半導体集積回路装置の製造方法
【課題】信頼性の高い半導体集積回路装置の製造プロセスを提供する。
【解決手段】銅ダマシン配線プロセスのバリアメタル膜のタンタル系積層膜に関し、スパッタリング成膜チャンバ内のシールド内面に、比較的薄い窒化タンタル膜およびタンタル膜が交互に成膜されるが、この連続成膜プロセスを断続的に繰り返すと、膜の内部応力により剥がれて、異物やパーティクルの原因となる。この異物やパーティクルの防止のため、繰り返し、成膜するに際して、所定の間隔を置いて、厚い膜厚を有する異物防止用タンタル膜をチャンバの実質的な内壁に成膜する工程を設ける。
【解決手段】銅ダマシン配線プロセスのバリアメタル膜のタンタル系積層膜に関し、スパッタリング成膜チャンバ内のシールド内面に、比較的薄い窒化タンタル膜およびタンタル膜が交互に成膜されるが、この連続成膜プロセスを断続的に繰り返すと、膜の内部応力により剥がれて、異物やパーティクルの原因となる。この異物やパーティクルの防止のため、繰り返し、成膜するに際して、所定の間隔を置いて、厚い膜厚を有する異物防止用タンタル膜をチャンバの実質的な内壁に成膜する工程を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるメタルスパッタリング成膜技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開平１１−２６９６４４号公報（特許文献１）には、メタル膜等のスパッタリング成膜前に、別チャンバで自然酸化膜等を除去するためのスパッタリングエッチをするに際して、同別チャンバの内壁に予めアルミニウム等の応力の小さい金属膜等をスパッタリング成膜しておくことによって、酸化シリコン系パーティクル等の落下を低減する技術が開示されている。
【０００３】
日本特開２０００−３３１９８９号公報（特許文献２）には、酸化シリコン膜のドライエッチング装置において、チャンバ内壁を一様に酸化シリコン膜でカバーすることによって、不均等に付着した酸化シリコン系パーティクル等の落下を低減する技術が開示されている。
【０００４】
日本特開平４−２８６１１２号公報（特許文献３）には、ＴｉＮのスパッタリング成膜装置において、チャンバ内のシールド内面に、予め被処理ウエハに成膜するＴｉＮ膜と反対の応力を有するＴｉＮ膜を成膜しておくことによって、パーティクル等の落下を低減する技術が開示されている。
【０００５】
日本特開２００７−３１１４６１号公報（特許文献４）には、同一チャンバ内でＴｉ膜およびＴｉＮ膜を連続的にスパッタリング成膜するに際して、Ｔｉ膜中への残留窒素の影響を低減するため、Ｔｉ膜の成膜前に、シャッタ上にＴｉ膜をスパッタリング成膜する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２６９６４４号公報
【特許文献２】特開２０００−３３１９８９号公報
【特許文献３】特開平４−２８６１１２号公報
【特許文献４】特開２００７−３１１４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
銅ダマシン配線プロセスにおいては、バリアメタル膜として、たとえば下層の窒化タンタル膜および上層のタンタル膜からなるタンタル系積層膜が使用される。このタンタル系積層膜の形成は、通常、量産プロセスにおいては、同一のスパッタリング成膜チャンバ内で連続的に行われる。
【０００８】
この連続成膜プロセスについて、本願発明者等が検討したところによると、以下のような問題があることが明らかとなった。すなわち、連続成膜プロセスを多数のウエハに対して、断続的に繰り返すと、スパッタリング成膜チャンバ内のシールド内面（実質的なチャンバの内面）に、比較的薄いタンタル膜および窒化タンタル膜が交互に成膜される結果、このウエハ処理時付着膜の厚さが千ナノメートルから数千ナノメートルのオーダとなる。このように、ウエハ処理時付着膜の膜厚（ウエハ処理時付着トータル膜厚）が厚くなると、膜の内部応力により剥がれて、異物やパーティクルの原因となる。異物やパーティクルは、配線不良の原因となる。なお、タンタル膜および窒化タンタル膜は、何れも同一方向の応力（圧縮応力）を有する膜であるため、積層膜の内部応力が増大し、剥がれが生じるものと考えられる。
【０００９】
本願発明は、これらの課題を解決するためになされたものである。
【００１０】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、本願の一つの発明は、多数のウエハに対して、窒化タンタル膜およびタンタル膜をスパッタリング成膜チャンバ内において、繰り返し、成膜するに際して、所定の間隔を置いて、ウエハに対して一度に形成するタンタル膜厚よりも十分に厚い膜厚を有する異物防止用タンタル膜を前記チャンバの実質的な内壁に成膜する工程を設けるものである。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、多数のウエハに対して、窒化タンタル膜およびタンタル膜をスパッタリング成膜チャンバ内において、繰り返し、成膜するに際して、所定の間隔を置いて、ウエハに対して一度に形成するタンタル膜厚よりも十分に厚い膜厚を有する異物防止用タンタル膜を前記チャンバの実質的な内壁に成膜する工程を設けることにより、ウエハ処理時付着膜の表面を比較的ヤング率の小さい厚膜で被覆することとなるため、異物やパーティクルを低減することができる。
【図面の簡単な説明】
【００１６】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法の対象デバイスにおけるアルミニウム系パッド上のパッド開口完成時点でのデバイス断面構造図である。
【図２】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（トレンチ＆ビア形成完了時点）である。
【図３】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（Ｔａ形成完了時点）である。
【図４】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅シード形成完了時点）である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅メッキ完了時点）である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（メタルＣＭＰ完了時点）である。
【図７】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスに使用するマルチチャンバ型製造装置の上面模式図である。
【図８】図７のマルチチャンバ型製造装置内のタンタルおよび窒化タンタル等のスパッタリングチャンバの模式断面図（ウエハ等への成膜時）である。
【図９】図７のマルチチャンバ型製造装置内のタンタルおよび窒化タンタル等のスパッタリングチャンバの模式断面図（ウエハ等の導入又は排出時）である。
【図１０】図８のシールド部拡大領域Ｒ１の部分拡大断面図である。
【図１１】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを量産に適用した場合の処理手順を説明するためのプロセスブロックフロー図である。
【図１２】厚膜金属膜（内壁被覆膜）であるタンタル膜の膜厚とタンタルおよび窒化タンタルのスパッタリング成膜完了製品の平均異物数（ウエハ当たり）をプロットしたデータプロット図である。
【図１３】厚膜金属膜（内壁被覆膜）の堆積処理の直前のウエハ処理時付着トータル膜厚（当該内壁被覆膜体積処理と一つ前の内壁被覆膜体積処理間）とタンタルおよび窒化タンタルのスパッタリング成膜完了製品の平均異物数（ウエハ当たり）をプロットしたデータプロット図である。
【図１４】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（トレンチ＆ビア形成完了時点）である。
【図１５】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（Ｔａ形成完了時点）である。
【図１６】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（孔底エッチ完了時点）である。
【図１７】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（追加Ｔａ膜形成完了時点）である。
【図１８】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅シード形成完了時点）である。
【図１９】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅メッキ完了時点）である。
【図２０】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（メタルＣＭＰ完了時点）である。
【発明を実施するための形態】
【００１７】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１８】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する窒化タンタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有する第１のタンタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第２の膜厚よりも十分に厚い第３の膜厚を有する第２のタンタル膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程。
【００１９】
２．前記１項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【００２０】
３．前記１または２項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【００２１】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【００２２】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の膜厚と前記第２の膜厚の和は、５ｎｍ以上、３０ｎｍ未満である。
【００２３】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が５００ｎｍを超えた後に実行される。
【００２４】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１５０ｎｍ以上、３５０ｎｍ未満である。
【００２５】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が８００ｎｍを超える以前に実行される。
【００２６】
９．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハを第１のチャンバに導入する工程；
（ｂ）前記第１のチャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する窒化タンタル膜を、成膜する工程；
（ｃ）前記工程（ｂ）の後、前記被処理ウエハを前記第１のチャンバから取り出し、第２のチャンバに導入する工程；
（ｄ）前記第２のチャンバ内において、前記被処理ウエハに対して、第２の膜厚を有するルテニウム膜を、スパッタリングにより成膜する工程；
（ｅ）前記被処理ウエハを前記第２のチャンバ外に排出する工程；
（ｆ）前記工程（ａ）から（ｅ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｇ）前記工程（ｆ）の後、前記第１のチャンバ内において、前記第１のチャンバの内壁に、前記第１の膜厚よりも十分に厚い第３の膜厚を有するタンタル膜を、スパッタリングにより成膜する工程；
（ｈ）前記工程（ａ）から（ｇ）を含む上位処理サイクルを繰り返す工程。
【００２７】
１０．前記９項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【００２８】
１１．前記９または１０項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【００２９】
１２．前記９から１１項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【００３０】
１３．前記９から１２項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の膜厚は、５ｎｍ以上、２０ｎｍ未満である。
【００３１】
１４．前記９から１３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が５００ｎｍを超えた後に実行される。
【００３２】
１５．前記９から１４項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１５０ｎｍ以上、３５０ｎｍ未満である。
【００３３】
１６．前記９から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が８００ｎｍを超える以前に実行される。
【００３４】
１７．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する第１の金属の窒化物を主要な成分とする第１のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有し、前記第１の金属を主要な成分とする第２のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第２の膜厚よりも十分に厚い第３の膜厚を有する第１の金属を主要な成分とする内壁被覆膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程、
ここで、前記第１のバリアメタル膜および前記内壁被覆膜は、ともに、圧縮応力を有する。
【００３５】
１８．前記１７項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【００３６】
１９．前記１７または１８項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【００３７】
２０．前記１７から１９項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【００３８】
２１．前記１７から２０項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の膜厚と前記第２の膜厚の和は、５ｎｍ以上、３０ｎｍ未満である。
【００３９】
２２．前記１７から２１項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が５００ｎｍを超えた後に実行される。
【００４０】
２３．前記１７から２２項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１５０ｎｍ以上、３５０ｎｍ未満である。
【００４１】
２４．前記１７から２３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が８００ｎｍを超える以前に実行される。
【００４２】
２５．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記第２のタンタル膜のヤング率は、前記窒化タンタル膜のそれよりも低い。
【００４３】
２６．前記９から１６項のいずれか一つの半導体集積回路装置の製造方法において、前記タンタル膜のヤング率は、前記窒化タンタル膜のそれよりも低い。
【００４４】
２７．前記１７から２４項のいずれか一つの半導体集積回路装置の製造方法において、前記内壁被覆膜のヤング率は、前記第１のバリアメタル膜のそれよりも低い。
【００４５】
２８．前記１７項の半導体集積回路装置の製造方法において、前記第２のバリアメタル膜は、前記第１のバリアメタル膜および前記内壁被覆膜と同様に、圧縮応力を有する。
【００４６】
２９．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する第１のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有する第２のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第１の膜厚と前記第２の膜厚のトータル膜厚よりも厚い第３の膜厚を有する内壁被覆膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程、
ここで、前記第１のバリアメタル膜および前記第２のバリアメタル膜は、ともに、圧縮応力を有する膜であって、
前記内壁被覆膜は、前記第１のバリアメタル膜または前記第２のバリアメタル膜の内の一方の膜と同じ膜である。
【００４７】
３０．前記２９項の半導体集積回路装置の製造方法において、前記内壁被覆膜は、前記第１のバリアメタル膜または前記第２のバリアメタル膜の内、ヤング率が低い方の膜と同じ膜である。
【００４８】
〔本願における記載形式基本的用語用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４９】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。なお、上述したＭｅｔａｌは、金属に限定されるものではなく、導電性を有する材質（例えば、ポリシリコンなど）をも含むものである。
【００５０】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
【００５１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。
【００５２】
また、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。これは「銅配線」（銅系配線等も同じ）、「タンタル膜」、「窒化タンタル膜」、「ルテニウム膜」等についても同様である。
【００５３】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００５４】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００５５】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００５６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００５７】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００５８】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００５９】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００６０】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００６１】
１．本願の一実施の形態の半導体集積回路装置の製造方法の対象デバイスにおけるアルミニウム系パッド上のパッド開口完成時点でのデバイス断面構造の説明（主に図１）
図１は本願発明の一実施の形態の半導体集積回路装置の製造方法による６５ｎｍテクノロジノードのデバイスの断面構造の一例を示すデバイス断面図（パッド開口完成時点）である。図１に基づいて、本願の実施形態の半導体集積回路装置のデバイス構造の概要を説明する。
【００６２】
図１に示すように、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型の素子分離フィールド絶縁膜２で分離されたＰ型単結晶シリコン基板１のデバイス面上には、ＰチャネルＭＯＳＦＥＴまたはＮチャネルＭＯＳＦＥＴのゲート電極８が形成されている。それらの上には、エッチストップ膜である窒化シリコンライナー膜４（たとえば約３０ｎｍ）が形成されている。その上には、窒化シリコンライナー膜４よりもずっと厚く、下層の熱ＣＶＤ法によるオゾンＴＥＯＳ酸化シリコン膜（たとえば約２００ｎｍ）および上層のプラズマＴＥＯＳ酸化シリコン膜（たとえば約２７０ｎｍ）等からなるプリメタル（Ｐｒｅｍｅｔａｌ）層間絶縁膜５が形成されている。また、これらのプリメタル絶縁膜を貫通して、タングステンプラグ３が形成されている。
【００６３】
その上の第１配線層Ｍ１は、下層のＳｉＣＮ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜１４および主層間絶縁膜であるプラズマシリコン酸化膜１５（たとえば約１５０ｎｍ）等およびそれらに形成された配線溝に埋め込まれた銅配線１３等から構成されている。
【００６４】
その上の第２配線層から第６配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、相互にほぼ同様の構造をしている。各層は、下層のＳｉＣＯ膜（たとえば約３０ｎｍ）/ＳｉＣＮ膜（たとえば約３０ｎｍ）等からなる複合絶縁性バリア膜（ライナー膜）２４、３４，４４、５４，６４、および上層のほとんどの領域を占める主層間絶縁膜２５，３５，４５，５５，６５等から構成されている。この主層間絶縁膜２５，３５，４５，５５，６５は、下層よりカーボンドープ酸化シリコン膜、すなわち、ＳｉＯＣ膜（たとえば約３５０ｎｍ）とキャップ膜であるプラズマＴＥＯＳシリコン酸化膜（たとえば約８０ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線２３，３３，４３，５３，６３が形成されている。
【００６５】
その上の第７配線層から第８配線層Ｍ７，Ｍ８は、相互にほぼ同様の構造をしている。各層は、下層のＳｉＣＮ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜７４，８４および上層の主層間絶縁膜７５，８５等から構成されている。この主層間絶縁膜７５，８５は、下層よりプラズマＴＥＯＳシリコン酸化膜（たとえば約２５０ｎｍ）、ＦＳＧ膜（たとえば約３００ｎｍ）、およびキャップ膜であるＵＳＧ膜（たとえば約２００ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線７３，８３が形成されている。
【００６６】
その上の第９配線層から第１０配線層Ｍ９，Ｍ１０は、相互にほぼ同様の構造をしている。各層は下層の層間と上層の層内に分かれている。層間絶縁膜は、下層のＳｉＣＮ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜９４ｂ，１０４ｂおよび上層の主層間絶縁膜等から構成されている。主層間絶縁膜は下層のＦＳＧ膜９５ｂ，１０５ｂ（たとえば約８００ｎｍ）及び上層のキャップ膜であるＵＳＧ膜９６ｂ，１０６ｂ（たとえば約１００ｎｍ）等から構成されている。また、層内絶縁膜は、下層のＳｉＣＮ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜９４ａ，１０４ａおよび上層の主層間絶縁膜等から構成されている。主層内絶縁膜は下層のＦＳＧ膜９５ａ，１０５ａ（たとえば約１２００ｎｍ）及び上層のキャップ膜であるＵＳＧ膜９６ａ，１０６ａ（たとえば約１００ｎｍ）等から構成されている。これらの層間絶縁膜および層内絶縁膜等を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線９３，１０３が形成されている。
【００６７】
その上の最上層配線層（パッド層）ＡＰは、下層のＳｉＣＮ膜１１４（たとえば約１００ｎｍ）等の絶縁性バリア膜、中間のＵＳＧ膜１１７（たとえば約９００ｎｍ）等の主層間絶縁膜、および、最外部のプラズマＳｉＮ１１９（たとえば約６００ｎｍ）等のファイナルパッシベーション膜等から構成されている。また、これらの層間絶縁膜を貫通して、タングステンプラグ１１３が設けられており、ＵＳＧ膜１１７上にはアルミニウム系のボンディングパッド１１８（たとえば約１０００ｎｍ）が設けられている。このアルミニウム系のボンディングパッド１１８とタングステンプラグ１１３には、必要に応じて、下層のチタン接着層１５１（たとえば約１０ｎｍ）および上層の窒化チタンバリアメタル層１５２（たとえば約３０ｎｍ）が設けられている。また、ボンディングパッド１１８上には、窒化チタン層１５３（たとえば約７０ｎｍ）が形成されており、この膜とプラズマＳｉＮ１１９に開口が形成され、ボンディングパッド開口１６３となっている。
【００６８】
なお、アルミニウム系のボンディングパッド１１８の代わりに、銅系のボンディングパッドにしてもよい。
【００６９】
２．本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスの説明（主に図２から図６）
このセクションでは、セクション１の図１の第３配線層Ｍ３（銅ダマシン配線層または埋め込み配線層）を例にとり、配線埋め込みプロセスを説明するが、他の銅ダマシン配線層または埋め込み配線層への同様に適用できることは言うまでもない。
【００７０】
図２は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（トレンチ＆ビア形成完了時点）である。図３は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（Ｔａ形成完了時点）である。図４は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅シード形成完了時点）である。図５は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅メッキ完了時点）である。図６は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（メタルＣＭＰ完了時点）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを説明する。
【００７１】
まず、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、絶縁性バリア膜３４および主層間絶縁膜３５を堆積する。次に、図２に示すように、主層間絶縁膜３５および絶縁性バリア膜３４に、たとえば、ビアファースト法等により、下層のＣｕ膜２３ｃに達するビアおよびトレンチ１１を形成する。ここで、第３配線層Ｍ３の下方には、第２配線層Ｍ２があり、主層間絶縁膜２５内に埋め込まれたＴａＮ膜２３ａ、Ｔａ膜２３ｂ、Ｃｕ膜２３ｃ等を有する。
【００７２】
次に、図３に示すように、ウエハの上面１ａおよびビアおよびトレンチ１１の内面のほぼ全面に、タンタルターゲットを用いた反応性スパッタリング成膜により、たとえば膜厚５ｎｍ程度（第１の膜厚）の窒化タンタル膜３３ａ（ＴａＮ膜）を形成する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：１５キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：６００ワット程度、アルゴン流量：５ｓｃｃｍ程度、窒素流量：３０ｓｃｃｍ程度、処理圧力：０．１６パスカル程度、処理時間：５秒程度を例示することができる。
【００７３】
続いて、窒化タンタル膜３３ａ上に、タンタルターゲットを用いたスパッタリング成膜により、たとえば膜厚１０ｎｍ程度（第２の膜厚）のタンタル膜３３ｂ（Ｔａ膜）を形成する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：１５キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：２００ワット程度、アルゴン流量：５ｓｃｃｍ程度、処理圧力：０．０６パスカル程度、処理時間：１５秒程度を例示することができる。なお、タンタル膜３３ｂの代わりに、同程度の厚さのルテニウム膜をスパッタリング成膜等（ＣＶＤ等も可能である。）してもよい。ルテニウム膜は、銅との結晶整合性および密着性に優れている。なお、第１のバリアメタル膜は、銅拡散バリア性を有する（層間絶縁膜との相性がよい膜であることが望ましい）第１の金属の窒化物を主要な成分として含むものであれば、窒化タンタル膜に限定されない。また、第２のバリアメタル膜は、タンタル膜やルテニウム膜に限らず、銅拡散バリア性を有する（銅との相性がよい膜であることが望ましい）前記第１の金属またはその他の金属を主要な成分として含むものであればよい。
【００７４】
次に、図４に示すように、銅ターゲットを用いたスパッタリング成膜により、銅シード膜３３ｓ（Ｃｕ膜）を形成する。
【００７５】
次に、図５に示すように、電気メッキにより、ウエハの上面１ａを覆い、ビアおよびトレンチ１１を埋め込むように、銅膜３３ｃ（Ｃｕ膜）を形成する。
【００７６】
次に、図６に示すように、化学機械研摩等により表面を平坦化して、不要な銅膜３３ｃ、タンタル膜３３ｂ、窒化タンタル膜３３ａを除去する。これにより、第３配線層Ｍ３が完成する。更に、以上の工程をほぼ同様に繰り返すことにより、図1に示すような多層配線構造を形成する。
【００７７】
３．本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスに使用する製造装置等の説明（主に図７から図９）
処理経路としては、セクション２（図３）およびセクション５（図１５から図１７）のＴａ/ＴａＮバリアメタルプロセスでは、破線で示す経路を使用し、Ｒｕ/ＴａＮバリアメタルプロセスでは、一点鎖線で示す経路を使用する。以下に説明するのは、セクション２については、図１５から図１８までであり、セクション５については、図３から図４までである。
【００７８】
図７は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスに使用するマルチチャンバ型製造装置の上面模式図である。図８は図７のマルチチャンバ型製造装置内のタンタルおよび窒化タンタル等のスパッタリングチャンバの模式断面図（ウエハ等への成膜時）である。図９は図７のマルチチャンバ型製造装置内のタンタルおよび窒化タンタル等のスパッタリングチャンバの模式断面図（ウエハ等の導入又は排出時）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスに使用する製造装置の動作等の概要を説明する。
【００７９】
まず、図２（セクション５の場合は図１４）に示すように、ビアおよびトレンチ１１の形成が完了した被処理ウエハ１は、フープ２０３（気密ウエハ搬送容器）に収容され、マルチチャンバウエハ処理装置２０１のロードポート２０２に設置される。被処理ウエハ１は搬送ロボット２０６によって、ダウンフロー機構２０５を有する清浄前室２０４およびロードロック室２０７を通して、真空搬送室２０８に搬入される。この真空搬送室２０８から、被処理ウエハ１はデガスチャンバ２０９に搬入され、真空ベーク処理（デガス処理）が施される。続いて、被処理ウエハ１は真空搬送室２０８を介して、前処理チャンバ２１１に移送され、前処理が施される。ここでの前処理とは下層のＣｕ膜２３ｃの露出する表面に滞在するＣｕＯ等の不純物をＡｒイオンを用いた物理的なスパッタエッチやＨ２ラジカルによる還元反応を用いた除去等の処理をいう。次に、被処理ウエハ１は真空搬送室２０８を介して、Ｔａ＆ＴａＮ成膜チャンバ２１２に移送され、バリアメタル膜のスパッタリング成膜処理（セクション５の場合はスパッタエッチ処理およびタンタル膜の再スパッタ成膜処理を含む）が実行される。次に、被処理ウエハ１は真空搬送室２０８を介して、銅シード成膜チャンバ２１４に移送され、銅シード膜３３ｓがスパッタリング成膜によって形成される。なお、Ｒｕ/ＴａＮバリアメタルプロセスでは、この前に、被処理ウエハ１は真空搬送室２０８を介して、ルテニウム成膜チャンバ２３２に移送され、スパッタリング成膜等によって、ルテニウムバリア膜が形成される。
【００８０】
銅シード膜３３ｓが形成されると、被処理ウエハ１は真空搬送室２０８、ロードロック室２０７、および清浄前室２０４を介してフープ２０３に戻される。その後、メッキ装置へ移送され、そこで、図５（図１９）に示すように、銅の電気メッキ処理が施される。
【００８１】
次に、図７に示すＴａ＆ＴａＮ成膜チャンバ２１２（またはＴａＮ成膜チャンバ）の構造を説明する。まず、ウエハ上成膜時（または内壁被覆膜形成時）について説明する。図８に示すように、ウエハステージ２１５（下部電極）上には、被処理ウエハ１またはシャッタディスク２１６（ウエハ状金属板）が設置されるようになっている。シャッタディスク２１６は、たとえば、ステンレス製のウエハと同一形状の円板状部材で、被処理ウエハ１を設置しないで、成膜処理を実行する際に、ウエハステージ２１５への膜形成を防止するために、ウエハステージ２１５上に設置される。Ｔａ＆ＴａＮ成膜チャンバの外壁２１２内部には、それに沿うように、チャンバ外壁２１２へのスパッタ膜の付着を防止するためのシールド２１８（主要部はアルミおよびステンレスのほぼ円筒形状の筒状部材で通常接地されている）が設けられている。チャンバ外壁２１２の上端部には、真空シール部２２２を介して、上部電極２１９が設けられており、その下面には、タンタルターゲット２２１が取り付けられている。上部電極２１９には、上部電極バイアス用直流電源２２４が接続されており、上部マグネット２２３とともに、アルゴンプラズマ２２８等を励起するのに使用される。一方、下部電極２１５には下部電極バイアス用高周波電源２１７（１３．５６ＭＨｚ）が接続されており、下部マグネット２２７とともに、スパッタ粒子がウエハ面内に均一に引き込まれるように作用している。更に、中間的位置にあるのは、スパッタリングエッチ用励起コイル２２５（コイル状電極）には、スパッタリングエッチ用等高周波＆直流電源２２６が接続されており、これによる高周波電力は、主にスパッタリングエッチ時のウエハ近傍でのアルゴンプラズマ励起に使用されており、直流電力の方は、主に補助的なスパッタ成膜作用に利用されている。
【００８２】
次に、ウエハ１またはシャッタディスク２１６のチャンバ２１２への導入およびチャンバ２１２からの排出に関して説明する。図９に示すように、ウエハ１等の挿入、取り出し時には、ウエハステージ２１５がシールドの一部とともに、ウエハ１等への成膜時よりも下方に降下した状態となる。この状態で、ウエハ１は、ウエハステージ２１５と真空搬送室２０８間を（ウエハ導入＆取り出しゲート２２０を介して）移送され、シャッタディスク２１６の方は、ウエハステージ２１５とシャッタディスク棚２２９間を移送されるようになっている。
【００８３】
４．本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを量産に適用した場合の処理手順等の説明（主に図１０から図１３）
このセクションでは、セクション２の図３で説明したバリアメタル膜成膜工程について詳しく説明する。
【００８４】
図１０は図８のシールド部拡大領域Ｒ１の部分拡大断面図である。図１１は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを量産に適用した場合の処理手順を説明するためのプロセスブロックフロー図である。図１２は厚膜金属膜（内壁被覆膜）であるタンタル膜の膜厚とタンタルおよび窒化タンタルのスパッタリング成膜完了製品の平均異物数（ウエハ当たり）をプロットしたデータプロット図である。図１３は厚膜金属膜（内壁被覆膜）の堆積処理の直前のウエハ処理時付着トータル膜厚（当該内壁被覆膜体積処理と一つ前の内壁被覆膜体積処理間）とタンタルおよび窒化タンタルのスパッタリング成膜完了製品の平均異物数（ウエハ当たり）をプロットしたデータプロット図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを量産に適用した場合の処理手順等を説明する。
【００８５】
異物の発生を低減できる量産におけるバリアメタル成膜等プロセス（セクション２の図３に対応する）が図１１のように進行する。すなわち、図８および図９に示すように、被処理ウエハ１（図２のビアおよびトレンチ形成ステップが完了したウエハ）がウエハ導入＆取り出しゲート２２０を通して、Ｔａ＆ＴａＮ成膜チャンバ２１２内のウエハステージ２１５上に、そのデバイス面１ａを上に向けた状態で導入および設置される（図１１のウエハ導入ステップ３０１）。
【００８６】
次に、そのままの状態で（すなわち、同一チャンバの同一ステージ上での処理を意味する。以下同じ）窒化タンタル膜成膜ステップ３０２（図１１）を実行する。続いて、そのままの状態でタンタル膜成膜ステップ３０３（図１１）を実行する。その後、図９に示すように、被処理ウエハ１をＴａ＆ＴａＮ成膜チャンバ２１２外へ搬出する（図１１のウエハ排出ステップ３０４）。その後、ウエハ１は、銅シード膜形成（図４）のため移送される。
【００８７】
なお、セクション５のプロセスの場合は、図１１に一点鎖線で示すように、窒化タンタル膜成膜ステップ３０３とウエハ排出ステップ３０４の間に、孔底エッチステップ３２４（図１６）およびタンタル膜再成膜ステップ３２５（図１７）が挿入される。
【００８８】
このウエハ導入ステップ３０１からウエハ排出ステップ３０４が、バリアメタル成膜等プロセスの下位処理リサイクル３１１を構成する。量産工程においては、この下位処理リサイクル３１１が繰り返される。そして、図１１に示すように、予め定められたタイミングで、シールド２１８（図８から図１０）への厚膜タンタル成膜ステップ３０５が実行される。この厚膜タンタル成膜ステップ３０５と下位処理リサイクル３１１で上位処理リサイクル３１２を構成している。
【００８９】
図１０を用いて以上の点を説明する。図１０は、上位処理リサイクル３１２を繰り返した状態の図８のシールド部拡大領域Ｒ１の模式的断面拡大図である。シールド２１８の内面には、量産適用前の初期堆積膜９（初期Ｔａ膜）が、たとえば１００００ｎｍ程度堆積されている。これは、ターゲット表面の酸化層の除去及び放電安定化の為に設けられる。次に、左に行くと、ウエハ１の繰り返し堆積（窒化タンタル膜およびタンタル膜）の際に、堆積されたプロセス中堆積膜６（ウエハ処理時付着膜）がある。更に、左に行くと、厚膜タンタル成膜ステップ３０５で堆積された厚膜金属膜７（内壁被覆膜、異物防止用タンタル膜）がある。そして、左に移動するに従って、プロセス中堆積膜６と厚膜金属膜７が交互に繰り返されているのがわかる。
【００９０】
ここで、厚膜金属膜７の膜厚、すなわち、厚膜金属膜厚ＴＰは、たとえば３００ｎｍ程度である。一方、厚膜金属膜７の成膜直前のプロセス中堆積膜６の膜厚、すなわちウエハ処理時付着トータル膜厚ＴＱは、たとえば７５０ｎｍ程度である。
【００９１】
すなわち、前記予め定められたタイミングは、たとえば、ウエハ処理時付着トータル膜厚ＴＱが３００ｎｍ程度ということになる。このシールド２１８の内面への厚膜タンタル成膜ステップ３０５は、たとえば、以下のように実行する。図９のように、ウエハ１がステージ２１５上にない状態で、シャッタディスク棚２２９からシャッタディスク２１６（ウエハ状金属板）を図８に示すように、ステージ２１５上に移動させる。これにより、ステージ２１５上への不所望なメタルの堆積が防止できる。この状態で、厚膜タンタル成膜ステップ３０５を実行する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：４０キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：オフ状態、アルゴン流量：１５ｓｃｃｍ程度、処理圧力：０．１２パスカル程度、処理時間：１４０秒程度を例示することができる。
【００９２】
次に、厚膜金属膜厚ＴＰおよび厚膜金属膜７の成膜直前のウエハ処理時付着トータル膜厚ＴＱの好適な範囲を図１２および図１３を用いて考察する。図１２（直前のウエハ処理時付着トータル膜厚ＴＱ＝７５０ｎｍ）に示すように、厚膜金属膜厚ＴＰ（横軸）と窒化タンタル膜およびタンタル膜の成膜完了時点のウエハ当たりの平均異物数（縦軸）の関係から、厚膜金属膜厚ＴＰは、１００ｎｍ程度以上、望ましくは１５０ｎｍ程度以上が好適な範囲と考えられる。上限は、装置の稼働率の問題であり、常識的に５００ｎｍ程度未満、望ましくは３５０ｎｍ程度未満が好適な範囲と考えられる。このように、ウエハ上に堆積するタンタル膜よりも十分に厚いタンタル膜（内壁被覆膜、異物防止用タンタル膜）を付けると、異物が減少するのは、窒化タンタル膜よりもタンタル膜の方が、ヤング率が低いので、間に薄いタンタル膜を含み多層に積み重なった窒化タンタル膜内の応力が厚いタンタル膜（内壁被覆膜、異物防止用タンタル膜）内に分散されるためと考えられる。
【００９３】
一方、シールドへの厚膜タンタル成膜ステップ３０５の実行直前のウエハ処理時付着トータル膜厚ＴＱの方は、図１３により定めることができる。すなわち、図１３にプロットされているように、窒化タンタル膜およびタンタル膜の成膜完了時点のウエハ当たりの平均異物数（縦軸）は、ウエハ処理時付着トータル膜厚ＴＱ（横軸）が６００から７５０ｎｍの辺りから徐々に上昇をはじめ、１０００ｎｍの辺りから右側では急激に上昇しているように見える。厚膜タンタル成膜ステップ３０５は、その実行直前のウエハ処理時付着トータル膜厚ＴＱが、１０００ｎｍを越える以前、望ましくは、８００ｎｍを越える以前に実行するのが好適である。なお、下限は装置の稼働率の問題であり、常識的に３００ｎｍ程度以上、望ましくは５００ｎｍ程度以上が好適な範囲と考えられる。すなわち、厚膜タンタル成膜ステップ３０５は、その実行直前のウエハ処理時付着トータル膜厚ＴＱが、３００ｎｍを超えた以降、望ましくは５００ｎｍを超えた以降に実行するのが好適である。
【００９４】
通常、ウエハ１に対して１度に成膜する窒化タンタル膜およびタンタル膜の膜厚の和は、５ｎｍ以上で３０ｎｍ未満であり（窒化タンタル膜およびルテニウム膜の膜厚の和は５ｎｍ以上で２０ｎｍ未満であり）、７５０ｎｍという厚さは、ウエハ処理枚数にして、２５枚から１５０枚程度（２５枚を１ロットとすると、１ロットから６ロット）にあたる。
【００９５】
５．本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスの説明（主に図１４から図２０）
このセクションの配線埋め込みプロセスは、基本的にセクション２のものと同様であるが、セクション２の図３（Ｔａ成膜ステップ）と図４（銅シード成膜ステップ）の間に、図１６（ビア底スパッタエッチングステップ）および図１７（ビア底追加Ｔａ成膜ステップ）の各ステップが挿入されている点が特徴となっている。このような孔底エッチプロセスは、孔底のバリアメタルと下層配線の接触面積が大きいので、ＳＭ（Ｓｔｒｅｓｓ Ｍｉｇｒａｔｉｏｎ）やＥＭ（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）に起因する不良を防止するのに有効である。また、これらのプロセスは、通常、セクション２のプロセスよりの微細なデバイスに適用する場合が多いので、異物の低減は特に重要である。
【００９６】
図１４は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（トレンチ＆ビア形成完了時点）である。図１５は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（Ｔａ形成完了時点）である。図１６は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（孔底エッチ完了時点）である。図１７は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（追加Ｔａ膜形成完了時点）である。図１８は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅シード形成完了時点）である。図１９は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅メッキ完了時点）である。図２０は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（メタルＣＭＰ完了時点）である。これらに基づいて、本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを説明する。
【００９７】
セクション２と同様に、まず、ＣＶＤ等により、絶縁性バリア膜３４および主層間絶縁膜３５を堆積する。次に、図１４に示すように、主層間絶縁膜３５および絶縁性バリア膜３４に、たとえば、ビアファースト法等により、下層のＣｕ膜２３ｃに達するビアおよびトレンチ１１を形成する。ここで、第３配線層Ｍ３の下方には、第２配線層Ｍ２があり、主層間絶縁膜２５内に埋め込まれたＴａＮ膜２３ａ、Ｔａ膜２３ｂ、Ｃｕ膜２３ｃ等を有する。
【００９８】
次に、図１５に示すように、ウエハの上面１ａおよびビアおよびトレンチ１１の内面のほぼ全面に、タンタルターゲットを用いた反応性スパッタリング成膜により、たとえば膜厚５ｎｍ程度の窒化タンタル膜３３ａ（ＴａＮ膜）を形成する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：２０キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：６００ワット程度、アルゴン流量：５ｓｃｃｍ程度、窒素流量：３０ｓｃｃｍ程度、処理圧力：０．１６パスカル程度、処理時間：５秒程度を例示することができる。
【００９９】
続いて、窒化タンタル膜３３ａ上に、タンタルターゲットを用いたスパッタリング成膜により、たとえば膜厚１０ｎｍ程度のタンタル膜３３ｂ（Ｔａ膜）を形成する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：２０キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：２００ワット程度、アルゴン流量：５ｓｃｃｍ程度、処理圧力：０．０６パスカル程度、処理時間：１５秒程度を例示することができる。
【０１００】
次に、図１６に示すように、ビア底のタンタル膜３３ｂ、窒化タンタル膜３３ａ、および下層のＣｕ膜２３ｃをスパッタリングエッチする。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：５００ワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：５００ワット程度、コイル印加直流電力：５００ワット程度、コイル印加高周波電力（たとえば２ＭＨｚ）：１０００ワット程度、アルゴン流量：１０ｓｃｃｍ程度、処理圧力：０．１５パスカル程度、処理時間：２０秒程度を例示することができる。
【０１０１】
次に、図１７に示すように、スパッタリングエッチによってエッチングされた部分へのビア底Ｔａ膜３３ｄ（たとえば厚さ５ｎｍ程度）の再スパッタリング成膜を実行する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：２０キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：２００ワット程度、アルゴン流量：５ｓｃｃｍ程度、処理圧力：０．０６パスカル程度、処理時間：５秒程度を例示することができる。
【０１０２】
次に、図１８に示すように、銅ターゲットを用いたスパッタリング成膜により、銅シード膜３３ｓ（Ｃｕ膜）を形成する。
【０１０３】
次に、図１９に示すように、電気メッキにより、ウエハの上面１ａを覆い、ビアおよびトレンチ１１を埋め込むように、銅膜３３ｃ（Ｃｕ膜）を形成する。
【０１０４】
次に、図２０に示すように、化学機械研摩等により表面を平坦化して、不要な銅膜３３ｃ、タンタル膜３３ｂ、窒化タンタル膜３３ａを除去する。これにより、第３配線層Ｍ３が完成する。更に、以上の工程をほぼ同様に繰り返すことにより、図1に示すような多層配線構造を形成する。
【０１０５】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０６】
例えば、前記実施の形態では、銅系ダマシン配線（シングルダマシン及びデュアルダマシン配線）を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、銅系以外のたとえば、銀系ダマシン配線等にも適用できることは言うまでもない。
【０１０７】
また、前記実施の形態では、ダマシン配線（埋め込み配線）のバリアメタル膜の成膜を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スパッタリング成膜における異物の発生防止に広く適用できることは言うまでもない。
【０１０８】
更に、厚膜のタンタル膜を異物防止用内壁被覆膜として使用する例を具体的に説明したが、本発明はそれに限定されるものではなく、ウエハに対する成膜プロセス中に不可避的に堆積するプロセス中堆積膜と同一方向の応力を有し、相対的にヤング率が小さい膜であって、ウエハに対する成膜プロセスと同一のターゲットを用いてスパッタリング成膜できる膜であれば、いずれの膜であってもよいことは言うまでもない。
【符号の説明】
【０１０９】
１ 半導体基板（Ｐ型単結晶シリコン基板またはウエハ）
１ａ 半導体基板またはウエハの第１の主面（デバイス面）
１ｂ 半導体基板またはウエハの第２の主面（裏面）
２ 素子分離フィールド絶縁膜
３ タングステンプラグ
４ 窒化シリコンライナー膜
５ プリメタル層間絶縁膜
６ プロセス中堆積膜（ウエハ処理時付着膜）
７ 厚膜金属膜または第２のタンタル膜（内壁被覆膜、異物防止用タンタル膜）
８ ゲート電極
９ 初期堆積膜（初期Ｔａ膜）
１１ ビアおよびトレンチ
１２ トレンチ、ビア、およびビア底エッチ部
１３ 銅配線
１４ 絶縁性バリア膜
１５ プラズマシリコン酸化膜
２３ 銅埋め込み配線
２３ａ ＴａＮ膜
２３ｂ Ｔａ膜
２３ｃ Ｃｕ膜
２４ 複合絶縁性バリア膜
２５ 主層間絶縁膜
３３ 銅埋め込み配線
３３ａ ＴａＮ膜（第１のバリアメタル膜）
３３ｂ Ｔａ膜（第１のタンタル膜または第２のバリアメタル膜）
３３ｃ Ｃｕ膜
３３ｄ ビア底Ｔａ膜
３３ｓ Ｃｕシード層
３４ 複合絶縁性バリア膜
３５ 主層間絶縁膜
４３ 銅埋め込み配線
４４ 複合絶縁性バリア膜
４５ 主層間絶縁膜
５３ 銅埋め込み配線
５４ 複合絶縁性バリア膜
５５ 主層間絶縁膜
６３ 銅埋め込み配線
６４ 複合絶縁性バリア膜
６５ 主層間絶縁膜
７３ 銅埋め込み配線
７４ 絶縁性バリア膜
７５ 主層間絶縁膜
８３ 銅埋め込み配線
８４ 絶縁性バリア膜
８５ 主層間絶縁膜
９３ 銅埋め込み配線
９４ａ、９４ｂ 絶縁性バリア膜
９５ａ、９５ｂ ＦＳＧ膜
９６ａ、９６ｂ ＵＳＧ膜
１０１ （パッド下の配線を含む）半導体基板、デバイスチップ、または半導体ウエハ
１０３ 銅埋め込み配線
１０４ａ、１０４ｂ 絶縁性バリア膜
１０５ａ、１０５ｂ ＦＳＧ膜
１０６ａ、１０６ｂ ＵＳＧ膜
１１３ タングステンプラグ
１１４ ＳｉＣＮ膜
１１７ ＵＳＧ膜
１１８ ボンディングパッド
１１９ プラズマＳｉＮ（パッド上の無機ファイナルパッシベーション）
１５１ チタン接着層
１５２ 窒化チタンバリアメタル層
１５３ 窒化チタン層
１６３ ボンディングパッド開口（ボンディングパッド直上の絶縁膜開口）
２０１ マルチチャンバウエハ処理装置
２０２ ロードポート
２０３ フープ
２０４ 清浄前室
２０５ ダウンフロー機構
２０６ 搬送ロボット
２０７ ロードロック室
２０８ 真空搬送室
２０９ デガスチャンバ
２１１ 洗浄チャンバ
２１２ 第１のチャンバまたはＴａ＆ＴａＮ成膜チャンバ（チャンバ外壁）
２１４ 銅シード成膜チャンバ
２１５ ウエハステージ（下部電極）
２１６ シャッタディスク（ウエハ状金属板）
２１７ 下部電極バイアス用高周波電源
２１８ シールド
２１９ 上部電極
２２０ ウエハ導入＆取り出しゲート
２２１ Ｔａターゲット
２２２ 真空シール部
２２３ 上部マグネット
２２４ 上部電極バイアス用直流電源
２２５ スパッタリングエッチ用励起コイル（コイル状電極）
２２６ スパッタリングエッチ用等高周波＆直流電源（同時に直流バイアス印加可能）
２２７ 下部マグネット
２２８ プラズマ
２２９ シャッタディスク棚
２３２ ルテニウム成膜チャンバ（第２のチャンバ）
３０１ ウエハ導入ステップ
３０２ ウエハへの窒化タンタル成膜ステップ
３０３ ウエハへのタンタル成膜ステップ
３０４ ウエハ排出ステップ
３０５ シールドへの厚膜タンタル成膜ステップ
３１１ 下位処理リサイクル
３１２ 上位処理リサイクル
３２４ 孔底エッチステップ
３２５ タンタル再成膜ステップ
ＡＰ 最上層配線層（パッド層）
Ｍ１ 第１配線層
Ｍ２ 第２配線層
Ｍ３ 第３配線層
Ｍ４ 第４配線層
Ｍ５ 第５配線層
Ｍ６ 第６配線層
Ｍ７ 第７配線層
Ｍ８ 第８配線層
Ｍ９ 第９配線層
Ｍ１０ 第１０配線層
Ｒ１ シールド部拡大領域
ＴＰ 厚膜金属膜厚（第３の膜厚）
ＴＱ 直前のウエハ処理時付着トータル膜厚
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるメタルスパッタリング成膜技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開平１１−２６９６４４号公報（特許文献１）には、メタル膜等のスパッタリング成膜前に、別チャンバで自然酸化膜等を除去するためのスパッタリングエッチをするに際して、同別チャンバの内壁に予めアルミニウム等の応力の小さい金属膜等をスパッタリング成膜しておくことによって、酸化シリコン系パーティクル等の落下を低減する技術が開示されている。
【０００３】
日本特開２０００−３３１９８９号公報（特許文献２）には、酸化シリコン膜のドライエッチング装置において、チャンバ内壁を一様に酸化シリコン膜でカバーすることによって、不均等に付着した酸化シリコン系パーティクル等の落下を低減する技術が開示されている。
【０００４】
日本特開平４−２８６１１２号公報（特許文献３）には、ＴｉＮのスパッタリング成膜装置において、チャンバ内のシールド内面に、予め被処理ウエハに成膜するＴｉＮ膜と反対の応力を有するＴｉＮ膜を成膜しておくことによって、パーティクル等の落下を低減する技術が開示されている。
【０００５】
日本特開２００７−３１１４６１号公報（特許文献４）には、同一チャンバ内でＴｉ膜およびＴｉＮ膜を連続的にスパッタリング成膜するに際して、Ｔｉ膜中への残留窒素の影響を低減するため、Ｔｉ膜の成膜前に、シャッタ上にＴｉ膜をスパッタリング成膜する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２６９６４４号公報
【特許文献２】特開２０００−３３１９８９号公報
【特許文献３】特開平４−２８６１１２号公報
【特許文献４】特開２００７−３１１４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
銅ダマシン配線プロセスにおいては、バリアメタル膜として、たとえば下層の窒化タンタル膜および上層のタンタル膜からなるタンタル系積層膜が使用される。このタンタル系積層膜の形成は、通常、量産プロセスにおいては、同一のスパッタリング成膜チャンバ内で連続的に行われる。
【０００８】
この連続成膜プロセスについて、本願発明者等が検討したところによると、以下のような問題があることが明らかとなった。すなわち、連続成膜プロセスを多数のウエハに対して、断続的に繰り返すと、スパッタリング成膜チャンバ内のシールド内面（実質的なチャンバの内面）に、比較的薄いタンタル膜および窒化タンタル膜が交互に成膜される結果、このウエハ処理時付着膜の厚さが千ナノメートルから数千ナノメートルのオーダとなる。このように、ウエハ処理時付着膜の膜厚（ウエハ処理時付着トータル膜厚）が厚くなると、膜の内部応力により剥がれて、異物やパーティクルの原因となる。異物やパーティクルは、配線不良の原因となる。なお、タンタル膜および窒化タンタル膜は、何れも同一方向の応力（圧縮応力）を有する膜であるため、積層膜の内部応力が増大し、剥がれが生じるものと考えられる。
【０００９】
本願発明は、これらの課題を解決するためになされたものである。
【００１０】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、本願の一つの発明は、多数のウエハに対して、窒化タンタル膜およびタンタル膜をスパッタリング成膜チャンバ内において、繰り返し、成膜するに際して、所定の間隔を置いて、ウエハに対して一度に形成するタンタル膜厚よりも十分に厚い膜厚を有する異物防止用タンタル膜を前記チャンバの実質的な内壁に成膜する工程を設けるものである。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、多数のウエハに対して、窒化タンタル膜およびタンタル膜をスパッタリング成膜チャンバ内において、繰り返し、成膜するに際して、所定の間隔を置いて、ウエハに対して一度に形成するタンタル膜厚よりも十分に厚い膜厚を有する異物防止用タンタル膜を前記チャンバの実質的な内壁に成膜する工程を設けることにより、ウエハ処理時付着膜の表面を比較的ヤング率の小さい厚膜で被覆することとなるため、異物やパーティクルを低減することができる。
【図面の簡単な説明】
【００１６】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法の対象デバイスにおけるアルミニウム系パッド上のパッド開口完成時点でのデバイス断面構造図である。
【図２】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（トレンチ＆ビア形成完了時点）である。
【図３】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（Ｔａ形成完了時点）である。
【図４】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅シード形成完了時点）である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅メッキ完了時点）である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（メタルＣＭＰ完了時点）である。
【図７】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスに使用するマルチチャンバ型製造装置の上面模式図である。
【図８】図７のマルチチャンバ型製造装置内のタンタルおよび窒化タンタル等のスパッタリングチャンバの模式断面図（ウエハ等への成膜時）である。
【図９】図７のマルチチャンバ型製造装置内のタンタルおよび窒化タンタル等のスパッタリングチャンバの模式断面図（ウエハ等の導入又は排出時）である。
【図１０】図８のシールド部拡大領域Ｒ１の部分拡大断面図である。
【図１１】本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを量産に適用した場合の処理手順を説明するためのプロセスブロックフロー図である。
【図１２】厚膜金属膜（内壁被覆膜）であるタンタル膜の膜厚とタンタルおよび窒化タンタルのスパッタリング成膜完了製品の平均異物数（ウエハ当たり）をプロットしたデータプロット図である。
【図１３】厚膜金属膜（内壁被覆膜）の堆積処理の直前のウエハ処理時付着トータル膜厚（当該内壁被覆膜体積処理と一つ前の内壁被覆膜体積処理間）とタンタルおよび窒化タンタルのスパッタリング成膜完了製品の平均異物数（ウエハ当たり）をプロットしたデータプロット図である。
【図１４】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（トレンチ＆ビア形成完了時点）である。
【図１５】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（Ｔａ形成完了時点）である。
【図１６】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（孔底エッチ完了時点）である。
【図１７】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（追加Ｔａ膜形成完了時点）である。
【図１８】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅シード形成完了時点）である。
【図１９】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅メッキ完了時点）である。
【図２０】本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（メタルＣＭＰ完了時点）である。
【発明を実施するための形態】
【００１７】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１８】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する窒化タンタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有する第１のタンタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第２の膜厚よりも十分に厚い第３の膜厚を有する第２のタンタル膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程。
【００１９】
２．前記１項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【００２０】
３．前記１または２項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【００２１】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【００２２】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の膜厚と前記第２の膜厚の和は、５ｎｍ以上、３０ｎｍ未満である。
【００２３】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が５００ｎｍを超えた後に実行される。
【００２４】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１５０ｎｍ以上、３５０ｎｍ未満である。
【００２５】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が８００ｎｍを超える以前に実行される。
【００２６】
９．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハを第１のチャンバに導入する工程；
（ｂ）前記第１のチャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する窒化タンタル膜を、成膜する工程；
（ｃ）前記工程（ｂ）の後、前記被処理ウエハを前記第１のチャンバから取り出し、第２のチャンバに導入する工程；
（ｄ）前記第２のチャンバ内において、前記被処理ウエハに対して、第２の膜厚を有するルテニウム膜を、スパッタリングにより成膜する工程；
（ｅ）前記被処理ウエハを前記第２のチャンバ外に排出する工程；
（ｆ）前記工程（ａ）から（ｅ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｇ）前記工程（ｆ）の後、前記第１のチャンバ内において、前記第１のチャンバの内壁に、前記第１の膜厚よりも十分に厚い第３の膜厚を有するタンタル膜を、スパッタリングにより成膜する工程；
（ｈ）前記工程（ａ）から（ｇ）を含む上位処理サイクルを繰り返す工程。
【００２７】
１０．前記９項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【００２８】
１１．前記９または１０項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【００２９】
１２．前記９から１１項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【００３０】
１３．前記９から１２項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の膜厚は、５ｎｍ以上、２０ｎｍ未満である。
【００３１】
１４．前記９から１３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が５００ｎｍを超えた後に実行される。
【００３２】
１５．前記９から１４項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１５０ｎｍ以上、３５０ｎｍ未満である。
【００３３】
１６．前記９から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が８００ｎｍを超える以前に実行される。
【００３４】
１７．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する第１の金属の窒化物を主要な成分とする第１のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有し、前記第１の金属を主要な成分とする第２のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第２の膜厚よりも十分に厚い第３の膜厚を有する第１の金属を主要な成分とする内壁被覆膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程、
ここで、前記第１のバリアメタル膜および前記内壁被覆膜は、ともに、圧縮応力を有する。
【００３５】
１８．前記１７項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【００３６】
１９．前記１７または１８項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【００３７】
２０．前記１７から１９項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【００３８】
２１．前記１７から２０項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の膜厚と前記第２の膜厚の和は、５ｎｍ以上、３０ｎｍ未満である。
【００３９】
２２．前記１７から２１項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が５００ｎｍを超えた後に実行される。
【００４０】
２３．前記１７から２２項のいずれか一つの半導体集積回路装置の製造方法において、前記第３の膜厚は、１５０ｎｍ以上、３５０ｎｍ未満である。
【００４１】
２４．前記１７から２３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が８００ｎｍを超える以前に実行される。
【００４２】
２５．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記第２のタンタル膜のヤング率は、前記窒化タンタル膜のそれよりも低い。
【００４３】
２６．前記９から１６項のいずれか一つの半導体集積回路装置の製造方法において、前記タンタル膜のヤング率は、前記窒化タンタル膜のそれよりも低い。
【００４４】
２７．前記１７から２４項のいずれか一つの半導体集積回路装置の製造方法において、前記内壁被覆膜のヤング率は、前記第１のバリアメタル膜のそれよりも低い。
【００４５】
２８．前記１７項の半導体集積回路装置の製造方法において、前記第２のバリアメタル膜は、前記第１のバリアメタル膜および前記内壁被覆膜と同様に、圧縮応力を有する。
【００４６】
２９．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する第１のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有する第２のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第１の膜厚と前記第２の膜厚のトータル膜厚よりも厚い第３の膜厚を有する内壁被覆膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程、
ここで、前記第１のバリアメタル膜および前記第２のバリアメタル膜は、ともに、圧縮応力を有する膜であって、
前記内壁被覆膜は、前記第１のバリアメタル膜または前記第２のバリアメタル膜の内の一方の膜と同じ膜である。
【００４７】
３０．前記２９項の半導体集積回路装置の製造方法において、前記内壁被覆膜は、前記第１のバリアメタル膜または前記第２のバリアメタル膜の内、ヤング率が低い方の膜と同じ膜である。
【００４８】
〔本願における記載形式基本的用語用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４９】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。なお、上述したＭｅｔａｌは、金属に限定されるものではなく、導電性を有する材質（例えば、ポリシリコンなど）をも含むものである。
【００５０】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
【００５１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。
【００５２】
また、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。これは「銅配線」（銅系配線等も同じ）、「タンタル膜」、「窒化タンタル膜」、「ルテニウム膜」等についても同様である。
【００５３】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００５４】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００５５】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００５６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００５７】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００５８】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００５９】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００６０】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００６１】
１．本願の一実施の形態の半導体集積回路装置の製造方法の対象デバイスにおけるアルミニウム系パッド上のパッド開口完成時点でのデバイス断面構造の説明（主に図１）
図１は本願発明の一実施の形態の半導体集積回路装置の製造方法による６５ｎｍテクノロジノードのデバイスの断面構造の一例を示すデバイス断面図（パッド開口完成時点）である。図１に基づいて、本願の実施形態の半導体集積回路装置のデバイス構造の概要を説明する。
【００６２】
図１に示すように、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型の素子分離フィールド絶縁膜２で分離されたＰ型単結晶シリコン基板１のデバイス面上には、ＰチャネルＭＯＳＦＥＴまたはＮチャネルＭＯＳＦＥＴのゲート電極８が形成されている。それらの上には、エッチストップ膜である窒化シリコンライナー膜４（たとえば約３０ｎｍ）が形成されている。その上には、窒化シリコンライナー膜４よりもずっと厚く、下層の熱ＣＶＤ法によるオゾンＴＥＯＳ酸化シリコン膜（たとえば約２００ｎｍ）および上層のプラズマＴＥＯＳ酸化シリコン膜（たとえば約２７０ｎｍ）等からなるプリメタル（Ｐｒｅｍｅｔａｌ）層間絶縁膜５が形成されている。また、これらのプリメタル絶縁膜を貫通して、タングステンプラグ３が形成されている。
【００６３】
その上の第１配線層Ｍ１は、下層のＳｉＣＮ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜１４および主層間絶縁膜であるプラズマシリコン酸化膜１５（たとえば約１５０ｎｍ）等およびそれらに形成された配線溝に埋め込まれた銅配線１３等から構成されている。
【００６４】
その上の第２配線層から第６配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、相互にほぼ同様の構造をしている。各層は、下層のＳｉＣＯ膜（たとえば約３０ｎｍ）/ＳｉＣＮ膜（たとえば約３０ｎｍ）等からなる複合絶縁性バリア膜（ライナー膜）２４、３４，４４、５４，６４、および上層のほとんどの領域を占める主層間絶縁膜２５，３５，４５，５５，６５等から構成されている。この主層間絶縁膜２５，３５，４５，５５，６５は、下層よりカーボンドープ酸化シリコン膜、すなわち、ＳｉＯＣ膜（たとえば約３５０ｎｍ）とキャップ膜であるプラズマＴＥＯＳシリコン酸化膜（たとえば約８０ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線２３，３３，４３，５３，６３が形成されている。
【００６５】
その上の第７配線層から第８配線層Ｍ７，Ｍ８は、相互にほぼ同様の構造をしている。各層は、下層のＳｉＣＮ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜７４，８４および上層の主層間絶縁膜７５，８５等から構成されている。この主層間絶縁膜７５，８５は、下層よりプラズマＴＥＯＳシリコン酸化膜（たとえば約２５０ｎｍ）、ＦＳＧ膜（たとえば約３００ｎｍ）、およびキャップ膜であるＵＳＧ膜（たとえば約２００ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線７３，８３が形成されている。
【００６６】
その上の第９配線層から第１０配線層Ｍ９，Ｍ１０は、相互にほぼ同様の構造をしている。各層は下層の層間と上層の層内に分かれている。層間絶縁膜は、下層のＳｉＣＮ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜９４ｂ，１０４ｂおよび上層の主層間絶縁膜等から構成されている。主層間絶縁膜は下層のＦＳＧ膜９５ｂ，１０５ｂ（たとえば約８００ｎｍ）及び上層のキャップ膜であるＵＳＧ膜９６ｂ，１０６ｂ（たとえば約１００ｎｍ）等から構成されている。また、層内絶縁膜は、下層のＳｉＣＮ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜９４ａ，１０４ａおよび上層の主層間絶縁膜等から構成されている。主層内絶縁膜は下層のＦＳＧ膜９５ａ，１０５ａ（たとえば約１２００ｎｍ）及び上層のキャップ膜であるＵＳＧ膜９６ａ，１０６ａ（たとえば約１００ｎｍ）等から構成されている。これらの層間絶縁膜および層内絶縁膜等を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線９３，１０３が形成されている。
【００６７】
その上の最上層配線層（パッド層）ＡＰは、下層のＳｉＣＮ膜１１４（たとえば約１００ｎｍ）等の絶縁性バリア膜、中間のＵＳＧ膜１１７（たとえば約９００ｎｍ）等の主層間絶縁膜、および、最外部のプラズマＳｉＮ１１９（たとえば約６００ｎｍ）等のファイナルパッシベーション膜等から構成されている。また、これらの層間絶縁膜を貫通して、タングステンプラグ１１３が設けられており、ＵＳＧ膜１１７上にはアルミニウム系のボンディングパッド１１８（たとえば約１０００ｎｍ）が設けられている。このアルミニウム系のボンディングパッド１１８とタングステンプラグ１１３には、必要に応じて、下層のチタン接着層１５１（たとえば約１０ｎｍ）および上層の窒化チタンバリアメタル層１５２（たとえば約３０ｎｍ）が設けられている。また、ボンディングパッド１１８上には、窒化チタン層１５３（たとえば約７０ｎｍ）が形成されており、この膜とプラズマＳｉＮ１１９に開口が形成され、ボンディングパッド開口１６３となっている。
【００６８】
なお、アルミニウム系のボンディングパッド１１８の代わりに、銅系のボンディングパッドにしてもよい。
【００６９】
２．本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスの説明（主に図２から図６）
このセクションでは、セクション１の図１の第３配線層Ｍ３（銅ダマシン配線層または埋め込み配線層）を例にとり、配線埋め込みプロセスを説明するが、他の銅ダマシン配線層または埋め込み配線層への同様に適用できることは言うまでもない。
【００７０】
図２は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（トレンチ＆ビア形成完了時点）である。図３は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（Ｔａ形成完了時点）である。図４は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅シード形成完了時点）である。図５は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅メッキ完了時点）である。図６は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（メタルＣＭＰ完了時点）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを説明する。
【００７１】
まず、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、絶縁性バリア膜３４および主層間絶縁膜３５を堆積する。次に、図２に示すように、主層間絶縁膜３５および絶縁性バリア膜３４に、たとえば、ビアファースト法等により、下層のＣｕ膜２３ｃに達するビアおよびトレンチ１１を形成する。ここで、第３配線層Ｍ３の下方には、第２配線層Ｍ２があり、主層間絶縁膜２５内に埋め込まれたＴａＮ膜２３ａ、Ｔａ膜２３ｂ、Ｃｕ膜２３ｃ等を有する。
【００７２】
次に、図３に示すように、ウエハの上面１ａおよびビアおよびトレンチ１１の内面のほぼ全面に、タンタルターゲットを用いた反応性スパッタリング成膜により、たとえば膜厚５ｎｍ程度（第１の膜厚）の窒化タンタル膜３３ａ（ＴａＮ膜）を形成する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：１５キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：６００ワット程度、アルゴン流量：５ｓｃｃｍ程度、窒素流量：３０ｓｃｃｍ程度、処理圧力：０．１６パスカル程度、処理時間：５秒程度を例示することができる。
【００７３】
続いて、窒化タンタル膜３３ａ上に、タンタルターゲットを用いたスパッタリング成膜により、たとえば膜厚１０ｎｍ程度（第２の膜厚）のタンタル膜３３ｂ（Ｔａ膜）を形成する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：１５キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：２００ワット程度、アルゴン流量：５ｓｃｃｍ程度、処理圧力：０．０６パスカル程度、処理時間：１５秒程度を例示することができる。なお、タンタル膜３３ｂの代わりに、同程度の厚さのルテニウム膜をスパッタリング成膜等（ＣＶＤ等も可能である。）してもよい。ルテニウム膜は、銅との結晶整合性および密着性に優れている。なお、第１のバリアメタル膜は、銅拡散バリア性を有する（層間絶縁膜との相性がよい膜であることが望ましい）第１の金属の窒化物を主要な成分として含むものであれば、窒化タンタル膜に限定されない。また、第２のバリアメタル膜は、タンタル膜やルテニウム膜に限らず、銅拡散バリア性を有する（銅との相性がよい膜であることが望ましい）前記第１の金属またはその他の金属を主要な成分として含むものであればよい。
【００７４】
次に、図４に示すように、銅ターゲットを用いたスパッタリング成膜により、銅シード膜３３ｓ（Ｃｕ膜）を形成する。
【００７５】
次に、図５に示すように、電気メッキにより、ウエハの上面１ａを覆い、ビアおよびトレンチ１１を埋め込むように、銅膜３３ｃ（Ｃｕ膜）を形成する。
【００７６】
次に、図６に示すように、化学機械研摩等により表面を平坦化して、不要な銅膜３３ｃ、タンタル膜３３ｂ、窒化タンタル膜３３ａを除去する。これにより、第３配線層Ｍ３が完成する。更に、以上の工程をほぼ同様に繰り返すことにより、図1に示すような多層配線構造を形成する。
【００７７】
３．本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスに使用する製造装置等の説明（主に図７から図９）
処理経路としては、セクション２（図３）およびセクション５（図１５から図１７）のＴａ/ＴａＮバリアメタルプロセスでは、破線で示す経路を使用し、Ｒｕ/ＴａＮバリアメタルプロセスでは、一点鎖線で示す経路を使用する。以下に説明するのは、セクション２については、図１５から図１８までであり、セクション５については、図３から図４までである。
【００７８】
図７は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスに使用するマルチチャンバ型製造装置の上面模式図である。図８は図７のマルチチャンバ型製造装置内のタンタルおよび窒化タンタル等のスパッタリングチャンバの模式断面図（ウエハ等への成膜時）である。図９は図７のマルチチャンバ型製造装置内のタンタルおよび窒化タンタル等のスパッタリングチャンバの模式断面図（ウエハ等の導入又は排出時）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスに使用する製造装置の動作等の概要を説明する。
【００７９】
まず、図２（セクション５の場合は図１４）に示すように、ビアおよびトレンチ１１の形成が完了した被処理ウエハ１は、フープ２０３（気密ウエハ搬送容器）に収容され、マルチチャンバウエハ処理装置２０１のロードポート２０２に設置される。被処理ウエハ１は搬送ロボット２０６によって、ダウンフロー機構２０５を有する清浄前室２０４およびロードロック室２０７を通して、真空搬送室２０８に搬入される。この真空搬送室２０８から、被処理ウエハ１はデガスチャンバ２０９に搬入され、真空ベーク処理（デガス処理）が施される。続いて、被処理ウエハ１は真空搬送室２０８を介して、前処理チャンバ２１１に移送され、前処理が施される。ここでの前処理とは下層のＣｕ膜２３ｃの露出する表面に滞在するＣｕＯ等の不純物をＡｒイオンを用いた物理的なスパッタエッチやＨ２ラジカルによる還元反応を用いた除去等の処理をいう。次に、被処理ウエハ１は真空搬送室２０８を介して、Ｔａ＆ＴａＮ成膜チャンバ２１２に移送され、バリアメタル膜のスパッタリング成膜処理（セクション５の場合はスパッタエッチ処理およびタンタル膜の再スパッタ成膜処理を含む）が実行される。次に、被処理ウエハ１は真空搬送室２０８を介して、銅シード成膜チャンバ２１４に移送され、銅シード膜３３ｓがスパッタリング成膜によって形成される。なお、Ｒｕ/ＴａＮバリアメタルプロセスでは、この前に、被処理ウエハ１は真空搬送室２０８を介して、ルテニウム成膜チャンバ２３２に移送され、スパッタリング成膜等によって、ルテニウムバリア膜が形成される。
【００８０】
銅シード膜３３ｓが形成されると、被処理ウエハ１は真空搬送室２０８、ロードロック室２０７、および清浄前室２０４を介してフープ２０３に戻される。その後、メッキ装置へ移送され、そこで、図５（図１９）に示すように、銅の電気メッキ処理が施される。
【００８１】
次に、図７に示すＴａ＆ＴａＮ成膜チャンバ２１２（またはＴａＮ成膜チャンバ）の構造を説明する。まず、ウエハ上成膜時（または内壁被覆膜形成時）について説明する。図８に示すように、ウエハステージ２１５（下部電極）上には、被処理ウエハ１またはシャッタディスク２１６（ウエハ状金属板）が設置されるようになっている。シャッタディスク２１６は、たとえば、ステンレス製のウエハと同一形状の円板状部材で、被処理ウエハ１を設置しないで、成膜処理を実行する際に、ウエハステージ２１５への膜形成を防止するために、ウエハステージ２１５上に設置される。Ｔａ＆ＴａＮ成膜チャンバの外壁２１２内部には、それに沿うように、チャンバ外壁２１２へのスパッタ膜の付着を防止するためのシールド２１８（主要部はアルミおよびステンレスのほぼ円筒形状の筒状部材で通常接地されている）が設けられている。チャンバ外壁２１２の上端部には、真空シール部２２２を介して、上部電極２１９が設けられており、その下面には、タンタルターゲット２２１が取り付けられている。上部電極２１９には、上部電極バイアス用直流電源２２４が接続されており、上部マグネット２２３とともに、アルゴンプラズマ２２８等を励起するのに使用される。一方、下部電極２１５には下部電極バイアス用高周波電源２１７（１３．５６ＭＨｚ）が接続されており、下部マグネット２２７とともに、スパッタ粒子がウエハ面内に均一に引き込まれるように作用している。更に、中間的位置にあるのは、スパッタリングエッチ用励起コイル２２５（コイル状電極）には、スパッタリングエッチ用等高周波＆直流電源２２６が接続されており、これによる高周波電力は、主にスパッタリングエッチ時のウエハ近傍でのアルゴンプラズマ励起に使用されており、直流電力の方は、主に補助的なスパッタ成膜作用に利用されている。
【００８２】
次に、ウエハ１またはシャッタディスク２１６のチャンバ２１２への導入およびチャンバ２１２からの排出に関して説明する。図９に示すように、ウエハ１等の挿入、取り出し時には、ウエハステージ２１５がシールドの一部とともに、ウエハ１等への成膜時よりも下方に降下した状態となる。この状態で、ウエハ１は、ウエハステージ２１５と真空搬送室２０８間を（ウエハ導入＆取り出しゲート２２０を介して）移送され、シャッタディスク２１６の方は、ウエハステージ２１５とシャッタディスク棚２２９間を移送されるようになっている。
【００８３】
４．本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを量産に適用した場合の処理手順等の説明（主に図１０から図１３）
このセクションでは、セクション２の図３で説明したバリアメタル膜成膜工程について詳しく説明する。
【００８４】
図１０は図８のシールド部拡大領域Ｒ１の部分拡大断面図である。図１１は本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを量産に適用した場合の処理手順を説明するためのプロセスブロックフロー図である。図１２は厚膜金属膜（内壁被覆膜）であるタンタル膜の膜厚とタンタルおよび窒化タンタルのスパッタリング成膜完了製品の平均異物数（ウエハ当たり）をプロットしたデータプロット図である。図１３は厚膜金属膜（内壁被覆膜）の堆積処理の直前のウエハ処理時付着トータル膜厚（当該内壁被覆膜体積処理と一つ前の内壁被覆膜体積処理間）とタンタルおよび窒化タンタルのスパッタリング成膜完了製品の平均異物数（ウエハ当たり）をプロットしたデータプロット図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを量産に適用した場合の処理手順等を説明する。
【００８５】
異物の発生を低減できる量産におけるバリアメタル成膜等プロセス（セクション２の図３に対応する）が図１１のように進行する。すなわち、図８および図９に示すように、被処理ウエハ１（図２のビアおよびトレンチ形成ステップが完了したウエハ）がウエハ導入＆取り出しゲート２２０を通して、Ｔａ＆ＴａＮ成膜チャンバ２１２内のウエハステージ２１５上に、そのデバイス面１ａを上に向けた状態で導入および設置される（図１１のウエハ導入ステップ３０１）。
【００８６】
次に、そのままの状態で（すなわち、同一チャンバの同一ステージ上での処理を意味する。以下同じ）窒化タンタル膜成膜ステップ３０２（図１１）を実行する。続いて、そのままの状態でタンタル膜成膜ステップ３０３（図１１）を実行する。その後、図９に示すように、被処理ウエハ１をＴａ＆ＴａＮ成膜チャンバ２１２外へ搬出する（図１１のウエハ排出ステップ３０４）。その後、ウエハ１は、銅シード膜形成（図４）のため移送される。
【００８７】
なお、セクション５のプロセスの場合は、図１１に一点鎖線で示すように、窒化タンタル膜成膜ステップ３０３とウエハ排出ステップ３０４の間に、孔底エッチステップ３２４（図１６）およびタンタル膜再成膜ステップ３２５（図１７）が挿入される。
【００８８】
このウエハ導入ステップ３０１からウエハ排出ステップ３０４が、バリアメタル成膜等プロセスの下位処理リサイクル３１１を構成する。量産工程においては、この下位処理リサイクル３１１が繰り返される。そして、図１１に示すように、予め定められたタイミングで、シールド２１８（図８から図１０）への厚膜タンタル成膜ステップ３０５が実行される。この厚膜タンタル成膜ステップ３０５と下位処理リサイクル３１１で上位処理リサイクル３１２を構成している。
【００８９】
図１０を用いて以上の点を説明する。図１０は、上位処理リサイクル３１２を繰り返した状態の図８のシールド部拡大領域Ｒ１の模式的断面拡大図である。シールド２１８の内面には、量産適用前の初期堆積膜９（初期Ｔａ膜）が、たとえば１００００ｎｍ程度堆積されている。これは、ターゲット表面の酸化層の除去及び放電安定化の為に設けられる。次に、左に行くと、ウエハ１の繰り返し堆積（窒化タンタル膜およびタンタル膜）の際に、堆積されたプロセス中堆積膜６（ウエハ処理時付着膜）がある。更に、左に行くと、厚膜タンタル成膜ステップ３０５で堆積された厚膜金属膜７（内壁被覆膜、異物防止用タンタル膜）がある。そして、左に移動するに従って、プロセス中堆積膜６と厚膜金属膜７が交互に繰り返されているのがわかる。
【００９０】
ここで、厚膜金属膜７の膜厚、すなわち、厚膜金属膜厚ＴＰは、たとえば３００ｎｍ程度である。一方、厚膜金属膜７の成膜直前のプロセス中堆積膜６の膜厚、すなわちウエハ処理時付着トータル膜厚ＴＱは、たとえば７５０ｎｍ程度である。
【００９１】
すなわち、前記予め定められたタイミングは、たとえば、ウエハ処理時付着トータル膜厚ＴＱが３００ｎｍ程度ということになる。このシールド２１８の内面への厚膜タンタル成膜ステップ３０５は、たとえば、以下のように実行する。図９のように、ウエハ１がステージ２１５上にない状態で、シャッタディスク棚２２９からシャッタディスク２１６（ウエハ状金属板）を図８に示すように、ステージ２１５上に移動させる。これにより、ステージ２１５上への不所望なメタルの堆積が防止できる。この状態で、厚膜タンタル成膜ステップ３０５を実行する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：４０キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：オフ状態、アルゴン流量：１５ｓｃｃｍ程度、処理圧力：０．１２パスカル程度、処理時間：１４０秒程度を例示することができる。
【００９２】
次に、厚膜金属膜厚ＴＰおよび厚膜金属膜７の成膜直前のウエハ処理時付着トータル膜厚ＴＱの好適な範囲を図１２および図１３を用いて考察する。図１２（直前のウエハ処理時付着トータル膜厚ＴＱ＝７５０ｎｍ）に示すように、厚膜金属膜厚ＴＰ（横軸）と窒化タンタル膜およびタンタル膜の成膜完了時点のウエハ当たりの平均異物数（縦軸）の関係から、厚膜金属膜厚ＴＰは、１００ｎｍ程度以上、望ましくは１５０ｎｍ程度以上が好適な範囲と考えられる。上限は、装置の稼働率の問題であり、常識的に５００ｎｍ程度未満、望ましくは３５０ｎｍ程度未満が好適な範囲と考えられる。このように、ウエハ上に堆積するタンタル膜よりも十分に厚いタンタル膜（内壁被覆膜、異物防止用タンタル膜）を付けると、異物が減少するのは、窒化タンタル膜よりもタンタル膜の方が、ヤング率が低いので、間に薄いタンタル膜を含み多層に積み重なった窒化タンタル膜内の応力が厚いタンタル膜（内壁被覆膜、異物防止用タンタル膜）内に分散されるためと考えられる。
【００９３】
一方、シールドへの厚膜タンタル成膜ステップ３０５の実行直前のウエハ処理時付着トータル膜厚ＴＱの方は、図１３により定めることができる。すなわち、図１３にプロットされているように、窒化タンタル膜およびタンタル膜の成膜完了時点のウエハ当たりの平均異物数（縦軸）は、ウエハ処理時付着トータル膜厚ＴＱ（横軸）が６００から７５０ｎｍの辺りから徐々に上昇をはじめ、１０００ｎｍの辺りから右側では急激に上昇しているように見える。厚膜タンタル成膜ステップ３０５は、その実行直前のウエハ処理時付着トータル膜厚ＴＱが、１０００ｎｍを越える以前、望ましくは、８００ｎｍを越える以前に実行するのが好適である。なお、下限は装置の稼働率の問題であり、常識的に３００ｎｍ程度以上、望ましくは５００ｎｍ程度以上が好適な範囲と考えられる。すなわち、厚膜タンタル成膜ステップ３０５は、その実行直前のウエハ処理時付着トータル膜厚ＴＱが、３００ｎｍを超えた以降、望ましくは５００ｎｍを超えた以降に実行するのが好適である。
【００９４】
通常、ウエハ１に対して１度に成膜する窒化タンタル膜およびタンタル膜の膜厚の和は、５ｎｍ以上で３０ｎｍ未満であり（窒化タンタル膜およびルテニウム膜の膜厚の和は５ｎｍ以上で２０ｎｍ未満であり）、７５０ｎｍという厚さは、ウエハ処理枚数にして、２５枚から１５０枚程度（２５枚を１ロットとすると、１ロットから６ロット）にあたる。
【００９５】
５．本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスの説明（主に図１４から図２０）
このセクションの配線埋め込みプロセスは、基本的にセクション２のものと同様であるが、セクション２の図３（Ｔａ成膜ステップ）と図４（銅シード成膜ステップ）の間に、図１６（ビア底スパッタエッチングステップ）および図１７（ビア底追加Ｔａ成膜ステップ）の各ステップが挿入されている点が特徴となっている。このような孔底エッチプロセスは、孔底のバリアメタルと下層配線の接触面積が大きいので、ＳＭ（Ｓｔｒｅｓｓ Ｍｉｇｒａｔｉｏｎ）やＥＭ（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）に起因する不良を防止するのに有効である。また、これらのプロセスは、通常、セクション２のプロセスよりの微細なデバイスに適用する場合が多いので、異物の低減は特に重要である。
【００９６】
図１４は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（トレンチ＆ビア形成完了時点）である。図１５は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（Ｔａ形成完了時点）である。図１６は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（孔底エッチ完了時点）である。図１７は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（追加Ｔａ膜形成完了時点）である。図１８は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅シード形成完了時点）である。図１９は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（銅メッキ完了時点）である。図２０は本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスのデバイス断面フロー図（メタルＣＭＰ完了時点）である。これらに基づいて、本願の他の実施の形態の半導体集積回路装置の製造方法における配線埋め込みプロセスを説明する。
【００９７】
セクション２と同様に、まず、ＣＶＤ等により、絶縁性バリア膜３４および主層間絶縁膜３５を堆積する。次に、図１４に示すように、主層間絶縁膜３５および絶縁性バリア膜３４に、たとえば、ビアファースト法等により、下層のＣｕ膜２３ｃに達するビアおよびトレンチ１１を形成する。ここで、第３配線層Ｍ３の下方には、第２配線層Ｍ２があり、主層間絶縁膜２５内に埋め込まれたＴａＮ膜２３ａ、Ｔａ膜２３ｂ、Ｃｕ膜２３ｃ等を有する。
【００９８】
次に、図１５に示すように、ウエハの上面１ａおよびビアおよびトレンチ１１の内面のほぼ全面に、タンタルターゲットを用いた反応性スパッタリング成膜により、たとえば膜厚５ｎｍ程度の窒化タンタル膜３３ａ（ＴａＮ膜）を形成する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：２０キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：６００ワット程度、アルゴン流量：５ｓｃｃｍ程度、窒素流量：３０ｓｃｃｍ程度、処理圧力：０．１６パスカル程度、処理時間：５秒程度を例示することができる。
【００９９】
続いて、窒化タンタル膜３３ａ上に、タンタルターゲットを用いたスパッタリング成膜により、たとえば膜厚１０ｎｍ程度のタンタル膜３３ｂ（Ｔａ膜）を形成する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：２０キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：２００ワット程度、アルゴン流量：５ｓｃｃｍ程度、処理圧力：０．０６パスカル程度、処理時間：１５秒程度を例示することができる。
【０１００】
次に、図１６に示すように、ビア底のタンタル膜３３ｂ、窒化タンタル膜３３ａ、および下層のＣｕ膜２３ｃをスパッタリングエッチする。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：５００ワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：５００ワット程度、コイル印加直流電力：５００ワット程度、コイル印加高周波電力（たとえば２ＭＨｚ）：１０００ワット程度、アルゴン流量：１０ｓｃｃｍ程度、処理圧力：０．１５パスカル程度、処理時間：２０秒程度を例示することができる。
【０１０１】
次に、図１７に示すように、スパッタリングエッチによってエッチングされた部分へのビア底Ｔａ膜３３ｄ（たとえば厚さ５ｎｍ程度）の再スパッタリング成膜を実行する。処理条件としては、たとえば、ウエハステージ温度：常温（室温）、上部電極印加直流電力：２０キロワット程度、下部電極印加高周波電力（たとえば１３．５６ＭＨｚ）：２００ワット程度、アルゴン流量：５ｓｃｃｍ程度、処理圧力：０．０６パスカル程度、処理時間：５秒程度を例示することができる。
【０１０２】
次に、図１８に示すように、銅ターゲットを用いたスパッタリング成膜により、銅シード膜３３ｓ（Ｃｕ膜）を形成する。
【０１０３】
次に、図１９に示すように、電気メッキにより、ウエハの上面１ａを覆い、ビアおよびトレンチ１１を埋め込むように、銅膜３３ｃ（Ｃｕ膜）を形成する。
【０１０４】
次に、図２０に示すように、化学機械研摩等により表面を平坦化して、不要な銅膜３３ｃ、タンタル膜３３ｂ、窒化タンタル膜３３ａを除去する。これにより、第３配線層Ｍ３が完成する。更に、以上の工程をほぼ同様に繰り返すことにより、図1に示すような多層配線構造を形成する。
【０１０５】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０６】
例えば、前記実施の形態では、銅系ダマシン配線（シングルダマシン及びデュアルダマシン配線）を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、銅系以外のたとえば、銀系ダマシン配線等にも適用できることは言うまでもない。
【０１０７】
また、前記実施の形態では、ダマシン配線（埋め込み配線）のバリアメタル膜の成膜を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スパッタリング成膜における異物の発生防止に広く適用できることは言うまでもない。
【０１０８】
更に、厚膜のタンタル膜を異物防止用内壁被覆膜として使用する例を具体的に説明したが、本発明はそれに限定されるものではなく、ウエハに対する成膜プロセス中に不可避的に堆積するプロセス中堆積膜と同一方向の応力を有し、相対的にヤング率が小さい膜であって、ウエハに対する成膜プロセスと同一のターゲットを用いてスパッタリング成膜できる膜であれば、いずれの膜であってもよいことは言うまでもない。
【符号の説明】
【０１０９】
１ 半導体基板（Ｐ型単結晶シリコン基板またはウエハ）
１ａ 半導体基板またはウエハの第１の主面（デバイス面）
１ｂ 半導体基板またはウエハの第２の主面（裏面）
２ 素子分離フィールド絶縁膜
３ タングステンプラグ
４ 窒化シリコンライナー膜
５ プリメタル層間絶縁膜
６ プロセス中堆積膜（ウエハ処理時付着膜）
７ 厚膜金属膜または第２のタンタル膜（内壁被覆膜、異物防止用タンタル膜）
８ ゲート電極
９ 初期堆積膜（初期Ｔａ膜）
１１ ビアおよびトレンチ
１２ トレンチ、ビア、およびビア底エッチ部
１３ 銅配線
１４ 絶縁性バリア膜
１５ プラズマシリコン酸化膜
２３ 銅埋め込み配線
２３ａ ＴａＮ膜
２３ｂ Ｔａ膜
２３ｃ Ｃｕ膜
２４ 複合絶縁性バリア膜
２５ 主層間絶縁膜
３３ 銅埋め込み配線
３３ａ ＴａＮ膜（第１のバリアメタル膜）
３３ｂ Ｔａ膜（第１のタンタル膜または第２のバリアメタル膜）
３３ｃ Ｃｕ膜
３３ｄ ビア底Ｔａ膜
３３ｓ Ｃｕシード層
３４ 複合絶縁性バリア膜
３５ 主層間絶縁膜
４３ 銅埋め込み配線
４４ 複合絶縁性バリア膜
４５ 主層間絶縁膜
５３ 銅埋め込み配線
５４ 複合絶縁性バリア膜
５５ 主層間絶縁膜
６３ 銅埋め込み配線
６４ 複合絶縁性バリア膜
６５ 主層間絶縁膜
７３ 銅埋め込み配線
７４ 絶縁性バリア膜
７５ 主層間絶縁膜
８３ 銅埋め込み配線
８４ 絶縁性バリア膜
８５ 主層間絶縁膜
９３ 銅埋め込み配線
９４ａ、９４ｂ 絶縁性バリア膜
９５ａ、９５ｂ ＦＳＧ膜
９６ａ、９６ｂ ＵＳＧ膜
１０１ （パッド下の配線を含む）半導体基板、デバイスチップ、または半導体ウエハ
１０３ 銅埋め込み配線
１０４ａ、１０４ｂ 絶縁性バリア膜
１０５ａ、１０５ｂ ＦＳＧ膜
１０６ａ、１０６ｂ ＵＳＧ膜
１１３ タングステンプラグ
１１４ ＳｉＣＮ膜
１１７ ＵＳＧ膜
１１８ ボンディングパッド
１１９ プラズマＳｉＮ（パッド上の無機ファイナルパッシベーション）
１５１ チタン接着層
１５２ 窒化チタンバリアメタル層
１５３ 窒化チタン層
１６３ ボンディングパッド開口（ボンディングパッド直上の絶縁膜開口）
２０１ マルチチャンバウエハ処理装置
２０２ ロードポート
２０３ フープ
２０４ 清浄前室
２０５ ダウンフロー機構
２０６ 搬送ロボット
２０７ ロードロック室
２０８ 真空搬送室
２０９ デガスチャンバ
２１１ 洗浄チャンバ
２１２ 第１のチャンバまたはＴａ＆ＴａＮ成膜チャンバ（チャンバ外壁）
２１４ 銅シード成膜チャンバ
２１５ ウエハステージ（下部電極）
２１６ シャッタディスク（ウエハ状金属板）
２１７ 下部電極バイアス用高周波電源
２１８ シールド
２１９ 上部電極
２２０ ウエハ導入＆取り出しゲート
２２１ Ｔａターゲット
２２２ 真空シール部
２２３ 上部マグネット
２２４ 上部電極バイアス用直流電源
２２５ スパッタリングエッチ用励起コイル（コイル状電極）
２２６ スパッタリングエッチ用等高周波＆直流電源（同時に直流バイアス印加可能）
２２７ 下部マグネット
２２８ プラズマ
２２９ シャッタディスク棚
２３２ ルテニウム成膜チャンバ（第２のチャンバ）
３０１ ウエハ導入ステップ
３０２ ウエハへの窒化タンタル成膜ステップ
３０３ ウエハへのタンタル成膜ステップ
３０４ ウエハ排出ステップ
３０５ シールドへの厚膜タンタル成膜ステップ
３１１ 下位処理リサイクル
３１２ 上位処理リサイクル
３２４ 孔底エッチステップ
３２５ タンタル再成膜ステップ
ＡＰ 最上層配線層（パッド層）
Ｍ１ 第１配線層
Ｍ２ 第２配線層
Ｍ３ 第３配線層
Ｍ４ 第４配線層
Ｍ５ 第５配線層
Ｍ６ 第６配線層
Ｍ７ 第７配線層
Ｍ８ 第８配線層
Ｍ９ 第９配線層
Ｍ１０ 第１０配線層
Ｒ１ シールド部拡大領域
ＴＰ 厚膜金属膜厚（第３の膜厚）
ＴＱ 直前のウエハ処理時付着トータル膜厚
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する窒化タンタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有する第１のタンタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第２の膜厚よりも十分に厚い第３の膜厚を有する第２のタンタル膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【請求項３】
前記２項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【請求項４】
前記３項の半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【請求項５】
前記４項の半導体集積回路装置の製造方法において、前記第１の膜厚と前記第２の膜厚の和は、５ｎｍ以上、３０ｎｍ未満である。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が５００ｎｍを超えた後に実行される。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、前記第３の膜厚は、１５０ｎｍ以上、３５０ｎｍ未満である。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が８００ｎｍを超える以前に実行される。
【請求項９】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハを第１のチャンバに導入する工程；
（ｂ）前記第１のチャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する窒化タンタル膜を、成膜する工程；
（ｃ）前記工程（ｂ）の後、前記被処理ウエハを前記第１のチャンバから取り出し、第２のチャンバに導入する工程；
（ｄ）前記第２のチャンバ内において、前記被処理ウエハに対して、第２の膜厚を有するルテニウム膜を、スパッタリングにより成膜する工程；
（ｅ）前記被処理ウエハを前記第２のチャンバ外に排出する工程；
（ｆ）前記工程（ａ）から（ｅ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｇ）前記工程（ｆ）の後、前記第１のチャンバ内において、前記第１のチャンバの内壁に、前記第１の膜厚よりも十分に厚い第３の膜厚を有するタンタル膜を、スパッタリングにより成膜する工程；
（ｈ）前記工程（ａ）から（ｇ）を含む上位処理サイクルを繰り返す工程。
【請求項１０】
前記９項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【請求項１１】
前記１０項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【請求項１２】
前記１１項の半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【請求項１３】
前記１２項の半導体集積回路装置の製造方法において、前記第２の膜厚は、５ｎｍ以上、２０ｎｍ未満である。
【請求項１４】
前記１３項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が５００ｎｍを超えた後に実行される。
【請求項１５】
前記１４項の半導体集積回路装置の製造方法において、前記第３の膜厚は、１５０ｎｍ以上、３５０ｎｍ未満である。
【請求項１６】
前記１５項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が８００ｎｍを超える以前に実行される。
【請求項１７】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する第１の金属の窒化物を主要な成分とする第１のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有し、前記第１の金属を主要な成分とする第２のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第２の膜厚よりも十分に厚い第３の膜厚を有する第１の金属を主要な成分とする内壁被覆膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程、
ここで、前記第１のバリアメタル膜および前記内壁被覆膜は、ともに、圧縮応力を有する。
【請求項１８】
前記１７項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【請求項１９】
前記１８項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【請求項２０】
前記１９項の半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【請求項２１】
前記１７項の半導体集積回路装置の製造方法において、前記第２のバリアメタル膜は、前記第１のバリアメタル膜および前記内壁被覆膜と同様に、圧縮応力を有する。
【請求項２２】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する第１のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有する第２のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第１の膜厚と前記第２の膜厚のトータル膜厚よりも厚い第３の膜厚を有する内壁被覆膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程、
ここで、前記第１のバリアメタル膜および前記第２のバリアメタル膜は、ともに、圧縮応力を有する膜であって、
前記内壁被覆膜は、前記第１のバリアメタル膜または前記第２のバリアメタル膜の内の一方の膜と同じ膜である。
【請求項２３】
前記２２項の半導体集積回路装置の製造方法において、前記内壁被覆膜は、前記第１のバリアメタル膜または前記第２のバリアメタル膜の内、ヤング率が低い方の膜と同じ膜である。
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する窒化タンタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有する第１のタンタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第２の膜厚よりも十分に厚い第３の膜厚を有する第２のタンタル膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【請求項３】
前記２項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【請求項４】
前記３項の半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【請求項５】
前記４項の半導体集積回路装置の製造方法において、前記第１の膜厚と前記第２の膜厚の和は、５ｎｍ以上、３０ｎｍ未満である。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が５００ｎｍを超えた後に実行される。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、前記第３の膜厚は、１５０ｎｍ以上、３５０ｎｍ未満である。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が８００ｎｍを超える以前に実行される。
【請求項９】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハを第１のチャンバに導入する工程；
（ｂ）前記第１のチャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する窒化タンタル膜を、成膜する工程；
（ｃ）前記工程（ｂ）の後、前記被処理ウエハを前記第１のチャンバから取り出し、第２のチャンバに導入する工程；
（ｄ）前記第２のチャンバ内において、前記被処理ウエハに対して、第２の膜厚を有するルテニウム膜を、スパッタリングにより成膜する工程；
（ｅ）前記被処理ウエハを前記第２のチャンバ外に排出する工程；
（ｆ）前記工程（ａ）から（ｅ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｇ）前記工程（ｆ）の後、前記第１のチャンバ内において、前記第１のチャンバの内壁に、前記第１の膜厚よりも十分に厚い第３の膜厚を有するタンタル膜を、スパッタリングにより成膜する工程；
（ｈ）前記工程（ａ）から（ｇ）を含む上位処理サイクルを繰り返す工程。
【請求項１０】
前記９項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【請求項１１】
前記１０項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【請求項１２】
前記１１項の半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【請求項１３】
前記１２項の半導体集積回路装置の製造方法において、前記第２の膜厚は、５ｎｍ以上、２０ｎｍ未満である。
【請求項１４】
前記１３項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が５００ｎｍを超えた後に実行される。
【請求項１５】
前記１４項の半導体集積回路装置の製造方法において、前記第３の膜厚は、１５０ｎｍ以上、３５０ｎｍ未満である。
【請求項１６】
前記１５項の半導体集積回路装置の製造方法において、前記工程（ｇ）は、直前のウエハ処理時付着トータル膜厚が８００ｎｍを超える以前に実行される。
【請求項１７】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する第１の金属の窒化物を主要な成分とする第１のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有し、前記第１の金属を主要な成分とする第２のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第２の膜厚よりも十分に厚い第３の膜厚を有する第１の金属を主要な成分とする内壁被覆膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程、
ここで、前記第１のバリアメタル膜および前記内壁被覆膜は、ともに、圧縮応力を有する。
【請求項１８】
前記１７項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が１０００ｎｍを超える以前に実行される。
【請求項１９】
前記１８項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、直前のウエハ処理時付着トータル膜厚が３００ｎｍを超えた後に実行される。
【請求項２０】
前記１９項の半導体集積回路装置の製造方法において、前記第３の膜厚は、１００ｎｍ以上、５００ｎｍ未満である。
【請求項２１】
前記１７項の半導体集積回路装置の製造方法において、前記第２のバリアメタル膜は、前記第１のバリアメタル膜および前記内壁被覆膜と同様に、圧縮応力を有する。
【請求項２２】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被処理ウエハをチャンバに導入する工程；
（ｂ）前記チャンバ内において、前記被処理ウエハに対して、第１の膜厚を有する第１のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｃ）前記工程（ｂ）の後、前記チャンバ内において、前記被処理ウエハに対して、第２の膜厚を有する第２のバリアメタル膜を、スパッタリングにより成膜する工程；
（ｄ）前記被処理ウエハを前記チャンバ外に排出する工程；
（ｅ）前記工程（ａ）から（ｄ）を含む下位処理サイクルを、先行する下位処理サイクルに属する被処理ウエハと異なる複数の被処理ウエハに対して、順次、実行する工程；
（ｆ）前記工程（ｅ）の後、前記チャンバ内において、前記チャンバの内壁に、前記第１の膜厚と前記第２の膜厚のトータル膜厚よりも厚い第３の膜厚を有する内壁被覆膜を、スパッタリングにより成膜する工程；
（ｇ）前記工程（ａ）から（ｆ）を含む上位処理サイクルを繰り返す工程、
ここで、前記第１のバリアメタル膜および前記第２のバリアメタル膜は、ともに、圧縮応力を有する膜であって、
前記内壁被覆膜は、前記第１のバリアメタル膜または前記第２のバリアメタル膜の内の一方の膜と同じ膜である。
【請求項２３】
前記２２項の半導体集積回路装置の製造方法において、前記内壁被覆膜は、前記第１のバリアメタル膜または前記第２のバリアメタル膜の内、ヤング率が低い方の膜と同じ膜である。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−１１９３３０（Ｐ２０１１−１１９３３０Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２００９−２７３２４０（Ｐ２００９−２７３２４０）
【出願日】平成２１年１２月１日（２００９．１２．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年１２月１日（２００９．１２．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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