磁気メモリ素子
【課題】磁気ランダム・アクセス・メモリ(MRAM)の磁気メモリ素子の消費電力を小さくする方法を提供する。
【解決手段】磁気メモリ素子は、絶縁トランジスタ(81)を介してビット線(31)をセンス線(49)に接続する磁気トンネル接合(MTJ)(37)を備える。MTJ(37)は磁化困難軸を有する強磁性層を含む。支援電流線(33)がビット線(31)の上にあり、ビット線(31)から絶縁される。MTJ(37)は第1の比較的高い抵抗状態と第2の比較的低い抵抗状態との間に切り換えることができる。MTJ(37)の中を流れる電流とは無関係に支援電流線(33)に電流を流すと、強磁性層内の磁化困難軸に沿う磁界を与えて、MTJ(37)を第1の状態と第2の状態との間に切り換えるのを支援し、切換え電流を減らすことができる。
【解決手段】磁気メモリ素子は、絶縁トランジスタ(81)を介してビット線(31)をセンス線(49)に接続する磁気トンネル接合(MTJ)(37)を備える。MTJ(37)は磁化困難軸を有する強磁性層を含む。支援電流線(33)がビット線(31)の上にあり、ビット線(31)から絶縁される。MTJ(37)は第1の比較的高い抵抗状態と第2の比較的低い抵抗状態との間に切り換えることができる。MTJ(37)の中を流れる電流とは無関係に支援電流線(33)に電流を流すと、強磁性層内の磁化困難軸に沿う磁界を与えて、MTJ(37)を第1の状態と第2の状態との間に切り換えるのを支援し、切換え電流を減らすことができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は磁気メモリ素子に関するものであって、特に、磁気ランダム・アクセス・メモリに関するものであるが、これに限られるわけではない。また本発明は磁気メモリ素子に書き込む方法に関する。
【背景技術】
【0002】
磁気ランダム・アクセス・メモリ(MRAM)の出現は長期および短期のデータ記憶装置の開発において有望なステップである。MRAMの利点は、不揮発性であることと共に、フラッシュ・メモリに比べてエネルギー消費が少なくまた読取りおよび書込み速度が大きいことである。また、MRAMは一般に用いられる揮発性メモリであるダイナミックRAM(DRAM)およびスタティックRAM(SRAM)よりエネルギー消費が少なく、またDRAMより読取りおよび書込み速度が大きい。
【発明の開示】
【発明が解決しようとする課題】
【0003】
従来のMRAMセルは、非磁性層で分離された強磁性自由層および強磁性ピン層(pinned layer)を有する磁気要素を含む。ピン層は比較的高い保磁力を有するので、書込み磁界が与えられたときその磁化は固定されたままである。自由層は比較的低い保磁力を有するので、書込み磁界が与えられたときその磁化は変化してよい。
MRAMセルに書き込むには、書込み磁界を与えて、自由層の磁化をピン層に平行または逆平行になるように切り換える。自由層は磁化ヒステリシスを示すので、磁界を取り除いたときに磁化は変化しない。これにより不揮発性メモリが得られる。
MRAMセルの状態を読み取るには、磁気要素の中に小さな電流を流す。磁気要素の磁気抵抗は、自由層およびピン層の磁化が平行のときより自由層およびピン層の磁化が逆平行のときの方が高い。したがって、磁気要素の状態はその抵抗を測定することにより決定することができる。
【0004】
従来のMRAMについては、S.Tehrani他の「磁気トンネル接合MRAMの最近の発展(Recent Developments in Magnetic Tunnel Junction MRAM)、2752−2757ページ、IEEE Transactions on Magnetics、Vol.36、No.5(2000年9月)に述べられている。
かかる従来のMRAMの欠点は、MRAMセルの寸法が小さくなるに従って自由層の磁化を切り換えるのに必要な磁界が大きくなることである。したがって、セルの寸法が小さくなるに従って素子の電力消費が大きくなる。
【0005】
磁気要素に書き込むのに用いられる別の技術はスピン・トランスファ・トルク(STT)切換えである。STT切換えについては、J.C.Slonczewskiの「磁気多層の電流駆動励磁(Current−driven Excitation of Magnetic Multilayers)」、9353ページ、Phys.Rev.B、Vol.54(1996年)に述べられている。自由層の磁化を切り換えるのに、磁界を与えるのではなく、自由層およびピン層の平面に垂直に、電流を磁化要素に流す。これにより、電流を自由層からピン層に流すときは電子がピン層の中を流れることにより、または電流をピン層から自由層に流すときは電子がピン層85から散乱することにより、スピン偏極された(spin−polarised)電子が自由層内に注入される。
【0006】
スピン偏極された電子が自由層内に注入されると、そのスピン角運動量は自由層内の磁気モーメントと相互作用する。電子はその角運動量の一部を自由層に移転する。したがって、スピン偏極された電流が十分大きいとき自由層の磁化が切り換えられる。
STT切換えを用いるMRAMについては、W.C.Jeong他の「磁界支援電流に誘導された切換えを用いる拡張性の高いMRAM(Highly scalable MRAM using field assisted current induced switching)」、184ページ、2005 Symposium on VLSI Technology Digest of Technical Papers、に記述されている。
【0007】
STT切換えに必要な電流は、セルの寸法が小さくなるに従って小さくなる。したがって、STT切換えを用いると高密度MRAMを実現することができる。DC電流では、STT切換えのしきい値電流密度は、飽和磁化、ギルバートの減衰係数、ピン層および自由層のスピン偏極などの材料定数に依存する。しかし、ナノ秒のパルスでは、必要な電流はDCしきい値電流よりはるかに大きい。ナノ秒領域で必要な電流は
【数1】
で与えられることが分かっている。ただし、Cは定数、Ic0はDCしきい値電流である。上の式(1)によると、1nsのパルスで磁化を切り換えるのに必要な電流はDCしきい値電流の4倍である。したがって、高速で書き込むことのできるSTT切換えMRAMは電力消費が大きい。
【0008】
別のMRAMがM.Hosomi他の「スピン・トルク・トランスファ磁化切換えによる新規な不揮発性メモリ: スピンRAM(A Novel Non−volatile Memory with Spin Torque Transfer Magnetization Switching: Spin−RAM)」、19.1ページ、IEEE International Electron Device Meeting 2005年、に述べられており、STT切換えに必要な電流がナノ秒領域で大幅に増えることを示している。
T.Devolder他の「磁化困難軸磁界により支援されたサブナノ秒の電流パルスを用いるスピン・トルクによる磁化切換え(Magnetization switching by spin torque using subnanosecond current pulses assisted by hard axis magnetic fields)」、Appl.Phys.Lett.,88、pp.152502(2006)は、柱形のスピン・バルブを用いて行った実験について述べている。この実験では、ナノ秒の電流パルスと固定の磁化困難軸磁界との組合せを用いたスピン移転により磁化切換えが誘導された。
【課題を解決するための手段】
【0009】
本発明は磁気メモリ素子を動作させる、改善された方法を提供するものである。
本発明の第1の態様では磁気メモリ素子を提供する。この磁気メモリ素子は、第1および第2のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、電流が前記多層構造の各層を通って第1のリードから第2のリードに流れ、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する第1の強磁性層を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造とを備え、その特徴は、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源である。
【0010】
かかる磁気メモリ素子では切換え電流を小さくすることができる。これにより所定の電流での書込み速度を高めることができる。
多層構造は磁気トンネル接合で構成してよく、磁気トンネル接合は、前記第1の強磁性層と、第2の領域と、第1の強磁性層と第2の領域とを分離する絶縁層とで構成する。これにより、比較的高い抵抗状態と比較的低い抵抗状態の磁気抵抗との比を大きくすることができる。
【0011】
第1の強磁性層は比較的低い保磁力を有してよく、第2の領域は比較的高い保磁力を有する積層フェリ磁性(SAS)層で構成してよい。SAF層は、第1の強磁性副層と、第1の強磁性層の磁化と実質的に等しい大きさで逆平行の磁化を持つ第2の強磁性副層と、第1の強磁性副層と第2の強磁性副層とを分離する反強磁性結合副層とで構成し、また前記多層構造はSAF層の磁化をピン留めするための前記SAF層に結合される反強磁性層を更に備え、SAF層は絶縁層とピニング(pinning)層とを分離する。
【0012】
第1の強磁性層は比較的低い保磁力を有してよく、第2の領域は比較的高い保磁力を有する第2の強磁性層を備えてよい。
第2の強磁性層は第1の強磁性層より厚くてよい。
多層構造は第2の強磁性層の磁化をピン留めするための第2の強磁性層に結合される反強磁性層を更に備えてよく、第2の強磁性層は絶縁層と反強磁性層とを分離する。
【0013】
多層構造は、第2の強磁性層から第1の強磁性層に電流が流れたときに電子をスピン偏極させるための、第1の強磁性層から間隔をあけた第3の強磁性層を更に備えてよい。
多層構造は直立の柱で形成してよい。柱は短軸および長軸を有する楕円形のベースを有してよく、第1の強磁性層の磁化困難軸は短軸に沿う方向でよい。軸の比は1:1.5から1:2.5の範囲でよい。軸の比は1:2でよい。
磁界源は第1の強磁性層の磁化容易軸に平行に配置された長手方向軸を有する細長い導体で構成してよい。
細長い導体はワイヤでよい。細長い導体は金属で形成してよい。細長い導体は合金で形成してよい。細長い導体は10nmから100nmの間の厚さを有してよい。細長い導体は10nmから100nmの間の幅を有してよい。
【0014】
細長い導体は第1の強磁性層から200nmより離れないところを通ってよい。細長い導体は第1の強磁性層から、20nmから100nm離れたところを通ってよい。
導体は、導体に与えられた1V程度のバイアスに応じて電流が導体内を流れると第1の強磁性層の異方性磁界の0.1から0.2の間の磁界が第1の強磁性層内に生成されるように形成してよい。
導体は、導体に与えられた1V程度のバイアスに応じて電流が導体内を流れると少なくとも20Oeの磁界が第1の強磁性層内に生成されるように形成してよい。
導体は、導体に与えられた1V程度のバイアスに応じて電流が導体内を流れると20Oeから50Oeの間の磁界が第1の強磁性層内に生成されるように形成してよい。
【0015】
本発明の第2の実施の形態では磁気ランダム・アクセス・メモリ(MRAM)を提供する。これは、磁気メモリ素子のアレイであって、各多層構造は前記第1のリードの1つを前記第2のリードの1つに接続する、磁気メモリ素子のアレイと、第3のリードの集合とを備え、各多層構造は前記第1または第2のリードの1つと前記第3のリードの集合の1つとによりアドレス指定することができる。
【0016】
本発明の第3の態様ではMRAMを提供する。これは、第1、第2、および第3のリードの集合と、磁気抵抗多層構造のアレイであって、それぞれは前記第1のリードの集合の1つを前記第2のリードの集合の1つに接続して前記第1または第2のリードの集合の1つと前記第3のリードの集合の1つとにより各多層構造にアドレス指定できるようにし、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造のアレイとを備え、その特徴は、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に磁気抵抗多層構造の前記アレイの少なくとも1つの強磁性層内の磁化困難軸に沿う磁界をそれぞれ制御して与えるための複数の磁界源である。
【0017】
各前記第1のリードおよび各前記第2のリードはアレイの列の間で共用してよい。各前記第3のリードはアレイの行の間で共用してよい。
MRAMは絶縁トランジスタのアレイを更に備えてよい。各前記多層構造は前記第1のリードの1つまたは前記第2のリードの1つにより前記絶縁トランジスタの1つのソースまたはドレンに接続され、各前記第3のリードはアレイの行内の絶縁トランジスタのベースに接続される。
磁界源はアレイの列毎に設けてよく、各磁界源は強磁性層の磁化容易軸に平行に配置された長手方向軸を有する細長い導体で構成する。
【0018】
本発明の第4の態様では磁気メモリ素子に書き込む方法を提供する。磁気メモリ素子は、第1および第2のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源とを備え、前記方法は、磁界源を用いて強磁性層内の磁化困難軸に沿う磁界を与え、第1のリードと第2のリードとの間にバイアスを与えて磁気抵抗多層構造の中に電流を流し、前記磁界を取り除き、前記バイアスを取り除き、磁界を与えるのをバイアスを与えるステップの前に行う、ことを含む。
【0019】
磁界を与えるのはバイアスを与えるより少なくとも1ns前に行ってよい。
磁界を取り除くのはバイアスを取り除く前に行ってよい。
バイアスを与えるのは磁界を与えてから2ns後に行ってよく、磁界を取り除くのは磁界を与えてから3ns後に行ってよく、前記バイアスを取り除くのは磁界を与えてから6ns後に行ってよい。
強磁性層内に与えられた磁界の大きさは第1の強磁性層の異方性磁界の0.1から0.2の間でよい。
【0020】
本発明の第5の態様では磁気メモリ素子を動作させる方法を提供する。磁気メモリ素子は、第1および第2のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するために多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与える電流源を備え、前記方法は、磁界源を用いて強磁性層内の磁化困難軸に沿う磁界をオンにし、磁界をオンにした後0nsから5nsの間に磁気抵抗多層構造の中に電流を流すことを含む。
【0021】
本発明の第6の態様では磁気メモリ素子を動作させる方法を提供する。磁気メモリ素子は、第1および第2のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源とを備え、前記方法は、磁界源を用いて強磁性層内の磁化困難軸に沿う磁界をオンにし、時間Δt以内に磁気抵抗多層構造の中に電流を流すことである。ただし、Δt<tdampであり、
【数2】
ただし、αは減衰係数、fは磁界をオンにすることにより生じる歳差運動の周波数である。
【0022】
これにより、磁気抵抗多層構造の中を流れる一層低い切換え電流でも用いることができる。
この方法は、磁界をオンにした後0nsから3ns以内に、または0nsから2nsの間に、磁気抵抗多層構造の中に電流を流すことを含んでよい。
【0023】
本発明の第7の態様ではメモリを提供する。メモリは、磁気メモリ素子であって、第1および第2のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含む、磁気抵抗多層構造と、多層構造を第1の状態と第2の状態の間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源と、を備える磁気メモリ素子と、前記方法を実行するよう構成された磁気メモリ素子を制御するための回路とを備える。
【実施例】
【0024】
従来のMRAM
素子のレイアウト
図1は従来のMRAMアレイの略図を示す。MRAMアレイは、複数のビット線3の1つとビット線3に垂直に配置された複数のディジット線5の1つとの各交点の間に磁気トンネル接合(MTJ)1を持つ交差点構造に配置される。したがって、アレイの各行はビット線3により定義され、アレイの各列はディジット線5により定義される。
MTJ1はビット線3と電気的に接触する。しかし、MTJ1はディジット線5から絶縁マトリクス18により電気的に絶縁される。
【0025】
MTJ1はMTJ1の平面(ここではx−y平面と定義する)内に磁化容易軸および磁化困難軸を有する。この例では、磁化容易軸はx軸に平行と定義し、磁化困難軸はy軸に平行と定義する。ビット線3はMTJ1の磁化容易軸に平行に(すなわち、x軸に平行に)整列する。ディジット線5はMTJ1の磁化困難軸に平行に(すなわち、y軸に平行に)整列する。
各MTJ1は底部電極7の上に設けられる。各底部電極7は絶縁トランジスタ9,9a,9bに接続される。各絶縁トランジスタ9,9a,9bはセンス線(図示せず)に接続される。ワード線11がディジット線5に平行に(すなわち、y軸に平行に)走る。各ワード線11は1つの列内の全てのトランジスタ9,9a,9bのゲートに接続される。
【0026】
図2は、MRAMアレイの或る行の隣接する2つのメモリ・セルを通る、線A−A’に沿う断面図である。各メモリ・セル13a,13bは1つのトランジスタ9a,9bと1つのMTJ1a,1bとで形成される。セルの面積をできるだけ小さくするために、各絶縁トランジスタ9a,9bのソース15は隣接するセル13a,13bの間で共用される。センス線17が絶縁トランジスタ9a,9bのソース15に接続される。
上に述べたように、MTJ1a,1bは共にビット線3に接続される。各MTJ1a,1bはそれぞれの底部電極7a,7bを介してトランジスタ9a,9bのドレン19a,19bに接続される。ワード線11a,11bは各トランジスタ9a,9bのゲート21a,21bに接続される。ディジット線5a,5bは各MTJ1a,1bの下を走る。ディジット線5a,5bは底部電極7a,7bから絶縁マトリクス18により分離される。
【0027】
各MTJ1a,1bは、自由層23と、ピン層25と、自由層23とピン層25との間の薄い誘電障壁27とを含む。ピニング層29がピン層25に結合される。自由層23は比較的低い保磁力を有する強磁性層である。ピン層25は比較的高い保磁力を有する強磁性層である。誘電障壁27は電子がトンネリングできる厚さを有する。ピニング層29は反強磁性層で、ピン層25の磁化が切り換わるのを妨げる。
誘電障壁27は酸化アルミニウム(AlOx)で構成し、約20Åの厚さを有する。自由層23およびピン層25はニッケル鉄(NiFe)で形成される。ピニング層29は鉄マンガン(FeMn)またはイリジウム・マンガン(IrMn)で形成してよい。
【0028】
素子の動作
従来のメモリ・セルの読取りおよび書込みについて以下に説明する。
メモリ・セル13aに書き込むときは、ワード線11aにバイアスを与えない。したがって、トランジスタ9aはオフであり、MTJ1aの中を電流が流れない。次にビット線3に電流を流すと、MTJ1aおよびMTJ1bの両方の磁化困難軸に沿って磁界H1が発生する。また、ディジット線5aに電流を流すと、MTJ1aの磁化容易軸に沿って磁界H2が発生する。
【0029】
ビット線3により生成される磁界H1は自由層23の磁化を切換えるのに必要な磁界の約半分である。ディジット線5aにより生成される磁界H2も自由層23の磁化を切換えるのに必要な磁界の約半分である。2つの磁界H1とH2の和は自由層23の切換えしきい値をちょうど超える。
したがって、MTJ1bの回りに生成される磁界は自由層23を切り換えるには不十分であるが、MTJ1aの回りに生成される磁界は自由層23を切り換えるのに十分である。このように、MTJ1aの行に対応するビット線3とMTJ1aの列に対応するディジット線5aとに電流を流すことにより、1つのMTJ1aだけが切り換えられる。
磁界H1とH2の和はピン層25を切り換えるには不十分である。
【0030】
メモリ・セル13aを読み取るときは、ワード線11aにバイアスを与える。したがってトランジスタ9aはオンになり、MTJ1aの中を電流が流れる。また、電流はアレイの同じ列内の全てのMTJの中を流れる。次にビット線3にもバイアスを与える。したがって、ワード線11aにより定義される列およびビット線3により定義される行の中のMTJ1aの中を電流が流れる。
【0031】
MTJ1aの磁気抵抗は自由層23の磁化の方向に依存する。自由層23の磁化がピン層25の磁化に平行に配置されているときは、スピンアップ電子とスピンダウン電子について誘電障壁27の両側の状態の密度は等しい。このため障壁27をトンネリングする確率が高くなり、低い抵抗状態になる。自由層23の磁化がピン層25の磁化に逆平行に配置されているときは、スピンアップ電子とスピンダウン電子について誘電障壁27の両側の状態の密度は等しくない。このため障壁27をトンネリングする確率が低くなり、高い抵抗状態になる。
【0032】
メモリ・セル13aの抵抗と関連する基準メモリ・セル(図示せず)の抵抗とをセンス回路(図示せず)で比較する。これにより、メモリ・セル13aの状態を決定することができる。
上に述べたメモリ・セル13aの寸法は利用可能な電力により制限される。その理由は、MTJの寸法が小さくなるに従って自由層23の保磁力が大きくなるので、メモリ・セル13aを切り換えるためにビット線3およびディジット線5の中に流す必要のある電流が増えるからである。また、書き込むとき、半分選択されたMTJ(すなわち、選択されたディジット線の列または選択されたビット線の行の中のMTJ)の磁気逆エネルギー障壁は低い。このためその自由層の熱安定性が低下する。また、自由層の形が変わると、この書込み方法では書込み余裕が小さくなる。
【0033】
上に述べたように、STT切換えMRAMは所定のセル寸法について必要な電力を減らすことができる。しかし、ナノ秒領域での書込みに必要な電流はDCしきい値電流より何倍も大きくなることがある。
【0034】
第1の実施の形態
素子のレイアウト
図3Aから3Dは本発明に係るメモリ・アレイの第1の実施の形態を示す。メモリ・アレイは磁気ランダム・アクセス・メモリ(MRAM)である。
特に図3Aを参照すると、メモリ・アレイは、アレイの第1の次元(この例ではアレイの列)を定義する複数のワード線53と、ワード線53の上にあってこれに垂直な、アレイの第2の次元(この例ではアレイの行)を定義する複数のビット線31から成る。スタック化された層を有する複数の磁気トンネル接合(MTJ)37が各ビット線31の下側の、ワード線53の間の空間内に接続される。
【0035】
ビット線31は第1の方向(ここではx軸と定義する)に配置される。ワード線53は第2の方向(ここではy軸と定義する)に配置される。
特に図3Bおよび3Cを参照すると、複数の支援電流線33がx軸に平行に配置される。支援電流線33はビット線31の上にあり、ビット線31から絶縁マトリクス35により電気的に絶縁される。
【0036】
図3Aに示すように、各MTJ37は側壁38により定義される柱に形成され、短軸L1および長軸L2を有する楕円形ベースを有する。この例では、柱はその高さまで均一の断面(すなわち、x−y平面内で均一な断面)を有する。長軸L2と短軸L1の長さの差により磁気的形状異方性が形成される。この例では、短軸L1の長さと長軸L2の長さとの比は1:2である。したがって、各MTJ37は長軸に平行な(すなわち、x軸に平行な)磁化容易軸と、短軸に平行な(すなわち、y軸に平行な)磁化困難軸とを有する。
【0037】
特に図3Bを参照すると、各MTJ37の上側はビット線31の下側に接続される。支援電流線33はビット線31の上にある。したがって、MTJ37は支援電流線33から電気的に絶縁される。各MTJ37の下側は底部電極39に接続される。各底部電極39を基板45内の活動領域43にビア(via)41が接続する。活動領域43は、基板45内で電荷キャリアの拡散が起こり得る領域を定義する。
活動領域43は浅い溝絶縁(STI)領域47により基板45内で互いに絶縁される。
【0038】
特に図3Cを参照すると、各ビット線31に平行にその下にセンス線49が走る。センス線49は、ビット線31、底部電極39、およびビア41から絶縁マトリクス50により分離される。各活動領域43をその上のセンス線49にビア(via)51が接続する。
ワード線53は基板45上に設けられ、ゲート酸化物53aにより基板45から絶縁される。ワード線53は、ビット線31、支援電流線33、およびセンス線49に垂直に配置される。ワード線53はセンス線49から絶縁マトリクス55により分離される。
【0039】
特に図3Aを参照すると、アレイの各行で、MTJ37はワード線53の隣接する対の間に1つおきに設けられる。例えば、第1のビット線311では、第1のMTJ371が第1のワード線(図示せず)と第2の隣接するワード線532との間に設けられ、第2のMTJ372が第3のワード線533と第4のワード線534との間に設けられ、第3のMTJ37が第5のワード線535と第6のワード線536との間に設けられる。第2のビット線312(第1のビット線31に隣接する)では、第4のMTJ374が第2のワード線532と第3のワード線533との間に設けられ、第5のMTJ375が第4のワード線534と第5のワード線535との間に設けられ、第6のMTJ376が第6のワード線536と第7の隣接するワード線(図示せず)との間に設けられる。各ビット線31上の隣接するMTJ37は、対59で配置される。
【0040】
特に図3Dを参照すると、MTJ59の各対は2つのMTJ37a,37bのそれぞれのビア411,412の間を走る活動領域431を有する。STI領域47は各対59の活動領域431を分離する。活動領域431をセンス線49に接続するビア511が、対59により定義される領域内にあるワード線532,533の間に設けられる。
更に図3Dを参照すると、底部電極39を活動領域43に接続する各ビア41の下の活動領域43内にソース領域61が設けられる。センス線49を活動領域43に接続する各ビア511の下の活動領域43内にドレン領域63が設けられる。したがって、各活動領域43は2つのソース領域61と1つのドレン領域63とを備える。各ソース領域61とドレン領域63との間の導通は前記領域の間のワード線53を通して起こる。したがって、前記ワード線53は絶縁トランジスタ81のゲート65として働き、MTJ37毎に1つの絶縁トランジスタ81が設けられる。
【0041】
図3Aおよび図3Dを参照すると、メモリ・セル66は1つのMTJ37とそれぞれのトランジスタにより定義される。トランジスタのドレン領域63は隣接するメモリ・セル66の間で共用される。メモリ・セル66の面積は8F2である。メモリ・アレイの特徴寸法F100nm以下でよい。
ビット線31と支援電流線33との間の分離は20nmから100nmの範囲である。ビット線31および支援電流線33は銅またはタングステンなどの導電材料で作られる。絶縁マトリクス35は二酸化珪素(SiO2)である。
【0042】
図4はMTJ37の層構造を示す。
MTJ37は、キャッピング層82、自由層83、トンネル障壁層84、ピン層85、ピニング層87、およびバッファ層89を含む一連の層で構成する。この例では、キャッピング層82が基板45から最も遠く、バッファ層89が基板45に最も近い。
自由層83は酸化マグネシウム(MgO)で形成され、電子がトンネリングできるように十分薄い。
【0043】
ピン層85は合成反強磁性(SAF)である。SAF85は、第1の磁化を有する第1の強磁性副層91と、反強磁性層95により分離された、第2の磁化を有する第2の強磁性副層93とで構成する。第1の磁化と第2の磁化の大きさは等しくなく、互いに逆平行である。この例では、第2の強磁性副層93は第1の強磁性副層91より厚いので、第2の磁化の大きさは第1の磁化の大きさより大きい。
【0044】
反強磁性層95は第1の強磁性副層91と第2の強磁性副層93とを結合する。第1の磁化および第2の磁化はMTJ37の磁化容易軸に平行に(すなわち、x軸に平行に)整列する。したがって、SAFはx方向に小さな正味の磁化を有する。ピン層85は比較的高い保磁力を有する。
ピニング層87は反強磁性材料で構成する。ピニング層87はピン層85の磁化をピン留めして、磁界または切換え電流を与えたときにピン層85の磁化が切り換わるのを妨げる。
【0045】
自由層83の磁化がピン層85の第1の強磁性副層91の磁化に平行のとき、MTJ37は比較的低い磁気抵抗を有する。自由層83の磁化がピン層85の第1の強磁性副層91の磁化に逆平行のとき、MTJ37は比較的高い磁気抵抗を有する。
この例では、キャッピング層82は非磁性材料(例えば、銅(Cu)またはタンタル(Ta))で形成され、約10nmの厚さを有する。別の例では、キャッピング層82は、10nmの厚さを有する銅の層により分離されたそれぞれが5nmの厚さを有するタンタルの2つの層で形成してよい。すなわち、Ta(5nm)/Cu(10nm)/Ta(5nm)である。
【0046】
この例では、自由層83はコバルト鉄ホウ素(CoFeB)で形成され、約3nmの厚さを有する。
この例では、トンネル障壁層84は酸化マグネシウム(MgO)で形成される。しかし、他の誘電材料(酸化アルミニウム(AlOx)、二酸化珪素(SiO2)、および窒化アルミニウム(AlN)など)を用いてよい。この例では、トンネル障壁層84は2nmの厚さを有する。他の例では、トンネル障壁層84の厚さは1nmから2nmの範囲でよい。
【0047】
第1の強磁性副層91はコバルト鉄ホウ素(CoFeB)で形成され、約4nmの厚さを有する。結合層95はルテニウム(Ruthenium)(Ru)で形成され、約0.8nmの厚さを有する。第2の強磁性副層93はコバルト鉄(CoFe)で形成され、約6nmの厚さを有する。
この例では、ピニング層は白金マンガン(PtMn)で構成され、約15nmの厚さを有する。PtMnが好ましい理由は、高いブロッキング温度(blocking temperature)と高い交換バイアシング・フィールド(exchange biasing field)とを有して、MTJ37の熱安定性を向上させるからである。しかし他の反強磁性材料(イリジウム・マンガン(IrMn)、ニッケル・マンガン(NiMn),およびパラジウム・マンガン(PdMn)など)を用いてよい。
【0048】
バッファ層89は少なくとも1つの非磁気伝導層で形成され、10nmから20nmの間の厚さを有する。例えば、バッファ層89は10nmの厚さを有する銅の層で分離されたそれぞれが5nmの厚さを有するタンタルの2つの層と、タンタル層の1つで銅の層から分離された5nmの厚さを有するニッケル鉄の上側の層とで形成してよい。すなわち、Ta(5nm)/Cu(10nm)/Ta(5nm)/NiFe(5nm)である。または、10nmの厚さを有する金の層で2つのタンタル層を分離してよい。すなわち、Ta(5nm)/Au(10nm)/Ta(5nm)/NiFe(5nm)である。別の例では、バッファ層89は5nmの厚さを有するタンタルの層と5nmの厚さを有するニッケル鉄の層とで形成してよい。すなわち、Ta(5nm)/NiFe(5nm)である。上の例では、ニッケル鉄の層はピニング層87のシード層である。
【0049】
x−y平面内のMTJ37の楕円形断面の長軸および短軸はそれぞれ100nmおよび50nmの大きさを有する。
上に述べたMTJ37では、比較的高い抵抗状態と比較的低い抵抗状態の磁気抵抗の比は3:1に近くてよい。これにより高い信号対雑音比を有するMRAMが得られる。
【0050】
支援電流線33および自由層83は、自由層83の異方性磁界と支援電流線33を流れる電流とに依存する距離だけ分離される。異方性磁界は、自由層83の磁化困難軸に磁界を与えたときの自由層83のヒステリシス・ループを測定することにより決定することができる。支援磁界の大きさは異方性磁界の10分の1でよい。この例では、自由層83の異方性磁界は一般に300Oeから400Oeである。したがって、支援磁界は30Oeから40Oeである。自由層83内の支援磁界の大きさと支援電流線33内の電流との関係は次式で表される。
【数3】
ただし、HAは支援磁界、IAは支援電流線33内の電流、rは支援電流線33と自由層83との距離である。一般に銅線により得られる最大電流密度は106A/cm2程度である。したがって、厚さ50nmの銅線では、IAは10−10A程度である。上の式(2)を用いると、支援電流線33とMTJ37との距離は100nm程度である。
【0051】
図5はメモリ・アレイの制御回路を示す。
メモリ・アレイの行毎に書込みドライバ67およびセンス増幅器68が設けられる。各ビット線31は各書込みドライバ67の第1の出力69に接続される。各センス線49は各書込みドライバ67の第2の出力70に接続される。各ビット線31は各センス増幅器68の第1の入出力ポート71にも接続される。
センス増幅器68の第2の出力と各書込みドライバ67の第1の入力との間に接続72が設けられる。
書込みドライバ67は、書込み増幅器可能(WAE)電圧を受けるための第2の入力73を有する。
【0052】
センス増幅器68は、センス増幅器可能(SAE)電圧を受けるための第2の入力74を有する。センス増幅器68はセンス増幅器入出力(SAIO)電圧を与えるための第3の入出力ポート75を有する。
アレイの行毎に支援ドライバ78が設けられる。各支援ドライバ78は支援電流線33に接続される第1の出力を有する。
単一のワード線ドライバ80が設けられる。各ワード線53はワード線ドライバ80の各出力に接続される。
【0053】
各MTJ37は、単一の絶縁トランジスタ81を介してビット線31を同じ行内のセンス線49に接続する。絶縁トランジスタ81のベースは1本のワード線53に接続される。MTJ37の列を定義するワード線53にバイアスを与え、かつMTJ37の行を定義するビット線31またはセンス線49にバイアスを与えると、MTJ37の中を電流が流れる。このようにして、各MTJ37は1本のワード線53と1本のビット線31またはセンス線49とによりアドレス指定することができる。
【0054】
素子の動作
図4,5,6を参照して、メモリ・アレイ内のメモリ・セル66の読取りおよび書込みについて以下に説明する。
図6は読取りサイクル中にメモリ・アレイに与えられて測定されたバイアスを示す。
第1のプロット101はワード線バイアスを時間に対して示す。第2のプロット103はセンス増幅器68の第2の入力74に与えられるセンス増幅器可能(SAE)バイアスを時間に対して示す。第3のプロット1051および第4のプロット1052は、自由層83の磁化とピン層85の磁化とが平行のときの、ビット線31上の電圧応答を時間に対して、またセンス増幅器入出力(SAIO)バイアスを時間に対してそれぞれ示す。第5のプロット1071および第6のプロット1072は、自由層83の磁化とピン層85の磁化とが逆平行のときの、ビット線31上の電圧応答を時間に対して、またSAIOバイアスを時間に対してそれぞれ示す。
【0055】
第1のプロット101に示すように、時刻tR1に、ワード線ドライバ80はメモリ・セル66の列に対応するワード線(WL)53にバイアスVWを与える。VWは1Vから3Vの範囲でよい。これによりアレイのその列内の絶縁トランジスタ81が開く。
第3のプロット1051および第5のプロット1071に示すように、時刻tR2に、書込みドライバ67はメモリ・セルの行に対応するビット線(BL)31にバイアスVBを与える。この例では、VBは約0.4Vである。メモリ・セルのその行に対応するセンス線(SL)49は接地に保たれる。時刻tR3に、バイアスVBは除かれる。
【0056】
第3のプロット1051に示すように、この例ではビット線31上の電圧応答は約1nsで接地まで減少する。その理由は、自由層83の磁化とピン層85の磁化とが平行のときは、MTJ37の磁気抵抗(したがって、測定された電圧応答)が比較的低いために、電圧応答が比較的速いからである。
第5のプロット1071に示すように、この例ではビット線31上の電圧応答は約2nsから3nsで接地まで減少する。その理由は、自由層83の磁化とピン層85の磁化とが逆平行のときは、MTJ37の磁気抵抗(したがって、測定された電圧応答)が比較的高いために、電圧応答が比較的遅いからである。
【0057】
第2のプロット103に示すように、後の時刻tR4に、メモリ・セルのその行に対応するセンス増幅器68にSAEバイアスが与えられる。センス増幅器68が可能になると、ビット線31上の電圧応答が基準電圧Vrefより低いかどうか検知する。Vrefは約0.5VBでよい。この例では、Vrefは0.2Vである。
第3のプロット1051に示すように、自由層83の磁化とピン層85の磁化とが平行のとき、時刻tR4までにビット線31上の電圧応答はVrefより低くなる。センス増幅器68はこれを検知する。したがって、センス増幅器68の第3の入出力ポート75でのセンス増幅器入出力(SAIO)はローに設定される。
【0058】
第5のプロット1071に示すように、自由層83の磁化とピン層85の磁化とが逆平行のとき、時刻tR4までにビット線31上の電圧応答はVrefより低くならない。センス増幅器68はこれを検知する。したがって、センス増幅器68の第3の入出力ポート75でのSAIOはハイに設定される。
時刻tR5に、SAEバイアスは除かれる。時刻tR6に、WLバイアスは除かれる。
この例では、tR1は1ns、tR2は2.5ns、tR3は3.5ns、tR4は7.5ns、tR5は9ns、tR6は10nsである。
【0059】
このようにして、自由層83の磁化の方向はセンス増幅器68の第3の入出力ポート75の出力を決定する。自由層83がピン層85に平行の場合は、センス増幅器68の出力は「0」である。自由層83がピン層85に逆平行の場合は、センス増幅器68の出力は「1」である。
【0060】
図7は書込みサイクル中にメモリ・アレイに与えられるバイアスを示す。
第7のプロット109は支援電流線(AL)バイアスを時間に対して示す。第8のプロット111はワード線(WL)バイアスを時間に対して示す。第9のプロット113は書込み増幅器可能(WAE)バイアスを時間に対して示す。第10のプロット115および第11のプロット117は、自由層83の磁化をピン層85の磁化に逆平行からピン層85の磁化に平行に切り換えるとき(APからPへの切換え)、メモリ・セル66に与えられるSAIOバイアスを時間に対して、またビット線(BL)およびセンス線(SL)に与えられるバイアスを時間に対してそれぞれ示す。第12のプロット119および第13のプロット121は、自由層83の磁化をピン層85の磁化に平行からピン層85の磁化に逆平行に切り換えるとき(PからAPへの切換え)、メモリ・セル66に与えられるSAIOバイアスを時間に対して、またビット線(BL)およびセンス線(SL)に与えられるバイアスを時間に対してそれぞれ示す。
【0061】
第7のプロット109を参照すると、メモリ・セル66にデータを書き込むために、時刻tW1に、支援ドライバ78はメモリ・セル66の行に対応する支援電流線33にAL33バイアスVAを与える。VAの大きさは自由層83内に必要な支援磁界を与えるよう選択する。VAの値は日常の実験により見つけてよい。
第8のプロット111を参照すると、時刻tW2に、ワード線ドライバ80はメモリ・セル66の列に対応するワード線53にWLバイアスVWを与える。VWは1Vから3Vの範囲でよい。これにより、アレイのその列内の絶縁トランジスタ81が開く。
【0062】
時刻tW2に、メモリ・セル66の行に対応するセンス増幅器68の第3の入出力ポート75にSAIOバイアスが与えられる。第10のプロット115に示すように、APからPへの切換えではSAIOバイアスは接地に保持される。第12のプロット119に示すように、PからAPへの切換えではSAIOバイアスはVSに保持される。接続72はこの信号をセンス増幅器68の第2の出力から書込みドライバ67の第1の入力に送る。
【0063】
第9のプロット113を参照すると、時刻tW3に、メモリ・セル66のその行に対応する書込みドライバ67にWAEバイアスが与えられる。これにより書込みドライバ67は、センス増幅器68の出力SAIOに依存して、ビット線31またはセンス線49にバイアスを与えることができる。
第11のプロット117を参照すると、SAIOが接地に保持されているとき、時刻tW3に書込みドライバ67はビット線31にバイアスVBを与え、センス線49は接地に保持される。したがって、書込みドライバ67はセンス線49からビット線31に電流を流す。これにより自由層83はAPからPに切り換わる。
【0064】
第13のプロット121を参照すると、SAIOがVSに保持されているとき、時刻tW3に書込みドライバ67はセンス線49にバイアスVBを与え、ビット線31は接地に保持される。したがって、書込みドライバ67はビット線31からセンス線49に電流を流す。これにより自由層83はPからAPに切り換わる。
VBは1Vから1.5Vの範囲でよく、PからAPへの切換えでもAPからPへの切換えでもほぼ同じ値を有する。
時刻tW4に、ALバイアスが取り除かれる。時刻tW6に、BLまたはSLバイアスが取り除かれる。時刻tW7に、WLバイアスが取り除かれる。
この例では、tW1は1ns、tW2は2ns、tW3は3ns、tW4は4ns、tW5は8ns、tW6は9ns、tW7は10nsである。
【0065】
図8Aおよび8Bは、APからPへの切換えおよびPからAPへの切換えについて、書込みサイクルのときに支援電流線33(図4)の中を流れる電流IAおよびMTJ37(図4)の中を流れる電流IMTJをそれぞれ示す。図9Aおよび9Bは、APからPへの切換えおよびPからAPへの切換えについて、書込みサイクルのときの自由層83の磁化M1,M2をそれぞれ示す。
【0066】
図8Aおよび図9Aを参照すると、時刻t=0のとき、自由層83の磁化M1とピン層85の磁化M2とは逆平行であり、IAおよびIMTJは0である。
時刻t0とtW1の間に、支援電流線33内の電流IAは大きさIA1まで一定の割合で増加する(上昇する)。IA1は100μA程度でよい。時刻tW1とtW4の間は、支援電流線33内の電流IAはIA1に保持される。
時刻tW1に、電流IA1は自由層83内に支援磁界HAを誘導する。磁界HAは自由層83の磁化困難軸に平行である。時刻tW2までに、磁界HAを与えたことにより自由層83の磁化M1は自由層83の平面内で角度θだけ反時計回りに回転する。
時刻tW2とtW3の間に、MTJ37内の電流IMTJは大きさIMTJ1まで一定の割合で増加する。時刻tW3とtW6の間は、MTJ37内の電流IMTJはIMTJ1に保持される。
【0067】
時刻tW3に、電流IMTJは自由層83からピン層85に流れる。したがって、ピン層85によりスピン偏極された電子は自由層83内に注入される。これらの電子により移転されたスピンにより、自由層83の磁化M1は歳差軸P1の回りに歳差運動を起こす。したがって、磁化M1は歳差軸P1の回りを回転する。歳差軸P1(したがって磁化M1の時間平均)は、自由層83の平面内で更に反時計回りに回転する。この回転は磁界HAにより支援される。
【0068】
時刻tW4に、自由層83の磁化M1は歳差軸P1の回りに回転を続ける。磁化M1の歳差軸P1は磁化M1の最初の方向に垂直である。すなわち、自由層83の磁化困難軸および支援磁界HAに平行である。時刻tW4とtW5の間に、歳差軸P1の回りの磁化M1の角度は次第に増加し、歳差軸P1は急に更に反時計回りに回転する。
【0069】
時刻tW4に、電流IMTJにより歳差軸P1はまだ反時計回りに回転する。したがって、歳差軸P1が更に反時計回りに回転するのを妨げないようにするために支援電流IAを取り除くのが好ましい。時刻tW4とtW5の間に、支援電流線33内の電流IAは一定の割合で減少してゼロになる。
時刻tW5に、支援電流IAはゼロなので支援磁界HAはない。切換え電流IMTJは残るので、自由層83の磁化M1の歳差軸P1は更に反時計回りに回転する。
時刻tW6に、磁化M1の歳差運動はもうない。自由層83の磁化M1はピン層85の磁化M2に平行である。
時刻tW6とtW7の間に、電流IMTJは一定の割合で減少し(下がって)てゼロになる。
【0070】
次に図8Bおよび図9Bを参照すると、時刻t=0のとき、自由層83の磁化M1とピン層85の磁化M2とは平行であり、IAおよびIMTJは0である。
時刻t0とtW1の間に、支援電流線33内の電流IAは大きさIA2まで一定の割合で増加する。電流IA2は電流IA1と同じ大きさを有するが方向は逆である。時刻tW1とtW4の間は、支援電流線33内の電流IAはIA2に保持される。
【0071】
時刻tW1に、電流IAは自由層83内に支援磁界HAを誘導する。磁界HAは自由層83の磁化困難軸に平行である。時刻tW2までに、磁界HAを与えたことにより自由層83の磁化M1は自由層83の平面内で角度θだけ反時計回りに回転する。
時刻tW2とtW3の間に、MTJ37内の電流IMTJは大きさIMTJ2まで一定の割合で増加する。時刻tW3とtW6の間は、MTJ37内の電流IMTJはIMTJ2に保持される。IMTJ2はIMTJ1とほぼ同じ大きさを有する。
【0072】
時刻tW3に、電流IMTJはピン層85から自由層83に流れる。したがって、スピン偏極された電子はピン層85から散乱して自由層83内に注入される。これらの電子により移転されたスピンにより、自由層83の磁化M1は歳差運動を起こす。したがって、磁化M1は歳差軸の回りを回転する。歳差軸P1(したがって磁化M1の時間平均)は、自由層83の平面内で更に反時計回りに回転する。この回転は磁界HAにより支援される。
【0073】
時刻tW4に、自由層83の磁化M1は歳差軸P1の回りに回転を続ける。磁化M1の歳差軸P1は磁化M1の最初の方向に垂直である。すなわち、自由層83の磁化困難軸および支援磁界HAに平行である。時刻tW4とtW5の間に、歳差軸P1の回りの磁化M1の角度は次第に増加し、歳差軸P1は急に更に反時計回りに回転する。
【0074】
時刻tW4に、電流IMTJにより歳差軸P1はまだ反時計回りに回転する。したがって、歳差軸P1が更に反時計回りに回転するのを妨げないようにするために支援電流IAを取り除くのが好ましい。時刻tW4とtW5の間に、支援電流線33内の電流IAは一定の割合で減少してゼロになる。
時刻tW5に、支援電流IAはゼロなので支援磁界HAはない。切換え電流IMTJは残るので、自由層83の磁化M1の歳差軸P1は更に反時計回りに回転する。
時刻tW6に、磁化M1の歳差運動はもうない。自由層83の磁化M1はピン層85の磁化M2に逆平行である。
時刻tW6とtW7の間に、電流IMTJは一定の割合で減少してゼロになる。
【0075】
STT切換えを起こすのに必要な電流は、上に述べたように、電流パルスの継続時間と自由層83の磁化の最初の方向とに関係する。上の式(1)の中の定数Cを拡張して、自由層83内でSTT切換えを起こすのに必要な電流(ISTT)についての次の式を得ることができる。
【数4】
ただし、ICOはDCしきい値電流、C’は定数、tpは切換え時間、θ0は自由層83の磁化と自由層83の磁化容易軸との間の最初の角度である。したがって、上の式(3)によると、最初の磁化角度θ0が大きいほどSTT切換えを起こすのに必要な電流は小さい。したがって、支援電流IAをSTT切換え電流IMTJの前に与えて自由層の磁化を回転させ、これによりSTT切換え電流を下げることができる。言い換えると、この例では、支援電流線バイアスのリーディング・エッジすなわちライジング・エッジはビット線バイパスまたはセンス線バイアスのリーディング・エッジすなわちライジング・エッジの前に起こり、支援電流線バイアスのトレーリング・エッジすなわちフォーリング・エッジはビット線バイアスまたはセンス線バイアスのリーディング・エッジすなわちライジング・エッジの後に起こる。
【0076】
しかし、支援電流IAはSTT切換えプロセス中にオフにすることが好ましい。その理由は、STT切換えが終わった後に支援磁界HAが存在すると自由層83の領域構造が不安定になるからである。このためナノ秒領域内のSTT切換え電流の確率分布が増加し、STT書込みプロセスの電流余裕が狭くなる。したがって、この例では支援電流線バイアスのトレーリング・エッジすなわちフォーリング・エッジはビット線バイパスまたはセンス線バイアスのトレーリング・エッジすなわちフォーリング・エッジの前に起こる。
【0077】
上の例に示したように、支援磁界HAの方向は、切換え電流IMTJの方向に依存して自由層83の磁化困難軸に平行な2つの方向のどちらかに揃えてよい。切換え電流IMTJは自由層83内にアンペア・フィールドを誘導する。支援磁界HAを揃えて自由層83内のアンペア・フィールドをなくすことによりSTT切換えのための自由層83内の領域構造をより優れた(すなわち、より安定な)ものにすることができる。したがって、APからPへの切換えのための支援磁界HAは、PからAPへの切換えのための支援磁界HAと逆方向になるように配置してよい。しかし、アンペア・フィールドの影響は大きくないので、STT切換えのために支援磁界HAは逆方向に(すなわちアンペア・フィールドを打ち消さない方向に)整列してよい。
後で更に詳細に説明するが、支援電流IAをオンにする時刻と切換え電流IMTJオンにする時刻との時間間隔Δtが十分短い(例えば、Δt≦5ns)場合は、切換え電流を更に減らすことができる。
【0078】
図10Aと図10Bは、支援磁界がある場合とない場合のSTT切換えのそれぞれのシミュレーション結果を示す。シミュレーションは、0.5の偏りを有するスピン偏極された電流を用いて、温度300KでSTT切換えを行った場合である。シミュレーション結果は、STT切換えに必要な正規化された電流I/ICO−1をパルス継続時間の逆tp−1に対して示す。
【0079】
特に図10Aを参照すると、APからPへの切換えでは、所定のパルス継続時間について、大きさ80Oeの支援磁界パルスを用いたときの切換え電流127は支援磁界を用いないときの切換え電流129より最大で50%少なくなる。
特に図10Bを参照すると、PからAPへの切換えでは、所定のパルス継続時間について、大きさ80Oeの支援磁界パルスを用いたときの切換え電流131は支援磁界を用いないときの切換え電流133より最大で100%少ない。
【0080】
素子の製造
図11Aから11Hを参照して、図3Aから3Dに示すメモリ・アレイを製造する方法を以下に説明する。図11A,11C,11E,および11Gは製造プロセスの各段階での図3Aに示すメモリ・アレイの、線B−B’に沿う断面を示す。図11B,11D,11F,および11Hは製造プロセスの各段階での図3Aに示すメモリ・アレイの、線C−C’に沿う断面を示す。
【0081】
まず図11Aおよび11Bでは、STIエッチ・プロセスを用いてシリコン基板45内に浅い溝47を作り、これを誘電材料で充填する。STI領域を含まない基板の部分は活動領域43を定義する。
ゲート絶縁層53aおよびワード線53を順に積み重ねて、基板およびSTI領域上にゲート・スタックを形成する。ゲート・スタックの側壁上および頂部にゲート・スペーサ53bを形成する。基板45内に不純物イオンを注入して、絶縁トランジスタのソース領域61およびドレン領域63を形成する。
【0082】
次に図11Cおよび11Dでは、基板の全表面上に第1の絶縁マトリクス55を形成する。第1の絶縁マトリクス55を順にパターン化し、エッチして、各ドレン領域63の一部を露出させるビア51を開く。次に基板上に1つ以上の導電層を形成してビア51を充填する。次に、一般に平面化プロセスを用いて導電層の上部を取り除いて、ビア51内に形成されたものを除いて全ての導電層を取り除き、第1の絶縁マトリクス55の頂部表面を露出させる。
次に第1の絶縁マトリクス55の上に別の導電層を形成する。この導電層をパターン化し、エッチして、センス線49を形成する。センス線49はワード線に垂直に走り、ビア51内の導電層と接触する。次に基板上に第2の絶縁マトリクス50を形成する。ビア51に関して上に説明したのと同じ方法で、第1の絶縁マトリクスおよび第2の絶縁マトリクス内にビア41を形成して各ソース領域61の表面と接触させる。
【0083】
次に図11Eおよび11Fでは、基板上に導電層を形成する。次にこの導電層をパターン化し、エッチして、ビア41と接触する底部電極39を形成する。
次に以下のステップに従ってMTJ37を製造する。
バッファ層89および反強磁性のピニング層87を順に堆積させる。加熱しかつ外部磁界を与えることによりピニング層87の磁化をセットし、ピニング層87の冷却中これを維持する。次にピニング層87の上に、第1の強磁性副層91、反強磁性結合層95、第2の強磁性副層93を連続して堆積させる。
【0084】
次に障壁材料を堆積させる。これは、材料をr−fスパッタリングすることにより、またはマグネシウムを堆積させた後にプラズマ酸化などのプロセスを用いてマグネシウムを酸化させることにより行う。
次に強磁性自由層83を堆積させる。強磁性自由層83の上にキャッピング層82を堆積させる。
次に、得られたスタックをパターン化してセルにしてMTJ37を形成する。パターン化は、保護キャッピング層の上にフォトレジストの層を堆積させ、フォトリソグラフィを用いてフォトレジストをパターン化し、保護されていない材料を取り除くことにより行う。
【0085】
次に図11Gおよび11Hでは、MTJ37を含む基板の上面の上に第3の絶縁マトリクス123を形成する。第3の絶縁マトリクス123をパターン化して、キャッピング層82の表面を露出させるビット線接触穴125を形成する。次に基板上およびビット線接触穴125内に導電層を形成する。次にこの導電層をパターン化し、エッチして、ビット線31を形成する。ビット線31はビット線接触穴125を覆い、またセンス線49に平行である。
【0086】
基板の全表面上に第4の絶縁マトリクス35を形成する。基板上に導電層を形成し、次にパターン化し、エッチして、ビット線31の上に平行に支援電流線33を形成する。
上に説明した製造プロセスでは、導電層は周知の方法(化学蒸着、物理蒸着、プラズマ強化化学蒸着、またはスパッタリングなど)を用いて形成してよい。
【0087】
第2の実施の形態
素子のレイアウト
図12Aから12Cは、本発明に係るメモリ・アレイの第2の実施の形態を示す。メモリ・アレイはMRAMである。
特に図12Aを参照すると、複数のビット線201が第1の方向(ここではx軸と定義する)に配置される。ビット線201はアレイの第1の次元(この例ではアレイの行)を定義する。支援電流線203が各ビット線201の上にあり、絶縁マトリクス205により各ビット線201から電気的に絶縁される。
【0088】
複数のMTJ207が設けられる。MTJ207は、第1の実施の形態に関して上に説明したMTJ37と同じ構造を有する。MTJ207は磁化容易軸がビット線201に平行に(すなわち、x軸に平行に)なるように配置される。
特に図12Bを参照すると、各MTJ207はビット線201の下側に接続される。したがって、MTJ207は支援電流線203から電気的に絶縁される。
特に図12Aを参照すると、各MTJは底部電極209に接続される。底部電極209は長辺および短辺を有するx−y平面内の長方形である。底部電極209の長辺および短辺はMTJ207の長辺および短辺とほぼ同じ寸法である。
【0089】
特に図12Bを参照すると、各底部電極209を基板215上の活動領域213にビア211が接続する。
活動領域213はSTI領域216により基板215上で互いに電気的に絶縁される。
特に図12Bを参照すると、各ビット線201の下にセンス線217が走る。センス線217は、ビット線201、MTJ、または底部電極209と接触しない。センス線217を活動領域213にビア219が接続する。
【0090】
特に図12Aを参照すると、各センス線217は長手方向軸の回りを端から端にジグザグに進む。長手方向軸はx軸に平行である。各活動領域213もx軸に平行な長手方向軸の回りを端から端にジグザグに進む。
センス線217のジグザグのピッチは活動領域213のジグザグのピッチと同じである。各ジグザグは位相が180°ずれていて、センス線217のジグザグと活動領域213のジグザグとはビア219で一致して接触する。
センス線217と活動領域213とが互いから最も離れたところに、底部電極209を活動領域213に接続するビア211が設けられる。したがって、センス線217は底部電極209を活動領域213に接続するビア211から間隔をあける。
【0091】
特に図12Cを参照すると、基板215上に複数のワード線221が設けられて、ゲート酸化物221aにより基板215から絶縁される。ワード線221はビット線201に垂直である。ワード線221は第2の方向(ここではy軸と定義する)に配置される。ワード線221は絶縁マトリクス223によりセンス線217から絶縁される。各ワード線221は、センス線217を活動領域213に接続するビア219と、底部電極209を活動領域213に接続するビア211との間に設けられる。
ワード線221はアレイの第2の次元(この例では、アレイの列)を定義する。MTJ207毎に2本のワード線221が設けられる。したがって、アレイの各列はMTJ207の列の両側の2本のワード線221により定義される。
【0092】
特に図12Cを参照すると、底部電極209を活動領域213に接続する各ビア211の下の活動領域213内にソース領域227が設けられる。センス線217を活動領域213に接続する各ビア219の下の活動領域213内にドレン領域229が設けられる。各ソース領域227とドレン領域229との間の伝導は前記領域の間のワード線221を通して起こる。したがって、前記ワード線221は絶縁トランジスタ233のゲート231として働く。
MTJ207毎に2つのトランジスタ233が設けられる。したがって、各メモリ・セル235は1つのMTJ207と2つのトランジスタ233とにより定義される。各トランジスタ233のドレン領域229は隣接するメモリ・セル235の間で共用される。各メモリ・セル235の面積は8F2である。
メモリ・アレイの特徴寸法Fは50nmから100nmの間である。
【0093】
図13はメモリ・アレイの制御回路を示す。
メモリ・アレイの行毎に書込みドライバ236およびセンス増幅器237が設けられる。各ビット線201は各書込みドライバ236の第1の出力238に接続される。各センス線217は各書込みドライバ236の第2の出力239に接続される。各ビット線201は各センス増幅器237の第1の入出力ポート240にも接続される。
センス増幅器237の第2の出力と各書込みドライバ236の第1の入力との間に接続241が設けられる。
書込みドライバ236は書込み増幅器可能(WAE)電圧を受けるための第2の入力242を有する。
【0094】
センス増幅器237はセンス増幅器可能(SAE)電圧を受けるための第2の入力243を有する。センス増幅器237はセンス増幅器入出力(SAIO)電圧を与えるための第3の入出力ポート244を有する。アレイの行毎に支援ドライバ246が設けられる。各支援ドライバ246は支援電流線203に接続される第1の出力を有する。
単一のワード線ドライバ245が設けられる。各ワード線211はワード線ドライバ245の各出力に接続される。
【0095】
各MTJ207は、MTJ207の両側の2つの絶縁トランジスタ233の一方を通して、ビット線201を同じ行内のセンス線217に接続する。各絶縁トランジスタ233のベースは1本のワード線221に接続される。メモリ・セル235の列を定義するワード線221の両方にバイアスを与え、かつメモリ・セル235の行を定義するビット線201またはセンス線203にバイアスを与えると、MTJ207の中を電流が流れる。このようにして、各MTJ207は2本のワード線221と1本のビット線201またはセンス線217とによりアドレス指定することができる。
【0096】
2本のワード線221を用いて各MTJ207をアドレス指定すると絶縁トランジスタ233の中を流れる電流が減少する。これは利点である。なぜなら、STT切換えに用いてよい電流の上限は絶縁トランジスタ233の最大通過電流により決まるからである。
【0097】
素子の動作
図12Aから12Cに示すメモリ・セルの読取りおよび書込みは、図3Aから3Dに示すメモリ・セルに関して前に述べたものと同じである。
【0098】
素子の製造
図12Aから12Cに示すメモリ・セルの製造プロセスのステップは、図3Aから3Dに示すメモリ・セルに関して前に述べたものと同じである。
【0099】
代替的なMTJ構造
図14は代替的なMTJ247のx−z平面に沿う断面を示す。MTJ247は、第1の実施の形態のMTJ37または第2の実施の形態のMTJ207の代わりに用いることができる。
MTJ247は、自由層249、トンネル障壁層251、およびピン層253を含む一連の層で構成する。この例では、自由層が基板から最も遠く、ピン層が基板に最も近い。
【0100】
自由層249は強磁性材料で構成する。自由層249は比較的低い保磁力を有するので、切換え電流または磁界を与えると切り換えることができる。
トンネル障壁層251は酸化マグネシウム(MgO)などの絶縁材料で形成され、電子がトンネリングできるように十分薄い。
ピン層253は強磁性材料で構成する。ピン層253は自由層249より厚い。このため、自由層249より高い保磁力を有する。したがって、自由層249は切換え電流および支援磁界を与えると切り換えることができるが、ピン層253は切換え電流および支援磁界を与えても切り換えることはできない。
【0101】
図15は別の代替的なMTJ255のx−z平面に沿う断面を示す。MTJ255も、第1の実施の形態のMTJ37または第2の実施の形態のMTJ207の代わりに用いることができる。
MTJ255は、自由層257、トンネル障壁層259、ピン層261、およびピニング層263を含む一連の層で構成する。この例では、自由層が基板から最も遠く、ピニング層が基板に最も近い。
【0102】
自由層257は強磁性材料で構成する。自由層257は比較的低い保磁力を有するので、切換え電流または磁界を与えると切り換えることができる。
トンネル障壁層259は酸化マグネシウム(MgO)などの絶縁材料で形成され、電子がトンネリングできるように十分薄い。
ピン層261は強磁性材料で構成する。ピン層261は比較的高い保磁力を有するので、切換え電流または磁界を与えても切り換えることができない。
【0103】
ピニング層263は反強磁性材料で構成する。ピニング層263はピン層261の磁化をピン留めして、磁界または切換え電流を与えたときにピン層261の磁化が切り換わるのを妨げる。
代替的なMTJ247,255の利点は、第1の実施の形態に用いられるMTJ37または第2の実施の形態に用いられるMTJ207より構造が簡単であるということである。したがって、代替的なMTJ247,255は一層簡単に製造することができる。しかし、代替的なMTJ247,255はMTJ37およびMTJ207ほど高い磁気抵抗比を示さない。
【0104】
強化された切換え
前に説明したように、支援磁界HAを用いることにより、自由層83(図9Aおよび9B)内の磁化M1(図9Aおよび9B)を切り換えるのに必要な電流IMTJを下げることができる。
切換え電流をオンにするのと同時にまたはやや前(例えば、約5nsを超えない前)に支援磁界HA(図9Aおよび9B)をオンにした場合は切換え電流IMTJを更に下げることができる。後でやや詳細に説明するが、適度の支援磁界(例えば、80Oe以上)でも、支援磁界をオンにした後にすぐ電流をオンした場合は、切換え電流をDCしきい値電流IC0より下げることができる。
【0105】
以下の説明では、平行から逆平行(PからAP)への切換えを説明する。しかし理解されるように、以下の説明は逆平行から平行(APからP)への切換えにも適用することができる。
図16を参照すると、支援磁界HAをオンにした後、自由層の磁化M1は軸265の回りに歳差運動を始める。軸265は磁化容易軸267に関して角度θ0だけ傾いている。ただし、θ0=arcsin(HA/Hk)で、HAは支援磁界(または磁化困難軸に沿う磁界の成分)であり、Hkは自由層83の異方性磁界である。
【0106】
磁化M1が最初の数回転を行う最初の間は、磁化M1と自由層の磁化容易軸267との間の角度θは約2θ0に達する。しかし、磁化M1の動きは磁化M1が軸265と整列するまで減衰する。
歳差周期tprecessは、式
【数5】
を用いて得ることができる。ただし、gは回転磁気定数(2.2x105mA−1s−1)、HAは外部磁界(すなわち、支援磁界)、Msは飽和磁化、μ0は自由空間内の透磁率である。この例では、tprecessは約250psである。
【0107】
減衰時間tdampは式
【数6】
を用いて得ることができる。ただし、αは減衰係数、fは磁界をオンにすることにより生じる歳差運動の周波数(すなわち、f=fprecess)である。この例では、α〜0.01、またtdamp〜4nsである。
【0108】
ランドー(Landau)−リフシッツ(Lifshitz)−ギルバートの減衰係数α(通常、単に「減衰係数」と呼ぶ)は日常の実験により見つけることができる。例えば、自由層を形成する材料の或るサンプルでは、マイクロ波を用いてサンプルを励磁し、磁界を与えて、例えば透過または反射したマイクロ波の強さを測定することにより、磁化率の共振曲線が得られる。固定磁界で周波数を掃引した場合は、周波数ω0で最大値を有しかつΔωの半値全幅(FWHM)を有する共振が観測され、減衰係数αはα=Δω/2ω0から得られる。追加的にまたは代替的に、固定周波数で磁界を掃引した場合は、周波数H0で最大値を有しかつΔHの半値全幅(FWHM)を有する共振が観測され、減衰係数αはα=ΔH・γ/2ω0から得られる。ただし、ω0は共振周波数(前に見つけたもの)、γは磁気回転定数である。
【0109】
スピン・トランスファ・トルクはθと共に増加し、θ=90°で最大値を有する。したがって、支援磁界HAをオンにした後の最初の間は、スピン・トランスファ・トルクは大きい。したがって、磁化M1の歳差運動が減衰する前のこの最初の期間(すなわち、Δt<tdamp)中にSTT切換え電流をオンにし、好ましくは最初の期間が終わる前にSTT切換え電流の上昇が終わるようにした場合は、スピン・トランスファ・トルクは非常に効果的である。
STT切換えプロセスの間(すなわち、STT切換え電流の上昇が終わった後)に、支援電流IAをオフにしてSTT切換えの後の磁化M1の動きを安定させる。STT切換えプロセスが終わった後に、STT切換え電流もオフにする。
【0110】
一般に、STT切換え電流およびその分布は、支援磁界HAを用いないときに比べて半分以下に減らすことができる。
このように、周波数100MHz、およびtW1=tW3=1ns、tW2=0、tW4=3ns、tW6=9ns、tW7=10ns、にプログラムした書込みプロセスを用いてよい。好ましくは、0≦tW2<tW3<5ns(or tdamp)である。
認識されるように、歳差強化された切換えを達成するための時間間隔Δtは、tprecessおよびtdampの値に従って5nsより小さくまたは大きくてよく、時間間隔は減衰時間にほぼ等しい(すなわち、Δt≒tdamp>tprecess)。
【0111】
支援電流と切換え電流とをオンにする時間間隔Δtは支援電流および切換え電流の足(例えば、最大値の10%と定義してよい)または肩(例えば、最大値の90%と定義してよい)を用いて定義してよい。図8Aおよび8Bに示すように、この実施の形態では、支援電流および切換え電流の足を用いて時間間隔Δtを定義する。
理解されるように、AP状態からP状態に切り換える場合は、電流の方向は逆である。
【0112】
図17は、自由層の磁化が絶対ゼロでまだ歳差運動をしている(すなわち、Δt<tdamp)ときに電流を与えたときの、異なる支援磁界(HA=0,40,60,80,120Oe)について平行から逆平行に切り換えるために必要な最小電流のシミュレーションのプロットを示す。
図17に示すように、切換えに必要な電流Ipusleは支援磁界HAが増加するに従って減少する。HA=120Oeでの必要な電流IpusleはDCの約半分であり、パルス継続時間τpと無関係である(図8Aおよび8B)。図17に示す結果は、上の式1を得るのに用いた小さな振幅近似がこれらの条件(すなわち、Δt<tdamp)でのSTT切換えには利用できないことを示す。
【0113】
図18は、自由層の磁化が歳差運動をしているとき(すなわち、Δt<tdamp)に切換え電流を与えたときと、磁化が安定した後(すなわち、Δt>>tdamp)に切換え電流を与えたときの、平行から逆平行に切り換えるために必要な電流のシミュレーションのプロットを示す。
図18に示すように、支援電流をオンにした後にすぐ切換え電流をオンにした場合(すなわち、Δtが「小さい」、言い換えるとΔt<tdamp)は、切換え電流と支援電流とをオンにする間に長い遅れがある場合(すなわち、Δtが「大きい」、言い換えるとΔt>>tdamp)に比べて磁化を切り換えるのに必要な電流を減らすことができる。
【0114】
この例では、自由層の異方性磁界Hkは約800Oeである。支援磁界HAが異方性磁界Hkの10分の1であることに基づくと、数百μAの支援電流IAで、切換え電流をIC0より低くするのに十分大きい約100Oeの支援磁界HAを生成することができる。
支援磁界をオンにした後にすぐ切換え電流をオンにする書込みプロセスを用いれば、MRAM内の電力消費を更に減らすことができる。
【0115】
このプロセスはナノ秒領域内の切換えの確率分布を減らすのにも役に立つ。切換え電流に本質的な確率分布が存在する原因は、熱変動のために自由層の最初の磁化方向に分布があるからである。支援磁界は自由層の磁化の方向を固定するのに役立つ。したがって、支援磁界パルスを用いることにより、切換え電流の分布を小さくすることができる。これはMRAM内の書込み電流余裕を広げるのに役立つ。
好ましくは、立ち上がり時間(例えば、tW1およびtW3−tW2)はできるだけ短く(例えば、数百ピコ秒以下)なければならない。
【0116】
別の例(図示せず)では、MTJは自由層の上に追加の強磁性層を備える。追加の強磁性層は前記強磁性層から非磁性導体により分離される。追加の強磁性層により、電流がピン層から自由層に流れるときに自由層内に注入されるスピン偏極された電子の割合を増やすことができる。
更に別の例(図示せず)では、MTJの代わりにスピン・バルブが設けられる。スピン・バルブは、強磁性自由層と、非磁性導体により分離された強磁性ピン層とを含む一連の層で構成する。
【0117】
認識されるように、上に述べた実施の形態に多くの変更を行ってよい。例えば、支援電流パルスの強さおよび幅は自由層の磁気特性に従って調整してよい。更に、ビット線およびセンス線に関するMTJの方向は変えてよい。しかし支援電流線はMTJの磁化容易軸に平行でなければならない。
【図面の簡単な説明】
【0118】
例として添付の図面の図3Aから18を参照して本発明を説明する。
【図1】従来の磁気ランダム・アクセス・メモリ(MRAM)アレイの略図である。
【図2】2つの隣接する従来のMRAMセルの、線A−A’に沿う断面である。
【図3A】本発明に係る磁気メモリ素子の或る実施の形態を含むメモリ・アレイの平面図である。
【図3B】図3Aに示すメモリ・アレイの、線B−B’に沿う断面図である。
【図3C】図3Aに示すメモリ・アレイの、線C−C’に沿う断面図である。
【図3D】図3Aに示すメモリ・アレイの一部の側面図である。
【図4】図3Aに示すメモリ・アレイに用いられる磁気トンネル接合の断面図である。
【図5】図3Aに示すメモリ・アレイの制御回路を示す。
【図6】読取りサイクル中に図3Aに示すメモリ・アレイに与えられるバイアスを示す。
【図7】書込みサイクル中に図3Aに示すメモリ・アレイに与えられるバイアスを示す。
【図8A】書込みサイクル中に図3Aに示すメモリ・アレイの中を流れる電流を示す。
【図8B】書込みサイクル中に図3Aに示すメモリ・アレイの中を流れる電流を示す。
【図9A】書込みサイクルの種々の時刻での、図3Aに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。
【図9B】書込みサイクルの種々の時刻での、図3Aに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。
【図10A】STT切換え電流の、パルス継続時間に対するプロットである。
【図10B】STT切換え電流の、パルス継続時間に対するプロットである。
【図11A】図3Aに示す素子を製造する方法を示す。
【図11B】図3Aに示す素子を製造する方法を示す。
【図11C】図3Aに示す素子を製造する方法を示す。
【図11D】図3Aに示す素子を製造する方法を示す。
【図11E】図3Aに示す素子を製造する方法を示す。
【図11F】図3Aに示す素子を製造する方法を示す。
【図11G】図3Aに示す素子を製造する方法を示す。
【図11H】図3Aに示す素子を製造する方法を示す。
【図12A】本発明に係る磁気メモリ素子の或る実施の形態を含むメモリ・アレイの平面図である。
【図12B】図12Aに示すメモリ・アレイの、線D−D’に沿う断面図である。
【図12C】図12Aに示すメモリ・アレイの、線E−E’に沿う断面図である。
【図13】図12Aに示すメモリ・アレイの制御回路を示す。
【図14】本発明に係る別の磁気トンネル接合の断面図を示す。
【図15】本発明に係る別の磁気トンネル接合の断面図を示す。
【図16】支援磁界を与えた後、自由層の磁化が歳差運動をしているときに切換え電流を与えたときの、図3Aに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。
【図17】自由層の磁化が歳差運動をしているときに切換え電流を与えたときの、異なる支援磁界について平行から逆平行に切り換えるために必要な最小電流のプロットである。
【図18】自由層の磁化が歳差運動をしているときに切換え電流を与えたときと、磁化が安定した後に切換え電流を与えたときの、平行から逆平行に切り換えるために必要な最小電流のプロットである。
【符号の説明】
【0119】
31 ビット線
33 支援電流線
37 磁気トンネル接合
49 センス線
81 絶縁トランジスタ
【技術分野】
【0001】
本発明は磁気メモリ素子に関するものであって、特に、磁気ランダム・アクセス・メモリに関するものであるが、これに限られるわけではない。また本発明は磁気メモリ素子に書き込む方法に関する。
【背景技術】
【0002】
磁気ランダム・アクセス・メモリ(MRAM)の出現は長期および短期のデータ記憶装置の開発において有望なステップである。MRAMの利点は、不揮発性であることと共に、フラッシュ・メモリに比べてエネルギー消費が少なくまた読取りおよび書込み速度が大きいことである。また、MRAMは一般に用いられる揮発性メモリであるダイナミックRAM(DRAM)およびスタティックRAM(SRAM)よりエネルギー消費が少なく、またDRAMより読取りおよび書込み速度が大きい。
【発明の開示】
【発明が解決しようとする課題】
【0003】
従来のMRAMセルは、非磁性層で分離された強磁性自由層および強磁性ピン層(pinned layer)を有する磁気要素を含む。ピン層は比較的高い保磁力を有するので、書込み磁界が与えられたときその磁化は固定されたままである。自由層は比較的低い保磁力を有するので、書込み磁界が与えられたときその磁化は変化してよい。
MRAMセルに書き込むには、書込み磁界を与えて、自由層の磁化をピン層に平行または逆平行になるように切り換える。自由層は磁化ヒステリシスを示すので、磁界を取り除いたときに磁化は変化しない。これにより不揮発性メモリが得られる。
MRAMセルの状態を読み取るには、磁気要素の中に小さな電流を流す。磁気要素の磁気抵抗は、自由層およびピン層の磁化が平行のときより自由層およびピン層の磁化が逆平行のときの方が高い。したがって、磁気要素の状態はその抵抗を測定することにより決定することができる。
【0004】
従来のMRAMについては、S.Tehrani他の「磁気トンネル接合MRAMの最近の発展(Recent Developments in Magnetic Tunnel Junction MRAM)、2752−2757ページ、IEEE Transactions on Magnetics、Vol.36、No.5(2000年9月)に述べられている。
かかる従来のMRAMの欠点は、MRAMセルの寸法が小さくなるに従って自由層の磁化を切り換えるのに必要な磁界が大きくなることである。したがって、セルの寸法が小さくなるに従って素子の電力消費が大きくなる。
【0005】
磁気要素に書き込むのに用いられる別の技術はスピン・トランスファ・トルク(STT)切換えである。STT切換えについては、J.C.Slonczewskiの「磁気多層の電流駆動励磁(Current−driven Excitation of Magnetic Multilayers)」、9353ページ、Phys.Rev.B、Vol.54(1996年)に述べられている。自由層の磁化を切り換えるのに、磁界を与えるのではなく、自由層およびピン層の平面に垂直に、電流を磁化要素に流す。これにより、電流を自由層からピン層に流すときは電子がピン層の中を流れることにより、または電流をピン層から自由層に流すときは電子がピン層85から散乱することにより、スピン偏極された(spin−polarised)電子が自由層内に注入される。
【0006】
スピン偏極された電子が自由層内に注入されると、そのスピン角運動量は自由層内の磁気モーメントと相互作用する。電子はその角運動量の一部を自由層に移転する。したがって、スピン偏極された電流が十分大きいとき自由層の磁化が切り換えられる。
STT切換えを用いるMRAMについては、W.C.Jeong他の「磁界支援電流に誘導された切換えを用いる拡張性の高いMRAM(Highly scalable MRAM using field assisted current induced switching)」、184ページ、2005 Symposium on VLSI Technology Digest of Technical Papers、に記述されている。
【0007】
STT切換えに必要な電流は、セルの寸法が小さくなるに従って小さくなる。したがって、STT切換えを用いると高密度MRAMを実現することができる。DC電流では、STT切換えのしきい値電流密度は、飽和磁化、ギルバートの減衰係数、ピン層および自由層のスピン偏極などの材料定数に依存する。しかし、ナノ秒のパルスでは、必要な電流はDCしきい値電流よりはるかに大きい。ナノ秒領域で必要な電流は
【数1】
で与えられることが分かっている。ただし、Cは定数、Ic0はDCしきい値電流である。上の式(1)によると、1nsのパルスで磁化を切り換えるのに必要な電流はDCしきい値電流の4倍である。したがって、高速で書き込むことのできるSTT切換えMRAMは電力消費が大きい。
【0008】
別のMRAMがM.Hosomi他の「スピン・トルク・トランスファ磁化切換えによる新規な不揮発性メモリ: スピンRAM(A Novel Non−volatile Memory with Spin Torque Transfer Magnetization Switching: Spin−RAM)」、19.1ページ、IEEE International Electron Device Meeting 2005年、に述べられており、STT切換えに必要な電流がナノ秒領域で大幅に増えることを示している。
T.Devolder他の「磁化困難軸磁界により支援されたサブナノ秒の電流パルスを用いるスピン・トルクによる磁化切換え(Magnetization switching by spin torque using subnanosecond current pulses assisted by hard axis magnetic fields)」、Appl.Phys.Lett.,88、pp.152502(2006)は、柱形のスピン・バルブを用いて行った実験について述べている。この実験では、ナノ秒の電流パルスと固定の磁化困難軸磁界との組合せを用いたスピン移転により磁化切換えが誘導された。
【課題を解決するための手段】
【0009】
本発明は磁気メモリ素子を動作させる、改善された方法を提供するものである。
本発明の第1の態様では磁気メモリ素子を提供する。この磁気メモリ素子は、第1および第2のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、電流が前記多層構造の各層を通って第1のリードから第2のリードに流れ、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する第1の強磁性層を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造とを備え、その特徴は、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源である。
【0010】
かかる磁気メモリ素子では切換え電流を小さくすることができる。これにより所定の電流での書込み速度を高めることができる。
多層構造は磁気トンネル接合で構成してよく、磁気トンネル接合は、前記第1の強磁性層と、第2の領域と、第1の強磁性層と第2の領域とを分離する絶縁層とで構成する。これにより、比較的高い抵抗状態と比較的低い抵抗状態の磁気抵抗との比を大きくすることができる。
【0011】
第1の強磁性層は比較的低い保磁力を有してよく、第2の領域は比較的高い保磁力を有する積層フェリ磁性(SAS)層で構成してよい。SAF層は、第1の強磁性副層と、第1の強磁性層の磁化と実質的に等しい大きさで逆平行の磁化を持つ第2の強磁性副層と、第1の強磁性副層と第2の強磁性副層とを分離する反強磁性結合副層とで構成し、また前記多層構造はSAF層の磁化をピン留めするための前記SAF層に結合される反強磁性層を更に備え、SAF層は絶縁層とピニング(pinning)層とを分離する。
【0012】
第1の強磁性層は比較的低い保磁力を有してよく、第2の領域は比較的高い保磁力を有する第2の強磁性層を備えてよい。
第2の強磁性層は第1の強磁性層より厚くてよい。
多層構造は第2の強磁性層の磁化をピン留めするための第2の強磁性層に結合される反強磁性層を更に備えてよく、第2の強磁性層は絶縁層と反強磁性層とを分離する。
【0013】
多層構造は、第2の強磁性層から第1の強磁性層に電流が流れたときに電子をスピン偏極させるための、第1の強磁性層から間隔をあけた第3の強磁性層を更に備えてよい。
多層構造は直立の柱で形成してよい。柱は短軸および長軸を有する楕円形のベースを有してよく、第1の強磁性層の磁化困難軸は短軸に沿う方向でよい。軸の比は1:1.5から1:2.5の範囲でよい。軸の比は1:2でよい。
磁界源は第1の強磁性層の磁化容易軸に平行に配置された長手方向軸を有する細長い導体で構成してよい。
細長い導体はワイヤでよい。細長い導体は金属で形成してよい。細長い導体は合金で形成してよい。細長い導体は10nmから100nmの間の厚さを有してよい。細長い導体は10nmから100nmの間の幅を有してよい。
【0014】
細長い導体は第1の強磁性層から200nmより離れないところを通ってよい。細長い導体は第1の強磁性層から、20nmから100nm離れたところを通ってよい。
導体は、導体に与えられた1V程度のバイアスに応じて電流が導体内を流れると第1の強磁性層の異方性磁界の0.1から0.2の間の磁界が第1の強磁性層内に生成されるように形成してよい。
導体は、導体に与えられた1V程度のバイアスに応じて電流が導体内を流れると少なくとも20Oeの磁界が第1の強磁性層内に生成されるように形成してよい。
導体は、導体に与えられた1V程度のバイアスに応じて電流が導体内を流れると20Oeから50Oeの間の磁界が第1の強磁性層内に生成されるように形成してよい。
【0015】
本発明の第2の実施の形態では磁気ランダム・アクセス・メモリ(MRAM)を提供する。これは、磁気メモリ素子のアレイであって、各多層構造は前記第1のリードの1つを前記第2のリードの1つに接続する、磁気メモリ素子のアレイと、第3のリードの集合とを備え、各多層構造は前記第1または第2のリードの1つと前記第3のリードの集合の1つとによりアドレス指定することができる。
【0016】
本発明の第3の態様ではMRAMを提供する。これは、第1、第2、および第3のリードの集合と、磁気抵抗多層構造のアレイであって、それぞれは前記第1のリードの集合の1つを前記第2のリードの集合の1つに接続して前記第1または第2のリードの集合の1つと前記第3のリードの集合の1つとにより各多層構造にアドレス指定できるようにし、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造のアレイとを備え、その特徴は、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に磁気抵抗多層構造の前記アレイの少なくとも1つの強磁性層内の磁化困難軸に沿う磁界をそれぞれ制御して与えるための複数の磁界源である。
【0017】
各前記第1のリードおよび各前記第2のリードはアレイの列の間で共用してよい。各前記第3のリードはアレイの行の間で共用してよい。
MRAMは絶縁トランジスタのアレイを更に備えてよい。各前記多層構造は前記第1のリードの1つまたは前記第2のリードの1つにより前記絶縁トランジスタの1つのソースまたはドレンに接続され、各前記第3のリードはアレイの行内の絶縁トランジスタのベースに接続される。
磁界源はアレイの列毎に設けてよく、各磁界源は強磁性層の磁化容易軸に平行に配置された長手方向軸を有する細長い導体で構成する。
【0018】
本発明の第4の態様では磁気メモリ素子に書き込む方法を提供する。磁気メモリ素子は、第1および第2のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源とを備え、前記方法は、磁界源を用いて強磁性層内の磁化困難軸に沿う磁界を与え、第1のリードと第2のリードとの間にバイアスを与えて磁気抵抗多層構造の中に電流を流し、前記磁界を取り除き、前記バイアスを取り除き、磁界を与えるのをバイアスを与えるステップの前に行う、ことを含む。
【0019】
磁界を与えるのはバイアスを与えるより少なくとも1ns前に行ってよい。
磁界を取り除くのはバイアスを取り除く前に行ってよい。
バイアスを与えるのは磁界を与えてから2ns後に行ってよく、磁界を取り除くのは磁界を与えてから3ns後に行ってよく、前記バイアスを取り除くのは磁界を与えてから6ns後に行ってよい。
強磁性層内に与えられた磁界の大きさは第1の強磁性層の異方性磁界の0.1から0.2の間でよい。
【0020】
本発明の第5の態様では磁気メモリ素子を動作させる方法を提供する。磁気メモリ素子は、第1および第2のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するために多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与える電流源を備え、前記方法は、磁界源を用いて強磁性層内の磁化困難軸に沿う磁界をオンにし、磁界をオンにした後0nsから5nsの間に磁気抵抗多層構造の中に電流を流すことを含む。
【0021】
本発明の第6の態様では磁気メモリ素子を動作させる方法を提供する。磁気メモリ素子は、第1および第2のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源とを備え、前記方法は、磁界源を用いて強磁性層内の磁化困難軸に沿う磁界をオンにし、時間Δt以内に磁気抵抗多層構造の中に電流を流すことである。ただし、Δt<tdampであり、
【数2】
ただし、αは減衰係数、fは磁界をオンにすることにより生じる歳差運動の周波数である。
【0022】
これにより、磁気抵抗多層構造の中を流れる一層低い切換え電流でも用いることができる。
この方法は、磁界をオンにした後0nsから3ns以内に、または0nsから2nsの間に、磁気抵抗多層構造の中に電流を流すことを含んでよい。
【0023】
本発明の第7の態様ではメモリを提供する。メモリは、磁気メモリ素子であって、第1および第2のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含む、磁気抵抗多層構造と、多層構造を第1の状態と第2の状態の間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源と、を備える磁気メモリ素子と、前記方法を実行するよう構成された磁気メモリ素子を制御するための回路とを備える。
【実施例】
【0024】
従来のMRAM
素子のレイアウト
図1は従来のMRAMアレイの略図を示す。MRAMアレイは、複数のビット線3の1つとビット線3に垂直に配置された複数のディジット線5の1つとの各交点の間に磁気トンネル接合(MTJ)1を持つ交差点構造に配置される。したがって、アレイの各行はビット線3により定義され、アレイの各列はディジット線5により定義される。
MTJ1はビット線3と電気的に接触する。しかし、MTJ1はディジット線5から絶縁マトリクス18により電気的に絶縁される。
【0025】
MTJ1はMTJ1の平面(ここではx−y平面と定義する)内に磁化容易軸および磁化困難軸を有する。この例では、磁化容易軸はx軸に平行と定義し、磁化困難軸はy軸に平行と定義する。ビット線3はMTJ1の磁化容易軸に平行に(すなわち、x軸に平行に)整列する。ディジット線5はMTJ1の磁化困難軸に平行に(すなわち、y軸に平行に)整列する。
各MTJ1は底部電極7の上に設けられる。各底部電極7は絶縁トランジスタ9,9a,9bに接続される。各絶縁トランジスタ9,9a,9bはセンス線(図示せず)に接続される。ワード線11がディジット線5に平行に(すなわち、y軸に平行に)走る。各ワード線11は1つの列内の全てのトランジスタ9,9a,9bのゲートに接続される。
【0026】
図2は、MRAMアレイの或る行の隣接する2つのメモリ・セルを通る、線A−A’に沿う断面図である。各メモリ・セル13a,13bは1つのトランジスタ9a,9bと1つのMTJ1a,1bとで形成される。セルの面積をできるだけ小さくするために、各絶縁トランジスタ9a,9bのソース15は隣接するセル13a,13bの間で共用される。センス線17が絶縁トランジスタ9a,9bのソース15に接続される。
上に述べたように、MTJ1a,1bは共にビット線3に接続される。各MTJ1a,1bはそれぞれの底部電極7a,7bを介してトランジスタ9a,9bのドレン19a,19bに接続される。ワード線11a,11bは各トランジスタ9a,9bのゲート21a,21bに接続される。ディジット線5a,5bは各MTJ1a,1bの下を走る。ディジット線5a,5bは底部電極7a,7bから絶縁マトリクス18により分離される。
【0027】
各MTJ1a,1bは、自由層23と、ピン層25と、自由層23とピン層25との間の薄い誘電障壁27とを含む。ピニング層29がピン層25に結合される。自由層23は比較的低い保磁力を有する強磁性層である。ピン層25は比較的高い保磁力を有する強磁性層である。誘電障壁27は電子がトンネリングできる厚さを有する。ピニング層29は反強磁性層で、ピン層25の磁化が切り換わるのを妨げる。
誘電障壁27は酸化アルミニウム(AlOx)で構成し、約20Åの厚さを有する。自由層23およびピン層25はニッケル鉄(NiFe)で形成される。ピニング層29は鉄マンガン(FeMn)またはイリジウム・マンガン(IrMn)で形成してよい。
【0028】
素子の動作
従来のメモリ・セルの読取りおよび書込みについて以下に説明する。
メモリ・セル13aに書き込むときは、ワード線11aにバイアスを与えない。したがって、トランジスタ9aはオフであり、MTJ1aの中を電流が流れない。次にビット線3に電流を流すと、MTJ1aおよびMTJ1bの両方の磁化困難軸に沿って磁界H1が発生する。また、ディジット線5aに電流を流すと、MTJ1aの磁化容易軸に沿って磁界H2が発生する。
【0029】
ビット線3により生成される磁界H1は自由層23の磁化を切換えるのに必要な磁界の約半分である。ディジット線5aにより生成される磁界H2も自由層23の磁化を切換えるのに必要な磁界の約半分である。2つの磁界H1とH2の和は自由層23の切換えしきい値をちょうど超える。
したがって、MTJ1bの回りに生成される磁界は自由層23を切り換えるには不十分であるが、MTJ1aの回りに生成される磁界は自由層23を切り換えるのに十分である。このように、MTJ1aの行に対応するビット線3とMTJ1aの列に対応するディジット線5aとに電流を流すことにより、1つのMTJ1aだけが切り換えられる。
磁界H1とH2の和はピン層25を切り換えるには不十分である。
【0030】
メモリ・セル13aを読み取るときは、ワード線11aにバイアスを与える。したがってトランジスタ9aはオンになり、MTJ1aの中を電流が流れる。また、電流はアレイの同じ列内の全てのMTJの中を流れる。次にビット線3にもバイアスを与える。したがって、ワード線11aにより定義される列およびビット線3により定義される行の中のMTJ1aの中を電流が流れる。
【0031】
MTJ1aの磁気抵抗は自由層23の磁化の方向に依存する。自由層23の磁化がピン層25の磁化に平行に配置されているときは、スピンアップ電子とスピンダウン電子について誘電障壁27の両側の状態の密度は等しい。このため障壁27をトンネリングする確率が高くなり、低い抵抗状態になる。自由層23の磁化がピン層25の磁化に逆平行に配置されているときは、スピンアップ電子とスピンダウン電子について誘電障壁27の両側の状態の密度は等しくない。このため障壁27をトンネリングする確率が低くなり、高い抵抗状態になる。
【0032】
メモリ・セル13aの抵抗と関連する基準メモリ・セル(図示せず)の抵抗とをセンス回路(図示せず)で比較する。これにより、メモリ・セル13aの状態を決定することができる。
上に述べたメモリ・セル13aの寸法は利用可能な電力により制限される。その理由は、MTJの寸法が小さくなるに従って自由層23の保磁力が大きくなるので、メモリ・セル13aを切り換えるためにビット線3およびディジット線5の中に流す必要のある電流が増えるからである。また、書き込むとき、半分選択されたMTJ(すなわち、選択されたディジット線の列または選択されたビット線の行の中のMTJ)の磁気逆エネルギー障壁は低い。このためその自由層の熱安定性が低下する。また、自由層の形が変わると、この書込み方法では書込み余裕が小さくなる。
【0033】
上に述べたように、STT切換えMRAMは所定のセル寸法について必要な電力を減らすことができる。しかし、ナノ秒領域での書込みに必要な電流はDCしきい値電流より何倍も大きくなることがある。
【0034】
第1の実施の形態
素子のレイアウト
図3Aから3Dは本発明に係るメモリ・アレイの第1の実施の形態を示す。メモリ・アレイは磁気ランダム・アクセス・メモリ(MRAM)である。
特に図3Aを参照すると、メモリ・アレイは、アレイの第1の次元(この例ではアレイの列)を定義する複数のワード線53と、ワード線53の上にあってこれに垂直な、アレイの第2の次元(この例ではアレイの行)を定義する複数のビット線31から成る。スタック化された層を有する複数の磁気トンネル接合(MTJ)37が各ビット線31の下側の、ワード線53の間の空間内に接続される。
【0035】
ビット線31は第1の方向(ここではx軸と定義する)に配置される。ワード線53は第2の方向(ここではy軸と定義する)に配置される。
特に図3Bおよび3Cを参照すると、複数の支援電流線33がx軸に平行に配置される。支援電流線33はビット線31の上にあり、ビット線31から絶縁マトリクス35により電気的に絶縁される。
【0036】
図3Aに示すように、各MTJ37は側壁38により定義される柱に形成され、短軸L1および長軸L2を有する楕円形ベースを有する。この例では、柱はその高さまで均一の断面(すなわち、x−y平面内で均一な断面)を有する。長軸L2と短軸L1の長さの差により磁気的形状異方性が形成される。この例では、短軸L1の長さと長軸L2の長さとの比は1:2である。したがって、各MTJ37は長軸に平行な(すなわち、x軸に平行な)磁化容易軸と、短軸に平行な(すなわち、y軸に平行な)磁化困難軸とを有する。
【0037】
特に図3Bを参照すると、各MTJ37の上側はビット線31の下側に接続される。支援電流線33はビット線31の上にある。したがって、MTJ37は支援電流線33から電気的に絶縁される。各MTJ37の下側は底部電極39に接続される。各底部電極39を基板45内の活動領域43にビア(via)41が接続する。活動領域43は、基板45内で電荷キャリアの拡散が起こり得る領域を定義する。
活動領域43は浅い溝絶縁(STI)領域47により基板45内で互いに絶縁される。
【0038】
特に図3Cを参照すると、各ビット線31に平行にその下にセンス線49が走る。センス線49は、ビット線31、底部電極39、およびビア41から絶縁マトリクス50により分離される。各活動領域43をその上のセンス線49にビア(via)51が接続する。
ワード線53は基板45上に設けられ、ゲート酸化物53aにより基板45から絶縁される。ワード線53は、ビット線31、支援電流線33、およびセンス線49に垂直に配置される。ワード線53はセンス線49から絶縁マトリクス55により分離される。
【0039】
特に図3Aを参照すると、アレイの各行で、MTJ37はワード線53の隣接する対の間に1つおきに設けられる。例えば、第1のビット線311では、第1のMTJ371が第1のワード線(図示せず)と第2の隣接するワード線532との間に設けられ、第2のMTJ372が第3のワード線533と第4のワード線534との間に設けられ、第3のMTJ37が第5のワード線535と第6のワード線536との間に設けられる。第2のビット線312(第1のビット線31に隣接する)では、第4のMTJ374が第2のワード線532と第3のワード線533との間に設けられ、第5のMTJ375が第4のワード線534と第5のワード線535との間に設けられ、第6のMTJ376が第6のワード線536と第7の隣接するワード線(図示せず)との間に設けられる。各ビット線31上の隣接するMTJ37は、対59で配置される。
【0040】
特に図3Dを参照すると、MTJ59の各対は2つのMTJ37a,37bのそれぞれのビア411,412の間を走る活動領域431を有する。STI領域47は各対59の活動領域431を分離する。活動領域431をセンス線49に接続するビア511が、対59により定義される領域内にあるワード線532,533の間に設けられる。
更に図3Dを参照すると、底部電極39を活動領域43に接続する各ビア41の下の活動領域43内にソース領域61が設けられる。センス線49を活動領域43に接続する各ビア511の下の活動領域43内にドレン領域63が設けられる。したがって、各活動領域43は2つのソース領域61と1つのドレン領域63とを備える。各ソース領域61とドレン領域63との間の導通は前記領域の間のワード線53を通して起こる。したがって、前記ワード線53は絶縁トランジスタ81のゲート65として働き、MTJ37毎に1つの絶縁トランジスタ81が設けられる。
【0041】
図3Aおよび図3Dを参照すると、メモリ・セル66は1つのMTJ37とそれぞれのトランジスタにより定義される。トランジスタのドレン領域63は隣接するメモリ・セル66の間で共用される。メモリ・セル66の面積は8F2である。メモリ・アレイの特徴寸法F100nm以下でよい。
ビット線31と支援電流線33との間の分離は20nmから100nmの範囲である。ビット線31および支援電流線33は銅またはタングステンなどの導電材料で作られる。絶縁マトリクス35は二酸化珪素(SiO2)である。
【0042】
図4はMTJ37の層構造を示す。
MTJ37は、キャッピング層82、自由層83、トンネル障壁層84、ピン層85、ピニング層87、およびバッファ層89を含む一連の層で構成する。この例では、キャッピング層82が基板45から最も遠く、バッファ層89が基板45に最も近い。
自由層83は酸化マグネシウム(MgO)で形成され、電子がトンネリングできるように十分薄い。
【0043】
ピン層85は合成反強磁性(SAF)である。SAF85は、第1の磁化を有する第1の強磁性副層91と、反強磁性層95により分離された、第2の磁化を有する第2の強磁性副層93とで構成する。第1の磁化と第2の磁化の大きさは等しくなく、互いに逆平行である。この例では、第2の強磁性副層93は第1の強磁性副層91より厚いので、第2の磁化の大きさは第1の磁化の大きさより大きい。
【0044】
反強磁性層95は第1の強磁性副層91と第2の強磁性副層93とを結合する。第1の磁化および第2の磁化はMTJ37の磁化容易軸に平行に(すなわち、x軸に平行に)整列する。したがって、SAFはx方向に小さな正味の磁化を有する。ピン層85は比較的高い保磁力を有する。
ピニング層87は反強磁性材料で構成する。ピニング層87はピン層85の磁化をピン留めして、磁界または切換え電流を与えたときにピン層85の磁化が切り換わるのを妨げる。
【0045】
自由層83の磁化がピン層85の第1の強磁性副層91の磁化に平行のとき、MTJ37は比較的低い磁気抵抗を有する。自由層83の磁化がピン層85の第1の強磁性副層91の磁化に逆平行のとき、MTJ37は比較的高い磁気抵抗を有する。
この例では、キャッピング層82は非磁性材料(例えば、銅(Cu)またはタンタル(Ta))で形成され、約10nmの厚さを有する。別の例では、キャッピング層82は、10nmの厚さを有する銅の層により分離されたそれぞれが5nmの厚さを有するタンタルの2つの層で形成してよい。すなわち、Ta(5nm)/Cu(10nm)/Ta(5nm)である。
【0046】
この例では、自由層83はコバルト鉄ホウ素(CoFeB)で形成され、約3nmの厚さを有する。
この例では、トンネル障壁層84は酸化マグネシウム(MgO)で形成される。しかし、他の誘電材料(酸化アルミニウム(AlOx)、二酸化珪素(SiO2)、および窒化アルミニウム(AlN)など)を用いてよい。この例では、トンネル障壁層84は2nmの厚さを有する。他の例では、トンネル障壁層84の厚さは1nmから2nmの範囲でよい。
【0047】
第1の強磁性副層91はコバルト鉄ホウ素(CoFeB)で形成され、約4nmの厚さを有する。結合層95はルテニウム(Ruthenium)(Ru)で形成され、約0.8nmの厚さを有する。第2の強磁性副層93はコバルト鉄(CoFe)で形成され、約6nmの厚さを有する。
この例では、ピニング層は白金マンガン(PtMn)で構成され、約15nmの厚さを有する。PtMnが好ましい理由は、高いブロッキング温度(blocking temperature)と高い交換バイアシング・フィールド(exchange biasing field)とを有して、MTJ37の熱安定性を向上させるからである。しかし他の反強磁性材料(イリジウム・マンガン(IrMn)、ニッケル・マンガン(NiMn),およびパラジウム・マンガン(PdMn)など)を用いてよい。
【0048】
バッファ層89は少なくとも1つの非磁気伝導層で形成され、10nmから20nmの間の厚さを有する。例えば、バッファ層89は10nmの厚さを有する銅の層で分離されたそれぞれが5nmの厚さを有するタンタルの2つの層と、タンタル層の1つで銅の層から分離された5nmの厚さを有するニッケル鉄の上側の層とで形成してよい。すなわち、Ta(5nm)/Cu(10nm)/Ta(5nm)/NiFe(5nm)である。または、10nmの厚さを有する金の層で2つのタンタル層を分離してよい。すなわち、Ta(5nm)/Au(10nm)/Ta(5nm)/NiFe(5nm)である。別の例では、バッファ層89は5nmの厚さを有するタンタルの層と5nmの厚さを有するニッケル鉄の層とで形成してよい。すなわち、Ta(5nm)/NiFe(5nm)である。上の例では、ニッケル鉄の層はピニング層87のシード層である。
【0049】
x−y平面内のMTJ37の楕円形断面の長軸および短軸はそれぞれ100nmおよび50nmの大きさを有する。
上に述べたMTJ37では、比較的高い抵抗状態と比較的低い抵抗状態の磁気抵抗の比は3:1に近くてよい。これにより高い信号対雑音比を有するMRAMが得られる。
【0050】
支援電流線33および自由層83は、自由層83の異方性磁界と支援電流線33を流れる電流とに依存する距離だけ分離される。異方性磁界は、自由層83の磁化困難軸に磁界を与えたときの自由層83のヒステリシス・ループを測定することにより決定することができる。支援磁界の大きさは異方性磁界の10分の1でよい。この例では、自由層83の異方性磁界は一般に300Oeから400Oeである。したがって、支援磁界は30Oeから40Oeである。自由層83内の支援磁界の大きさと支援電流線33内の電流との関係は次式で表される。
【数3】
ただし、HAは支援磁界、IAは支援電流線33内の電流、rは支援電流線33と自由層83との距離である。一般に銅線により得られる最大電流密度は106A/cm2程度である。したがって、厚さ50nmの銅線では、IAは10−10A程度である。上の式(2)を用いると、支援電流線33とMTJ37との距離は100nm程度である。
【0051】
図5はメモリ・アレイの制御回路を示す。
メモリ・アレイの行毎に書込みドライバ67およびセンス増幅器68が設けられる。各ビット線31は各書込みドライバ67の第1の出力69に接続される。各センス線49は各書込みドライバ67の第2の出力70に接続される。各ビット線31は各センス増幅器68の第1の入出力ポート71にも接続される。
センス増幅器68の第2の出力と各書込みドライバ67の第1の入力との間に接続72が設けられる。
書込みドライバ67は、書込み増幅器可能(WAE)電圧を受けるための第2の入力73を有する。
【0052】
センス増幅器68は、センス増幅器可能(SAE)電圧を受けるための第2の入力74を有する。センス増幅器68はセンス増幅器入出力(SAIO)電圧を与えるための第3の入出力ポート75を有する。
アレイの行毎に支援ドライバ78が設けられる。各支援ドライバ78は支援電流線33に接続される第1の出力を有する。
単一のワード線ドライバ80が設けられる。各ワード線53はワード線ドライバ80の各出力に接続される。
【0053】
各MTJ37は、単一の絶縁トランジスタ81を介してビット線31を同じ行内のセンス線49に接続する。絶縁トランジスタ81のベースは1本のワード線53に接続される。MTJ37の列を定義するワード線53にバイアスを与え、かつMTJ37の行を定義するビット線31またはセンス線49にバイアスを与えると、MTJ37の中を電流が流れる。このようにして、各MTJ37は1本のワード線53と1本のビット線31またはセンス線49とによりアドレス指定することができる。
【0054】
素子の動作
図4,5,6を参照して、メモリ・アレイ内のメモリ・セル66の読取りおよび書込みについて以下に説明する。
図6は読取りサイクル中にメモリ・アレイに与えられて測定されたバイアスを示す。
第1のプロット101はワード線バイアスを時間に対して示す。第2のプロット103はセンス増幅器68の第2の入力74に与えられるセンス増幅器可能(SAE)バイアスを時間に対して示す。第3のプロット1051および第4のプロット1052は、自由層83の磁化とピン層85の磁化とが平行のときの、ビット線31上の電圧応答を時間に対して、またセンス増幅器入出力(SAIO)バイアスを時間に対してそれぞれ示す。第5のプロット1071および第6のプロット1072は、自由層83の磁化とピン層85の磁化とが逆平行のときの、ビット線31上の電圧応答を時間に対して、またSAIOバイアスを時間に対してそれぞれ示す。
【0055】
第1のプロット101に示すように、時刻tR1に、ワード線ドライバ80はメモリ・セル66の列に対応するワード線(WL)53にバイアスVWを与える。VWは1Vから3Vの範囲でよい。これによりアレイのその列内の絶縁トランジスタ81が開く。
第3のプロット1051および第5のプロット1071に示すように、時刻tR2に、書込みドライバ67はメモリ・セルの行に対応するビット線(BL)31にバイアスVBを与える。この例では、VBは約0.4Vである。メモリ・セルのその行に対応するセンス線(SL)49は接地に保たれる。時刻tR3に、バイアスVBは除かれる。
【0056】
第3のプロット1051に示すように、この例ではビット線31上の電圧応答は約1nsで接地まで減少する。その理由は、自由層83の磁化とピン層85の磁化とが平行のときは、MTJ37の磁気抵抗(したがって、測定された電圧応答)が比較的低いために、電圧応答が比較的速いからである。
第5のプロット1071に示すように、この例ではビット線31上の電圧応答は約2nsから3nsで接地まで減少する。その理由は、自由層83の磁化とピン層85の磁化とが逆平行のときは、MTJ37の磁気抵抗(したがって、測定された電圧応答)が比較的高いために、電圧応答が比較的遅いからである。
【0057】
第2のプロット103に示すように、後の時刻tR4に、メモリ・セルのその行に対応するセンス増幅器68にSAEバイアスが与えられる。センス増幅器68が可能になると、ビット線31上の電圧応答が基準電圧Vrefより低いかどうか検知する。Vrefは約0.5VBでよい。この例では、Vrefは0.2Vである。
第3のプロット1051に示すように、自由層83の磁化とピン層85の磁化とが平行のとき、時刻tR4までにビット線31上の電圧応答はVrefより低くなる。センス増幅器68はこれを検知する。したがって、センス増幅器68の第3の入出力ポート75でのセンス増幅器入出力(SAIO)はローに設定される。
【0058】
第5のプロット1071に示すように、自由層83の磁化とピン層85の磁化とが逆平行のとき、時刻tR4までにビット線31上の電圧応答はVrefより低くならない。センス増幅器68はこれを検知する。したがって、センス増幅器68の第3の入出力ポート75でのSAIOはハイに設定される。
時刻tR5に、SAEバイアスは除かれる。時刻tR6に、WLバイアスは除かれる。
この例では、tR1は1ns、tR2は2.5ns、tR3は3.5ns、tR4は7.5ns、tR5は9ns、tR6は10nsである。
【0059】
このようにして、自由層83の磁化の方向はセンス増幅器68の第3の入出力ポート75の出力を決定する。自由層83がピン層85に平行の場合は、センス増幅器68の出力は「0」である。自由層83がピン層85に逆平行の場合は、センス増幅器68の出力は「1」である。
【0060】
図7は書込みサイクル中にメモリ・アレイに与えられるバイアスを示す。
第7のプロット109は支援電流線(AL)バイアスを時間に対して示す。第8のプロット111はワード線(WL)バイアスを時間に対して示す。第9のプロット113は書込み増幅器可能(WAE)バイアスを時間に対して示す。第10のプロット115および第11のプロット117は、自由層83の磁化をピン層85の磁化に逆平行からピン層85の磁化に平行に切り換えるとき(APからPへの切換え)、メモリ・セル66に与えられるSAIOバイアスを時間に対して、またビット線(BL)およびセンス線(SL)に与えられるバイアスを時間に対してそれぞれ示す。第12のプロット119および第13のプロット121は、自由層83の磁化をピン層85の磁化に平行からピン層85の磁化に逆平行に切り換えるとき(PからAPへの切換え)、メモリ・セル66に与えられるSAIOバイアスを時間に対して、またビット線(BL)およびセンス線(SL)に与えられるバイアスを時間に対してそれぞれ示す。
【0061】
第7のプロット109を参照すると、メモリ・セル66にデータを書き込むために、時刻tW1に、支援ドライバ78はメモリ・セル66の行に対応する支援電流線33にAL33バイアスVAを与える。VAの大きさは自由層83内に必要な支援磁界を与えるよう選択する。VAの値は日常の実験により見つけてよい。
第8のプロット111を参照すると、時刻tW2に、ワード線ドライバ80はメモリ・セル66の列に対応するワード線53にWLバイアスVWを与える。VWは1Vから3Vの範囲でよい。これにより、アレイのその列内の絶縁トランジスタ81が開く。
【0062】
時刻tW2に、メモリ・セル66の行に対応するセンス増幅器68の第3の入出力ポート75にSAIOバイアスが与えられる。第10のプロット115に示すように、APからPへの切換えではSAIOバイアスは接地に保持される。第12のプロット119に示すように、PからAPへの切換えではSAIOバイアスはVSに保持される。接続72はこの信号をセンス増幅器68の第2の出力から書込みドライバ67の第1の入力に送る。
【0063】
第9のプロット113を参照すると、時刻tW3に、メモリ・セル66のその行に対応する書込みドライバ67にWAEバイアスが与えられる。これにより書込みドライバ67は、センス増幅器68の出力SAIOに依存して、ビット線31またはセンス線49にバイアスを与えることができる。
第11のプロット117を参照すると、SAIOが接地に保持されているとき、時刻tW3に書込みドライバ67はビット線31にバイアスVBを与え、センス線49は接地に保持される。したがって、書込みドライバ67はセンス線49からビット線31に電流を流す。これにより自由層83はAPからPに切り換わる。
【0064】
第13のプロット121を参照すると、SAIOがVSに保持されているとき、時刻tW3に書込みドライバ67はセンス線49にバイアスVBを与え、ビット線31は接地に保持される。したがって、書込みドライバ67はビット線31からセンス線49に電流を流す。これにより自由層83はPからAPに切り換わる。
VBは1Vから1.5Vの範囲でよく、PからAPへの切換えでもAPからPへの切換えでもほぼ同じ値を有する。
時刻tW4に、ALバイアスが取り除かれる。時刻tW6に、BLまたはSLバイアスが取り除かれる。時刻tW7に、WLバイアスが取り除かれる。
この例では、tW1は1ns、tW2は2ns、tW3は3ns、tW4は4ns、tW5は8ns、tW6は9ns、tW7は10nsである。
【0065】
図8Aおよび8Bは、APからPへの切換えおよびPからAPへの切換えについて、書込みサイクルのときに支援電流線33(図4)の中を流れる電流IAおよびMTJ37(図4)の中を流れる電流IMTJをそれぞれ示す。図9Aおよび9Bは、APからPへの切換えおよびPからAPへの切換えについて、書込みサイクルのときの自由層83の磁化M1,M2をそれぞれ示す。
【0066】
図8Aおよび図9Aを参照すると、時刻t=0のとき、自由層83の磁化M1とピン層85の磁化M2とは逆平行であり、IAおよびIMTJは0である。
時刻t0とtW1の間に、支援電流線33内の電流IAは大きさIA1まで一定の割合で増加する(上昇する)。IA1は100μA程度でよい。時刻tW1とtW4の間は、支援電流線33内の電流IAはIA1に保持される。
時刻tW1に、電流IA1は自由層83内に支援磁界HAを誘導する。磁界HAは自由層83の磁化困難軸に平行である。時刻tW2までに、磁界HAを与えたことにより自由層83の磁化M1は自由層83の平面内で角度θだけ反時計回りに回転する。
時刻tW2とtW3の間に、MTJ37内の電流IMTJは大きさIMTJ1まで一定の割合で増加する。時刻tW3とtW6の間は、MTJ37内の電流IMTJはIMTJ1に保持される。
【0067】
時刻tW3に、電流IMTJは自由層83からピン層85に流れる。したがって、ピン層85によりスピン偏極された電子は自由層83内に注入される。これらの電子により移転されたスピンにより、自由層83の磁化M1は歳差軸P1の回りに歳差運動を起こす。したがって、磁化M1は歳差軸P1の回りを回転する。歳差軸P1(したがって磁化M1の時間平均)は、自由層83の平面内で更に反時計回りに回転する。この回転は磁界HAにより支援される。
【0068】
時刻tW4に、自由層83の磁化M1は歳差軸P1の回りに回転を続ける。磁化M1の歳差軸P1は磁化M1の最初の方向に垂直である。すなわち、自由層83の磁化困難軸および支援磁界HAに平行である。時刻tW4とtW5の間に、歳差軸P1の回りの磁化M1の角度は次第に増加し、歳差軸P1は急に更に反時計回りに回転する。
【0069】
時刻tW4に、電流IMTJにより歳差軸P1はまだ反時計回りに回転する。したがって、歳差軸P1が更に反時計回りに回転するのを妨げないようにするために支援電流IAを取り除くのが好ましい。時刻tW4とtW5の間に、支援電流線33内の電流IAは一定の割合で減少してゼロになる。
時刻tW5に、支援電流IAはゼロなので支援磁界HAはない。切換え電流IMTJは残るので、自由層83の磁化M1の歳差軸P1は更に反時計回りに回転する。
時刻tW6に、磁化M1の歳差運動はもうない。自由層83の磁化M1はピン層85の磁化M2に平行である。
時刻tW6とtW7の間に、電流IMTJは一定の割合で減少し(下がって)てゼロになる。
【0070】
次に図8Bおよび図9Bを参照すると、時刻t=0のとき、自由層83の磁化M1とピン層85の磁化M2とは平行であり、IAおよびIMTJは0である。
時刻t0とtW1の間に、支援電流線33内の電流IAは大きさIA2まで一定の割合で増加する。電流IA2は電流IA1と同じ大きさを有するが方向は逆である。時刻tW1とtW4の間は、支援電流線33内の電流IAはIA2に保持される。
【0071】
時刻tW1に、電流IAは自由層83内に支援磁界HAを誘導する。磁界HAは自由層83の磁化困難軸に平行である。時刻tW2までに、磁界HAを与えたことにより自由層83の磁化M1は自由層83の平面内で角度θだけ反時計回りに回転する。
時刻tW2とtW3の間に、MTJ37内の電流IMTJは大きさIMTJ2まで一定の割合で増加する。時刻tW3とtW6の間は、MTJ37内の電流IMTJはIMTJ2に保持される。IMTJ2はIMTJ1とほぼ同じ大きさを有する。
【0072】
時刻tW3に、電流IMTJはピン層85から自由層83に流れる。したがって、スピン偏極された電子はピン層85から散乱して自由層83内に注入される。これらの電子により移転されたスピンにより、自由層83の磁化M1は歳差運動を起こす。したがって、磁化M1は歳差軸の回りを回転する。歳差軸P1(したがって磁化M1の時間平均)は、自由層83の平面内で更に反時計回りに回転する。この回転は磁界HAにより支援される。
【0073】
時刻tW4に、自由層83の磁化M1は歳差軸P1の回りに回転を続ける。磁化M1の歳差軸P1は磁化M1の最初の方向に垂直である。すなわち、自由層83の磁化困難軸および支援磁界HAに平行である。時刻tW4とtW5の間に、歳差軸P1の回りの磁化M1の角度は次第に増加し、歳差軸P1は急に更に反時計回りに回転する。
【0074】
時刻tW4に、電流IMTJにより歳差軸P1はまだ反時計回りに回転する。したがって、歳差軸P1が更に反時計回りに回転するのを妨げないようにするために支援電流IAを取り除くのが好ましい。時刻tW4とtW5の間に、支援電流線33内の電流IAは一定の割合で減少してゼロになる。
時刻tW5に、支援電流IAはゼロなので支援磁界HAはない。切換え電流IMTJは残るので、自由層83の磁化M1の歳差軸P1は更に反時計回りに回転する。
時刻tW6に、磁化M1の歳差運動はもうない。自由層83の磁化M1はピン層85の磁化M2に逆平行である。
時刻tW6とtW7の間に、電流IMTJは一定の割合で減少してゼロになる。
【0075】
STT切換えを起こすのに必要な電流は、上に述べたように、電流パルスの継続時間と自由層83の磁化の最初の方向とに関係する。上の式(1)の中の定数Cを拡張して、自由層83内でSTT切換えを起こすのに必要な電流(ISTT)についての次の式を得ることができる。
【数4】
ただし、ICOはDCしきい値電流、C’は定数、tpは切換え時間、θ0は自由層83の磁化と自由層83の磁化容易軸との間の最初の角度である。したがって、上の式(3)によると、最初の磁化角度θ0が大きいほどSTT切換えを起こすのに必要な電流は小さい。したがって、支援電流IAをSTT切換え電流IMTJの前に与えて自由層の磁化を回転させ、これによりSTT切換え電流を下げることができる。言い換えると、この例では、支援電流線バイアスのリーディング・エッジすなわちライジング・エッジはビット線バイパスまたはセンス線バイアスのリーディング・エッジすなわちライジング・エッジの前に起こり、支援電流線バイアスのトレーリング・エッジすなわちフォーリング・エッジはビット線バイアスまたはセンス線バイアスのリーディング・エッジすなわちライジング・エッジの後に起こる。
【0076】
しかし、支援電流IAはSTT切換えプロセス中にオフにすることが好ましい。その理由は、STT切換えが終わった後に支援磁界HAが存在すると自由層83の領域構造が不安定になるからである。このためナノ秒領域内のSTT切換え電流の確率分布が増加し、STT書込みプロセスの電流余裕が狭くなる。したがって、この例では支援電流線バイアスのトレーリング・エッジすなわちフォーリング・エッジはビット線バイパスまたはセンス線バイアスのトレーリング・エッジすなわちフォーリング・エッジの前に起こる。
【0077】
上の例に示したように、支援磁界HAの方向は、切換え電流IMTJの方向に依存して自由層83の磁化困難軸に平行な2つの方向のどちらかに揃えてよい。切換え電流IMTJは自由層83内にアンペア・フィールドを誘導する。支援磁界HAを揃えて自由層83内のアンペア・フィールドをなくすことによりSTT切換えのための自由層83内の領域構造をより優れた(すなわち、より安定な)ものにすることができる。したがって、APからPへの切換えのための支援磁界HAは、PからAPへの切換えのための支援磁界HAと逆方向になるように配置してよい。しかし、アンペア・フィールドの影響は大きくないので、STT切換えのために支援磁界HAは逆方向に(すなわちアンペア・フィールドを打ち消さない方向に)整列してよい。
後で更に詳細に説明するが、支援電流IAをオンにする時刻と切換え電流IMTJオンにする時刻との時間間隔Δtが十分短い(例えば、Δt≦5ns)場合は、切換え電流を更に減らすことができる。
【0078】
図10Aと図10Bは、支援磁界がある場合とない場合のSTT切換えのそれぞれのシミュレーション結果を示す。シミュレーションは、0.5の偏りを有するスピン偏極された電流を用いて、温度300KでSTT切換えを行った場合である。シミュレーション結果は、STT切換えに必要な正規化された電流I/ICO−1をパルス継続時間の逆tp−1に対して示す。
【0079】
特に図10Aを参照すると、APからPへの切換えでは、所定のパルス継続時間について、大きさ80Oeの支援磁界パルスを用いたときの切換え電流127は支援磁界を用いないときの切換え電流129より最大で50%少なくなる。
特に図10Bを参照すると、PからAPへの切換えでは、所定のパルス継続時間について、大きさ80Oeの支援磁界パルスを用いたときの切換え電流131は支援磁界を用いないときの切換え電流133より最大で100%少ない。
【0080】
素子の製造
図11Aから11Hを参照して、図3Aから3Dに示すメモリ・アレイを製造する方法を以下に説明する。図11A,11C,11E,および11Gは製造プロセスの各段階での図3Aに示すメモリ・アレイの、線B−B’に沿う断面を示す。図11B,11D,11F,および11Hは製造プロセスの各段階での図3Aに示すメモリ・アレイの、線C−C’に沿う断面を示す。
【0081】
まず図11Aおよび11Bでは、STIエッチ・プロセスを用いてシリコン基板45内に浅い溝47を作り、これを誘電材料で充填する。STI領域を含まない基板の部分は活動領域43を定義する。
ゲート絶縁層53aおよびワード線53を順に積み重ねて、基板およびSTI領域上にゲート・スタックを形成する。ゲート・スタックの側壁上および頂部にゲート・スペーサ53bを形成する。基板45内に不純物イオンを注入して、絶縁トランジスタのソース領域61およびドレン領域63を形成する。
【0082】
次に図11Cおよび11Dでは、基板の全表面上に第1の絶縁マトリクス55を形成する。第1の絶縁マトリクス55を順にパターン化し、エッチして、各ドレン領域63の一部を露出させるビア51を開く。次に基板上に1つ以上の導電層を形成してビア51を充填する。次に、一般に平面化プロセスを用いて導電層の上部を取り除いて、ビア51内に形成されたものを除いて全ての導電層を取り除き、第1の絶縁マトリクス55の頂部表面を露出させる。
次に第1の絶縁マトリクス55の上に別の導電層を形成する。この導電層をパターン化し、エッチして、センス線49を形成する。センス線49はワード線に垂直に走り、ビア51内の導電層と接触する。次に基板上に第2の絶縁マトリクス50を形成する。ビア51に関して上に説明したのと同じ方法で、第1の絶縁マトリクスおよび第2の絶縁マトリクス内にビア41を形成して各ソース領域61の表面と接触させる。
【0083】
次に図11Eおよび11Fでは、基板上に導電層を形成する。次にこの導電層をパターン化し、エッチして、ビア41と接触する底部電極39を形成する。
次に以下のステップに従ってMTJ37を製造する。
バッファ層89および反強磁性のピニング層87を順に堆積させる。加熱しかつ外部磁界を与えることによりピニング層87の磁化をセットし、ピニング層87の冷却中これを維持する。次にピニング層87の上に、第1の強磁性副層91、反強磁性結合層95、第2の強磁性副層93を連続して堆積させる。
【0084】
次に障壁材料を堆積させる。これは、材料をr−fスパッタリングすることにより、またはマグネシウムを堆積させた後にプラズマ酸化などのプロセスを用いてマグネシウムを酸化させることにより行う。
次に強磁性自由層83を堆積させる。強磁性自由層83の上にキャッピング層82を堆積させる。
次に、得られたスタックをパターン化してセルにしてMTJ37を形成する。パターン化は、保護キャッピング層の上にフォトレジストの層を堆積させ、フォトリソグラフィを用いてフォトレジストをパターン化し、保護されていない材料を取り除くことにより行う。
【0085】
次に図11Gおよび11Hでは、MTJ37を含む基板の上面の上に第3の絶縁マトリクス123を形成する。第3の絶縁マトリクス123をパターン化して、キャッピング層82の表面を露出させるビット線接触穴125を形成する。次に基板上およびビット線接触穴125内に導電層を形成する。次にこの導電層をパターン化し、エッチして、ビット線31を形成する。ビット線31はビット線接触穴125を覆い、またセンス線49に平行である。
【0086】
基板の全表面上に第4の絶縁マトリクス35を形成する。基板上に導電層を形成し、次にパターン化し、エッチして、ビット線31の上に平行に支援電流線33を形成する。
上に説明した製造プロセスでは、導電層は周知の方法(化学蒸着、物理蒸着、プラズマ強化化学蒸着、またはスパッタリングなど)を用いて形成してよい。
【0087】
第2の実施の形態
素子のレイアウト
図12Aから12Cは、本発明に係るメモリ・アレイの第2の実施の形態を示す。メモリ・アレイはMRAMである。
特に図12Aを参照すると、複数のビット線201が第1の方向(ここではx軸と定義する)に配置される。ビット線201はアレイの第1の次元(この例ではアレイの行)を定義する。支援電流線203が各ビット線201の上にあり、絶縁マトリクス205により各ビット線201から電気的に絶縁される。
【0088】
複数のMTJ207が設けられる。MTJ207は、第1の実施の形態に関して上に説明したMTJ37と同じ構造を有する。MTJ207は磁化容易軸がビット線201に平行に(すなわち、x軸に平行に)なるように配置される。
特に図12Bを参照すると、各MTJ207はビット線201の下側に接続される。したがって、MTJ207は支援電流線203から電気的に絶縁される。
特に図12Aを参照すると、各MTJは底部電極209に接続される。底部電極209は長辺および短辺を有するx−y平面内の長方形である。底部電極209の長辺および短辺はMTJ207の長辺および短辺とほぼ同じ寸法である。
【0089】
特に図12Bを参照すると、各底部電極209を基板215上の活動領域213にビア211が接続する。
活動領域213はSTI領域216により基板215上で互いに電気的に絶縁される。
特に図12Bを参照すると、各ビット線201の下にセンス線217が走る。センス線217は、ビット線201、MTJ、または底部電極209と接触しない。センス線217を活動領域213にビア219が接続する。
【0090】
特に図12Aを参照すると、各センス線217は長手方向軸の回りを端から端にジグザグに進む。長手方向軸はx軸に平行である。各活動領域213もx軸に平行な長手方向軸の回りを端から端にジグザグに進む。
センス線217のジグザグのピッチは活動領域213のジグザグのピッチと同じである。各ジグザグは位相が180°ずれていて、センス線217のジグザグと活動領域213のジグザグとはビア219で一致して接触する。
センス線217と活動領域213とが互いから最も離れたところに、底部電極209を活動領域213に接続するビア211が設けられる。したがって、センス線217は底部電極209を活動領域213に接続するビア211から間隔をあける。
【0091】
特に図12Cを参照すると、基板215上に複数のワード線221が設けられて、ゲート酸化物221aにより基板215から絶縁される。ワード線221はビット線201に垂直である。ワード線221は第2の方向(ここではy軸と定義する)に配置される。ワード線221は絶縁マトリクス223によりセンス線217から絶縁される。各ワード線221は、センス線217を活動領域213に接続するビア219と、底部電極209を活動領域213に接続するビア211との間に設けられる。
ワード線221はアレイの第2の次元(この例では、アレイの列)を定義する。MTJ207毎に2本のワード線221が設けられる。したがって、アレイの各列はMTJ207の列の両側の2本のワード線221により定義される。
【0092】
特に図12Cを参照すると、底部電極209を活動領域213に接続する各ビア211の下の活動領域213内にソース領域227が設けられる。センス線217を活動領域213に接続する各ビア219の下の活動領域213内にドレン領域229が設けられる。各ソース領域227とドレン領域229との間の伝導は前記領域の間のワード線221を通して起こる。したがって、前記ワード線221は絶縁トランジスタ233のゲート231として働く。
MTJ207毎に2つのトランジスタ233が設けられる。したがって、各メモリ・セル235は1つのMTJ207と2つのトランジスタ233とにより定義される。各トランジスタ233のドレン領域229は隣接するメモリ・セル235の間で共用される。各メモリ・セル235の面積は8F2である。
メモリ・アレイの特徴寸法Fは50nmから100nmの間である。
【0093】
図13はメモリ・アレイの制御回路を示す。
メモリ・アレイの行毎に書込みドライバ236およびセンス増幅器237が設けられる。各ビット線201は各書込みドライバ236の第1の出力238に接続される。各センス線217は各書込みドライバ236の第2の出力239に接続される。各ビット線201は各センス増幅器237の第1の入出力ポート240にも接続される。
センス増幅器237の第2の出力と各書込みドライバ236の第1の入力との間に接続241が設けられる。
書込みドライバ236は書込み増幅器可能(WAE)電圧を受けるための第2の入力242を有する。
【0094】
センス増幅器237はセンス増幅器可能(SAE)電圧を受けるための第2の入力243を有する。センス増幅器237はセンス増幅器入出力(SAIO)電圧を与えるための第3の入出力ポート244を有する。アレイの行毎に支援ドライバ246が設けられる。各支援ドライバ246は支援電流線203に接続される第1の出力を有する。
単一のワード線ドライバ245が設けられる。各ワード線211はワード線ドライバ245の各出力に接続される。
【0095】
各MTJ207は、MTJ207の両側の2つの絶縁トランジスタ233の一方を通して、ビット線201を同じ行内のセンス線217に接続する。各絶縁トランジスタ233のベースは1本のワード線221に接続される。メモリ・セル235の列を定義するワード線221の両方にバイアスを与え、かつメモリ・セル235の行を定義するビット線201またはセンス線203にバイアスを与えると、MTJ207の中を電流が流れる。このようにして、各MTJ207は2本のワード線221と1本のビット線201またはセンス線217とによりアドレス指定することができる。
【0096】
2本のワード線221を用いて各MTJ207をアドレス指定すると絶縁トランジスタ233の中を流れる電流が減少する。これは利点である。なぜなら、STT切換えに用いてよい電流の上限は絶縁トランジスタ233の最大通過電流により決まるからである。
【0097】
素子の動作
図12Aから12Cに示すメモリ・セルの読取りおよび書込みは、図3Aから3Dに示すメモリ・セルに関して前に述べたものと同じである。
【0098】
素子の製造
図12Aから12Cに示すメモリ・セルの製造プロセスのステップは、図3Aから3Dに示すメモリ・セルに関して前に述べたものと同じである。
【0099】
代替的なMTJ構造
図14は代替的なMTJ247のx−z平面に沿う断面を示す。MTJ247は、第1の実施の形態のMTJ37または第2の実施の形態のMTJ207の代わりに用いることができる。
MTJ247は、自由層249、トンネル障壁層251、およびピン層253を含む一連の層で構成する。この例では、自由層が基板から最も遠く、ピン層が基板に最も近い。
【0100】
自由層249は強磁性材料で構成する。自由層249は比較的低い保磁力を有するので、切換え電流または磁界を与えると切り換えることができる。
トンネル障壁層251は酸化マグネシウム(MgO)などの絶縁材料で形成され、電子がトンネリングできるように十分薄い。
ピン層253は強磁性材料で構成する。ピン層253は自由層249より厚い。このため、自由層249より高い保磁力を有する。したがって、自由層249は切換え電流および支援磁界を与えると切り換えることができるが、ピン層253は切換え電流および支援磁界を与えても切り換えることはできない。
【0101】
図15は別の代替的なMTJ255のx−z平面に沿う断面を示す。MTJ255も、第1の実施の形態のMTJ37または第2の実施の形態のMTJ207の代わりに用いることができる。
MTJ255は、自由層257、トンネル障壁層259、ピン層261、およびピニング層263を含む一連の層で構成する。この例では、自由層が基板から最も遠く、ピニング層が基板に最も近い。
【0102】
自由層257は強磁性材料で構成する。自由層257は比較的低い保磁力を有するので、切換え電流または磁界を与えると切り換えることができる。
トンネル障壁層259は酸化マグネシウム(MgO)などの絶縁材料で形成され、電子がトンネリングできるように十分薄い。
ピン層261は強磁性材料で構成する。ピン層261は比較的高い保磁力を有するので、切換え電流または磁界を与えても切り換えることができない。
【0103】
ピニング層263は反強磁性材料で構成する。ピニング層263はピン層261の磁化をピン留めして、磁界または切換え電流を与えたときにピン層261の磁化が切り換わるのを妨げる。
代替的なMTJ247,255の利点は、第1の実施の形態に用いられるMTJ37または第2の実施の形態に用いられるMTJ207より構造が簡単であるということである。したがって、代替的なMTJ247,255は一層簡単に製造することができる。しかし、代替的なMTJ247,255はMTJ37およびMTJ207ほど高い磁気抵抗比を示さない。
【0104】
強化された切換え
前に説明したように、支援磁界HAを用いることにより、自由層83(図9Aおよび9B)内の磁化M1(図9Aおよび9B)を切り換えるのに必要な電流IMTJを下げることができる。
切換え電流をオンにするのと同時にまたはやや前(例えば、約5nsを超えない前)に支援磁界HA(図9Aおよび9B)をオンにした場合は切換え電流IMTJを更に下げることができる。後でやや詳細に説明するが、適度の支援磁界(例えば、80Oe以上)でも、支援磁界をオンにした後にすぐ電流をオンした場合は、切換え電流をDCしきい値電流IC0より下げることができる。
【0105】
以下の説明では、平行から逆平行(PからAP)への切換えを説明する。しかし理解されるように、以下の説明は逆平行から平行(APからP)への切換えにも適用することができる。
図16を参照すると、支援磁界HAをオンにした後、自由層の磁化M1は軸265の回りに歳差運動を始める。軸265は磁化容易軸267に関して角度θ0だけ傾いている。ただし、θ0=arcsin(HA/Hk)で、HAは支援磁界(または磁化困難軸に沿う磁界の成分)であり、Hkは自由層83の異方性磁界である。
【0106】
磁化M1が最初の数回転を行う最初の間は、磁化M1と自由層の磁化容易軸267との間の角度θは約2θ0に達する。しかし、磁化M1の動きは磁化M1が軸265と整列するまで減衰する。
歳差周期tprecessは、式
【数5】
を用いて得ることができる。ただし、gは回転磁気定数(2.2x105mA−1s−1)、HAは外部磁界(すなわち、支援磁界)、Msは飽和磁化、μ0は自由空間内の透磁率である。この例では、tprecessは約250psである。
【0107】
減衰時間tdampは式
【数6】
を用いて得ることができる。ただし、αは減衰係数、fは磁界をオンにすることにより生じる歳差運動の周波数(すなわち、f=fprecess)である。この例では、α〜0.01、またtdamp〜4nsである。
【0108】
ランドー(Landau)−リフシッツ(Lifshitz)−ギルバートの減衰係数α(通常、単に「減衰係数」と呼ぶ)は日常の実験により見つけることができる。例えば、自由層を形成する材料の或るサンプルでは、マイクロ波を用いてサンプルを励磁し、磁界を与えて、例えば透過または反射したマイクロ波の強さを測定することにより、磁化率の共振曲線が得られる。固定磁界で周波数を掃引した場合は、周波数ω0で最大値を有しかつΔωの半値全幅(FWHM)を有する共振が観測され、減衰係数αはα=Δω/2ω0から得られる。追加的にまたは代替的に、固定周波数で磁界を掃引した場合は、周波数H0で最大値を有しかつΔHの半値全幅(FWHM)を有する共振が観測され、減衰係数αはα=ΔH・γ/2ω0から得られる。ただし、ω0は共振周波数(前に見つけたもの)、γは磁気回転定数である。
【0109】
スピン・トランスファ・トルクはθと共に増加し、θ=90°で最大値を有する。したがって、支援磁界HAをオンにした後の最初の間は、スピン・トランスファ・トルクは大きい。したがって、磁化M1の歳差運動が減衰する前のこの最初の期間(すなわち、Δt<tdamp)中にSTT切換え電流をオンにし、好ましくは最初の期間が終わる前にSTT切換え電流の上昇が終わるようにした場合は、スピン・トランスファ・トルクは非常に効果的である。
STT切換えプロセスの間(すなわち、STT切換え電流の上昇が終わった後)に、支援電流IAをオフにしてSTT切換えの後の磁化M1の動きを安定させる。STT切換えプロセスが終わった後に、STT切換え電流もオフにする。
【0110】
一般に、STT切換え電流およびその分布は、支援磁界HAを用いないときに比べて半分以下に減らすことができる。
このように、周波数100MHz、およびtW1=tW3=1ns、tW2=0、tW4=3ns、tW6=9ns、tW7=10ns、にプログラムした書込みプロセスを用いてよい。好ましくは、0≦tW2<tW3<5ns(or tdamp)である。
認識されるように、歳差強化された切換えを達成するための時間間隔Δtは、tprecessおよびtdampの値に従って5nsより小さくまたは大きくてよく、時間間隔は減衰時間にほぼ等しい(すなわち、Δt≒tdamp>tprecess)。
【0111】
支援電流と切換え電流とをオンにする時間間隔Δtは支援電流および切換え電流の足(例えば、最大値の10%と定義してよい)または肩(例えば、最大値の90%と定義してよい)を用いて定義してよい。図8Aおよび8Bに示すように、この実施の形態では、支援電流および切換え電流の足を用いて時間間隔Δtを定義する。
理解されるように、AP状態からP状態に切り換える場合は、電流の方向は逆である。
【0112】
図17は、自由層の磁化が絶対ゼロでまだ歳差運動をしている(すなわち、Δt<tdamp)ときに電流を与えたときの、異なる支援磁界(HA=0,40,60,80,120Oe)について平行から逆平行に切り換えるために必要な最小電流のシミュレーションのプロットを示す。
図17に示すように、切換えに必要な電流Ipusleは支援磁界HAが増加するに従って減少する。HA=120Oeでの必要な電流IpusleはDCの約半分であり、パルス継続時間τpと無関係である(図8Aおよび8B)。図17に示す結果は、上の式1を得るのに用いた小さな振幅近似がこれらの条件(すなわち、Δt<tdamp)でのSTT切換えには利用できないことを示す。
【0113】
図18は、自由層の磁化が歳差運動をしているとき(すなわち、Δt<tdamp)に切換え電流を与えたときと、磁化が安定した後(すなわち、Δt>>tdamp)に切換え電流を与えたときの、平行から逆平行に切り換えるために必要な電流のシミュレーションのプロットを示す。
図18に示すように、支援電流をオンにした後にすぐ切換え電流をオンにした場合(すなわち、Δtが「小さい」、言い換えるとΔt<tdamp)は、切換え電流と支援電流とをオンにする間に長い遅れがある場合(すなわち、Δtが「大きい」、言い換えるとΔt>>tdamp)に比べて磁化を切り換えるのに必要な電流を減らすことができる。
【0114】
この例では、自由層の異方性磁界Hkは約800Oeである。支援磁界HAが異方性磁界Hkの10分の1であることに基づくと、数百μAの支援電流IAで、切換え電流をIC0より低くするのに十分大きい約100Oeの支援磁界HAを生成することができる。
支援磁界をオンにした後にすぐ切換え電流をオンにする書込みプロセスを用いれば、MRAM内の電力消費を更に減らすことができる。
【0115】
このプロセスはナノ秒領域内の切換えの確率分布を減らすのにも役に立つ。切換え電流に本質的な確率分布が存在する原因は、熱変動のために自由層の最初の磁化方向に分布があるからである。支援磁界は自由層の磁化の方向を固定するのに役立つ。したがって、支援磁界パルスを用いることにより、切換え電流の分布を小さくすることができる。これはMRAM内の書込み電流余裕を広げるのに役立つ。
好ましくは、立ち上がり時間(例えば、tW1およびtW3−tW2)はできるだけ短く(例えば、数百ピコ秒以下)なければならない。
【0116】
別の例(図示せず)では、MTJは自由層の上に追加の強磁性層を備える。追加の強磁性層は前記強磁性層から非磁性導体により分離される。追加の強磁性層により、電流がピン層から自由層に流れるときに自由層内に注入されるスピン偏極された電子の割合を増やすことができる。
更に別の例(図示せず)では、MTJの代わりにスピン・バルブが設けられる。スピン・バルブは、強磁性自由層と、非磁性導体により分離された強磁性ピン層とを含む一連の層で構成する。
【0117】
認識されるように、上に述べた実施の形態に多くの変更を行ってよい。例えば、支援電流パルスの強さおよび幅は自由層の磁気特性に従って調整してよい。更に、ビット線およびセンス線に関するMTJの方向は変えてよい。しかし支援電流線はMTJの磁化容易軸に平行でなければならない。
【図面の簡単な説明】
【0118】
例として添付の図面の図3Aから18を参照して本発明を説明する。
【図1】従来の磁気ランダム・アクセス・メモリ(MRAM)アレイの略図である。
【図2】2つの隣接する従来のMRAMセルの、線A−A’に沿う断面である。
【図3A】本発明に係る磁気メモリ素子の或る実施の形態を含むメモリ・アレイの平面図である。
【図3B】図3Aに示すメモリ・アレイの、線B−B’に沿う断面図である。
【図3C】図3Aに示すメモリ・アレイの、線C−C’に沿う断面図である。
【図3D】図3Aに示すメモリ・アレイの一部の側面図である。
【図4】図3Aに示すメモリ・アレイに用いられる磁気トンネル接合の断面図である。
【図5】図3Aに示すメモリ・アレイの制御回路を示す。
【図6】読取りサイクル中に図3Aに示すメモリ・アレイに与えられるバイアスを示す。
【図7】書込みサイクル中に図3Aに示すメモリ・アレイに与えられるバイアスを示す。
【図8A】書込みサイクル中に図3Aに示すメモリ・アレイの中を流れる電流を示す。
【図8B】書込みサイクル中に図3Aに示すメモリ・アレイの中を流れる電流を示す。
【図9A】書込みサイクルの種々の時刻での、図3Aに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。
【図9B】書込みサイクルの種々の時刻での、図3Aに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。
【図10A】STT切換え電流の、パルス継続時間に対するプロットである。
【図10B】STT切換え電流の、パルス継続時間に対するプロットである。
【図11A】図3Aに示す素子を製造する方法を示す。
【図11B】図3Aに示す素子を製造する方法を示す。
【図11C】図3Aに示す素子を製造する方法を示す。
【図11D】図3Aに示す素子を製造する方法を示す。
【図11E】図3Aに示す素子を製造する方法を示す。
【図11F】図3Aに示す素子を製造する方法を示す。
【図11G】図3Aに示す素子を製造する方法を示す。
【図11H】図3Aに示す素子を製造する方法を示す。
【図12A】本発明に係る磁気メモリ素子の或る実施の形態を含むメモリ・アレイの平面図である。
【図12B】図12Aに示すメモリ・アレイの、線D−D’に沿う断面図である。
【図12C】図12Aに示すメモリ・アレイの、線E−E’に沿う断面図である。
【図13】図12Aに示すメモリ・アレイの制御回路を示す。
【図14】本発明に係る別の磁気トンネル接合の断面図を示す。
【図15】本発明に係る別の磁気トンネル接合の断面図を示す。
【図16】支援磁界を与えた後、自由層の磁化が歳差運動をしているときに切換え電流を与えたときの、図3Aに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。
【図17】自由層の磁化が歳差運動をしているときに切換え電流を与えたときの、異なる支援磁界について平行から逆平行に切り換えるために必要な最小電流のプロットである。
【図18】自由層の磁化が歳差運動をしているときに切換え電流を与えたときと、磁化が安定した後に切換え電流を与えたときの、平行から逆平行に切り換えるために必要な最小電流のプロットである。
【符号の説明】
【0119】
31 ビット線
33 支援電流線
37 磁気トンネル接合
49 センス線
81 絶縁トランジスタ
【特許請求の範囲】
【請求項1】
磁気メモリ素子であって、
第1(31:201)および第2(49;217)のリードと、
磁気抵抗多層構造(37;207;247;255)であって、前記リードの間に配置され、電流が前記多層構造の各層を通って前記第1のリードから前記第2のリードに流れ、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する第1の強磁性層(83;249;257)を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、
を備え、
その特徴は、前記多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため前記多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源(33;203)である、
磁気メモリ素子。
【請求項2】
多層構造(37;207)は磁気トンネル接合で構成し、前記磁気トンネル接合は、第1の強磁性層(83;249;257)と、第2の領域(85;253;261)と、前記第1の強磁性層と前記第2の領域とを分離する絶縁層(84;251;259)とを備える、請求項1記載の磁気メモリ素子。
【請求項3】
第1の強磁性層(83)は比較的低い保磁力を有し、第2の領域(85)は比較的高い保磁力を有する積層フェリ磁性(SAF)層で構成し、
前記SAF層は、
第1の強磁性副層(91)と、
第1の強磁性層の磁化と実質的に等しい大きさで逆平行の磁化をもつ第2の強磁性副層(93)と、
前記第1の強磁性副層と第2の強磁性副層とを分離する反強磁性結合副層(95)とで構成し、
また前記多層構造は前記SAF層(85)の磁化をピン留めするための前記SAF層に結合される反強磁性層(87)を更に備え、前記SAF層は前記絶縁層と前記ピン層とを分離する、
請求項2記載の磁気メモリ素子。
【請求項4】
第1の強磁性層(249;257)は比較的低い保磁力を有し、第2の領域(253;261)は比較的高い保磁力を有する第2の強磁性層を備える、請求項2記載の磁気メモリ素子。
【請求項5】
第2の強磁性層(253)は第1の強磁性層(249)より厚い、請求項4記載の磁気メモリ素子。
【請求項6】
多層構造(37;255)は第2の強磁性層(85;261)の磁化をピン留めするための前記第2の強磁性層に結合される反強磁性層(87;263)を更に備え、前記第2の強磁性層(85;261)は前記絶縁層と前記反強磁性層とを分離する、請求項4または5記載の磁気メモリ素子。
【請求項7】
多層構造(37;207;247;255)は、第2の強磁性層(85;253;261)から第1の強磁性層(83;249;257)に電流が流れたときに電子をスピン偏極させるための、前記第1の強磁性層から間隔をあけた第3の強磁性層を更に備える、先行請求項のどれか記載の磁気メモリ素子。
【請求項8】
多層構造(37;207;247;255)は直立の柱で形成される、先行請求項のどれか記載の磁気メモリ素子。
【請求項9】
前記柱は短軸(L1)および長軸(L2)を有する楕円形のベースを有し、第1の強磁性層(83;249;257)の磁化困難軸は短軸に沿う方向である、請求項8記載の磁気メモリ素子。
【請求項10】
前記軸の比は1:1.5から1:2.5の範囲である、請求項9記載の磁気メモリ素子。
【請求項11】
前記軸の比は1:2である、請求項10記載の磁気メモリ素子。
【請求項12】
磁界源(33;201)は第1の強磁性層(83;249;257)の磁化容易軸に平行に配置された長手方向軸を有する細長い導体で構成する、先行請求項のどれか記載の磁気メモリ素子。
【請求項13】
細長い導体(33;203)はワイヤである、請求項12記載の磁気メモリ素子。
【請求項14】
細長い導体(33;203)は金属で形成される、請求項12または13記載の磁気メモリ素子。
【請求項15】
細長い導体(33;203)は合金で形成される、請求項12から14のどれか記載の磁気メモリ素子。
【請求項16】
細長い導体(33;203)は10nmから100nmの間の厚さを有する、請求項12から15のどれか記載の磁気メモリ素子。
【請求項17】
細長い導体(33;203)は10nmから100nmの間の幅を有する、請求項12から16のどれか記載の磁気メモリ素子。
【請求項18】
細長い導体(33;203)は第1の強磁性層(83;249;257)から200nmより離れないところを通る、請求項12から17のどれか記載の磁気メモリ素子。
【請求項19】
細長い導体(33;203)は第1の強磁性層(83;249;257)から20nmから100nm離れたところを通ってよい、請求項18記載の磁気メモリ素子。
【請求項20】
導体(33;203)は、この導体に与えられた1V程度のバイアスに応じて電流がこの導体内を流れると、第1の強磁性層(83;249;257)の異方性磁界の0.1から0.2の間の磁界が前記第1の強磁性層内に生成されるように形成される、請求項12から19のどれか記載の磁気メモリ素子。
【請求項21】
導体(33;203)は、この導体に与えられた1V程度のバイアスに応じて電流がこの導体内を流れると、少なくとも20Oeの磁界が第1の強磁性層(83;249;257)内に生成されるように形成される、請求項12から19のどれか記載の磁気メモリ素子。
【請求項22】
導体(33;203)は、この導体に与えられた1V程度のバイアスに応じて電流がこの導体内を流れると、20Oeから50Oeの間の磁界が第1の強磁性層(83;249;257)内に生成されるように形成される、請求項12から19のどれか記載の磁気メモリ素子。
【請求項23】
磁気ランダム・アクセス・メモリ(MRAM)であって、
先行請求項のどれかに係る磁気メモリ素子のアレイであって、各多層構造(37;207;247;255)は第1のリード(31;201)の1つを前記第2のリード(49;217)の1つに接続する、磁気メモリ素子のアレイと、
第3のリードの集合(53;221)とを備え、
各多層構造は前記第1または第2のリードの1つと前記第3のリードの集合の1つとによりアドレス指定することができる、
磁気ランダム・アクセス・メモリ(MRAM)。
【請求項24】
磁気ランダム・アクセス・メモリ(MRAM)であって、
第1(31;201)、第2(49;217)、および第3(53;221)のリードの集合と、
磁気抵抗多層構造(37;207;247;255)のアレイであって、それぞれは前記第1のリードの集合の1つを前記第2のリードの集合の1つに接続して前記第1または第2のリードの集合の1つと前記第3のリードの集合の1つとにより各多層構造をアドレス指定できるようにし、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層(83;249;257)を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造のアレイと、
を備え、
その特徴は、前記多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため前記多層構造の中を流れる電流とは無関係に磁気抵抗多層構造の前記アレイの少なくとも1つの強磁性層内の磁化困難軸に沿う磁界をそれぞれ制御して与えるための複数の磁界源(33;203)である、
磁気ランダム・アクセス・メモリ(MRAM)。
【請求項25】
各第1のリード(31;201)および各第2のリード(49;217)は前記アレイの列の間で共用される、請求項23または24記載の磁気ランダム・アクセス・メモリ(MRAM)。
【請求項26】
各前記第3のリード(53;221)は前記アレイの行の間で共用される、請求項23から25記載の磁気ランダム・アクセス・メモリ(MRAM)。
【請求項27】
絶縁トランジスタ(81;223)のアレイを更に備え、各多層構造(37;207;247;255)は第1のリード(31;201)の1つまたは第2のリード(49;217)の1つにより前記絶縁トランジスタの1つのソースまたはドレンに接続され、各第3のリード(53;221)は前記アレイの行内の前記絶縁トランジスタのベースに接続される、請求項26記載の磁気ランダム・アクセス・メモリ(MRAM)。
【請求項28】
前記アレイの列毎に磁界源(33;203)が設けられ、各磁界源は強磁性層(83;249;257)の磁化容易軸に平行に配置された長手方向軸を有する細長い導体で構成する、請求項23から27記載の磁気ランダム・アクセス・メモリ(MRAM)。
【請求項29】
磁気メモリ素子を動作させる方法であって、前記磁気メモリ素子は、第1(31;201)および第2(49;217)のリードと、磁気抵抗多層構造(37;207;247;255)であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層(83;249;257)を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、前記多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与えるための電流源(33;203)とを備え、前記方法は、
前記磁界源を用いて前記強磁性層内の磁化困難軸に沿う磁界をオンにし、
前記磁界をオンにした後0nsから5nsの間に前記磁気抵抗多層構造の中に電流を流す、
ことである磁気メモリ素子を動作させる方法。
【請求項30】
磁気メモリ素子を動作させる方法であって、前記磁気メモリ素子は、第1(31;201)および第2(49;217)のリードと、磁気抵抗多層構造(37;207;247;255)であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層(83;249;257)を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、前記多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与える磁界源(33;203)とを備え、前記方法は、
前記磁界源を用いて前記強磁性層内の磁化困難軸に沿う磁界をオンにし、
時間Δt内に前記磁気抵抗多層構造の中に電流を流すことであり、ただし、Δt<tdampであり、
【数1】
ただし、αは減衰係数、fは前記磁界をオンにすることにより生じる歳差運動の周波数である、
磁気メモリ素子を動作させる方法。
【請求項31】
前記磁界をオンにした後0nsから3ns以内に前記磁気抵抗多層構造の中に電流を流す、
ことを含む、請求項29または30記載の磁気メモリ素子を動作させる方法。
【請求項32】
前記磁界をオンにした後0nsから2ns以内に前記磁気抵抗多層構造の中に電流を流す、
ことを含む、請求項29、30または31記載の磁気メモリ素子を動作させる方法。
【請求項33】
磁気メモリ素子に書き込む方法であって、前記磁気メモリ素子は、第1(31;201)および第2(49,217)のリードと、磁気抵抗多層構造(37;207;247;255)であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層(83;249;257)を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源(33;203)とを備え、前記方法は、
前記磁界源を用いて前記強磁性層内の磁化困難軸に沿う磁界を与え、
前記第1のリードと第2のリードとの間にバイアスを与えて前記磁気抵抗多層構造の中に電流を流し、
前記磁界を取り除き、
前記バイアスを取り除き、
前記磁界を与えるのは前記バイアスを与えるステップの前に行う、
ことを含む磁気メモリ素子に書き込む方法。
【請求項34】
前記磁界を与えるのは前記バイアスを与えるより少なくとも1ns前に行う、請求項33記載の磁気メモリ素子に書き込む方法。
【請求項35】
前記磁界を取り除くのは前記バイアスを取り除く前に行う、請求項33または34記載の磁気メモリ素子に書き込む方法。
【請求項36】
前記バイアスを与えるのは前記磁界を与えてから2ns後に行い、
前記磁界を取り除くのは前記磁界を与えてから3ns後に行い、
前記バイアスを取り除くのは前記磁界を与えてから6ns後に行う、
請求項33記載の磁気メモリ素子に書き込む方法。
【請求項37】
強磁性層(83;249;257)内に与えられる磁界の大きさは前記強磁性層の異方性磁界の0.1から0.2である、請求項29から36のどれか記載の磁気メモリ素子に書き込む方法。
【請求項38】
メモリであって、
磁気メモリ素子であって、
第1(31;201)および第2(49;217)のリードと、
磁気抵抗多層構造(37;207;247;255)であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含む磁気抵抗多層構造と、
多層構造を第1の状態と第2の状態の間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源(33;203)と、
を備える磁気メモリ素子と、
請求項29から37のどれか記載の方法を実行するよう構成された磁気メモリ素子を制御するための回路と、
を備えるメモリ。
【請求項1】
磁気メモリ素子であって、
第1(31:201)および第2(49;217)のリードと、
磁気抵抗多層構造(37;207;247;255)であって、前記リードの間に配置され、電流が前記多層構造の各層を通って前記第1のリードから前記第2のリードに流れ、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する第1の強磁性層(83;249;257)を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、
を備え、
その特徴は、前記多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため前記多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源(33;203)である、
磁気メモリ素子。
【請求項2】
多層構造(37;207)は磁気トンネル接合で構成し、前記磁気トンネル接合は、第1の強磁性層(83;249;257)と、第2の領域(85;253;261)と、前記第1の強磁性層と前記第2の領域とを分離する絶縁層(84;251;259)とを備える、請求項1記載の磁気メモリ素子。
【請求項3】
第1の強磁性層(83)は比較的低い保磁力を有し、第2の領域(85)は比較的高い保磁力を有する積層フェリ磁性(SAF)層で構成し、
前記SAF層は、
第1の強磁性副層(91)と、
第1の強磁性層の磁化と実質的に等しい大きさで逆平行の磁化をもつ第2の強磁性副層(93)と、
前記第1の強磁性副層と第2の強磁性副層とを分離する反強磁性結合副層(95)とで構成し、
また前記多層構造は前記SAF層(85)の磁化をピン留めするための前記SAF層に結合される反強磁性層(87)を更に備え、前記SAF層は前記絶縁層と前記ピン層とを分離する、
請求項2記載の磁気メモリ素子。
【請求項4】
第1の強磁性層(249;257)は比較的低い保磁力を有し、第2の領域(253;261)は比較的高い保磁力を有する第2の強磁性層を備える、請求項2記載の磁気メモリ素子。
【請求項5】
第2の強磁性層(253)は第1の強磁性層(249)より厚い、請求項4記載の磁気メモリ素子。
【請求項6】
多層構造(37;255)は第2の強磁性層(85;261)の磁化をピン留めするための前記第2の強磁性層に結合される反強磁性層(87;263)を更に備え、前記第2の強磁性層(85;261)は前記絶縁層と前記反強磁性層とを分離する、請求項4または5記載の磁気メモリ素子。
【請求項7】
多層構造(37;207;247;255)は、第2の強磁性層(85;253;261)から第1の強磁性層(83;249;257)に電流が流れたときに電子をスピン偏極させるための、前記第1の強磁性層から間隔をあけた第3の強磁性層を更に備える、先行請求項のどれか記載の磁気メモリ素子。
【請求項8】
多層構造(37;207;247;255)は直立の柱で形成される、先行請求項のどれか記載の磁気メモリ素子。
【請求項9】
前記柱は短軸(L1)および長軸(L2)を有する楕円形のベースを有し、第1の強磁性層(83;249;257)の磁化困難軸は短軸に沿う方向である、請求項8記載の磁気メモリ素子。
【請求項10】
前記軸の比は1:1.5から1:2.5の範囲である、請求項9記載の磁気メモリ素子。
【請求項11】
前記軸の比は1:2である、請求項10記載の磁気メモリ素子。
【請求項12】
磁界源(33;201)は第1の強磁性層(83;249;257)の磁化容易軸に平行に配置された長手方向軸を有する細長い導体で構成する、先行請求項のどれか記載の磁気メモリ素子。
【請求項13】
細長い導体(33;203)はワイヤである、請求項12記載の磁気メモリ素子。
【請求項14】
細長い導体(33;203)は金属で形成される、請求項12または13記載の磁気メモリ素子。
【請求項15】
細長い導体(33;203)は合金で形成される、請求項12から14のどれか記載の磁気メモリ素子。
【請求項16】
細長い導体(33;203)は10nmから100nmの間の厚さを有する、請求項12から15のどれか記載の磁気メモリ素子。
【請求項17】
細長い導体(33;203)は10nmから100nmの間の幅を有する、請求項12から16のどれか記載の磁気メモリ素子。
【請求項18】
細長い導体(33;203)は第1の強磁性層(83;249;257)から200nmより離れないところを通る、請求項12から17のどれか記載の磁気メモリ素子。
【請求項19】
細長い導体(33;203)は第1の強磁性層(83;249;257)から20nmから100nm離れたところを通ってよい、請求項18記載の磁気メモリ素子。
【請求項20】
導体(33;203)は、この導体に与えられた1V程度のバイアスに応じて電流がこの導体内を流れると、第1の強磁性層(83;249;257)の異方性磁界の0.1から0.2の間の磁界が前記第1の強磁性層内に生成されるように形成される、請求項12から19のどれか記載の磁気メモリ素子。
【請求項21】
導体(33;203)は、この導体に与えられた1V程度のバイアスに応じて電流がこの導体内を流れると、少なくとも20Oeの磁界が第1の強磁性層(83;249;257)内に生成されるように形成される、請求項12から19のどれか記載の磁気メモリ素子。
【請求項22】
導体(33;203)は、この導体に与えられた1V程度のバイアスに応じて電流がこの導体内を流れると、20Oeから50Oeの間の磁界が第1の強磁性層(83;249;257)内に生成されるように形成される、請求項12から19のどれか記載の磁気メモリ素子。
【請求項23】
磁気ランダム・アクセス・メモリ(MRAM)であって、
先行請求項のどれかに係る磁気メモリ素子のアレイであって、各多層構造(37;207;247;255)は第1のリード(31;201)の1つを前記第2のリード(49;217)の1つに接続する、磁気メモリ素子のアレイと、
第3のリードの集合(53;221)とを備え、
各多層構造は前記第1または第2のリードの1つと前記第3のリードの集合の1つとによりアドレス指定することができる、
磁気ランダム・アクセス・メモリ(MRAM)。
【請求項24】
磁気ランダム・アクセス・メモリ(MRAM)であって、
第1(31;201)、第2(49;217)、および第3(53;221)のリードの集合と、
磁気抵抗多層構造(37;207;247;255)のアレイであって、それぞれは前記第1のリードの集合の1つを前記第2のリードの集合の1つに接続して前記第1または第2のリードの集合の1つと前記第3のリードの集合の1つとにより各多層構造をアドレス指定できるようにし、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層(83;249;257)を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造のアレイと、
を備え、
その特徴は、前記多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため前記多層構造の中を流れる電流とは無関係に磁気抵抗多層構造の前記アレイの少なくとも1つの強磁性層内の磁化困難軸に沿う磁界をそれぞれ制御して与えるための複数の磁界源(33;203)である、
磁気ランダム・アクセス・メモリ(MRAM)。
【請求項25】
各第1のリード(31;201)および各第2のリード(49;217)は前記アレイの列の間で共用される、請求項23または24記載の磁気ランダム・アクセス・メモリ(MRAM)。
【請求項26】
各前記第3のリード(53;221)は前記アレイの行の間で共用される、請求項23から25記載の磁気ランダム・アクセス・メモリ(MRAM)。
【請求項27】
絶縁トランジスタ(81;223)のアレイを更に備え、各多層構造(37;207;247;255)は第1のリード(31;201)の1つまたは第2のリード(49;217)の1つにより前記絶縁トランジスタの1つのソースまたはドレンに接続され、各第3のリード(53;221)は前記アレイの行内の前記絶縁トランジスタのベースに接続される、請求項26記載の磁気ランダム・アクセス・メモリ(MRAM)。
【請求項28】
前記アレイの列毎に磁界源(33;203)が設けられ、各磁界源は強磁性層(83;249;257)の磁化容易軸に平行に配置された長手方向軸を有する細長い導体で構成する、請求項23から27記載の磁気ランダム・アクセス・メモリ(MRAM)。
【請求項29】
磁気メモリ素子を動作させる方法であって、前記磁気メモリ素子は、第1(31;201)および第2(49;217)のリードと、磁気抵抗多層構造(37;207;247;255)であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層(83;249;257)を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、前記多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与えるための電流源(33;203)とを備え、前記方法は、
前記磁界源を用いて前記強磁性層内の磁化困難軸に沿う磁界をオンにし、
前記磁界をオンにした後0nsから5nsの間に前記磁気抵抗多層構造の中に電流を流す、
ことである磁気メモリ素子を動作させる方法。
【請求項30】
磁気メモリ素子を動作させる方法であって、前記磁気メモリ素子は、第1(31;201)および第2(49;217)のリードと、磁気抵抗多層構造(37;207;247;255)であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層(83;249;257)を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、前記多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与える磁界源(33;203)とを備え、前記方法は、
前記磁界源を用いて前記強磁性層内の磁化困難軸に沿う磁界をオンにし、
時間Δt内に前記磁気抵抗多層構造の中に電流を流すことであり、ただし、Δt<tdampであり、
【数1】
ただし、αは減衰係数、fは前記磁界をオンにすることにより生じる歳差運動の周波数である、
磁気メモリ素子を動作させる方法。
【請求項31】
前記磁界をオンにした後0nsから3ns以内に前記磁気抵抗多層構造の中に電流を流す、
ことを含む、請求項29または30記載の磁気メモリ素子を動作させる方法。
【請求項32】
前記磁界をオンにした後0nsから2ns以内に前記磁気抵抗多層構造の中に電流を流す、
ことを含む、請求項29、30または31記載の磁気メモリ素子を動作させる方法。
【請求項33】
磁気メモリ素子に書き込む方法であって、前記磁気メモリ素子は、第1(31;201)および第2(49,217)のリードと、磁気抵抗多層構造(37;207;247;255)であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層(83;249;257)を含み、前記第1の状態と第2の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第1の状態と第2の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源(33;203)とを備え、前記方法は、
前記磁界源を用いて前記強磁性層内の磁化困難軸に沿う磁界を与え、
前記第1のリードと第2のリードとの間にバイアスを与えて前記磁気抵抗多層構造の中に電流を流し、
前記磁界を取り除き、
前記バイアスを取り除き、
前記磁界を与えるのは前記バイアスを与えるステップの前に行う、
ことを含む磁気メモリ素子に書き込む方法。
【請求項34】
前記磁界を与えるのは前記バイアスを与えるより少なくとも1ns前に行う、請求項33記載の磁気メモリ素子に書き込む方法。
【請求項35】
前記磁界を取り除くのは前記バイアスを取り除く前に行う、請求項33または34記載の磁気メモリ素子に書き込む方法。
【請求項36】
前記バイアスを与えるのは前記磁界を与えてから2ns後に行い、
前記磁界を取り除くのは前記磁界を与えてから3ns後に行い、
前記バイアスを取り除くのは前記磁界を与えてから6ns後に行う、
請求項33記載の磁気メモリ素子に書き込む方法。
【請求項37】
強磁性層(83;249;257)内に与えられる磁界の大きさは前記強磁性層の異方性磁界の0.1から0.2である、請求項29から36のどれか記載の磁気メモリ素子に書き込む方法。
【請求項38】
メモリであって、
磁気メモリ素子であって、
第1(31;201)および第2(49;217)のリードと、
磁気抵抗多層構造(37;207;247;255)であって、前記リードの間に配置され、第1の比較的高い抵抗状態および第2の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含む磁気抵抗多層構造と、
多層構造を第1の状態と第2の状態の間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源(33;203)と、
を備える磁気メモリ素子と、
請求項29から37のどれか記載の方法を実行するよう構成された磁気メモリ素子を制御するための回路と、
を備えるメモリ。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図11F】
【図11G】
【図11H】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図11F】
【図11G】
【図11H】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2007−300078(P2007−300078A)
【公開日】平成19年11月15日(2007.11.15)
【国際特許分類】
【出願番号】特願2007−90269(P2007−90269)
【出願日】平成19年3月30日(2007.3.30)
【出願人】(000005108)株式会社日立製作所 (27,607)
【出願人】(304044818)サントル ナショナル ドゥ ラ ルシェルシュ シアンティフィック (9)
【氏名又は名称原語表記】CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE
【出願人】(506333358)ユニヴェルシテ・パリ・シュド・オーンズ (7)
【氏名又は名称原語表記】UNIVERSITE PARIS SUD XI
【Fターム(参考)】
【公開日】平成19年11月15日(2007.11.15)
【国際特許分類】
【出願日】平成19年3月30日(2007.3.30)
【出願人】(000005108)株式会社日立製作所 (27,607)
【出願人】(304044818)サントル ナショナル ドゥ ラ ルシェルシュ シアンティフィック (9)
【氏名又は名称原語表記】CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE
【出願人】(506333358)ユニヴェルシテ・パリ・シュド・オーンズ (7)
【氏名又は名称原語表記】UNIVERSITE PARIS SUD XI
【Fターム(参考)】
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