表示制御回路
【課題】配線領域の面積の増大を抑制しつつ、配線領域内の各配線の長さを均一化する。
【解決手段】ＬＣＤドライバは、データレジスタ１と、ロードレジスタ２と、極性切替回路３と、レベルシフタ回路４ａ，４ｂと、正極側階調電圧発生回路５と、正極階調選択回路６と、負極側階調電圧発生回路７と、負極階調選択回路８と、出力回路９とを備えている。出力回路９内に出力バッファ１２だけでなく極性切替回路３を設けて、出力回路９を出力パッド１０と同じピッチで、出力パッド１０に近接配置し、出力回路９と正極（負極）階調選択回路６，８との間に第１および第２の配線領域２３，２４を設ける。第１および第２の配線領域２３，２４での各配線パターンの配線長を均一化し、かつ配線長がなるべく短くなるようにする。これにより、信号の伝搬遅延のバラツキによる表示品質の劣化を防止できる
【解決手段】ＬＣＤドライバは、データレジスタ１と、ロードレジスタ２と、極性切替回路３と、レベルシフタ回路４ａ，４ｂと、正極側階調電圧発生回路５と、正極階調選択回路６と、負極側階調電圧発生回路７と、負極階調選択回路８と、出力回路９とを備えている。出力回路９内に出力バッファ１２だけでなく極性切替回路３を設けて、出力回路９を出力パッド１０と同じピッチで、出力パッド１０に近接配置し、出力回路９と正極（負極）階調選択回路６，８との間に第１および第２の配線領域２３，２４を設ける。第１および第２の配線領域２３，２４での各配線パターンの配線長を均一化し、かつ配線長がなるべく短くなるようにする。これにより、信号の伝搬遅延のバラツキによる表示品質の劣化を防止できる
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、極性切替と階調制御が可能な表示制御回路に関する。
【背景技術】
【０００２】
液晶パネルを駆動するＬＣＤ（Liquid Crystal Display）ドライバは、液晶パネルの高解像度化と高階調化に伴って、配線数が増大する傾向にある。特に、高解像度化により信号線の本数が増えると、ＬＣＤドライバの出力信号線の数も増え、ＬＣＤドライバ内の配線領域が増大し、ＬＣＤドライバの外径寸法が大型化する。
【０００３】
従来のＬＣＤドライバは、データレジスタから出力バッファまでの回路ピッチを、出力パッドのピッチよりも狭くして高密度実装を行い、出力バッファと出力パッドとの間の配線領域でピッチの変換を行っていた（特許文献１参照）。
【０００４】
しかしながら、出力信号線数が増えると、出力バッファと出力パッドの間の配線領域に数多くの配線パターンを配置しなければならなくなり、配線領域が増大するとともに、各配線の長さを均一化するのが困難になって、配線遅延量のばらつきが生じ、表示ムラの原因になる。
【０００５】
また、従来は、出力バッファや出力パッドのピッチに合わせて他の回路（例えば階調電圧生成回路等）を配置しなければならず、階調電圧生成回路等に配置制限があると、結果として、出力バッファや出力パッドの配置場所も制限されてしまい、チップ内の配置領域を有効に利用できなかった。
【特許文献１】特開２００４−２１２８３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、配置領域を有効利用して配線領域の面積の増大を抑制しつつ、配線領域内の各配線の長さを均一化することが可能な表示制御回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、入力された画素データを階調電圧に変換して出力する（Ｎ＋Ｍ）／２個（Ｎ，Ｍは正の偶数）の階調電圧生成回路と、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路のそれぞれに対応して設けられ、対応する階調電圧生成回路から出力された階調電圧の極性を切り替えて出力するか否かを切り替える（Ｎ＋Ｍ）／２個の出力回路と、
前記（Ｎ＋Ｍ）／２個の出力回路の各出力端子に接続され、前記（Ｎ＋Ｍ）／２個の出力回路のピッチと略等しいピッチで配置され、対応する出力回路にそれぞれ近接配置される（Ｎ＋Ｍ）個の出力パッドと、
対向する２辺に沿って配置される前記（Ｎ＋Ｍ）／２個の出力回路の間に、これら出力回路が並ぶ方向に沿って前記（Ｎ＋Ｍ）／２個の階調電圧生成回路を一列に配置した半導体基板と、を備え、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路のそれぞれは、
入力された画素データに応じた正極性の階調電圧を生成する正極階調選択回路と、
入力された画素データに応じた負極性の階調電圧を生成する負極階調選択回路と、を有し、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路は、１番目からＮ／２番目までの階調電圧生成回路の並び順と、（Ｎ／２＋１）番目から（Ｎ＋Ｍ）／２番目までの階調電圧生成回路の並び順とが互いに逆になるように前記半導体基板上に配置され、
前記半導体基板は、
対向する２辺に沿って配置され、前記（Ｎ＋Ｍ）／２個の出力回路と前記（Ｎ＋Ｍ）個の出力パッドとが配置される第１および第２の出力領域部と、
前記第１および第２の出力領域部と前記（Ｎ＋Ｍ）／２個の階調電圧生成回路との間にそれぞれ設けられ、前記第１および第２の出力領域部と前記（Ｎ＋Ｍ）／２個の階調電圧生成回路とを接続する配線パターンが配置される第１および第２の配線領域部と、を有することを特徴とする表示制御回路が提供される。
【発明の効果】
【０００８】
本発明によれば、配線領域内の各配線の長さを均一化することが可能で、かつ配置領域を有効利用できることから、配線領域の面積の増大も抑制できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の一実施形態について説明する。以下では、本発明による表示制御回路の一例として、液晶パネルを駆動するＬＣＤドライバについて説明する。
【００１０】
図１は本発明の一実施形態によるＬＣＤドライバの概略構成を示すブロック図である。
【００１１】
図１のＬＣＤドライバは、データレジスタ１と、ロードレジスタ２と、極性切替回路３と、レベルシフタ回路４ａ，４ｂと、正極側階調電圧発生回路５と、正極階調選択回路６と、負極側階調電圧発生回路７と、負極階調選択回路８と、出力回路９とを備えている。
【００１２】
データレジスタ１は、データバス上の画素データをクロック信号に同期して順にラッチする。ロードレジスタ２は、複数画素分の画素データをロード信号に同期してラッチする。極性切替回路３は、ロードレジスタ２の出力信号の極性を切り替える。
【００１３】
正極側階調電圧発生回路５は、複数の正極側階調電圧を生成する。例えば、１０ビットの階調表示を行う場合は、１０２４本の正極側階調電圧を生成する。正極階調選択回路６は、複数の正極側階調電圧の中から１つを階調選択信号の論理に基づいて選択する。負極側階調電圧発生回路７は、複数の負極側階調電圧を生成する。負極階調選択回路８は、複数の負極側階調電圧の中から１つを階調選択信号の論理に基づいて選択する。
【００１４】
出力回路９は、極性切替回路１１と出力バッファ１２とを有し、１個の極性切替回路１１に対して出力バッファ１２が２個ずつ設けられている。極性切替回路１１は、正極階調選択回路６が選択した電圧の極性と負極階調選択回路８が選択した電圧の極性とを連動して切り替える。出力バッファ１２は、極性切替回路１１の出力電圧のゲイン調整を行って液晶パネル内の信号線に供給する。
【００１５】
極性切替回路３と出力回路９内の極性切替回路１１は連動して動作しており、一方が正極性を選択する場合には他方も正極性を選択する。極性信号の論理を交互に切り替えることにより、隣接する２つの出力バッファ１２の一方からは正極性の階調電圧が出力され、他方からは負極性の階調電圧が出力される。
【００１６】
データレジスタ１と、ロードレジスタ２と、極性切替回路３と、レベルシフタ回路４ａ，４ｂと、正極階調選択回路６と、負極階調選択回路８とで階調電圧生成回路２０を構成しており、このような階調電圧生成回路２０と対応する出力回路９が複数個ずつ、半導体基板の長辺に沿って配置されている。例えば、ＬＣＤドライバが７２０本（２４０画素分）の出力信号線を有する場合には、３６０個の階調電圧生成回路２０が一列に配置され、その外側に、半導体基板の対向する２つの長辺に沿って３６０個の出力回路９が配置されている。
【００１７】
各出力回路９には２個の出力バッファ１２が設けられるため、出力バッファ１２の総数は７２０個となる。以下では、ＬＣＤドライバ内に、（Ｎ＋Ｍ）／２個（Ｎ，Ｍは正の偶数）の階調電圧生成回路２０が設けられるものとする。
【００１８】
（Ｎ＋Ｍ）／２個の階調電圧生成回路２０は、一列に並んで配置されているが、１番目からＮ／２番目までの階調電圧生成回路２０の並び順と、（Ｎ／２＋１）番目から（Ｎ＋Ｍ）／２番目までの階調電圧生成回路２０の並び順は、互いに逆になっている。これが本実施形態の一つの特徴である。
【００１９】
この並びに合わせて、図１に示すように、データバスから入力される画素データＩＮ１〜ＩＮ（Ｎ）は左から右に順に入力され、画素データＩＮ（Ｎ＋１）〜ＩＮ（Ｎ＋Ｍ）は右から左に順に入力される。
【００２０】
図２（ａ）は半導体基板上の出力パッド１０、出力回路９および階調電圧生成回路２０の位置関係を示す図である。出力パッド１０は、半導体基板の対向する二つの長辺に沿って形成され、出力パッド１０に近接して第１および第２の出力領域２１，２２が設けられ、その内側に第１および第２の配線領域２３，２４が設けられる。
【００２１】
出力回路９と出力パッド１０は、第１および第２の出力領域２１，２２内に配置される。階調電圧生成回路２０は、第１および第２の配線領域２３，２４の間に配置される。階調電圧生成回路２０内の正極（負極）階調選択回路６，８と出力回路９とを接続する配線パターンは、第１および第２の配線領域２３，２４内に配置される。
【００２２】
また、第１および第２の出力領域２１，２２内に配置される出力バッファ１２のピッチは、出力パッド１０のピッチとほぼ等しくされており、出力バッファ１２は、出力パッド１０に近接配置されている。
【００２３】
図２（ａ）では、階調電圧生成回路２０は、第１および第２の配線流域２３，２４の間に配置されているが、第１および第２の配線領域２３，２４は、階調電圧生成回路２０とは異なる層に形成されるため、図２（ｂ）のように、第１および第２の配線領域２３，２４と階調電圧生成回路２０とは上下に一部が重なり合ってもよい。
【００２４】
このように、本実施形態は、出力バッファ１２を出力パッド１０に近接配置し、正極（負極）階調選択回路６，８と出力回路９との間の配線を引き回す点に特徴がある。
【００２５】
また、階調電圧生成回路２０のピッチは、出力バッファ１２のピッチよりも狭くしている。これにより、階調電圧生成回路２０の高密度実装が可能になり、回路規模を大きくせずに表示解像度の向上が図れる。
【００２６】
図３は本実施形態によるＬＣＤドライバの概略的なレイアウトパターン図、図４は図３の一部を拡大した図である。
【００２７】
図３に示すように、ＬＣＤドライバは２つの表示制御部２５，２６と、１つのロジック部（論理回路部）２７とを有する。２つの表示制御部２５，２６は、半導体基板の長手方向の両端側に配置され、これら表示制御部２５，２６の間にロジック部２７が配置されている。ロジック部２７は、表示制御部２５，２６で使用される各種信号（例えば、極性信号、ロード信号、クロック信号、画素データを供給するデータバス、イネーブル信号など）を生成する。
【００２８】
２つの表示制御部２５，２６はいずれも、図１と同様のブロック構成を持ち、それぞれ例えば３６０本の出力信号線を有する。結局、ＬＣＤドライバ全体で７２０本の出力信号線を有する。なお、出力信号線の数は一例であり、数には特に制限はない。
【００２９】
出力回路９は、半導体基板の対向する二つの長辺に沿って配置されている。ロジック部２７に近接した長辺の中央付近には入力パッド２８が配置されている。
【００３０】
図４には、ＬＣＤドライバの右半分のレイアウトパターンを示している。図示のように、半導体基板の一方の長辺に沿って、１８０＋３２本分の出力信号線に対応する出力回路９と出力パッド１０が設けられており、他方の長辺に沿って、１４８本分の出力信号線に対応する出力回路９と出力パッド１０が設けられている。
【００３１】
半導体基板の一方の長辺に沿って配置される出力パッド１０と、他方の長辺に沿って配置される出力パッド１０とでは、出力信号線の並びが逆である。すなわち、一方の長辺側では、右から左に、出力信号線ＯＵＴ１４９〜ＯＵＴ３６０に対応する出力パッド１０と出力回路９が順に配置されるのに対し、他方の長辺側では、左から右に、出力信号線ＯＵＴ１〜ＯＵＴ１４８に対応する出力パッド１０と出力回路９が順に配置されている。
【００３２】
出力信号線ＯＵＴ１４９〜ＯＵＴ３６０に対応する出力回路９は、近接した位置にある階調電圧生成回路２０の出力端子と配線パターンにて接続される。この配線パターンは、出力回路９と階調電圧生成回路２０との間の第１の配線領域２３内に配置される。
【００３３】
同様に、出力信号線ＯＵＴ１〜ＯＵＴ１４８に対応する出力回路９は、近接した位置にある階調電圧生成回路２０と配線パターンにて接続される。この配線パターンは、出力回路９と階調電圧生成回路２０との間の第２の配線領域２４内に配置される。
【００３４】
半導体基板の一方の長辺側には、出力信号線ＯＵＴ１４９〜ＯＵＴ１８０に対応する出力パッド１０と出力回路９が配置されているが、この出力回路９と階調電圧生成回路２０との配線パターンは、他の長辺側まで延びている。
【００３５】
図５は出力信号線ＯＵＴ１４９〜ＯＵＴ１８０に対応する出力パッド１０と出力回路９とを接続する配線パターンの一例を示す図である。図示のように、各配線パターンが交差しないように、各配線パターンが配置される。これら配線パターンにより、図２の第１および第２の配線領域２３，２４が半導体基板の短辺に沿って接続される。
【００３６】
第１および第２の配線領域２３，２４内の各配線パターンは、全ての配線長が均一化し、かつなるべく配線長が短くなるように配置される。より具体的には、図５に示すように、各配線パターンをジグザグ状にし、ジグザグさせる回数を調整することで、すべての配線の長さを均一化する。
【００３７】
本実施形態のＬＣＤドライバの回路は、半導体基板の複数層を用いて形成される。例えば、下の層（一層でも複数層でもよい）を用いて図１に示す各回路をレイアウト配置し、最上層を配線層として用いる。この最上層には、例えば、上述した第１および第２の配線領域２３，２４内の各配線パターンと、電源パターンと、接地パターンとが形成される。
【００３８】
図６は最上層の一例を示すレイアウトパターン図である。図６では、第１および第２の配線領域２３，２４内の配線パターン３１，３２をハッチで示し、電源パターン３３と接地パターン３４を斜線で示している。図６において、第１の配線領域２３には、出力信号線ＯＵＴ１８１〜ＯＵＴ３６０に対応する出力回路９と階調電圧生成回路２０とを接続する配線パターン群が配置され、第２の配線領域２４には、出力信号線ＯＵＴ１〜ＯＵＴ１４８に対応する出力回路９と階調電圧生成回路２０とを接続する配線パターン群と、出力信号線ＯＵＴ１４９〜ＯＵＴ１８０に対応する出力回路９と階調電圧生成回路２０とを接続する配線パターン群とが配置される。
【００３９】
また、図６に示すように、第１および第２の配線領域２３，２４を取り囲むように、電源パターン３３と接地パターン３４がそれぞれ幅広のパターンで形成されている。
【００４０】
なお、ＬＣＤドライバの回路と配線を、半導体基板の複数層にどのように割り振るかは、回路規模や配線数、配線長などを総合的に勘案して決定すればよく、図６は一例にすぎない。
【００４１】
図６では、表示制御部２５の領域と第１および第２の配線領域２３，２４とが上下に一部重なり合う例を説明したが、図２（ａ）のように、重なり合わないように配置してもよい。
【００４２】
図７は図４をより詳細に示すチップ上の概略的なレイアウトパターン図である。図７に示すように、本実施形態では、出力回路（ＡＭＰ）９と出力パッド１０のピッチを等しくて、出力回路９と出力パッド１０間の距離を短くしている。また、階調電圧生成回路２０のピッチを出力回路９や出力パッド１０のピッチよりも狭くしている。
【００４３】
チップの略中央部にはロジック部２７が配置され、ロジック部２７を間に挟んで長辺方向の両側に複数の階調電圧生成回路２０が狭いピッチで配置され、それぞれの階調電圧生成回路２０と対応する出力回路９との間には、第１および第２の配線領域２３，２４が設けられている。
【００４４】
第１および第２の配線領域２３，２４により、階調電圧生成回路２０のピッチを出力回路９のピッチに変換している。上述したように、第１および第２の配線領域２３，２４内の配線パターン群は、等長配線となるようにパターン長を調整している。
【００４５】
図７のレイアウト配置では、ロジック部２７の一辺に沿って入力パッド２８を配置し、対向する辺に沿って出力パッド１０を配置している。仮に階調電圧生成回路２０と出力パッド１０とのピッチを等しくした場合には、階調電圧生成回路２０の配置場所に合わせて、出力回路９と出力パッド１０を配置せざるを得ないことから、ロジック部２７の辺に沿って出力パッド１０を配置することができず、出力パッド１０を配置する領域が限定されてしまう。ところが、本実施形態によれば、チップの辺に沿って出力パッド１０を配置できるため、出力パッド１０の配置自由度が向上する。
【００４６】
また、本実施形態では、出力回路９と出力パッド１０のピッチに合わせて階調電圧生成回路２０を配置する必要がないため、図７に示すように階調電圧生成回路２０を高密度に実装でき、また、上述したように出力回路９と出力パッド１０の配置自由度も増すため、結果として、チップの長辺出力側に配置可能な出力パッド１０の数を増やすことができ、ひいてはチップサイズの縮小が図れる。
【００４７】
また、本実施形態では、出力回路９と出力パッド１０との間の距離を短縮しているため、出力回路９の出力線の長さのばらつきに起因する表示品質の劣化が起きない。
【００４８】
また、本実施形態では、階調電圧生成回路２０と出力回路９との間に第１および第２の配線領域２３，２４を設けているが、この第１および第２の配線領域２３，２４には電流がほとんど流れないため、信号伝搬遅延は問題になりにくい。特に、第１および第２の配線領域２３，２４における信号伝搬遅延量よりも、出力回路９での遅延の方が大きいため、第１および第２の配線領域２３，２４における内部信号伝搬遅延がＩＣ特性の出力遅延として外から見える可能性は低い。したがって、第１および第２の配線領域２３，２４を設けても、表示品質の劣化が起きる可能性は低い。
【００４９】
なお、図７には、チップの短辺方向に沿って複数のダミーパッド１３が配置されている。これらダミーパッド１３はチップの応力を調整するためのものであり、信号の送受を行うものではなく、本質的な構成ではない。
【００５０】
このように、本実施形態では、（Ｎ＋Ｍ）／２個の階調電圧生成回路２０のうち、１番目からＮ／２番目からの階調電圧生成回路の並び順と、（Ｎ／２＋１）番目から（Ｎ＋Ｍ）／２番目までの階調電圧生成回路の並び順とを互いに逆にする。そして、出力回路９内に出力バッファ１２だけでなく極性切替回路３を設けて、出力回路９を出力パッド１０と同じピッチで、出力パッド１０に近接配置し、出力回路９と階調電圧生成回路２０との間に第１および第２の配線領域２３，２４を設ける。階調選択回路６，８と出力回路９との間には、もともと電流はほとんど流れないため、第１および第２の配線領域２３，２４での電圧降下は生じず、信号の劣化も起きない。ただし、配線容量が増すおそれがあるため、本実施形態では、第１および第２の配線領域２３，２４での各配線パターンの配線長を均一化し、かつ配線長がなるべく短くなるようにする。より具体的には、出力回路９を半導体基板の二つの長辺に沿って配置し、出力信号線の並び順を二つの長辺で互いに逆にすることにより、第１および第２の配線領域２３，２４内の配線長を短縮化する。これにより、信号の伝搬遅延のバラツキによる表示品質の劣化を防止できるとともに、第１および第２の配線領域２３，２４の面積を大幅に削減でき、半導体基板の短辺方向の短縮化が図れる。
【００５１】
また、本実施形態では、出力回路９を半導体基板の長辺に沿ってのみ配置するため、短辺に沿って出力回路９を配置しなくて済み、出力回路９内のトランジスタの向きをすべて揃えることができ、出力回路９の電気的特性の均一化が図れる。
【００５２】
また、本実施形態では、第１および第２の配線領域２３，２４内の配線パターンを一つの層にまとめることができ、回路のレイアウト配置の設計が容易になる。
【００５３】
なお、上述した実施形態では、半導体基板の対向する二つの長辺に沿って出力回路９を配置したが、短辺側に余裕がある場合には、短辺側にも出力回路９を配置してもよい。この場合、長辺側の出力回路９内のトランジスタの向きと短辺側の出力回路９内のトランジスタの向きとを一致させるのが望ましい。
【００５４】
上述した実施形態において、ＬＣＤドライバから出力される出力信号線の数やＬＣＤドライバ内の詳細な回路構成は図１に示したものに限定されない。
【００５５】
また、図６では、半導体基板の対向する二つの長辺に沿って、互いに異なる数の出力回路９を配置しているが、二つの長辺のそれぞれに沿って配置される出力回路９の数は同数でも異なっていてもよい。また、図６では、第１および第２の配線領域２３，２４を同じ層に形成したが、複数の層に分けて形成してもよい。また、配線パターンと電源（接地）パターンを別個の層に形成してもよい。
【００５６】
図３では、半導体基板の長手方向の両端側に２つの表示制御部２５，２６を配置したが、同じ半導体基板上に配置される表示制御部２５，２６の数や配置場所は特に問わない。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態によるＬＣＤドライバの概略構成を示すブロック図。
【図２】（ａ）および（ｂ）は半導体基板上の出力パッド１０、出力回路９および階調電圧生成回路２０の位置関係を示す図。
【図３】本実施形態によるＬＣＤドライバの概略的なレイアウトパターン図、図４は図３の一部を拡大した図。
【図４】図３の一部を拡大した図。
【図５】出力信号線ＯＵＴ１４９〜ＯＵＴ１８０に対応する出力パッド１０と出力回路９とを接続する配線パターンの一例を示す図。
【図６】最上層の一例を示すレイアウトパターン図。
【図７】図４をより詳細に示すチップ上の概略的なレイアウトパターン図。
【符号の説明】
【００５８】
１ データレジスタ
２ ロードレジスタ
３ 極性切替回路
４ａ，４ｂ レベルシフタ回路
６ 正極階調選択回路
８ 負極階調選択回路
９ 出力回路
１０ 出力パッド
１１ 極性切替回路
１２ 出力バッファ
２０ 階調電圧生成回路
２１ 第１の出力領域
２２ 第２の出力領域
２３ 第１の配線領域
２４ 第２の配線領域
２５，２６ 表示制御部
２７ ロジック部
２８ 入力パッド
【技術分野】
【０００１】
本発明は、極性切替と階調制御が可能な表示制御回路に関する。
【背景技術】
【０００２】
液晶パネルを駆動するＬＣＤ（Liquid Crystal Display）ドライバは、液晶パネルの高解像度化と高階調化に伴って、配線数が増大する傾向にある。特に、高解像度化により信号線の本数が増えると、ＬＣＤドライバの出力信号線の数も増え、ＬＣＤドライバ内の配線領域が増大し、ＬＣＤドライバの外径寸法が大型化する。
【０００３】
従来のＬＣＤドライバは、データレジスタから出力バッファまでの回路ピッチを、出力パッドのピッチよりも狭くして高密度実装を行い、出力バッファと出力パッドとの間の配線領域でピッチの変換を行っていた（特許文献１参照）。
【０００４】
しかしながら、出力信号線数が増えると、出力バッファと出力パッドの間の配線領域に数多くの配線パターンを配置しなければならなくなり、配線領域が増大するとともに、各配線の長さを均一化するのが困難になって、配線遅延量のばらつきが生じ、表示ムラの原因になる。
【０００５】
また、従来は、出力バッファや出力パッドのピッチに合わせて他の回路（例えば階調電圧生成回路等）を配置しなければならず、階調電圧生成回路等に配置制限があると、結果として、出力バッファや出力パッドの配置場所も制限されてしまい、チップ内の配置領域を有効に利用できなかった。
【特許文献１】特開２００４−２１２８３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、配置領域を有効利用して配線領域の面積の増大を抑制しつつ、配線領域内の各配線の長さを均一化することが可能な表示制御回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、入力された画素データを階調電圧に変換して出力する（Ｎ＋Ｍ）／２個（Ｎ，Ｍは正の偶数）の階調電圧生成回路と、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路のそれぞれに対応して設けられ、対応する階調電圧生成回路から出力された階調電圧の極性を切り替えて出力するか否かを切り替える（Ｎ＋Ｍ）／２個の出力回路と、
前記（Ｎ＋Ｍ）／２個の出力回路の各出力端子に接続され、前記（Ｎ＋Ｍ）／２個の出力回路のピッチと略等しいピッチで配置され、対応する出力回路にそれぞれ近接配置される（Ｎ＋Ｍ）個の出力パッドと、
対向する２辺に沿って配置される前記（Ｎ＋Ｍ）／２個の出力回路の間に、これら出力回路が並ぶ方向に沿って前記（Ｎ＋Ｍ）／２個の階調電圧生成回路を一列に配置した半導体基板と、を備え、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路のそれぞれは、
入力された画素データに応じた正極性の階調電圧を生成する正極階調選択回路と、
入力された画素データに応じた負極性の階調電圧を生成する負極階調選択回路と、を有し、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路は、１番目からＮ／２番目までの階調電圧生成回路の並び順と、（Ｎ／２＋１）番目から（Ｎ＋Ｍ）／２番目までの階調電圧生成回路の並び順とが互いに逆になるように前記半導体基板上に配置され、
前記半導体基板は、
対向する２辺に沿って配置され、前記（Ｎ＋Ｍ）／２個の出力回路と前記（Ｎ＋Ｍ）個の出力パッドとが配置される第１および第２の出力領域部と、
前記第１および第２の出力領域部と前記（Ｎ＋Ｍ）／２個の階調電圧生成回路との間にそれぞれ設けられ、前記第１および第２の出力領域部と前記（Ｎ＋Ｍ）／２個の階調電圧生成回路とを接続する配線パターンが配置される第１および第２の配線領域部と、を有することを特徴とする表示制御回路が提供される。
【発明の効果】
【０００８】
本発明によれば、配線領域内の各配線の長さを均一化することが可能で、かつ配置領域を有効利用できることから、配線領域の面積の増大も抑制できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の一実施形態について説明する。以下では、本発明による表示制御回路の一例として、液晶パネルを駆動するＬＣＤドライバについて説明する。
【００１０】
図１は本発明の一実施形態によるＬＣＤドライバの概略構成を示すブロック図である。
【００１１】
図１のＬＣＤドライバは、データレジスタ１と、ロードレジスタ２と、極性切替回路３と、レベルシフタ回路４ａ，４ｂと、正極側階調電圧発生回路５と、正極階調選択回路６と、負極側階調電圧発生回路７と、負極階調選択回路８と、出力回路９とを備えている。
【００１２】
データレジスタ１は、データバス上の画素データをクロック信号に同期して順にラッチする。ロードレジスタ２は、複数画素分の画素データをロード信号に同期してラッチする。極性切替回路３は、ロードレジスタ２の出力信号の極性を切り替える。
【００１３】
正極側階調電圧発生回路５は、複数の正極側階調電圧を生成する。例えば、１０ビットの階調表示を行う場合は、１０２４本の正極側階調電圧を生成する。正極階調選択回路６は、複数の正極側階調電圧の中から１つを階調選択信号の論理に基づいて選択する。負極側階調電圧発生回路７は、複数の負極側階調電圧を生成する。負極階調選択回路８は、複数の負極側階調電圧の中から１つを階調選択信号の論理に基づいて選択する。
【００１４】
出力回路９は、極性切替回路１１と出力バッファ１２とを有し、１個の極性切替回路１１に対して出力バッファ１２が２個ずつ設けられている。極性切替回路１１は、正極階調選択回路６が選択した電圧の極性と負極階調選択回路８が選択した電圧の極性とを連動して切り替える。出力バッファ１２は、極性切替回路１１の出力電圧のゲイン調整を行って液晶パネル内の信号線に供給する。
【００１５】
極性切替回路３と出力回路９内の極性切替回路１１は連動して動作しており、一方が正極性を選択する場合には他方も正極性を選択する。極性信号の論理を交互に切り替えることにより、隣接する２つの出力バッファ１２の一方からは正極性の階調電圧が出力され、他方からは負極性の階調電圧が出力される。
【００１６】
データレジスタ１と、ロードレジスタ２と、極性切替回路３と、レベルシフタ回路４ａ，４ｂと、正極階調選択回路６と、負極階調選択回路８とで階調電圧生成回路２０を構成しており、このような階調電圧生成回路２０と対応する出力回路９が複数個ずつ、半導体基板の長辺に沿って配置されている。例えば、ＬＣＤドライバが７２０本（２４０画素分）の出力信号線を有する場合には、３６０個の階調電圧生成回路２０が一列に配置され、その外側に、半導体基板の対向する２つの長辺に沿って３６０個の出力回路９が配置されている。
【００１７】
各出力回路９には２個の出力バッファ１２が設けられるため、出力バッファ１２の総数は７２０個となる。以下では、ＬＣＤドライバ内に、（Ｎ＋Ｍ）／２個（Ｎ，Ｍは正の偶数）の階調電圧生成回路２０が設けられるものとする。
【００１８】
（Ｎ＋Ｍ）／２個の階調電圧生成回路２０は、一列に並んで配置されているが、１番目からＮ／２番目までの階調電圧生成回路２０の並び順と、（Ｎ／２＋１）番目から（Ｎ＋Ｍ）／２番目までの階調電圧生成回路２０の並び順は、互いに逆になっている。これが本実施形態の一つの特徴である。
【００１９】
この並びに合わせて、図１に示すように、データバスから入力される画素データＩＮ１〜ＩＮ（Ｎ）は左から右に順に入力され、画素データＩＮ（Ｎ＋１）〜ＩＮ（Ｎ＋Ｍ）は右から左に順に入力される。
【００２０】
図２（ａ）は半導体基板上の出力パッド１０、出力回路９および階調電圧生成回路２０の位置関係を示す図である。出力パッド１０は、半導体基板の対向する二つの長辺に沿って形成され、出力パッド１０に近接して第１および第２の出力領域２１，２２が設けられ、その内側に第１および第２の配線領域２３，２４が設けられる。
【００２１】
出力回路９と出力パッド１０は、第１および第２の出力領域２１，２２内に配置される。階調電圧生成回路２０は、第１および第２の配線領域２３，２４の間に配置される。階調電圧生成回路２０内の正極（負極）階調選択回路６，８と出力回路９とを接続する配線パターンは、第１および第２の配線領域２３，２４内に配置される。
【００２２】
また、第１および第２の出力領域２１，２２内に配置される出力バッファ１２のピッチは、出力パッド１０のピッチとほぼ等しくされており、出力バッファ１２は、出力パッド１０に近接配置されている。
【００２３】
図２（ａ）では、階調電圧生成回路２０は、第１および第２の配線流域２３，２４の間に配置されているが、第１および第２の配線領域２３，２４は、階調電圧生成回路２０とは異なる層に形成されるため、図２（ｂ）のように、第１および第２の配線領域２３，２４と階調電圧生成回路２０とは上下に一部が重なり合ってもよい。
【００２４】
このように、本実施形態は、出力バッファ１２を出力パッド１０に近接配置し、正極（負極）階調選択回路６，８と出力回路９との間の配線を引き回す点に特徴がある。
【００２５】
また、階調電圧生成回路２０のピッチは、出力バッファ１２のピッチよりも狭くしている。これにより、階調電圧生成回路２０の高密度実装が可能になり、回路規模を大きくせずに表示解像度の向上が図れる。
【００２６】
図３は本実施形態によるＬＣＤドライバの概略的なレイアウトパターン図、図４は図３の一部を拡大した図である。
【００２７】
図３に示すように、ＬＣＤドライバは２つの表示制御部２５，２６と、１つのロジック部（論理回路部）２７とを有する。２つの表示制御部２５，２６は、半導体基板の長手方向の両端側に配置され、これら表示制御部２５，２６の間にロジック部２７が配置されている。ロジック部２７は、表示制御部２５，２６で使用される各種信号（例えば、極性信号、ロード信号、クロック信号、画素データを供給するデータバス、イネーブル信号など）を生成する。
【００２８】
２つの表示制御部２５，２６はいずれも、図１と同様のブロック構成を持ち、それぞれ例えば３６０本の出力信号線を有する。結局、ＬＣＤドライバ全体で７２０本の出力信号線を有する。なお、出力信号線の数は一例であり、数には特に制限はない。
【００２９】
出力回路９は、半導体基板の対向する二つの長辺に沿って配置されている。ロジック部２７に近接した長辺の中央付近には入力パッド２８が配置されている。
【００３０】
図４には、ＬＣＤドライバの右半分のレイアウトパターンを示している。図示のように、半導体基板の一方の長辺に沿って、１８０＋３２本分の出力信号線に対応する出力回路９と出力パッド１０が設けられており、他方の長辺に沿って、１４８本分の出力信号線に対応する出力回路９と出力パッド１０が設けられている。
【００３１】
半導体基板の一方の長辺に沿って配置される出力パッド１０と、他方の長辺に沿って配置される出力パッド１０とでは、出力信号線の並びが逆である。すなわち、一方の長辺側では、右から左に、出力信号線ＯＵＴ１４９〜ＯＵＴ３６０に対応する出力パッド１０と出力回路９が順に配置されるのに対し、他方の長辺側では、左から右に、出力信号線ＯＵＴ１〜ＯＵＴ１４８に対応する出力パッド１０と出力回路９が順に配置されている。
【００３２】
出力信号線ＯＵＴ１４９〜ＯＵＴ３６０に対応する出力回路９は、近接した位置にある階調電圧生成回路２０の出力端子と配線パターンにて接続される。この配線パターンは、出力回路９と階調電圧生成回路２０との間の第１の配線領域２３内に配置される。
【００３３】
同様に、出力信号線ＯＵＴ１〜ＯＵＴ１４８に対応する出力回路９は、近接した位置にある階調電圧生成回路２０と配線パターンにて接続される。この配線パターンは、出力回路９と階調電圧生成回路２０との間の第２の配線領域２４内に配置される。
【００３４】
半導体基板の一方の長辺側には、出力信号線ＯＵＴ１４９〜ＯＵＴ１８０に対応する出力パッド１０と出力回路９が配置されているが、この出力回路９と階調電圧生成回路２０との配線パターンは、他の長辺側まで延びている。
【００３５】
図５は出力信号線ＯＵＴ１４９〜ＯＵＴ１８０に対応する出力パッド１０と出力回路９とを接続する配線パターンの一例を示す図である。図示のように、各配線パターンが交差しないように、各配線パターンが配置される。これら配線パターンにより、図２の第１および第２の配線領域２３，２４が半導体基板の短辺に沿って接続される。
【００３６】
第１および第２の配線領域２３，２４内の各配線パターンは、全ての配線長が均一化し、かつなるべく配線長が短くなるように配置される。より具体的には、図５に示すように、各配線パターンをジグザグ状にし、ジグザグさせる回数を調整することで、すべての配線の長さを均一化する。
【００３７】
本実施形態のＬＣＤドライバの回路は、半導体基板の複数層を用いて形成される。例えば、下の層（一層でも複数層でもよい）を用いて図１に示す各回路をレイアウト配置し、最上層を配線層として用いる。この最上層には、例えば、上述した第１および第２の配線領域２３，２４内の各配線パターンと、電源パターンと、接地パターンとが形成される。
【００３８】
図６は最上層の一例を示すレイアウトパターン図である。図６では、第１および第２の配線領域２３，２４内の配線パターン３１，３２をハッチで示し、電源パターン３３と接地パターン３４を斜線で示している。図６において、第１の配線領域２３には、出力信号線ＯＵＴ１８１〜ＯＵＴ３６０に対応する出力回路９と階調電圧生成回路２０とを接続する配線パターン群が配置され、第２の配線領域２４には、出力信号線ＯＵＴ１〜ＯＵＴ１４８に対応する出力回路９と階調電圧生成回路２０とを接続する配線パターン群と、出力信号線ＯＵＴ１４９〜ＯＵＴ１８０に対応する出力回路９と階調電圧生成回路２０とを接続する配線パターン群とが配置される。
【００３９】
また、図６に示すように、第１および第２の配線領域２３，２４を取り囲むように、電源パターン３３と接地パターン３４がそれぞれ幅広のパターンで形成されている。
【００４０】
なお、ＬＣＤドライバの回路と配線を、半導体基板の複数層にどのように割り振るかは、回路規模や配線数、配線長などを総合的に勘案して決定すればよく、図６は一例にすぎない。
【００４１】
図６では、表示制御部２５の領域と第１および第２の配線領域２３，２４とが上下に一部重なり合う例を説明したが、図２（ａ）のように、重なり合わないように配置してもよい。
【００４２】
図７は図４をより詳細に示すチップ上の概略的なレイアウトパターン図である。図７に示すように、本実施形態では、出力回路（ＡＭＰ）９と出力パッド１０のピッチを等しくて、出力回路９と出力パッド１０間の距離を短くしている。また、階調電圧生成回路２０のピッチを出力回路９や出力パッド１０のピッチよりも狭くしている。
【００４３】
チップの略中央部にはロジック部２７が配置され、ロジック部２７を間に挟んで長辺方向の両側に複数の階調電圧生成回路２０が狭いピッチで配置され、それぞれの階調電圧生成回路２０と対応する出力回路９との間には、第１および第２の配線領域２３，２４が設けられている。
【００４４】
第１および第２の配線領域２３，２４により、階調電圧生成回路２０のピッチを出力回路９のピッチに変換している。上述したように、第１および第２の配線領域２３，２４内の配線パターン群は、等長配線となるようにパターン長を調整している。
【００４５】
図７のレイアウト配置では、ロジック部２７の一辺に沿って入力パッド２８を配置し、対向する辺に沿って出力パッド１０を配置している。仮に階調電圧生成回路２０と出力パッド１０とのピッチを等しくした場合には、階調電圧生成回路２０の配置場所に合わせて、出力回路９と出力パッド１０を配置せざるを得ないことから、ロジック部２７の辺に沿って出力パッド１０を配置することができず、出力パッド１０を配置する領域が限定されてしまう。ところが、本実施形態によれば、チップの辺に沿って出力パッド１０を配置できるため、出力パッド１０の配置自由度が向上する。
【００４６】
また、本実施形態では、出力回路９と出力パッド１０のピッチに合わせて階調電圧生成回路２０を配置する必要がないため、図７に示すように階調電圧生成回路２０を高密度に実装でき、また、上述したように出力回路９と出力パッド１０の配置自由度も増すため、結果として、チップの長辺出力側に配置可能な出力パッド１０の数を増やすことができ、ひいてはチップサイズの縮小が図れる。
【００４７】
また、本実施形態では、出力回路９と出力パッド１０との間の距離を短縮しているため、出力回路９の出力線の長さのばらつきに起因する表示品質の劣化が起きない。
【００４８】
また、本実施形態では、階調電圧生成回路２０と出力回路９との間に第１および第２の配線領域２３，２４を設けているが、この第１および第２の配線領域２３，２４には電流がほとんど流れないため、信号伝搬遅延は問題になりにくい。特に、第１および第２の配線領域２３，２４における信号伝搬遅延量よりも、出力回路９での遅延の方が大きいため、第１および第２の配線領域２３，２４における内部信号伝搬遅延がＩＣ特性の出力遅延として外から見える可能性は低い。したがって、第１および第２の配線領域２３，２４を設けても、表示品質の劣化が起きる可能性は低い。
【００４９】
なお、図７には、チップの短辺方向に沿って複数のダミーパッド１３が配置されている。これらダミーパッド１３はチップの応力を調整するためのものであり、信号の送受を行うものではなく、本質的な構成ではない。
【００５０】
このように、本実施形態では、（Ｎ＋Ｍ）／２個の階調電圧生成回路２０のうち、１番目からＮ／２番目からの階調電圧生成回路の並び順と、（Ｎ／２＋１）番目から（Ｎ＋Ｍ）／２番目までの階調電圧生成回路の並び順とを互いに逆にする。そして、出力回路９内に出力バッファ１２だけでなく極性切替回路３を設けて、出力回路９を出力パッド１０と同じピッチで、出力パッド１０に近接配置し、出力回路９と階調電圧生成回路２０との間に第１および第２の配線領域２３，２４を設ける。階調選択回路６，８と出力回路９との間には、もともと電流はほとんど流れないため、第１および第２の配線領域２３，２４での電圧降下は生じず、信号の劣化も起きない。ただし、配線容量が増すおそれがあるため、本実施形態では、第１および第２の配線領域２３，２４での各配線パターンの配線長を均一化し、かつ配線長がなるべく短くなるようにする。より具体的には、出力回路９を半導体基板の二つの長辺に沿って配置し、出力信号線の並び順を二つの長辺で互いに逆にすることにより、第１および第２の配線領域２３，２４内の配線長を短縮化する。これにより、信号の伝搬遅延のバラツキによる表示品質の劣化を防止できるとともに、第１および第２の配線領域２３，２４の面積を大幅に削減でき、半導体基板の短辺方向の短縮化が図れる。
【００５１】
また、本実施形態では、出力回路９を半導体基板の長辺に沿ってのみ配置するため、短辺に沿って出力回路９を配置しなくて済み、出力回路９内のトランジスタの向きをすべて揃えることができ、出力回路９の電気的特性の均一化が図れる。
【００５２】
また、本実施形態では、第１および第２の配線領域２３，２４内の配線パターンを一つの層にまとめることができ、回路のレイアウト配置の設計が容易になる。
【００５３】
なお、上述した実施形態では、半導体基板の対向する二つの長辺に沿って出力回路９を配置したが、短辺側に余裕がある場合には、短辺側にも出力回路９を配置してもよい。この場合、長辺側の出力回路９内のトランジスタの向きと短辺側の出力回路９内のトランジスタの向きとを一致させるのが望ましい。
【００５４】
上述した実施形態において、ＬＣＤドライバから出力される出力信号線の数やＬＣＤドライバ内の詳細な回路構成は図１に示したものに限定されない。
【００５５】
また、図６では、半導体基板の対向する二つの長辺に沿って、互いに異なる数の出力回路９を配置しているが、二つの長辺のそれぞれに沿って配置される出力回路９の数は同数でも異なっていてもよい。また、図６では、第１および第２の配線領域２３，２４を同じ層に形成したが、複数の層に分けて形成してもよい。また、配線パターンと電源（接地）パターンを別個の層に形成してもよい。
【００５６】
図３では、半導体基板の長手方向の両端側に２つの表示制御部２５，２６を配置したが、同じ半導体基板上に配置される表示制御部２５，２６の数や配置場所は特に問わない。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態によるＬＣＤドライバの概略構成を示すブロック図。
【図２】（ａ）および（ｂ）は半導体基板上の出力パッド１０、出力回路９および階調電圧生成回路２０の位置関係を示す図。
【図３】本実施形態によるＬＣＤドライバの概略的なレイアウトパターン図、図４は図３の一部を拡大した図。
【図４】図３の一部を拡大した図。
【図５】出力信号線ＯＵＴ１４９〜ＯＵＴ１８０に対応する出力パッド１０と出力回路９とを接続する配線パターンの一例を示す図。
【図６】最上層の一例を示すレイアウトパターン図。
【図７】図４をより詳細に示すチップ上の概略的なレイアウトパターン図。
【符号の説明】
【００５８】
１ データレジスタ
２ ロードレジスタ
３ 極性切替回路
４ａ，４ｂ レベルシフタ回路
６ 正極階調選択回路
８ 負極階調選択回路
９ 出力回路
１０ 出力パッド
１１ 極性切替回路
１２ 出力バッファ
２０ 階調電圧生成回路
２１ 第１の出力領域
２２ 第２の出力領域
２３ 第１の配線領域
２４ 第２の配線領域
２５，２６ 表示制御部
２７ ロジック部
２８ 入力パッド
【特許請求の範囲】
【請求項１】
入力された画素データを階調電圧に変換して出力する（Ｎ＋Ｍ）／２個（Ｎ，Ｍは正の偶数）の階調電圧生成回路と、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路のそれぞれに対応して設けられ、対応する階調電圧生成回路から出力された階調電圧の極性を切り替えて出力するか否かを切り替える（Ｎ＋Ｍ）／２個の出力回路と、
前記（Ｎ＋Ｍ）／２個の出力回路の各出力端子に接続され、前記（Ｎ＋Ｍ）／２個の出力回路のピッチと略等しいピッチで配置され、対応する出力回路にそれぞれ近接配置される（Ｎ＋Ｍ）個の出力パッドと、
対向する２辺に沿って配置される前記（Ｎ＋Ｍ）／２個の出力回路の間に、これら出力回路が並ぶ方向に沿って前記（Ｎ＋Ｍ）／２個の階調電圧生成回路を一列に配置した半導体基板と、を備え、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路のそれぞれは、
入力された画素データに応じた正極性の階調電圧を生成する正極階調選択回路と、
入力された画素データに応じた負極性の階調電圧を生成する負極階調選択回路と、を有し、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路は、１番目からＮ／２番目までの階調電圧生成回路の並び順と、（Ｎ／２＋１）番目から（Ｎ＋Ｍ）／２番目までの階調電圧生成回路の並び順とが互いに逆になるように前記半導体基板上に配置され、
前記半導体基板は、
対向する２辺に沿って配置され、前記（Ｎ＋Ｍ）／２個の出力回路と前記（Ｎ＋Ｍ）個の出力パッドとが配置される第１および第２の出力領域部と、
前記第１および第２の出力領域部と前記（Ｎ＋Ｍ）／２個の階調電圧生成回路との間にそれぞれ設けられ、前記第１および第２の出力領域部と前記（Ｎ＋Ｍ）／２個の階調電圧生成回路とを接続する配線パターンが配置される第１および第２の配線領域部と、を有することを特徴とする表示制御回路。
【請求項２】
前記半導体基板は、複数の層を有し、
前記第１および第２の配線領域部が形成される層は、前記（Ｎ＋Ｍ）／２個の階調電圧生成回路と前記（Ｎ＋Ｍ）／２個の出力回路とが形成される層とは異なることを特徴とする請求項１に記載の表示制御回路。
【請求項３】
前記第１および第２の出力領域部は、前記半導体基板の対向する二つの長辺に沿って形成され、
前記前記第１および第２の配線領域部が形成される層には、電源パターンと接地パターンとが形成されることを特徴とする請求項２に記載の表示制御回路。
【請求項４】
前記半導体基板の長手方向の両端側に形成される第１および第２の表示制御部と、
前記第１および第２の表示制御部の間に形成される論理回路部と、を備え、
前記第１および第２の表示制御部のそれぞれは、前記（Ｎ＋Ｍ）／２個の階調電圧生成回路と前記（Ｎ＋Ｍ）／２個の出力回路とを有し、
前記論理回路部は、前記第１および第２の表示制御部で使用される制御信号およびクロック信号を生成することを特徴とする請求項１乃至３のいずれかに記載の表示制御回路。
【請求項５】
前記半導体基板の長辺の中央部に沿って形成される入力パッドを有し、
前記出力パッドは、前記入力パッドを挟んで両側の長辺に沿って配置されることを特徴とする請求項１乃至４のいずれかに記載の表示制御回路。
【請求項１】
入力された画素データを階調電圧に変換して出力する（Ｎ＋Ｍ）／２個（Ｎ，Ｍは正の偶数）の階調電圧生成回路と、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路のそれぞれに対応して設けられ、対応する階調電圧生成回路から出力された階調電圧の極性を切り替えて出力するか否かを切り替える（Ｎ＋Ｍ）／２個の出力回路と、
前記（Ｎ＋Ｍ）／２個の出力回路の各出力端子に接続され、前記（Ｎ＋Ｍ）／２個の出力回路のピッチと略等しいピッチで配置され、対応する出力回路にそれぞれ近接配置される（Ｎ＋Ｍ）個の出力パッドと、
対向する２辺に沿って配置される前記（Ｎ＋Ｍ）／２個の出力回路の間に、これら出力回路が並ぶ方向に沿って前記（Ｎ＋Ｍ）／２個の階調電圧生成回路を一列に配置した半導体基板と、を備え、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路のそれぞれは、
入力された画素データに応じた正極性の階調電圧を生成する正極階調選択回路と、
入力された画素データに応じた負極性の階調電圧を生成する負極階調選択回路と、を有し、
前記（Ｎ＋Ｍ）／２個の階調電圧生成回路は、１番目からＮ／２番目までの階調電圧生成回路の並び順と、（Ｎ／２＋１）番目から（Ｎ＋Ｍ）／２番目までの階調電圧生成回路の並び順とが互いに逆になるように前記半導体基板上に配置され、
前記半導体基板は、
対向する２辺に沿って配置され、前記（Ｎ＋Ｍ）／２個の出力回路と前記（Ｎ＋Ｍ）個の出力パッドとが配置される第１および第２の出力領域部と、
前記第１および第２の出力領域部と前記（Ｎ＋Ｍ）／２個の階調電圧生成回路との間にそれぞれ設けられ、前記第１および第２の出力領域部と前記（Ｎ＋Ｍ）／２個の階調電圧生成回路とを接続する配線パターンが配置される第１および第２の配線領域部と、を有することを特徴とする表示制御回路。
【請求項２】
前記半導体基板は、複数の層を有し、
前記第１および第２の配線領域部が形成される層は、前記（Ｎ＋Ｍ）／２個の階調電圧生成回路と前記（Ｎ＋Ｍ）／２個の出力回路とが形成される層とは異なることを特徴とする請求項１に記載の表示制御回路。
【請求項３】
前記第１および第２の出力領域部は、前記半導体基板の対向する二つの長辺に沿って形成され、
前記前記第１および第２の配線領域部が形成される層には、電源パターンと接地パターンとが形成されることを特徴とする請求項２に記載の表示制御回路。
【請求項４】
前記半導体基板の長手方向の両端側に形成される第１および第２の表示制御部と、
前記第１および第２の表示制御部の間に形成される論理回路部と、を備え、
前記第１および第２の表示制御部のそれぞれは、前記（Ｎ＋Ｍ）／２個の階調電圧生成回路と前記（Ｎ＋Ｍ）／２個の出力回路とを有し、
前記論理回路部は、前記第１および第２の表示制御部で使用される制御信号およびクロック信号を生成することを特徴とする請求項１乃至３のいずれかに記載の表示制御回路。
【請求項５】
前記半導体基板の長辺の中央部に沿って形成される入力パッドを有し、
前記出力パッドは、前記入力パッドを挟んで両側の長辺に沿って配置されることを特徴とする請求項１乃至４のいずれかに記載の表示制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−２０５１１（Ｐ２００９−２０５１１Ａ）
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願番号】特願２００８−１５６６８７（Ｐ２００８−１５６６８７）
【出願日】平成２０年６月１６日（２００８．６．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願日】平成２０年６月１６日（２００８．６．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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