ゲート絶縁膜及びその製造方法
【課題】プラズマによる影響が抑制できる範囲でより迅速にゲート絶縁膜が形成できる下層絶縁層の膜厚条件を提案する。
【解決手段】ソース領域１０６の上及びここからドレイン領域１０７の上の領域にかけて、膜厚５０ｎｍ程度のアモルファスシリコン膜を形成し、これを結晶化させ、この後、原子層成長方法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）により膜厚１〜７ｎｍ程度に酸化シリコンを堆積することで、下層絶縁膜１０９が形成された状態とする。この後、プラズマＣＶＤ法で、上層絶縁層１１０が形成された状態とする。
【解決手段】ソース領域１０６の上及びここからドレイン領域１０７の上の領域にかけて、膜厚５０ｎｍ程度のアモルファスシリコン膜を形成し、これを結晶化させ、この後、原子層成長方法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）により膜厚１〜７ｎｍ程度に酸化シリコンを堆積することで、下層絶縁膜１０９が形成された状態とする。この後、プラズマＣＶＤ法で、上層絶縁層１１０が形成された状態とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、液晶表示装置や有機ＥＬを用いた表示装置などの駆動に用いられるゲート絶縁膜及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬを用いた表示装置などでは、ガラス基板の上に形成された薄膜トランジスタ（Thin Film Transistor：以下”ＴＦＴ”と略す）をスイッチング素子として用いている。このＴＦＴは、耐熱性の低いガラス基板の上に形成されるため、ゲート絶縁膜は、高温処理を行わないプラズマＣＶＤ（Chemical Vapor Deposition）法により形成されている。
【０００３】
ところが、プラズマＣＶＤ法により形成される膜は、膜中に多くの結晶欠陥を含んでおり、緻密性が充分でないなど、信頼性があまり高くない。また、膜の形成時に、プラズマ中の荷電粒子の影響により、半導体と絶縁膜との界面に損傷を受けるなどの問題もある。例えば、界面がプラズマにより損傷を受けるとトラップが形成され、性能を大きく低下させる。このように、電界効果型のトランジスタでは、ゲート絶縁膜をプラズマＣＶＤ法により形成すると、トランジスタの特性があまり良くないという問題を有していた。
【０００４】
このような問題を解消する技術として、ゲート絶縁膜を原子層成長法により形成する技術が提案されている（特許文献１、２，３，４参照）。原子層成長法は、形成しようとする膜を構成する各元素の原料を基板に交互に供給することにより、原子層単位で薄膜を形成する技術である。
【０００５】
原子層成長法では、各元素の原料を供給している間に１層あるいはｎ層だけを表面に吸着させ、余分な原料は成長に寄与させないようにしている。これを、成長の自己停止作用という。原子層成長法では、高品質な膜が形成できる。また、原子層成長法では、例えば３００℃程度と処理の温度を高くする必要が無く、ガラス基板の上でも絶縁膜が形成できるなど、適用範囲が広いという特徴を有している。
【０００６】
しかしながら、原子層成長法では、膜を形成する速度（成膜速度）があまり速くなく、所望とする時間内に、所望の膜厚のゲート絶縁膜を形成できない場合がある。例えば、液晶表示装置に用いられる薄膜トランジスタのゲート絶縁膜は、膜厚が１００ｎｍ程度となり、原子層成長法により形成すると非常に多くの時間がかかり、現実的ではない。この問題を解消するために、原子層成長法により下層絶縁層を形成し、この上にプラズマＣＶＤ法などのより高速な成膜法で上層絶縁層を形成し、これらでゲート絶縁膜とする技術が提案されている（特許文献５参照）。
【０００７】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献１】特開平１−１７９４２３号公報
【特許文献２】特開平５−１６０１５２号公報
【特許文献３】特開２００１−１７２７６７号公報
【特許文献４】特開２００２−３５３１５４号公報
【特許文献５】特開２００５−１９１４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献５に記載された技術により形成されたゲート絶縁膜において、前述した成膜速度の観点からは、下層絶縁層は可能な限り薄い方が望ましい。しかしながら、下層絶縁層が薄すぎると、前述したプラズマによる影響を抑制できないという問題がある。
【０００９】
本発明は、以上のような問題点を解消するためになされたものであり、この目的は、プラズマによる影響を抑制できる範囲でより迅速にゲート絶縁膜が形成できる下層絶縁層の膜厚条件を提案することである。
【課題を解決するための手段】
【００１０】
本発明に係るゲート絶縁膜は、シリコン半導体膜の上に膜厚１ｎｍ〜７ｎｍの範囲に形成された下層絶縁層と、この下層絶縁層の上に形成された上層絶縁層とから構成され、下層絶縁層は、原子層成長法，光酸化法，オゾン酸化法，ラジカル酸化法の少なくとも１つにより形成されたものである。従って、シリコン半導体膜にはプラズマが照射されることがない状態で、下層絶縁層が形成される。上記、ゲート絶縁膜において、下層絶縁層は、膜厚２〜５ｎｍの範囲に形成されているとより良い。なお、シリコン半導体膜は、ガラス基板の上に形成される。
【００１１】
本発明のゲート絶縁膜の製造方法は、シリコン半導体膜の上に、原子層成長法，光酸化法，オゾン酸化法，ラジカル酸化法の少なくとも１つにより膜厚１ｎｍ〜７ｎｍの範囲に下層絶縁層を形成する工程と、下層絶縁層の上に上層絶縁層を形成して下層絶縁層と上層絶縁層とからなるゲート絶縁膜を形成する工程とを少なくとも備える。なお、下層絶縁層は、より良くは、膜厚２〜５ｎｍの範囲に形成する。この製造方法によれば、シリコン半導体膜には、プラズマが照射されることなく下層絶縁層が形成される。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、ゲート絶縁膜のシリコン半導体膜に接する下層絶縁層の部分は、プラズマが照射されない状態で形成され、また、膜厚１〜７ｎｍの範囲に形成されるので、上層絶縁層の形成が成膜速度の速いプラズマＣＶＤ法で形成されても、シリコン半導体膜に対するプラズマのダメージが最も抑制された状態で、より迅速にゲート絶縁膜が形成できるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図を参照して説明する。図１，図２は、本発明の実施の形態におけるゲート絶縁膜を用いた電界効果型トランジスタの製造方法の一例を示す工程図である。図１，図２は、各工程における電界効果型トランジスタの断面構成を概略的に示している。以下、図１，図２を用いて本実施の形態について説明する。以下では、液晶表示装置などに用いられる正スタガ型の薄膜トランジスタを例に説明する。
【００１４】
まず、図１（ａ）に示すように、ガラス基板１０１の上に遮光膜１０２が形成された状態とする。例えば、ガラス基板１０１の上に、スパッタ法などにより金属膜を形成し、この金属膜を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで、遮光膜１０２が形成できる。
【００１５】
次に、図１（ｂ）に示すように、ガラス基板１０１の上に絶縁層１０３が形成された状態とする。絶縁層１０３は、遮光膜１０２を覆うように形成された状態とする。次に、図１（ｃ）に示すように、絶縁層１０３の上にソース電極１０４及びドレイン電極１０５が形成された状態とする。ソース電極１０４とドレイン電極１０５とは、遮光膜１０２の情報に、所定の間隔を有して配置された状態とする。
【００１６】
次に、図１（ｄ）に示すように、ソース電極１０４の上にソース領域１０６が形成され、ドレイン電極１０５の上にドレイン領域１０７が形成された状態とする。ソース領域１０６とドレイン領域１０７とは、例えば、リンが添加されてｎ+形とされた膜厚５０ｎｍ程度の半導体（シリコン）層を形成し、この半導体層を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで形成すればよい。
【００１７】
次に、図１（ｅ）に示すように、ソース領域１０６の上及びここからドレイン領域１０７の上の領域にかけて、膜厚５０ｎｍ程度のアモルファスシリコン膜（シリコン半導体膜）を形成し、これを加工することでチャネル層１０８が形成された状態とする。なお、ポリシリコンＴＦＴの場合には、アモルファスシリコンを堆積した後、シリコン結晶化が行われる。ソース領域１０６とドレイン領域１０７とに挟まれた領域のチャネル層１０８が、電界効果型トランジスタのチャネルが形成される領域（チャネル領域）となる。
【００１８】
次に、原子層成長法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）により酸化シリコンを堆積することで、図１（ｆ）に示すように、酸化シリコンからなる下層絶縁層１０９が形成された状態とする。下層絶縁層１０９は、膜厚１〜７μｍの範囲、より好ましくは２〜５ｎｍの範囲に形成された状態とする。
【００１９】
ここで、原子層成長法による酸化シリコンの堆積について説明する。まず、所定の反応容器の中に基板を載置し、基板の温度を４００〜６００℃程度に加熱する。次いで、反応容器の中に、原料ガス（吸着ガス）としてＳｉＣｌ4ガスを１分間供給し、基板に１層のＳｉＣｌ4分子が吸着した状態とする。この後、反応容器の内部をＡｒなどの不活性ガスによってパージし、基板に吸着した以外の余剰ガスが反応容器から除去された状態とする。
【００２０】
続いて、反応容器の内部に、例えばＨ2Ｏなどの酸化ガスを供給し、基板の表面に吸着している分子と反応させ、基板の表面にシリコン１原子層分の酸化シリコンの薄膜が形成された状態とする。この後、反応容器の内部をＡｒなどの不活性ガスによってパージし、余剰なガスが反応室から除去された状態とする。これらを１サイクルとし、例えば、２０サイクル程度繰り返すことで、膜厚が約２ｎｍ程度の酸化シリコンの薄膜が形成できる。
【００２１】
以上説明したことにより、下層絶縁層１０９を形成した後、この上にプラズマＣＶＤ法により酸化シリコンを堆積し、図２（ｇ）に示すように、膜厚１００ｎｍ程度の上層絶縁層１１０が形成された状態とする。プラズマＣＶＤ法による上層絶縁層１０９の形成は、次に示す条件で行えばよい。まず、電極面積が直径２００ｍｍの平行平板型のプラズマ処理装置を用いる。また、原料ガスとして、ＴＥＯＳ（Tetraethoxysilane，Ｓｉ（ＯＣ2Ｈ5）4）を用い、酸化剤として酸素ガスを用いる。また、基板温度を３５０℃とし、反応室の内部の圧力を０．１〜１Ｔｏｒｒ程度とし、Ｒｆパワーを５０〜２００Ｗとする。この条件により、膜厚１００ｎｍ程度の上層絶縁層１０９を形成する。本実施の形態では、上述したことにより形成された下層絶縁層１０９と上層絶縁層１１０とにより、ゲート絶縁膜１１１が構成される。
【００２２】
次に、公知のフォトリソグラフィ技術とエッチング技術とにより、下層絶縁層１０９と上層絶縁層１１０とを加工し、図２（ｈ）に示すように、少なくともソース領域１０６，ドレイン領域１０７，及びチャネル層１０８を覆うように、ゲート絶縁膜１１１が形成された状態とする。ゲート絶縁膜１１１は、下層１３９と上層１４０とから構成されたものである。下層１３９は、前述したように、原子層成長法により形成されたものであり、上層１４０は、より速く成膜されるプラズマＣＶＤ法により形成されたものである。
【００２３】
次に、図２（ｉ）に示すように、ソース領域１０６とドレイン領域１０７とに挟まれた領域のゲート絶縁膜１１１の上に、例えばアルミニウムからなるゲート電極１１２が形成された状態とすることで、薄膜トランジスタが形成された状態となる。
【００２４】
上述した図１，図２の製造方法によるゲート絶縁膜は、原子層成長法により形成した下層１３９と、より高速に膜が形成できるプラズマＣＶＤ法等により形成した上層１４０とによりゲート絶縁膜１１１を構成した。このため、半導体層のチャネルの部分に接触する部分のゲート絶縁膜は、原子層成長法により形成された絶縁膜から構成されていることになる。この結果、図１，図２を用いて説明した製造方法によるゲート絶縁膜によれば、半導体層のチャネル領域（シリコン半導体膜）とゲート絶縁膜との界面は、プラズマに曝されることがないので、例えばゲート絶縁膜における界面準位密度の増加を抑制できるようになり、トランジスタの特性劣化を抑制できるようになる。また、原子層成長法による下層１３９（下層絶縁層１０９）は、膜厚膜厚１〜７μｍとあまり厚く形成する必要がないので、原子層成長法のみで形成する場合に比較し、より短時間で製造できるようになる。
【００２５】
ここで、下層絶縁層１０９（下層１３９）の膜厚範囲に関して説明する。発明者らが、ゲート絶縁膜１１１に占める下層１３９（下層絶縁層１０９）の膜厚と、チャネル層１０８の表面近傍における界面準位密度との関係を調査したところ、図３に示すように、膜厚が７ｎｍより薄い範囲で、界面準位密度が小さくなることが判明した。なお、このとき、チャネル層１０８のかわりに、シリコンウエハをゲート絶縁膜形成用の基板に用いた。図３に示されているように、下層１３９の膜厚は、１〜７ｎｍの範囲であれば、膜厚が７ｎｍを超える範囲における界面準位密度より低い状態となる。これらのことより、下層絶縁層１０９は、膜厚１〜７ｎｍの範囲で形成することにより、より界面準位密度が低下した状態が得られ、プラズマによる影響をより抑制できる状態となる。また、図３示されているように、下層１３９の膜厚が２〜５ｎｍの範囲で、界面準位密度が１×１０11ｃｍ-2／ｅＶ以下となり、最も良好な電気特性を示すようになる。従って、下層絶縁層１０９は、より良くは、膜厚２〜５ｎｍの範囲に形成すればよい。
【００２６】
次に、本発明の実施の形態における他のゲート絶縁膜の製造方法について図を参照して説明する。図４は、本発明の他の実施の形態におけるゲート絶縁膜を用いた他の電界効果型トランジスタの製造方法の一例を示す工程図である。図４は、各工程における電界効果型トランジスタの断面構成を概略的に示している。以下、図４を用いて本実施の形態について説明する。以下では、液晶表示装置などに用いられるトップゲート型の薄膜トランジスタ（特許文献１，２参照）を例に説明する。
【００２７】
まず、図４（ａ）に示すように、ガラス基板４０１の上に、所定の間隔を開けてソース電極４０２,ドレイン電極４０３が形成された状態とする。これらは、例えば、所定の金属膜をガラス基板４０１の上に形成した後、金属膜を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで形成できる。次に、図４（ｂ）に示すように、ガラス基板４０１の上にソース電極４０２,ドレイン電極４０３に渡る半導体層（シリコン半導体膜）４０４が形成された状態とする。半導体層４０４は、ガラス基板４０１の上に、例えば、膜厚１００ｎｍ程度にアモルファスＳｉの膜を形成した後、この膜を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで形成できる。ポリシリコンＴＦＴの場合には、アモルファスシリコンを堆積した後に、シリコンの結晶化が行われる。
【００２８】
次に、形成した半導体層４０４や各電極を含めたガラス基板４０１の上に、原子層成長法により膜厚１〜７ｎｍ，より好ましくは２〜５ｎｍの範囲で酸化シリコンを堆積することで、図４（ｃ）に示すように、下層絶縁層４０５が形成された状態とする。原子層成長法による下層絶縁層４０５の形成は、次に示す条件により行う。原料ガスとして、ＳｉＣｌ4ガスを用い酸化剤としてＨ2Ｏを用い、また、パージガスとしてアルゴンガスを用いる。また、基板温度は４００〜６００℃とし、反応室の内部における原料ガスの圧力は０．１〜１０Ｔｏｒｒで暴露時間は１〜３分とし、アルゴンガスによるパージを１分間行った後、反応室の内部における酸化剤の圧力は０．１〜１００Ｔｏｒｒで暴露時間は１〜３分とし、これらを所定の回数繰り返す。例えば、上述した一連の工程を２０回行うことで、膜厚２ｎｍの酸化シリコン層が形成できる。
【００２９】
次いで、よく知られたプラズマＣＶＤ法により、下層絶縁層４０５の上に酸化シリコンを堆積し、図４（ｄ）に示すように、膜厚１００ｎｍ程度の上層絶縁層４０６が形成された状態とする。プラズマＣＶＤ法による上層絶縁層４０６の形成は、次に示す条件で行えばよい。まず、電極面積が直径２００ｍｍの平行平板型のプラズマ処理装置を用いる。また、原料ガスとして、ＴＥＯＳ（Tetraethoxysilane，Ｓｉ（ＯＣ2Ｈ5）4）を用い、酸化剤として酸素ガスを用いる。また、基板温度を３５０℃とし、反応室の内部の圧力を０．１〜１Ｔｏｒｒ程度とし、Ｒｆパワーを５０〜２００Ｗとする。この条件により、膜厚１００ｎｍ程度の上層絶縁層４０６を形成する。
【００３０】
次に、図４（ｅ）に示すように、ソース電極４０２とドレイン電極４０３とに挟まれた領域の上層絶縁層４０６の上に、例えばアルミニウムからなるゲート電極４０７が形成された状態とする。例えば、上層絶縁層４０６の上に膜厚３００ｎｍ程度にアルミニウムの膜を形成し、この上に、所望の形状のレジストパターンを形成し、これをマスクとしてアルミニウム膜を選択的にエッチングすることで、ゲート電極４０７を形成することができる。
【００３１】
次に、ゲート電極４０７の形成に用いた上記レジストパターンを用い、上層絶縁層４０６及び下層絶縁層４０５を選択的にエッチングし、図４（ｆ）に示すように、下層４３５と上層４３６とからなるゲート絶縁膜４０８が形成された状態とする。また、これらの加工により、ゲート電極４０７の両脇の領域の半導体層４０４が露出された状態とする。
【００３２】
次に、ゲート電極４０７をマスクとして利用し、この両脇に露出した半導体層４０４に例えばリンをイオン注入し、加えてこれらの上部よりレーザを照射することで、図４（ｇ）に示すように、ソース４０９及びドレイン４１０が形成された状態とする。半導体層４０４においては、ゲート電極４０７の両脇に露出した領域にレーザが照射され、イオンが注入された領域の電気抵抗が小さくなる。
【００３３】
これらの結果、ソース電極４０２にオーミック接続したソース４０９及びドレイン電極４０３にオーミック接続したドレイン４１０が形成される。また、半導体層４０４のゲート電極４０７の下方の領域は、イオンが注入されず、ノンドープであり、チャネルが形成される領域（チャネル領域）となる。従って、図４に示す薄膜トランジスタは、チャネル領域を挾むように接して配置されたソース４０９及びドレイン４１０と、チャネル領域の上に形成されたゲート絶縁膜４０８と、ゲート絶縁膜４０８の上に形成されたゲート電極４０７とから構成されたものとなる。
【００３４】
上述した図４に示す薄膜トランジスタ（電界効果トランジスタ）は、原子層成長法により形成した下層４３５と、より高速に膜が形成できるプラズマＣＶＤ法等により形成した上層４３６とによりゲート絶縁膜４０８を構成した。このように、図４に示す製造方法によれば、半導体層のチャネル領域（シリコン半導体膜）に接触する部分のゲート絶縁膜は、原子層成長法により形成された絶縁膜から構成されていることになり、半導体層のチャネル領域とゲート絶縁膜との界面は、プラズマに曝されることがない。この結果、例えばゲート絶縁膜における界面準位密度の増加を抑制できるようになり、トランジスタの特性劣化を抑制できるようになり、フラットバンド電圧も低く抑制された状態が得られる。
【００３５】
加えて、下層４３５の膜厚が１〜７ｎｍの範囲とされているので、図３を用いて説明したように、上層絶縁層４０６を形成するときのプラズマダメージをより効果的に抑制できるようになる。また、原子層成長法による下層４３５（下層絶縁層４０５）は、膜厚１〜７ｎｍ程度とあまり厚く形成する必要がないので、原子層成長法のみで形成する場合に比較し、より短時間で製造できるようになる。なお、上述では、下層絶縁層を原子層成長法により形成するようにしたが、これに限るものではない。例えば、オゾン酸化法，光酸化法，及びラジカル酸化法など、４００℃程度の温度条件でプラズマを用いない酸化シリコン層の形成方法により、下層絶縁層が形成されるようにしてもよい。これらの形成方法であっても、前述同様であり、下層絶縁層が１〜７ｎｍの範囲に形成されていれば、上層絶縁層を形成するときのプラズマによるダメージをより抑制できるようになる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態におけるゲート絶縁膜を用いた電界効果型トランジスタの製造方法の一例を示す工程図である。
【図２】本発明の実施の形態におけるゲート絶縁膜を用いた電界効果型トランジスタの製造方法の一例を示す工程図である。
【図３】ゲート絶縁膜１１１に占める下層１３９の膜厚と、チャネル層１０８の表面近傍における界面準位密度との関係を示す特性図である。
【図４】本発明の実施の形態におけるゲート絶縁膜を用いた他の電界効果型トランジスタの製造方法の一例を示す工程図である。
【符号の説明】
【００３７】
１０１…ガラス基板、１０２…遮光膜、１０３…絶縁層、１０４…ソース電極、１０５…ドレイン電極、１０６…ソース領域、１０７…ドレイン領域、１０８…チャネル層、１０９…下層絶縁層、１１０…上層絶縁層、１１１…ゲート絶縁膜、１１２…ゲート電極、１３９…下層、１４０…上層。
【技術分野】
【０００１】
本発明は、例えば、液晶表示装置や有機ＥＬを用いた表示装置などの駆動に用いられるゲート絶縁膜及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬを用いた表示装置などでは、ガラス基板の上に形成された薄膜トランジスタ（Thin Film Transistor：以下”ＴＦＴ”と略す）をスイッチング素子として用いている。このＴＦＴは、耐熱性の低いガラス基板の上に形成されるため、ゲート絶縁膜は、高温処理を行わないプラズマＣＶＤ（Chemical Vapor Deposition）法により形成されている。
【０００３】
ところが、プラズマＣＶＤ法により形成される膜は、膜中に多くの結晶欠陥を含んでおり、緻密性が充分でないなど、信頼性があまり高くない。また、膜の形成時に、プラズマ中の荷電粒子の影響により、半導体と絶縁膜との界面に損傷を受けるなどの問題もある。例えば、界面がプラズマにより損傷を受けるとトラップが形成され、性能を大きく低下させる。このように、電界効果型のトランジスタでは、ゲート絶縁膜をプラズマＣＶＤ法により形成すると、トランジスタの特性があまり良くないという問題を有していた。
【０００４】
このような問題を解消する技術として、ゲート絶縁膜を原子層成長法により形成する技術が提案されている（特許文献１、２，３，４参照）。原子層成長法は、形成しようとする膜を構成する各元素の原料を基板に交互に供給することにより、原子層単位で薄膜を形成する技術である。
【０００５】
原子層成長法では、各元素の原料を供給している間に１層あるいはｎ層だけを表面に吸着させ、余分な原料は成長に寄与させないようにしている。これを、成長の自己停止作用という。原子層成長法では、高品質な膜が形成できる。また、原子層成長法では、例えば３００℃程度と処理の温度を高くする必要が無く、ガラス基板の上でも絶縁膜が形成できるなど、適用範囲が広いという特徴を有している。
【０００６】
しかしながら、原子層成長法では、膜を形成する速度（成膜速度）があまり速くなく、所望とする時間内に、所望の膜厚のゲート絶縁膜を形成できない場合がある。例えば、液晶表示装置に用いられる薄膜トランジスタのゲート絶縁膜は、膜厚が１００ｎｍ程度となり、原子層成長法により形成すると非常に多くの時間がかかり、現実的ではない。この問題を解消するために、原子層成長法により下層絶縁層を形成し、この上にプラズマＣＶＤ法などのより高速な成膜法で上層絶縁層を形成し、これらでゲート絶縁膜とする技術が提案されている（特許文献５参照）。
【０００７】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献１】特開平１−１７９４２３号公報
【特許文献２】特開平５−１６０１５２号公報
【特許文献３】特開２００１−１７２７６７号公報
【特許文献４】特開２００２−３５３１５４号公報
【特許文献５】特開２００５−１９１４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献５に記載された技術により形成されたゲート絶縁膜において、前述した成膜速度の観点からは、下層絶縁層は可能な限り薄い方が望ましい。しかしながら、下層絶縁層が薄すぎると、前述したプラズマによる影響を抑制できないという問題がある。
【０００９】
本発明は、以上のような問題点を解消するためになされたものであり、この目的は、プラズマによる影響を抑制できる範囲でより迅速にゲート絶縁膜が形成できる下層絶縁層の膜厚条件を提案することである。
【課題を解決するための手段】
【００１０】
本発明に係るゲート絶縁膜は、シリコン半導体膜の上に膜厚１ｎｍ〜７ｎｍの範囲に形成された下層絶縁層と、この下層絶縁層の上に形成された上層絶縁層とから構成され、下層絶縁層は、原子層成長法，光酸化法，オゾン酸化法，ラジカル酸化法の少なくとも１つにより形成されたものである。従って、シリコン半導体膜にはプラズマが照射されることがない状態で、下層絶縁層が形成される。上記、ゲート絶縁膜において、下層絶縁層は、膜厚２〜５ｎｍの範囲に形成されているとより良い。なお、シリコン半導体膜は、ガラス基板の上に形成される。
【００１１】
本発明のゲート絶縁膜の製造方法は、シリコン半導体膜の上に、原子層成長法，光酸化法，オゾン酸化法，ラジカル酸化法の少なくとも１つにより膜厚１ｎｍ〜７ｎｍの範囲に下層絶縁層を形成する工程と、下層絶縁層の上に上層絶縁層を形成して下層絶縁層と上層絶縁層とからなるゲート絶縁膜を形成する工程とを少なくとも備える。なお、下層絶縁層は、より良くは、膜厚２〜５ｎｍの範囲に形成する。この製造方法によれば、シリコン半導体膜には、プラズマが照射されることなく下層絶縁層が形成される。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、ゲート絶縁膜のシリコン半導体膜に接する下層絶縁層の部分は、プラズマが照射されない状態で形成され、また、膜厚１〜７ｎｍの範囲に形成されるので、上層絶縁層の形成が成膜速度の速いプラズマＣＶＤ法で形成されても、シリコン半導体膜に対するプラズマのダメージが最も抑制された状態で、より迅速にゲート絶縁膜が形成できるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図を参照して説明する。図１，図２は、本発明の実施の形態におけるゲート絶縁膜を用いた電界効果型トランジスタの製造方法の一例を示す工程図である。図１，図２は、各工程における電界効果型トランジスタの断面構成を概略的に示している。以下、図１，図２を用いて本実施の形態について説明する。以下では、液晶表示装置などに用いられる正スタガ型の薄膜トランジスタを例に説明する。
【００１４】
まず、図１（ａ）に示すように、ガラス基板１０１の上に遮光膜１０２が形成された状態とする。例えば、ガラス基板１０１の上に、スパッタ法などにより金属膜を形成し、この金属膜を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで、遮光膜１０２が形成できる。
【００１５】
次に、図１（ｂ）に示すように、ガラス基板１０１の上に絶縁層１０３が形成された状態とする。絶縁層１０３は、遮光膜１０２を覆うように形成された状態とする。次に、図１（ｃ）に示すように、絶縁層１０３の上にソース電極１０４及びドレイン電極１０５が形成された状態とする。ソース電極１０４とドレイン電極１０５とは、遮光膜１０２の情報に、所定の間隔を有して配置された状態とする。
【００１６】
次に、図１（ｄ）に示すように、ソース電極１０４の上にソース領域１０６が形成され、ドレイン電極１０５の上にドレイン領域１０７が形成された状態とする。ソース領域１０６とドレイン領域１０７とは、例えば、リンが添加されてｎ+形とされた膜厚５０ｎｍ程度の半導体（シリコン）層を形成し、この半導体層を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで形成すればよい。
【００１７】
次に、図１（ｅ）に示すように、ソース領域１０６の上及びここからドレイン領域１０７の上の領域にかけて、膜厚５０ｎｍ程度のアモルファスシリコン膜（シリコン半導体膜）を形成し、これを加工することでチャネル層１０８が形成された状態とする。なお、ポリシリコンＴＦＴの場合には、アモルファスシリコンを堆積した後、シリコン結晶化が行われる。ソース領域１０６とドレイン領域１０７とに挟まれた領域のチャネル層１０８が、電界効果型トランジスタのチャネルが形成される領域（チャネル領域）となる。
【００１８】
次に、原子層成長法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）により酸化シリコンを堆積することで、図１（ｆ）に示すように、酸化シリコンからなる下層絶縁層１０９が形成された状態とする。下層絶縁層１０９は、膜厚１〜７μｍの範囲、より好ましくは２〜５ｎｍの範囲に形成された状態とする。
【００１９】
ここで、原子層成長法による酸化シリコンの堆積について説明する。まず、所定の反応容器の中に基板を載置し、基板の温度を４００〜６００℃程度に加熱する。次いで、反応容器の中に、原料ガス（吸着ガス）としてＳｉＣｌ4ガスを１分間供給し、基板に１層のＳｉＣｌ4分子が吸着した状態とする。この後、反応容器の内部をＡｒなどの不活性ガスによってパージし、基板に吸着した以外の余剰ガスが反応容器から除去された状態とする。
【００２０】
続いて、反応容器の内部に、例えばＨ2Ｏなどの酸化ガスを供給し、基板の表面に吸着している分子と反応させ、基板の表面にシリコン１原子層分の酸化シリコンの薄膜が形成された状態とする。この後、反応容器の内部をＡｒなどの不活性ガスによってパージし、余剰なガスが反応室から除去された状態とする。これらを１サイクルとし、例えば、２０サイクル程度繰り返すことで、膜厚が約２ｎｍ程度の酸化シリコンの薄膜が形成できる。
【００２１】
以上説明したことにより、下層絶縁層１０９を形成した後、この上にプラズマＣＶＤ法により酸化シリコンを堆積し、図２（ｇ）に示すように、膜厚１００ｎｍ程度の上層絶縁層１１０が形成された状態とする。プラズマＣＶＤ法による上層絶縁層１０９の形成は、次に示す条件で行えばよい。まず、電極面積が直径２００ｍｍの平行平板型のプラズマ処理装置を用いる。また、原料ガスとして、ＴＥＯＳ（Tetraethoxysilane，Ｓｉ（ＯＣ2Ｈ5）4）を用い、酸化剤として酸素ガスを用いる。また、基板温度を３５０℃とし、反応室の内部の圧力を０．１〜１Ｔｏｒｒ程度とし、Ｒｆパワーを５０〜２００Ｗとする。この条件により、膜厚１００ｎｍ程度の上層絶縁層１０９を形成する。本実施の形態では、上述したことにより形成された下層絶縁層１０９と上層絶縁層１１０とにより、ゲート絶縁膜１１１が構成される。
【００２２】
次に、公知のフォトリソグラフィ技術とエッチング技術とにより、下層絶縁層１０９と上層絶縁層１１０とを加工し、図２（ｈ）に示すように、少なくともソース領域１０６，ドレイン領域１０７，及びチャネル層１０８を覆うように、ゲート絶縁膜１１１が形成された状態とする。ゲート絶縁膜１１１は、下層１３９と上層１４０とから構成されたものである。下層１３９は、前述したように、原子層成長法により形成されたものであり、上層１４０は、より速く成膜されるプラズマＣＶＤ法により形成されたものである。
【００２３】
次に、図２（ｉ）に示すように、ソース領域１０６とドレイン領域１０７とに挟まれた領域のゲート絶縁膜１１１の上に、例えばアルミニウムからなるゲート電極１１２が形成された状態とすることで、薄膜トランジスタが形成された状態となる。
【００２４】
上述した図１，図２の製造方法によるゲート絶縁膜は、原子層成長法により形成した下層１３９と、より高速に膜が形成できるプラズマＣＶＤ法等により形成した上層１４０とによりゲート絶縁膜１１１を構成した。このため、半導体層のチャネルの部分に接触する部分のゲート絶縁膜は、原子層成長法により形成された絶縁膜から構成されていることになる。この結果、図１，図２を用いて説明した製造方法によるゲート絶縁膜によれば、半導体層のチャネル領域（シリコン半導体膜）とゲート絶縁膜との界面は、プラズマに曝されることがないので、例えばゲート絶縁膜における界面準位密度の増加を抑制できるようになり、トランジスタの特性劣化を抑制できるようになる。また、原子層成長法による下層１３９（下層絶縁層１０９）は、膜厚膜厚１〜７μｍとあまり厚く形成する必要がないので、原子層成長法のみで形成する場合に比較し、より短時間で製造できるようになる。
【００２５】
ここで、下層絶縁層１０９（下層１３９）の膜厚範囲に関して説明する。発明者らが、ゲート絶縁膜１１１に占める下層１３９（下層絶縁層１０９）の膜厚と、チャネル層１０８の表面近傍における界面準位密度との関係を調査したところ、図３に示すように、膜厚が７ｎｍより薄い範囲で、界面準位密度が小さくなることが判明した。なお、このとき、チャネル層１０８のかわりに、シリコンウエハをゲート絶縁膜形成用の基板に用いた。図３に示されているように、下層１３９の膜厚は、１〜７ｎｍの範囲であれば、膜厚が７ｎｍを超える範囲における界面準位密度より低い状態となる。これらのことより、下層絶縁層１０９は、膜厚１〜７ｎｍの範囲で形成することにより、より界面準位密度が低下した状態が得られ、プラズマによる影響をより抑制できる状態となる。また、図３示されているように、下層１３９の膜厚が２〜５ｎｍの範囲で、界面準位密度が１×１０11ｃｍ-2／ｅＶ以下となり、最も良好な電気特性を示すようになる。従って、下層絶縁層１０９は、より良くは、膜厚２〜５ｎｍの範囲に形成すればよい。
【００２６】
次に、本発明の実施の形態における他のゲート絶縁膜の製造方法について図を参照して説明する。図４は、本発明の他の実施の形態におけるゲート絶縁膜を用いた他の電界効果型トランジスタの製造方法の一例を示す工程図である。図４は、各工程における電界効果型トランジスタの断面構成を概略的に示している。以下、図４を用いて本実施の形態について説明する。以下では、液晶表示装置などに用いられるトップゲート型の薄膜トランジスタ（特許文献１，２参照）を例に説明する。
【００２７】
まず、図４（ａ）に示すように、ガラス基板４０１の上に、所定の間隔を開けてソース電極４０２,ドレイン電極４０３が形成された状態とする。これらは、例えば、所定の金属膜をガラス基板４０１の上に形成した後、金属膜を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで形成できる。次に、図４（ｂ）に示すように、ガラス基板４０１の上にソース電極４０２,ドレイン電極４０３に渡る半導体層（シリコン半導体膜）４０４が形成された状態とする。半導体層４０４は、ガラス基板４０１の上に、例えば、膜厚１００ｎｍ程度にアモルファスＳｉの膜を形成した後、この膜を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで形成できる。ポリシリコンＴＦＴの場合には、アモルファスシリコンを堆積した後に、シリコンの結晶化が行われる。
【００２８】
次に、形成した半導体層４０４や各電極を含めたガラス基板４０１の上に、原子層成長法により膜厚１〜７ｎｍ，より好ましくは２〜５ｎｍの範囲で酸化シリコンを堆積することで、図４（ｃ）に示すように、下層絶縁層４０５が形成された状態とする。原子層成長法による下層絶縁層４０５の形成は、次に示す条件により行う。原料ガスとして、ＳｉＣｌ4ガスを用い酸化剤としてＨ2Ｏを用い、また、パージガスとしてアルゴンガスを用いる。また、基板温度は４００〜６００℃とし、反応室の内部における原料ガスの圧力は０．１〜１０Ｔｏｒｒで暴露時間は１〜３分とし、アルゴンガスによるパージを１分間行った後、反応室の内部における酸化剤の圧力は０．１〜１００Ｔｏｒｒで暴露時間は１〜３分とし、これらを所定の回数繰り返す。例えば、上述した一連の工程を２０回行うことで、膜厚２ｎｍの酸化シリコン層が形成できる。
【００２９】
次いで、よく知られたプラズマＣＶＤ法により、下層絶縁層４０５の上に酸化シリコンを堆積し、図４（ｄ）に示すように、膜厚１００ｎｍ程度の上層絶縁層４０６が形成された状態とする。プラズマＣＶＤ法による上層絶縁層４０６の形成は、次に示す条件で行えばよい。まず、電極面積が直径２００ｍｍの平行平板型のプラズマ処理装置を用いる。また、原料ガスとして、ＴＥＯＳ（Tetraethoxysilane，Ｓｉ（ＯＣ2Ｈ5）4）を用い、酸化剤として酸素ガスを用いる。また、基板温度を３５０℃とし、反応室の内部の圧力を０．１〜１Ｔｏｒｒ程度とし、Ｒｆパワーを５０〜２００Ｗとする。この条件により、膜厚１００ｎｍ程度の上層絶縁層４０６を形成する。
【００３０】
次に、図４（ｅ）に示すように、ソース電極４０２とドレイン電極４０３とに挟まれた領域の上層絶縁層４０６の上に、例えばアルミニウムからなるゲート電極４０７が形成された状態とする。例えば、上層絶縁層４０６の上に膜厚３００ｎｍ程度にアルミニウムの膜を形成し、この上に、所望の形状のレジストパターンを形成し、これをマスクとしてアルミニウム膜を選択的にエッチングすることで、ゲート電極４０７を形成することができる。
【００３１】
次に、ゲート電極４０７の形成に用いた上記レジストパターンを用い、上層絶縁層４０６及び下層絶縁層４０５を選択的にエッチングし、図４（ｆ）に示すように、下層４３５と上層４３６とからなるゲート絶縁膜４０８が形成された状態とする。また、これらの加工により、ゲート電極４０７の両脇の領域の半導体層４０４が露出された状態とする。
【００３２】
次に、ゲート電極４０７をマスクとして利用し、この両脇に露出した半導体層４０４に例えばリンをイオン注入し、加えてこれらの上部よりレーザを照射することで、図４（ｇ）に示すように、ソース４０９及びドレイン４１０が形成された状態とする。半導体層４０４においては、ゲート電極４０７の両脇に露出した領域にレーザが照射され、イオンが注入された領域の電気抵抗が小さくなる。
【００３３】
これらの結果、ソース電極４０２にオーミック接続したソース４０９及びドレイン電極４０３にオーミック接続したドレイン４１０が形成される。また、半導体層４０４のゲート電極４０７の下方の領域は、イオンが注入されず、ノンドープであり、チャネルが形成される領域（チャネル領域）となる。従って、図４に示す薄膜トランジスタは、チャネル領域を挾むように接して配置されたソース４０９及びドレイン４１０と、チャネル領域の上に形成されたゲート絶縁膜４０８と、ゲート絶縁膜４０８の上に形成されたゲート電極４０７とから構成されたものとなる。
【００３４】
上述した図４に示す薄膜トランジスタ（電界効果トランジスタ）は、原子層成長法により形成した下層４３５と、より高速に膜が形成できるプラズマＣＶＤ法等により形成した上層４３６とによりゲート絶縁膜４０８を構成した。このように、図４に示す製造方法によれば、半導体層のチャネル領域（シリコン半導体膜）に接触する部分のゲート絶縁膜は、原子層成長法により形成された絶縁膜から構成されていることになり、半導体層のチャネル領域とゲート絶縁膜との界面は、プラズマに曝されることがない。この結果、例えばゲート絶縁膜における界面準位密度の増加を抑制できるようになり、トランジスタの特性劣化を抑制できるようになり、フラットバンド電圧も低く抑制された状態が得られる。
【００３５】
加えて、下層４３５の膜厚が１〜７ｎｍの範囲とされているので、図３を用いて説明したように、上層絶縁層４０６を形成するときのプラズマダメージをより効果的に抑制できるようになる。また、原子層成長法による下層４３５（下層絶縁層４０５）は、膜厚１〜７ｎｍ程度とあまり厚く形成する必要がないので、原子層成長法のみで形成する場合に比較し、より短時間で製造できるようになる。なお、上述では、下層絶縁層を原子層成長法により形成するようにしたが、これに限るものではない。例えば、オゾン酸化法，光酸化法，及びラジカル酸化法など、４００℃程度の温度条件でプラズマを用いない酸化シリコン層の形成方法により、下層絶縁層が形成されるようにしてもよい。これらの形成方法であっても、前述同様であり、下層絶縁層が１〜７ｎｍの範囲に形成されていれば、上層絶縁層を形成するときのプラズマによるダメージをより抑制できるようになる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態におけるゲート絶縁膜を用いた電界効果型トランジスタの製造方法の一例を示す工程図である。
【図２】本発明の実施の形態におけるゲート絶縁膜を用いた電界効果型トランジスタの製造方法の一例を示す工程図である。
【図３】ゲート絶縁膜１１１に占める下層１３９の膜厚と、チャネル層１０８の表面近傍における界面準位密度との関係を示す特性図である。
【図４】本発明の実施の形態におけるゲート絶縁膜を用いた他の電界効果型トランジスタの製造方法の一例を示す工程図である。
【符号の説明】
【００３７】
１０１…ガラス基板、１０２…遮光膜、１０３…絶縁層、１０４…ソース電極、１０５…ドレイン電極、１０６…ソース領域、１０７…ドレイン領域、１０８…チャネル層、１０９…下層絶縁層、１１０…上層絶縁層、１１１…ゲート絶縁膜、１１２…ゲート電極、１３９…下層、１４０…上層。
【特許請求の範囲】
【請求項１】
シリコン半導体膜の上に膜厚１ｎｍ〜７ｎｍの範囲に形成された下層絶縁層と、
この下層絶縁層の上に形成された上層絶縁層と
から構成され、
前記下層絶縁層は、原子層成長法，光酸化法，オゾン酸化法，ラジカル酸化法の少なくとも１つにより形成されたものであることを特徴とするゲート絶縁膜。
【請求項２】
請求項１記載のゲート絶縁膜において、
前記下層絶縁層は、膜厚２〜５ｎｍの範囲に形成されていることを特徴とするゲート絶縁膜。
【請求項３】
請求項１又は２記載のゲート絶縁膜において、
前記シリコン半導体膜は、ガラス基板の上に形成されることを特徴とするゲート絶縁膜。
【請求項４】
シリコン半導体膜の上に、原子層成長法，光酸化法，オゾン酸化法，ラジカル酸化法の少なくとも１つにより膜厚１ｎｍ〜７ｎｍの範囲に下層絶縁層を形成する工程と、
前記下層絶縁層の上に上層絶縁層を形成して前記下層絶縁層と前記上層絶縁層とからなるゲート絶縁膜を形成する工程と
を少なくとも備えることを特徴とするゲート絶縁膜の製造方法。
【請求項５】
請求項４記載のゲート絶縁膜の製造方法において、
前記下層絶縁層は、膜厚２〜５ｎｍの範囲に形成することを特徴とするゲート絶縁膜の製造方法。
【請求項１】
シリコン半導体膜の上に膜厚１ｎｍ〜７ｎｍの範囲に形成された下層絶縁層と、
この下層絶縁層の上に形成された上層絶縁層と
から構成され、
前記下層絶縁層は、原子層成長法，光酸化法，オゾン酸化法，ラジカル酸化法の少なくとも１つにより形成されたものであることを特徴とするゲート絶縁膜。
【請求項２】
請求項１記載のゲート絶縁膜において、
前記下層絶縁層は、膜厚２〜５ｎｍの範囲に形成されていることを特徴とするゲート絶縁膜。
【請求項３】
請求項１又は２記載のゲート絶縁膜において、
前記シリコン半導体膜は、ガラス基板の上に形成されることを特徴とするゲート絶縁膜。
【請求項４】
シリコン半導体膜の上に、原子層成長法，光酸化法，オゾン酸化法，ラジカル酸化法の少なくとも１つにより膜厚１ｎｍ〜７ｎｍの範囲に下層絶縁層を形成する工程と、
前記下層絶縁層の上に上層絶縁層を形成して前記下層絶縁層と前記上層絶縁層とからなるゲート絶縁膜を形成する工程と
を少なくとも備えることを特徴とするゲート絶縁膜の製造方法。
【請求項５】
請求項４記載のゲート絶縁膜の製造方法において、
前記下層絶縁層は、膜厚２〜５ｎｍの範囲に形成することを特徴とするゲート絶縁膜の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００７−４８９６８（Ｐ２００７−４８９６８Ａ）
【公開日】平成１９年２月２２日（２００７．２．２２）
【国際特許分類】
【出願番号】特願２００５−２３２１９２（Ｐ２００５−２３２１９２）
【出願日】平成１７年８月１０日（２００５．８．１０）
【出願人】（０００００５９０２）三井造船株式会社 (1,723)
【Ｆターム（参考）】
【公開日】平成１９年２月２２日（２００７．２．２２）
【国際特許分類】
【出願日】平成１７年８月１０日（２００５．８．１０）
【出願人】（０００００５９０２）三井造船株式会社 (1,723)
【Ｆターム（参考）】
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