半導体基板の製造方法
【課題】選択エッチング層のエッチング時の自然酸化による影響で化合物半導体層の損傷、結晶の転移が発生せず、信頼性の高い半導体基板の製造方法を提供する。
【解決手段】化合物半導体基板８上に、選択エッチング層３、応力緩和層９および応力緩和層９より大きいヤング率を有するIII−Ｖ族化合物半導体から成る化合物半導体層４をエピタキシャル成長法により順次積層させる積層工程と、選択エッチング層３、応力緩和層９および化合物半導体層４を所定パターンとなるようにエッチング除去するエッチング工程と、Ｓｉ基板５の主面に化合物半導体層４の上面を直接接合法により接合させて、選択エッチング層３、応力緩和層９および化合物半導体層４が積層された化合物半導体基板８を貼りあわせる接合工程と、前記エッチング工程で残った選択エッチング層３をさらにエッチング除去することにより、Ｓｉ基板５と化合物半導体基板８とを分離する分離工程とを含む。
【解決手段】化合物半導体基板８上に、選択エッチング層３、応力緩和層９および応力緩和層９より大きいヤング率を有するIII−Ｖ族化合物半導体から成る化合物半導体層４をエピタキシャル成長法により順次積層させる積層工程と、選択エッチング層３、応力緩和層９および化合物半導体層４を所定パターンとなるようにエッチング除去するエッチング工程と、Ｓｉ基板５の主面に化合物半導体層４の上面を直接接合法により接合させて、選択エッチング層３、応力緩和層９および化合物半導体層４が積層された化合物半導体基板８を貼りあわせる接合工程と、前記エッチング工程で残った選択エッチング層３をさらにエッチング除去することにより、Ｓｉ基板５と化合物半導体基板８とを分離する分離工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリコン（Ｓｉ）基板上に化合物半導体層を積層した半導体基板の製造方法と半導体基板に関し、特に化合物半導体層をシリコン基板上に転写して半導体基板を作製する半導体基板の製造方法および半導体基板に関する。
【背景技術】
【０００２】
従来、ガリウム砒素（ＧａＡｓ），インジウム燐（ＩｎＰ）などの化合物半導体基板は、機械的に脆く、取り扱いが難しく、また良質で大面積の結晶基板が得られにくいという問題もあり、安価で大面積で強度の大きなＳｉ基板上にガリウム砒素等の化合物半導体層をエピタキシャル成長する方法が提案されている。このようなＳｉ基板上に化合物半導体層を形成して成る半導体基板は、超ＬＳＩ技術によって形成できるＳｉデバイスと、化合物半導体を用いた高速低消費電力型電子デバイス、発光ダイオード（ＬＥＤ）、半導体レーザ(ＬＤ)等の化合物半導体デバイスとの集積化が図れる技術として注目されている。
【０００３】
しかしながら、Ｓｉ基板上にＧａＡｓ等の化合物半導体をエピタキシャル成長させた場合、良好な特性を持つ化合物半導体デバイスを形成することが困難である。これは、Ｓｉ基板と化合物半導体のエピタキシャル層との格子定数差、熱膨張係数差により、エピタキシャル層表面に１×１０6個ｃｍ-2以上の結晶欠陥が発生するためである。この結晶欠陥に起因して、Ｓｉ基板上に形成した化合物半導体デバイスは、電気的特性、発光素子の場合の発光特性、受光素子の場合の受光特性、信頼性が大幅に低下する。
【０００４】
そこで、Ｓｉ基板上に欠陥の少ない化合物半導体層を形成する方法として、Ｓｉ基板と、化合物半導体基板上に形成された化合物半導体層との表面同士を直接接合し、異種基板を接合する方法が開示されている（従来例１；特開平６−９００６１号公報、従来例２；特開平９−６３９５１号公報とする）。
【０００５】
上記従来例１に記載されている、化合物半導体基板上に形成した化合物半導体層をＳｉ基板に転写する技術を図３を用いて説明する。まず、同図（ａ）に示すように、ＭＢＥ（Molecular Beam Epitaxy）法またはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、ＧａＡｓ基板１１上にＧａＡｓから成るバッファ層１２を０.１〜２μｍ程度、次に選択エッチング層としてＧａＡｌＡｓ層１３を１０００Å程度成長し、デバイスの活性層を含むエピタキシャル層１４を成長する。
【０００６】
次に、同図（ｂ）に示すように、Ｓｉ基板１５をエピタキシャル層１４上に接合させ、水素ガス中でアニールすることにより直接接合させ貼り合わせる。
【０００７】
最後に、同図（ｃ）に示すように、ＨＦ等のフッ酸系のエッチング液でＧａＡｌＡｓ層１３をエッチングする。これにより、活性層を含むエピタキシャル層１４をＳｉ基板１５上に転写することができる。しかしながら、このような製造方法では、ＧａＡｌＡｓ層１３のエッチング後、直ちにＧａＡｌＡｓ層１３の自然酸化が起こり、ＧａＡｌＡｓ層１３が約３％収縮することにより活性層にダメ−ジを与える。
【０００８】
上記従来例２に記載されている、化合物半導体基板上に形成した化合物半導体層をＳｉ基板に転写する技術を、図４を用いて説明する。なお、図４において、図３と同じ材質の層については同じ符号を付している。まず、図４（ａ）に示すように、ＧａＡｓ基板１１上にＡｌＧａＡｓ層１３とＧａＡｓから成る種結晶用の接着層１６とを順次ＭＢＥ法またはＭＯＣＶＤ法で結晶成長させた後、接着層１６の一部をエッチング除去する。
【０００９】
次に、同図（ｂ）に示すように、Ｓｉ基板１５の主面に接着層１６の上面を当接させ、加熱して直接接着させた後、同図（ｃ）に示すようにＡｌＧａＡｓ層１３のみをエッチング除去する。
【００１０】
最後に、図４（ｄ）に示すように、Ｓｉ基板１５上に接着層１６の上面のみが露出するようにＳｉＯ2膜１７を形成し、接着層１６の露出面上にデバイスの活性層を含む化合物半導体から成るエピタキシャル層１４をＭＢＥ法またはＭＯＣＶＤ法で成長させる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平６−９００６１号公報
【特許文献２】特開平９−６３９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来例１に記載されている上記の技術では、Ｓｉ基板１５を貼り合わせた後に、ＧａＡｓ基板１１から化合物半導体のエピタキシャル層１４をリフトオフ法で転写しているが、選択エッチング層としてのＧａＡｌＡｓ層１３をウエットエッチングにより除去する必要があり、このエッチング速度は、エッチング液のＧａＡｌＡｓ層１３の残存部への回り込み距離が大きくなるときわめて小さくなる。従って、エッチング可能な回り込み距離に制限されて、数ｃｍ角の大きさのＧａＡｓ基板１１およびＳｉ基板１５の貼り合わせが実際には限界であり、４インチや６インチの大口径基板への転写は実質的に不可能であるという問題があった。
【００１３】
また、ＧａＡｌＡｓ層１３のエッチング時、またはＧａＡｓ基板１１とＳｉ基板１５との貼り合わせ時に、ＧａＡｌＡｓ層１３が自然酸化で約３％収縮することによりデバイスの活性層にダメージを与えたり、活性層に新たな結晶の転位が生じていた。これらの結晶欠陥は、化合物半導体から成る半導体レーザ（ＬＤ）部，フォトダイオード（ＰＤ）部等のデバイス部の受発光特性および信頼性が劣化するという問題を引き起こしていた。
【００１４】
また、従来例２に記載されている技術では、ＡｌＧａＡｓ層１３のみをエッチング除去した後、高コストのＭＢＥ法またはＭＯＣＶＤ法によってエピタキシャル層１４を再び成長させるため、半導体基板およびそれから得られる半導体素子が高価なものとなり、生産性が低下して製造歩留まりも低下し易いものであった。
【００１５】
従って、本発明は上記問題点に鑑みて完成されたものであり、その目的は、製造工程において活性層に損傷を与えたり新たな結晶の転位を発生させることがなく、その結果ＬＤ，ＰＤ等のデバイス部の受発光特性および信頼性を維持でき、また半導体基板を低コストに製造でき、生産性の良好なものとすることである。
【課題を解決するための手段】
【００１６】
本発明の半導体基板の製造方法は、化合物半導体基板上に、選択エッチング層、応力緩和層および前記応力緩和層より大きいヤング率を有するIII−Ｖ族化合物半導体から成る化合物半導体層をエピタキシャル成長法により順次積層させる積層工程と、前記選択エッチング層、前記応力緩和層および前記化合物半導体層を所定パターンとなるようにエッチング除去するエッチング工程と、Ｓｉ基板の主面に前記化合物半導体層の上面を直接接合法により接合させて、前記選択エッチング層、前記応力緩和層および前記化合物半導体層が積層された前記化合物半導体基板を貼りあわせる接合工程と、前記エッチング工程で残った前記選択エッチング層をエッチング除去することにより、前記Ｓｉ基板と前記化合物
半導体基板とを分離する分離工程とを具備したことを特徴とする。
【００１７】
本発明は、上記の構成により、選択エッチング層のエッチング時の自然酸化による影響が応力緩和層によって遮られる。従って、製造工程における化合物半導体層の損傷、結晶の転移が発生せず、信頼性の高いものを製造し得る。
【００１８】
本発明は、上記の構成により、選択エッチング層の自然酸化の進行を抑制し、選択エッチング層のみをエッチング除去することにより、良好な結晶性の活性層を含む化合物半導体層をＳｉ基板上に転写することができるという効果を有する。
【００１９】
また、本発明の半導体基板の製造方法は、上記構成において、前記化合物半導体基板がＧｅ基板またはＧａＡｓ基板から成り、前記選択エッチング層がＡｌＧａＡｓから成っている。
【００２０】
さらに、本発明の半導体基板の製造方法は、上記構成において、前記応力緩和層がＩｎＧａＡｓからなっている。
【００２１】
また、本発明の半導体基板の製造方法は、上記構成において、前記化合物半導体層がＩｎＰ基板から成り、前記選択エッチング層がＡｌＧａＡｓから成っている。
【００２２】
さらに、本発明の半導体基板の製造方法は、上記構成において、ＩｎＧａＡｓからなっている。
【００２３】
また、本発明の半導体基板の製造方法は、前記積層工程において、前記化合物半導体基板の前記選択エッチング層が積層される主面に溝を形成する工程を具備する。
【００２４】
本発明は、上記の構成により、分離工程において選択エッチング層をエッチング除去する際に、エッチング液が化合物半導体基板の全面に行き渡るようになる。
【発明の効果】
【００２５】
本発明は、化合物半導体基板上に、選択エッチング層、応力緩和層および前記応力緩和層より大きいヤング率を有するIII−Ｖ族化合物半導体から成る化合物半導体層をエピタキシャル成長法により順次積層させる積層工程と、前記選択エッチング層、前記応力緩和層および前記化合物半導体層を所定パターンとなるようにエッチング除去するエッチング工程と、Ｓｉ基板の主面に前記化合物半導体層の上面を直接接合法により接合させて、前記選択エッチング層、前記応力緩和層および前記化合物半導体層が積層された前記化合物半導体基板を貼りあわせる接合工程と、前記エッチング工程で残った前記選択エッチング層をエッチング除去することにより、前記Ｓｉ基板と前記化合物半導体基板とを分離する分離工程とを具備したことにより、選択エッチング層のエッチング時の自然酸化による影響が応力緩和層によって遮られる。従って、製造工程における化合物半導体層の損傷、結晶の転移が発生せず、信頼性の高いものを製造し得る。
【００２６】
また、Ｓｉ基板に転位や欠陥の少ないIII−Ｖ族化合物半導体のエピタキシャル層が形成できるため、機械的強度が高く、熱伝導性の良好なＳｉ基板の特性を活かしたＬＤ、フォトダイオード（ＰＤ）アレイ、発光ダイオード（ＬＥＤ）アレイ、化合物半導体電界効果トランジスタ（ＦＥＴ）等を、ＳｉのＬＳＩと一体化させたデバイスを製造することができる。
【００２７】
さらに、コストがかかり環境への負荷も大きいＭＢＥ法またはＭＯＣＶＤ法による各層の成長は１回で済み、また、化合物半導体層および応力緩和層がＳｉ基板に転写されて、
残った化合物半導体基板は繰り返し使用できるため、半導体素子を安価に効率的に製造することができる。
【００２８】
また、本発明は、前記積層工程において、前記化合物半導体基板の前記選択エッチング層が積層される主面に溝を形成する工程を含むことを具備していることにより、分離工程において選択エッチング層をエッチング除去する際に、エッチング液が化合物半導体基板の全面に行き渡るようになる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）〜（ｄ）は本発明の半導体基板の各製造工程を示し、それぞれ半導体基板の断面図である。
【図２】本発明の半導体基板の一実施形態を示し、（ａ）はエッチング前のバッファ層を有する状態の断面図、（ｂ）はバッファ層をエッチングしコンタクト層を露出させた状態の断面図である。
【図３】（ａ）〜（ｃ）は従来の半導体基板の各製造工程示し、それぞれ半導体基板の断面図である。
【図４】（ａ）〜（ｄ）は従来の半導体基板の各製造工程示し、それぞれ半導体基板の断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の半導体基板の製造方法の実施形態を以下に詳細に説明する。図１は本発明の製造方法の一実施形態を示す図であり、化合物半導体基板がＧｅまたはＧａＡｓから成る場合について説明する。同図において、８はＧｅまたはＧａＡｓ化合物半導体基板、２はＧａＡｓバッファ層、３は、好ましくは５００Å以下の厚みをもつＡｌxＧａ1-xＡｓ(０.９≦ｘ≦１)層、９はＩｎyＧａ1-yＡｓ層(０.０５≦ｙ≦０.６)を含むバッファ層、４はＧａＡｓ，ＡｌＧａＡｓ，ＩｎＧａＡｓ等のIII−Ｖ族化合物半導体からなるデバイスの活性層を含む化合物半導体層（エピタキシャル層）、５はＳｉ基板である。
【００３１】
本発明において、Ｓｉ基板５上に直接ＧａＡｓ等のIII−Ｖ族化合物半導体を成長する場合と比較して、Ｇｅ基板、ＧａＡｓ基板およびＩｎＰ基板上には、転位密度が１×１０4個ｃｍ-2以下と低く、結晶性の良好なIII−Ｖ族化合物半導体が形成できる。また、ＡｌxＧａ1-xＡｓ(０.９≦ｘ≦１)の選択エッチング層を形成して良好なエピタキシャル成長ができる基板は、Ｇｅ基板、ＧａＡｓ基板およびＩｎＰ基板に限られる。
【００３２】
本発明の製造方法を具体的に説明すると、まず周知のＭＢＥ法やＭＯＣＶＤ法などの気相エピタキシャル法で、ＧｅまたはＧａＡｓから成る化合物半導体基板８上に、ＧａＡｓバッファ層２を成長させる。
【００３３】
このＧａＡｓバッファ層２の厚さは１００Å〜２μｍが好ましく、１００Å未満では、デバイスの活性層を含む化合物半導体層４に転位などが入りやすい。２μｍを超えると、厚さが過大となり高コスト化する。
【００３４】
その後、選択エッチング層となるＡｌxＧａ1-xＡｓ(０.９≦ｘ≦１)層３を、気相エピタキシャル法で５００Å以下の厚みで成長させ、続いてＩｎyＧａ1-yＡｓ層(０.０５≦ｙ≦０.６)を含むバッファ層９、デバイスの活性層を含む化合物半導体層４を、気相エピタキシャル成長装置内で連続的に成長した後、この気相エピタキシャル成長装置から取り出す。ＡｌxＧａ1-xＡｓ層３の膜厚は、５００Åより厚くすると、ＡｌxＧａ1-xＡｓ層３の自然酸化が非常に早く進み、ＡｌxＧａ1-xＡｓ層３，化合物半導体層４，バッファ層９のエッチング時にＡｌxＧａ1-xＡｓ層３の急速な自然酸化が活性層へ損傷を与え易いものとなる。
【００３５】
なお、ＡｌxＧａ1-xＡｓ層３について０.９≦ｘ≦１としたのは、ｘ＜０．９では、図１（ｄ）のフッ酸によるＡｌxＧａ1-xＡｓ層３のエッチング速度が遅くなってしまい、他の化合物半導体層と区別して良好な選択エッチングができなくなる傾向にある。
【００３６】
また、ＩｎyＧａ1-yＡｓ層について０.０５≦ｙ≦０.６としたのは、ｙ＜０.０５では、ＡｌxＧａ1-xＡｓ層３のエッチング時や自然酸化による応力が化合物半導体層４に損傷を与えたり、転位を新たに発生させ易いものとなる。０．６＜ｙでは、ＡｌxＧａ1-xＡｓ層３の上に形成した際、単結晶層を形成することができず、良好な結晶性が得られないからである。
【００３７】
ＩｎyＧａ1-yＡｓ層の厚さは、例えばｙ＝０．２のとき０．１〜０．２μｍが好ましく、０．１μｍ未満では、その応力を緩和するのに不十分であり、０．２μｍを超えると、ＡｌxＧａ1-xＡｓ層３上に形成した際、良好な結晶性が得られ難くなる。
【００３８】
化合物半導体層４の厚さは、特に限定するものではないが、一般に０．５μｍ〜１μｍ程度である。
【００３９】
また、ＩｎyＧａ1-yＡｓ層を含むバッファ層９は、一般に、ＧａＡｓ層，ＩｎyＧａ1-yＡｓ層，ＧａＡｓ層を順次積層させた構成等である。
【００４０】
化合物半導体層４は、具体的には、ｎ型（ｎ−）ＧａＡｓクラッド層，ｎ−ＡｌＧａＡｓ活性層，ｐ型（ｐ−）ＧａＡｓクラッド層，ＧａＡｓ接着層を順次積層させた層構成、または、ｎ−ＧａＡｓクラッド層，ｎ−ＡｌＧａＡｓ層，ＧａＡｓ活性層，ｐ−ＡｌＧａＡｓクラッド層，ＧａＡｓ接着層を順次積層させた層構成等である。
【００４１】
その後、図１（ｂ）に示すように、フォトリソグラフィ法とエッチング法により、ＡｌxＧａ1-xＡｓ層３，化合物半導体層４を所定パターンと成るようにエッチング除去し、メサ状の領域を形成する。この際、エッチングは、硫酸，過酸化水素水，水の混合液によるウエットエッチング、または塩素系ガスのプラズマによる気相エッチングで行い、ＡｌxＧａ1-xＡｓ層３の端面の少なくとも一部が、好ましくは端面の全体が、露出するまでエッチングを行う。
【００４２】
次に、図１（ｃ）に示すように、化合物半導体基板８の化合物半導体層４の接着層を、Ｓｉ基板５の主面の所定領域に接合させ、接合面に１０〜５０Ｐaの圧力が加わるように加圧して、水素雰囲気中で２００〜５００℃で３０分から数時間のアニールを行うことにより、直接接合させ貼り合わせを完了する。
【００４３】
なお、ＩｎyＧａ1-yＡｓ層はヤング率がＧａＡｓ等と比較して小さいことから、ＩｎyＧａ1-yＡｓ層を含むバッファ層９は、貼り合わせ時などにＡｌxＧａ1-xＡｓ層３の自然酸化が進み、化合物半導体層４中に応力が生じるのを緩和する働きをする。このため、ＡｌxＧａ1-xＡｓ層３の自然酸化による応力が、デバイスの活性層を含む化合物半導体層４へ損傷を与えたり、化合物半導体層４に転位を新たに発生させることはない。
【００４４】
次に、図１（ｄ）に示すように、フッ酸系のエッチング液でＡｌxＧａ1-xＡｓ層３を除去し、デバイスの活性層を含む化合物半導体層４をＳｉ基板５に転写する。この場合、ＡｌxＧａ1-xＡｓ層３の選択的除去を短時間に均一に行うため、化合物半導体基板８のバッファ層２が積層される主面に、予め幅が１０μｍ〜３００μｍ程度、深さが１０μｍ〜３０μｍ程度の溝を形成するのが良く、この場合フッ酸によるエッチング液が化合物半導体基板８の全面に行き渡るようになる。より好ましくは、化合物半導体基板８のバッファ層
２が積層される主面の、ＡｌxＧａ1-xＡｓ層３のパターンが形成される直下の部位に溝を形成するのがよい。この溝のパターン形状は特に特定されるものではないが、化合物半導体基板８のバッファ層２が積層される主面またはその一部に均一に形成するのがよい。
【００４５】
本発明の製造方法において、化合物半導体基板８がＩｎＰ基板の場合、ＧａＡｓバッファ層２はＩｎＰバッファ層であり、ＡｌxＧａ1-xＡｓ層３はＡｌxＧａ1-xＡｓ層，ＡｌxＧａ1-xＡｓＰ層等であり、ＩｎyＧａ1-yＡｓ層はＩｎＧａＡｓ層である。これらの各層の好適な厚さ、バッファ層９と化合物半導体層４の層構成については、上述したものと同様である。ただし、化合物半導体層４の活性層は、ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＰ，ＩｎＰ，ＧａＡｓＰ，ＩｎＡｌＧａＡｓ，ＩｎＡｌＧａＡｓＰ等である。
【００４６】
本発明の製造方法により得られた半導体基板を図２に示す。図２（ｂ）に示すように、Ｓｉ基板５上の所定の領域に、活性層を含む化合物半導体層４、０.３μｍ以下のｎ−ＩｎyＧａ1-yＡｓ(０.０５≦ｙ≦０.６)からなるコンタクト層１０が積層されている。
【００４７】
これらは、図１に示すプロセスの後、図２（ａ）の状態の半導体基板について、ＩｎyＧａ1-yＡｓ層を含むバッファ層９を、フォトリソグラフィ法と、フェロシアン化カリウムとフェリシアン化カリウムの混合液を用いたウエットエッチング法により、ＩｎyＧａ1-yＡｓ層（ｎ−ＩｎyＧａ1-yＡｓから成るコンタクト層１０）が露出するまでエッチングすることにより作製される。
【００４８】
このように作製した半導体基板は、ｐ型活性層またはｎ型活性層を含む化合物半導体層４の転位密度が１×１０4個ｃｍ-2以下と低く、Ｓｉ基板５上に化合物半導体層４とコンタクト層１０を直接成長させる場合と比較して、バッファ層の高抵抗化も容易となり、活性層を含むＬＤ等の発光部の電気的な分離も容易に達成できる。
【符号の説明】
【００４９】
２：バッファ層
３：ＡｌxＧａ1-xＡｓ層
４：化合物半導体層
５：Ｓｉ基板
８：化合物半導体基板
９：ＩｎyＧａ1-yＡｓ層を含むバッファ層
１０：ｎ−ＩｎyＧａ1-yＡｓコンタクト層
【技術分野】
【０００１】
本発明はシリコン（Ｓｉ）基板上に化合物半導体層を積層した半導体基板の製造方法と半導体基板に関し、特に化合物半導体層をシリコン基板上に転写して半導体基板を作製する半導体基板の製造方法および半導体基板に関する。
【背景技術】
【０００２】
従来、ガリウム砒素（ＧａＡｓ），インジウム燐（ＩｎＰ）などの化合物半導体基板は、機械的に脆く、取り扱いが難しく、また良質で大面積の結晶基板が得られにくいという問題もあり、安価で大面積で強度の大きなＳｉ基板上にガリウム砒素等の化合物半導体層をエピタキシャル成長する方法が提案されている。このようなＳｉ基板上に化合物半導体層を形成して成る半導体基板は、超ＬＳＩ技術によって形成できるＳｉデバイスと、化合物半導体を用いた高速低消費電力型電子デバイス、発光ダイオード（ＬＥＤ）、半導体レーザ(ＬＤ)等の化合物半導体デバイスとの集積化が図れる技術として注目されている。
【０００３】
しかしながら、Ｓｉ基板上にＧａＡｓ等の化合物半導体をエピタキシャル成長させた場合、良好な特性を持つ化合物半導体デバイスを形成することが困難である。これは、Ｓｉ基板と化合物半導体のエピタキシャル層との格子定数差、熱膨張係数差により、エピタキシャル層表面に１×１０6個ｃｍ-2以上の結晶欠陥が発生するためである。この結晶欠陥に起因して、Ｓｉ基板上に形成した化合物半導体デバイスは、電気的特性、発光素子の場合の発光特性、受光素子の場合の受光特性、信頼性が大幅に低下する。
【０００４】
そこで、Ｓｉ基板上に欠陥の少ない化合物半導体層を形成する方法として、Ｓｉ基板と、化合物半導体基板上に形成された化合物半導体層との表面同士を直接接合し、異種基板を接合する方法が開示されている（従来例１；特開平６−９００６１号公報、従来例２；特開平９−６３９５１号公報とする）。
【０００５】
上記従来例１に記載されている、化合物半導体基板上に形成した化合物半導体層をＳｉ基板に転写する技術を図３を用いて説明する。まず、同図（ａ）に示すように、ＭＢＥ（Molecular Beam Epitaxy）法またはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、ＧａＡｓ基板１１上にＧａＡｓから成るバッファ層１２を０.１〜２μｍ程度、次に選択エッチング層としてＧａＡｌＡｓ層１３を１０００Å程度成長し、デバイスの活性層を含むエピタキシャル層１４を成長する。
【０００６】
次に、同図（ｂ）に示すように、Ｓｉ基板１５をエピタキシャル層１４上に接合させ、水素ガス中でアニールすることにより直接接合させ貼り合わせる。
【０００７】
最後に、同図（ｃ）に示すように、ＨＦ等のフッ酸系のエッチング液でＧａＡｌＡｓ層１３をエッチングする。これにより、活性層を含むエピタキシャル層１４をＳｉ基板１５上に転写することができる。しかしながら、このような製造方法では、ＧａＡｌＡｓ層１３のエッチング後、直ちにＧａＡｌＡｓ層１３の自然酸化が起こり、ＧａＡｌＡｓ層１３が約３％収縮することにより活性層にダメ−ジを与える。
【０００８】
上記従来例２に記載されている、化合物半導体基板上に形成した化合物半導体層をＳｉ基板に転写する技術を、図４を用いて説明する。なお、図４において、図３と同じ材質の層については同じ符号を付している。まず、図４（ａ）に示すように、ＧａＡｓ基板１１上にＡｌＧａＡｓ層１３とＧａＡｓから成る種結晶用の接着層１６とを順次ＭＢＥ法またはＭＯＣＶＤ法で結晶成長させた後、接着層１６の一部をエッチング除去する。
【０００９】
次に、同図（ｂ）に示すように、Ｓｉ基板１５の主面に接着層１６の上面を当接させ、加熱して直接接着させた後、同図（ｃ）に示すようにＡｌＧａＡｓ層１３のみをエッチング除去する。
【００１０】
最後に、図４（ｄ）に示すように、Ｓｉ基板１５上に接着層１６の上面のみが露出するようにＳｉＯ2膜１７を形成し、接着層１６の露出面上にデバイスの活性層を含む化合物半導体から成るエピタキシャル層１４をＭＢＥ法またはＭＯＣＶＤ法で成長させる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平６−９００６１号公報
【特許文献２】特開平９−６３９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来例１に記載されている上記の技術では、Ｓｉ基板１５を貼り合わせた後に、ＧａＡｓ基板１１から化合物半導体のエピタキシャル層１４をリフトオフ法で転写しているが、選択エッチング層としてのＧａＡｌＡｓ層１３をウエットエッチングにより除去する必要があり、このエッチング速度は、エッチング液のＧａＡｌＡｓ層１３の残存部への回り込み距離が大きくなるときわめて小さくなる。従って、エッチング可能な回り込み距離に制限されて、数ｃｍ角の大きさのＧａＡｓ基板１１およびＳｉ基板１５の貼り合わせが実際には限界であり、４インチや６インチの大口径基板への転写は実質的に不可能であるという問題があった。
【００１３】
また、ＧａＡｌＡｓ層１３のエッチング時、またはＧａＡｓ基板１１とＳｉ基板１５との貼り合わせ時に、ＧａＡｌＡｓ層１３が自然酸化で約３％収縮することによりデバイスの活性層にダメージを与えたり、活性層に新たな結晶の転位が生じていた。これらの結晶欠陥は、化合物半導体から成る半導体レーザ（ＬＤ）部，フォトダイオード（ＰＤ）部等のデバイス部の受発光特性および信頼性が劣化するという問題を引き起こしていた。
【００１４】
また、従来例２に記載されている技術では、ＡｌＧａＡｓ層１３のみをエッチング除去した後、高コストのＭＢＥ法またはＭＯＣＶＤ法によってエピタキシャル層１４を再び成長させるため、半導体基板およびそれから得られる半導体素子が高価なものとなり、生産性が低下して製造歩留まりも低下し易いものであった。
【００１５】
従って、本発明は上記問題点に鑑みて完成されたものであり、その目的は、製造工程において活性層に損傷を与えたり新たな結晶の転位を発生させることがなく、その結果ＬＤ，ＰＤ等のデバイス部の受発光特性および信頼性を維持でき、また半導体基板を低コストに製造でき、生産性の良好なものとすることである。
【課題を解決するための手段】
【００１６】
本発明の半導体基板の製造方法は、化合物半導体基板上に、選択エッチング層、応力緩和層および前記応力緩和層より大きいヤング率を有するIII−Ｖ族化合物半導体から成る化合物半導体層をエピタキシャル成長法により順次積層させる積層工程と、前記選択エッチング層、前記応力緩和層および前記化合物半導体層を所定パターンとなるようにエッチング除去するエッチング工程と、Ｓｉ基板の主面に前記化合物半導体層の上面を直接接合法により接合させて、前記選択エッチング層、前記応力緩和層および前記化合物半導体層が積層された前記化合物半導体基板を貼りあわせる接合工程と、前記エッチング工程で残った前記選択エッチング層をエッチング除去することにより、前記Ｓｉ基板と前記化合物
半導体基板とを分離する分離工程とを具備したことを特徴とする。
【００１７】
本発明は、上記の構成により、選択エッチング層のエッチング時の自然酸化による影響が応力緩和層によって遮られる。従って、製造工程における化合物半導体層の損傷、結晶の転移が発生せず、信頼性の高いものを製造し得る。
【００１８】
本発明は、上記の構成により、選択エッチング層の自然酸化の進行を抑制し、選択エッチング層のみをエッチング除去することにより、良好な結晶性の活性層を含む化合物半導体層をＳｉ基板上に転写することができるという効果を有する。
【００１９】
また、本発明の半導体基板の製造方法は、上記構成において、前記化合物半導体基板がＧｅ基板またはＧａＡｓ基板から成り、前記選択エッチング層がＡｌＧａＡｓから成っている。
【００２０】
さらに、本発明の半導体基板の製造方法は、上記構成において、前記応力緩和層がＩｎＧａＡｓからなっている。
【００２１】
また、本発明の半導体基板の製造方法は、上記構成において、前記化合物半導体層がＩｎＰ基板から成り、前記選択エッチング層がＡｌＧａＡｓから成っている。
【００２２】
さらに、本発明の半導体基板の製造方法は、上記構成において、ＩｎＧａＡｓからなっている。
【００２３】
また、本発明の半導体基板の製造方法は、前記積層工程において、前記化合物半導体基板の前記選択エッチング層が積層される主面に溝を形成する工程を具備する。
【００２４】
本発明は、上記の構成により、分離工程において選択エッチング層をエッチング除去する際に、エッチング液が化合物半導体基板の全面に行き渡るようになる。
【発明の効果】
【００２５】
本発明は、化合物半導体基板上に、選択エッチング層、応力緩和層および前記応力緩和層より大きいヤング率を有するIII−Ｖ族化合物半導体から成る化合物半導体層をエピタキシャル成長法により順次積層させる積層工程と、前記選択エッチング層、前記応力緩和層および前記化合物半導体層を所定パターンとなるようにエッチング除去するエッチング工程と、Ｓｉ基板の主面に前記化合物半導体層の上面を直接接合法により接合させて、前記選択エッチング層、前記応力緩和層および前記化合物半導体層が積層された前記化合物半導体基板を貼りあわせる接合工程と、前記エッチング工程で残った前記選択エッチング層をエッチング除去することにより、前記Ｓｉ基板と前記化合物半導体基板とを分離する分離工程とを具備したことにより、選択エッチング層のエッチング時の自然酸化による影響が応力緩和層によって遮られる。従って、製造工程における化合物半導体層の損傷、結晶の転移が発生せず、信頼性の高いものを製造し得る。
【００２６】
また、Ｓｉ基板に転位や欠陥の少ないIII−Ｖ族化合物半導体のエピタキシャル層が形成できるため、機械的強度が高く、熱伝導性の良好なＳｉ基板の特性を活かしたＬＤ、フォトダイオード（ＰＤ）アレイ、発光ダイオード（ＬＥＤ）アレイ、化合物半導体電界効果トランジスタ（ＦＥＴ）等を、ＳｉのＬＳＩと一体化させたデバイスを製造することができる。
【００２７】
さらに、コストがかかり環境への負荷も大きいＭＢＥ法またはＭＯＣＶＤ法による各層の成長は１回で済み、また、化合物半導体層および応力緩和層がＳｉ基板に転写されて、
残った化合物半導体基板は繰り返し使用できるため、半導体素子を安価に効率的に製造することができる。
【００２８】
また、本発明は、前記積層工程において、前記化合物半導体基板の前記選択エッチング層が積層される主面に溝を形成する工程を含むことを具備していることにより、分離工程において選択エッチング層をエッチング除去する際に、エッチング液が化合物半導体基板の全面に行き渡るようになる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）〜（ｄ）は本発明の半導体基板の各製造工程を示し、それぞれ半導体基板の断面図である。
【図２】本発明の半導体基板の一実施形態を示し、（ａ）はエッチング前のバッファ層を有する状態の断面図、（ｂ）はバッファ層をエッチングしコンタクト層を露出させた状態の断面図である。
【図３】（ａ）〜（ｃ）は従来の半導体基板の各製造工程示し、それぞれ半導体基板の断面図である。
【図４】（ａ）〜（ｄ）は従来の半導体基板の各製造工程示し、それぞれ半導体基板の断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の半導体基板の製造方法の実施形態を以下に詳細に説明する。図１は本発明の製造方法の一実施形態を示す図であり、化合物半導体基板がＧｅまたはＧａＡｓから成る場合について説明する。同図において、８はＧｅまたはＧａＡｓ化合物半導体基板、２はＧａＡｓバッファ層、３は、好ましくは５００Å以下の厚みをもつＡｌxＧａ1-xＡｓ(０.９≦ｘ≦１)層、９はＩｎyＧａ1-yＡｓ層(０.０５≦ｙ≦０.６)を含むバッファ層、４はＧａＡｓ，ＡｌＧａＡｓ，ＩｎＧａＡｓ等のIII−Ｖ族化合物半導体からなるデバイスの活性層を含む化合物半導体層（エピタキシャル層）、５はＳｉ基板である。
【００３１】
本発明において、Ｓｉ基板５上に直接ＧａＡｓ等のIII−Ｖ族化合物半導体を成長する場合と比較して、Ｇｅ基板、ＧａＡｓ基板およびＩｎＰ基板上には、転位密度が１×１０4個ｃｍ-2以下と低く、結晶性の良好なIII−Ｖ族化合物半導体が形成できる。また、ＡｌxＧａ1-xＡｓ(０.９≦ｘ≦１)の選択エッチング層を形成して良好なエピタキシャル成長ができる基板は、Ｇｅ基板、ＧａＡｓ基板およびＩｎＰ基板に限られる。
【００３２】
本発明の製造方法を具体的に説明すると、まず周知のＭＢＥ法やＭＯＣＶＤ法などの気相エピタキシャル法で、ＧｅまたはＧａＡｓから成る化合物半導体基板８上に、ＧａＡｓバッファ層２を成長させる。
【００３３】
このＧａＡｓバッファ層２の厚さは１００Å〜２μｍが好ましく、１００Å未満では、デバイスの活性層を含む化合物半導体層４に転位などが入りやすい。２μｍを超えると、厚さが過大となり高コスト化する。
【００３４】
その後、選択エッチング層となるＡｌxＧａ1-xＡｓ(０.９≦ｘ≦１)層３を、気相エピタキシャル法で５００Å以下の厚みで成長させ、続いてＩｎyＧａ1-yＡｓ層(０.０５≦ｙ≦０.６)を含むバッファ層９、デバイスの活性層を含む化合物半導体層４を、気相エピタキシャル成長装置内で連続的に成長した後、この気相エピタキシャル成長装置から取り出す。ＡｌxＧａ1-xＡｓ層３の膜厚は、５００Åより厚くすると、ＡｌxＧａ1-xＡｓ層３の自然酸化が非常に早く進み、ＡｌxＧａ1-xＡｓ層３，化合物半導体層４，バッファ層９のエッチング時にＡｌxＧａ1-xＡｓ層３の急速な自然酸化が活性層へ損傷を与え易いものとなる。
【００３５】
なお、ＡｌxＧａ1-xＡｓ層３について０.９≦ｘ≦１としたのは、ｘ＜０．９では、図１（ｄ）のフッ酸によるＡｌxＧａ1-xＡｓ層３のエッチング速度が遅くなってしまい、他の化合物半導体層と区別して良好な選択エッチングができなくなる傾向にある。
【００３６】
また、ＩｎyＧａ1-yＡｓ層について０.０５≦ｙ≦０.６としたのは、ｙ＜０.０５では、ＡｌxＧａ1-xＡｓ層３のエッチング時や自然酸化による応力が化合物半導体層４に損傷を与えたり、転位を新たに発生させ易いものとなる。０．６＜ｙでは、ＡｌxＧａ1-xＡｓ層３の上に形成した際、単結晶層を形成することができず、良好な結晶性が得られないからである。
【００３７】
ＩｎyＧａ1-yＡｓ層の厚さは、例えばｙ＝０．２のとき０．１〜０．２μｍが好ましく、０．１μｍ未満では、その応力を緩和するのに不十分であり、０．２μｍを超えると、ＡｌxＧａ1-xＡｓ層３上に形成した際、良好な結晶性が得られ難くなる。
【００３８】
化合物半導体層４の厚さは、特に限定するものではないが、一般に０．５μｍ〜１μｍ程度である。
【００３９】
また、ＩｎyＧａ1-yＡｓ層を含むバッファ層９は、一般に、ＧａＡｓ層，ＩｎyＧａ1-yＡｓ層，ＧａＡｓ層を順次積層させた構成等である。
【００４０】
化合物半導体層４は、具体的には、ｎ型（ｎ−）ＧａＡｓクラッド層，ｎ−ＡｌＧａＡｓ活性層，ｐ型（ｐ−）ＧａＡｓクラッド層，ＧａＡｓ接着層を順次積層させた層構成、または、ｎ−ＧａＡｓクラッド層，ｎ−ＡｌＧａＡｓ層，ＧａＡｓ活性層，ｐ−ＡｌＧａＡｓクラッド層，ＧａＡｓ接着層を順次積層させた層構成等である。
【００４１】
その後、図１（ｂ）に示すように、フォトリソグラフィ法とエッチング法により、ＡｌxＧａ1-xＡｓ層３，化合物半導体層４を所定パターンと成るようにエッチング除去し、メサ状の領域を形成する。この際、エッチングは、硫酸，過酸化水素水，水の混合液によるウエットエッチング、または塩素系ガスのプラズマによる気相エッチングで行い、ＡｌxＧａ1-xＡｓ層３の端面の少なくとも一部が、好ましくは端面の全体が、露出するまでエッチングを行う。
【００４２】
次に、図１（ｃ）に示すように、化合物半導体基板８の化合物半導体層４の接着層を、Ｓｉ基板５の主面の所定領域に接合させ、接合面に１０〜５０Ｐaの圧力が加わるように加圧して、水素雰囲気中で２００〜５００℃で３０分から数時間のアニールを行うことにより、直接接合させ貼り合わせを完了する。
【００４３】
なお、ＩｎyＧａ1-yＡｓ層はヤング率がＧａＡｓ等と比較して小さいことから、ＩｎyＧａ1-yＡｓ層を含むバッファ層９は、貼り合わせ時などにＡｌxＧａ1-xＡｓ層３の自然酸化が進み、化合物半導体層４中に応力が生じるのを緩和する働きをする。このため、ＡｌxＧａ1-xＡｓ層３の自然酸化による応力が、デバイスの活性層を含む化合物半導体層４へ損傷を与えたり、化合物半導体層４に転位を新たに発生させることはない。
【００４４】
次に、図１（ｄ）に示すように、フッ酸系のエッチング液でＡｌxＧａ1-xＡｓ層３を除去し、デバイスの活性層を含む化合物半導体層４をＳｉ基板５に転写する。この場合、ＡｌxＧａ1-xＡｓ層３の選択的除去を短時間に均一に行うため、化合物半導体基板８のバッファ層２が積層される主面に、予め幅が１０μｍ〜３００μｍ程度、深さが１０μｍ〜３０μｍ程度の溝を形成するのが良く、この場合フッ酸によるエッチング液が化合物半導体基板８の全面に行き渡るようになる。より好ましくは、化合物半導体基板８のバッファ層
２が積層される主面の、ＡｌxＧａ1-xＡｓ層３のパターンが形成される直下の部位に溝を形成するのがよい。この溝のパターン形状は特に特定されるものではないが、化合物半導体基板８のバッファ層２が積層される主面またはその一部に均一に形成するのがよい。
【００４５】
本発明の製造方法において、化合物半導体基板８がＩｎＰ基板の場合、ＧａＡｓバッファ層２はＩｎＰバッファ層であり、ＡｌxＧａ1-xＡｓ層３はＡｌxＧａ1-xＡｓ層，ＡｌxＧａ1-xＡｓＰ層等であり、ＩｎyＧａ1-yＡｓ層はＩｎＧａＡｓ層である。これらの各層の好適な厚さ、バッファ層９と化合物半導体層４の層構成については、上述したものと同様である。ただし、化合物半導体層４の活性層は、ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＰ，ＩｎＰ，ＧａＡｓＰ，ＩｎＡｌＧａＡｓ，ＩｎＡｌＧａＡｓＰ等である。
【００４６】
本発明の製造方法により得られた半導体基板を図２に示す。図２（ｂ）に示すように、Ｓｉ基板５上の所定の領域に、活性層を含む化合物半導体層４、０.３μｍ以下のｎ−ＩｎyＧａ1-yＡｓ(０.０５≦ｙ≦０.６)からなるコンタクト層１０が積層されている。
【００４７】
これらは、図１に示すプロセスの後、図２（ａ）の状態の半導体基板について、ＩｎyＧａ1-yＡｓ層を含むバッファ層９を、フォトリソグラフィ法と、フェロシアン化カリウムとフェリシアン化カリウムの混合液を用いたウエットエッチング法により、ＩｎyＧａ1-yＡｓ層（ｎ−ＩｎyＧａ1-yＡｓから成るコンタクト層１０）が露出するまでエッチングすることにより作製される。
【００４８】
このように作製した半導体基板は、ｐ型活性層またはｎ型活性層を含む化合物半導体層４の転位密度が１×１０4個ｃｍ-2以下と低く、Ｓｉ基板５上に化合物半導体層４とコンタクト層１０を直接成長させる場合と比較して、バッファ層の高抵抗化も容易となり、活性層を含むＬＤ等の発光部の電気的な分離も容易に達成できる。
【符号の説明】
【００４９】
２：バッファ層
３：ＡｌxＧａ1-xＡｓ層
４：化合物半導体層
５：Ｓｉ基板
８：化合物半導体基板
９：ＩｎyＧａ1-yＡｓ層を含むバッファ層
１０：ｎ−ＩｎyＧａ1-yＡｓコンタクト層
【特許請求の範囲】
【請求項１】
化合物半導体基板上に、選択エッチング層、応力緩和層および前記応力緩和層より大きいヤング率を有するIII−Ｖ族化合物半導体から成る化合物半導体層をエピタキシャル成長法により順次積層させる積層工程と、
前記選択エッチング層、前記応力緩和層および前記化合物半導体層を所定パターンとなるようにエッチング除去するエッチング工程と、
Ｓｉ基板の主面に前記化合物半導体層の上面を直接接合法により接合させて、前記選択エッチング層、前記応力緩和層および前記化合物半導体層が積層された前記化合物半導体基板を貼りあわせる接合工程と、
前記エッチング工程で残った前記選択エッチング層をさらにエッチング除去することにより、前記Ｓｉ基板と前記化合物半導体基板とを分離する分離工程とを具備したことを特徴とする半導体基板の製造方法。
【請求項２】
前記化合物半導体基板はＧｅ基板またはＧａＡｓ基板から成り、前記選択エッチング層はＡｌＧａＡｓから成ることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記応力緩和層はＩｎＧａＡｓから成ることを特徴とする請求項２記載の半導体基板の製造方法。
【請求項４】
前記化合物半導体層はＩｎＰ基板から成り、前記選択エッチング層はＡｌＧａＡｓから成ることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項５】
前記応力緩和層は、ＩｎＧａＡｓから成ることを特徴とする請求項４記載の半導体基板の製造方法。
【請求項６】
前記積層工程において、前記化合物半導体基板の前記選択エッチング層が積層される主面に溝を形成する工程を含む請求項１〜５のいずれかに記載の半導体基板の製造方法。
【請求項１】
化合物半導体基板上に、選択エッチング層、応力緩和層および前記応力緩和層より大きいヤング率を有するIII−Ｖ族化合物半導体から成る化合物半導体層をエピタキシャル成長法により順次積層させる積層工程と、
前記選択エッチング層、前記応力緩和層および前記化合物半導体層を所定パターンとなるようにエッチング除去するエッチング工程と、
Ｓｉ基板の主面に前記化合物半導体層の上面を直接接合法により接合させて、前記選択エッチング層、前記応力緩和層および前記化合物半導体層が積層された前記化合物半導体基板を貼りあわせる接合工程と、
前記エッチング工程で残った前記選択エッチング層をさらにエッチング除去することにより、前記Ｓｉ基板と前記化合物半導体基板とを分離する分離工程とを具備したことを特徴とする半導体基板の製造方法。
【請求項２】
前記化合物半導体基板はＧｅ基板またはＧａＡｓ基板から成り、前記選択エッチング層はＡｌＧａＡｓから成ることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記応力緩和層はＩｎＧａＡｓから成ることを特徴とする請求項２記載の半導体基板の製造方法。
【請求項４】
前記化合物半導体層はＩｎＰ基板から成り、前記選択エッチング層はＡｌＧａＡｓから成ることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項５】
前記応力緩和層は、ＩｎＧａＡｓから成ることを特徴とする請求項４記載の半導体基板の製造方法。
【請求項６】
前記積層工程において、前記化合物半導体基板の前記選択エッチング層が積層される主面に溝を形成する工程を含む請求項１〜５のいずれかに記載の半導体基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−４９５６５（Ｐ２０１１−４９５６５Ａ）
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願番号】特願２０１０−１９６７９９（Ｐ２０１０−１９６７９９）
【出願日】平成２２年９月２日（２０１０．９．２）
【分割の表示】特願２０００−１９３３８１（Ｐ２０００−１９３３８１）の分割
【原出願日】平成１２年６月２７日（２０００．６．２７）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願日】平成２２年９月２日（２０１０．９．２）
【分割の表示】特願２０００−１９３３８１（Ｐ２０００−１９３３８１）の分割
【原出願日】平成１２年６月２７日（２０００．６．２７）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
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