半導体装置、電気光学装置及び電子機器
【課題】基板上の受動素子を用いてインピーダンス制御を行うために、高精度の抵抗部を容易に形成する。
【解決手段】半導体装置１２１の能動面１２１ａの周縁部には、複数の電極パッド２４が配列形成され、半導体装置１２１の能動面全体に保護膜としてのパッシベーション膜２６が形成されており、上述した各電極パッド２４の表面に、パッシベーション膜２６の開口部２６ａが形成されている。パッシベーション膜２６上には、応力緩和性の高い有機樹脂膜が形成される。そのパッシベーション膜２６の表面であって、電極パッド列２４ａの内側には、樹脂突起１２が形成されている。樹脂突起１２は、半導体装置１２１の能動面１２１ａから突出して形成され、略同一高さで直線状に延在しており、電極パッド列２４ａと平行に配設されている。
【解決手段】半導体装置１２１の能動面１２１ａの周縁部には、複数の電極パッド２４が配列形成され、半導体装置１２１の能動面全体に保護膜としてのパッシベーション膜２６が形成されており、上述した各電極パッド２４の表面に、パッシベーション膜２６の開口部２６ａが形成されている。パッシベーション膜２６上には、応力緩和性の高い有機樹脂膜が形成される。そのパッシベーション膜２６の表面であって、電極パッド列２４ａの内側には、樹脂突起１２が形成されている。樹脂突起１２は、半導体装置１２１の能動面１２１ａから突出して形成され、略同一高さで直線状に延在しており、電極パッド列２４ａと平行に配設されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子基板とその製造方法及び電気光学装置の製造方法並びに電子機器の製造方法に関するものであり、特に基板上に抵抗体が設けられる電子基板とその製造方法及び電気光学装置の製造方法並びに電子機器の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、電子機器の小型化及び高機能化に伴って、パッケージ自体の小型化または高密度化が求められようになっており、一例として、半導体素子上にポリシリコンを用いて抵抗を内蔵させる技術が知られている。
例えば特許文献１には、ポリシリコンに不純物をドープした多結晶粒界を用いて抵抗を形成する技術が開示されている。
また、特許文献２には、半導体素子上の再配置配線部に、厚膜形成法によって抵抗ペーストを塗布・硬化させて、抵抗部を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭５８−７８４８号公報
【特許文献２】特開２００３−４６０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したような従来技術には、以下のような問題が存在する。
基板上に設けられた抵抗等の受動素子を用いてインピーダンス制御等を行う際には、抵抗値を高精度に管理する必要があるが、上記の技術では要求された精度を確保することが困難であり、信頼性の高い抵抗部が得られないという問題がある。
また、上記の技術では、抵抗部を形成するための独立したプロセスが必要であり、生産性が低下するという問題が生じる。
【０００５】
本発明は、以上のような点を考慮してなされたもので、高精度の抵抗部を容易に形成できる電子基板とその製造方法及び電気光学装置の製造方法並びに電子機器の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の電子基板は、基板上に配線パターンが設けられた電子基板であって、前記配線パターンの一部の配線諸元を、他の部分と異ならせて設けられた抵抗素子を有することを特徴とするものである。
【０００７】
従って、本発明の電子基板では、配線パターンの一部が他の部分と比較して抵抗値が高くなるように配線諸元を異ならせることにより、容易に抵抗素子を形成することができる。この抵抗素子は、配線パターンにより形成されるため、別途抵抗素子を形成するための独立したプロセスを要せず、生産性の低下を回避することができる。
そして、本発明では、配線パターンの配線諸元を調整することにより、所望の抵抗値を有する抵抗素子を高精度に形成することができる。
この配線パターンとしては、電極部と接続される構成や、少なくとも一部が接続端子を形成する構成を採用できる。
また、配線パターンとしては、電極部と接続され、少なくとも一部が外部端子に接続される構成（例えば、Ｗ−ＣＳＰ（Wafer Level Chip Size Package）パッケージ体）としてもよい。
【０００８】
前記配線パターンの一部の配線諸元を、他の部分と異ならせる方法としては、前記配線パターンの一部の幅を前記他の部分の幅と異ならせることにより抵抗素子を形成したり、前記配線パターンの一部の厚さを前記他の部分の厚さと異ならせることにより抵抗素子を形成する構成を好適に採用できる。
【０００９】
前記配線パターンの一部の厚さを前記他の部分の厚さと異ならせる場合には、前記配線パターンが少なくとも２層で形成され、前記抵抗素子が前記配線パターンよりは少ない層数で形成される構成を好適に採用できる。この場合、前記配線パターンが、第１配線パターンと、前記第１配線パターンとは異なる材料で形成され前記第１配線パターン上に積層された第２配線パターンとを有し、前記抵抗素子が前記第２配線パターンの一部が除去された領域に形成される構成を好適に採用できる。
この構成では、例えばエッチング等により第２配線パターンを除去することにより、配線パターンの一部が局所的に第１配線パターンで構成されて他の部分よりも高抵抗の抵抗素子を形成することができる。また、エッチング処理等により第２配線パターンを除去する場合には、第２配線パターンに対応したエッチング材を選択することにより、容易に第２配線パターンのみを除去することが可能になる。
【００１０】
また、この場合には、前記第１配線パターンが前記第２配線パターンよりも抵抗値が大きい材料で形成されることが好ましい。
これにより、本発明では、抵抗値が大きい抵抗素子を容易に形成することが可能になる。
さらに、本発明では、前記抵抗素子が封止材で封止される構成を好適に採用できる。
これにより、本発明では、抵抗素子を保護し、腐食や短絡を防止することが可能になる。
【００１１】
また、本発明では、前記抵抗素子が応力緩和層上に形成される構成を好適に採用できる。これにより、本発明では、この構成では、基板に熱応力が加わっても抵抗素子の信頼性や寿命の低下を抑制することができる。
前記接続端子としては、樹脂材をコアとして少なくとも頂部が前記配線パターンで覆われたバンプ電極で形成される構成を好適に採用できる。
これにより、本発明では、バンプ電極の近傍に抵抗素子を形成できるので、バンプ電極と抵抗素子との間の経路を最短にでき、配線を極小とできる。
【００１２】
また、前記基板としては半導体素子を有する構成も好適に採用できる。
これにより、本発明では、半導体素子の近傍に抵抗素子を形成できるので、半導体素子と抵抗素子との間の経路を最短にでき、配線を極小とできる。
この場合、半導体素子としては、能動領域に形成される配線パターンによりトランジスタ等のスイッチング素子を形成する構成や、半導体素子を内蔵する半導体チップを能動領域に実装する構成とすることができる。
また、本発明では、基板に半導体素子が非搭載状態、つまり半導体素子が設けられていない、例えばシリコン基板状態であっても適用可能である。
【００１３】
そして、本発明の電気光学装置は、先に記載の電子基板が実装されることを特徴とするものである。
また、本発明の電子機器は、先に記載の電子基板または電気光学装置を備えることを特徴とするものである。
従って、本発明では、抵抗素子が精度よく形成された高品質の電気光学装置及び電子機器を得ることができるとともに、生産性が低下することなく効率的な電気光学装置製造及び電子機器製造を実現することができる。
【００１４】
一方、本発明の電子基板の製造方法は、基板上に配線パターンが設けられた電子基板の製造方法であって、前記配線パターンの一部の配線諸元を、他の部分と異ならせて抵抗素子を形成する工程を有することを特徴とするものである。
【００１５】
従って、本発明では、配線パターンの一部が他の部分と比較して抵抗値が高くなるように配線諸元を異ならせることにより、容易に抵抗素子を形成することができる。この抵抗素子は、配線パターンにより形成されるため、別途抵抗素子を形成するための独立したプロセスを要せず、生産性の低下を回避することができる。
そして、本発明では、配線パターンの配線諸元を調整することにより、所望の抵抗値を有する抵抗素子を高精度に形成することができる。
この配線パターンとしては、電極部と接続される構成や、少なくとも一部が接続端子を形成する構成を採用できる。
また、配線パターンとしては、電極部と接続され、少なくとも一部が外部端子に接続される構成（例えば、Ｗ−ＣＳＰ（Wafer Level Chip Size Package）パッケージ体）としてもよい。
前記配線パターンの一部の配線諸元を、他の部分と異ならせる方法としては、前記配線パターンの一部を、幅方向や厚さ方向に除去することで前記抵抗素子を形成する工程を採用できる。
【００１６】
前記配線パターンが、第１配線パターンと、前記第１配線パターンとは異なる材料で形成され前記第１配線パターン上に積層された第２配線パターンとを有し、前記抵抗素子が前記第２配線パターンの一部が除去された領域に形成される工程を好適に採用できる。
この工程では、例えばエッチング等により第２配線パターンを除去することにより、配線パターンの一部が局所的に第１配線パターンで構成されて他の部分よりも高抵抗の抵抗素子を形成することができる。また、エッチング処理等により第２配線パターンを除去する場合には、第２配線パターンに対応したエッチング材を選択することにより、容易に第２配線パターンのみを除去することが可能になる。
【００１７】
また、この場合には、前記第１配線パターンが前記第２配線パターンよりも抵抗値が大きい材料で形成されることが好ましい。
これにより、本発明では、抵抗値が大きい抵抗素子を容易に形成することが可能になる。さらに、本発明では、前記抵抗素子を封止材で封止する工程を有することが好ましい。
これにより、本発明では、抵抗素子を保護し、腐食や短絡を防止することが可能になる。
【００１８】
また。本発明では、前記配線パターン上に保護膜を成膜する工程と、前記配線パターンの一部に形成される接続端子及び前記抵抗素子を形成する領域の前記保護膜を剥離して開口部を形成する工程と、前記開口部を介して前記配線パターンの一部を除去する工程とを備える構成も好適である。
これにより、本発明では、接続端子に、例えばハンダボールを設けるために保護膜を成膜する際に、接続端子用の開口部とともに抵抗素子用の開口部を形成し、この抵抗素子用の開口部を介して配線パターンの一部を除去すれば、別途抵抗素子用の開口部を形成する工程を設けることなく、容易に抵抗素子を形成することが可能になる。
【図面の簡単な説明】
【００１９】
【図１】電気光学装置の一実施形態である液晶表示装置を示す模式図である。
【図２】液晶表示装置における半導体装置の実装構造の説明図である。
【図３】半導体装置の斜視図である。
【図４】同、半導体装置の端子部分を拡大して示す図である。
【図５】同、半導体装置の製造方法を説明するための工程図である。
【図６】同、半導体装置の製造方法を説明するための工程図である。
【図７】同、半導体装置の製造方法を説明するための工程図である。
【図８】パッケージ体の製造方法を説明するための工程図である。
【図９】パッケージ体の製造方法を説明するための工程図である。
【図１０】パッケージ体の変形例を示す断面図である。
【図１１】電子機器の一例を示す斜視図である。
【図１２】抵抗素子の変形例を示す平面図である。
【図１３】抵抗素子の変形例を示す平面図である。
【図１４】抵抗値を微調整する方法を説明するための図である。
【図１５】温度と抵抗値との関係を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の電子基板とその製造方法及び電子機器の製造方法の実施の形態を、図１ないし図１５を参照して説明する。
［電気光学装置］
図１は本発明の電気光学装置の一実施形態である液晶表示装置を示す模式図である。
図示の液晶表示装置１００は、液晶パネル１１０と、半導体装置１２１とを有する。また、必要に応じて、図示しない偏光板、反射シート、バックライト等の付帯部材が適宜に設けられる。
【００２１】
液晶パネル１１０は、ガラスやプラスチックなどで構成される基板１１１及び１１２を備えている。基板１１１と基板１１２は対向配置され、図示しないシール材などによって相互に貼り合わされている。基板１１１と基板１１２の間には電気光学物質である液晶（不図示）が封入されている。基板１１１の内面上にはＩＴＯ（Indium Tin Oxide）などの透明導電体で構成された電極１１１ａが形成され、基板１１２の内面上には上記電極１１１ａに対向配置される電極１１２ａが形成されている。なお、電極１１１ａ及び電極１１２ａは直交するように配置されている。そして、電極１１１ａ及び電極１１２ａは基板張出部１１１Ｔに引き出され、その端部にはそれぞれ電極端子１１１ｂｘ及び電極端子１１１ｃｘが形成されている。また、基板張出部１１１Ｔの端縁近傍には入力配線１１１ｄが形成され、その内端部にも端子１１１ｄｘが形成されている。
【００２２】
基板張出部１１１Ｔ上には、封止樹脂１２２を介して、半導体装置１２１が実装されている。この半導体装置１２１は、例えば液晶パネル１１０を駆動する液晶駆動用ＩＣチップである。半導体装置１２１の下面には図示しない多数のバンプ電極が形成されており、これらのバンプは基板張出部１１１Ｔ上の端子１１１ｂｘ，１１１ｃｘ，１１１ｄｘにそれぞれ導電接続される。
【００２３】
また、入力配線１１１ｄの外端部に形成された入力端子１１１ｄｙには、異方性導電膜１２４を介してフレキシブル配線基板１２３が実装されている。入力端子１１１ｄｙは、フレキシブル配線基板１２３に設けられた図示しない配線にそれぞれ導電接続されている。そして、外部からフレキシブル配線基板１２３を介して制御信号、映像信号、電源電位などが入力端子１１１ｄｙに供給され、半導体装置１２１において液晶駆動用の駆動信号が生成されて、液晶パネル１１０に供給されるようになっている。
【００２４】
以上のように構成された本実施形態の液晶表示装置１００によれば、半導体装置１２１を介して電極１１１ａと電極１１２ａとの間に適宜の電圧が印加されることにより、両電極１１１ａ，１１２ａが対向配置される画素部分の液晶を再配向させて光を変調することができ、これによって液晶パネル１１０内の画素が配列された表示領域に所望の画像を形成することができる。
【００２５】
図２は図１のＨ−Ｈ線における側面断面図であり、上記液晶表示装置１００における半導体装置１２１の実装構造の説明図である。図２に示すように、半導体装置１２１の能動面（図示下面）には、ＩＣ側端子として複数のバンプ電極１０が接続端子として設けられ、その先端は上記基板１１１の端子１１１ｂｘ，１１１ｄｘに直接導電接触している。バンプ電極１０と端子１１１ｂｘ，１１１ｄｘとの間の導電接触部分の周囲には、熱硬化性樹脂などで構成される硬化された封止樹脂１２２が充填されている。
【００２６】
［半導体装置］
（第１実施形態）
次に、第１実施形態に係る電子基板としての半導体装置１２１の端子構造について説明する。図３は、端子が形成される半導体装置１２１の能動面側の構造を示す部分斜視図である。
半導体装置１２１は、例えば液晶表示装置の画素を駆動するＩＣチップであり、その能動面側には薄膜トランジスタ等の複数の電子素子や各電子素子間を接続する配線等の電子回路（集積回路）等の半導体素子が形成されている（いずれも不図示）。
【００２７】
図３に示す半導体装置１２１では、基板Ｐの能動面１２１ａの長辺に沿って複数の電極パッド（電極部）２４が整列配置されている。この電極パッド２４は、上述した電子素子等から引き出されたものであり、電子回路の外部電極として機能するものである。また、能動面１２１ａにおける電極パッド列２４ａの内側には、その電極パッド列２４ａに沿って直線状に連続する樹脂突起１２が形成されている。さらに、各電極パッド２４の表面から樹脂突起１２の表面にかけて、各電極パッド２４と樹脂突起１２の頂部とを結ぶ配線パターン（金属配線）としての複数の導電膜２０が形成されている。そして、コアとしての樹脂突起１２と、樹脂突起１２の表面に配設された各導電膜２０とを含んでバンプ電極１０が構成されている。なお、図３の例では、電極パッド列２４ａの内側に樹脂突起１２を配置しているが、電極パッド列２４ａの外側に樹脂突起１２を配置してもよい。
【００２８】
図４は、バンプ電極１０の要部構成を示す図であり、図４（ａ）はバンプ電極の周辺の平面拡大図、図４（ｂ）は図４（ａ）のＡ−Ａ線における側面断面図である。
図４に示すように、半導体装置１２１の能動面１２１ａの周縁部には、Ａｌ等の導電性材料からなる複数の電極パッド２４が配列形成されている。また、半導体装置１２１の能動面全体にＳｉＮ等の電気絶縁性材料からなる保護膜としてのパッシベーション膜２６が形成されており、上述した各電極パッド２４の表面に、パッシベーション膜２６の開口部２６ａが形成されている。パッシベーション膜２６上には、応力緩和性の高い、ポリイミドなどの有機樹脂膜が、開口部以外全表面もしくは一部に、更に形成されていても良い。
【００２９】
そのパッシベーション膜２６の表面であって、電極パッド列２４ａの内側には、樹脂突起１２が形成されている。樹脂突起１２は、半導体装置１２１の能動面１２１ａから突出して形成され、略同一高さで直線状に延在しており、電極パッド列２４ａと平行に配設されている。この樹脂突起１２は、ポリイミド樹脂やアクリル樹脂、フェノール樹脂、エポキシ樹脂、シリコーン樹脂、変性ポリイミド樹脂等の弾性を有する樹脂材料からなっており、例えばインクジェット法を用いて形成されている。樹脂突起１２の断面形状は、図４（ｂ）に示すような半円状や台形状等の弾性変形が容易な形状とすることが望ましい。こうすることで、相手側基板との当接時にバンプ電極１０を容易に弾性変形させることが可能になり、相手側基板との導電接続の信頼性を向上させることができる。
【００３０】
また、各電極パッド２４の表面から樹脂突起１２の表面を越えて、各電極パッド２４と樹脂突起１２の頂部とを結ぶ導電膜２０が形成されている。この導電膜２０は、電極パッド２４と逆側の端部において、導電膜２０と直交する方向に延びる導電膜（配線パターン）２１によって、隣り合う導電膜２０と接続された略Ｕ字状に形成されている。導電膜２０、２１は下層に配される導電膜（第１配線パターン）２０ａ、２１ａと、導電膜２０ａ、２１ａ上に積層される導電膜（第２配線パターン）２０ｂ、２１ｂとからなる二層配線構造を有している。
【００３１】
本実施形態では、いずれもスパッタリングにより、導電膜２０ａ、２１ａはＴｉＷで厚さ３０００〜７０００Å（ここでは３０００Å）に形成され、導電膜２０ｂ、２１ｂは導電膜２０ａ、２１ａよりも抵抗値が大きいＡｕで厚さ１０００〜５０００Å（ここでは１０００Å）に形成されている。そして、導電膜２１においては、導電膜２１ｂの一部を除去して導電膜２１ａを露出させて形成した抵抗素子Ｒが設けられている。
使用される各々の導電膜の材質・膜組成および抵抗部の面積は、得たい抵抗値によって適宜変更することができる。以下本実施形態では、二層の導電膜構成について説明するが、詳細は後述するが、得たい抵抗値や温度特性に応じて三層以上の導電膜を組み合わせても構わない。また、導電膜の形成はスパッタリング以外にも、蒸着、メッキなど公知の手法を用いても構わない。
【００３２】
先の図１に示すように、上記のバンプ電極１０は、封止樹脂１２２を介して基板１１１上の端子１１１ｂｘに熱圧着されている。封止樹脂１２２は熱硬化性樹脂であり、実装前においては未硬化状態若しくは半硬化状態となっている。封止樹脂１２２が未硬化状態であれば、実装前に半導体装置１２１の能動面（図示下面）又は基板１１１の表面に塗布すればよく、また、封止樹脂１２２が半硬化状態であれば、フィルム状若しくはシート状として、半導体装置１２１と基板１１１との間に介挿すればよい。封止樹脂１２２としてはエポキシ樹脂が一般的に用いられるが、他の樹脂でも同じ目的を達することができるものであれば良い。
【００３３】
半導体装置１２１の実装は、図示しない加熱加圧ヘッドなどを用いて半導体装置１２１を基板１１１上に加熱しながら加圧して行う。このとき、封止樹脂１２２は初期において加熱によって軟化し、この軟化した樹脂を押し分けるようにしてバンプ電極１０の頂部が端子１１１ｂｘに導電接触する。そして、上記の加圧によって内部樹脂である樹脂突起１２が押圧されて接触方向（図示上下方向）に弾性変形する。そして、この状態でさらに加熱を続けると封止樹脂１２２は架橋して熱硬化するので、加圧力を解放しても封止樹脂１２２によってバンプ電極１０が端子１１１ｂｘに導電接触しつつ弾性変形した状態に保持される。
【００３４】
［半導体装置の製造方法］
次に、半導体装置の製造方法について、特に、上記バンプ電極１０を形成する工程について説明する。
図５〜図７は、半導体装置１２１の製造方法の一例を示す工程図である。この製造工程は、パッシベーション膜２６を形成する工程と、樹脂突起１２を形成する工程と、導電膜２０、２１を形成する工程とを有している。本実施形態では、樹脂突起１２をインクジェット法を用いて形成する。
【００３５】
まず、図５（ａ）に示すように、図示しない半導体素子が形成された基板Ｐの能動面１２１ａ上にパッシベーション膜２６を形成する。すなわち、成膜法によりＳｉＯ2やＳｉＮ等のパッシベーション膜２６を基板Ｐ上に形成した後に、フォトリソグラフィ法を用いたパターニングにより電極パッド２４が露出する開口部２６ａを形成する。開口部２６ａの形成は、パッシベーション膜２６上にスピンコート法、ディッピング法、スプレーコート法等によってレジスト層を形成し、さらに所定のパターンが形成されたマスクを用いてレジスト層に露光処理及び現像処理を施し、所定形状のレジストパターン（図示せず）を形成する。その後、このレジストパターンをマスクにして前記膜のエッチングを行って電極パッド２４を露出させる開口部２６ａを形成し、剥離液等を用いてレジストパターンを除去する。ここで、エッチングにはドライエッチングを用いるのが好ましく、ドライエッチングとしては反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が好適に用いられる。エッチングとしてウェットエッチングを用いることもできる。
パッシベーション膜２６上には、応力緩和性の高い、ポリイミドなどの有機樹脂膜を、開口部以外全表面もしくは一部に、更にフォトリソ法等を用いて形成しても良い。すなわち、以下手法で形成される抵抗素子Ｒは、有機樹脂膜（絶縁膜）上に形成されていても良い。
【００３６】
次に、図５（ｂ）に示すように、電極パッド２４及びパッシベーション膜２６が形成された基板Ｐの能動面１２１ａ上に、インクジェット法（液滴吐出方式）を用いて樹脂突起１２を形成する。このインクジェット法は、液滴吐出ヘッドに設けられたノズルから１滴あたりの液量が制御された液滴状の樹脂材（液体材料）を吐出（滴下）するとともに、ノズルを基板Ｐに対向させ、さらにノズルと基板Ｐとを相対移動させることによって、基板Ｐ上に樹脂材の所望形状の膜パターンを形成する。そして、この膜パターンを熱処理することにより樹脂突起１２を得る。
【００３７】
ここで、液滴吐出ヘッドから複数の液滴を滴下して樹脂材の配置を行うことにより、樹脂材からなる膜の形状を任意に設定可能となるとともに、樹脂材の積層による樹脂突起１２の厚膜化が可能となる。例えば、樹脂材を基板Ｐ上に配置する工程と、樹脂材を乾燥する工程とを繰り返すことにより、樹脂材の乾燥膜が積層されて樹脂突起１２が確実に厚膜化される。また、液滴吐出ヘッドに設けられた複数のノズルから樹脂材を含む液滴を滴下することにより、樹脂材の配置量や配置のタイミングを部分ごとに制御することが可能である。
また、フォトリソ法等で樹脂突起１２を形成し、硬化時に突起周辺をだらすことにより、所望の樹脂突起１２形状を得ても良い。
【００３８】
次に、図５（ｃ）に示すように、電極パッド２４の表面から樹脂突起１２の表面にかけて、電極パッド２４と樹脂突起１２の頂部とを覆う金属配線としての導電膜２０ａ、２１ａを形成する。この導電膜２０ａ、２１ａは、ここではパターニングされたものではなく、ベタ膜として全面的に製膜される。
【００３９】
続いて、図６（ａ）に示すように、スパッタリングによって導電膜２０ａ、２１ａ上に導電膜２０ｂ、２１ｂを成膜する。この導電膜２０ｂ、２１ｂも、パターニングされたものではなく、ベタ膜として全面的に製膜される。この後、パッシベーション膜２６と同様に、フォトリソグラフィ法を用いたパターニングにより、図３及び図４に示した形状の導電膜２０ｂ、２１ｂを形成する。
【００４０】
具体的には、導電膜２０ｂ、２１ｂ上にスピンコート法、ディッピング法、スプレーコート法等によってレジスト層を形成し、さらに所定のパターンが形成されたマスクを用いてレジスト層に露光処理及び現像処理を施し、所定形状のレジストパターン（所定の配線パターン以外の領域が開口するパターン）を形成する。その後、このレジストパターンをマスクにして前記膜のエッチングを行って、所定の配線パ剥離液等を用いてレジストパターンを除去することにより、所定形状の導電膜２０ｂ、２１ｂが得られる。
次に、パターニングされた導電膜２０ｂ、２１ｂをマスクとして、エッチング処理を行うことにより、図６（ｂ）に示すように、導電膜２０ａ、２１ａが導電膜２０ｂ、２１ｂと同一形状でパターニングされて二層に積層された導電膜２０、２１が形成される。
【００４１】
続いて、抵抗素子Ｒを形成するために、図６（ｃ）に示すように、導電膜２０、２１（導電膜２０、２１が形成されていない領域ではパッシベーション膜２６）上に、上記と同様の方法によりレジスト層（樹脂材）２２を形成する。
次いで、抵抗素子Ｒの形状、位置に対応した開口を有するマスクを用いてレジスト層に露光処理及び現像処理を施し、図７に示すように、レジスト層２２に開口部２２ａを形成する。そして、このレジスト層２２をマスクとして導電膜２１ｂのみを選択的にエッチングして除去し、導電膜２１ａを露出させる。このときのエッチング液としては、例えば塩化第二鉄や過硫酸アンモニウム等が用いられる。
そして、剥離液等を用いてレジスト層２２を除去することにより、図４に示したように、導電膜２１の中、抵抗値が高い抵抗素子Ｒが形成される。
【００４２】
ここで、抵抗素子Ｒの材質や膜厚、面積は、要求される抵抗値に応じて設定される。
導電膜２０ａ、２１ａを構成するＴｉＷは、厚さ１０００Åの場合、７×１０-2Ω／μｍ2程度であり、導電膜２０ｂ、２１ｂを構成するＡｕは、厚さ３０００Åの場合、２×１０-4Ω／μｍ2程度であり、抵抗素子Ｒに７０Ωの抵抗値が要求される場合には、例えば幅１０μｍ、長さ１００μｍで導電膜２０ｂ、２１ｂを除去して抵抗素子Ｒを形成すればよい。このとき、下層に位置する導電膜２０ａ、２１ａは、上層に位置する導電膜２０ｂ、２１ｂよりも抵抗が大きいため、より大きな抵抗値を容易に得ることができる。
上記の導電膜の厚さ、もしくは抵抗素子Ｒの面積を変更することで、例えば終端抵抗値として一般的に採用される、５０Ωの抵抗素子Ｒは、容易に形成することができる。
【００４３】
この後、図４（ｂ）に二点鎖線で示すように、抵抗素子Ｒをソルダーレジスト等の樹脂材（封止材）で覆うことにより封止膜２３を形成する。これにより、抵抗素子Ｒの耐湿性等が向上する。この保護膜２３は、少なくとも抵抗素子Ｒを覆うように形成することが好ましく、例えばフォトリソグラフィ法や液滴吐出方式、印刷法、ディスペンス法等を用いることにより形成できる。
【００４４】
以上説明したように、本実施の形態では、導電膜２１の配線諸元（線幅、厚さ）の中、一部の厚さを他の部分と異ならせることで、具体的には導電膜２１の一部を導電膜２１ａのみにより薄く形成することで抵抗素子Ｒを形成しているので、新たに抵抗部材等を実装する必要がなく、容易に抵抗部を形成することができる。
また、本実施形態では、電極パッド２４を介して半導体素子の近傍に抵抗素子Ｒを形成できるので、半導体素子から抵抗素子Ｒへの電気的な経路を最短にすることができ、余計な配線を極小とすることが可能になる。そのため、配線による寄生容量、スタブ等を最小に抑えることが可能になり、特に高周波領域での電気特性（ロス、ノイズ輻射）を向上させることができる。
【００４５】
また、本実施形態では、抵抗素子Ｒを形成する材料及び、抵抗素子Ｒの面積に応じた抵抗値を設定できるため、所望の抵抗値を高精度で確保することが可能となり、半導体装置（電子基板）１２１としての信頼性を向上させることができる。
特に、本実施形態では、スパッタリング、メッキ、フォトリソ法等、膜組成及び厚さ精度、寸法精度に優れた方法により導電膜２０、２１を形成しているため、抵抗素子Ｒの抵抗値をより高精度に制御・管理することが可能である。
【００４６】
また、本実施形態では、二層構造の導電膜２１のうちの導電膜２１ｂを除去することにより抵抗素子Ｒを形成するため、上層に位置する導電膜２１ｂの材料に応じたエッチング液を適宜選択することにより、容易に抵抗素子Ｒを形成することができる。
特に、本実施形態では、下層に位置する導電膜２１ａが上層の導電膜２１ｂよりも大きな抵抗を有しているので、より大きな抵抗値を容易に得ることが可能である。
つまり、本実施形態では、抵抗としての必要値に応じて膜の種類や、積層構造の導電膜の中、どの層の導電膜を用いるかを選択することで、抵抗のレンジ、耐許容電流値の設計選択度を向上させることができる。
なお、三層以上の構造も同様である。
【００４７】
（第２実施形態）
続いて、第２実施形態に係る電子基板について説明する。
第２実施形態では、本発明を電子基板としてのＷ−ＣＳＰ（Wafer Level Chip Size Package）パッケージ体に適用する場合について図８及び図９を参照して説明する。
これらの図において、図１乃至図７に示す第１実施形態の構成要素と同一の要素については同一符号を付し、その説明を省略する。
【００４８】
本実施形態では、図８に示すパッケージ体（電子基板）ＣＳＰに対してハンダボールを形成する工程を用いて、抵抗素子を形成する。
このパッケージ体ＣＳＰにおいては、導電膜２０ａ、２０ｂの二層構造を有する導電膜２０は、電極パッド２４に接続された一端側においてパッシベーション膜２６上に配線され、他端側においてパッシベーション膜２６上に形成された応力緩和層３３上に配線されている。
【００４９】
応力緩和層３３は、樹脂（合成樹脂）によって形成されている。この応力緩和層３３は、を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等、絶縁性がある材料であれば良い。
【００５０】
続いて、パッケージ体ＣＳＰに対して、ハンダボール及び抵抗素子を形成する手順について説明する。
まず、図８（ａ）に示すように、導電膜２０上（導電膜２０が形成されていない領域ではパッシベーション膜２６または応力緩和層３３上）を含む基板Ｐ上の全面に、スピンコート法、ディッピング法、スプレーコート法等によってソルダーレジスト４２を塗布する（ソルダーレジスト層４２を形成する）。
【００５１】
次に、ハンダボール部及び抵抗素子の形状・位置に対応した開口を有するマスクを用いてレジスト層に露光処理及びエッチング処理を施し、図８（ｂ）に示すように、ソルダーレジスト層４２に導電膜２０（導電膜２０ｂ）が露出するハンダボール用の開口部４２ａ及び抵抗素子用の開口部４２ｂを形成する。この後、図８（ｃ）に示すように、開口部４２ａ内の導電膜２０上にバンプとして、例えば鉛フリーハンダからなるハンダボール４３を搭載する。
【００５２】
そして、図９（ａ）に示すように、ソルダーレジスト層４２をマスクとして導電膜２０ｂのみを選択的にエッチングして除去し、導電膜２０ａを露出させる。このときのエッチング液としては、例えば塩化第二鉄や過硫酸アンモニウム等が用いられる。
これにより、導電膜２０の一部において導電膜２０ａで構成される抵抗素子Ｒが形成される。
この後、図９（ｂ）に示すように、開口部４２ｂを樹脂等の封止材４４で封止することにより、抵抗素子Ｒの耐湿性等を向上させる。
このようにして、抵抗素子Ｒを内蔵するパッケージ体ＣＳＰが完成する。
【００５３】
本実施形態では、上記第１実施形態と同様に、Ｗ−ＣＳＰ等のパッケージ体に対しても、抵抗値を高精度に設定された抵抗素子Ｒを容易に内蔵させることができる。
【００５４】
なお、上記第２実施形態では、ハンダボール４３を挟んで電極パッド２４の逆側に抵抗素子Ｒを設ける構成としたが、これに限定されるものではなく、例えば図１０に示すように、電極パッド２４からハンダボール４３へ向かう導電膜２０（いわゆる再配置配線）の途中に抵抗素子Ｒを設ける構成としてもよい。
【００５５】
［電子機器］
次に、上述した電気光学装置又は半導体装置を備えた電子機器について説明する。
図１１は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上述した電気光学装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上述した電気光学装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができ、いずれの場合にも抵抗値が高精度に確保されて品質に優れた電子機器を提供することができる。
【００５６】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【００５７】
例えば、上記実施形態では、導電膜２１に抵抗素子Ｒを形成する構成としたが、これに限定されるものではなく、導電膜２０に抵抗素子を形成する構成であってもよい。また、上記実施形態では、隣り合う導電膜２０が導電膜２１で接続される構成としたが、これに限られるものではなく、外部接続端子となる再配置配線の一部に抵抗素子が設けられる構成としてもよい。
【００５８】
さらに、上記実施形態では、導電膜２０が電極パッド２４と逆側の端部で導電膜２１で接続される構成としたが、この他にも、例えば図１２（ａ）に示すように、バンプ電極１０と電極パッド２４との間で導電膜２０が導電膜２１により接続される構成や、図１２（ｂ）に示すように、電極パッド２４側の端部において導電膜２０が導電膜２１により接続される構成であってもよい。
【００５９】
また、上記実施形態では、二層構造の電極膜２１のうちの一層を除去することにより、抵抗素子Ｒを形成する構成としたが、これに限定されるものではなく、一層構造の電極膜や三層以上の電極膜であっても適用可能である。例えば、一層構造の電極膜であれば、例えばエッチング時間を調整することにより、抵抗部の厚さを他の箇所の厚さよりも薄くなるよう調整して所望の抵抗値とすればよい。また三層構造の電極膜としては、例えばスパッタリングによりＴｉｗ−Ｃｕを形成した後に、メッキによりＣｕを積層した構成とすることができ、Ｃｕメッキによる電極膜を除去してスパッタリングによるＴｉｗ−Ｃｕで抵抗素子を形成したり、Ｃｕ（スパッタリング）−Ｃｕ（メッキ）の電極膜を除去して、Ｔｉｗの電極膜のみで抵抗素子を形成することも可能である。
【００６０】
さらに、二層構造の電極膜であっても、上層の導電膜２１ｂを厚さ方向に一部残し、残った導電膜２１ｂ及び下層の導電膜２１ａにより抵抗素子を形成してもよく、さらに導電膜２１ｂを除去した後に、導電膜２１ａに対してもエッチング処理を施し、より薄い導電膜２１ａにより、より高い抵抗値を有する抵抗素子を形成する構成としてもよい。いずれの場合でも、所望の抵抗値に応じて導電膜を部分的に除去することにより、当該抵抗値を有する抵抗素子を容易に形成することが可能である。
【００６１】
さらに、抵抗素子を形成する方法としては、厚さ方向を除去する場合に限定されるものではなく、導電膜（配線パターン）の一部の幅を他の部分よりも細くすることでも実現できる。例えば図１３（ａ）に示すように、他の部分よりも細い線幅で九十九折り状に屈曲したミアンダ型の電極膜により形成された抵抗値の大きい抵抗素子や、図１３（ｂ）に示すように、抵抗の大きな縮径部（絞り形状）を有する抵抗素子としてもよい。
【００６２】
また、上記実施形態では、導電膜の厚さや幅で抵抗素子における抵抗値を調整するものとして説明したが、例えば図１４に示すように、導電膜２１の一部に導電膜２１ａを露出させて形成した抵抗素子Ｒに対して、レーザ等を用いてトリミングして導電膜２１ａの一部を切り欠いた（除去した）切欠部Ｒａを設ける構成としてもよい。
この場合、切欠部Ｒａの大きさ（すなわち導電膜２１ａがつながっている大きさ）を調整することにより、抵抗値を微調整することもでき、高精度の抵抗素子をより容易に形成することが可能である。特に、上記実施形態では、半導体装置１２１の表面近傍に抵抗素子Ｒが配置されるため、容易に抵抗値の微調整が可能である。
【００６３】
また、上記実施形態で示した導電膜（抵抗素子）の材料は一例であり、その他にも例えば、Ａｇ、Ｎｉ、Ｐｄ、Ａｌ、Ｃｒ、Ｔｉ、Ｗ、ＮｉＶ等、または鉛フリーはんだ等の導電性材料等を用いることができる。この場合でも、複数の材料を用いて積層構造の導電膜を形成する際には、下層に位置する導電膜が上層に位置する導電膜よりも抵抗値が大きくなるように材料を選択することが好ましい。
材料の選択と組み合わせによっては、単なる得たい抵抗値を得られるばかりではなく、例えば、各材料が持つ抵抗−温度特性に着目し、それらを適宜組み合わせることで、得たい抵抗−温度特性を得ることもできる。
また、上述した導電膜２０、２１も本実施形態ではスパッタリングやメッキ法を用いて形成されているが、インクジェット法を用いてもよい。
【００６４】
また、上記実施形態では、電子基板が半導体素子を有してなる半導体装置の例を用いたが、本発明に係る電子基板としては、必ずしも半導体素子が設けられている必要はなく、例えば半導体チップ等の外部デバイスの搭載領域（能動領域）に外部デバイスが搭載されていない非搭載状態のシリコン基板や、ガラス基板、セラミクス基板、有機基板、フィルム基板も含まれる。この場合、本発明に係る電子基板が、例えば半導体素子を有する回路基板等に、バンプ電極１０を介して接続された構成であってもよいし、それらの基板に他の電子回路が組み込まれていても良い。それらは、液晶パネル、プラズマディスプレイ、水晶発振器等の電子デバイスであっても良い。
また、これらの実施形態では、形成された抵抗素子は、配線の一部を用いて形成されていれば良いので、必ずしも電子基板の電極に接続されていなくともよく、電極同士の接続のみに寄与し、外部電極や外部端子と接続されていなくとも良い。
また、電子機器においても、上記実施形態では、電気光学装置を備えた携帯電話を例示したが、必ずしも電気光学装置を備える必要はなく、電気光学装置を備えずに、上述した電子基板を備える電子機器も本発明に含まれる。
【００６５】
さらに、本発明は、多層膜配線を用いた電子機器全般に適用可能である。例えば、温度変動に対する抵抗値の変動特性が逆の関係である導電膜を積層した配線パターンにも適用できる。例えば、図１５に示すように、温度上昇に伴って抵抗値が増加する特性を有する材料（例えばＲｕＯ2）で形成された導電膜と、温度上昇に伴って抵抗値が減少する特性を有する材料（例えばＴａ2Ｎ）で形成された導電膜とを積層することにより、温度ドリフトをキャンセルできる配線パターンに対しても適用可能である。
【符号の説明】
【００６６】
ＣＳＰ…パッケージ体（電子基板）、Ｐ…基板、Ｒ…抵抗素子、１０…バンプ電極（接続端子）、２０，２１…導電膜（配線パターン）、２０ａ，２１ａ…導電膜（第１配線パターン）、２０ｂ，２１ｂ…導電膜（第２配線パターン）、２２…レジスト層（マスク、樹脂材）、２３…保護膜、２４…電極パッド（電極部）、３３…応力緩和層、４４…封止材、１００…液晶表示装置（電気光学装置）、１２１…半導体装置（電子基板）、１３００…携帯電話（電子機器）。
【技術分野】
【０００１】
本発明は、電子基板とその製造方法及び電気光学装置の製造方法並びに電子機器の製造方法に関するものであり、特に基板上に抵抗体が設けられる電子基板とその製造方法及び電気光学装置の製造方法並びに電子機器の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、電子機器の小型化及び高機能化に伴って、パッケージ自体の小型化または高密度化が求められようになっており、一例として、半導体素子上にポリシリコンを用いて抵抗を内蔵させる技術が知られている。
例えば特許文献１には、ポリシリコンに不純物をドープした多結晶粒界を用いて抵抗を形成する技術が開示されている。
また、特許文献２には、半導体素子上の再配置配線部に、厚膜形成法によって抵抗ペーストを塗布・硬化させて、抵抗部を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭５８−７８４８号公報
【特許文献２】特開２００３−４６０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したような従来技術には、以下のような問題が存在する。
基板上に設けられた抵抗等の受動素子を用いてインピーダンス制御等を行う際には、抵抗値を高精度に管理する必要があるが、上記の技術では要求された精度を確保することが困難であり、信頼性の高い抵抗部が得られないという問題がある。
また、上記の技術では、抵抗部を形成するための独立したプロセスが必要であり、生産性が低下するという問題が生じる。
【０００５】
本発明は、以上のような点を考慮してなされたもので、高精度の抵抗部を容易に形成できる電子基板とその製造方法及び電気光学装置の製造方法並びに電子機器の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の電子基板は、基板上に配線パターンが設けられた電子基板であって、前記配線パターンの一部の配線諸元を、他の部分と異ならせて設けられた抵抗素子を有することを特徴とするものである。
【０００７】
従って、本発明の電子基板では、配線パターンの一部が他の部分と比較して抵抗値が高くなるように配線諸元を異ならせることにより、容易に抵抗素子を形成することができる。この抵抗素子は、配線パターンにより形成されるため、別途抵抗素子を形成するための独立したプロセスを要せず、生産性の低下を回避することができる。
そして、本発明では、配線パターンの配線諸元を調整することにより、所望の抵抗値を有する抵抗素子を高精度に形成することができる。
この配線パターンとしては、電極部と接続される構成や、少なくとも一部が接続端子を形成する構成を採用できる。
また、配線パターンとしては、電極部と接続され、少なくとも一部が外部端子に接続される構成（例えば、Ｗ−ＣＳＰ（Wafer Level Chip Size Package）パッケージ体）としてもよい。
【０００８】
前記配線パターンの一部の配線諸元を、他の部分と異ならせる方法としては、前記配線パターンの一部の幅を前記他の部分の幅と異ならせることにより抵抗素子を形成したり、前記配線パターンの一部の厚さを前記他の部分の厚さと異ならせることにより抵抗素子を形成する構成を好適に採用できる。
【０００９】
前記配線パターンの一部の厚さを前記他の部分の厚さと異ならせる場合には、前記配線パターンが少なくとも２層で形成され、前記抵抗素子が前記配線パターンよりは少ない層数で形成される構成を好適に採用できる。この場合、前記配線パターンが、第１配線パターンと、前記第１配線パターンとは異なる材料で形成され前記第１配線パターン上に積層された第２配線パターンとを有し、前記抵抗素子が前記第２配線パターンの一部が除去された領域に形成される構成を好適に採用できる。
この構成では、例えばエッチング等により第２配線パターンを除去することにより、配線パターンの一部が局所的に第１配線パターンで構成されて他の部分よりも高抵抗の抵抗素子を形成することができる。また、エッチング処理等により第２配線パターンを除去する場合には、第２配線パターンに対応したエッチング材を選択することにより、容易に第２配線パターンのみを除去することが可能になる。
【００１０】
また、この場合には、前記第１配線パターンが前記第２配線パターンよりも抵抗値が大きい材料で形成されることが好ましい。
これにより、本発明では、抵抗値が大きい抵抗素子を容易に形成することが可能になる。
さらに、本発明では、前記抵抗素子が封止材で封止される構成を好適に採用できる。
これにより、本発明では、抵抗素子を保護し、腐食や短絡を防止することが可能になる。
【００１１】
また、本発明では、前記抵抗素子が応力緩和層上に形成される構成を好適に採用できる。これにより、本発明では、この構成では、基板に熱応力が加わっても抵抗素子の信頼性や寿命の低下を抑制することができる。
前記接続端子としては、樹脂材をコアとして少なくとも頂部が前記配線パターンで覆われたバンプ電極で形成される構成を好適に採用できる。
これにより、本発明では、バンプ電極の近傍に抵抗素子を形成できるので、バンプ電極と抵抗素子との間の経路を最短にでき、配線を極小とできる。
【００１２】
また、前記基板としては半導体素子を有する構成も好適に採用できる。
これにより、本発明では、半導体素子の近傍に抵抗素子を形成できるので、半導体素子と抵抗素子との間の経路を最短にでき、配線を極小とできる。
この場合、半導体素子としては、能動領域に形成される配線パターンによりトランジスタ等のスイッチング素子を形成する構成や、半導体素子を内蔵する半導体チップを能動領域に実装する構成とすることができる。
また、本発明では、基板に半導体素子が非搭載状態、つまり半導体素子が設けられていない、例えばシリコン基板状態であっても適用可能である。
【００１３】
そして、本発明の電気光学装置は、先に記載の電子基板が実装されることを特徴とするものである。
また、本発明の電子機器は、先に記載の電子基板または電気光学装置を備えることを特徴とするものである。
従って、本発明では、抵抗素子が精度よく形成された高品質の電気光学装置及び電子機器を得ることができるとともに、生産性が低下することなく効率的な電気光学装置製造及び電子機器製造を実現することができる。
【００１４】
一方、本発明の電子基板の製造方法は、基板上に配線パターンが設けられた電子基板の製造方法であって、前記配線パターンの一部の配線諸元を、他の部分と異ならせて抵抗素子を形成する工程を有することを特徴とするものである。
【００１５】
従って、本発明では、配線パターンの一部が他の部分と比較して抵抗値が高くなるように配線諸元を異ならせることにより、容易に抵抗素子を形成することができる。この抵抗素子は、配線パターンにより形成されるため、別途抵抗素子を形成するための独立したプロセスを要せず、生産性の低下を回避することができる。
そして、本発明では、配線パターンの配線諸元を調整することにより、所望の抵抗値を有する抵抗素子を高精度に形成することができる。
この配線パターンとしては、電極部と接続される構成や、少なくとも一部が接続端子を形成する構成を採用できる。
また、配線パターンとしては、電極部と接続され、少なくとも一部が外部端子に接続される構成（例えば、Ｗ−ＣＳＰ（Wafer Level Chip Size Package）パッケージ体）としてもよい。
前記配線パターンの一部の配線諸元を、他の部分と異ならせる方法としては、前記配線パターンの一部を、幅方向や厚さ方向に除去することで前記抵抗素子を形成する工程を採用できる。
【００１６】
前記配線パターンが、第１配線パターンと、前記第１配線パターンとは異なる材料で形成され前記第１配線パターン上に積層された第２配線パターンとを有し、前記抵抗素子が前記第２配線パターンの一部が除去された領域に形成される工程を好適に採用できる。
この工程では、例えばエッチング等により第２配線パターンを除去することにより、配線パターンの一部が局所的に第１配線パターンで構成されて他の部分よりも高抵抗の抵抗素子を形成することができる。また、エッチング処理等により第２配線パターンを除去する場合には、第２配線パターンに対応したエッチング材を選択することにより、容易に第２配線パターンのみを除去することが可能になる。
【００１７】
また、この場合には、前記第１配線パターンが前記第２配線パターンよりも抵抗値が大きい材料で形成されることが好ましい。
これにより、本発明では、抵抗値が大きい抵抗素子を容易に形成することが可能になる。さらに、本発明では、前記抵抗素子を封止材で封止する工程を有することが好ましい。
これにより、本発明では、抵抗素子を保護し、腐食や短絡を防止することが可能になる。
【００１８】
また。本発明では、前記配線パターン上に保護膜を成膜する工程と、前記配線パターンの一部に形成される接続端子及び前記抵抗素子を形成する領域の前記保護膜を剥離して開口部を形成する工程と、前記開口部を介して前記配線パターンの一部を除去する工程とを備える構成も好適である。
これにより、本発明では、接続端子に、例えばハンダボールを設けるために保護膜を成膜する際に、接続端子用の開口部とともに抵抗素子用の開口部を形成し、この抵抗素子用の開口部を介して配線パターンの一部を除去すれば、別途抵抗素子用の開口部を形成する工程を設けることなく、容易に抵抗素子を形成することが可能になる。
【図面の簡単な説明】
【００１９】
【図１】電気光学装置の一実施形態である液晶表示装置を示す模式図である。
【図２】液晶表示装置における半導体装置の実装構造の説明図である。
【図３】半導体装置の斜視図である。
【図４】同、半導体装置の端子部分を拡大して示す図である。
【図５】同、半導体装置の製造方法を説明するための工程図である。
【図６】同、半導体装置の製造方法を説明するための工程図である。
【図７】同、半導体装置の製造方法を説明するための工程図である。
【図８】パッケージ体の製造方法を説明するための工程図である。
【図９】パッケージ体の製造方法を説明するための工程図である。
【図１０】パッケージ体の変形例を示す断面図である。
【図１１】電子機器の一例を示す斜視図である。
【図１２】抵抗素子の変形例を示す平面図である。
【図１３】抵抗素子の変形例を示す平面図である。
【図１４】抵抗値を微調整する方法を説明するための図である。
【図１５】温度と抵抗値との関係を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の電子基板とその製造方法及び電子機器の製造方法の実施の形態を、図１ないし図１５を参照して説明する。
［電気光学装置］
図１は本発明の電気光学装置の一実施形態である液晶表示装置を示す模式図である。
図示の液晶表示装置１００は、液晶パネル１１０と、半導体装置１２１とを有する。また、必要に応じて、図示しない偏光板、反射シート、バックライト等の付帯部材が適宜に設けられる。
【００２１】
液晶パネル１１０は、ガラスやプラスチックなどで構成される基板１１１及び１１２を備えている。基板１１１と基板１１２は対向配置され、図示しないシール材などによって相互に貼り合わされている。基板１１１と基板１１２の間には電気光学物質である液晶（不図示）が封入されている。基板１１１の内面上にはＩＴＯ（Indium Tin Oxide）などの透明導電体で構成された電極１１１ａが形成され、基板１１２の内面上には上記電極１１１ａに対向配置される電極１１２ａが形成されている。なお、電極１１１ａ及び電極１１２ａは直交するように配置されている。そして、電極１１１ａ及び電極１１２ａは基板張出部１１１Ｔに引き出され、その端部にはそれぞれ電極端子１１１ｂｘ及び電極端子１１１ｃｘが形成されている。また、基板張出部１１１Ｔの端縁近傍には入力配線１１１ｄが形成され、その内端部にも端子１１１ｄｘが形成されている。
【００２２】
基板張出部１１１Ｔ上には、封止樹脂１２２を介して、半導体装置１２１が実装されている。この半導体装置１２１は、例えば液晶パネル１１０を駆動する液晶駆動用ＩＣチップである。半導体装置１２１の下面には図示しない多数のバンプ電極が形成されており、これらのバンプは基板張出部１１１Ｔ上の端子１１１ｂｘ，１１１ｃｘ，１１１ｄｘにそれぞれ導電接続される。
【００２３】
また、入力配線１１１ｄの外端部に形成された入力端子１１１ｄｙには、異方性導電膜１２４を介してフレキシブル配線基板１２３が実装されている。入力端子１１１ｄｙは、フレキシブル配線基板１２３に設けられた図示しない配線にそれぞれ導電接続されている。そして、外部からフレキシブル配線基板１２３を介して制御信号、映像信号、電源電位などが入力端子１１１ｄｙに供給され、半導体装置１２１において液晶駆動用の駆動信号が生成されて、液晶パネル１１０に供給されるようになっている。
【００２４】
以上のように構成された本実施形態の液晶表示装置１００によれば、半導体装置１２１を介して電極１１１ａと電極１１２ａとの間に適宜の電圧が印加されることにより、両電極１１１ａ，１１２ａが対向配置される画素部分の液晶を再配向させて光を変調することができ、これによって液晶パネル１１０内の画素が配列された表示領域に所望の画像を形成することができる。
【００２５】
図２は図１のＨ−Ｈ線における側面断面図であり、上記液晶表示装置１００における半導体装置１２１の実装構造の説明図である。図２に示すように、半導体装置１２１の能動面（図示下面）には、ＩＣ側端子として複数のバンプ電極１０が接続端子として設けられ、その先端は上記基板１１１の端子１１１ｂｘ，１１１ｄｘに直接導電接触している。バンプ電極１０と端子１１１ｂｘ，１１１ｄｘとの間の導電接触部分の周囲には、熱硬化性樹脂などで構成される硬化された封止樹脂１２２が充填されている。
【００２６】
［半導体装置］
（第１実施形態）
次に、第１実施形態に係る電子基板としての半導体装置１２１の端子構造について説明する。図３は、端子が形成される半導体装置１２１の能動面側の構造を示す部分斜視図である。
半導体装置１２１は、例えば液晶表示装置の画素を駆動するＩＣチップであり、その能動面側には薄膜トランジスタ等の複数の電子素子や各電子素子間を接続する配線等の電子回路（集積回路）等の半導体素子が形成されている（いずれも不図示）。
【００２７】
図３に示す半導体装置１２１では、基板Ｐの能動面１２１ａの長辺に沿って複数の電極パッド（電極部）２４が整列配置されている。この電極パッド２４は、上述した電子素子等から引き出されたものであり、電子回路の外部電極として機能するものである。また、能動面１２１ａにおける電極パッド列２４ａの内側には、その電極パッド列２４ａに沿って直線状に連続する樹脂突起１２が形成されている。さらに、各電極パッド２４の表面から樹脂突起１２の表面にかけて、各電極パッド２４と樹脂突起１２の頂部とを結ぶ配線パターン（金属配線）としての複数の導電膜２０が形成されている。そして、コアとしての樹脂突起１２と、樹脂突起１２の表面に配設された各導電膜２０とを含んでバンプ電極１０が構成されている。なお、図３の例では、電極パッド列２４ａの内側に樹脂突起１２を配置しているが、電極パッド列２４ａの外側に樹脂突起１２を配置してもよい。
【００２８】
図４は、バンプ電極１０の要部構成を示す図であり、図４（ａ）はバンプ電極の周辺の平面拡大図、図４（ｂ）は図４（ａ）のＡ−Ａ線における側面断面図である。
図４に示すように、半導体装置１２１の能動面１２１ａの周縁部には、Ａｌ等の導電性材料からなる複数の電極パッド２４が配列形成されている。また、半導体装置１２１の能動面全体にＳｉＮ等の電気絶縁性材料からなる保護膜としてのパッシベーション膜２６が形成されており、上述した各電極パッド２４の表面に、パッシベーション膜２６の開口部２６ａが形成されている。パッシベーション膜２６上には、応力緩和性の高い、ポリイミドなどの有機樹脂膜が、開口部以外全表面もしくは一部に、更に形成されていても良い。
【００２９】
そのパッシベーション膜２６の表面であって、電極パッド列２４ａの内側には、樹脂突起１２が形成されている。樹脂突起１２は、半導体装置１２１の能動面１２１ａから突出して形成され、略同一高さで直線状に延在しており、電極パッド列２４ａと平行に配設されている。この樹脂突起１２は、ポリイミド樹脂やアクリル樹脂、フェノール樹脂、エポキシ樹脂、シリコーン樹脂、変性ポリイミド樹脂等の弾性を有する樹脂材料からなっており、例えばインクジェット法を用いて形成されている。樹脂突起１２の断面形状は、図４（ｂ）に示すような半円状や台形状等の弾性変形が容易な形状とすることが望ましい。こうすることで、相手側基板との当接時にバンプ電極１０を容易に弾性変形させることが可能になり、相手側基板との導電接続の信頼性を向上させることができる。
【００３０】
また、各電極パッド２４の表面から樹脂突起１２の表面を越えて、各電極パッド２４と樹脂突起１２の頂部とを結ぶ導電膜２０が形成されている。この導電膜２０は、電極パッド２４と逆側の端部において、導電膜２０と直交する方向に延びる導電膜（配線パターン）２１によって、隣り合う導電膜２０と接続された略Ｕ字状に形成されている。導電膜２０、２１は下層に配される導電膜（第１配線パターン）２０ａ、２１ａと、導電膜２０ａ、２１ａ上に積層される導電膜（第２配線パターン）２０ｂ、２１ｂとからなる二層配線構造を有している。
【００３１】
本実施形態では、いずれもスパッタリングにより、導電膜２０ａ、２１ａはＴｉＷで厚さ３０００〜７０００Å（ここでは３０００Å）に形成され、導電膜２０ｂ、２１ｂは導電膜２０ａ、２１ａよりも抵抗値が大きいＡｕで厚さ１０００〜５０００Å（ここでは１０００Å）に形成されている。そして、導電膜２１においては、導電膜２１ｂの一部を除去して導電膜２１ａを露出させて形成した抵抗素子Ｒが設けられている。
使用される各々の導電膜の材質・膜組成および抵抗部の面積は、得たい抵抗値によって適宜変更することができる。以下本実施形態では、二層の導電膜構成について説明するが、詳細は後述するが、得たい抵抗値や温度特性に応じて三層以上の導電膜を組み合わせても構わない。また、導電膜の形成はスパッタリング以外にも、蒸着、メッキなど公知の手法を用いても構わない。
【００３２】
先の図１に示すように、上記のバンプ電極１０は、封止樹脂１２２を介して基板１１１上の端子１１１ｂｘに熱圧着されている。封止樹脂１２２は熱硬化性樹脂であり、実装前においては未硬化状態若しくは半硬化状態となっている。封止樹脂１２２が未硬化状態であれば、実装前に半導体装置１２１の能動面（図示下面）又は基板１１１の表面に塗布すればよく、また、封止樹脂１２２が半硬化状態であれば、フィルム状若しくはシート状として、半導体装置１２１と基板１１１との間に介挿すればよい。封止樹脂１２２としてはエポキシ樹脂が一般的に用いられるが、他の樹脂でも同じ目的を達することができるものであれば良い。
【００３３】
半導体装置１２１の実装は、図示しない加熱加圧ヘッドなどを用いて半導体装置１２１を基板１１１上に加熱しながら加圧して行う。このとき、封止樹脂１２２は初期において加熱によって軟化し、この軟化した樹脂を押し分けるようにしてバンプ電極１０の頂部が端子１１１ｂｘに導電接触する。そして、上記の加圧によって内部樹脂である樹脂突起１２が押圧されて接触方向（図示上下方向）に弾性変形する。そして、この状態でさらに加熱を続けると封止樹脂１２２は架橋して熱硬化するので、加圧力を解放しても封止樹脂１２２によってバンプ電極１０が端子１１１ｂｘに導電接触しつつ弾性変形した状態に保持される。
【００３４】
［半導体装置の製造方法］
次に、半導体装置の製造方法について、特に、上記バンプ電極１０を形成する工程について説明する。
図５〜図７は、半導体装置１２１の製造方法の一例を示す工程図である。この製造工程は、パッシベーション膜２６を形成する工程と、樹脂突起１２を形成する工程と、導電膜２０、２１を形成する工程とを有している。本実施形態では、樹脂突起１２をインクジェット法を用いて形成する。
【００３５】
まず、図５（ａ）に示すように、図示しない半導体素子が形成された基板Ｐの能動面１２１ａ上にパッシベーション膜２６を形成する。すなわち、成膜法によりＳｉＯ2やＳｉＮ等のパッシベーション膜２６を基板Ｐ上に形成した後に、フォトリソグラフィ法を用いたパターニングにより電極パッド２４が露出する開口部２６ａを形成する。開口部２６ａの形成は、パッシベーション膜２６上にスピンコート法、ディッピング法、スプレーコート法等によってレジスト層を形成し、さらに所定のパターンが形成されたマスクを用いてレジスト層に露光処理及び現像処理を施し、所定形状のレジストパターン（図示せず）を形成する。その後、このレジストパターンをマスクにして前記膜のエッチングを行って電極パッド２４を露出させる開口部２６ａを形成し、剥離液等を用いてレジストパターンを除去する。ここで、エッチングにはドライエッチングを用いるのが好ましく、ドライエッチングとしては反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が好適に用いられる。エッチングとしてウェットエッチングを用いることもできる。
パッシベーション膜２６上には、応力緩和性の高い、ポリイミドなどの有機樹脂膜を、開口部以外全表面もしくは一部に、更にフォトリソ法等を用いて形成しても良い。すなわち、以下手法で形成される抵抗素子Ｒは、有機樹脂膜（絶縁膜）上に形成されていても良い。
【００３６】
次に、図５（ｂ）に示すように、電極パッド２４及びパッシベーション膜２６が形成された基板Ｐの能動面１２１ａ上に、インクジェット法（液滴吐出方式）を用いて樹脂突起１２を形成する。このインクジェット法は、液滴吐出ヘッドに設けられたノズルから１滴あたりの液量が制御された液滴状の樹脂材（液体材料）を吐出（滴下）するとともに、ノズルを基板Ｐに対向させ、さらにノズルと基板Ｐとを相対移動させることによって、基板Ｐ上に樹脂材の所望形状の膜パターンを形成する。そして、この膜パターンを熱処理することにより樹脂突起１２を得る。
【００３７】
ここで、液滴吐出ヘッドから複数の液滴を滴下して樹脂材の配置を行うことにより、樹脂材からなる膜の形状を任意に設定可能となるとともに、樹脂材の積層による樹脂突起１２の厚膜化が可能となる。例えば、樹脂材を基板Ｐ上に配置する工程と、樹脂材を乾燥する工程とを繰り返すことにより、樹脂材の乾燥膜が積層されて樹脂突起１２が確実に厚膜化される。また、液滴吐出ヘッドに設けられた複数のノズルから樹脂材を含む液滴を滴下することにより、樹脂材の配置量や配置のタイミングを部分ごとに制御することが可能である。
また、フォトリソ法等で樹脂突起１２を形成し、硬化時に突起周辺をだらすことにより、所望の樹脂突起１２形状を得ても良い。
【００３８】
次に、図５（ｃ）に示すように、電極パッド２４の表面から樹脂突起１２の表面にかけて、電極パッド２４と樹脂突起１２の頂部とを覆う金属配線としての導電膜２０ａ、２１ａを形成する。この導電膜２０ａ、２１ａは、ここではパターニングされたものではなく、ベタ膜として全面的に製膜される。
【００３９】
続いて、図６（ａ）に示すように、スパッタリングによって導電膜２０ａ、２１ａ上に導電膜２０ｂ、２１ｂを成膜する。この導電膜２０ｂ、２１ｂも、パターニングされたものではなく、ベタ膜として全面的に製膜される。この後、パッシベーション膜２６と同様に、フォトリソグラフィ法を用いたパターニングにより、図３及び図４に示した形状の導電膜２０ｂ、２１ｂを形成する。
【００４０】
具体的には、導電膜２０ｂ、２１ｂ上にスピンコート法、ディッピング法、スプレーコート法等によってレジスト層を形成し、さらに所定のパターンが形成されたマスクを用いてレジスト層に露光処理及び現像処理を施し、所定形状のレジストパターン（所定の配線パターン以外の領域が開口するパターン）を形成する。その後、このレジストパターンをマスクにして前記膜のエッチングを行って、所定の配線パ剥離液等を用いてレジストパターンを除去することにより、所定形状の導電膜２０ｂ、２１ｂが得られる。
次に、パターニングされた導電膜２０ｂ、２１ｂをマスクとして、エッチング処理を行うことにより、図６（ｂ）に示すように、導電膜２０ａ、２１ａが導電膜２０ｂ、２１ｂと同一形状でパターニングされて二層に積層された導電膜２０、２１が形成される。
【００４１】
続いて、抵抗素子Ｒを形成するために、図６（ｃ）に示すように、導電膜２０、２１（導電膜２０、２１が形成されていない領域ではパッシベーション膜２６）上に、上記と同様の方法によりレジスト層（樹脂材）２２を形成する。
次いで、抵抗素子Ｒの形状、位置に対応した開口を有するマスクを用いてレジスト層に露光処理及び現像処理を施し、図７に示すように、レジスト層２２に開口部２２ａを形成する。そして、このレジスト層２２をマスクとして導電膜２１ｂのみを選択的にエッチングして除去し、導電膜２１ａを露出させる。このときのエッチング液としては、例えば塩化第二鉄や過硫酸アンモニウム等が用いられる。
そして、剥離液等を用いてレジスト層２２を除去することにより、図４に示したように、導電膜２１の中、抵抗値が高い抵抗素子Ｒが形成される。
【００４２】
ここで、抵抗素子Ｒの材質や膜厚、面積は、要求される抵抗値に応じて設定される。
導電膜２０ａ、２１ａを構成するＴｉＷは、厚さ１０００Åの場合、７×１０-2Ω／μｍ2程度であり、導電膜２０ｂ、２１ｂを構成するＡｕは、厚さ３０００Åの場合、２×１０-4Ω／μｍ2程度であり、抵抗素子Ｒに７０Ωの抵抗値が要求される場合には、例えば幅１０μｍ、長さ１００μｍで導電膜２０ｂ、２１ｂを除去して抵抗素子Ｒを形成すればよい。このとき、下層に位置する導電膜２０ａ、２１ａは、上層に位置する導電膜２０ｂ、２１ｂよりも抵抗が大きいため、より大きな抵抗値を容易に得ることができる。
上記の導電膜の厚さ、もしくは抵抗素子Ｒの面積を変更することで、例えば終端抵抗値として一般的に採用される、５０Ωの抵抗素子Ｒは、容易に形成することができる。
【００４３】
この後、図４（ｂ）に二点鎖線で示すように、抵抗素子Ｒをソルダーレジスト等の樹脂材（封止材）で覆うことにより封止膜２３を形成する。これにより、抵抗素子Ｒの耐湿性等が向上する。この保護膜２３は、少なくとも抵抗素子Ｒを覆うように形成することが好ましく、例えばフォトリソグラフィ法や液滴吐出方式、印刷法、ディスペンス法等を用いることにより形成できる。
【００４４】
以上説明したように、本実施の形態では、導電膜２１の配線諸元（線幅、厚さ）の中、一部の厚さを他の部分と異ならせることで、具体的には導電膜２１の一部を導電膜２１ａのみにより薄く形成することで抵抗素子Ｒを形成しているので、新たに抵抗部材等を実装する必要がなく、容易に抵抗部を形成することができる。
また、本実施形態では、電極パッド２４を介して半導体素子の近傍に抵抗素子Ｒを形成できるので、半導体素子から抵抗素子Ｒへの電気的な経路を最短にすることができ、余計な配線を極小とすることが可能になる。そのため、配線による寄生容量、スタブ等を最小に抑えることが可能になり、特に高周波領域での電気特性（ロス、ノイズ輻射）を向上させることができる。
【００４５】
また、本実施形態では、抵抗素子Ｒを形成する材料及び、抵抗素子Ｒの面積に応じた抵抗値を設定できるため、所望の抵抗値を高精度で確保することが可能となり、半導体装置（電子基板）１２１としての信頼性を向上させることができる。
特に、本実施形態では、スパッタリング、メッキ、フォトリソ法等、膜組成及び厚さ精度、寸法精度に優れた方法により導電膜２０、２１を形成しているため、抵抗素子Ｒの抵抗値をより高精度に制御・管理することが可能である。
【００４６】
また、本実施形態では、二層構造の導電膜２１のうちの導電膜２１ｂを除去することにより抵抗素子Ｒを形成するため、上層に位置する導電膜２１ｂの材料に応じたエッチング液を適宜選択することにより、容易に抵抗素子Ｒを形成することができる。
特に、本実施形態では、下層に位置する導電膜２１ａが上層の導電膜２１ｂよりも大きな抵抗を有しているので、より大きな抵抗値を容易に得ることが可能である。
つまり、本実施形態では、抵抗としての必要値に応じて膜の種類や、積層構造の導電膜の中、どの層の導電膜を用いるかを選択することで、抵抗のレンジ、耐許容電流値の設計選択度を向上させることができる。
なお、三層以上の構造も同様である。
【００４７】
（第２実施形態）
続いて、第２実施形態に係る電子基板について説明する。
第２実施形態では、本発明を電子基板としてのＷ−ＣＳＰ（Wafer Level Chip Size Package）パッケージ体に適用する場合について図８及び図９を参照して説明する。
これらの図において、図１乃至図７に示す第１実施形態の構成要素と同一の要素については同一符号を付し、その説明を省略する。
【００４８】
本実施形態では、図８に示すパッケージ体（電子基板）ＣＳＰに対してハンダボールを形成する工程を用いて、抵抗素子を形成する。
このパッケージ体ＣＳＰにおいては、導電膜２０ａ、２０ｂの二層構造を有する導電膜２０は、電極パッド２４に接続された一端側においてパッシベーション膜２６上に配線され、他端側においてパッシベーション膜２６上に形成された応力緩和層３３上に配線されている。
【００４９】
応力緩和層３３は、樹脂（合成樹脂）によって形成されている。この応力緩和層３３は、を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等、絶縁性がある材料であれば良い。
【００５０】
続いて、パッケージ体ＣＳＰに対して、ハンダボール及び抵抗素子を形成する手順について説明する。
まず、図８（ａ）に示すように、導電膜２０上（導電膜２０が形成されていない領域ではパッシベーション膜２６または応力緩和層３３上）を含む基板Ｐ上の全面に、スピンコート法、ディッピング法、スプレーコート法等によってソルダーレジスト４２を塗布する（ソルダーレジスト層４２を形成する）。
【００５１】
次に、ハンダボール部及び抵抗素子の形状・位置に対応した開口を有するマスクを用いてレジスト層に露光処理及びエッチング処理を施し、図８（ｂ）に示すように、ソルダーレジスト層４２に導電膜２０（導電膜２０ｂ）が露出するハンダボール用の開口部４２ａ及び抵抗素子用の開口部４２ｂを形成する。この後、図８（ｃ）に示すように、開口部４２ａ内の導電膜２０上にバンプとして、例えば鉛フリーハンダからなるハンダボール４３を搭載する。
【００５２】
そして、図９（ａ）に示すように、ソルダーレジスト層４２をマスクとして導電膜２０ｂのみを選択的にエッチングして除去し、導電膜２０ａを露出させる。このときのエッチング液としては、例えば塩化第二鉄や過硫酸アンモニウム等が用いられる。
これにより、導電膜２０の一部において導電膜２０ａで構成される抵抗素子Ｒが形成される。
この後、図９（ｂ）に示すように、開口部４２ｂを樹脂等の封止材４４で封止することにより、抵抗素子Ｒの耐湿性等を向上させる。
このようにして、抵抗素子Ｒを内蔵するパッケージ体ＣＳＰが完成する。
【００５３】
本実施形態では、上記第１実施形態と同様に、Ｗ−ＣＳＰ等のパッケージ体に対しても、抵抗値を高精度に設定された抵抗素子Ｒを容易に内蔵させることができる。
【００５４】
なお、上記第２実施形態では、ハンダボール４３を挟んで電極パッド２４の逆側に抵抗素子Ｒを設ける構成としたが、これに限定されるものではなく、例えば図１０に示すように、電極パッド２４からハンダボール４３へ向かう導電膜２０（いわゆる再配置配線）の途中に抵抗素子Ｒを設ける構成としてもよい。
【００５５】
［電子機器］
次に、上述した電気光学装置又は半導体装置を備えた電子機器について説明する。
図１１は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上述した電気光学装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上述した電気光学装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができ、いずれの場合にも抵抗値が高精度に確保されて品質に優れた電子機器を提供することができる。
【００５６】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【００５７】
例えば、上記実施形態では、導電膜２１に抵抗素子Ｒを形成する構成としたが、これに限定されるものではなく、導電膜２０に抵抗素子を形成する構成であってもよい。また、上記実施形態では、隣り合う導電膜２０が導電膜２１で接続される構成としたが、これに限られるものではなく、外部接続端子となる再配置配線の一部に抵抗素子が設けられる構成としてもよい。
【００５８】
さらに、上記実施形態では、導電膜２０が電極パッド２４と逆側の端部で導電膜２１で接続される構成としたが、この他にも、例えば図１２（ａ）に示すように、バンプ電極１０と電極パッド２４との間で導電膜２０が導電膜２１により接続される構成や、図１２（ｂ）に示すように、電極パッド２４側の端部において導電膜２０が導電膜２１により接続される構成であってもよい。
【００５９】
また、上記実施形態では、二層構造の電極膜２１のうちの一層を除去することにより、抵抗素子Ｒを形成する構成としたが、これに限定されるものではなく、一層構造の電極膜や三層以上の電極膜であっても適用可能である。例えば、一層構造の電極膜であれば、例えばエッチング時間を調整することにより、抵抗部の厚さを他の箇所の厚さよりも薄くなるよう調整して所望の抵抗値とすればよい。また三層構造の電極膜としては、例えばスパッタリングによりＴｉｗ−Ｃｕを形成した後に、メッキによりＣｕを積層した構成とすることができ、Ｃｕメッキによる電極膜を除去してスパッタリングによるＴｉｗ−Ｃｕで抵抗素子を形成したり、Ｃｕ（スパッタリング）−Ｃｕ（メッキ）の電極膜を除去して、Ｔｉｗの電極膜のみで抵抗素子を形成することも可能である。
【００６０】
さらに、二層構造の電極膜であっても、上層の導電膜２１ｂを厚さ方向に一部残し、残った導電膜２１ｂ及び下層の導電膜２１ａにより抵抗素子を形成してもよく、さらに導電膜２１ｂを除去した後に、導電膜２１ａに対してもエッチング処理を施し、より薄い導電膜２１ａにより、より高い抵抗値を有する抵抗素子を形成する構成としてもよい。いずれの場合でも、所望の抵抗値に応じて導電膜を部分的に除去することにより、当該抵抗値を有する抵抗素子を容易に形成することが可能である。
【００６１】
さらに、抵抗素子を形成する方法としては、厚さ方向を除去する場合に限定されるものではなく、導電膜（配線パターン）の一部の幅を他の部分よりも細くすることでも実現できる。例えば図１３（ａ）に示すように、他の部分よりも細い線幅で九十九折り状に屈曲したミアンダ型の電極膜により形成された抵抗値の大きい抵抗素子や、図１３（ｂ）に示すように、抵抗の大きな縮径部（絞り形状）を有する抵抗素子としてもよい。
【００６２】
また、上記実施形態では、導電膜の厚さや幅で抵抗素子における抵抗値を調整するものとして説明したが、例えば図１４に示すように、導電膜２１の一部に導電膜２１ａを露出させて形成した抵抗素子Ｒに対して、レーザ等を用いてトリミングして導電膜２１ａの一部を切り欠いた（除去した）切欠部Ｒａを設ける構成としてもよい。
この場合、切欠部Ｒａの大きさ（すなわち導電膜２１ａがつながっている大きさ）を調整することにより、抵抗値を微調整することもでき、高精度の抵抗素子をより容易に形成することが可能である。特に、上記実施形態では、半導体装置１２１の表面近傍に抵抗素子Ｒが配置されるため、容易に抵抗値の微調整が可能である。
【００６３】
また、上記実施形態で示した導電膜（抵抗素子）の材料は一例であり、その他にも例えば、Ａｇ、Ｎｉ、Ｐｄ、Ａｌ、Ｃｒ、Ｔｉ、Ｗ、ＮｉＶ等、または鉛フリーはんだ等の導電性材料等を用いることができる。この場合でも、複数の材料を用いて積層構造の導電膜を形成する際には、下層に位置する導電膜が上層に位置する導電膜よりも抵抗値が大きくなるように材料を選択することが好ましい。
材料の選択と組み合わせによっては、単なる得たい抵抗値を得られるばかりではなく、例えば、各材料が持つ抵抗−温度特性に着目し、それらを適宜組み合わせることで、得たい抵抗−温度特性を得ることもできる。
また、上述した導電膜２０、２１も本実施形態ではスパッタリングやメッキ法を用いて形成されているが、インクジェット法を用いてもよい。
【００６４】
また、上記実施形態では、電子基板が半導体素子を有してなる半導体装置の例を用いたが、本発明に係る電子基板としては、必ずしも半導体素子が設けられている必要はなく、例えば半導体チップ等の外部デバイスの搭載領域（能動領域）に外部デバイスが搭載されていない非搭載状態のシリコン基板や、ガラス基板、セラミクス基板、有機基板、フィルム基板も含まれる。この場合、本発明に係る電子基板が、例えば半導体素子を有する回路基板等に、バンプ電極１０を介して接続された構成であってもよいし、それらの基板に他の電子回路が組み込まれていても良い。それらは、液晶パネル、プラズマディスプレイ、水晶発振器等の電子デバイスであっても良い。
また、これらの実施形態では、形成された抵抗素子は、配線の一部を用いて形成されていれば良いので、必ずしも電子基板の電極に接続されていなくともよく、電極同士の接続のみに寄与し、外部電極や外部端子と接続されていなくとも良い。
また、電子機器においても、上記実施形態では、電気光学装置を備えた携帯電話を例示したが、必ずしも電気光学装置を備える必要はなく、電気光学装置を備えずに、上述した電子基板を備える電子機器も本発明に含まれる。
【００６５】
さらに、本発明は、多層膜配線を用いた電子機器全般に適用可能である。例えば、温度変動に対する抵抗値の変動特性が逆の関係である導電膜を積層した配線パターンにも適用できる。例えば、図１５に示すように、温度上昇に伴って抵抗値が増加する特性を有する材料（例えばＲｕＯ2）で形成された導電膜と、温度上昇に伴って抵抗値が減少する特性を有する材料（例えばＴａ2Ｎ）で形成された導電膜とを積層することにより、温度ドリフトをキャンセルできる配線パターンに対しても適用可能である。
【符号の説明】
【００６６】
ＣＳＰ…パッケージ体（電子基板）、Ｐ…基板、Ｒ…抵抗素子、１０…バンプ電極（接続端子）、２０，２１…導電膜（配線パターン）、２０ａ，２１ａ…導電膜（第１配線パターン）、２０ｂ，２１ｂ…導電膜（第２配線パターン）、２２…レジスト層（マスク、樹脂材）、２３…保護膜、２４…電極パッド（電極部）、３３…応力緩和層、４４…封止材、１００…液晶表示装置（電気光学装置）、１２１…半導体装置（電子基板）、１３００…携帯電話（電子機器）。
【特許請求の範囲】
【請求項１】
基板上に配線パターンが設けられた電子基板であって、
前記配線パターンの一部の配線諸元を、他の部分と異ならせて設けられた抵抗素子を有することを特徴とする電子基板。
【請求項２】
請求項１記載の電子基板において、
前記配線パターンは電極部と接続されることを特徴とする電子基板。
【請求項３】
請求項２記載の電子基板において、
前記配線パターンは、少なくとも一部が接続端子を形成していることを特徴とする電子基板。
【請求項４】
請求項３記載の電子基板において、
前記接続端子は、樹脂材をコアとして少なくとも頂部が前記配線パターンで覆われたバンプ電極で形成されることを特徴とする電子基板。
【請求項５】
請求項１記載の電子基板において、
前記配線パターンは電極部と接続され、少なくとも一部が外部端子に接続されていることを特徴とする電子基板。
【請求項６】
請求項１から５のいずれかに記載の電子基板において、
前記抵抗素子は、前記配線パターンの一部の幅が前記他の部分の幅と異なることを特徴とする電子基板。
【請求項７】
請求項１から５のいずれかに記載の電子基板において、
前記抵抗素子は、前記配線パターンの一部の厚さが前記他の部分の厚さと異なることを特徴とする電子基板。
【請求項８】
請求項７記載の電子基板において、
前記配線パターンは少なくとも２層で形成され、
前記抵抗素子は、前記配線パターンよりは少ない層数で形成されていることを特徴とする電子基板。
【請求項９】
請求項８記載の電子基板において、
前記配線パターンは、第１配線パターンと、前記第１配線パターンとは異なる材料で形成され前記第１配線パターン上に積層された第２配線パターンとを有し、
前記抵抗素子は、前記第２配線パターンの一部が除去された領域に形成されることを特徴とする電子基板。
【請求項１０】
請求項９記載の電子基板において、
前記第１配線パターンは、前記第２配線パターンよりも抵抗値が大きい材料で形成されることを特徴とする電子基板。
【請求項１１】
請求項１から１０のいずれかに記載の電子基板において、
前記抵抗素子は、応力緩和層上に形成されることを特徴とする電子基板。
【請求項１２】
請求項１から１１のいずれかに記載の電子基板において、
前記抵抗素子が封止材で封止されることを特徴とする電子基板。
【請求項１３】
請求項１から１２のいずれかに記載の電子基板において、
前記基板が半導体素子を有することを特徴とする電子基板。
【請求項１４】
請求項１から１２のいずれかに記載の電子基板において、
前記基板は、半導体素子が非搭載状態であることを特徴とする電子基板。
【請求項１５】
請求項１から１４のいずれかに記載の電子基板が実装されることを特徴とする電気光学装置。
【請求項１６】
請求項１から１４のいずれかに記載の電子基板、または請求項１５記載の電気光学装置を備えることを特徴とする電子機器。
【請求項１７】
基板上に配線パターンが設けられた電子基板の製造方法であって、
前記配線パターンの一部の配線諸元を、他の部分と異ならせて抵抗素子を形成する工程を有することを特徴とする電子基板の製造方法。
【請求項１８】
請求項１７記載の電子基板の製造方法において、
前記配線パターンを電極部と接続させることを特徴とする電子基板の製造方法。
【請求項１９】
請求項１８記載の電子基板の製造方法において、
前記配線パターンは、少なくとも一部が接続端子を形成していることを特徴とする電子基板の製造方法。
【請求項２０】
請求項１７記載の電子基板の製造方法において、
前記配線パターンは電極部と接続され、少なくとも一部が外部端子に接続されていることを特徴とする電子基板の製造方法。
【請求項２１】
請求項１７から２０のいずれかに記載の電子基板の製造方法において、
前記配線パターンの一部を除去して前記抵抗素子を形成する工程を有することを特徴とする電子基板の製造方法。
【請求項２２】
請求項２１記載の電子基板の製造方法において、
前記配線パターンは、第１配線パターンと、前記第１配線パターンとは異なる材料で形成され前記第１配線パターン上に積層された第２配線パターンとを有し、
前記第２配線パターンの一部を除去して前記抵抗素子を形成することを特徴とする電子基板の製造方法。
【請求項２３】
請求項２２記載の電子基板の製造方法において、
前記第１配線パターンは、前記第２配線パターンよりも抵抗値が大きい材料で形成されることを特徴とする電子基板の製造方法。
【請求項２４】
請求項２１から２３のいずれかに記載の電子基板の製造法において、
前記配線パターン上に保護膜を成膜する工程と、
前記配線パターンの一部に形成される接続端子及び前記抵抗素子を形成する領域の前記保護膜を剥離して開口部を形成する工程と、
前記開口部を介して前記配線パターンの一部を除去する工程とを備えることを特徴とする電子基板の製造方法。
【請求項２５】
請求項１７から２４のいずれかに記載の電子基板の製造法において、
前記抵抗素子を封止材で封止する工程を有することを特徴とする電子基板の製造方法。
【請求項１】
基板上に配線パターンが設けられた電子基板であって、
前記配線パターンの一部の配線諸元を、他の部分と異ならせて設けられた抵抗素子を有することを特徴とする電子基板。
【請求項２】
請求項１記載の電子基板において、
前記配線パターンは電極部と接続されることを特徴とする電子基板。
【請求項３】
請求項２記載の電子基板において、
前記配線パターンは、少なくとも一部が接続端子を形成していることを特徴とする電子基板。
【請求項４】
請求項３記載の電子基板において、
前記接続端子は、樹脂材をコアとして少なくとも頂部が前記配線パターンで覆われたバンプ電極で形成されることを特徴とする電子基板。
【請求項５】
請求項１記載の電子基板において、
前記配線パターンは電極部と接続され、少なくとも一部が外部端子に接続されていることを特徴とする電子基板。
【請求項６】
請求項１から５のいずれかに記載の電子基板において、
前記抵抗素子は、前記配線パターンの一部の幅が前記他の部分の幅と異なることを特徴とする電子基板。
【請求項７】
請求項１から５のいずれかに記載の電子基板において、
前記抵抗素子は、前記配線パターンの一部の厚さが前記他の部分の厚さと異なることを特徴とする電子基板。
【請求項８】
請求項７記載の電子基板において、
前記配線パターンは少なくとも２層で形成され、
前記抵抗素子は、前記配線パターンよりは少ない層数で形成されていることを特徴とする電子基板。
【請求項９】
請求項８記載の電子基板において、
前記配線パターンは、第１配線パターンと、前記第１配線パターンとは異なる材料で形成され前記第１配線パターン上に積層された第２配線パターンとを有し、
前記抵抗素子は、前記第２配線パターンの一部が除去された領域に形成されることを特徴とする電子基板。
【請求項１０】
請求項９記載の電子基板において、
前記第１配線パターンは、前記第２配線パターンよりも抵抗値が大きい材料で形成されることを特徴とする電子基板。
【請求項１１】
請求項１から１０のいずれかに記載の電子基板において、
前記抵抗素子は、応力緩和層上に形成されることを特徴とする電子基板。
【請求項１２】
請求項１から１１のいずれかに記載の電子基板において、
前記抵抗素子が封止材で封止されることを特徴とする電子基板。
【請求項１３】
請求項１から１２のいずれかに記載の電子基板において、
前記基板が半導体素子を有することを特徴とする電子基板。
【請求項１４】
請求項１から１２のいずれかに記載の電子基板において、
前記基板は、半導体素子が非搭載状態であることを特徴とする電子基板。
【請求項１５】
請求項１から１４のいずれかに記載の電子基板が実装されることを特徴とする電気光学装置。
【請求項１６】
請求項１から１４のいずれかに記載の電子基板、または請求項１５記載の電気光学装置を備えることを特徴とする電子機器。
【請求項１７】
基板上に配線パターンが設けられた電子基板の製造方法であって、
前記配線パターンの一部の配線諸元を、他の部分と異ならせて抵抗素子を形成する工程を有することを特徴とする電子基板の製造方法。
【請求項１８】
請求項１７記載の電子基板の製造方法において、
前記配線パターンを電極部と接続させることを特徴とする電子基板の製造方法。
【請求項１９】
請求項１８記載の電子基板の製造方法において、
前記配線パターンは、少なくとも一部が接続端子を形成していることを特徴とする電子基板の製造方法。
【請求項２０】
請求項１７記載の電子基板の製造方法において、
前記配線パターンは電極部と接続され、少なくとも一部が外部端子に接続されていることを特徴とする電子基板の製造方法。
【請求項２１】
請求項１７から２０のいずれかに記載の電子基板の製造方法において、
前記配線パターンの一部を除去して前記抵抗素子を形成する工程を有することを特徴とする電子基板の製造方法。
【請求項２２】
請求項２１記載の電子基板の製造方法において、
前記配線パターンは、第１配線パターンと、前記第１配線パターンとは異なる材料で形成され前記第１配線パターン上に積層された第２配線パターンとを有し、
前記第２配線パターンの一部を除去して前記抵抗素子を形成することを特徴とする電子基板の製造方法。
【請求項２３】
請求項２２記載の電子基板の製造方法において、
前記第１配線パターンは、前記第２配線パターンよりも抵抗値が大きい材料で形成されることを特徴とする電子基板の製造方法。
【請求項２４】
請求項２１から２３のいずれかに記載の電子基板の製造法において、
前記配線パターン上に保護膜を成膜する工程と、
前記配線パターンの一部に形成される接続端子及び前記抵抗素子を形成する領域の前記保護膜を剥離して開口部を形成する工程と、
前記開口部を介して前記配線パターンの一部を除去する工程とを備えることを特徴とする電子基板の製造方法。
【請求項２５】
請求項１７から２４のいずれかに記載の電子基板の製造法において、
前記抵抗素子を封止材で封止する工程を有することを特徴とする電子基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−２７８１２０（Ｐ２００９−２７８１２０Ａ）
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願番号】特願２００９−１６２５０６（Ｐ２００９−１６２５０６）
【出願日】平成２１年７月９日（２００９．７．９）
【分割の表示】特願２００５−２０５４６４（Ｐ２００５−２０５４６４）の分割
【原出願日】平成１７年７月１４日（２００５．７．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願日】平成２１年７月９日（２００９．７．９）
【分割の表示】特願２００５−２０５４６４（Ｐ２００５−２０５４６４）の分割
【原出願日】平成１７年７月１４日（２００５．７．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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