半導体装置の製造方法
【課題】カップリング比の低下を抑制しつつ、スタックゲートの側壁をエッチングすることのできる半導体装置の製造方法を提供する。
【解決手段】基板ＳＢ上に、多結晶状態の第１シリコン層Ｓ１ｐと、絶縁層ＩＬと、アモルファス状態の第２シリコン層Ｓ２ａとを有する積層膜が形成される。この積層膜がパターニングされて、第１シリコン層Ｓ１ｐを有するフローティングゲートＦＧと、絶縁層ＩＬを有するゲート間絶縁膜ＧＩと、第２シリコン層Ｓ２ａを有するコントロールゲートＣＧとを含む積層体ＬＢが形成される。多結晶シリコンのエッチング速度がアモルファスシリコンのエッチング速度よりも速いエッチング条件で積層体ＬＢの側壁がエッチングされる。
【解決手段】基板ＳＢ上に、多結晶状態の第１シリコン層Ｓ１ｐと、絶縁層ＩＬと、アモルファス状態の第２シリコン層Ｓ２ａとを有する積層膜が形成される。この積層膜がパターニングされて、第１シリコン層Ｓ１ｐを有するフローティングゲートＦＧと、絶縁層ＩＬを有するゲート間絶縁膜ＧＩと、第２シリコン層Ｓ２ａを有するコントロールゲートＣＧとを含む積層体ＬＢが形成される。多結晶シリコンのエッチング速度がアモルファスシリコンのエッチング速度よりも速いエッチング条件で積層体ＬＢの側壁がエッチングされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にフローティングゲートとコントロールゲートとを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置には、コントロールゲートおよびフローティングゲートを有するスタックゲート(Stacked Gate)を備えた不揮発性メモリがある。フローティングゲートは半導体基板上にトンネル酸化膜を介して設けられ、このフローティングゲート上に絶縁膜を介してコントロールゲートが設けられている。コントロールゲートは、たとえばＷＳｉ（タングステンシリサイド）層とポリシリコン（多結晶状態のシリコン）層とを有し、フローティングゲートは、たとえばポリシリコン層を有する。
【０００３】
スタックゲート構造の形成方法として、ドライエッチングとウェットエッチングとを組み合わせた方法が提案されている（たとえば、特許文献１参照）。この方法によれば、まずドライエッチングによりスタックゲート構造のおおよそのパターニングが行なわれる。その後、ウェットエッチングにより、互いに隣り合うフローティングゲートの間に残存したポリシリコンが除去され、フローティングゲート間の短絡が防止される。
【特許文献１】特開２００２−９０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記ウェットエッチングにおいては、互いに隣り合うフローティングゲートの間に残存したポリシリコンが除去されるだけでなく、スタックゲートの側壁もエッチングされる。このため、スタックゲートにおけるコントロールゲート部分の幅寸法が小さくなり、カップリング比Ｋが低下するという問題があった。
【０００５】
ここで、カップリング比Ｋとは、Ｋ＝Ｃ2／（Ｃ1＋Ｃ2）である。Ｃ1は半導体基板とフローティングゲートとの間の静電容量であり、Ｃ2はフローティングゲートとコントロールゲートとの間の静電容量である。コントロールゲートの電圧がＶCGの場合、フローティングゲートの電圧はＶFG=Ｋ・ＶCGとなる。よって、カップリング比が低下すると、フローティングゲート電圧ＶFGが低下する。この結果、コントロールゲートにより高い電圧を印加する必要が生じてしまう。
【０００６】
本発明は、上記の課題を解決するためになされたものであり、スタックゲートの側壁がエッチングされる際にカップリング比Ｋの低下を抑えることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態によれば、半導体装置の製造方法であって、以下の工程を備えているものが提供される。
【０００８】
まず、基板上に設けられた多結晶状態の第１シリコン層と、この第１シリコン層上に設けられた絶縁層と、この絶縁層上に設けられたアモルファス状態の第２シリコン層とを有する積層膜が形成される。この積層膜をパターニングして、第１シリコン層を有するフローティングゲートと、絶縁層を有するゲート間絶縁膜と、第２シリコン層を有するコントロールゲートとを含む積層体が形成される。多結晶シリコンのエッチング速度がアモルファスシリコンのエッチング速度よりも速いエッチング条件でこの積層体の側壁がエッチングされる。
【０００９】
本発明の他の実施の形態によれば、半導体装置の製造方法であって、以下の工程を備えているものが提供される。
【００１０】
まず、基板上に設けられ、ドナーまたはアクセプターである不純物元素を含有する第１シリコン層と、この第１シリコン層上に設けられた絶縁層と、この絶縁層上に設けられ、第１シリコン層よりも不純物元素の含有濃度が高い第２シリコン層とを有する積層膜が形成される。この積層膜がパターニングされて、第１シリコン層を有するフローティングゲートと、絶縁層を有するゲート間絶縁膜と、第２シリコン層を有するコントロールゲートとを含む積層体が形成される。この積層体の側壁において、第１シリコン層の露出表面の酸化により第１シリコン酸化膜が形成され、かつ第２シリコン層の露出表面の酸化により第１シリコン酸化膜よりも厚い第２シリコン酸化膜が形成される。側壁において、第２シリコン層がシリコン酸化膜により被覆されており、かつ第１シリコン層が露出されるように側壁をエッチングする酸化シリコンエッチング工程が行なわれる。この酸化シリコンエッチング工程後に、シリコンのエッチング速度が酸化シリコンのエッチング速度よりも速いエッチング条件で側壁がエッチングされる。
【発明の効果】
【００１１】
本発明の一実施の形態によれば、多結晶状態の第１シリコン層を有するフローティングゲートと、アモルファス状態の第２シリコン層を有するコントロールゲートとを含む積層体の側壁がエッチングされる。このエッチングは、多結晶シリコンのエッチング速度がアモルファスシリコンのエッチング速度よりも速くなる条件で行なわれる。このため、積層体の側壁において、コントロールゲートの第２シリコン層部分よりもフローティングゲートの第１シリコン層部分を選択的にエッチングすることができる。これにより、カップリング比の低下を抑制することができる。
【００１２】
本発明の他の実施の形態によれば、ドナーまたはアクセプターである不純物元素を含有している第１シリコン層を有するフローティングゲートと、第１シリコン層よりも高い濃度で不純物元素を含有している第２シリコン層を有するコントロールゲートとを含む積層体の側壁が酸化される。このため、積層体の側壁において、第２シリコン層の部分に、より厚くシリコン酸化膜が形成される。このようにシリコン酸化膜の厚み差が生じるため、積層体の側壁において、第２シリコン層がシリコン酸化膜により被覆されており、かつ第１シリコン層が露出されるように側壁をエッチングすることができる。この後に、シリコンのエッチング速度が酸化シリコンのエッチング速度よりも速いエッチング条件で側壁がエッチングされることにより、積層体の側壁において、コントロールゲートの部分よりもフローティングゲートの部分を選択的にエッチングすることができる。よって、カップリング比の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、半導体装置としてＮＡＮＤ型フラッシュメモリを例に挙げ、図に基づいて説明する。なお、本発明は、ＮＡＮＤ型に限らず、ＡＮＤ型、ＯＲ型、ＮＯＲ型、ＤＩＮＯＲ型などの他の型の半導体装置に適用できることは言うまでもない。
【００１４】
（実施の形態１）
図１は、実施の形態１における半導体装置の模式的回路構成を示す図である。図１を参照して、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ内においては、複数のメモリセルＭＣが行列状に配置されている。行方向（図中横方向）に並んだメモリセルＭＣの各々のコントロールゲートは、行方向に延びるワード線ＷＬに接続されている。列方向（図中縦方向）に並んだ複数のメモリセルＭＣは直列に接続されている。
【００１５】
直列に接続されたメモリセルＭＣ群の一方の端部にはビット線側選択トランジスタＳＧ１が、他方側にはソース線側選択トランジスタＳＧ２がそれぞれ接続されている。ビット線側選択トランジスタＳＧ１のソースはデータ線であるビット線ＢＬに接続されており、ソース線側選択トランジスタＳＧ２のソースは共通ソース線ＣＳに接続されている。
【００１６】
行方向に並んだビット線側選択トランジスタＳＧ１の各々のゲートは、行方向に延びるビット線側選択ゲート線ＢＳＧに接続されている。行方向に並んだソース線側選択トランジスタＳＧ２の各々のゲートは、行方向に延びるソース線側選択ゲート線ＳＳＧに接続されている。
【００１７】
図２は本発明の実施の形態１における半導体装置のメモリセルアレイ内の平面レイアウトを示す概略平面図である。また図３は図２のＩＩＩ−ＩＩＩ線に沿う概略断面図であり、図４は図２のＩＶ−ＩＶ線に沿う概略断面図である。
【００１８】
主に図２を参照して、ｐ型のシリコン基板ＳＢの表面に複数のメモリセルＭＣが行列状に配置形成されている。各メモリセルＭＣのコントロールゲートＣＧと一体化したワード線ＷＬ（図１）が行方向（図２の縦方向）に延在している。また各メモリセルＭＣのソース／ドレイン領域２が形成される活性領域は列方向（図２の横方向）に延在している。
【００１９】
主に図４を参照して、シリコン基板ＳＢの表面には、溝１ａが形成されており、その溝１ａ内が埋め込み絶縁層３により充填されている。この溝１ａと埋め込み絶縁層３とによりＳＴＩ（Shallow Trench Isolation）が構成されている。このＳＴＩによりシリコン基板ＳＢの活性領域が取り囲まれている。
【００２０】
主に図３を参照して、複数のメモリセルＭＣの各々は、１対のｎ型のソース／ドレイン領域２と、ゲート絶縁層４と、フローティングゲートＦＧと、ゲート間絶縁膜ＧＩと、コントロールゲートＣＧとを有している。１対のソース／ドレイン領域２は、活性領域の表面に互いに距離をおいて形成されている。フローティングゲートＦＧは、１対のソース／ドレイン領域２に挟まれた領域上にゲート絶縁層４を介して位置している。コントロールゲートＣＧは、フローティングゲートＦＧ上にゲート間絶縁膜ＧＩを介して形成されている。コントロールゲートＣＧ上には無機膜６が形成されている。
【００２１】
フローティングゲートＦＧは、多結晶状態のシリコンかならなる膜厚２０ｎｍの第１シリコン層Ｓ１ｐにより形成されている。このシリコンは、ドナーまたはアクセプタ―である不純物元素を含有している。
【００２２】
コントロールゲートＣＧは多層構造を有している。多層構造の下層側は、ドナーまたはアクセプタ―である不純物元素を含有する多結晶状態の第２シリコン層Ｓ２ｐであり、上層側はタングステンシリサイド層５である。
【００２３】
ゲート間絶縁膜ＧＩは、膜厚１０ｎｍの酸窒化膜（ＯＮＯ(Oxide-Nitride-Oxide)膜）などの絶縁層ＩＬにより形成されている。
【００２４】
なお、フローティングゲートＦＧおよびコントロールゲートＣＧの最表面には、図３において図示されていない薄い酸化膜が形成されている。
【００２５】
次に、本実施の形態の半導体装置の製造方法について説明する。
図５〜図１８は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。図５（ａ）〜図１８（ａ）は図３の破線部に対応する断面を示しており、図５（ｂ）〜図１８（ｂ）は図２のＩＶ−ＩＶ線に対応する断面を示している。
【００２６】
図５（ａ）、（ｂ）を参照して、ｐ型のシリコン基板ＳＢの表面に選択的に溝１ａが形成された後、その溝１ａ内を埋め込むように埋め込み絶縁層３が形成される。この溝１ａと埋め込み絶縁層３とにより、活性領域を分離するためのＳＴＩが形成される。
【００２７】
図６（ａ）、（ｂ）を参照して、シリコン基板ＳＢの活性領域の表面に、ゲート絶縁層４としてたとえばシリコン酸化膜が熱酸化法により形成される。
【００２８】
図７（ａ）、（ｂ）を参照して、ゲート絶縁層４上に、燐（Ｐ）を２×１０20ａｔｏｍｓ／ｃｍ3の濃度で含有するアモルファス状態の第１シリコン層Ｓ１ａが２０ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５２０℃に加熱される。
【００２９】
主に図８（ａ）、（ｂ）を参照して、このアモルファス状態の第１シリコン層Ｓ１ａが、写真製版技術により形成されたフォトレジストのパターン（図示せず）をマスクとして選択的にエッチング除去される。これにより、アモルファス状態の第１シリコン層Ｓ１ａがパターニングされ、フローティングゲートＦＧの行方向（図４の横方向）の長さが規定される。この後、フォトレジストのパターン（図示せず）が除去される。
【００３０】
主に図９（ａ）、（ｂ）を参照して、シリコン基板ＳＢが１０００℃に加熱される熱処理工程が行なわれる。これにより、アモルファス状態の第１シリコン層Ｓ１ａ（図８）が結晶化され、多結晶状態の第１シリコン層Ｓ１ｐに変化する。また、この熱処理工程の際、すなわちシリコン基板ＳＢが１０００℃に加熱されている間に、絶縁層ＩＬとして酸窒化膜が１０ｎｍの膜厚で堆積される。
【００３１】
図１０（ａ）、（ｂ）を参照して、絶縁層ＩＬ上に、燐（Ｐ）を２×１０20ａｔｏｍｓ／ｃｍ3の濃度で含有するアモルファス状態の第２シリコン層Ｓ２ａが１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５２０℃に加熱される。
【００３２】
図１１（ａ）、（ｂ）を参照して、アモルファス状態の第２シリコン層Ｓ２ａ上に、タングステンシリサイド層５が１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５５０℃に加熱される。これにより、基板ＳＢ上に、多結晶状態の第１シリコン層Ｓ１ｐと、絶縁層ＩＬと、アモルファス状態の第２シリコン層Ｓ２ａと、タングステンシリサイド層５とを有する積層膜ＳＦが形成される。続いて、積層膜ＳＦ上に、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)酸化膜などの無機膜６が１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは６８０℃に加熱される。
【００３３】
図１２（ａ）、（ｂ）を参照して、無機膜６上に写真製版技術によりパターニングされたフォトレジスト７が形成される。続いて、このフォトレジスト７をマスクとして異方性ドライエッチングが行なわれ、無機膜６のパターニングが行なわれる。なお、エッチング後に残存したフォトレジスト７はアッシングにより除去される。
【００３４】
図１３（ａ）、（ｂ）を参照して、上記パターニングにより無機膜６のパターンが形成される。続いて、この無機膜６をマスクとして積層膜ＳＦの異方性ドライエッチングが行なわれる。
【００３５】
図１４（ａ）、（ｂ）を参照して、このドライエッチングにより、タングステンシリサイド層５、アモルファス状態の第２シリコン層Ｓ２ａ、絶縁層ＩＬおよび多結晶状態の第１シリコン層Ｓ１ｐのパターニングが連続的に行なわれる。このパターニングにより、タングステンシリサイド層５およびアモルファス状態の第２シリコン層Ｓ２ａを有するコントロールゲートＣＧが形成される。また、絶縁層ＩＬからゲート間絶縁膜ＧＩが形成される。また、第１シリコン層Ｓ１ｐからフローティングゲートＦＧが形成される。この結果、フローティングゲートＦＧと、ゲート間絶縁膜ＧＩと、コントロールゲートＣＧとを含む積層体ＬＢが形成される。
【００３６】
なお、このドライエッチング直後の段階では、互いに隣り合うフローティングゲートＦＧ間において、第１シリコン層Ｓ１ｐが完全にエッチングされなかったことにより残存している残存シリコンＲＳがあってもよい。
【００３７】
続いて、アッシングが行なわれる。積層体ＬＢの側壁は、アッシングにより形成された酸化物や、上記のドライエッチングの際に付着したポリマーなどからなる側壁付着物８が形成された状態となる。この側壁付着物８が、濃度０．３重量％のフッ化水素酸による３０秒間の洗浄処理により除去される。
【００３８】
図１５（ａ）、（ｂ）を参照して、上記の処理により積層体ＬＢの側壁において、第１シリコン層Ｓ１ｐと、第２シリコン層Ｓ２ａとが露出される。
【００３９】
主に図１６（ａ）、（ｂ）を参照して、積層体ＬＢの側壁をウェットエッチングする側壁エッチング工程が行なわれる。エッチング条件としては、多結晶シリコンのエッチング速度がアモルファスシリコンのエッチング速度よりも速くなる条件が選択される。このため、アモルファスシリコンに対するエッチングの進行（図中矢印Ｅａ）よりも、多結晶シリコンに対するエッチングの進行（図中矢印Ｅｐ）の方がより進行する。
【００４０】
このウェットエッチングの結果、多結晶状態の第１シリコン層Ｓ１ｐの幅方向（図中横方向）の寸法が、アモルファス状態の第２シリコン層Ｓ２ａの幅方向（図中横方向）の寸法よりも小さくなる。また、残存シリコンＲＳ（図１５）が除去される。
【００４１】
エッチング液としては、アンモニア水と、過酸化水素水と、純水との混合薬液（ＡＰＭ(Ammonia-Hydrogen Peroxide-Water Mixture)）を用いることができる。アンモニア水と、過酸化水素水との混合比は、アンモニアによるエッチング作用が過酸化水素による酸化作用よりも強くなる状態（アンモニアリッチ）となるようにされる。たとえば、濃度２９重量％のアンモニア水と、濃度３０重量％の過酸化水素水と、純水とを、５：２：５００で混合したエッチング液を用いて、７０℃で１０分間エッチングを行なうことができる。
【００４２】
図１７（ａ）、（ｂ）を参照して、イオン注入法等により、各フローティングゲートＦＧを挟むようにソース／ドレイン領域２が形成される。
【００４３】
主に図１８（ａ）、（ｂ）を参照して、たとえば１０００℃のＩＳＳＧ(In Situ Steam Generation)により、フローティングゲートＦＧおよびコントロールゲートＣＧの側壁に酸化膜９が形成される。この際に、アモルファス状態の第２シリコン層Ｓ２ａ（図１７）は高温のために結晶化され、多結晶状態の第２シリコン層Ｓ２ｐに変化する。これにより、半導体装置（図３および図４）が製造される。
【００４４】
本実施の形態の半導体装置の製造方法によれば、図１５に示すように、多結晶状態の第１シリコン層Ｓ１ｐを有するフローティングゲートＦＧと、アモルファス状態の第２シリコン層Ｓ２ａを有するコントロールゲートＣＧとを有する積層体ＬＢが形成される。このため、図１６に示すように、多結晶状態のシリコンのエッチング（図中矢印Ｅｐ）の速度がアモルファス状態のシリコンのエッチング（図中矢印Ｅａ）の速度よりも速くなるエッチング条件で積層体ＬＢの側壁をエッチングすることにより、選択的なエッチングが可能となる。このエッチングにより、コントロールゲートＣＧの第２シリコン層Ｓ２ａ部分の幅方向（図１６の横方向）寸法の減少を抑制しつつ、フローティングゲートＦＧの第１シリコン層Ｓ１ｐ部分の幅方向（図１６の横方向）寸法を小さくすることができる。このため、カップリング比Ｋの低下を抑制しながら、残存シリコンＲＳ（図１５）を除去することができる。
【００４５】
また、積層体ＬＢの側壁をエッチングすることにより、カップリング比Ｋの低下を抑制しながら、隣り合うフローティングゲートＦＧの間隔を広げることができる。よって、フローティングゲート電圧ＶFGの低下という副作用を伴わずに、隣り合うフローティングゲート同士が干渉し合うことによる不具合を防止することができる。なお、不具合の例としては、メモリの読み出し時におけるしきい値電圧Ｖｔｈのシフトや、フローティングゲートＦＧからの誤った電子の引き抜き（隣接ワードディスターブ）などがある。
【００４６】
また、図７に示すように、フローティングゲートＦＧの少なくとも一部を構成するシリコン層は、まずアモルファス状態の第１シリコン層Ｓ１ａとして堆積される。このため、多結晶状態のシリコンを堆積する場合に比して、堆積工程時のシリコン基板ＳＢの温度を低くすることができる。
【００４７】
また、図９に示すように、熱処理によりアモルファス状態の第１シリコン層Ｓ１ａ（図８）が多結晶状態の第１シリコン層Ｓ１ｐに結晶化される際に、絶縁層ＩＬが形成される。このため、絶縁層ＩＬが高温状態で形成される必要がある場合に、シリコン基板ＳＢの１回の昇温のみで、第１シリコン層Ｓ１ａの熱処理と、絶縁層ＩＬの形成とを行なうことができる。
【００４８】
（実施の形態２）
本実施の形態は実施の形態１と比して製造方法において異なるが、半導体装置の構成（図１〜図４）においては同一である。このため、同一の要素については同一の符号を付し、その説明を省略する。以下に本実施の形態の半導体装置の製造方法について説明する。
【００４９】
図１９および図２０は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。図１９（ａ）および図２０（ａ）は図３の破線部に対応する断面を示しており、図１９（ｂ）および図２０（ｂ）は図２のＩＶ−ＩＶ線に対応する断面を示している。
【００５０】
図１９（ａ）、（ｂ）を参照して、ゲート絶縁層４上に、燐（Ｐ）を２×１０20ａｔｏｍｓ／ｃｍ3の濃度で含有する多結晶状態の第１シリコン層Ｓ１ｐが２０ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは１０００℃に加熱される。
【００５１】
主に図２０（ａ）、（ｂ）を参照して、この多結晶状態の第１シリコン層Ｓ１ｐが、写真製版技術により形成されたフォトレジストのパターン（図示せず）をマスクとして選択的にエッチング除去される。これにより、多結晶状態の第１シリコン層Ｓ１ｐがパターニングされ、フローティングゲートＦＧの行方向（図４の横方向）の長さが規定される。この後、フォトレジストのパターン（図示せず）が除去される。
【００５２】
これ以降の工程は、実施の形態１の半導体装置の製造方法における図９以降の工程と同様に行なわれるため、その説明を省略する。
【００５３】
本実施の形態の半導体装置の製造方法によれば、図１９に示すように、アモルファス状態ではなく多結晶状態で第１シリコン層Ｓ１ｐが堆積される。よって、この後にアモルファス状態を多結晶状態に変化させるための熱処理を行なう必要がない。
【００５４】
（実施の形態３）
本実施の形態の半導体装置の平面レイアウトは、上述した実施の形態１の平面レイアウト（図２）と同様である。このため、同一の要素については同一の符号を付し、その説明を省略する。
【００５５】
図２１および図２２は、本発明の実施の形態３における半導体装置の概略断面図である。なお、図２１および図２２のそれぞれは、図２のＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線の各々に沿う位置に対応している。
【００５６】
図２１および図２２を参照して、フローティングゲートＦＧは、膜厚２０ｎｍの多結晶状態の第１シリコン層ＳＬｐにより形成されている。このシリコンは、ドナーまたはアクセプタ―である不純物元素を含有している。
【００５７】
コントロールゲートＣＧは多層構造を有している。多層構造の下層側は、多結晶状態の第２シリコン層ＳＨｐであり、上層側はタングステンシリサイド層５である。この第２シリコン層ＳＨｐは、上述した不純物元素を第１シリコン層ＳＬｐよりも高い濃度で含有している。
【００５８】
以下に本実施の形態の半導体装置の製造方法について説明する。なお、実施の形態１の半導体装置の製造方法における図６の工程までは本実施の形態の半導体装置の製造方法においても同様に行なわれるため、その説明を省略する。
【００５９】
図２３〜図３５は、本発明の実施の形態３における半導体装置の製造方法を工程順に示す概略断面図である。図２３（ａ）〜図３５（ａ）は図２１の破線部に対応する断面を示しており、図２３（ｂ）〜図３５（ｂ）は図２のＩＶ−ＩＶ線に対応する断面（図２２に対応する断面）を示している。
【００６０】
図２３（ａ）、（ｂ）を参照して、ゲート絶縁層４上に、燐（Ｐ）を２×１０20ａｔｏｍｓ／ｃｍ3の濃度で含有するアモルファス状態の第１シリコン層ＳＬａが２０ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５２０℃に加熱される。
【００６１】
主に図２４（ａ）、（ｂ）を参照して、このアモルファス状態の第１シリコン層ＳＬａが、写真製版技術により形成されたフォトレジストのパターン（図示せず）をマスクとして選択的にエッチング除去される。これにより、アモルファス状態の第１シリコン層ＳＬａがパターニングされ、フローティングゲートＦＧの行方向（図２２の横方向）の長さが規定される。この後、フォトレジストのパターン（図示せず）が除去される。
【００６２】
図２５（ａ）、（ｂ）を参照して、シリコン基板ＳＢが１０００℃に加熱される熱処理工程が行なわれる。これにより、アモルファス状態の第１シリコン層ＳＬａが結晶化され、多結晶状態の第１シリコン層ＳＬｐに変化する。また、この熱処理工程の際、すなわちシリコン基板ＳＢが１０００℃に加熱されている間に、絶縁層ＩＬとして酸窒化膜が１０ｎｍの膜厚で堆積される。
【００６３】
図２６（ａ）、（ｂ）を参照して、絶縁層ＩＬ上に、燐（Ｐ）を４×１０20ａｔｏｍｓ／ｃｍ3の濃度で含有するアモルファス状態の第２シリコン層ＳＨａが１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５２０℃に加熱される。
【００６４】
図２７（ａ）、（ｂ）を参照して、アモルファス状態の第２シリコン層ＳＨａ上に、タングステンシリサイド層５が１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５５０℃に加熱される。これにより、基板ＳＢ上に、ドナーまたはアクセプターである不純物元素を含有する第１シリコン層ＳＬｐと、絶縁層ＩＬと、上記不純物元素を第１シリコン層ＳＬｐよりも高濃度に含有する第２シリコン層ＳＨａと、タングステンシリサイド層５とを有する積層膜ＳＦ３が形成される。
【００６５】
続いて、積層膜ＳＦ３上に、ＴＥＯＳ酸化膜などの無機膜６が１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは６８０℃に加熱される。
【００６６】
図２８（ａ）、（ｂ）を参照して、窒素雰囲気にて、６０秒間、温度１０００℃の熱処理が行なわれる。これにより、ＴＥＯＳ酸化膜などの無機膜６の焼き締めが行なわれる。また、アモルファス状態の第２シリコン層ＳＨａが結晶化され、多結晶状態の第２シリコン層ＳＨｐに変化する。この結果、第１および第２シリコン層ＳＬｐ、ＳＨｐは、共に多結晶状態となる。
【００６７】
図２９（ａ）、（ｂ）を参照して、無機膜６上に写真製版技術によりパターニングされたフォトレジスト７が形成される。続いて、このフォトレジスト７をマスクとして異方性ドライエッチングが行なわれ、無機膜６のパターニングが行なわれる。なお、エッチング後に残存したフォトレジスト７はアッシングにより除去される。
【００６８】
図３０（ａ）、（ｂ）を参照して、上記パターニングにより無機膜６のパターンが形成される。続いて、この無機膜６をマスクとして積層膜ＳＦ３の異方性ドライエッチングが行なわれる。
【００６９】
図３１（ａ）、（ｂ）を参照して、このドライエッチングにより、タングステンシリサイド層５、多結晶状態の第２シリコン層ＳＨｐ、絶縁層ＩＬおよび多結晶状態の第１シリコン層ＳＬｐのパターニングが連続的に行なわれる。このパターニングにより、タングステンシリサイド層５および第２シリコン層ＳＨｐを有するコントロールゲートＣＧが形成される。また、絶縁層ＩＬからゲート間絶縁膜ＧＩが形成される。また、第１シリコン層ＳＬｐからフローティングゲートＦＧが形成される。この結果、フローティングゲートＦＧと、ゲート間絶縁膜ＧＩと、コントロールゲートＣＧとを含む積層体ＬＢが形成される。
【００７０】
なお、このドライエッチング直後の段階では、互いに隣り合うフローティングゲートＦＧ間において、第１シリコン層ＳＬｐが完全にエッチングされなかったことにより残存している残存シリコンＲＳがあってもよい。
【００７１】
続いて、アッシングにより、積層体ＬＢの側壁において、第１および第２シリコン層ＳＬｐ、ＳＨｐの露出表面を酸化する酸化工程が行なわれる。これにより、積層体ＬＢの側壁において、第１シリコン層ＳＬｐの表面に第１シリコン酸化膜ＯＬが形成され、第２シリコン層ＳＨｐの表面に第２シリコン酸化膜ＯＨが形成される。ここで、第２シリコン酸化膜ＯＨの厚み方向（図中横方向）の寸法ＤＨは、第１シリコン酸化膜ＯＬの厚み方向（図中横方向）の寸法ＤＬよりも大きい。これは、シリコンに含有されるドナーまたはアクセプターである不純物元素の濃度が、第２シリコン層ＳＨｐにおいて第１シリコン層ＳＬｐよりも高いためである。
【００７２】
続いて、第２シリコン酸化膜ＯＨの一部と、第１シリコン酸化膜ＯＬとの除去を行なうための酸化シリコンエッチング工程が行なわれる。この工程により、積層体ＬＢの側壁において、シリコン酸化膜が厚み寸法ＤＬ以上かつ厚み寸法ＤＨ未満だけエッチングされる。
【００７３】
エッチング条件としては、たとえば、濃度０．３重量％のフッ化水素酸による１０秒間のウェットエッチングとすることができる。フッ化水素酸以外に、フッ化アンモニウム水溶液を用いることもできる。
【００７４】
図３２（ａ）、（ｂ）を参照して、上記エッチングの結果、積層体ＬＢの側壁において、第２シリコン層ＳＨｐが第２シリコン酸化膜ＯＨにより被覆されており、かつ第１シリコン層ＳＬｐが露出された状態とされる。
【００７５】
続いて、シリコンのエッチング速度が酸化シリコンのエッチング速度よりも速いエッチング条件で積層体ＬＢの側壁をウェットエッチングするシリコンエッチング工程が行なわれる。エッチング液としては、ＯＨ基を有するアルカリを含むものを用いることができる。具体的には、アンモニア、ＴＭＡＨ(Tetra Methyl Ammonium Hydroxide)、水酸化カリウムなどを用いることができる。
【００７６】
また、エッチング時のシリコンの面荒れ（エッチングムラ）を抑制するためには、エッチングング液に酸化剤（シリコンに対して酸化力のある水溶液）が添加される。酸化剤としては、過酸化水素水、オゾン水などを用いることができる。ただし、酸化剤による酸化作用がアルカリによるシリコンのエッチング作用よりも強くならない範囲の添加量とする。
【００７７】
具体的には、濃度２９重量％のアンモニア水と、濃度３０重量％の過酸化水素水と、純水とを、５：２：５００で混合したアンモニアリッチのＡＰＭを用いた、７０℃、１０分間のウェットエッチングにより、シリコンエッチング工程を行なうことができる。
【００７８】
図３３（ａ）、（ｂ）を参照して、このエッチングの結果、第１シリコン層ＳＬｐの幅方向（図中横方向）の寸法が、第２シリコン層ＳＨｐの幅方向（図中横方向）の寸法よりも小さくなる。また、残存シリコンＲＳ（図１５）が除去される。
【００７９】
図３４（ａ）、（ｂ）を参照して、イオン注入法等により、各フローティングゲートＦＧを挟むようにソース／ドレイン領域２が形成される。
【００８０】
図３５（ａ）、（ｂ）を参照して、たとえば１０００℃のＩＳＳＧにより、フローティングゲートＦＧおよびコントロールゲートＣＧの側壁に酸化膜９が形成される。これにより、図２１および図２２に示す半導体装置が製造される。
【００８１】
なお、上記製造方法においては、燐（Ｐ）を含有する状態で、第１シリコン層ＳＬａ（図２３）および第２シリコン層ＳＨａ（図２６）が堆積される。この代わりに、堆積後のイオン注入によりシリコンに燐（Ｐ）を含有させてもよい。また、この堆積時の基板ＳＢの温度をより高くすることにより、アモルファス状態ではなく、多結晶状態でシリコンを堆積させてもよい。
【００８２】
また、不純物元素としては、燐（Ｐ）以外のシリコンに対するドナーまたはアクセプタ―（ボロン（Ｂ）や砒素（Ａｓ）など）を用いることもできる。
【００８３】
また、積層体ＬＢの側壁において、第１および第２シリコン層ＳＬｐ、ＳＨｐの露出表面を酸化する酸化工程はアッシングによるものに限定されるものではない。たとえば、酸素が溶けた水溶液、オゾン水、過酸化水素水などを用いて酸化工程を行なうこともできる。あるいは、大気中や酸素雰囲気中での放置により、酸化工程を行なうこともできる。
【００８４】
本実施の形態の半導体装置の製造方法によれば、図３１に示すように、不純物元素を含有した第１シリコン層ＳＬｐを有するフローティングゲートＦＧと、より高濃度の不純物元素を含有した第２シリコン層ＳＨｐを有するコントロールゲートＣＧとが形成される。このため、積層体ＬＢの側壁の第２シリコン層ＳＨｐ部分は第１シリコン層部分ＳＬｐ部分よりも酸化が進行しやすくなる。この結果、第２シリコン層ＳＨｐ部分に形成される第２シリコン酸化膜ＯＨの厚み寸法ＤＨが、第１シリコン層ＳＬｐ部分に形成される第１シリコン酸化膜ＯＬの厚み寸法ＤＬよりも大きくなる。このため、酸化シリコンを厚み寸法ＤＬ以上ＤＨ未満だけ除去するウェットエッチングにより、積層体ＬＢの側壁において、第２シリコン層ＳＨｐが第２シリコン酸化膜ＯＨにより被覆され、かつ第１シリコン層ＳＬｐが露出された状態とすることができる。
【００８５】
この後、シリコンのエッチング速度が酸化シリコンのエッチング速度よりも速いエッチング条件で積層体ＬＢの側壁がエッチングされることにより、第１シリコン層ＳＬｐ部分に比して第２シリコン層ＳＨｐ部分がエッチングされることを抑制することができる。よって、図３３に示すように、コントロールゲートＣＧの第２シリコン層ＳＨｐ部分の幅方向（図中横方向）寸法の減少を抑制しつつ、フローティングゲートＦＧの第１シリコン層ＳＬｐ部分の幅方向（図中横方向）寸法を小さくすることができる。このため、カップリング比Ｋの低下を抑制しながら、残存シリコンＲＳ（図３２）を除去することができる。
【００８６】
また、積層体ＬＢの側壁をエッチングすることにより、実施の形態１と同様、カップリング比Ｋの低下を抑制しながら隣り合うフローティングゲートＦＧの間隔を広げることができる。
【００８７】
なお、酸化シリコンエッチング工程（図３１から図３２への工程）において、エッチング液にフッ化水素酸またはフッ化アンモニウムを含むエッチング液が用いられることにより、酸化シリコンのエッチングを行なうことができる。
【００８８】
また、シリコンエッチング工程（図３２から図３３への工程）において、アルカリ水溶液および酸化剤水溶液を含むエッチング液が用いられることにより、ムラの少ないシリコンのエッチングを行なうことができる。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９０】
本発明は、フローティングゲートとコントロールゲートとを有する半導体装置の製造方法に特に有利に適用できる。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の形態１における半導体装置の模式的回路構成を示す図である。
【図２】本発明の実施の形態１における半導体装置のメモリセルアレイ内の平面レイアウトを示す概略平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】図２のＩＶ−ＩＶ線に沿う概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図１９】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２０】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２１】本発明の実施の形態３における半導体装置の構成を示す概略断面図である。
【図２２】本発明の実施の形態３における半導体装置の構成を示す概略断面図である。
【図２３】本発明の実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２４】本発明の実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２５】本発明の実施の形態３における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２６】本発明の実施の形態３における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２７】本発明の実施の形態３における半導体装置の製造方法の第５工程を示す概略断面図である。
【図２８】本発明の実施の形態３における半導体装置の製造方法の第６工程を示す概略断面図である。
【図２９】本発明の実施の形態３における半導体装置の製造方法の第７工程を示す概略断面図である。
【図３０】本発明の実施の形態３における半導体装置の製造方法の第８工程を示す概略断面図である。
【図３１】本発明の実施の形態３における半導体装置の製造方法の第９工程を示す概略断面図である。
【図３２】本発明の実施の形態３における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図３３】本発明の実施の形態３における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図３４】本発明の実施の形態３における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図３５】本発明の実施の形態３における半導体装置の製造方法の第１３工程を示す概略断面図である。
【符号の説明】
【００９２】
ＦＧ フローティングゲート、ＧＩ ゲート間絶縁膜、ＣＧ コントロールゲート、ＩＬ 絶縁層、ＬＢ 積層体、Ｓ１ｐ 多結晶状態の第１シリコン層、Ｓ２ａ アモルファス状態の第２シリコン層、ＳＢ 基板。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にフローティングゲートとコントロールゲートとを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置には、コントロールゲートおよびフローティングゲートを有するスタックゲート(Stacked Gate)を備えた不揮発性メモリがある。フローティングゲートは半導体基板上にトンネル酸化膜を介して設けられ、このフローティングゲート上に絶縁膜を介してコントロールゲートが設けられている。コントロールゲートは、たとえばＷＳｉ（タングステンシリサイド）層とポリシリコン（多結晶状態のシリコン）層とを有し、フローティングゲートは、たとえばポリシリコン層を有する。
【０００３】
スタックゲート構造の形成方法として、ドライエッチングとウェットエッチングとを組み合わせた方法が提案されている（たとえば、特許文献１参照）。この方法によれば、まずドライエッチングによりスタックゲート構造のおおよそのパターニングが行なわれる。その後、ウェットエッチングにより、互いに隣り合うフローティングゲートの間に残存したポリシリコンが除去され、フローティングゲート間の短絡が防止される。
【特許文献１】特開２００２−９０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記ウェットエッチングにおいては、互いに隣り合うフローティングゲートの間に残存したポリシリコンが除去されるだけでなく、スタックゲートの側壁もエッチングされる。このため、スタックゲートにおけるコントロールゲート部分の幅寸法が小さくなり、カップリング比Ｋが低下するという問題があった。
【０００５】
ここで、カップリング比Ｋとは、Ｋ＝Ｃ2／（Ｃ1＋Ｃ2）である。Ｃ1は半導体基板とフローティングゲートとの間の静電容量であり、Ｃ2はフローティングゲートとコントロールゲートとの間の静電容量である。コントロールゲートの電圧がＶCGの場合、フローティングゲートの電圧はＶFG=Ｋ・ＶCGとなる。よって、カップリング比が低下すると、フローティングゲート電圧ＶFGが低下する。この結果、コントロールゲートにより高い電圧を印加する必要が生じてしまう。
【０００６】
本発明は、上記の課題を解決するためになされたものであり、スタックゲートの側壁がエッチングされる際にカップリング比Ｋの低下を抑えることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態によれば、半導体装置の製造方法であって、以下の工程を備えているものが提供される。
【０００８】
まず、基板上に設けられた多結晶状態の第１シリコン層と、この第１シリコン層上に設けられた絶縁層と、この絶縁層上に設けられたアモルファス状態の第２シリコン層とを有する積層膜が形成される。この積層膜をパターニングして、第１シリコン層を有するフローティングゲートと、絶縁層を有するゲート間絶縁膜と、第２シリコン層を有するコントロールゲートとを含む積層体が形成される。多結晶シリコンのエッチング速度がアモルファスシリコンのエッチング速度よりも速いエッチング条件でこの積層体の側壁がエッチングされる。
【０００９】
本発明の他の実施の形態によれば、半導体装置の製造方法であって、以下の工程を備えているものが提供される。
【００１０】
まず、基板上に設けられ、ドナーまたはアクセプターである不純物元素を含有する第１シリコン層と、この第１シリコン層上に設けられた絶縁層と、この絶縁層上に設けられ、第１シリコン層よりも不純物元素の含有濃度が高い第２シリコン層とを有する積層膜が形成される。この積層膜がパターニングされて、第１シリコン層を有するフローティングゲートと、絶縁層を有するゲート間絶縁膜と、第２シリコン層を有するコントロールゲートとを含む積層体が形成される。この積層体の側壁において、第１シリコン層の露出表面の酸化により第１シリコン酸化膜が形成され、かつ第２シリコン層の露出表面の酸化により第１シリコン酸化膜よりも厚い第２シリコン酸化膜が形成される。側壁において、第２シリコン層がシリコン酸化膜により被覆されており、かつ第１シリコン層が露出されるように側壁をエッチングする酸化シリコンエッチング工程が行なわれる。この酸化シリコンエッチング工程後に、シリコンのエッチング速度が酸化シリコンのエッチング速度よりも速いエッチング条件で側壁がエッチングされる。
【発明の効果】
【００１１】
本発明の一実施の形態によれば、多結晶状態の第１シリコン層を有するフローティングゲートと、アモルファス状態の第２シリコン層を有するコントロールゲートとを含む積層体の側壁がエッチングされる。このエッチングは、多結晶シリコンのエッチング速度がアモルファスシリコンのエッチング速度よりも速くなる条件で行なわれる。このため、積層体の側壁において、コントロールゲートの第２シリコン層部分よりもフローティングゲートの第１シリコン層部分を選択的にエッチングすることができる。これにより、カップリング比の低下を抑制することができる。
【００１２】
本発明の他の実施の形態によれば、ドナーまたはアクセプターである不純物元素を含有している第１シリコン層を有するフローティングゲートと、第１シリコン層よりも高い濃度で不純物元素を含有している第２シリコン層を有するコントロールゲートとを含む積層体の側壁が酸化される。このため、積層体の側壁において、第２シリコン層の部分に、より厚くシリコン酸化膜が形成される。このようにシリコン酸化膜の厚み差が生じるため、積層体の側壁において、第２シリコン層がシリコン酸化膜により被覆されており、かつ第１シリコン層が露出されるように側壁をエッチングすることができる。この後に、シリコンのエッチング速度が酸化シリコンのエッチング速度よりも速いエッチング条件で側壁がエッチングされることにより、積層体の側壁において、コントロールゲートの部分よりもフローティングゲートの部分を選択的にエッチングすることができる。よって、カップリング比の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、半導体装置としてＮＡＮＤ型フラッシュメモリを例に挙げ、図に基づいて説明する。なお、本発明は、ＮＡＮＤ型に限らず、ＡＮＤ型、ＯＲ型、ＮＯＲ型、ＤＩＮＯＲ型などの他の型の半導体装置に適用できることは言うまでもない。
【００１４】
（実施の形態１）
図１は、実施の形態１における半導体装置の模式的回路構成を示す図である。図１を参照して、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ内においては、複数のメモリセルＭＣが行列状に配置されている。行方向（図中横方向）に並んだメモリセルＭＣの各々のコントロールゲートは、行方向に延びるワード線ＷＬに接続されている。列方向（図中縦方向）に並んだ複数のメモリセルＭＣは直列に接続されている。
【００１５】
直列に接続されたメモリセルＭＣ群の一方の端部にはビット線側選択トランジスタＳＧ１が、他方側にはソース線側選択トランジスタＳＧ２がそれぞれ接続されている。ビット線側選択トランジスタＳＧ１のソースはデータ線であるビット線ＢＬに接続されており、ソース線側選択トランジスタＳＧ２のソースは共通ソース線ＣＳに接続されている。
【００１６】
行方向に並んだビット線側選択トランジスタＳＧ１の各々のゲートは、行方向に延びるビット線側選択ゲート線ＢＳＧに接続されている。行方向に並んだソース線側選択トランジスタＳＧ２の各々のゲートは、行方向に延びるソース線側選択ゲート線ＳＳＧに接続されている。
【００１７】
図２は本発明の実施の形態１における半導体装置のメモリセルアレイ内の平面レイアウトを示す概略平面図である。また図３は図２のＩＩＩ−ＩＩＩ線に沿う概略断面図であり、図４は図２のＩＶ−ＩＶ線に沿う概略断面図である。
【００１８】
主に図２を参照して、ｐ型のシリコン基板ＳＢの表面に複数のメモリセルＭＣが行列状に配置形成されている。各メモリセルＭＣのコントロールゲートＣＧと一体化したワード線ＷＬ（図１）が行方向（図２の縦方向）に延在している。また各メモリセルＭＣのソース／ドレイン領域２が形成される活性領域は列方向（図２の横方向）に延在している。
【００１９】
主に図４を参照して、シリコン基板ＳＢの表面には、溝１ａが形成されており、その溝１ａ内が埋め込み絶縁層３により充填されている。この溝１ａと埋め込み絶縁層３とによりＳＴＩ（Shallow Trench Isolation）が構成されている。このＳＴＩによりシリコン基板ＳＢの活性領域が取り囲まれている。
【００２０】
主に図３を参照して、複数のメモリセルＭＣの各々は、１対のｎ型のソース／ドレイン領域２と、ゲート絶縁層４と、フローティングゲートＦＧと、ゲート間絶縁膜ＧＩと、コントロールゲートＣＧとを有している。１対のソース／ドレイン領域２は、活性領域の表面に互いに距離をおいて形成されている。フローティングゲートＦＧは、１対のソース／ドレイン領域２に挟まれた領域上にゲート絶縁層４を介して位置している。コントロールゲートＣＧは、フローティングゲートＦＧ上にゲート間絶縁膜ＧＩを介して形成されている。コントロールゲートＣＧ上には無機膜６が形成されている。
【００２１】
フローティングゲートＦＧは、多結晶状態のシリコンかならなる膜厚２０ｎｍの第１シリコン層Ｓ１ｐにより形成されている。このシリコンは、ドナーまたはアクセプタ―である不純物元素を含有している。
【００２２】
コントロールゲートＣＧは多層構造を有している。多層構造の下層側は、ドナーまたはアクセプタ―である不純物元素を含有する多結晶状態の第２シリコン層Ｓ２ｐであり、上層側はタングステンシリサイド層５である。
【００２３】
ゲート間絶縁膜ＧＩは、膜厚１０ｎｍの酸窒化膜（ＯＮＯ(Oxide-Nitride-Oxide)膜）などの絶縁層ＩＬにより形成されている。
【００２４】
なお、フローティングゲートＦＧおよびコントロールゲートＣＧの最表面には、図３において図示されていない薄い酸化膜が形成されている。
【００２５】
次に、本実施の形態の半導体装置の製造方法について説明する。
図５〜図１８は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。図５（ａ）〜図１８（ａ）は図３の破線部に対応する断面を示しており、図５（ｂ）〜図１８（ｂ）は図２のＩＶ−ＩＶ線に対応する断面を示している。
【００２６】
図５（ａ）、（ｂ）を参照して、ｐ型のシリコン基板ＳＢの表面に選択的に溝１ａが形成された後、その溝１ａ内を埋め込むように埋め込み絶縁層３が形成される。この溝１ａと埋め込み絶縁層３とにより、活性領域を分離するためのＳＴＩが形成される。
【００２７】
図６（ａ）、（ｂ）を参照して、シリコン基板ＳＢの活性領域の表面に、ゲート絶縁層４としてたとえばシリコン酸化膜が熱酸化法により形成される。
【００２８】
図７（ａ）、（ｂ）を参照して、ゲート絶縁層４上に、燐（Ｐ）を２×１０20ａｔｏｍｓ／ｃｍ3の濃度で含有するアモルファス状態の第１シリコン層Ｓ１ａが２０ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５２０℃に加熱される。
【００２９】
主に図８（ａ）、（ｂ）を参照して、このアモルファス状態の第１シリコン層Ｓ１ａが、写真製版技術により形成されたフォトレジストのパターン（図示せず）をマスクとして選択的にエッチング除去される。これにより、アモルファス状態の第１シリコン層Ｓ１ａがパターニングされ、フローティングゲートＦＧの行方向（図４の横方向）の長さが規定される。この後、フォトレジストのパターン（図示せず）が除去される。
【００３０】
主に図９（ａ）、（ｂ）を参照して、シリコン基板ＳＢが１０００℃に加熱される熱処理工程が行なわれる。これにより、アモルファス状態の第１シリコン層Ｓ１ａ（図８）が結晶化され、多結晶状態の第１シリコン層Ｓ１ｐに変化する。また、この熱処理工程の際、すなわちシリコン基板ＳＢが１０００℃に加熱されている間に、絶縁層ＩＬとして酸窒化膜が１０ｎｍの膜厚で堆積される。
【００３１】
図１０（ａ）、（ｂ）を参照して、絶縁層ＩＬ上に、燐（Ｐ）を２×１０20ａｔｏｍｓ／ｃｍ3の濃度で含有するアモルファス状態の第２シリコン層Ｓ２ａが１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５２０℃に加熱される。
【００３２】
図１１（ａ）、（ｂ）を参照して、アモルファス状態の第２シリコン層Ｓ２ａ上に、タングステンシリサイド層５が１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５５０℃に加熱される。これにより、基板ＳＢ上に、多結晶状態の第１シリコン層Ｓ１ｐと、絶縁層ＩＬと、アモルファス状態の第２シリコン層Ｓ２ａと、タングステンシリサイド層５とを有する積層膜ＳＦが形成される。続いて、積層膜ＳＦ上に、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)酸化膜などの無機膜６が１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは６８０℃に加熱される。
【００３３】
図１２（ａ）、（ｂ）を参照して、無機膜６上に写真製版技術によりパターニングされたフォトレジスト７が形成される。続いて、このフォトレジスト７をマスクとして異方性ドライエッチングが行なわれ、無機膜６のパターニングが行なわれる。なお、エッチング後に残存したフォトレジスト７はアッシングにより除去される。
【００３４】
図１３（ａ）、（ｂ）を参照して、上記パターニングにより無機膜６のパターンが形成される。続いて、この無機膜６をマスクとして積層膜ＳＦの異方性ドライエッチングが行なわれる。
【００３５】
図１４（ａ）、（ｂ）を参照して、このドライエッチングにより、タングステンシリサイド層５、アモルファス状態の第２シリコン層Ｓ２ａ、絶縁層ＩＬおよび多結晶状態の第１シリコン層Ｓ１ｐのパターニングが連続的に行なわれる。このパターニングにより、タングステンシリサイド層５およびアモルファス状態の第２シリコン層Ｓ２ａを有するコントロールゲートＣＧが形成される。また、絶縁層ＩＬからゲート間絶縁膜ＧＩが形成される。また、第１シリコン層Ｓ１ｐからフローティングゲートＦＧが形成される。この結果、フローティングゲートＦＧと、ゲート間絶縁膜ＧＩと、コントロールゲートＣＧとを含む積層体ＬＢが形成される。
【００３６】
なお、このドライエッチング直後の段階では、互いに隣り合うフローティングゲートＦＧ間において、第１シリコン層Ｓ１ｐが完全にエッチングされなかったことにより残存している残存シリコンＲＳがあってもよい。
【００３７】
続いて、アッシングが行なわれる。積層体ＬＢの側壁は、アッシングにより形成された酸化物や、上記のドライエッチングの際に付着したポリマーなどからなる側壁付着物８が形成された状態となる。この側壁付着物８が、濃度０．３重量％のフッ化水素酸による３０秒間の洗浄処理により除去される。
【００３８】
図１５（ａ）、（ｂ）を参照して、上記の処理により積層体ＬＢの側壁において、第１シリコン層Ｓ１ｐと、第２シリコン層Ｓ２ａとが露出される。
【００３９】
主に図１６（ａ）、（ｂ）を参照して、積層体ＬＢの側壁をウェットエッチングする側壁エッチング工程が行なわれる。エッチング条件としては、多結晶シリコンのエッチング速度がアモルファスシリコンのエッチング速度よりも速くなる条件が選択される。このため、アモルファスシリコンに対するエッチングの進行（図中矢印Ｅａ）よりも、多結晶シリコンに対するエッチングの進行（図中矢印Ｅｐ）の方がより進行する。
【００４０】
このウェットエッチングの結果、多結晶状態の第１シリコン層Ｓ１ｐの幅方向（図中横方向）の寸法が、アモルファス状態の第２シリコン層Ｓ２ａの幅方向（図中横方向）の寸法よりも小さくなる。また、残存シリコンＲＳ（図１５）が除去される。
【００４１】
エッチング液としては、アンモニア水と、過酸化水素水と、純水との混合薬液（ＡＰＭ(Ammonia-Hydrogen Peroxide-Water Mixture)）を用いることができる。アンモニア水と、過酸化水素水との混合比は、アンモニアによるエッチング作用が過酸化水素による酸化作用よりも強くなる状態（アンモニアリッチ）となるようにされる。たとえば、濃度２９重量％のアンモニア水と、濃度３０重量％の過酸化水素水と、純水とを、５：２：５００で混合したエッチング液を用いて、７０℃で１０分間エッチングを行なうことができる。
【００４２】
図１７（ａ）、（ｂ）を参照して、イオン注入法等により、各フローティングゲートＦＧを挟むようにソース／ドレイン領域２が形成される。
【００４３】
主に図１８（ａ）、（ｂ）を参照して、たとえば１０００℃のＩＳＳＧ(In Situ Steam Generation)により、フローティングゲートＦＧおよびコントロールゲートＣＧの側壁に酸化膜９が形成される。この際に、アモルファス状態の第２シリコン層Ｓ２ａ（図１７）は高温のために結晶化され、多結晶状態の第２シリコン層Ｓ２ｐに変化する。これにより、半導体装置（図３および図４）が製造される。
【００４４】
本実施の形態の半導体装置の製造方法によれば、図１５に示すように、多結晶状態の第１シリコン層Ｓ１ｐを有するフローティングゲートＦＧと、アモルファス状態の第２シリコン層Ｓ２ａを有するコントロールゲートＣＧとを有する積層体ＬＢが形成される。このため、図１６に示すように、多結晶状態のシリコンのエッチング（図中矢印Ｅｐ）の速度がアモルファス状態のシリコンのエッチング（図中矢印Ｅａ）の速度よりも速くなるエッチング条件で積層体ＬＢの側壁をエッチングすることにより、選択的なエッチングが可能となる。このエッチングにより、コントロールゲートＣＧの第２シリコン層Ｓ２ａ部分の幅方向（図１６の横方向）寸法の減少を抑制しつつ、フローティングゲートＦＧの第１シリコン層Ｓ１ｐ部分の幅方向（図１６の横方向）寸法を小さくすることができる。このため、カップリング比Ｋの低下を抑制しながら、残存シリコンＲＳ（図１５）を除去することができる。
【００４５】
また、積層体ＬＢの側壁をエッチングすることにより、カップリング比Ｋの低下を抑制しながら、隣り合うフローティングゲートＦＧの間隔を広げることができる。よって、フローティングゲート電圧ＶFGの低下という副作用を伴わずに、隣り合うフローティングゲート同士が干渉し合うことによる不具合を防止することができる。なお、不具合の例としては、メモリの読み出し時におけるしきい値電圧Ｖｔｈのシフトや、フローティングゲートＦＧからの誤った電子の引き抜き（隣接ワードディスターブ）などがある。
【００４６】
また、図７に示すように、フローティングゲートＦＧの少なくとも一部を構成するシリコン層は、まずアモルファス状態の第１シリコン層Ｓ１ａとして堆積される。このため、多結晶状態のシリコンを堆積する場合に比して、堆積工程時のシリコン基板ＳＢの温度を低くすることができる。
【００４７】
また、図９に示すように、熱処理によりアモルファス状態の第１シリコン層Ｓ１ａ（図８）が多結晶状態の第１シリコン層Ｓ１ｐに結晶化される際に、絶縁層ＩＬが形成される。このため、絶縁層ＩＬが高温状態で形成される必要がある場合に、シリコン基板ＳＢの１回の昇温のみで、第１シリコン層Ｓ１ａの熱処理と、絶縁層ＩＬの形成とを行なうことができる。
【００４８】
（実施の形態２）
本実施の形態は実施の形態１と比して製造方法において異なるが、半導体装置の構成（図１〜図４）においては同一である。このため、同一の要素については同一の符号を付し、その説明を省略する。以下に本実施の形態の半導体装置の製造方法について説明する。
【００４９】
図１９および図２０は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。図１９（ａ）および図２０（ａ）は図３の破線部に対応する断面を示しており、図１９（ｂ）および図２０（ｂ）は図２のＩＶ−ＩＶ線に対応する断面を示している。
【００５０】
図１９（ａ）、（ｂ）を参照して、ゲート絶縁層４上に、燐（Ｐ）を２×１０20ａｔｏｍｓ／ｃｍ3の濃度で含有する多結晶状態の第１シリコン層Ｓ１ｐが２０ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは１０００℃に加熱される。
【００５１】
主に図２０（ａ）、（ｂ）を参照して、この多結晶状態の第１シリコン層Ｓ１ｐが、写真製版技術により形成されたフォトレジストのパターン（図示せず）をマスクとして選択的にエッチング除去される。これにより、多結晶状態の第１シリコン層Ｓ１ｐがパターニングされ、フローティングゲートＦＧの行方向（図４の横方向）の長さが規定される。この後、フォトレジストのパターン（図示せず）が除去される。
【００５２】
これ以降の工程は、実施の形態１の半導体装置の製造方法における図９以降の工程と同様に行なわれるため、その説明を省略する。
【００５３】
本実施の形態の半導体装置の製造方法によれば、図１９に示すように、アモルファス状態ではなく多結晶状態で第１シリコン層Ｓ１ｐが堆積される。よって、この後にアモルファス状態を多結晶状態に変化させるための熱処理を行なう必要がない。
【００５４】
（実施の形態３）
本実施の形態の半導体装置の平面レイアウトは、上述した実施の形態１の平面レイアウト（図２）と同様である。このため、同一の要素については同一の符号を付し、その説明を省略する。
【００５５】
図２１および図２２は、本発明の実施の形態３における半導体装置の概略断面図である。なお、図２１および図２２のそれぞれは、図２のＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線の各々に沿う位置に対応している。
【００５６】
図２１および図２２を参照して、フローティングゲートＦＧは、膜厚２０ｎｍの多結晶状態の第１シリコン層ＳＬｐにより形成されている。このシリコンは、ドナーまたはアクセプタ―である不純物元素を含有している。
【００５７】
コントロールゲートＣＧは多層構造を有している。多層構造の下層側は、多結晶状態の第２シリコン層ＳＨｐであり、上層側はタングステンシリサイド層５である。この第２シリコン層ＳＨｐは、上述した不純物元素を第１シリコン層ＳＬｐよりも高い濃度で含有している。
【００５８】
以下に本実施の形態の半導体装置の製造方法について説明する。なお、実施の形態１の半導体装置の製造方法における図６の工程までは本実施の形態の半導体装置の製造方法においても同様に行なわれるため、その説明を省略する。
【００５９】
図２３〜図３５は、本発明の実施の形態３における半導体装置の製造方法を工程順に示す概略断面図である。図２３（ａ）〜図３５（ａ）は図２１の破線部に対応する断面を示しており、図２３（ｂ）〜図３５（ｂ）は図２のＩＶ−ＩＶ線に対応する断面（図２２に対応する断面）を示している。
【００６０】
図２３（ａ）、（ｂ）を参照して、ゲート絶縁層４上に、燐（Ｐ）を２×１０20ａｔｏｍｓ／ｃｍ3の濃度で含有するアモルファス状態の第１シリコン層ＳＬａが２０ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５２０℃に加熱される。
【００６１】
主に図２４（ａ）、（ｂ）を参照して、このアモルファス状態の第１シリコン層ＳＬａが、写真製版技術により形成されたフォトレジストのパターン（図示せず）をマスクとして選択的にエッチング除去される。これにより、アモルファス状態の第１シリコン層ＳＬａがパターニングされ、フローティングゲートＦＧの行方向（図２２の横方向）の長さが規定される。この後、フォトレジストのパターン（図示せず）が除去される。
【００６２】
図２５（ａ）、（ｂ）を参照して、シリコン基板ＳＢが１０００℃に加熱される熱処理工程が行なわれる。これにより、アモルファス状態の第１シリコン層ＳＬａが結晶化され、多結晶状態の第１シリコン層ＳＬｐに変化する。また、この熱処理工程の際、すなわちシリコン基板ＳＢが１０００℃に加熱されている間に、絶縁層ＩＬとして酸窒化膜が１０ｎｍの膜厚で堆積される。
【００６３】
図２６（ａ）、（ｂ）を参照して、絶縁層ＩＬ上に、燐（Ｐ）を４×１０20ａｔｏｍｓ／ｃｍ3の濃度で含有するアモルファス状態の第２シリコン層ＳＨａが１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５２０℃に加熱される。
【００６４】
図２７（ａ）、（ｂ）を参照して、アモルファス状態の第２シリコン層ＳＨａ上に、タングステンシリサイド層５が１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは５５０℃に加熱される。これにより、基板ＳＢ上に、ドナーまたはアクセプターである不純物元素を含有する第１シリコン層ＳＬｐと、絶縁層ＩＬと、上記不純物元素を第１シリコン層ＳＬｐよりも高濃度に含有する第２シリコン層ＳＨａと、タングステンシリサイド層５とを有する積層膜ＳＦ３が形成される。
【００６５】
続いて、積層膜ＳＦ３上に、ＴＥＯＳ酸化膜などの無機膜６が１００ｎｍの膜厚で堆積される。なお、この堆積時にシリコン基板ＳＢは６８０℃に加熱される。
【００６６】
図２８（ａ）、（ｂ）を参照して、窒素雰囲気にて、６０秒間、温度１０００℃の熱処理が行なわれる。これにより、ＴＥＯＳ酸化膜などの無機膜６の焼き締めが行なわれる。また、アモルファス状態の第２シリコン層ＳＨａが結晶化され、多結晶状態の第２シリコン層ＳＨｐに変化する。この結果、第１および第２シリコン層ＳＬｐ、ＳＨｐは、共に多結晶状態となる。
【００６７】
図２９（ａ）、（ｂ）を参照して、無機膜６上に写真製版技術によりパターニングされたフォトレジスト７が形成される。続いて、このフォトレジスト７をマスクとして異方性ドライエッチングが行なわれ、無機膜６のパターニングが行なわれる。なお、エッチング後に残存したフォトレジスト７はアッシングにより除去される。
【００６８】
図３０（ａ）、（ｂ）を参照して、上記パターニングにより無機膜６のパターンが形成される。続いて、この無機膜６をマスクとして積層膜ＳＦ３の異方性ドライエッチングが行なわれる。
【００６９】
図３１（ａ）、（ｂ）を参照して、このドライエッチングにより、タングステンシリサイド層５、多結晶状態の第２シリコン層ＳＨｐ、絶縁層ＩＬおよび多結晶状態の第１シリコン層ＳＬｐのパターニングが連続的に行なわれる。このパターニングにより、タングステンシリサイド層５および第２シリコン層ＳＨｐを有するコントロールゲートＣＧが形成される。また、絶縁層ＩＬからゲート間絶縁膜ＧＩが形成される。また、第１シリコン層ＳＬｐからフローティングゲートＦＧが形成される。この結果、フローティングゲートＦＧと、ゲート間絶縁膜ＧＩと、コントロールゲートＣＧとを含む積層体ＬＢが形成される。
【００７０】
なお、このドライエッチング直後の段階では、互いに隣り合うフローティングゲートＦＧ間において、第１シリコン層ＳＬｐが完全にエッチングされなかったことにより残存している残存シリコンＲＳがあってもよい。
【００７１】
続いて、アッシングにより、積層体ＬＢの側壁において、第１および第２シリコン層ＳＬｐ、ＳＨｐの露出表面を酸化する酸化工程が行なわれる。これにより、積層体ＬＢの側壁において、第１シリコン層ＳＬｐの表面に第１シリコン酸化膜ＯＬが形成され、第２シリコン層ＳＨｐの表面に第２シリコン酸化膜ＯＨが形成される。ここで、第２シリコン酸化膜ＯＨの厚み方向（図中横方向）の寸法ＤＨは、第１シリコン酸化膜ＯＬの厚み方向（図中横方向）の寸法ＤＬよりも大きい。これは、シリコンに含有されるドナーまたはアクセプターである不純物元素の濃度が、第２シリコン層ＳＨｐにおいて第１シリコン層ＳＬｐよりも高いためである。
【００７２】
続いて、第２シリコン酸化膜ＯＨの一部と、第１シリコン酸化膜ＯＬとの除去を行なうための酸化シリコンエッチング工程が行なわれる。この工程により、積層体ＬＢの側壁において、シリコン酸化膜が厚み寸法ＤＬ以上かつ厚み寸法ＤＨ未満だけエッチングされる。
【００７３】
エッチング条件としては、たとえば、濃度０．３重量％のフッ化水素酸による１０秒間のウェットエッチングとすることができる。フッ化水素酸以外に、フッ化アンモニウム水溶液を用いることもできる。
【００７４】
図３２（ａ）、（ｂ）を参照して、上記エッチングの結果、積層体ＬＢの側壁において、第２シリコン層ＳＨｐが第２シリコン酸化膜ＯＨにより被覆されており、かつ第１シリコン層ＳＬｐが露出された状態とされる。
【００７５】
続いて、シリコンのエッチング速度が酸化シリコンのエッチング速度よりも速いエッチング条件で積層体ＬＢの側壁をウェットエッチングするシリコンエッチング工程が行なわれる。エッチング液としては、ＯＨ基を有するアルカリを含むものを用いることができる。具体的には、アンモニア、ＴＭＡＨ(Tetra Methyl Ammonium Hydroxide)、水酸化カリウムなどを用いることができる。
【００７６】
また、エッチング時のシリコンの面荒れ（エッチングムラ）を抑制するためには、エッチングング液に酸化剤（シリコンに対して酸化力のある水溶液）が添加される。酸化剤としては、過酸化水素水、オゾン水などを用いることができる。ただし、酸化剤による酸化作用がアルカリによるシリコンのエッチング作用よりも強くならない範囲の添加量とする。
【００７７】
具体的には、濃度２９重量％のアンモニア水と、濃度３０重量％の過酸化水素水と、純水とを、５：２：５００で混合したアンモニアリッチのＡＰＭを用いた、７０℃、１０分間のウェットエッチングにより、シリコンエッチング工程を行なうことができる。
【００７８】
図３３（ａ）、（ｂ）を参照して、このエッチングの結果、第１シリコン層ＳＬｐの幅方向（図中横方向）の寸法が、第２シリコン層ＳＨｐの幅方向（図中横方向）の寸法よりも小さくなる。また、残存シリコンＲＳ（図１５）が除去される。
【００７９】
図３４（ａ）、（ｂ）を参照して、イオン注入法等により、各フローティングゲートＦＧを挟むようにソース／ドレイン領域２が形成される。
【００８０】
図３５（ａ）、（ｂ）を参照して、たとえば１０００℃のＩＳＳＧにより、フローティングゲートＦＧおよびコントロールゲートＣＧの側壁に酸化膜９が形成される。これにより、図２１および図２２に示す半導体装置が製造される。
【００８１】
なお、上記製造方法においては、燐（Ｐ）を含有する状態で、第１シリコン層ＳＬａ（図２３）および第２シリコン層ＳＨａ（図２６）が堆積される。この代わりに、堆積後のイオン注入によりシリコンに燐（Ｐ）を含有させてもよい。また、この堆積時の基板ＳＢの温度をより高くすることにより、アモルファス状態ではなく、多結晶状態でシリコンを堆積させてもよい。
【００８２】
また、不純物元素としては、燐（Ｐ）以外のシリコンに対するドナーまたはアクセプタ―（ボロン（Ｂ）や砒素（Ａｓ）など）を用いることもできる。
【００８３】
また、積層体ＬＢの側壁において、第１および第２シリコン層ＳＬｐ、ＳＨｐの露出表面を酸化する酸化工程はアッシングによるものに限定されるものではない。たとえば、酸素が溶けた水溶液、オゾン水、過酸化水素水などを用いて酸化工程を行なうこともできる。あるいは、大気中や酸素雰囲気中での放置により、酸化工程を行なうこともできる。
【００８４】
本実施の形態の半導体装置の製造方法によれば、図３１に示すように、不純物元素を含有した第１シリコン層ＳＬｐを有するフローティングゲートＦＧと、より高濃度の不純物元素を含有した第２シリコン層ＳＨｐを有するコントロールゲートＣＧとが形成される。このため、積層体ＬＢの側壁の第２シリコン層ＳＨｐ部分は第１シリコン層部分ＳＬｐ部分よりも酸化が進行しやすくなる。この結果、第２シリコン層ＳＨｐ部分に形成される第２シリコン酸化膜ＯＨの厚み寸法ＤＨが、第１シリコン層ＳＬｐ部分に形成される第１シリコン酸化膜ＯＬの厚み寸法ＤＬよりも大きくなる。このため、酸化シリコンを厚み寸法ＤＬ以上ＤＨ未満だけ除去するウェットエッチングにより、積層体ＬＢの側壁において、第２シリコン層ＳＨｐが第２シリコン酸化膜ＯＨにより被覆され、かつ第１シリコン層ＳＬｐが露出された状態とすることができる。
【００８５】
この後、シリコンのエッチング速度が酸化シリコンのエッチング速度よりも速いエッチング条件で積層体ＬＢの側壁がエッチングされることにより、第１シリコン層ＳＬｐ部分に比して第２シリコン層ＳＨｐ部分がエッチングされることを抑制することができる。よって、図３３に示すように、コントロールゲートＣＧの第２シリコン層ＳＨｐ部分の幅方向（図中横方向）寸法の減少を抑制しつつ、フローティングゲートＦＧの第１シリコン層ＳＬｐ部分の幅方向（図中横方向）寸法を小さくすることができる。このため、カップリング比Ｋの低下を抑制しながら、残存シリコンＲＳ（図３２）を除去することができる。
【００８６】
また、積層体ＬＢの側壁をエッチングすることにより、実施の形態１と同様、カップリング比Ｋの低下を抑制しながら隣り合うフローティングゲートＦＧの間隔を広げることができる。
【００８７】
なお、酸化シリコンエッチング工程（図３１から図３２への工程）において、エッチング液にフッ化水素酸またはフッ化アンモニウムを含むエッチング液が用いられることにより、酸化シリコンのエッチングを行なうことができる。
【００８８】
また、シリコンエッチング工程（図３２から図３３への工程）において、アルカリ水溶液および酸化剤水溶液を含むエッチング液が用いられることにより、ムラの少ないシリコンのエッチングを行なうことができる。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９０】
本発明は、フローティングゲートとコントロールゲートとを有する半導体装置の製造方法に特に有利に適用できる。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の形態１における半導体装置の模式的回路構成を示す図である。
【図２】本発明の実施の形態１における半導体装置のメモリセルアレイ内の平面レイアウトを示す概略平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】図２のＩＶ−ＩＶ線に沿う概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図１９】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２０】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２１】本発明の実施の形態３における半導体装置の構成を示す概略断面図である。
【図２２】本発明の実施の形態３における半導体装置の構成を示す概略断面図である。
【図２３】本発明の実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２４】本発明の実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２５】本発明の実施の形態３における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２６】本発明の実施の形態３における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２７】本発明の実施の形態３における半導体装置の製造方法の第５工程を示す概略断面図である。
【図２８】本発明の実施の形態３における半導体装置の製造方法の第６工程を示す概略断面図である。
【図２９】本発明の実施の形態３における半導体装置の製造方法の第７工程を示す概略断面図である。
【図３０】本発明の実施の形態３における半導体装置の製造方法の第８工程を示す概略断面図である。
【図３１】本発明の実施の形態３における半導体装置の製造方法の第９工程を示す概略断面図である。
【図３２】本発明の実施の形態３における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図３３】本発明の実施の形態３における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図３４】本発明の実施の形態３における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図３５】本発明の実施の形態３における半導体装置の製造方法の第１３工程を示す概略断面図である。
【符号の説明】
【００９２】
ＦＧ フローティングゲート、ＧＩ ゲート間絶縁膜、ＣＧ コントロールゲート、ＩＬ 絶縁層、ＬＢ 積層体、Ｓ１ｐ 多結晶状態の第１シリコン層、Ｓ２ａ アモルファス状態の第２シリコン層、ＳＢ 基板。
【特許請求の範囲】
【請求項１】
基板上に設けられた多結晶状態の第１シリコン層と、前記第１シリコン層上に設けられた絶縁層と、前記絶縁層上に設けられたアモルファス状態の第２シリコン層とを有する積層膜を形成する積層工程と、
前記積層膜をパターニングして、前記第１シリコン層を有するフローティングゲートと、前記絶縁層を有するゲート間絶縁膜と、前記第２シリコン層を有するコントロールゲートとを含む積層体を形成する工程と、
多結晶シリコンのエッチング速度がアモルファスシリコンのエッチング速度よりも速いエッチング条件で前記積層体の側壁をエッチングする側壁エッチング工程とを備えた、半導体装置の製造方法。
【請求項２】
前記積層工程が、
前記基板上にアモルファス状態で前記第１シリコン層を堆積する工程と、
前記第１シリコン層をアモルファス状態から多結晶状態へと結晶化させる熱処理工程と、
前記結晶化された前記第１シリコン層上にアモルファス状態で前記第２シリコン層を堆積する工程とを備えたことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理工程において、前記第１シリコン層上に前記絶縁層が形成されることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
基板上に設けられ、ドナーまたはアクセプターである不純物元素を含有する第１シリコン層と、前記第１シリコン層上に設けられた絶縁層と、前記絶縁層上に設けられ、前記第１シリコン層よりも前記不純物元素の含有濃度が高い第２シリコン層とを有する積層膜を形成する工程と、
前記積層膜をパターニングして、前記第１シリコン層を有するフローティングゲートと、前記絶縁層を有するゲート間絶縁膜と、前記第２シリコン層を有するコントロールゲートとを含む積層体を形成する工程と、
前記積層体の側壁において、前記第１シリコン層の露出表面の酸化により第１シリコン酸化膜を形成し、かつ前記第２シリコン層の露出表面の酸化により前記第１シリコン酸化膜よりも厚い第２シリコン酸化膜を形成する工程と、
前記側壁において、前記第２シリコン層が前記シリコン酸化膜により被覆されており、かつ前記第１シリコン層が露出されるように前記側壁をエッチングする酸化シリコンエッチング工程と、
前記酸化シリコンエッチング工程後に、シリコンのエッチング速度が酸化シリコンのエッチング速度よりも速いエッチング条件で前記側壁をエッチングするシリコンエッチング工程とを備えた、半導体装置の製造方法。
【請求項５】
前記酸化シリコンエッチング工程が、フッ化水素酸またはフッ化アンモニウムを含むエッチング液を用いたウェットエッチングであることを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シリコンエッチング工程が、アルカリ水溶液および酸化剤水溶液を含むエッチング液を用いたウェットエッチングであることを特徴とする、請求項４または５に記載の半導体装置の製造方法。
【請求項１】
基板上に設けられた多結晶状態の第１シリコン層と、前記第１シリコン層上に設けられた絶縁層と、前記絶縁層上に設けられたアモルファス状態の第２シリコン層とを有する積層膜を形成する積層工程と、
前記積層膜をパターニングして、前記第１シリコン層を有するフローティングゲートと、前記絶縁層を有するゲート間絶縁膜と、前記第２シリコン層を有するコントロールゲートとを含む積層体を形成する工程と、
多結晶シリコンのエッチング速度がアモルファスシリコンのエッチング速度よりも速いエッチング条件で前記積層体の側壁をエッチングする側壁エッチング工程とを備えた、半導体装置の製造方法。
【請求項２】
前記積層工程が、
前記基板上にアモルファス状態で前記第１シリコン層を堆積する工程と、
前記第１シリコン層をアモルファス状態から多結晶状態へと結晶化させる熱処理工程と、
前記結晶化された前記第１シリコン層上にアモルファス状態で前記第２シリコン層を堆積する工程とを備えたことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理工程において、前記第１シリコン層上に前記絶縁層が形成されることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
基板上に設けられ、ドナーまたはアクセプターである不純物元素を含有する第１シリコン層と、前記第１シリコン層上に設けられた絶縁層と、前記絶縁層上に設けられ、前記第１シリコン層よりも前記不純物元素の含有濃度が高い第２シリコン層とを有する積層膜を形成する工程と、
前記積層膜をパターニングして、前記第１シリコン層を有するフローティングゲートと、前記絶縁層を有するゲート間絶縁膜と、前記第２シリコン層を有するコントロールゲートとを含む積層体を形成する工程と、
前記積層体の側壁において、前記第１シリコン層の露出表面の酸化により第１シリコン酸化膜を形成し、かつ前記第２シリコン層の露出表面の酸化により前記第１シリコン酸化膜よりも厚い第２シリコン酸化膜を形成する工程と、
前記側壁において、前記第２シリコン層が前記シリコン酸化膜により被覆されており、かつ前記第１シリコン層が露出されるように前記側壁をエッチングする酸化シリコンエッチング工程と、
前記酸化シリコンエッチング工程後に、シリコンのエッチング速度が酸化シリコンのエッチング速度よりも速いエッチング条件で前記側壁をエッチングするシリコンエッチング工程とを備えた、半導体装置の製造方法。
【請求項５】
前記酸化シリコンエッチング工程が、フッ化水素酸またはフッ化アンモニウムを含むエッチング液を用いたウェットエッチングであることを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シリコンエッチング工程が、アルカリ水溶液および酸化剤水溶液を含むエッチング液を用いたウェットエッチングであることを特徴とする、請求項４または５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２００８−１５３５０１（Ｐ２００８−１５３５０１Ａ）
【公開日】平成２０年７月３日（２００８．７．３）
【国際特許分類】
【出願番号】特願２００６−３４１１５１（Ｐ２００６−３４１１５１）
【出願日】平成１８年１２月１９日（２００６．１２．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２０年７月３日（２００８．７．３）
【国際特許分類】
【出願日】平成１８年１２月１９日（２００６．１２．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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