半導体装置の製造方法
【課題】閾値電圧ばらつきを改善した半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ基板を用いた半導体装置の製造方法において、活性層基板を酸化して埋め込み酸化膜４ｂを生成する工程と、支持基板３表面に、ＭＯＳトランジスタ１の閾値電圧を決定するためのチャネルドープ１０を行う工程と、支持基板３と活性層基板５とを前記埋め込み酸化膜を介して貼り合せる工程と、活性層基板を部分的に除去し埋め込み酸化膜４ａを露出させる工程と、埋め込み酸化膜４ａ上にゲート電極６ａを形成する工程と、を含む半導体装置の製造方法とする。
【解決手段】ＳＯＩ基板を用いた半導体装置の製造方法において、活性層基板を酸化して埋め込み酸化膜４ｂを生成する工程と、支持基板３表面に、ＭＯＳトランジスタ１の閾値電圧を決定するためのチャネルドープ１０を行う工程と、支持基板３と活性層基板５とを前記埋め込み酸化膜を介して貼り合せる工程と、活性層基板を部分的に除去し埋め込み酸化膜４ａを露出させる工程と、埋め込み酸化膜４ａ上にゲート電極６ａを形成する工程と、を含む半導体装置の製造方法とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを含む半導体装置の製造方法に関する。特に、閾値電圧ばらつきの抑制に優れた半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、ボルテージレギュレーターやＬｉ保護ＩＣといったアナログＩＣに求められる性能の一つとして出力電圧、検出電圧の高精度化が挙げられる。出力電圧や検出電圧の特性を決める要素で、特に重要なものは一定電圧を作る基準電圧回路と、その基準電圧回路からの出力を受けるオペアンプ回路と、所望の出力電圧に合わせ込むための分圧抵抗である。高精度化のためにはこれらそれぞれの要素で高精度化することが必要となる。
【０００３】
基準電圧回路とは、出力電圧を決めるための基準となる電圧を形成する回路である。基準電圧回路の最も簡単な構成として、デプレッション型トランジスタとエンハンスメント型トランジスタを直列に接続した、いわゆるＥＤ型基準電圧回路がある。このＥＤ型基準電圧回路の出力電圧は、デプレッションとエンハンスのトランジスタの閾値電圧の和で決まる。よって、基準電圧を高精度化させたい場合には、それを構成するトランジスタの閾値電圧バラつきを低減させれば良いことになる。
【０００４】
次にオペアンプ回路においては、オフセット電圧を小さくすることが考えられる。回路設計上、オペアンプ回路内に存在するペアトランジスタは等しい閾値電圧をもっていることを前提として設計されている。よって、そこに差が生じた場合には、その差が増幅されオフセット電圧として誤差を生じさせてしまう。したがって、オフセット電圧を小さくするためにはペアトランジスタの閾値電圧差を小さくすれば良いことになる。
【０００５】
以上のことから、出力電圧、検出電圧を高精度化させるためには、トランジスタの閾値電圧を高精度化させることが、効果的な方法の一つといえる。閾値電圧は理論上、不純物濃度、ゲート酸化膜容量、フラットバンド電圧がパラメータとなって変化する。その中でもチャネル領域の不純物濃度の影響は顕著である。チャネル領域の不純物濃度は、シリコン基板濃度、ウェル濃度、チャネルドープ濃度のそれぞれの不純物濃度の重ね合せで決定されることから、個々のバラつきを抑えることが必要となる。
【０００６】
その一つの方法として、ウェル濃度バラつきの影響を抑えるために、ウェルの不純物濃度のばらつきに対して相対的に非センシティブな素子は、ウェルの外縁に近くに配置し、センシティブな素子は、ウェルの外縁から遠く、かつ、ウェルの外縁から所定の距離離して配置した半導体装置が開示されている（例えば、特許文献１参照）。
【０００７】
他の方法として、ＳＯＩ基板を用いたＩＣにおいて、チャネルドープの深さ方向のプロファイルを調整することで、活性層厚さバラつきとドーパント濃度バラつきを相殺させることで、閾値電圧バラつきを低減する製造方法が開示されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１２３６１０号公報
【特許文献２】特開２００４−２８９００１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタの閾値電圧を決めるために通常トランジスタのチャネル領域には不純物をドーピングする。従来、この不純物ドーピングは、ゲート酸化膜への注入ダメージを考慮して、通常ゲート酸化膜形成前に行っていた。このような順序で処理した場合の工程順序は、（１）マスク酸化膜の形成（２）イオン注入（３）マスク酸化膜の除去（４）ＡＰＭ（ＳＣ１）洗浄（５）ゲート酸化膜生成の順になる。この場合の問題点は（３）の直後にＳｉ表面が露出することにある。熱処理前のＳｉ表面近傍には不活性な不純物が多く存在している。このような表面にＳｉエッチング効果のあるアンモニア水溶液を作用させた場合、不純物が脱離して、実効的に不純物濃度が変化してしまう。この変化量がエッチング量すなわち薬液濃度の影響を直接受けてしまうために、薬液濃度のバラつきがそのまま閾値電圧のバラつきとなり、バラつき発生の大きな原因となっていた。
【００１０】
具体的には図３に示すような関係になる。図３は同一のＡＰＭ薬液を繰り返し使用した場合のＡＰＭ（ＳＣ１）洗浄回数と閾値電圧の値の変化をプロットしたグラフである。横軸はＡＰＭによる洗浄回数を示しており、縦軸は洗浄後のデプレッション型ＮＭＯＳトランジスタの閾値電圧の値を示している。
【００１１】
図中（Ａ）は従来の方法で作成した場合の関係を示している。このグラフから分かるように、ＡＰＭ薬液の使用回数が増すほど薬液中のアンモニア濃度が低下して、閾値電圧を変化させてしまう。したがって、閾値電圧バラつきを抑制する場合には、薬液使用回数を制限する方法しかなく、製造コストの増大を招くという問題が生じていた。
【課題を解決するための手段】
【００１２】
そこで、本発明においては、支持基板と埋め込み酸化膜と活性層基板とからなるＳＯＩ基板を用いた、支持基板上に形成してある第１のＭＯＳトランジスタと、活性層基板上に形成してある第２のＭＯＳトランジスタとを含む半導体装置の製造方法において、活性層基板を酸化して埋め込み酸化膜を生成する工程と、支持基板表面に、ＭＯＳトランジスタの閾値電圧を決定するためのチャネルドープを行う工程と、支持基板と活性層基板とを前記埋め込み酸化膜を介して貼り合せる工程と、活性層基板を部分的に除去し埋め込み酸化膜を露出させる工程と、埋め込み酸化膜上にゲート電極を形成する工程と、を含む半導体装置の製造方法とすることにより、上述した問題を解決する。
【００１３】
すなわち、本発明は、ＳＯＩ基板上に形成された半導体装置において、活性層基板上と支持基板上の双方にＭＯＳトランジスタを形成する場合に、支持基板と埋め込み酸化膜との界面にＳＯＩ基板を貼り合せる前にあらかじめチャネルドープをしておくことで、ＡＰＭ洗浄によるシリコンエッチングや熱処理による拡散バラつきの影響を排除して、閾値電圧バラつき抑制に優れたトランジスタの製造方法を提供することができる。
【００１４】
なお、本発明を実施するにあたり、支持基板上に形成されるＭＯＳトランジスタが基準電圧回路を構成するデプレッション型ＮＭＯＳトランジスタであることが好ましい。これは、ボルテージレキュレーター、ボルテージディテクター、Ｌｉ保護ＩＣといったアナログＩＣの精度を決める基準電圧回路に適用することで、そのバラつき抑制効果を最大限に発揮できるためである。
【００１５】
さらに、本発明を実施するにあたり、埋め込み酸化膜の厚さが１００〜１０００Åの範囲内の厚さであることが好ましい。これにより、ＳＯＩ基板としての素子分離効果を維持しつつ、基板上に作成したＭＯＳのゲート酸化膜としても利用することができるためである。
【発明の効果】
【００１６】
以上のように、活性層基板上と支持基板上の双方にＭＯＳトランジスタを形成する場合に、支持基板と埋め込み酸化膜との界面にＳＯＩ基板を貼り合せる前にあらかじめチャネルドープをしておくことで、ＡＰＭ洗浄によるシリコンエッチングや熱処理による拡散バラつきの影響を排除して、閾値電圧バラつき抑制に優れた半導体装置の製造方法を提供するができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る製造方法により製造される半導体装置の概略断面図である。
【図２】本発明に係る製造工程の一実施例を示した図である。
【図３】ＡＰＭ洗浄回数と閾値電圧の関係を示した特性図である。
【図４】（ａ）〜（ｃ）は本発明に係る製造工程の段階を示す概略断面図である。
【図５】（ａ）〜（ｂ）は本発明に係る製造工程の図４に続く工程を示す概略断面図である。
【図６】（ａ）〜（ｂ）は本発明に係る製造工程の図５に続く工程を示す概略断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の半導体装置の製造方法を実施するための形態を、図１〜６を参照して詳細に説明する。
図１は、本発明の製造方法によって製造された半導体装置の概略断面図であり、図２は、本発明の製造方法の工程フローを示す図である。
【００１９】
１．基本構造の説明
図１は、本発明により製造される半導体装置の一実施例である。
図１に示される図は、支持基板上に形成された第１のＭＯＳトランジスタ１と、活性層基板上に形成された第２のＭＯＳトランジスタ２と、からなる。この第１のＭＯＳトランジスタ１は、支持基板３内に形成され、ウェル領域９と、ウェル領域９内であって高濃度不純物領域であるソース・ドレイン領域８と、このソース・ドレイン領域８に隣接する低濃度オフセット領域７と、からなる。また、ＭＯＳトランジスタ１のゲート酸化膜に相当する酸化膜４ａは、ＳＯＩ基板における埋め込み酸化膜４ｂと共通している。さらに、この酸化膜４ａの上にはゲート電極としてのポリシリコン電極６ａが積層されている。
【００２０】
また、第２のＭＯＳトランジスタ２は、いわゆるＳＯＩ基板上に形成されたＭＯＳトランジスタであって、活性層基板５内に形成されている。またこのＭＯＳトランジスタ２は分離酸化膜によって隣接素子と完全に絶縁分離されている。また、ソース・ドレイン領域１１とゲート電極６ｂは第１のＭＯＳトランジスタと共通で形成することもできるし、別々に形成することもできる。
【００２１】
２．チャネル領域の特徴
本発明の特徴は、図１におけるチャネル領域１０の製造方法にある。このチャネル領域１０は、ポリシリコン電極６ａの下部に位置し、閾値電圧を決定するために所定濃度の不純物がドーピングされている領域である。チャネル領域に不純物がドーピングされた後ではＡＰＭ洗浄を行わずに、活性層基板上に形成した酸化膜を貼り付けてゲート酸化膜としている。即ち、活性層基板上に形成した酸化膜は、支持基板上に形成された第１のＭＯＳトランジスタ１のゲート酸化膜となり、支持基板と活性層基板を貼り付けている埋め込み酸化膜ともなっているのである。
【００２２】
本発明によれば、支持基板上のチャンル領域に対してはゲート酸化膜の前にＳｉ表面が露出した状態で、ＡＰＭ洗浄を行わないので、ＡＰＭ洗浄によるＳｉエッチングの影響を排除できる。
【００２３】
製造工程においては活性層基板上にトランジスタを形成するときにゲート酸化の前にＡＰＭ洗浄が施されるが、支持基板上のトランジスタのチャネル領域は埋め込み酸化膜ともなっているゲート酸化膜によって覆われているので、ＡＰＭ洗浄が活性層基板上にトランジスタの閾値電圧に影響を及ぼすことはない。この様子を示したのが図３における（Ｂ）のグラフである。
【００２４】
３．プロセスフローの詳細
図２は本発明の製造方法のプロセスフローであり、図４〜６はその概略断面図である。以下、ＭＯＳプロセスをベースに順次説明していく。図２のプロセスフローにおいて、（Ｓ１）〜（Ｓ３）は貼り合せによるＳＯＩ基板の製造工程にあたり、（Ｓ４）〜（Ｓ７）は、ＭＯＳトランジスタ形成工程にあたる。
【００２５】
３−１．活性層基板酸化工程
まず、図４（ａ）を用いて、活性層基板酸化工程（Ｓ１）を説明する。
活性層基板５は、貼り合せ前の２枚の基板の一方であり、後に形成される第２のＭＯＳトランジスタの素子形成領域にあたるシリコン基板である。この活性層基板酸化工程は、まず埋め込み酸化膜４（４ａ，４ｂ）に相当する酸化膜を生成するために酸化膜生成を行う。このとき酸化膜厚さは任意に設定できるが、本発明においては、第１のＭＯＳトランジスタ１のゲート酸化膜４に相当することから１００〜１０００Åの範囲内の値とすることが好ましい。また、高耐圧領域と低耐圧領域の２つの耐圧領域を形成したいような場合には、パターニング処理を行うことで、部分的に薄膜部分と厚膜部分を作り分けることもできる。
【００２６】
具体的には、例えばウェハ全面を１０００Åで酸化した後、パターニングにより部分的に酸化膜を除去し１００Åで再度酸化する。このように処理することで１００Åの領域と、１０００Åの領域とを作り分けることができる。
【００２７】
３−２．支持基板チャネルドープ工程
続いて本発明の特徴であるチャネル領域を形成するための支持基板へのチャネルドープ工程（Ｓ２）を図４（ｂ）により説明する。この工程は、シリコンの支持基板３に所定の不純物を注入する工程である。その方法は一般的なイオン注入や熱拡散による方法があり、主なドーパントはＡｓ、Ｐｈｏｓ、Ｂｏｒｏｎがある。なお、この注入時には、表面にマスク酸化膜を生成し、マスク酸化膜越しに注入するのが一般的であるが、直接支持基板に注入することもできる。マスク酸化膜越しに注入した場合には、ＡＰＭ洗浄による不純物離脱を防ぐためにマスク酸化膜は除去せず、後の貼り合せ工程に進むことになる。なお、必要があれば図４（ｂ）に示すように、ウェル領域９をこの時点までに形成しておく。
【００２８】
３−３．貼り合せ工程
図４（ｃ）は、活性層基板５と支持基板３とを貼り合せ工程（Ｓ３）である。具体的には、まず、活性層基板５と支持基板３とをそれぞれ表面処理して表面を活性化させる。その後互いを接触させることでファンデルワールス力により接合する。このファンデルワールス力のみでは接合強度としては弱いので、さらに熱処理を加えることで、Ｓｉ−ＯまたはＳｉ−Ｓｉといった原子レベルでの結合ができる。熱処理条件としては、１０００〜１２００℃の熱処理を施すことが必要となる。
【００２９】
その後、活性層基板を所定の厚さまで研磨することでいわゆるＳＯＩ基板が形成される。本発明では、支持基板と埋め込み酸化膜の界面には、この時点で既にＭＯＳトランジスタの閾値電圧を決めるための不純物領域１０が注入された状態にある。
【００３０】
３−４．活性層エッチング工程
図５（ａ）は、活性層基板５の一部をエッチングにより除去して埋め込み酸化膜４を露出させる活性層エッチング工程（Ｓ４）である。露出させる領域は、図１における第１のＭＯＳトランジスタ１を形成する領域であって、この時点で既にチャネルドープがなされているチャネル領域１０が形成されている領域である。
【００３１】
３−５．ゲート形成工程
図５（ｂ）は、第１のＭＯＳトランジスタ１のゲート電極６ａを形成する工程（Ｓ５）である。このゲート電極６ａは第２のＭＯＳトランジスタ２のゲート電極６ｂと同時形成することもできる。その場合には、ゲート電極形成の前に、第２のＭＯＳトランジスタに対して分離酸化膜の形成、ゲート酸化膜の形成、チャネルドープの処理等を施しておく必要がある。通常ゲート電極はポリシリコンにより形成されるが、第１のＭＯＳトランジスタ１のゲート電極６ａには活性層基板を所望の形状にエッチングしたものを利用することも可能である。
【００３２】
３−６．ソース・ドレイン形成工程
図５（ｃ）は、第１のＭＯＳトランジスタ１と第２のＭＯＳトランジスタ２のそれぞれに対して、高濃度不純物領域であるソース・ドレイン領域８、１１を形成する工程（Ｓ６）である。
【００３３】
このとき、ソース・ドレイン領域８及び１１は同時形成することもでき、別々に形成することもできる。特にＳＯＩ基板上のＭＯＳトランジスタ２は、活性層厚さによってはソース・ドレイン領域１１と埋め込み酸化膜４ｂとは接触する構造となる。また、ゲート電極６ａ、６ｂに対してセルフアラインで形成される場合と、オフセットさせてある場合とがあるが、いずれの場合であっても、ＮＭＯＳトランジスタであればＡｓを１００ｋｅＶ、５×１０15／ｃｍ2程度のドーズ量で注入する。
【００３４】
３−７．オフセット領域形成工程
図６（ａ）は、素子耐圧をあげるための一般的な方法である低濃度領域７の形成工程（Ｓ７）である。図６（ａ）においては、第１のＭＯＳトランジスタ１に対してのみ形成する場合を図示しているが、第２のＭＯＳトランジスタ２に対して形成することもできる。このオフセット領域７はポリゲート電極とのアライメント精度が必要となるため、一般的にはポリゲート電極にも注入してセルフアラインで位置決めする方法が用いられる。また、ＮＭＯＳトランジスタであれば、Ｐｈｏｓ、５０〜８０ｋｅＶ、１×１０12〜５×１０12／ｃｍ2程度の範囲で処理される。
【００３５】
また、Ｓ７以降の工程は通常のＣＭＯＳプロセスに従う。すなわち、ゲート電極のシリサイド化、層間絶縁膜の形成、コンタクトホールの形成、メタル配線の形成により、ＣＭＯＳデバイスを形成することができる。
【００３６】
以上の工程により深さ方向の濃度プロファイルが均一化され、閾値電圧ばらつきを改善したトランジスタを含む半導体装置１２を製造することが可能となる。
【符号の説明】
【００３７】
１ 第１のＭＯＳトランジスタ
２ 第２のＭＯＳトランジスタ
３ 支持基板
４ 埋め込み酸化膜（４ａ、４ｂ）
５ 活性層基板
６ ポリシリコンゲート電極（６ａ、６ｂ）
７ オフセット領域（低濃度領域）
８ ソース・ドレイン領域
９ ウェル領域
１０ チャネル領域
１１ ソース・ドレイン領域
１２ 半導体装置
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを含む半導体装置の製造方法に関する。特に、閾値電圧ばらつきの抑制に優れた半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、ボルテージレギュレーターやＬｉ保護ＩＣといったアナログＩＣに求められる性能の一つとして出力電圧、検出電圧の高精度化が挙げられる。出力電圧や検出電圧の特性を決める要素で、特に重要なものは一定電圧を作る基準電圧回路と、その基準電圧回路からの出力を受けるオペアンプ回路と、所望の出力電圧に合わせ込むための分圧抵抗である。高精度化のためにはこれらそれぞれの要素で高精度化することが必要となる。
【０００３】
基準電圧回路とは、出力電圧を決めるための基準となる電圧を形成する回路である。基準電圧回路の最も簡単な構成として、デプレッション型トランジスタとエンハンスメント型トランジスタを直列に接続した、いわゆるＥＤ型基準電圧回路がある。このＥＤ型基準電圧回路の出力電圧は、デプレッションとエンハンスのトランジスタの閾値電圧の和で決まる。よって、基準電圧を高精度化させたい場合には、それを構成するトランジスタの閾値電圧バラつきを低減させれば良いことになる。
【０００４】
次にオペアンプ回路においては、オフセット電圧を小さくすることが考えられる。回路設計上、オペアンプ回路内に存在するペアトランジスタは等しい閾値電圧をもっていることを前提として設計されている。よって、そこに差が生じた場合には、その差が増幅されオフセット電圧として誤差を生じさせてしまう。したがって、オフセット電圧を小さくするためにはペアトランジスタの閾値電圧差を小さくすれば良いことになる。
【０００５】
以上のことから、出力電圧、検出電圧を高精度化させるためには、トランジスタの閾値電圧を高精度化させることが、効果的な方法の一つといえる。閾値電圧は理論上、不純物濃度、ゲート酸化膜容量、フラットバンド電圧がパラメータとなって変化する。その中でもチャネル領域の不純物濃度の影響は顕著である。チャネル領域の不純物濃度は、シリコン基板濃度、ウェル濃度、チャネルドープ濃度のそれぞれの不純物濃度の重ね合せで決定されることから、個々のバラつきを抑えることが必要となる。
【０００６】
その一つの方法として、ウェル濃度バラつきの影響を抑えるために、ウェルの不純物濃度のばらつきに対して相対的に非センシティブな素子は、ウェルの外縁に近くに配置し、センシティブな素子は、ウェルの外縁から遠く、かつ、ウェルの外縁から所定の距離離して配置した半導体装置が開示されている（例えば、特許文献１参照）。
【０００７】
他の方法として、ＳＯＩ基板を用いたＩＣにおいて、チャネルドープの深さ方向のプロファイルを調整することで、活性層厚さバラつきとドーパント濃度バラつきを相殺させることで、閾値電圧バラつきを低減する製造方法が開示されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１２３６１０号公報
【特許文献２】特開２００４−２８９００１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタの閾値電圧を決めるために通常トランジスタのチャネル領域には不純物をドーピングする。従来、この不純物ドーピングは、ゲート酸化膜への注入ダメージを考慮して、通常ゲート酸化膜形成前に行っていた。このような順序で処理した場合の工程順序は、（１）マスク酸化膜の形成（２）イオン注入（３）マスク酸化膜の除去（４）ＡＰＭ（ＳＣ１）洗浄（５）ゲート酸化膜生成の順になる。この場合の問題点は（３）の直後にＳｉ表面が露出することにある。熱処理前のＳｉ表面近傍には不活性な不純物が多く存在している。このような表面にＳｉエッチング効果のあるアンモニア水溶液を作用させた場合、不純物が脱離して、実効的に不純物濃度が変化してしまう。この変化量がエッチング量すなわち薬液濃度の影響を直接受けてしまうために、薬液濃度のバラつきがそのまま閾値電圧のバラつきとなり、バラつき発生の大きな原因となっていた。
【００１０】
具体的には図３に示すような関係になる。図３は同一のＡＰＭ薬液を繰り返し使用した場合のＡＰＭ（ＳＣ１）洗浄回数と閾値電圧の値の変化をプロットしたグラフである。横軸はＡＰＭによる洗浄回数を示しており、縦軸は洗浄後のデプレッション型ＮＭＯＳトランジスタの閾値電圧の値を示している。
【００１１】
図中（Ａ）は従来の方法で作成した場合の関係を示している。このグラフから分かるように、ＡＰＭ薬液の使用回数が増すほど薬液中のアンモニア濃度が低下して、閾値電圧を変化させてしまう。したがって、閾値電圧バラつきを抑制する場合には、薬液使用回数を制限する方法しかなく、製造コストの増大を招くという問題が生じていた。
【課題を解決するための手段】
【００１２】
そこで、本発明においては、支持基板と埋め込み酸化膜と活性層基板とからなるＳＯＩ基板を用いた、支持基板上に形成してある第１のＭＯＳトランジスタと、活性層基板上に形成してある第２のＭＯＳトランジスタとを含む半導体装置の製造方法において、活性層基板を酸化して埋め込み酸化膜を生成する工程と、支持基板表面に、ＭＯＳトランジスタの閾値電圧を決定するためのチャネルドープを行う工程と、支持基板と活性層基板とを前記埋め込み酸化膜を介して貼り合せる工程と、活性層基板を部分的に除去し埋め込み酸化膜を露出させる工程と、埋め込み酸化膜上にゲート電極を形成する工程と、を含む半導体装置の製造方法とすることにより、上述した問題を解決する。
【００１３】
すなわち、本発明は、ＳＯＩ基板上に形成された半導体装置において、活性層基板上と支持基板上の双方にＭＯＳトランジスタを形成する場合に、支持基板と埋め込み酸化膜との界面にＳＯＩ基板を貼り合せる前にあらかじめチャネルドープをしておくことで、ＡＰＭ洗浄によるシリコンエッチングや熱処理による拡散バラつきの影響を排除して、閾値電圧バラつき抑制に優れたトランジスタの製造方法を提供することができる。
【００１４】
なお、本発明を実施するにあたり、支持基板上に形成されるＭＯＳトランジスタが基準電圧回路を構成するデプレッション型ＮＭＯＳトランジスタであることが好ましい。これは、ボルテージレキュレーター、ボルテージディテクター、Ｌｉ保護ＩＣといったアナログＩＣの精度を決める基準電圧回路に適用することで、そのバラつき抑制効果を最大限に発揮できるためである。
【００１５】
さらに、本発明を実施するにあたり、埋め込み酸化膜の厚さが１００〜１０００Åの範囲内の厚さであることが好ましい。これにより、ＳＯＩ基板としての素子分離効果を維持しつつ、基板上に作成したＭＯＳのゲート酸化膜としても利用することができるためである。
【発明の効果】
【００１６】
以上のように、活性層基板上と支持基板上の双方にＭＯＳトランジスタを形成する場合に、支持基板と埋め込み酸化膜との界面にＳＯＩ基板を貼り合せる前にあらかじめチャネルドープをしておくことで、ＡＰＭ洗浄によるシリコンエッチングや熱処理による拡散バラつきの影響を排除して、閾値電圧バラつき抑制に優れた半導体装置の製造方法を提供するができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る製造方法により製造される半導体装置の概略断面図である。
【図２】本発明に係る製造工程の一実施例を示した図である。
【図３】ＡＰＭ洗浄回数と閾値電圧の関係を示した特性図である。
【図４】（ａ）〜（ｃ）は本発明に係る製造工程の段階を示す概略断面図である。
【図５】（ａ）〜（ｂ）は本発明に係る製造工程の図４に続く工程を示す概略断面図である。
【図６】（ａ）〜（ｂ）は本発明に係る製造工程の図５に続く工程を示す概略断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の半導体装置の製造方法を実施するための形態を、図１〜６を参照して詳細に説明する。
図１は、本発明の製造方法によって製造された半導体装置の概略断面図であり、図２は、本発明の製造方法の工程フローを示す図である。
【００１９】
１．基本構造の説明
図１は、本発明により製造される半導体装置の一実施例である。
図１に示される図は、支持基板上に形成された第１のＭＯＳトランジスタ１と、活性層基板上に形成された第２のＭＯＳトランジスタ２と、からなる。この第１のＭＯＳトランジスタ１は、支持基板３内に形成され、ウェル領域９と、ウェル領域９内であって高濃度不純物領域であるソース・ドレイン領域８と、このソース・ドレイン領域８に隣接する低濃度オフセット領域７と、からなる。また、ＭＯＳトランジスタ１のゲート酸化膜に相当する酸化膜４ａは、ＳＯＩ基板における埋め込み酸化膜４ｂと共通している。さらに、この酸化膜４ａの上にはゲート電極としてのポリシリコン電極６ａが積層されている。
【００２０】
また、第２のＭＯＳトランジスタ２は、いわゆるＳＯＩ基板上に形成されたＭＯＳトランジスタであって、活性層基板５内に形成されている。またこのＭＯＳトランジスタ２は分離酸化膜によって隣接素子と完全に絶縁分離されている。また、ソース・ドレイン領域１１とゲート電極６ｂは第１のＭＯＳトランジスタと共通で形成することもできるし、別々に形成することもできる。
【００２１】
２．チャネル領域の特徴
本発明の特徴は、図１におけるチャネル領域１０の製造方法にある。このチャネル領域１０は、ポリシリコン電極６ａの下部に位置し、閾値電圧を決定するために所定濃度の不純物がドーピングされている領域である。チャネル領域に不純物がドーピングされた後ではＡＰＭ洗浄を行わずに、活性層基板上に形成した酸化膜を貼り付けてゲート酸化膜としている。即ち、活性層基板上に形成した酸化膜は、支持基板上に形成された第１のＭＯＳトランジスタ１のゲート酸化膜となり、支持基板と活性層基板を貼り付けている埋め込み酸化膜ともなっているのである。
【００２２】
本発明によれば、支持基板上のチャンル領域に対してはゲート酸化膜の前にＳｉ表面が露出した状態で、ＡＰＭ洗浄を行わないので、ＡＰＭ洗浄によるＳｉエッチングの影響を排除できる。
【００２３】
製造工程においては活性層基板上にトランジスタを形成するときにゲート酸化の前にＡＰＭ洗浄が施されるが、支持基板上のトランジスタのチャネル領域は埋め込み酸化膜ともなっているゲート酸化膜によって覆われているので、ＡＰＭ洗浄が活性層基板上にトランジスタの閾値電圧に影響を及ぼすことはない。この様子を示したのが図３における（Ｂ）のグラフである。
【００２４】
３．プロセスフローの詳細
図２は本発明の製造方法のプロセスフローであり、図４〜６はその概略断面図である。以下、ＭＯＳプロセスをベースに順次説明していく。図２のプロセスフローにおいて、（Ｓ１）〜（Ｓ３）は貼り合せによるＳＯＩ基板の製造工程にあたり、（Ｓ４）〜（Ｓ７）は、ＭＯＳトランジスタ形成工程にあたる。
【００２５】
３−１．活性層基板酸化工程
まず、図４（ａ）を用いて、活性層基板酸化工程（Ｓ１）を説明する。
活性層基板５は、貼り合せ前の２枚の基板の一方であり、後に形成される第２のＭＯＳトランジスタの素子形成領域にあたるシリコン基板である。この活性層基板酸化工程は、まず埋め込み酸化膜４（４ａ，４ｂ）に相当する酸化膜を生成するために酸化膜生成を行う。このとき酸化膜厚さは任意に設定できるが、本発明においては、第１のＭＯＳトランジスタ１のゲート酸化膜４に相当することから１００〜１０００Åの範囲内の値とすることが好ましい。また、高耐圧領域と低耐圧領域の２つの耐圧領域を形成したいような場合には、パターニング処理を行うことで、部分的に薄膜部分と厚膜部分を作り分けることもできる。
【００２６】
具体的には、例えばウェハ全面を１０００Åで酸化した後、パターニングにより部分的に酸化膜を除去し１００Åで再度酸化する。このように処理することで１００Åの領域と、１０００Åの領域とを作り分けることができる。
【００２７】
３−２．支持基板チャネルドープ工程
続いて本発明の特徴であるチャネル領域を形成するための支持基板へのチャネルドープ工程（Ｓ２）を図４（ｂ）により説明する。この工程は、シリコンの支持基板３に所定の不純物を注入する工程である。その方法は一般的なイオン注入や熱拡散による方法があり、主なドーパントはＡｓ、Ｐｈｏｓ、Ｂｏｒｏｎがある。なお、この注入時には、表面にマスク酸化膜を生成し、マスク酸化膜越しに注入するのが一般的であるが、直接支持基板に注入することもできる。マスク酸化膜越しに注入した場合には、ＡＰＭ洗浄による不純物離脱を防ぐためにマスク酸化膜は除去せず、後の貼り合せ工程に進むことになる。なお、必要があれば図４（ｂ）に示すように、ウェル領域９をこの時点までに形成しておく。
【００２８】
３−３．貼り合せ工程
図４（ｃ）は、活性層基板５と支持基板３とを貼り合せ工程（Ｓ３）である。具体的には、まず、活性層基板５と支持基板３とをそれぞれ表面処理して表面を活性化させる。その後互いを接触させることでファンデルワールス力により接合する。このファンデルワールス力のみでは接合強度としては弱いので、さらに熱処理を加えることで、Ｓｉ−ＯまたはＳｉ−Ｓｉといった原子レベルでの結合ができる。熱処理条件としては、１０００〜１２００℃の熱処理を施すことが必要となる。
【００２９】
その後、活性層基板を所定の厚さまで研磨することでいわゆるＳＯＩ基板が形成される。本発明では、支持基板と埋め込み酸化膜の界面には、この時点で既にＭＯＳトランジスタの閾値電圧を決めるための不純物領域１０が注入された状態にある。
【００３０】
３−４．活性層エッチング工程
図５（ａ）は、活性層基板５の一部をエッチングにより除去して埋め込み酸化膜４を露出させる活性層エッチング工程（Ｓ４）である。露出させる領域は、図１における第１のＭＯＳトランジスタ１を形成する領域であって、この時点で既にチャネルドープがなされているチャネル領域１０が形成されている領域である。
【００３１】
３−５．ゲート形成工程
図５（ｂ）は、第１のＭＯＳトランジスタ１のゲート電極６ａを形成する工程（Ｓ５）である。このゲート電極６ａは第２のＭＯＳトランジスタ２のゲート電極６ｂと同時形成することもできる。その場合には、ゲート電極形成の前に、第２のＭＯＳトランジスタに対して分離酸化膜の形成、ゲート酸化膜の形成、チャネルドープの処理等を施しておく必要がある。通常ゲート電極はポリシリコンにより形成されるが、第１のＭＯＳトランジスタ１のゲート電極６ａには活性層基板を所望の形状にエッチングしたものを利用することも可能である。
【００３２】
３−６．ソース・ドレイン形成工程
図５（ｃ）は、第１のＭＯＳトランジスタ１と第２のＭＯＳトランジスタ２のそれぞれに対して、高濃度不純物領域であるソース・ドレイン領域８、１１を形成する工程（Ｓ６）である。
【００３３】
このとき、ソース・ドレイン領域８及び１１は同時形成することもでき、別々に形成することもできる。特にＳＯＩ基板上のＭＯＳトランジスタ２は、活性層厚さによってはソース・ドレイン領域１１と埋め込み酸化膜４ｂとは接触する構造となる。また、ゲート電極６ａ、６ｂに対してセルフアラインで形成される場合と、オフセットさせてある場合とがあるが、いずれの場合であっても、ＮＭＯＳトランジスタであればＡｓを１００ｋｅＶ、５×１０15／ｃｍ2程度のドーズ量で注入する。
【００３４】
３−７．オフセット領域形成工程
図６（ａ）は、素子耐圧をあげるための一般的な方法である低濃度領域７の形成工程（Ｓ７）である。図６（ａ）においては、第１のＭＯＳトランジスタ１に対してのみ形成する場合を図示しているが、第２のＭＯＳトランジスタ２に対して形成することもできる。このオフセット領域７はポリゲート電極とのアライメント精度が必要となるため、一般的にはポリゲート電極にも注入してセルフアラインで位置決めする方法が用いられる。また、ＮＭＯＳトランジスタであれば、Ｐｈｏｓ、５０〜８０ｋｅＶ、１×１０12〜５×１０12／ｃｍ2程度の範囲で処理される。
【００３５】
また、Ｓ７以降の工程は通常のＣＭＯＳプロセスに従う。すなわち、ゲート電極のシリサイド化、層間絶縁膜の形成、コンタクトホールの形成、メタル配線の形成により、ＣＭＯＳデバイスを形成することができる。
【００３６】
以上の工程により深さ方向の濃度プロファイルが均一化され、閾値電圧ばらつきを改善したトランジスタを含む半導体装置１２を製造することが可能となる。
【符号の説明】
【００３７】
１ 第１のＭＯＳトランジスタ
２ 第２のＭＯＳトランジスタ
３ 支持基板
４ 埋め込み酸化膜（４ａ、４ｂ）
５ 活性層基板
６ ポリシリコンゲート電極（６ａ、６ｂ）
７ オフセット領域（低濃度領域）
８ ソース・ドレイン領域
９ ウェル領域
１０ チャネル領域
１１ ソース・ドレイン領域
１２ 半導体装置
【特許請求の範囲】
【請求項１】
活性層基板と支持基板を別々に用意する工程と、
貼り合わせる前に前記活性層基板を酸化して埋め込み酸化膜を生成する工程と、
貼り合わせる前に前記支持基板の表面に、第１のＭＯＳトランジスタの閾値電圧を決定するためのチャネルドープを行う工程と、
前記支持基板と前記活性層基板とを前記埋め込み酸化膜を介して貼り合せる工程と、
貼り合わせた後に前記活性層基板に第２のＭＯＳトランジスタのための分離酸化膜およびゲート酸化膜を形成し、チャネルドープを施す工程と、
貼り合わせた後に前記活性層基板を部分的に除去し埋め込み酸化膜を露出する工程と、
前記露出された埋め込み酸化膜上に前記第１のＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート酸化膜上に前記第２のＭＯＳトランジスタのゲート電極を形成する工程と、
からなる半導体装置の製造方法。
【請求項２】
前記第１のＭＯＳトランジスタが基準電圧回路におけるデプレッション型ＮＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み酸化膜の厚さが１００〜１０００Åの範囲内の厚さであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１のＭＯＳトランジスタのゲート電極と前記第２のＭＯＳトランジスタのゲート電極とは同時に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
活性層基板と支持基板を別々に用意する工程と、
貼り合わせる前に前記活性層基板を酸化して埋め込み酸化膜を生成する工程と、
貼り合わせる前に前記支持基板の表面に、第１のＭＯＳトランジスタの閾値電圧を決定するためのチャネルドープを行う工程と、
前記支持基板と前記活性層基板とを前記埋め込み酸化膜を介して貼り合せる工程と、
貼り合わせた後に前記活性層基板に第２のＭＯＳトランジスタのための分離酸化膜およびゲート酸化膜を形成し、チャネルドープを施す工程と、
貼り合わせた後に前記活性層基板を部分的に除去し埋め込み酸化膜を露出する工程と、
前記露出された埋め込み酸化膜上に前記第１のＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート酸化膜上に前記第２のＭＯＳトランジスタのゲート電極を形成する工程と、
からなる半導体装置の製造方法。
【請求項２】
前記第１のＭＯＳトランジスタが基準電圧回路におけるデプレッション型ＮＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み酸化膜の厚さが１００〜１０００Åの範囲内の厚さであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１のＭＯＳトランジスタのゲート電極と前記第２のＭＯＳトランジスタのゲート電極とは同時に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−８０７９３（Ｐ２０１３−８０７９３Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２１９５１１（Ｐ２０１１−２１９５１１）
【出願日】平成２３年１０月３日（２０１１．１０．３）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月３日（２０１１．１０．３）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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