薄膜トランジスタ、表示装置、及びそれらの製造方法
【課題】信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタ、表示装置、及びそれらの製造方法を提供すること。
【解決手段】本発明の第１の態様にかかる薄膜トランジスタは、基板１上に形成されたゲート電極２と、ＳｉＮ膜からなる第１ゲート絶縁膜３１及び第１ゲート絶縁膜３１上に形成されたＳｉＮ酸化層からなる第２ゲート絶縁膜３３を含み、ゲート電極２を覆うゲート絶縁膜３と、ゲート絶縁膜３を介してゲート電極２の対面に配置され、少なくとも第２ゲート絶縁膜３３と接する界面部に微結晶半導体膜（第１半導体層４１）が形成された半導体層４と、半導体層４上に、オーミックコンタクト膜６を介して形成された、ソース電極７及びドレイン電極８と、を備えるものである。
【解決手段】本発明の第１の態様にかかる薄膜トランジスタは、基板１上に形成されたゲート電極２と、ＳｉＮ膜からなる第１ゲート絶縁膜３１及び第１ゲート絶縁膜３１上に形成されたＳｉＮ酸化層からなる第２ゲート絶縁膜３３を含み、ゲート電極２を覆うゲート絶縁膜３と、ゲート絶縁膜３を介してゲート電極２の対面に配置され、少なくとも第２ゲート絶縁膜３３と接する界面部に微結晶半導体膜（第１半導体層４１）が形成された半導体層４と、半導体層４上に、オーミックコンタクト膜６を介して形成された、ソース電極７及びドレイン電極８と、を備えるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、表示装置、及びそれらの製造方法に関し、特に詳しくはレーザアニールにより結晶化された微結晶半導体膜を備える薄膜トランジスタ、表示装置、及びそれらの製造方法に関する。
【背景技術】
【０００２】
薄型パネルのひとつである液晶表示装置（ＬＣＤ：Liquid Crystal Display）は、低消費電力や小型軽量といったメリットを活かしてパーソナルコンピュータや携帯情報端末機器のモニタ、カーナビゲーション等の車載用のモニタなどに広く用いられている。近年では、ＬＣＤはブラウン管に代わってＴＶ用途としても広く用いられるようになっている。また、有機ＥＬ（Electro-Luminescence）表示装置も、次世代の薄型パネル用デバイスとして用いられるようになってきている。有機ＥＬ表示装置では、自発光型で広視野角、高コントラスト、高速応答といったＬＣＤにはない特徴を活かすことで、ＬＣＤで問題となる視野角やコントラストの制限、動画対応の高速応答への追従が困難といった問題点がクリアされている。
【０００３】
このような表示装置に用いられる薄膜トランジスタ（以下ＴＦＴ：Thin Film Transistor）には、半導体膜を用いたＭＯＳ構造が多く採用されている。ＴＦＴの構造は逆スタガ型（ボトムゲート型）やトップゲート型、ＴＦＴに用いられる半導体膜は非晶質半導体膜であるアモルファスシリコンが主に知られている。
【０００４】
半導体層にアモルファスシリコンを使用したＴＦＴは、閾値電圧の経時変化が発生するという欠点をもっている。これは、アモルファスシリコンからゲート絶縁膜への電子の注入とトラッピング、及びアモルファスシリコン膜中の局在準位密度が増加することが原因である。そこで、この欠点を補うため、あらかじめ閾値電圧の経時変化量を見積もった回路設計を行なっている。また、アモルファスシリコンを使用したＴＦＴは、画素部スイッチング用としてのみ使用でき、ゲートドライバ回路などの周辺回路用には使用できない。そのため、ゲートドライバ回路にはゲートドライバＩＣを外付けしている。したがって、必然的に表示装置の額縁が大きくなってしまうという問題が発生する。
【０００５】
このような問題を解決するために、微結晶半導体膜や多結晶半導体膜などの結晶性半導体膜を半導体層として使用したＴＦＴによって、ゲートドライバ回路を形成するようになってきている。結晶性半導体膜は、非晶質半導体膜に比べて欠陥準位密度が小さいため、閾値電圧の経時変化が発生しない。もしくは、発生しても経時変化量が小さい。
【０００６】
例えば、特許文献１には、画素領域に非晶質半導体膜を用いたＴＦＴ、周辺回路領域に多結晶半導体膜を用いたＴＦＴをそれぞれ形成することによって、用途ごとにＴＦＴを使い分ける技術が開示されている。また、特許文献１では、ゲート絶縁膜としてＳｉＮ膜を形成した後、周辺回路のＴＦＴに対してのみ、この上にＳｉＯ２膜又はＳｉＯＮ膜をレーザ照射により選択的に形成している。
【０００７】
しかしながら、特許文献１の構造では、非晶質半導体膜を用いた画素領域のＴＦＴは、閾値電圧の経時変化が発生してしまう。また、レーザ照射により選択的にＳｉＯ２膜あるいはＳｉＯＮ膜を形成するため、基板面内にある周辺回路領域のＴＦＴの部分をレーザの照射位置に合わせる作業を繰り返し行わなければならず、処理に時間を要する。そのため、生産性の低下を招く恐れがある。
【０００８】
そこで、画素領域と周辺回路領域の両方に結晶性半導体膜を用いたＴＦＴを形成すれば、上記のような問題を回避できる。最近では特に、ゲート絶縁膜と接する半導体膜に微結晶半導体膜を形成し、その上に非晶質半導体膜を形成した積層構造の微結晶シリコンＴＦＴが用いられるようになってきている。以下に、従来の微結晶シリコンＴＦＴの製造方法を、図７及び図８に示す断面構造を参照しながら説明する。図７及び図８は、従来の微結晶シリコンＴＦＴの構成を示す断面図である。
【０００９】
図７及び図８において、ガラスなどにより形成された基板１上にゲート電極２を形成した後、ゲート絶縁膜３を形成する。このゲート絶縁膜３には、図７に示すように、ＳｉＮ膜の単層を適用することが多い。また、ゲート絶縁膜３は、図８に示すように、第１ゲート絶縁膜３１としてＳｉＮ膜を形成した後に、第２ゲート絶縁膜３４としてＳｉＯ２膜を形成した積層構造とすることもできる。ただし、ＳｉＮ膜とＳｉＯ２膜の積層構造とする場合、通常、１００ｎｍ以上の厚い膜厚で第２ゲート絶縁膜３４のＳｉＯ２膜が成膜される。
【００１０】
このように形成したゲート絶縁膜３上に、非晶質半導体膜であるアモルファスシリコン（ａ−Ｓｉ）膜を成膜し、レーザアニール法によりａ−Ｓｉ膜を結晶化させ、微結晶シリコン膜に変換する。これにより、微結晶半導体膜である第１半導体層４１が形成される。次に、第２半導体層４２と、オーミックコンタクト膜６とをこの順に成膜する。第２半導体層４２として、非晶質半導体膜であるａ−Ｓｉ膜を成膜する。オーミックコンタクト膜６として、ｎ型非晶質半導体膜であるｎ型アモルファスシリコン(ｎ−ａ−Ｓｉ)膜を成膜する。その後、オーミックコンタクト膜６、第２半導体層４２、及び第１半導体層４１を所望の形状にパターニングする。
【００１１】
そして、オーミックコンタクト膜６上にソース電極７とドレイン電極８を形成し、これらをマスクとして、オーミックコンタクト膜６の全部とその下の第２半導体層４２の一部をエッチング除去する。これにより、ソース電極７とドレイン電極８との間の第２半導体層４２が露出し、第１半導体層４１の上に第２半導体層４２が積層された積層構造の半導体層４にチャネル領域９が形成される。
【００１２】
続いて、ソース電極７とドレイン電極８を覆う保護膜１０を形成した後、この保護膜１０に、ドレイン電極８まで達するコンタクトホール１１を開口する。そして、コンタクトホール１１を介してドレイン電極８に接続する画素電極１２を、保護膜１０上に形成する。上記製造方法により、微結晶半導体膜上に非晶質半導体膜が積層された積層構造の、逆スタガ型の微結晶半導体シリコンＴＦＴが完成する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平５−１０７５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述したように、従来の微結晶シリコンＴＦＴでは、ゲート絶縁膜３にＳｉＮ膜の単層を適用することが多い。この場合、レーザアニールで非晶質半導体膜を結晶化して微結晶半導体膜を形成すると、図７に示すように、ゲート絶縁膜３と第１半導体層４１との間に、非晶質と微結晶の混在した半導体層である混在層１４が形成されてしまう。
【００１５】
図９は、ＴＦＴ特性の一つであるＩ−Ｖ曲線を示すグラフである。ゲート絶縁膜３にＳｉＮ膜の単層を適用した従来の微結晶シリコンＴＦＴは、この混在層１４の欠陥により、図９の点線で示すように、Ｉ−Ｖ曲線がマイナス側に移動した曲線となる。Ｉ−Ｖ曲線がマイナス側に移動すると電圧が０Ｖでもかなりの電流が流れるため、画素部の表示を正常に動作することができないなどの問題があった。
【００１６】
また、従来の微結晶シリコンＴＦＴでは、ゲート絶縁膜３にＳｉＮ膜とＳｉＯ２膜の積層膜を適用する場合、通常、１００ｎｍ以上の厚い膜厚で上層のＳｉＯ２膜を成膜している。この場合、レーザアニールで非晶質半導体膜を結晶化して微結晶半導体膜を形成しても、ゲート絶縁膜３と第１半導体層４１との間に混在層１４は形成されない。そのため、ゲート絶縁膜３にＳｉＮ膜とＳｉＯ２膜の積層膜を適用した従来の微結晶シリコンＴＦＴは、図９の実線で示すように、Ｉ−Ｖ曲線がマイナス側に移動しない。
【００１７】
しかし、レーザアニールの熱により上層のＳｉＯ２膜が一度溶けて固まるため、図８に示すようにＳｉＯ２膜の表面に凹凸部１５が形成されてしまう。そのため、ＳｉＯ２膜と第１半導体層４１との界面の表面粗さ（表面の凹凸）が大きくなる。特に、ＳｉＯ２膜の膜厚が１００ｎｍ以上と厚い場合は、表面粗さが２０ｎｍ以上と大きくなる。このようにＳｉＯ２膜と第１半導体層４１との界面の表面粗さが大きいと、電界集中などが起こりゲート絶縁耐圧が低下し、ＴＦＴ特性を低下させるなどの問題があった。
【００１８】
本発明は、上記のような問題点を解決するためになされたものであり、信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタ、表示装置、及びそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の第１の態様にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、ＳｉＮ膜及び前記ＳｉＮ膜上に形成されたＳｉＮ酸化層を含み、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記ＳｉＮ酸化層と接する界面部に微結晶半導体膜が形成された半導体層と、前記半導体層上に、オーミックコンタクト膜を介して形成された、ソース電極及びドレイン電極と、を備えるものである。
【００２０】
本発明の第２の態様にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、ＳｉＮ膜及び前記ＳｉＮ膜上に形成された膜厚２０ｎｍ以下のＳｉＯ２膜を含み、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記ＳｉＮ膜と接する界面部に微結晶半導体膜が形成された半導体層と、前記半導体層上に、オーミックコンタクト膜を介して形成された、ソース電極及びドレイン電極と、を備えるものである。
【００２１】
また、本発明の第３の態様にかかる薄膜トランジスタの製造方法は、基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体膜を有する半導体層が設けられた薄膜トランジスタの製造方法であって、前記ゲート電極上にＳｉＮ膜を形成し、前記ＳｉＮ膜の表面にＳｉＮ酸化層を形成して、前記ＳｉＮ膜と前記ＳｉＮ酸化層とを含む前記ゲート絶縁膜を形成する工程と、前記ＳｉＮ酸化層の表面上に直接、非晶質半導体膜を成膜し、前記非晶質半導体膜をレーザアニールで結晶化することによって、前記微結晶半導体膜を形成する工程と、を備えるものである。
【００２２】
また、本発明の第４の態様にかかる薄膜トランジスタの製造方法は、基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体膜を有する半導体層が設けられた薄膜トランジスタの製造方法であって、前記ゲート電極上にＳｉＮ膜を形成し、前記ＳｉＮ膜上に膜厚２０ｎｍ以下のＳｉＯ２膜を形成して、前記ＳｉＮ膜と前記ＳｉＯ２膜とを含む前記ゲート絶縁膜を形成する工程と、前記ＳｉＯ２膜の表面上に直接、非晶質半導体膜を成膜し、前記非晶質半導体膜をレーザアニールで結晶化することによって、前記微結晶半導体膜を形成する工程と、を備えるものである。
【発明の効果】
【００２３】
本発明によれば、信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタ、表示装置、及びそれらの製造方法を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】実施の形態１に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。
【図２】実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図である。
【図３】実施の形態１に係るＴＦＴの構成を示す断面図である。
【図４】実施の形態１に係る表示装置に用いられるＴＦＴアレイ基板の一製造工程を示した断面図である。
【図５】実施の形態１に係る表示装置に用いられるＴＦＴアレイ基板の一製造工程を示した断面図である。
【図６】実施の形態２に係るＴＦＴの構成を示す断面図である。
【図７】従来の微結晶シリコンＴＦＴの構成を示す断面図である。
【図８】従来の微結晶シリコンＴＦＴの構成を示す断面図である。
【図９】ＴＦＴ特性の一つであるＩ−Ｖ曲線を示すグラフである。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００２６】
実施の形態１．
始めに、図１を用いて、本実施の形態１に係る液晶表示装置について説明する。図１は、実施の形態１に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本実施の形態１係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。この液晶表示装置の全体構成については、以下に述べる実施の形態１、２で共通である。
【００２７】
本実施の形態１に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）１０３と複数のソース配線（表示信号線）１０４とが形成されている。複数のゲート配線１０３は平行に設けられている。同様に、複数のソース配線１０４は平行に設けられている。ゲート配線１０３とソース配線１０４とは、互いに交差するように形成されている。隣接するゲート配線１０３とソース配線１０４とで囲まれた領域が画素１０７となる。従って、表示領域１０１では、画素１０７がマトリクス状に配列される。
【００２８】
基板１の額縁領域１０２には、走査信号駆動回路１０５と表示信号駆動回路１０６とが設けられている。ゲート配線１０３は、表示領域１０１から額縁領域１０２まで延設され、基板１の端部で、走査信号駆動回路１０５に接続される。ソース配線１０４も同様に、表示領域１０１から額縁領域１０２まで延設され、基板１の端部で、表示信号駆動回路１０６と接続される。走査信号駆動回路１０５の近傍には、外部配線１０８が接続されている。また、表示信号駆動回路１０６の近傍には、外部配線１０９が接続されている。外部配線１０８、１０９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００２９】
外部配線１０８、１０９を介して走査信号駆動回路１０５、及び表示信号駆動回路１０６に外部からの各種信号が供給される。走査信号駆動回路１０５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１０３に供給する。このゲート信号によって、ゲート配線１０３が順次選択されていく。表示信号駆動回路１０６は外部からの制御信号や、表示データに基づいて表示信号をソース配線１０４に供給する。これにより、表示データに応じた表示電圧を各画素１０７に供給することができる。
【００３０】
画素１０７内には、少なくとも１つのＴＦＴ５０が形成されている。ここで、実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図を、図２に示す。図２はＴＦＴアレイ基板の画素１０７の１つを示している。ＴＦＴ５０は、図２に示すように、ソース配線１０４とゲート配線１０３の交差点近傍に配置される。ＴＦＴ５０の詳細な構成については、後述するが、例えば、このＴＦＴ５０が画素電極１２に表示電圧を供給する。即ち、ゲート配線１０３からゲート電極２に供給されるゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線１０４と接続されたソース電極７から、ＴＦＴ５０の半導体層４を経由して、ドレイン電極８に接続された画素電極１２に表示電圧が印加される。そして、画素電極１２と対向電極との間に、表示電圧に応じた電界が生じる。
【００３１】
また、画素１０７内には、少なくとも１つの保持容量が形成されている。この保持容量により、画素電極１２に表示電圧が印加されない場合でも、画素電極１２の電荷を保持し続けることができる。例えば、保持容量は、画素電極１２と、隣接するゲート配線１０３間に配置された保持容量配線１０３ａと、これらの間に挟まれた絶縁膜とによって構成される。なお、基板１の表面には、配向膜（図示せず）が形成されている。
【００３２】
更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、及び配向膜等が形成されている。なお、対向電極は、基板１側に配置される場合もある。そして、基板１と対向基板との間に液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００３３】
画素電極１２と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００３４】
偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００３５】
続いて、本実施の形態１に係るＴＦＴ５０の構成について、図３を用いて説明する。図３は、実施の形態１に係るＴＦＴ５０の構成を示す断面図である。図３は、図２のIII−III断面を示している。ここでは、ＴＦＴアレイ基板に設けられた画素スイッチング素子用のＴＦＴ５０を例にとって、本実施の形態１のＴＦＴ５０の構成を説明する。
【００３６】
図３において、ガラスや石英等の透明な絶縁性の基板１上に、ゲート電極２が設けられている。例えば、ゲート電極２は、図２に示すように、ゲート配線１０３の一部の領域がゲート電極２として機能するよう、ゲート配線１０３と一体的に形成されている。ゲート電極２は、例えば、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料によって形成されている。ここでは、Ｃｒによって、膜厚約２００ｎｍのゲート電極２が形成されている。
【００３７】
ゲート電極２を覆うように、ゲート絶縁膜３が設けられている。このゲート絶縁膜３は、ＳｉＮ膜からなる第１ゲート絶縁膜３１の上に、ＳｉＮ酸化層からなる第２ゲート絶縁膜３２が積層された積層構造を有している。ここでは、膜厚約４００ｎｍの第１ゲート絶縁膜３１の上に、この第１ゲート絶縁膜３１の酸化層が形成されている。このように、本実施の形態１のゲート絶縁膜３は、第１ゲート絶縁膜３１であるＳｉＮ膜と、第１ゲート絶縁膜３１上に設けられた第２ゲート絶縁膜３２であるＳｉＮ酸化層を含む構成となっている。ゲート絶縁膜３をこのような構成とすることによって、後述する半導体層４との界面に、図７で示した非晶質と微結晶の混在層１４や、図８で示した凹凸部１５が形成されるのを防止することができる。
【００３８】
ゲート絶縁膜３の上には、半導体層４が形成されている。この半導体層４は、ゲート絶縁膜３を介してゲート電極２の対面に設けられている。また、半導体層４は、第２ゲート絶縁膜３２と接する側の界面部に、微結晶半導体膜が形成されている。具体的には、半導体層４は、微結晶半導体膜からなる第１半導体層４１の上に、非晶質半導体膜からなる第２半導体層４２が積層された積層構造を有している。第１半導体層４１は、半導体層４のゲート絶縁膜３側に配設されている。すなわち、第２半導体層４２と第２ゲート絶縁膜３２との間に第１半導体層４１が配設されている。ここでは、例えば、第１半導体層４１として膜厚約６０ｎｍの微結晶シリコン、第２半導体層４２として膜厚約１００ｎｍのアモルファスシリコン（ａ−Ｓｉ）がそれぞれ形成されている。このように、本実施の形態１では、少なくとも第２ゲート絶縁膜３２であるＳｉＮ酸化層と接する界面部に微結晶半導体膜が形成された半導体層４が設けられている。
【００３９】
そして、半導体層４の上に、オーミックコンタクト膜６が設けられている。オーミックコンタクト膜６は、ＴＦＴ５０のチャネル領域９を除く半導体層４上の略全面に配設されている。オーミックコンタクト膜６は、導電性不純物が導入された非晶質半導体層によって形成されている。ここでは、オーミックコンタクト膜６は、例えばリン（Ｐ）等のｎ型不純物が高濃度にドーピングされた非晶質シリコン（ｎ−ａ−Ｓｉ）などによって、約５０ｎｍの膜厚で形成されている。
【００４０】
半導体層４のうち、オーミックコンタクト膜６に対応する半導体層４の領域は、ソース・ドレイン領域となる。具体的には、図３中の左側のオーミックコンタクト膜６に対応する半導体層４の領域がソース領域となる。そして、図３中の右側のオーミックコンタクト膜６に対応する半導体層４の領域がドレイン領域となる。このように、ＴＦＴ５０を構成する半導体層４の両端にはソース・ドレイン領域が形成されている。そして、半導体層４のソース・ドレイン領域に挟まれた領域がチャネル領域９となる。半導体層４のチャネル領域９上には、オーミックコンタクト膜６は形成されていない。
【００４１】
オーミックコンタクト膜６の上に、ソース電極７とドレイン電極８とが形成されている。具体的には、半導体層４のソース領域側のオーミックコンタクト膜６上に、ソース電極７が形成されている。そして、ドレイン領域側のオーミックコンタクト膜６の上に、ドレイン電極８が形成されている。このように、逆スタガ型のＴＦＴ５０が構成されている。そして、ソース電極７及びドレイン電極８は、半導体層４のチャネル領域の外側へ延在するように形成されている。すなわち、ソース電極７及びドレイン電極８は、オーミックコンタクト膜６と同様、半導体層４のチャネル領域上には形成されない。ソース電極７及びドレイン電極８は、例えば、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料によって形成されている。ここでは、Ｃｒによって、膜厚約２００ｎｍのゲート電極２が形成されている。なお、ソース電極７は、図２に示すように、ソース配線１０４から分岐した領域がソース電極７として機能するよう、ソース配線１０４と一体的に形成されていてもよい。
【００４２】
ソース電極７、ドレイン電極８、及び半導体層４を覆うように、保護膜１０が設けられている。この保護膜１０には、ドレイン電極８に到達するコンタクトホール１１が開口されている。ここでは、保護膜１０は、例えば、膜厚約２００ｎｍのＳｉＮ膜によって形成されている。
【００４３】
そして、保護膜１０の上には、コンタクトホール１１を介してドレイン電極８と接続する画素電極１２が設けられている。画素電極１２は、ＩＴＯなどの透明性導電膜によって形成されている。ここでは、例えば膜厚約１００ｎｍのＩＴＯによって、画素電極１２が形成されている。
【００４４】
このように、本実施の形態１のＴＦＴ５０は、基板１上に形成されたゲート電極２と、ＳｉＮ膜からなる第１ゲート絶縁膜３１及び第１ゲート絶縁膜３１上に形成されたＳｉＮ酸化層からなる第２ゲート絶縁膜３３を含むゲート絶縁膜３と、少なくとも第２ゲート絶縁膜３３と接する界面部に微結晶半導体膜（第１半導体層４１）が形成された半導体層４と、半導体層４上に、オーミックコンタクト膜６を介して形成された、ソース電極７及びドレイン電極８と、を備えて構成されている。
【００４５】
続いて、本実施の形態１におけるＴＦＴ５０の製造方法について、図４及び図５を用いて説明する。図４及び図５は、実施の形態１に係る表示装置に用いられるＴＦＴアレイ基板の一製造工程を示した断面図である。
【００４６】
まず初めに、ガラスや石英などの透明な絶縁性の基板１上に、ゲート電極２となる導電膜を成膜する。ゲート電極２となる導電膜には、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。ここでは、スパッタリング法などにより、ゲート電極２となる導電膜としてＣｒを約２００ｎｍの厚さで基板１全面に成膜する。次に、公知の写真製版法により、成膜した導電膜の上にレジストパターンを形成する。そして、このレジストパターンをマスクとしてエッチングを行い、ゲート電極２となる導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、ゲート電極２が形成される。
【００４７】
次に、ゲート電極２を覆うように、ゲート絶縁膜３を形成する。本実施の形態１では、第１ゲート絶縁膜３１の上に、第２ゲート絶縁膜３２が積層された積層構造のゲート絶縁膜３を形成する。具体的には、ＳｉＨ４、ＮＨ３、Ｎ２ガスの混合ガスを用いたプラズマＣＶＤ法などにより、ゲート電極２上に、第１ゲート絶縁膜３１としてＳｉＮ膜を約４００ｎｍの厚さで基板１全面に成膜する。その後、第１ゲート絶縁膜３１表面に、少なくともＯ２又はＮ２Ｏを含むガス用いたプラズマ処理を行って、第１ゲート絶縁膜３１の表面にＳｉＮ酸化層を形成する。すなわち、第１ゲート絶縁膜３１であるＳｉＮ膜の表面上に、第２ゲート絶縁膜３２としてＳｉＮ酸化層を形成する。ここでは、Ｏ２ガスを用いて、Ｏ２プラズマ処理を行う。このようにして、ＳｉＮ膜からなる第１ゲート絶縁膜３１の上に、ＳｉＮ酸化層からなる第２ゲート絶縁膜３２が積層された積層膜がゲート絶縁膜３として形成される。
【００４８】
続いて、ゲート絶縁膜３の上に、第１半導体層４１を形成する。本実施の形態１では、まず、第１半導体層４１を形成するための非晶質半導体膜４１ａを成膜する。例えば、プラズマＣＶＤ法を用いて、非晶質半導体膜４１ａとしてアモルファスシリコンを３０〜１００ｎｍ、好ましくは５０〜７０ｎｍの膜厚で基板１全面に成膜する。ここでは、膜厚約６０ｎｍのアモルファスシリコンを成膜する。これら第１ゲート絶縁膜３１と第２ゲート絶縁膜３２と非晶質半導体膜４１ａの形成は、同一装置あるいは同一チャンバ内にて連続的に行うことが好ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができる。これにより、図４（ａ）に示す構成となる。
【００４９】
なお、非晶質半導体膜４１ａの成膜後に、高温中でアニールを行うことが好ましい。これは、プラズマＣＶＤ法によって成膜した非晶質半導体膜４１ａは膜中に水素が多量に含有されるため、水素量を低減するために行う。ここでは、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、その中で非晶質半導体膜４１ａを成膜した基板１を４５分間保持する。このような処理を行っておくと、後述する非晶質半導体膜４１ａの結晶化の工程において、温度上昇に伴う水素の急激な脱離が起こらず、非晶質半導体膜４１ａの表面荒れが発生することを抑制することができる。
【００５０】
次に、非晶質半導体膜４１ａ表面に形成された自然酸化膜をフッ酸でエッチング除去した後、非晶質半導体膜４１ａを結晶化する。具体的には、窒素などのガスを吹き付けながら、非晶質半導体膜４１ａの上からレーザ光を照射する。非晶質半導体膜４１ａに照射するレーザ光は、所定の光学系を通して線状のビームに変換したものを用いる。ここでは、レーザ光として、ＹＡＧレーザの第２高調波（発振波長：５３２ｎｍ）を用いるが、ＹＡＧレーザの第２高調波の代わりにエキシマレーザをレーザ光として用いてもよい。レーザ光が照射されると、非晶質半導体膜４１ａは一旦溶融した後に結晶化され、微結晶半導体膜へと変換される。例えば、非晶質半導体膜４１ａとして成膜されたアモルファスシリコンは、レーザ光が照射されると、結晶化されて、微結晶シリコンへと変換される。上述したように、窒素を吹きつけながら非晶質半導体膜４１ａにレーザ光を照射すると、微結晶半導体膜の結晶粒界部分に発生する隆起高さを抑制することができる。そのため、第１半導体層４１の表面粗さを３ｎｍ以下程度まで小さくすることができる。これにより、図４（ｂ）に示すように、非晶質半導体膜４１ａが結晶化され、微結晶半導体膜からなる第１半導体層４１が形成される。
【００５１】
このとき、本実施の形態１では、レーザ光の照射される非晶質半導体膜４１ａが、ＳｉＮ酸化層からなる第２ゲート絶縁膜３２の表面上に直接形成されているため、ゲート絶縁膜３との界面に非晶質と微結晶の混在層１４が形成されることを防止できる。すなわち、非晶質半導体膜４１ａ中へＮ取り込み等が発生することなく、非晶質半導体膜４１ａを結晶化するために充分なエネルギー密度でレーザ照射することができる。したがって、ゲート絶縁膜３との界面まで非晶質半導体膜４１ａを結晶化することができ、混在層１４が形成されることを防止できる。さらに、本実施の形態１では、ゲート絶縁膜３が第１ゲート絶縁膜３１の上に、第１ゲート絶縁膜３１の酸化層よりなる第２ゲート絶縁膜３２が積層された積層構造を有し、ゲート絶縁膜３表面にレーザアニールの熱により溶融し凹凸部１５を形成するＳｉＯ２膜を有しないことから、ゲート絶縁膜３と第１半導体層４１との界面に、凹凸部１５が形成されることを防止できる。すなわち、ゲート絶縁膜３と第１半導体層４１との界面の表面粗さを図８に示した従来の微結晶半導体ＴＦＴよりも低減でき、界面状態を向上させることができる。このように、第２ゲート絶縁膜３２は、ゲート絶縁膜３と半導体層４との界面に、図７で示した非晶質と微結晶の混在層１４や、図８で示した凹凸部１５が形成されるのを抑止する抑止膜として機能する。
【００５２】
次に、基板１をフッ酸でエッチングして、結晶化した第１半導体層４１表面に形成された自然酸化膜の除去と、大気雰囲気中に存在するボロンなどに汚染された第１半導体層４１表面の清浄化を行う。その後、第１半導体層４１の上に、非晶質半導体膜からなる第２半導体層４２と、ｎ型不純物を含む非晶質半導体膜からなるオーミックコンタクト膜６を、この順に成膜する。ここでは、例えばプラズマＣＶＤ法を用いて、第２半導体層４２として膜厚約１００ｎｍのアモルファスシリコン（ａ−Ｓｉ）と、オーミックコンタクト膜６として膜厚約５０ｎｍのｎ型アモルファスシリコン（ｎ−ａ−Ｓｉ）とを、順次、基板１全面に成膜する。
【００５３】
次に、公知の写真製版法を用いて、オーミックコンタクト膜６の上に所望の形状のレジストパターンを形成する。そして、このレジストパターンをマスクとして、オーミックコンタクト膜６、第２半導体層４２、及び第１半導体層４１をパターニングする。ここでは、例えばＣＦ４ガスを用いたドライエッチング法により、パターニングを行う。その後、レジストパターンを除去する。これにより、図４（ｃ）に示すように、オーミックコンタクト膜６、第２半導体層４２、及び第１半導体層４１からなる積層膜が島状にパターニングされる。
【００５４】
そして、オーミックコンタクト膜６、第２半導体層４２、及び第１半導体層４１からなる積層膜のパターンを覆うように、ソース電極７及びドレイン電極８となる導電膜を成膜する。ソース電極７及びドレイン電極８となる導電膜には、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。ここでは、スパッタリング法などにより、ソース電極７及びドレイン電極８となる導電膜としてＣｒを約２００ｎｍの厚さで基板１全面に成膜する。次に、公知の写真製版法により、成膜した導電膜の上にレジストパターンを形成する。そして、このレジストパターンをマスクとしてエッチングを行い、この導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図４（ｄ）に示すように、ソース電極７及びドレイン電極８が形成される。
【００５５】
次に、形成したソース電極７及びドレイン電極８をマスクとして、エッチングを行い、オーミックコンタクト膜６を除去する。例えば、ＣＦ４ガスを用いたドライエッチング法により、オーミックコンタクト膜６を深さ方向に全部除去し、さらに第２半導体層４２を深さ方向に一部除去する。すなわち、オーミックコンタクト膜６、第２半導体層４２、及び第１半導体層４１からなる積層膜に対して、ソース電極７及びドレイン電極８をマスクとして用いて、所定のエッチング量だけエッチングを行う。これにより、図５（ｅ）に示すようにソース電極７とドレイン電極８の間の第２半導体層４２が露出し、オーミックコンタクト膜６が、半導体層４のチャネル領域９を挟んでソース領域とドレイン領域とに分離される。このようにして、本実施の形態１のＴＦＴ５０が完成する。
【００５６】
その後、これらの上に、保護膜１０を成膜する。例えば、プラズマＣＶＤ法を用いて、保護膜１０として約２００ｎｍのＳｉＮ膜を基板１全面に成膜する。これにより、ソース電極７、ドレイン電極８、及びＴＦＴ５０のチャネル領域９が保護膜１０に覆われる。次に、公知の写真製版法を用いて、保護膜１０上にレジストパターンを形成する。そして、このレジストパターンをマスクとして保護膜１０のエッチングを行い、ドレイン電極８に到達するコンタクトホール１１を形成する。例えば、ＣＦ４ガスを用いたドライエッチング法により、保護膜１０にコンタクトホール１１を開口する。その後、レジストパターンを除去すると、図５（ｆ）に示す構成となる。
【００５７】
次に、このＴＦＴ５０を画素スイッチング素子として用いる場合には、保護膜１０の上に、画素電極１２となる透明性導電膜を成膜する。画素電極１２となる透明性導電膜には、例えばＩＴＯを用いることができる。例えば、スパッタリング法により、膜厚１００ｎｍのＩＴＯを基板１全面に成膜する。そして、成膜した透明性導電膜上に、公知の写真製版法によりレジストパターンを形成する。そして、このレジストパターンをマスクとしてエッチングを行い、この透明性導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図５（ｇ）に示すように、コンタクトホール１１を介してドレイン電極８に接続する画素電極１２が形成される。以上の工程を経て、本実施の形態にかかる表示装置に用いられるＴＦＴアレイ基板が完成する。
【００５８】
以上のように、本実施の形態１では、ゲート絶縁膜３の半導体層４と接する側に、ＳｉＮ酸化層からなる第２ゲート絶縁膜３２を形成し、その上に直接形成した非晶質半導体膜４１ａにレーザ光を照射して結晶化して、微結晶半導体膜へと変換している。このような方法で結晶化を行うと、ゲート絶縁膜３との界面に非晶質と微結晶の混在層１４が形成されることなく、第１半導体層４１をゲート絶縁膜３との界面まで完全に結晶化しされた微結晶半導体膜とすることができる。そのため、ＴＦＴ特性のＩ−Ｖ曲線は、図９の実線で示したような、マイナス側に移動しない曲線となる。従って、性能の高いＴＦＴ５０を得ることができる。また、ＳｉＮ膜及びＳｉＮ膜上に形成されたＳｉＮ酸化層からなるゲート絶縁膜３と第１半導体層４１との界面における第１半導体層４１の表面粗さを小さくして、界面状態を向上させることができる。従って、ゲート絶縁耐圧の低下を抑止でき、ＴＦＴ５０の信頼性を向上できる。よって、信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタ、表示装置、及びそれらの製造方法を提供できる。
【００５９】
なお、本実施の形態１では、ＴＦＴアレイ基板の画素領域に設けられた画素スイッチング素子用のＴＦＴ５０を例にとって説明したが、このＴＦＴ５０は走査信号駆動回路１０５や表示信号駆動回路１０６などの周辺回路領域に形成されていてもよい。本実施の形態のＴＦＴ５０は、微結晶半導体膜上に非晶質半導体膜が積層された積層構造の微結晶半導体ＴＦＴであるため、素子駆動能力や信頼性が必要となる駆動回路を同一基板上に構成することができる。すなわち、画素スイッチング素子と周辺回路との両方に、本実施の形態１のＴＦＴ５０を形成してもよい。これにより、ドライバＩＣを外付けする必要がないので、狭額縁の表示装置を実現できる。
【００６０】
実施の形態２．
本実施の形態２に係るＴＦＴの構成について、図６を用いて説明する。図６は、実施の形態２に係るＴＦＴ５０の構成を示す断面図である。図６は、図３と同様、図２のIII−III断面に相当する断面を示している。本実施の形態２では、ゲート絶縁膜３の構成が実施の形態１と異なっているのみであり、それ以外の構成については実施の形態１と同様であるため説明を省略する。
【００６１】
図６において、本実施の形態２では、ゲート絶縁膜３が、ＳｉＮ膜からなる第１ゲート絶縁膜３１の上に、膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３が積層された積層構造を有している。すなわち、第１ゲート絶縁膜３１上には、実施の形態１ではＳｉＮ酸化層からなる第２ゲート絶縁膜３２が設けられていたが、これに代えて本実施の形態２では膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３が設けられている。第２ゲート絶縁膜３３の膜厚は、表面粗さをより小さくするため、１０ｎｍ以下であることが好ましい。ここでは、膜厚約３５０ｎｍの第１ゲート絶縁膜３１の上に、膜厚約１０ｎｍの第２ゲート絶縁膜３３が形成されている。
【００６２】
このように、本実施の形態２のゲート絶縁膜３は、第１ゲート絶縁膜３１であるＳｉＮ膜と、第１ゲート絶縁膜３１上に設けられた第２ゲート絶縁膜３３である膜厚２０ｎｍ以下のＳｉＯ２膜を含む構成となっている。実施の形態１では、レーザアニールの熱により溶融し凹凸部１５を形成するＳｉＯ２膜を含まない構成としたが、本実施の形態２のゲート絶縁膜３では、レーザアニールの熱により溶融するＳｉＯ２膜が膜厚２０ｎｍ以下と比較的薄く形成されることから、ＳｉＯ２膜の表面に形成される凹凸部１５は薄いＳｉＯ２膜の更に極表面のみに微細に形成されることとなる。ＳｉＯ２膜を膜厚２０ｎｍ以下とすることによって、少なくとも電界集中によるゲート絶縁耐圧の低下やＴＦＴ特性の低下を引き起こさないレベルまで凹凸部１５を微細化することができる。以上の様に、ゲート絶縁膜３を、膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３を第１ゲート絶縁膜３１の上に設けた構成としたことで、実施の形態１と同様、半導体層４との界面に、図７で示した非晶質と微結晶の混在層１４や、図８で示した様な大きな凹凸部１５が形成されるのを防止し、信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタを得ることができる。すなわち、第２ゲート絶縁膜３３は、実施の形態１の第２ゲート絶縁膜３２と同様、ゲート絶縁膜３と半導体層４との界面に、混在層１４や大きな凹凸部１５が形成されるのを抑止する抑止膜として機能する。
【００６３】
このような構成のＴＦＴ５０の製造方法は、ゲート絶縁膜３の形成工程が実施の形態１と異なるのみであり、それ以外の工程については実施の形態１と同様であるため説明を省略する。ゲート絶縁膜３の形成工程では、第１ゲート絶縁膜３１であるＳｉＮ膜を形成し、続いてこのＳｉＮ膜上に膜厚２０ｎｍ以下のＳｉＯ２膜を第２ゲート絶縁膜３３として形成する。このようにして、ＳｉＮ膜とＳｉＯ２膜とを含むゲート絶縁膜３を形成する。ここでは、ＳｉＨ４、ＮＨ３、Ｎ２ガスの混合ガスを用いたプラズマＣＶＤ法などにより、第１ゲート絶縁膜３１としてＳｉＮ膜を約３５０ｎｍの厚さで基板１全面に成膜する。その後、ＳｉＨ４、Ｎ２Ｏ、Ａｒガスの混合ガスを用いたプラズマＣＶＤ法などにより、第２ゲート絶縁膜３１としてＳｉＯ２膜を約１０ｎｍの厚さで基板１全面に成膜する。これにより、ＳｉＮ膜からなる第１ゲート絶縁膜３１の上に、膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３が積層された積層膜がゲート絶縁膜３として形成される。
【００６４】
その後、ゲート絶縁膜３の上に、実施の形態１と同様にして、第１半導体層４１を形成する。このとき、本実施の形態２では、レーザ光の照射される非晶質半導体膜４１ａが、膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３の上に形成されているため、実施の形態１と同様、ゲート絶縁膜３との界面に非晶質と微結晶の混在層１４が形成されることを防止できる。したがって、ゲート絶縁膜３との界面まで非晶質半導体膜４１ａを結晶化することができ、混在層１４が形成されることを防止できる。また、実施の形態１と同様、ゲート絶縁膜３と第１半導体層４１との界面に、大きな凹凸部１５が形成されることを防止できる。すなわち、ゲート絶縁膜３と第１半導体層４１との界面の表面粗さを図８に示した従来の微結晶ＴＦＴよりも低減でき、界面状態を向上させることができる。このように、第２ゲート絶縁膜３３は、ゲート絶縁膜３と半導体層４との界面に、図７で示した非晶質と微結晶の混在層１４や、図８で示した凹凸部１５が形成されるのを抑止する抑止膜として機能する。以降の工程については、実施の形態１と同様である。
【００６５】
以上のように、本実施の形態２では、ゲート絶縁膜３の半導体層４と接する側に、膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３を形成し、その上に直接形成した非晶質半導体膜４１ａにレーザ光を照射して結晶化して、微結晶半導体膜へと変換している。このような方法で結晶化を行うと、ゲート絶縁膜３との界面に非晶質と微結晶の混在層１４が形成されることなく、第１半導体層４１をゲート絶縁膜３との界面まで完全に結晶化された微結晶半導体膜とすることができる。そのため、ＴＦＴ特性のＩ−Ｖ曲線は、実施の形態１と同様、図９の実線で示したような、マイナス側に移動しない曲線となる。従って、性能の高いＴＦＴ５０を得ることができる。また、ＳｉＮ膜及びＳｉＮ膜上に形成された膜厚２０ｎｍ以下のＳｉＯ２膜からなるゲート絶縁膜３と第１半導体層４１との界面における第１半導体層４１の表面粗さを十分に小さくして、界面状態を向上させることができる。従って、ゲート絶縁耐圧の低下を抑止でき、ＴＦＴ５０の信頼性を向上できる。よって、信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタ、表示装置、及びそれらの製造方法を提供できる。
【００６６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、本発明にかかるＴＦＴ５０を液晶表示装置に適用した例について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。さらに、本発明にかかるＴＦＴ５０は、表示装置に限らず、半導体装置など他のデバイスにおいても好適に適用することができる。
【符号の説明】
【００６７】
１ 基板、２ ゲート電極、３ ゲート絶縁膜、
４ 半導体層、６ オーミックコンタクト膜、
７ ソース電極、８ ドレイン電極、
９ チャネル領域、１０ 保護膜、
１１ コンタクトホール、１２ 画素電極、
１４ 混在層、１５ 凹凸部、
３１ 第１ゲート絶縁膜、
３２、３３、３４ 第２ゲート絶縁膜、
４１ 第１半導体層、４１ａ 非晶質半導体膜
４２ 第２半導体層、５０ ＴＦＴ、
１０１ 表示領域、１０２ 額縁領域、
１０３ ゲート配線、１０３ａ 保持容量配線、
１０４ ソース配線、１０５ 走査信号駆動回路、
１０６ 表示信号駆動回路、１０７画素、
１０８、１０９ 外部配線
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、表示装置、及びそれらの製造方法に関し、特に詳しくはレーザアニールにより結晶化された微結晶半導体膜を備える薄膜トランジスタ、表示装置、及びそれらの製造方法に関する。
【背景技術】
【０００２】
薄型パネルのひとつである液晶表示装置（ＬＣＤ：Liquid Crystal Display）は、低消費電力や小型軽量といったメリットを活かしてパーソナルコンピュータや携帯情報端末機器のモニタ、カーナビゲーション等の車載用のモニタなどに広く用いられている。近年では、ＬＣＤはブラウン管に代わってＴＶ用途としても広く用いられるようになっている。また、有機ＥＬ（Electro-Luminescence）表示装置も、次世代の薄型パネル用デバイスとして用いられるようになってきている。有機ＥＬ表示装置では、自発光型で広視野角、高コントラスト、高速応答といったＬＣＤにはない特徴を活かすことで、ＬＣＤで問題となる視野角やコントラストの制限、動画対応の高速応答への追従が困難といった問題点がクリアされている。
【０００３】
このような表示装置に用いられる薄膜トランジスタ（以下ＴＦＴ：Thin Film Transistor）には、半導体膜を用いたＭＯＳ構造が多く採用されている。ＴＦＴの構造は逆スタガ型（ボトムゲート型）やトップゲート型、ＴＦＴに用いられる半導体膜は非晶質半導体膜であるアモルファスシリコンが主に知られている。
【０００４】
半導体層にアモルファスシリコンを使用したＴＦＴは、閾値電圧の経時変化が発生するという欠点をもっている。これは、アモルファスシリコンからゲート絶縁膜への電子の注入とトラッピング、及びアモルファスシリコン膜中の局在準位密度が増加することが原因である。そこで、この欠点を補うため、あらかじめ閾値電圧の経時変化量を見積もった回路設計を行なっている。また、アモルファスシリコンを使用したＴＦＴは、画素部スイッチング用としてのみ使用でき、ゲートドライバ回路などの周辺回路用には使用できない。そのため、ゲートドライバ回路にはゲートドライバＩＣを外付けしている。したがって、必然的に表示装置の額縁が大きくなってしまうという問題が発生する。
【０００５】
このような問題を解決するために、微結晶半導体膜や多結晶半導体膜などの結晶性半導体膜を半導体層として使用したＴＦＴによって、ゲートドライバ回路を形成するようになってきている。結晶性半導体膜は、非晶質半導体膜に比べて欠陥準位密度が小さいため、閾値電圧の経時変化が発生しない。もしくは、発生しても経時変化量が小さい。
【０００６】
例えば、特許文献１には、画素領域に非晶質半導体膜を用いたＴＦＴ、周辺回路領域に多結晶半導体膜を用いたＴＦＴをそれぞれ形成することによって、用途ごとにＴＦＴを使い分ける技術が開示されている。また、特許文献１では、ゲート絶縁膜としてＳｉＮ膜を形成した後、周辺回路のＴＦＴに対してのみ、この上にＳｉＯ２膜又はＳｉＯＮ膜をレーザ照射により選択的に形成している。
【０００７】
しかしながら、特許文献１の構造では、非晶質半導体膜を用いた画素領域のＴＦＴは、閾値電圧の経時変化が発生してしまう。また、レーザ照射により選択的にＳｉＯ２膜あるいはＳｉＯＮ膜を形成するため、基板面内にある周辺回路領域のＴＦＴの部分をレーザの照射位置に合わせる作業を繰り返し行わなければならず、処理に時間を要する。そのため、生産性の低下を招く恐れがある。
【０００８】
そこで、画素領域と周辺回路領域の両方に結晶性半導体膜を用いたＴＦＴを形成すれば、上記のような問題を回避できる。最近では特に、ゲート絶縁膜と接する半導体膜に微結晶半導体膜を形成し、その上に非晶質半導体膜を形成した積層構造の微結晶シリコンＴＦＴが用いられるようになってきている。以下に、従来の微結晶シリコンＴＦＴの製造方法を、図７及び図８に示す断面構造を参照しながら説明する。図７及び図８は、従来の微結晶シリコンＴＦＴの構成を示す断面図である。
【０００９】
図７及び図８において、ガラスなどにより形成された基板１上にゲート電極２を形成した後、ゲート絶縁膜３を形成する。このゲート絶縁膜３には、図７に示すように、ＳｉＮ膜の単層を適用することが多い。また、ゲート絶縁膜３は、図８に示すように、第１ゲート絶縁膜３１としてＳｉＮ膜を形成した後に、第２ゲート絶縁膜３４としてＳｉＯ２膜を形成した積層構造とすることもできる。ただし、ＳｉＮ膜とＳｉＯ２膜の積層構造とする場合、通常、１００ｎｍ以上の厚い膜厚で第２ゲート絶縁膜３４のＳｉＯ２膜が成膜される。
【００１０】
このように形成したゲート絶縁膜３上に、非晶質半導体膜であるアモルファスシリコン（ａ−Ｓｉ）膜を成膜し、レーザアニール法によりａ−Ｓｉ膜を結晶化させ、微結晶シリコン膜に変換する。これにより、微結晶半導体膜である第１半導体層４１が形成される。次に、第２半導体層４２と、オーミックコンタクト膜６とをこの順に成膜する。第２半導体層４２として、非晶質半導体膜であるａ−Ｓｉ膜を成膜する。オーミックコンタクト膜６として、ｎ型非晶質半導体膜であるｎ型アモルファスシリコン(ｎ−ａ−Ｓｉ)膜を成膜する。その後、オーミックコンタクト膜６、第２半導体層４２、及び第１半導体層４１を所望の形状にパターニングする。
【００１１】
そして、オーミックコンタクト膜６上にソース電極７とドレイン電極８を形成し、これらをマスクとして、オーミックコンタクト膜６の全部とその下の第２半導体層４２の一部をエッチング除去する。これにより、ソース電極７とドレイン電極８との間の第２半導体層４２が露出し、第１半導体層４１の上に第２半導体層４２が積層された積層構造の半導体層４にチャネル領域９が形成される。
【００１２】
続いて、ソース電極７とドレイン電極８を覆う保護膜１０を形成した後、この保護膜１０に、ドレイン電極８まで達するコンタクトホール１１を開口する。そして、コンタクトホール１１を介してドレイン電極８に接続する画素電極１２を、保護膜１０上に形成する。上記製造方法により、微結晶半導体膜上に非晶質半導体膜が積層された積層構造の、逆スタガ型の微結晶半導体シリコンＴＦＴが完成する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平５−１０７５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述したように、従来の微結晶シリコンＴＦＴでは、ゲート絶縁膜３にＳｉＮ膜の単層を適用することが多い。この場合、レーザアニールで非晶質半導体膜を結晶化して微結晶半導体膜を形成すると、図７に示すように、ゲート絶縁膜３と第１半導体層４１との間に、非晶質と微結晶の混在した半導体層である混在層１４が形成されてしまう。
【００１５】
図９は、ＴＦＴ特性の一つであるＩ−Ｖ曲線を示すグラフである。ゲート絶縁膜３にＳｉＮ膜の単層を適用した従来の微結晶シリコンＴＦＴは、この混在層１４の欠陥により、図９の点線で示すように、Ｉ−Ｖ曲線がマイナス側に移動した曲線となる。Ｉ−Ｖ曲線がマイナス側に移動すると電圧が０Ｖでもかなりの電流が流れるため、画素部の表示を正常に動作することができないなどの問題があった。
【００１６】
また、従来の微結晶シリコンＴＦＴでは、ゲート絶縁膜３にＳｉＮ膜とＳｉＯ２膜の積層膜を適用する場合、通常、１００ｎｍ以上の厚い膜厚で上層のＳｉＯ２膜を成膜している。この場合、レーザアニールで非晶質半導体膜を結晶化して微結晶半導体膜を形成しても、ゲート絶縁膜３と第１半導体層４１との間に混在層１４は形成されない。そのため、ゲート絶縁膜３にＳｉＮ膜とＳｉＯ２膜の積層膜を適用した従来の微結晶シリコンＴＦＴは、図９の実線で示すように、Ｉ−Ｖ曲線がマイナス側に移動しない。
【００１７】
しかし、レーザアニールの熱により上層のＳｉＯ２膜が一度溶けて固まるため、図８に示すようにＳｉＯ２膜の表面に凹凸部１５が形成されてしまう。そのため、ＳｉＯ２膜と第１半導体層４１との界面の表面粗さ（表面の凹凸）が大きくなる。特に、ＳｉＯ２膜の膜厚が１００ｎｍ以上と厚い場合は、表面粗さが２０ｎｍ以上と大きくなる。このようにＳｉＯ２膜と第１半導体層４１との界面の表面粗さが大きいと、電界集中などが起こりゲート絶縁耐圧が低下し、ＴＦＴ特性を低下させるなどの問題があった。
【００１８】
本発明は、上記のような問題点を解決するためになされたものであり、信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタ、表示装置、及びそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の第１の態様にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、ＳｉＮ膜及び前記ＳｉＮ膜上に形成されたＳｉＮ酸化層を含み、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記ＳｉＮ酸化層と接する界面部に微結晶半導体膜が形成された半導体層と、前記半導体層上に、オーミックコンタクト膜を介して形成された、ソース電極及びドレイン電極と、を備えるものである。
【００２０】
本発明の第２の態様にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、ＳｉＮ膜及び前記ＳｉＮ膜上に形成された膜厚２０ｎｍ以下のＳｉＯ２膜を含み、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記ＳｉＮ膜と接する界面部に微結晶半導体膜が形成された半導体層と、前記半導体層上に、オーミックコンタクト膜を介して形成された、ソース電極及びドレイン電極と、を備えるものである。
【００２１】
また、本発明の第３の態様にかかる薄膜トランジスタの製造方法は、基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体膜を有する半導体層が設けられた薄膜トランジスタの製造方法であって、前記ゲート電極上にＳｉＮ膜を形成し、前記ＳｉＮ膜の表面にＳｉＮ酸化層を形成して、前記ＳｉＮ膜と前記ＳｉＮ酸化層とを含む前記ゲート絶縁膜を形成する工程と、前記ＳｉＮ酸化層の表面上に直接、非晶質半導体膜を成膜し、前記非晶質半導体膜をレーザアニールで結晶化することによって、前記微結晶半導体膜を形成する工程と、を備えるものである。
【００２２】
また、本発明の第４の態様にかかる薄膜トランジスタの製造方法は、基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体膜を有する半導体層が設けられた薄膜トランジスタの製造方法であって、前記ゲート電極上にＳｉＮ膜を形成し、前記ＳｉＮ膜上に膜厚２０ｎｍ以下のＳｉＯ２膜を形成して、前記ＳｉＮ膜と前記ＳｉＯ２膜とを含む前記ゲート絶縁膜を形成する工程と、前記ＳｉＯ２膜の表面上に直接、非晶質半導体膜を成膜し、前記非晶質半導体膜をレーザアニールで結晶化することによって、前記微結晶半導体膜を形成する工程と、を備えるものである。
【発明の効果】
【００２３】
本発明によれば、信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタ、表示装置、及びそれらの製造方法を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】実施の形態１に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。
【図２】実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図である。
【図３】実施の形態１に係るＴＦＴの構成を示す断面図である。
【図４】実施の形態１に係る表示装置に用いられるＴＦＴアレイ基板の一製造工程を示した断面図である。
【図５】実施の形態１に係る表示装置に用いられるＴＦＴアレイ基板の一製造工程を示した断面図である。
【図６】実施の形態２に係るＴＦＴの構成を示す断面図である。
【図７】従来の微結晶シリコンＴＦＴの構成を示す断面図である。
【図８】従来の微結晶シリコンＴＦＴの構成を示す断面図である。
【図９】ＴＦＴ特性の一つであるＩ−Ｖ曲線を示すグラフである。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００２６】
実施の形態１．
始めに、図１を用いて、本実施の形態１に係る液晶表示装置について説明する。図１は、実施の形態１に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本実施の形態１係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。この液晶表示装置の全体構成については、以下に述べる実施の形態１、２で共通である。
【００２７】
本実施の形態１に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）１０３と複数のソース配線（表示信号線）１０４とが形成されている。複数のゲート配線１０３は平行に設けられている。同様に、複数のソース配線１０４は平行に設けられている。ゲート配線１０３とソース配線１０４とは、互いに交差するように形成されている。隣接するゲート配線１０３とソース配線１０４とで囲まれた領域が画素１０７となる。従って、表示領域１０１では、画素１０７がマトリクス状に配列される。
【００２８】
基板１の額縁領域１０２には、走査信号駆動回路１０５と表示信号駆動回路１０６とが設けられている。ゲート配線１０３は、表示領域１０１から額縁領域１０２まで延設され、基板１の端部で、走査信号駆動回路１０５に接続される。ソース配線１０４も同様に、表示領域１０１から額縁領域１０２まで延設され、基板１の端部で、表示信号駆動回路１０６と接続される。走査信号駆動回路１０５の近傍には、外部配線１０８が接続されている。また、表示信号駆動回路１０６の近傍には、外部配線１０９が接続されている。外部配線１０８、１０９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００２９】
外部配線１０８、１０９を介して走査信号駆動回路１０５、及び表示信号駆動回路１０６に外部からの各種信号が供給される。走査信号駆動回路１０５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１０３に供給する。このゲート信号によって、ゲート配線１０３が順次選択されていく。表示信号駆動回路１０６は外部からの制御信号や、表示データに基づいて表示信号をソース配線１０４に供給する。これにより、表示データに応じた表示電圧を各画素１０７に供給することができる。
【００３０】
画素１０７内には、少なくとも１つのＴＦＴ５０が形成されている。ここで、実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図を、図２に示す。図２はＴＦＴアレイ基板の画素１０７の１つを示している。ＴＦＴ５０は、図２に示すように、ソース配線１０４とゲート配線１０３の交差点近傍に配置される。ＴＦＴ５０の詳細な構成については、後述するが、例えば、このＴＦＴ５０が画素電極１２に表示電圧を供給する。即ち、ゲート配線１０３からゲート電極２に供給されるゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線１０４と接続されたソース電極７から、ＴＦＴ５０の半導体層４を経由して、ドレイン電極８に接続された画素電極１２に表示電圧が印加される。そして、画素電極１２と対向電極との間に、表示電圧に応じた電界が生じる。
【００３１】
また、画素１０７内には、少なくとも１つの保持容量が形成されている。この保持容量により、画素電極１２に表示電圧が印加されない場合でも、画素電極１２の電荷を保持し続けることができる。例えば、保持容量は、画素電極１２と、隣接するゲート配線１０３間に配置された保持容量配線１０３ａと、これらの間に挟まれた絶縁膜とによって構成される。なお、基板１の表面には、配向膜（図示せず）が形成されている。
【００３２】
更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、及び配向膜等が形成されている。なお、対向電極は、基板１側に配置される場合もある。そして、基板１と対向基板との間に液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００３３】
画素電極１２と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００３４】
偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００３５】
続いて、本実施の形態１に係るＴＦＴ５０の構成について、図３を用いて説明する。図３は、実施の形態１に係るＴＦＴ５０の構成を示す断面図である。図３は、図２のIII−III断面を示している。ここでは、ＴＦＴアレイ基板に設けられた画素スイッチング素子用のＴＦＴ５０を例にとって、本実施の形態１のＴＦＴ５０の構成を説明する。
【００３６】
図３において、ガラスや石英等の透明な絶縁性の基板１上に、ゲート電極２が設けられている。例えば、ゲート電極２は、図２に示すように、ゲート配線１０３の一部の領域がゲート電極２として機能するよう、ゲート配線１０３と一体的に形成されている。ゲート電極２は、例えば、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料によって形成されている。ここでは、Ｃｒによって、膜厚約２００ｎｍのゲート電極２が形成されている。
【００３７】
ゲート電極２を覆うように、ゲート絶縁膜３が設けられている。このゲート絶縁膜３は、ＳｉＮ膜からなる第１ゲート絶縁膜３１の上に、ＳｉＮ酸化層からなる第２ゲート絶縁膜３２が積層された積層構造を有している。ここでは、膜厚約４００ｎｍの第１ゲート絶縁膜３１の上に、この第１ゲート絶縁膜３１の酸化層が形成されている。このように、本実施の形態１のゲート絶縁膜３は、第１ゲート絶縁膜３１であるＳｉＮ膜と、第１ゲート絶縁膜３１上に設けられた第２ゲート絶縁膜３２であるＳｉＮ酸化層を含む構成となっている。ゲート絶縁膜３をこのような構成とすることによって、後述する半導体層４との界面に、図７で示した非晶質と微結晶の混在層１４や、図８で示した凹凸部１５が形成されるのを防止することができる。
【００３８】
ゲート絶縁膜３の上には、半導体層４が形成されている。この半導体層４は、ゲート絶縁膜３を介してゲート電極２の対面に設けられている。また、半導体層４は、第２ゲート絶縁膜３２と接する側の界面部に、微結晶半導体膜が形成されている。具体的には、半導体層４は、微結晶半導体膜からなる第１半導体層４１の上に、非晶質半導体膜からなる第２半導体層４２が積層された積層構造を有している。第１半導体層４１は、半導体層４のゲート絶縁膜３側に配設されている。すなわち、第２半導体層４２と第２ゲート絶縁膜３２との間に第１半導体層４１が配設されている。ここでは、例えば、第１半導体層４１として膜厚約６０ｎｍの微結晶シリコン、第２半導体層４２として膜厚約１００ｎｍのアモルファスシリコン（ａ−Ｓｉ）がそれぞれ形成されている。このように、本実施の形態１では、少なくとも第２ゲート絶縁膜３２であるＳｉＮ酸化層と接する界面部に微結晶半導体膜が形成された半導体層４が設けられている。
【００３９】
そして、半導体層４の上に、オーミックコンタクト膜６が設けられている。オーミックコンタクト膜６は、ＴＦＴ５０のチャネル領域９を除く半導体層４上の略全面に配設されている。オーミックコンタクト膜６は、導電性不純物が導入された非晶質半導体層によって形成されている。ここでは、オーミックコンタクト膜６は、例えばリン（Ｐ）等のｎ型不純物が高濃度にドーピングされた非晶質シリコン（ｎ−ａ−Ｓｉ）などによって、約５０ｎｍの膜厚で形成されている。
【００４０】
半導体層４のうち、オーミックコンタクト膜６に対応する半導体層４の領域は、ソース・ドレイン領域となる。具体的には、図３中の左側のオーミックコンタクト膜６に対応する半導体層４の領域がソース領域となる。そして、図３中の右側のオーミックコンタクト膜６に対応する半導体層４の領域がドレイン領域となる。このように、ＴＦＴ５０を構成する半導体層４の両端にはソース・ドレイン領域が形成されている。そして、半導体層４のソース・ドレイン領域に挟まれた領域がチャネル領域９となる。半導体層４のチャネル領域９上には、オーミックコンタクト膜６は形成されていない。
【００４１】
オーミックコンタクト膜６の上に、ソース電極７とドレイン電極８とが形成されている。具体的には、半導体層４のソース領域側のオーミックコンタクト膜６上に、ソース電極７が形成されている。そして、ドレイン領域側のオーミックコンタクト膜６の上に、ドレイン電極８が形成されている。このように、逆スタガ型のＴＦＴ５０が構成されている。そして、ソース電極７及びドレイン電極８は、半導体層４のチャネル領域の外側へ延在するように形成されている。すなわち、ソース電極７及びドレイン電極８は、オーミックコンタクト膜６と同様、半導体層４のチャネル領域上には形成されない。ソース電極７及びドレイン電極８は、例えば、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料によって形成されている。ここでは、Ｃｒによって、膜厚約２００ｎｍのゲート電極２が形成されている。なお、ソース電極７は、図２に示すように、ソース配線１０４から分岐した領域がソース電極７として機能するよう、ソース配線１０４と一体的に形成されていてもよい。
【００４２】
ソース電極７、ドレイン電極８、及び半導体層４を覆うように、保護膜１０が設けられている。この保護膜１０には、ドレイン電極８に到達するコンタクトホール１１が開口されている。ここでは、保護膜１０は、例えば、膜厚約２００ｎｍのＳｉＮ膜によって形成されている。
【００４３】
そして、保護膜１０の上には、コンタクトホール１１を介してドレイン電極８と接続する画素電極１２が設けられている。画素電極１２は、ＩＴＯなどの透明性導電膜によって形成されている。ここでは、例えば膜厚約１００ｎｍのＩＴＯによって、画素電極１２が形成されている。
【００４４】
このように、本実施の形態１のＴＦＴ５０は、基板１上に形成されたゲート電極２と、ＳｉＮ膜からなる第１ゲート絶縁膜３１及び第１ゲート絶縁膜３１上に形成されたＳｉＮ酸化層からなる第２ゲート絶縁膜３３を含むゲート絶縁膜３と、少なくとも第２ゲート絶縁膜３３と接する界面部に微結晶半導体膜（第１半導体層４１）が形成された半導体層４と、半導体層４上に、オーミックコンタクト膜６を介して形成された、ソース電極７及びドレイン電極８と、を備えて構成されている。
【００４５】
続いて、本実施の形態１におけるＴＦＴ５０の製造方法について、図４及び図５を用いて説明する。図４及び図５は、実施の形態１に係る表示装置に用いられるＴＦＴアレイ基板の一製造工程を示した断面図である。
【００４６】
まず初めに、ガラスや石英などの透明な絶縁性の基板１上に、ゲート電極２となる導電膜を成膜する。ゲート電極２となる導電膜には、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。ここでは、スパッタリング法などにより、ゲート電極２となる導電膜としてＣｒを約２００ｎｍの厚さで基板１全面に成膜する。次に、公知の写真製版法により、成膜した導電膜の上にレジストパターンを形成する。そして、このレジストパターンをマスクとしてエッチングを行い、ゲート電極２となる導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、ゲート電極２が形成される。
【００４７】
次に、ゲート電極２を覆うように、ゲート絶縁膜３を形成する。本実施の形態１では、第１ゲート絶縁膜３１の上に、第２ゲート絶縁膜３２が積層された積層構造のゲート絶縁膜３を形成する。具体的には、ＳｉＨ４、ＮＨ３、Ｎ２ガスの混合ガスを用いたプラズマＣＶＤ法などにより、ゲート電極２上に、第１ゲート絶縁膜３１としてＳｉＮ膜を約４００ｎｍの厚さで基板１全面に成膜する。その後、第１ゲート絶縁膜３１表面に、少なくともＯ２又はＮ２Ｏを含むガス用いたプラズマ処理を行って、第１ゲート絶縁膜３１の表面にＳｉＮ酸化層を形成する。すなわち、第１ゲート絶縁膜３１であるＳｉＮ膜の表面上に、第２ゲート絶縁膜３２としてＳｉＮ酸化層を形成する。ここでは、Ｏ２ガスを用いて、Ｏ２プラズマ処理を行う。このようにして、ＳｉＮ膜からなる第１ゲート絶縁膜３１の上に、ＳｉＮ酸化層からなる第２ゲート絶縁膜３２が積層された積層膜がゲート絶縁膜３として形成される。
【００４８】
続いて、ゲート絶縁膜３の上に、第１半導体層４１を形成する。本実施の形態１では、まず、第１半導体層４１を形成するための非晶質半導体膜４１ａを成膜する。例えば、プラズマＣＶＤ法を用いて、非晶質半導体膜４１ａとしてアモルファスシリコンを３０〜１００ｎｍ、好ましくは５０〜７０ｎｍの膜厚で基板１全面に成膜する。ここでは、膜厚約６０ｎｍのアモルファスシリコンを成膜する。これら第１ゲート絶縁膜３１と第２ゲート絶縁膜３２と非晶質半導体膜４１ａの形成は、同一装置あるいは同一チャンバ内にて連続的に行うことが好ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができる。これにより、図４（ａ）に示す構成となる。
【００４９】
なお、非晶質半導体膜４１ａの成膜後に、高温中でアニールを行うことが好ましい。これは、プラズマＣＶＤ法によって成膜した非晶質半導体膜４１ａは膜中に水素が多量に含有されるため、水素量を低減するために行う。ここでは、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、その中で非晶質半導体膜４１ａを成膜した基板１を４５分間保持する。このような処理を行っておくと、後述する非晶質半導体膜４１ａの結晶化の工程において、温度上昇に伴う水素の急激な脱離が起こらず、非晶質半導体膜４１ａの表面荒れが発生することを抑制することができる。
【００５０】
次に、非晶質半導体膜４１ａ表面に形成された自然酸化膜をフッ酸でエッチング除去した後、非晶質半導体膜４１ａを結晶化する。具体的には、窒素などのガスを吹き付けながら、非晶質半導体膜４１ａの上からレーザ光を照射する。非晶質半導体膜４１ａに照射するレーザ光は、所定の光学系を通して線状のビームに変換したものを用いる。ここでは、レーザ光として、ＹＡＧレーザの第２高調波（発振波長：５３２ｎｍ）を用いるが、ＹＡＧレーザの第２高調波の代わりにエキシマレーザをレーザ光として用いてもよい。レーザ光が照射されると、非晶質半導体膜４１ａは一旦溶融した後に結晶化され、微結晶半導体膜へと変換される。例えば、非晶質半導体膜４１ａとして成膜されたアモルファスシリコンは、レーザ光が照射されると、結晶化されて、微結晶シリコンへと変換される。上述したように、窒素を吹きつけながら非晶質半導体膜４１ａにレーザ光を照射すると、微結晶半導体膜の結晶粒界部分に発生する隆起高さを抑制することができる。そのため、第１半導体層４１の表面粗さを３ｎｍ以下程度まで小さくすることができる。これにより、図４（ｂ）に示すように、非晶質半導体膜４１ａが結晶化され、微結晶半導体膜からなる第１半導体層４１が形成される。
【００５１】
このとき、本実施の形態１では、レーザ光の照射される非晶質半導体膜４１ａが、ＳｉＮ酸化層からなる第２ゲート絶縁膜３２の表面上に直接形成されているため、ゲート絶縁膜３との界面に非晶質と微結晶の混在層１４が形成されることを防止できる。すなわち、非晶質半導体膜４１ａ中へＮ取り込み等が発生することなく、非晶質半導体膜４１ａを結晶化するために充分なエネルギー密度でレーザ照射することができる。したがって、ゲート絶縁膜３との界面まで非晶質半導体膜４１ａを結晶化することができ、混在層１４が形成されることを防止できる。さらに、本実施の形態１では、ゲート絶縁膜３が第１ゲート絶縁膜３１の上に、第１ゲート絶縁膜３１の酸化層よりなる第２ゲート絶縁膜３２が積層された積層構造を有し、ゲート絶縁膜３表面にレーザアニールの熱により溶融し凹凸部１５を形成するＳｉＯ２膜を有しないことから、ゲート絶縁膜３と第１半導体層４１との界面に、凹凸部１５が形成されることを防止できる。すなわち、ゲート絶縁膜３と第１半導体層４１との界面の表面粗さを図８に示した従来の微結晶半導体ＴＦＴよりも低減でき、界面状態を向上させることができる。このように、第２ゲート絶縁膜３２は、ゲート絶縁膜３と半導体層４との界面に、図７で示した非晶質と微結晶の混在層１４や、図８で示した凹凸部１５が形成されるのを抑止する抑止膜として機能する。
【００５２】
次に、基板１をフッ酸でエッチングして、結晶化した第１半導体層４１表面に形成された自然酸化膜の除去と、大気雰囲気中に存在するボロンなどに汚染された第１半導体層４１表面の清浄化を行う。その後、第１半導体層４１の上に、非晶質半導体膜からなる第２半導体層４２と、ｎ型不純物を含む非晶質半導体膜からなるオーミックコンタクト膜６を、この順に成膜する。ここでは、例えばプラズマＣＶＤ法を用いて、第２半導体層４２として膜厚約１００ｎｍのアモルファスシリコン（ａ−Ｓｉ）と、オーミックコンタクト膜６として膜厚約５０ｎｍのｎ型アモルファスシリコン（ｎ−ａ−Ｓｉ）とを、順次、基板１全面に成膜する。
【００５３】
次に、公知の写真製版法を用いて、オーミックコンタクト膜６の上に所望の形状のレジストパターンを形成する。そして、このレジストパターンをマスクとして、オーミックコンタクト膜６、第２半導体層４２、及び第１半導体層４１をパターニングする。ここでは、例えばＣＦ４ガスを用いたドライエッチング法により、パターニングを行う。その後、レジストパターンを除去する。これにより、図４（ｃ）に示すように、オーミックコンタクト膜６、第２半導体層４２、及び第１半導体層４１からなる積層膜が島状にパターニングされる。
【００５４】
そして、オーミックコンタクト膜６、第２半導体層４２、及び第１半導体層４１からなる積層膜のパターンを覆うように、ソース電極７及びドレイン電極８となる導電膜を成膜する。ソース電極７及びドレイン電極８となる導電膜には、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。ここでは、スパッタリング法などにより、ソース電極７及びドレイン電極８となる導電膜としてＣｒを約２００ｎｍの厚さで基板１全面に成膜する。次に、公知の写真製版法により、成膜した導電膜の上にレジストパターンを形成する。そして、このレジストパターンをマスクとしてエッチングを行い、この導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図４（ｄ）に示すように、ソース電極７及びドレイン電極８が形成される。
【００５５】
次に、形成したソース電極７及びドレイン電極８をマスクとして、エッチングを行い、オーミックコンタクト膜６を除去する。例えば、ＣＦ４ガスを用いたドライエッチング法により、オーミックコンタクト膜６を深さ方向に全部除去し、さらに第２半導体層４２を深さ方向に一部除去する。すなわち、オーミックコンタクト膜６、第２半導体層４２、及び第１半導体層４１からなる積層膜に対して、ソース電極７及びドレイン電極８をマスクとして用いて、所定のエッチング量だけエッチングを行う。これにより、図５（ｅ）に示すようにソース電極７とドレイン電極８の間の第２半導体層４２が露出し、オーミックコンタクト膜６が、半導体層４のチャネル領域９を挟んでソース領域とドレイン領域とに分離される。このようにして、本実施の形態１のＴＦＴ５０が完成する。
【００５６】
その後、これらの上に、保護膜１０を成膜する。例えば、プラズマＣＶＤ法を用いて、保護膜１０として約２００ｎｍのＳｉＮ膜を基板１全面に成膜する。これにより、ソース電極７、ドレイン電極８、及びＴＦＴ５０のチャネル領域９が保護膜１０に覆われる。次に、公知の写真製版法を用いて、保護膜１０上にレジストパターンを形成する。そして、このレジストパターンをマスクとして保護膜１０のエッチングを行い、ドレイン電極８に到達するコンタクトホール１１を形成する。例えば、ＣＦ４ガスを用いたドライエッチング法により、保護膜１０にコンタクトホール１１を開口する。その後、レジストパターンを除去すると、図５（ｆ）に示す構成となる。
【００５７】
次に、このＴＦＴ５０を画素スイッチング素子として用いる場合には、保護膜１０の上に、画素電極１２となる透明性導電膜を成膜する。画素電極１２となる透明性導電膜には、例えばＩＴＯを用いることができる。例えば、スパッタリング法により、膜厚１００ｎｍのＩＴＯを基板１全面に成膜する。そして、成膜した透明性導電膜上に、公知の写真製版法によりレジストパターンを形成する。そして、このレジストパターンをマスクとしてエッチングを行い、この透明性導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図５（ｇ）に示すように、コンタクトホール１１を介してドレイン電極８に接続する画素電極１２が形成される。以上の工程を経て、本実施の形態にかかる表示装置に用いられるＴＦＴアレイ基板が完成する。
【００５８】
以上のように、本実施の形態１では、ゲート絶縁膜３の半導体層４と接する側に、ＳｉＮ酸化層からなる第２ゲート絶縁膜３２を形成し、その上に直接形成した非晶質半導体膜４１ａにレーザ光を照射して結晶化して、微結晶半導体膜へと変換している。このような方法で結晶化を行うと、ゲート絶縁膜３との界面に非晶質と微結晶の混在層１４が形成されることなく、第１半導体層４１をゲート絶縁膜３との界面まで完全に結晶化しされた微結晶半導体膜とすることができる。そのため、ＴＦＴ特性のＩ−Ｖ曲線は、図９の実線で示したような、マイナス側に移動しない曲線となる。従って、性能の高いＴＦＴ５０を得ることができる。また、ＳｉＮ膜及びＳｉＮ膜上に形成されたＳｉＮ酸化層からなるゲート絶縁膜３と第１半導体層４１との界面における第１半導体層４１の表面粗さを小さくして、界面状態を向上させることができる。従って、ゲート絶縁耐圧の低下を抑止でき、ＴＦＴ５０の信頼性を向上できる。よって、信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタ、表示装置、及びそれらの製造方法を提供できる。
【００５９】
なお、本実施の形態１では、ＴＦＴアレイ基板の画素領域に設けられた画素スイッチング素子用のＴＦＴ５０を例にとって説明したが、このＴＦＴ５０は走査信号駆動回路１０５や表示信号駆動回路１０６などの周辺回路領域に形成されていてもよい。本実施の形態のＴＦＴ５０は、微結晶半導体膜上に非晶質半導体膜が積層された積層構造の微結晶半導体ＴＦＴであるため、素子駆動能力や信頼性が必要となる駆動回路を同一基板上に構成することができる。すなわち、画素スイッチング素子と周辺回路との両方に、本実施の形態１のＴＦＴ５０を形成してもよい。これにより、ドライバＩＣを外付けする必要がないので、狭額縁の表示装置を実現できる。
【００６０】
実施の形態２．
本実施の形態２に係るＴＦＴの構成について、図６を用いて説明する。図６は、実施の形態２に係るＴＦＴ５０の構成を示す断面図である。図６は、図３と同様、図２のIII−III断面に相当する断面を示している。本実施の形態２では、ゲート絶縁膜３の構成が実施の形態１と異なっているのみであり、それ以外の構成については実施の形態１と同様であるため説明を省略する。
【００６１】
図６において、本実施の形態２では、ゲート絶縁膜３が、ＳｉＮ膜からなる第１ゲート絶縁膜３１の上に、膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３が積層された積層構造を有している。すなわち、第１ゲート絶縁膜３１上には、実施の形態１ではＳｉＮ酸化層からなる第２ゲート絶縁膜３２が設けられていたが、これに代えて本実施の形態２では膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３が設けられている。第２ゲート絶縁膜３３の膜厚は、表面粗さをより小さくするため、１０ｎｍ以下であることが好ましい。ここでは、膜厚約３５０ｎｍの第１ゲート絶縁膜３１の上に、膜厚約１０ｎｍの第２ゲート絶縁膜３３が形成されている。
【００６２】
このように、本実施の形態２のゲート絶縁膜３は、第１ゲート絶縁膜３１であるＳｉＮ膜と、第１ゲート絶縁膜３１上に設けられた第２ゲート絶縁膜３３である膜厚２０ｎｍ以下のＳｉＯ２膜を含む構成となっている。実施の形態１では、レーザアニールの熱により溶融し凹凸部１５を形成するＳｉＯ２膜を含まない構成としたが、本実施の形態２のゲート絶縁膜３では、レーザアニールの熱により溶融するＳｉＯ２膜が膜厚２０ｎｍ以下と比較的薄く形成されることから、ＳｉＯ２膜の表面に形成される凹凸部１５は薄いＳｉＯ２膜の更に極表面のみに微細に形成されることとなる。ＳｉＯ２膜を膜厚２０ｎｍ以下とすることによって、少なくとも電界集中によるゲート絶縁耐圧の低下やＴＦＴ特性の低下を引き起こさないレベルまで凹凸部１５を微細化することができる。以上の様に、ゲート絶縁膜３を、膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３を第１ゲート絶縁膜３１の上に設けた構成としたことで、実施の形態１と同様、半導体層４との界面に、図７で示した非晶質と微結晶の混在層１４や、図８で示した様な大きな凹凸部１５が形成されるのを防止し、信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタを得ることができる。すなわち、第２ゲート絶縁膜３３は、実施の形態１の第２ゲート絶縁膜３２と同様、ゲート絶縁膜３と半導体層４との界面に、混在層１４や大きな凹凸部１５が形成されるのを抑止する抑止膜として機能する。
【００６３】
このような構成のＴＦＴ５０の製造方法は、ゲート絶縁膜３の形成工程が実施の形態１と異なるのみであり、それ以外の工程については実施の形態１と同様であるため説明を省略する。ゲート絶縁膜３の形成工程では、第１ゲート絶縁膜３１であるＳｉＮ膜を形成し、続いてこのＳｉＮ膜上に膜厚２０ｎｍ以下のＳｉＯ２膜を第２ゲート絶縁膜３３として形成する。このようにして、ＳｉＮ膜とＳｉＯ２膜とを含むゲート絶縁膜３を形成する。ここでは、ＳｉＨ４、ＮＨ３、Ｎ２ガスの混合ガスを用いたプラズマＣＶＤ法などにより、第１ゲート絶縁膜３１としてＳｉＮ膜を約３５０ｎｍの厚さで基板１全面に成膜する。その後、ＳｉＨ４、Ｎ２Ｏ、Ａｒガスの混合ガスを用いたプラズマＣＶＤ法などにより、第２ゲート絶縁膜３１としてＳｉＯ２膜を約１０ｎｍの厚さで基板１全面に成膜する。これにより、ＳｉＮ膜からなる第１ゲート絶縁膜３１の上に、膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３が積層された積層膜がゲート絶縁膜３として形成される。
【００６４】
その後、ゲート絶縁膜３の上に、実施の形態１と同様にして、第１半導体層４１を形成する。このとき、本実施の形態２では、レーザ光の照射される非晶質半導体膜４１ａが、膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３の上に形成されているため、実施の形態１と同様、ゲート絶縁膜３との界面に非晶質と微結晶の混在層１４が形成されることを防止できる。したがって、ゲート絶縁膜３との界面まで非晶質半導体膜４１ａを結晶化することができ、混在層１４が形成されることを防止できる。また、実施の形態１と同様、ゲート絶縁膜３と第１半導体層４１との界面に、大きな凹凸部１５が形成されることを防止できる。すなわち、ゲート絶縁膜３と第１半導体層４１との界面の表面粗さを図８に示した従来の微結晶ＴＦＴよりも低減でき、界面状態を向上させることができる。このように、第２ゲート絶縁膜３３は、ゲート絶縁膜３と半導体層４との界面に、図７で示した非晶質と微結晶の混在層１４や、図８で示した凹凸部１５が形成されるのを抑止する抑止膜として機能する。以降の工程については、実施の形態１と同様である。
【００６５】
以上のように、本実施の形態２では、ゲート絶縁膜３の半導体層４と接する側に、膜厚２０ｎｍ以下のＳｉＯ２膜からなる第２ゲート絶縁膜３３を形成し、その上に直接形成した非晶質半導体膜４１ａにレーザ光を照射して結晶化して、微結晶半導体膜へと変換している。このような方法で結晶化を行うと、ゲート絶縁膜３との界面に非晶質と微結晶の混在層１４が形成されることなく、第１半導体層４１をゲート絶縁膜３との界面まで完全に結晶化された微結晶半導体膜とすることができる。そのため、ＴＦＴ特性のＩ−Ｖ曲線は、実施の形態１と同様、図９の実線で示したような、マイナス側に移動しない曲線となる。従って、性能の高いＴＦＴ５０を得ることができる。また、ＳｉＮ膜及びＳｉＮ膜上に形成された膜厚２０ｎｍ以下のＳｉＯ２膜からなるゲート絶縁膜３と第１半導体層４１との界面における第１半導体層４１の表面粗さを十分に小さくして、界面状態を向上させることができる。従って、ゲート絶縁耐圧の低下を抑止でき、ＴＦＴ５０の信頼性を向上できる。よって、信頼性が高く、高性能なトランジスタ特性を有する薄膜トランジスタ、表示装置、及びそれらの製造方法を提供できる。
【００６６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、本発明にかかるＴＦＴ５０を液晶表示装置に適用した例について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。さらに、本発明にかかるＴＦＴ５０は、表示装置に限らず、半導体装置など他のデバイスにおいても好適に適用することができる。
【符号の説明】
【００６７】
１ 基板、２ ゲート電極、３ ゲート絶縁膜、
４ 半導体層、６ オーミックコンタクト膜、
７ ソース電極、８ ドレイン電極、
９ チャネル領域、１０ 保護膜、
１１ コンタクトホール、１２ 画素電極、
１４ 混在層、１５ 凹凸部、
３１ 第１ゲート絶縁膜、
３２、３３、３４ 第２ゲート絶縁膜、
４１ 第１半導体層、４１ａ 非晶質半導体膜
４２ 第２半導体層、５０ ＴＦＴ、
１０１ 表示領域、１０２ 額縁領域、
１０３ ゲート配線、１０３ａ 保持容量配線、
１０４ ソース配線、１０５ 走査信号駆動回路、
１０６ 表示信号駆動回路、１０７画素、
１０８、１０９ 外部配線
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
ＳｉＮ膜及び前記ＳｉＮ膜上に形成されたＳｉＮ酸化層を含み、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記ＳｉＮ酸化層と接する界面部に微結晶半導体膜が形成された半導体層と、
前記半導体層上に、オーミックコンタクト膜を介して形成された、ソース電極及びドレイン電極と、を備える薄膜トランジスタ。
【請求項２】
基板上に形成されたゲート電極と、
ＳｉＮ膜及び前記ＳｉＮ膜上に形成された膜厚２０ｎｍ以下のＳｉＯ２膜を含み、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記ＳｉＮ膜と接する界面部に微結晶半導体膜が形成された半導体層と、
前記半導体層上に、オーミックコンタクト膜を介して形成された、ソース電極及びドレイン電極と、を備える薄膜トランジスタ。
【請求項３】
前記ＳｉＯ２膜の膜厚が、１０ｎｍ以下である請求項２に記載の薄膜トランジスタ。
【請求項４】
請求項１乃至３のいずれか１項に記載の薄膜トランジスタを用いた表示装置。
【請求項５】
前記薄膜トランジスタが、画素スイッチング素子と周辺回路とに形成されている請求項４に記載の表示装置。
【請求項６】
基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体膜を有する半導体層が設けられた薄膜トランジスタの製造方法であって、
前記ゲート電極上にＳｉＮ膜を形成し、前記ＳｉＮ膜の表面にＳｉＮ酸化層を形成して、前記ＳｉＮ膜と前記ＳｉＮ酸化層とを含む前記ゲート絶縁膜を形成する工程と、
前記ＳｉＮ酸化層の表面上に直接、非晶質半導体膜を成膜し、前記非晶質半導体膜をレーザアニールで結晶化することによって、前記微結晶半導体膜を形成する工程と、を備える薄膜トランジスタの製造方法。
【請求項７】
前記ゲート絶縁膜を形成する工程では、前記ＳｉＮ膜表面に少なくともＯ２又はＮ２Ｏを用いたプラズマ処理を行うことにより、前記ＳｉＮ酸化層を形成する請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体膜を有する半導体層が設けられた薄膜トランジスタの製造方法であって、
前記ゲート電極上にＳｉＮ膜を形成し、前記ＳｉＮ膜上に膜厚２０ｎｍ以下のＳｉＯ２膜を形成して、前記ＳｉＮ膜と前記ＳｉＯ２膜とを含む前記ゲート絶縁膜を形成する工程と、
前記ＳｉＯ２膜の表面上に直接、非晶質半導体膜を成膜し、前記非晶質半導体膜をレーザアニールで結晶化することによって、前記微結晶半導体膜を形成する工程と、を備える薄膜トランジスタの製造方法。
【請求項９】
前記ゲート絶縁膜を形成する工程では、前記ＳｉＮ膜上に膜厚１０ｎｍ以下の前記ＳｉＯ２膜を形成する請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
請求項６乃至９のいずれか１項に記載の製造方法を用いて画素スイッチング素子と周辺回路とに薄膜トランジスタを形成する表示装置の製造方法。
【請求項１】
基板上に形成されたゲート電極と、
ＳｉＮ膜及び前記ＳｉＮ膜上に形成されたＳｉＮ酸化層を含み、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記ＳｉＮ酸化層と接する界面部に微結晶半導体膜が形成された半導体層と、
前記半導体層上に、オーミックコンタクト膜を介して形成された、ソース電極及びドレイン電極と、を備える薄膜トランジスタ。
【請求項２】
基板上に形成されたゲート電極と、
ＳｉＮ膜及び前記ＳｉＮ膜上に形成された膜厚２０ｎｍ以下のＳｉＯ２膜を含み、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記ＳｉＮ膜と接する界面部に微結晶半導体膜が形成された半導体層と、
前記半導体層上に、オーミックコンタクト膜を介して形成された、ソース電極及びドレイン電極と、を備える薄膜トランジスタ。
【請求項３】
前記ＳｉＯ２膜の膜厚が、１０ｎｍ以下である請求項２に記載の薄膜トランジスタ。
【請求項４】
請求項１乃至３のいずれか１項に記載の薄膜トランジスタを用いた表示装置。
【請求項５】
前記薄膜トランジスタが、画素スイッチング素子と周辺回路とに形成されている請求項４に記載の表示装置。
【請求項６】
基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体膜を有する半導体層が設けられた薄膜トランジスタの製造方法であって、
前記ゲート電極上にＳｉＮ膜を形成し、前記ＳｉＮ膜の表面にＳｉＮ酸化層を形成して、前記ＳｉＮ膜と前記ＳｉＮ酸化層とを含む前記ゲート絶縁膜を形成する工程と、
前記ＳｉＮ酸化層の表面上に直接、非晶質半導体膜を成膜し、前記非晶質半導体膜をレーザアニールで結晶化することによって、前記微結晶半導体膜を形成する工程と、を備える薄膜トランジスタの製造方法。
【請求項７】
前記ゲート絶縁膜を形成する工程では、前記ＳｉＮ膜表面に少なくともＯ２又はＮ２Ｏを用いたプラズマ処理を行うことにより、前記ＳｉＮ酸化層を形成する請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体膜を有する半導体層が設けられた薄膜トランジスタの製造方法であって、
前記ゲート電極上にＳｉＮ膜を形成し、前記ＳｉＮ膜上に膜厚２０ｎｍ以下のＳｉＯ２膜を形成して、前記ＳｉＮ膜と前記ＳｉＯ２膜とを含む前記ゲート絶縁膜を形成する工程と、
前記ＳｉＯ２膜の表面上に直接、非晶質半導体膜を成膜し、前記非晶質半導体膜をレーザアニールで結晶化することによって、前記微結晶半導体膜を形成する工程と、を備える薄膜トランジスタの製造方法。
【請求項９】
前記ゲート絶縁膜を形成する工程では、前記ＳｉＮ膜上に膜厚１０ｎｍ以下の前記ＳｉＯ２膜を形成する請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
請求項６乃至９のいずれか１項に記載の製造方法を用いて画素スイッチング素子と周辺回路とに薄膜トランジスタを形成する表示装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２４５４３８（Ｐ２０１０−２４５４３８Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９４９８７（Ｐ２００９−９４９８７）
【出願日】平成２１年４月９日（２００９．４．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月９日（２００９．４．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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