表示装置
【課題】 駆動薄膜トランジスタの特性のバラツキに起因する、複数の画素間での表示ばらつきを低減し、ムラのない均一な表示を得ることが可能な自発光型表示装置を提供する。
【解決手段】 電流駆動型発光素子を有する複数の画素と、前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる画素内、例えば、互いに隣接する画素内に配置される。前記互いに隣接する前記並列に接続されたn個の薄膜トランジスタの配置方向の両側の画素列の外側の少なくとも一方に、ダミーの画素領域を備える。
【解決手段】 電流駆動型発光素子を有する複数の画素と、前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる画素内、例えば、互いに隣接する画素内に配置される。前記互いに隣接する前記並列に接続されたn個の薄膜トランジスタの配置方向の両側の画素列の外側の少なくとも一方に、ダミーの画素領域を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置に係り、特に、アクティブマトリクス方式の有機エレクトロルミネッセンスディスプレイの構造に関する。
【背景技術】
【0002】
アクティブマトリクス駆動の有機エレクトロルミネッセンスディスプレイ(以下、AMOLEDと記す)は従来の液晶ディスプレイの次の世代のフラットパネルディスプレイとして期待されている。
従来、AMOLEDの画素駆動回路としては、特開2000−163014号公報(第1の従来技術)に開示されているような、有機エレクトロルミネッセンス素子(以下、単に、EL素子という。)に電流を供給するための駆動用の薄膜トランジスタ(以下、EL駆動TFTという)と、EL駆動TFTのゲート電極に接続され、映像信号電圧を保持する保持コンデンサと、前記保持コンデンサに映像信号電圧を供給するためのスイッチ用の薄膜トランジスタ(以下、スイッチTFTという)とからなる2トランジスタ構成の回路がもっとも基本的な画素回路として知られている。
この2トランジスタ構成の基本画素回路の大きな問題として、EL駆動TFTを構成する半導体薄膜(通常は、多結晶シリコン膜が使用される)の結晶性の場所毎のばらつきにより、EL駆動TFTのしきい値電圧(Vth)や移動度(μ)が画素毎にばらつくために生じる画像の不均一性がある。
しきい値電圧や移動度のばらつきは、そのまま、EL素子の駆動電流値のばらつきとなるため、発光強度がばらつき、表示上では微細なムラとなってみえることになる。このような表示ムラは駆動電流値が小さい中間調表示時に特に問題となる。
【0003】
このようなEL駆動TFTの特性のばらつきによる表示不均一を抑制するために、いくつかの手法が考えられている。
例えば、特開平11−219133号公報には、EL駆動TFTのチャネル長およびチャネル幅を、EL駆動TFTを構成する多結晶シリコンの平均的な結晶粒径より十分大きくすることにより、駆動電流値のばらつきを抑制する方法が開示されている。(以下、第2の従来技術という)
また、特開2000−3305027号公報には、EL駆動TFTを、完全にオフか、または完全にオン状態とする2値スイッチとして駆動し、画像の階調表示は発光の時間幅を変えることにより表示する、所謂パルス幅変調による駆動法が開示されている。(以下、第3の従来技術という)
また、特開平11−73158号公報には、単位画素内に複数の発光面積の異なる複数のEL素子を設け、これら複数のEL素子の各々にEL駆動TFTを接続し、EL駆動TFTを、完全にオフかまたは完全にオン状態とする2値スイッチとして駆動して、階調表示を発光面積を変化させることで表示する面積階調方式が開示されている。(以下、第4の従来技術という)
【0004】
また、USP6229506B1には、画素内に4個のTFTを設け、EL駆動TFTのしきい値電圧のばらつきをキャンセルするような回路を構成して、駆動電流のばらつきを低減する方法が開示されている。(以下、第5の従来技術という)
また、特開平8−129359号公報には、各々の画素内で1個のEL素子に対し、複数の階調電流に対応した異なる電流駆動能力を持つ複数のEL駆動TFTを並列に接続し、EL駆動TFTを、完全にオフかまたは完全にオン状態とする2値スイッチとして駆動して、階調表示を複数のEL駆動TFTから供給される階調電流により制御する方法が開示されている。(以下、第6の従来技術という)
また、特開2000−221903号公報には、画素内に2個のEL駆動TFTを並列に設け、EL駆動TFTのしきい値電圧のばらつきを小さくして、駆動電流のばらつきを低減する方法が開示されている。(以下、第7の従来技術という)
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、前述した従来技術には以下のような問題点がある。
第2の従来技術は、場所による多結晶シリコンの結晶性のばらつきを、TFTサイズを大きくすることにより、平均化しようとするものである。しかしながら、TFTサイズを大きくしても画素のピッチより大きくすることは不可能である。
よって、各々の画素を構成するEL素子を駆動するEL駆動TFTの大きさは当該画素のエリア内に制限され、また、多結晶シリコン膜の結晶性は場所によってばらつくのであるから、ある着目した画素内のEL駆動TFTの特性と、これに隣接する画素内のEL駆動TFTの特性の間のばらつきは補償できない。
TFTサイズを大きくすることにより平均化できるのはあくまで、TFTサイズ内の結晶のばらつきだけであることに注意する必要がある。したがって、前述の第2の従来技術では、十分均一な表示特性を得ることは困難である。
【0006】
第3の従来技術による画像表示の均一化効果については、既に実証されており、パルス幅変調駆動はAMOLEDの駆動法として有力な方法の一つではある。
しかしながら、この駆動方法の本質的問題として、階調表示を時間軸上で展開した発光パルスで行うため、擬似輪郭と呼ばれる動画を表示した際の画像のにじみが知られている。
また、デジタル階調に対応した短い信号パルスを処理する必要があることから、駆動回路の動作周波数が高くなり、回路の消費電力が大きくなるのも問題である。
また、通常は簡単な回路ですむ垂直側走査回路が複雑になり回路面積が増大することも問題である。
第4の従来技術は、画像表示の均一化については効果が大きいが、単位画素内にデジタル階調に対応した面積を持つEL素子を形成し、かつ、その各々に対応するEL駆動TFTを形成する必要があることから、多階調化が困難である。
また通常、EL素子は、動作時間と共に発光面積が縮小することが知られているが、発光面積が異なるEL素子を用いると、時間とともに、階調の下位ビットに対応する面積の小さなEL素子から順に劣化していくため、時間とともに正常な階調が困難になるという問題もある。
【0007】
第5の従来技術は、EL駆動TFTのしきい値電圧のキャンセルする回路を設けるために、従来の2トランジスタ構成では不必要な配線が必要となり、開口率低下、製造歩留まり低下が問題となる。
また、キャンセルできるのは、しきい値電圧のばらつきだけであり、移動度のばらつきはそのまま残る。このため、十分な駆動電流の均一化効果が得られないという問題がある。
第6の従来技術は、デジタル階調に対応させた電流駆動能力を持つEL駆動TFTを複数並列に接続するが、これら複数のEL駆動TFTの特性がばらつくと、正常な階調表示が困難となることはあきらかである。また、この方法でも前記複数のEL駆動TFTは1個の画素内に形成するのであるから、複数の画素間の表示ばらつき低減に対しては全く効果がない。
第7の従来技術は、並列接続される2つのEL駆動TFTのうち、片方のEL駆動TFTの特性が変動した場合は、駆動電流のばらつきを低減できるが、2つのEL駆動TFTの特性がともに変動した場合には、駆動電流のばらつきを低減することはできず、しかも、この2つのEL駆動TFTは1個の画素内に形成するのであるから、複数の画素間の表示ばらつき低減に対しては全く効果がない。
【0008】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、駆動薄膜トランジスタの特性のバラツキに起因する、複数の画素間での表示ばらつきを低減し、ムラのない均一な表示を得ることが可能となる技術を提供することにある。
また、本発明の他の目的は、表示装置において、カソード電極の引き出し配線の抵抗による電圧降下と消費電力を低減することが可能となる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【0009】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、各々の画素領域内に配置された電流駆動型発光素子に対し、複数のEL駆動TFTを並列に接続し、複数の電流供給線から前記電流駆動発光素子に電流を供給するとともに、前記複数のEL駆動TFTを複数の画素領域内に、ほぼ画素のピッチに対応する間隔で配置したことを特徴とする。
複数のEL駆動TFTを並列に接続することにより、これら複数のEL駆動TFT間のしきい値電圧や移動度のばらつきに起因する駆動電流のばらつきを平均化することができる。しかしながら、単に、EL駆動TFTを複数として並列にするだけでは、ある画素に対応するEL駆動TFTと、例えば、これに隣接する画素の駆動電流のばらつきが平均化される保証はない。
表示の不均一は、複数の画素のEL駆動TFTの駆動電流のばらつきによるが、これはTFTを構成する半導体膜の結晶性や絶縁膜の膜質の空間的なばらつきに起因する。
【0010】
EL駆動TFTは、画素の配列ピッチと同じ間隔で規則的に配置されているから、駆動電流のばらつきは、画素の配列ピッチのスケールでの半導体膜の結晶性や絶縁膜の膜質の空間的なばらつきに起因するものと考えてよい。
このようなばらつきを平均化するためには、前記複数のEL駆動TFTを画素の配列ピッチで空間的に分散させて配置することが有効である。
よって、各々の画素領域内に配置された電流駆動型発光素子に対し、複数のEL駆動TFTを並列に接続し、複数の電流供給線から前記電流駆動発光素子に電流を供給する構成とし、かつ、前記複数のEL駆動TFTを複数の画素領域内に、ほぼ画素のピッチに対応する間隔で配置することで、各々の画素に対応する電流駆動型発光素子に供給する駆動電流のばらつきを低減でき、表示を均一化することが可能となる。
前記空間的に分布させて配置した複数のEL駆動TFTによる平均化の効果は、並列接続するTFTの数が多いほど大きくなる。
理論的には、駆動電流のばらつきの大きさは、並列数をNとすると、√Nに反比例してNの増大とともに小さくなることが予測される。画素のサイズは限られていることから、現状の薄膜トランジスタ(TFT)の微細加工ルールでは、N=2〜12程度が現実的な値である。
【0011】
また、画素内のTFT数が多くなると、発光に寄与するEL素子の面積を確保することが困難になる。
本発明では、EL駆動TFTの少なくとも一部を覆うように反射層を設け、この反射層上に電流駆動型発光素子を形成することにより、開口率を向上させる。
また、各々の画素領域内に配置された電流駆動型発光素子のカソード電極の引き出し配線には、全画素の発光素子からの電流が流れるため、引き出し配線の低抵抗化は重要である。
本発明では、複数の電流駆動型発光素子のカソード電極と電気的に接続される引き出し配線の、外部接続端子部からコンタクトエリアまでの配線長さを短くして、この引き出し配線の抵抗による電圧降下と電力消費を最小化する。
具体的な例は以下の実施の形態に示す。
【発明の効果】
【0012】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
(1)本発明の自発光型表示装置によれば、ムラのない均一な表示画面を得ることが可能となる。
(2)本発明の自発光型表示装置によれば、カソード電極の引き出し配線の抵抗による電圧降下と消費電力を低減することが可能となる。
【発明を実施するための最良の形態】
【0013】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施の形態1]
図1は、本発明の実施の形態1の表示装置の画素の等価回路を示す回路図であり、図2は、本発明の実施の形態1の表示装置の画素配置を示す平面図である。
本発明に係る自発光型表示装置では、各画素の有機エレクトロルミネッセンス素子(以下、単に、EL素子という。)は、異なる画素領域に設けた3つの駆動用の薄膜トランジスタ(以下、EL駆動TFTという)によって駆動される。
本実施の形態1では、各々のEL駆動TFTを、当該画素と、その右隣と、さらにその右隣の画素内に配置したものである。
図1では、TFTマトリックスの一部である走査信号配線電極(Gm,G(m+1))と、映像信号配線電極(Dn〜D(n+3))、アノード電流供給配線電極(A(n-1)〜A(n+2))で囲まれた3個の画素領域を示している。
【0014】
m行n列目の画素は、走査信号配線電極(Gm,G(m+1))と、映像信号配線電極Dnとアノード電流供給配線電極Anで囲まれた領域で定義される。
各画素内部には、スイッチ用の薄膜トランジスタ(以下、スイッチTFTという。)(Qs(m,n))と、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))と、電荷蓄積容量Cst(m,n)とが形成される。
EL駆動TFT(Qd1(m,n))のドレイン電極には、EL接続配線電極15を介してEL素子OLED(m,n)のアノード電極が接続されている。
m行n列目の画素に属するEL素子OLED(m,n)は、当該画素内のEL駆動TFT(Qd1(m,n))だけでなく、隣接のm行(n+1)列画素内に形成されたEL駆動TFT(Qd2(m,n+1))、並びに、m行(n+2)列画素内に形成されたEL駆動TFT(Qd3(m,n+2))が並列に接続され、3本のアノード電流供給配線電極(An,A(n+1),A(n+2))から電流が供給されるように接続されている。
前記並列に接続された3個のEL駆動TFTのゲート配線電極14は、すべて、m行n列目の画素のスイッチTFT(Qs(m,n))のドレイン電極に接続配線電極12を介して接続されている。
また、前記3個のEL駆動TFTのゲート電極ノードと、アノード電流供給配線電極(A(n+2))の間に電荷蓄積容量Cst(m,n+2)が形成されており、前記ゲート配線電極14の電圧を一定期間保持できるようになっている。
【0015】
本実施の形態では、走査信号配線電極Gが順次走査され、Hレベルとなった走査信号配線電極Gが接続されるスイッチTFT(Qs)がオンとなる。これにより、スイッチTFT(Qs)を介して、映像信号配線電極Dnから映像信号電圧が電荷蓄積容量Cstに供給され、電荷蓄積容量Cstに保持される。
この電荷蓄積容量Cstに保持された映像信号電圧に基づき、各EL駆動TFT(Qd1,Qd2,Qd3)が、1フレームの間、電荷蓄積容量Cstに保持された映像信号電圧に対応する電流をEL素子OLEDに供給する。
これにより、EL素子OLEDが発光し、画像が表示される。
なお、本実施の形態では、各EL駆動TFT(Qd1,Qd2,Qd3)に供給される電流は、単一のEL駆動TFTにより供給される電流とほぼ同じなるように、ゲート長、チャネル長さ、チャネル幅が設定されている。
本実施の形態では、各EL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))はダブルゲート構造とし、各々のゲート長を10μm、トータルチャネル長20μm、チャネル幅を4μmとした。
【0016】
EL駆動TFT(Qd2(m,n+1))、およびEL駆動TFT(Qd3(m,n+2))から、EL素子OLED(m,n)への電流供給は、各EL駆動TFTのソース電極、ドレイン電極を構成するp+型半導体層をそのまま延長し配線として用いることにより行なわれる。
このような構成とすることで、余分なコンタクトスルーホールの形成が不要となるので面積効率が改善され、結果として開口率が向上する。
m行n列目の画素に再度着目すると、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))の内、EL駆動TFT(Qd2(m,n))は、m行(n−1)列目の画素のEL素子OLED(m,n-1)を駆動するために、またEL駆動TFT(Qd3(m,n))は、m行(n−2)列目の画素のEL素子OLED(m,n-2)を駆動するために設けられている。
また、電荷蓄積容量Cst(m,n)はEL駆動TFT(Qd3(m,n))のゲート電極ノードの電位を保持するために設けられている。
EL素子は、前記EL接続配線電極15にコンタクトスルーホールを介して接続されたITO電極(EL素子のアノード電極)13上に、有機絶縁膜23に形成された開口部を介して形成される。
【0017】
本実施の形態1の表示装置のマトリクス表示部の等価回路と駆動回路を含めた表示部全体を示す回路図を図3に示す。
図3に示すように、マトリクス表示部は、G1〜G600からなる600本の走査信号配線電極と、D1R〜D800R,D1G〜D800G,D1B〜D800Bからなる2400本の映像信号配線電極、およびA1R〜A800R,A1G〜A800G,A1B〜A800Bの2400本のアノード電流供給配線電極と、これらの交差する領域内に設けられた画素から構成される。
前記マトリクス表示部は、垂直走査回路VDRVと、映像信号回路HDRVによって駆動され、各画素に配置されるアノード電流供給配線電極は、画素領域外で短絡(ショート)され、外部電源に接続されている。
本実施の形態では、EL駆動TFTを、当該画素と、その右隣の画素と、さらにその右隣の画素内に配置したため、最右端の画素列の外側に2列のダミーの画素領域が設けられる。
【0018】
そして、最右端の画素列の外側の2列のダミーの画素に対応する2つのアノード電流供給配線電極(A02,A03)も設けられる。
このようにすることにより、最右端の画素に対しても、3本のアノード電流供給配線電極から、3個のEL駆動TFTを介して規定の電流を供給することが可能となる。
ここで、図3に示すように、3個のEL駆動TFTが配置される、3個の画素は、EL駆動TFTを製造する際に使用されるレーザのレーザスキャン方向と、同一方向に配置される画素である。
このように、EL駆動TFTを複数の画素領域に分散させて配置し、それらを並列接続して、1個のEL素子を駆動することで、EL駆動TFTの電流が平均化されるため、画素間の駆動電流のばらつきを低減でき、表示の均一性を向上させることが可能となる。
また、1個のEL素子に対して、3本のアノード電流供給配線電極から3個のEL駆動TFTを介して同時に電流を供給することから、アノード電流供給配線電極の断線やEL駆動TFTのオープン不良による表示欠陥に対して冗長性を有するため、製造歩留まりを向上できる効果もある。
【0019】
[実施の形態2]
図4は、本発明の実施の形態2の表示装置の画素の等価回路を示す回路図であり、図5は、本発明の実施の形態2の表示装置の画素配置を示す平面図である。
前述したように、本発明に係る自発光型表示装置では、各画素のEL素子は異なる画素領域に設けた3つのEL駆動TFTによって駆動される。
本実施の形態では、各々のEL駆動TFTを、当該画素とその左右両隣の画素内に配置したものである。
図4は、TFTマトリックスの一部である走査信号配線電極(Gm,G(m+1))と映像信号配線電極(D(n-1)〜D(n+2))、アノード電流供給配線電極(A(n-2)〜A(n+1))で囲まれた3個の画素領域を示している。
m行n列目の画素は、走査信号配線電極(Gm,G(m+1))と、映像信号配線電極Dnとアノード電流供給配線電極Anで囲まれた領域で定義され、その内部には、スイッチTFT(Qs(m,n))と、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))と、電荷蓄積容量Cst(m,n)が形成される。
EL駆動TFT(Qd2(m,n))のドレイン電極には、EL接続配線電極15を介してEL素子OLED(m,n)のアノード電極が接続されている。
【0020】
m行n列目の画素に属するEL素子OLED(m,n)は、当該画素内のEL駆動TFT(Qd2(m,n))だけでなく、隣接のm行(n+1)列画素内に形成されたEL駆動TFT(Qd3(m,n+1))、並びに、m行(n−1)列画素内に形成されたEL駆動TFT(Qd1(m,n-1))が並列に接続され、3本のアノード電流供給配線電極(A(n-1),An,A(n+1))から電流が供給されるように接続されている。
前記並列に接続された3個のEL駆動TFTのゲート配線電極14は、全て、m行n列目の画素のスイッチTFT(Qs(m,n))のドレイン電極に接続配線電極12を介して接続されている。
また、前記3個のEL駆動TFTのゲート電極ノードと、アノード電流供給配線電極A(n+1)の間に電荷蓄積容量Cst(m,n+1)が形成されており、前記ゲート配線電極14の電圧を一定期間保持できるようになっている。
本実施の形態においても、各EL駆動TFT(Qd1,Qd2,Qd3)に供給される電流は、単一のEL駆動TFTにより供給される電流とほぼ同じになるように、ゲート長、チャネル長さ、チャネル幅が設定されている。
本実施の形態では、各EL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))はダブルゲート構造であり、各々のゲート長を10μm、トータルチャネル長20μm、チャネル幅を4μmとした。
【0021】
EL駆動TFT(Qd1(m,n-1))、およびEL駆動TFT(Qd3(m,n+1))から、EL素子OLED(m,n)への電流供給は、各EL駆動TFTのソース電極、ドレイン電極を構成するp+型半導体層をそのまま延長し配線として用いることにより行なわれる。
このような構成とすることで、余分なコンタクトスルーホールの形成が不要となるので面積効率が改善され、結果として開口率が向上する。
m行n列目の画素に再度着目すると、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))の内、EL駆動TFT(Qd1(m,n))は、m行(n+1)列目の画素のEL素子OLED(m,n+1)を駆動するために、またEL駆動TFT(Qd3(m,n))は、m行(n−1)列目の画素のEL素子OLED(m,n-1)を駆動するために設けられている。
また、電荷蓄積容量Cst(m,n)は、EL駆動TFT(Qd3(m,n))のゲート電極ノードの電位を保持するために設けられている。
EL素子は、前記EL接続配線電極15にコンタクトスルーホールを介して接続されたITO電極(EL素子のアノード電極)13上に、有機絶縁膜23に設けた開口部を介して形成される。
【0022】
本実施の形態2の表示装置のマトリクス表示部の等価回路と駆動回路を含めた表示部全体の回路図を図6に示す。
図6に示すように、マトリクス表示部はG1〜G600からなる600本の走査信号配線電極と、D1R〜D800R,D1G〜D800G,D1B〜D800Bからなる2400本の映像信号配線電極と、A1R〜A800R,A1G〜A800G,A1B〜、A800Bの2400本のアノード電流供給配線電極と、これらの交差する領域内に設けられた画素とから構成される。
前記マトリクス表示部は、垂直走査回路VDRVと映像信号回路HDRVによって駆動され、各画素に配置されるアノード電流供給配線電極は、画素領域外で短絡され、外部電源に接続されている。
本実施の形態では、EL駆動TFTを、当該画素と、その左右両隣に配置したため、最左端と最右端の画素列の両側にそれぞれ、ダミーの画素領域が設けられる。
そして、最左端と最右端の画素列の両側に形成されたダミーの画素に対応する2つのアノード電流供給配線電極(A00,A01)も設けられる。
このようにすることにより、左右両端の画素に対しても、3本のアノード電流供給配線電極から、3個のEL駆動TFTを介して規定の電流を供給することが可能となる。
【0023】
このようにEL駆動TFTを、複数の画素領域に分散させて配置し、それらを並列接続して1個のEL素子を駆動することで、EL駆動TFTの電流が平均化されるため、画素間の駆動電流のばらつきを低減でき、表示の均一性を向上させることが可能となる。
また、1個のEL素子に対して3本のアノード電流供給配線電極から3個のEL駆動TFTを介して同時に電流を供給することから、アノード電流供給配線電極の断線やEL駆動TFTのオープン不良による表示欠陥に対して冗長性を有するため、製造歩留まりを向上できる効果もある。
本実施の形態では、並列させるEL駆動TFTの数を3とし、EL駆動TFTを当該画素とその左右両隣の画素内に配置した。
前述の実施の形態と比較すると、両隣りのEL駆動TFT(Qd1(m,n-1))、およびEL駆動TFT(Qd3(m,n+1))から、EL素子OLED(m,n)へのp+型半導体層により構成される電流供給配線電極の長さをほぼ同じにできる。
このことにより、アノード電流供給配線電極A(n-1)と、アノード電流供給配線電極A(n+1)からEL素子OLED(m,n)へ至る、EL駆動TFTおよびp+型半導体層による配線抵抗の和をほぼ同一にできる。
p+型半導体層配線の抵抗は、通常、EL駆動TFTのオン抵抗に比べて低く設計されるため、p+型半導体層配線抵抗のアンバランスは重大な問題にはならないが、配線長が長くなると誤差に成り得る。
本実施の形態のように、EL駆動TFTを両隣の画素内に配置することにより、p+型半導体層配線抵抗のアンバランスによる誤差を最小化することができる。
【0024】
図7は、図5に示すX−X’切断線に沿って切断した断面構造を示す断面図である。
図7に示すように、厚さ0.5mm、歪み温度約670℃の無アルカリガラス基板1の上に、50nmのバッファSi3N4膜200と、100nmのバッファSiO2膜2が形成されている。
これらバッファ絶縁膜(200,2)は、ガラス基板1からのNa等の不純物の拡散を防止する役割を持つ。
バッファSiO2膜2上には、電荷蓄積容量Cst(m,n)に対応する膜厚50nmの多結晶Si(以下、poly−Siと称す。)膜30が形成され、前記poly−Si膜30上には、SiO2からなるゲート絶縁膜20を介して、MoよりなるEL駆動TFTのゲート配線電極14が形成されている。
前記EL駆動TFTのゲート配線電極14上には、SiO2からなる層間絶縁膜21を介して、アノード電流供給配線電極Anが形成されており、このアノード電流供給配線電極Anは、Mo(110a)、Al(110b)、およびMo(110c)からなる3層構造の電極構造とされる。
【0025】
ここで、図7に示すEL駆動TFTのゲート配線電極14は、図5に示すように、EL駆動TFT(Qd3(m,n))のゲート配線電極14が、アノード電流供給配線電極Anと重なるように、アノード電流供給配線電極Anの下側に延長された部分を示し、また、図7に示すpoly−Si膜30は、図5に示すように、アノード電流供給配線電極Anと重なるように形成され、かつ、poly−Si膜30は、コンタクトホール(図5のCH0)を介して、アノード電流供給配線電極Anと電気的に接続されている。
したがって、本実施の形態において、電荷蓄積容量Cst(m,n)は、アノード電流供給配線電極Anとゲート配線電極14との間の層間絶縁膜21により形成される容量素子と、ゲート配線電極14とpoly−Si膜30との間のゲート絶縁膜20により形成される容量素子とで定義される。
このように、電荷蓄積容量Cst(m,n)を、アノード電流供給配線電極Anの下側に形成することで、画素の開口率を向上させることが可能となる。
また、前記アノード電流供給配線電極Anと同一層上には、映像信号配線電極(Dn,D(n+1))も形成されており、映像信号配線電極(Dn,D(n+1))も、Mo(11a)、Al(11b)、およびMo(11c)からなる3層構造の電極構造とされる。
【0026】
これら全体は、膜厚200nmのSi3N4からなる保護絶縁膜22によって被覆され、その上にはインジウム−スズ酸化物(ITO)よりなるアノード電極13が形成されている。
さらに、前記アノード電極13上には、膜厚2μmのポリイミドを主成分とする有機絶縁膜23が形成され、アノード電極13のほぼ中央上で前記有機絶縁膜23に開口部が設けられている。
前記アノード電極13、および有機絶縁膜23の上には、膜厚150nmのトリフェニルジアミン(TPD)からなる正孔輸送層300が形成され、さらにその上にはDCJTBとルブレンをドープした膜厚30nmのトリス(8−ハイドロオキシキノリン)アルミニウム(Alq3)から構成される赤色EL発光層301Rと、膜厚30nmのAlq3からなる電子輸送層(図示せず)が形成されている。
電子輸送層の上層には、膜厚0.8nmのLiFを介して膜厚150nmのAlからなるカソード電極302が形成されている。
発光はアノード電極13から注入される正孔と、カソード電極302から注入される電子が赤色EL発光層301R内で輻射再結合することで生じる。発生した光は、ガラス基板1側に放出される。
これに隣接する画素には、青色EL発光層301Bおよび緑色EL発光層301Gが赤色EL発光層の代わりに形成された青色ドットと緑色ドットが配置されている。
青色EL発光層301Bは、膜厚15nmのBCzVBiをドープしたDPVBi、緑色EL発光層301Gは、膜厚30nmのクマリン540をドープしたAlq3である。
【0027】
図8は、図5に示すY−Y’切断線に沿って切断した断面構造を示す断面図であり、図9は、図5に示すZ−Z’切断線に沿って切断した断面構造を示す断面図である。
前述したように、無アルカリガラス基板1の上50nmのバッファSi3N4膜200と、100nmのバッファSiO2膜2が形成され、その上層にスイッチTFT(Qs(m,n))、およびEL駆動TFT(Qd2(m,n))に対応する膜厚50nmのpoly−Si膜30が形成され、前記poly−Si膜30上には、SiO2からなるゲート絶縁膜20を介して走査信号配線電極Gm、およびEL駆動TFTのゲート配線電極14が形成されている。ここで、走査信号配線電極GmはMoで構成される。
スイッチTFT(Qs(m,n))はN型TFTで構成され、そのソース電極には、層間絶縁膜21に開口したコンタクトスルーホールを介して、映像信号配線電極Dnが接続され、また、ドレイン電極には、同じく接続配線電極12が接続されている。
前述したように、映像信号配線電極Dnは、Mo(11a)、Al(11b)、およびMo(11c)からなる3層構造の電極構造とされ、同様に、接続配線電極12も、Mo(12a)、Al(12b)、およびMo(12c)からなる3層構造の電極構造とされる。
【0028】
接続配線電極12の他方は、やはり層間絶縁膜21に設けたスルーホールを介して、EL駆動TFTのゲート配線電極14に接続されており、映像信号配線電極Dnの信号電圧がスイッチTFT(Qs(m,n))を介して、EL駆動TFTのゲート電極に印加される構成となっている。
一方、EL駆動TFT(Qd2(m,n))は、P型TFTで構成され、そのソース電極には、層間絶縁膜21に開口したコンタクトスルーホールを介して、アノード電流供給配線電極Anが接続されている。
前述したように、アノード電流供給配線電極Anは、Mo(110a)、Al(110b)、およびMo(110c)からなる3層構造の電極構造とされる。
EL駆動TFT(Qd2(m,n))のドレイン電極は、隣接する他の2つのEL駆動TFT(Qd1(m,n-1),Qd3(m,n+1))のドレイン電極と共通化され、EL接続配線電極15に接続されている。
ここで、EL接続配線電極15は、Mo(15a)、Al(15b)、およびMo(15c)からなる3層構造の電極構造とされる。
また、EL接続配線電極15には、膜厚200nmのSi3N4からなる保護絶縁膜22に設けたスルーホールを介してアノード電極13が接続されている。アノード電極13の上層には、前記の層構成を有する有機LEDが形成されている。
【0029】
[実施の形態3]
図10は、本発明の実施の形態3の表示装置の画素の等価回路を示す回路図であり、図11は、本発明の実施の形態3の表示装置の画素配置を示す平面図である。
本実施の形態の自発光型表示装置では、m行n列のEL素子OLED(m,n)の駆動を、m行n列以外に、m行(n−2)列、m行(n−1)列、m行(n+1)列、および、m行(n+2)列の計5個の画素領域内に形成した5個の並列EL駆動TFTにより行う構成としたものである。
並列数を5としたので、より平均化による均一性向上効果が大きく、より均一な表示特性を得ることが可能となる。
【0030】
[実施の形態4]
図12は、本発明の実施の形態4の表示装置の画素の等価回路を示す回路図であり、図13は、本発明の実施の形態4の表示装置の画素配置を示す平面図である。
本実施の形態の自発光型表示装置では、m行n列のEL素子OLED(m,n)の駆動を、m行n列以外に、m行(n+1)列、m行(n+2)列、m行(n+3)列、m行(n+4)列、および、m行(n+5)列の計6個の画素領域内に形成した6個の並列EL駆動TFTにより行う構成としたものである。
並列数を6としたので、より平均化による均一性向上効果が大きく、より均一な表示特性を得ることが可能となる。
また、本実施の形態においては、EL素子からの発光は基板側ではなく、表面側へ取り出す構成を採った。
本実施の形態のように、画素内のTFT数が多くなると、発光に寄与するEL素子の面積を確保することが困難になる。
このような場合には、本実施の形態のような表面側へ光を取り出す構成が有利である。
【0031】
図14は、図13に示すX−X’切断線に沿った断面構造を示す断面図である。
図14に示すように、厚さ0.5mm、歪み温度約670℃の無アルカリガラス基板1の上に、50nmのバッファSi3N4膜200と、100nmのバッファSiO2膜2が形成される。
バッファSiO2膜2上には、電荷蓄積容量Cst(m,n)に対応する膜厚50nmのpoly−Si膜30が形成され、前記poly−Si膜30上には、SiO2からなるゲート絶縁膜20を介して、MoよりなるEL駆動TFTのゲート配線電極14が形成されている。
図14に示すEL駆動TFTのゲート配線電極14は、図13に示すように、EL駆動TFT(Qd3(m,n))のゲート配線電極14が、画素の下側に延長された部分を示し、また、図14に示すpoly−Si膜30は、図13に示すように、コンタクトホールを介して、アノード電流供給配線電極Anと電気的に接続されている。
前記EL駆動TFTのゲート配線電極14上には、SiO2からなる層間絶縁膜21を介して、アノード電流供給配線電極Anが形成されている。このアノード電流供給配線電極Anは、Mo(110a)、Al(110b)、およびMo(110c)からなる3層構造の電極構造とされる。
また、前記アノード電流供給配線電極Anと同一層上には、映像信号配線電極Dnと、反射膜17とが形成されている。映像信号配線電極Dnは、Mo(11a)、Al(11b)、およびMo(11c)からなる3層構造の電極構造とされる、反射膜17も、Mo/Al/Moの3層構造の電極構造とされる。
【0032】
反射膜17は、膜厚200nmのSi3N4からなる保護絶縁膜22に設けられたスルーホール(図13のCH1,CH2)を介してアノード電極13に接続されている。この反射膜17は、例えば、m行n列の画素内における、スイッチTFT、およびEL駆動TFT(Qd1(m,n))が形成される領域を除いた領域に形成される。
反射膜17は、EL素子からの発光を表面側に反射する役目を有するとともに、EL駆動TFT(Qd3(m,n))がオンのときに、poly−Si膜30との間で、電荷蓄積容量Cst(m,n)の一部を構成する。
したがって、本実施の形態において、電荷蓄積容量Cst(m,n)は、ゲート配線電極14とpoly−Si膜30との間のゲート絶縁膜20により形成される容量素子と、反射膜17とpoly−Si膜30との間の層間絶縁膜21により形成される容量素子とで定義される。
これら全体は、膜厚200nmのSi3N4からなる保護絶縁膜22によって被覆され、その上には、インジウム‐スズ酸化物(ITO)よりなるアノード電極13が形成されている。
さらに、前記アノード電極13上には膜厚2μmのポリイミドを主成分とする有機絶縁膜23が形成され、アノード電極13のほぼ中央上で前記有機絶縁膜23に開口部が設けられている。
前記アノード電極13、および有機絶縁膜23の上には、膜厚150nmのトリフェニルジアミン(TPD)からなる正孔輸送層300が形成され、さらにその上にはDCJTBとルブレンをドープした膜厚30nmのトリス(8−ハイドロオキシキノリン)アルミニウム(Alq3)から構成される赤色EL発光層301Rと、膜厚30nmのAlq3からなる電子輸送層(図示せず)が形成されている。
【0033】
電子輸送層の上層には、膜厚0.8nmのLiFを介して、膜厚7nmの2,9−ジメチル−4,7ジフェニル−1,10−フェナントロリン(BCP)と膜厚77nmのITOが形成され、透明なカソード電極302を構成している。
発光は、アノード電極13から注入される正孔と、カソード電極302から注入される電子が、赤色EL発光層301R内で輻射再結合することで生じる。発生した光は透明なカソード電極側に放出される。
これに隣接する画素には、青色EL発光層301Bおよび緑色EL発光層301Gが赤色EL発光層の代わりに形成された青色ドットと緑色ドットが配置されている。
青色EL発光層は、膜厚15nmのBCzVBiをドープしたDPVBi、緑色EL発光層は、膜厚30nmのクマリン540をドープしたAlq3である。
図15は、並列化するEL駆動TFTの数Nと、画素間の輝度のばらつきの関係を示すグラフである。
図15のグラフから分かるように、輝度ばらつきは、N=3のときに、N=1の場合の約1/2まで低減できることがわかる。
理論的には、並列数Nに対し、ばらつきの程度は√Nに反比例して小さくなることが予測される。図15のグラフによれば、ほぼ理論予測どおりのばらつき低減効果が得られている。
【0034】
[実施の形態5]
以下、本発明の実施の形態5として、図16〜図18を用いて、本発明の表示装置の全体構成を説明する。
ガラス基板1上にはTFTにより構成されたアクティブマトリクスAMXと垂直走査回路VDRV、映像信号回路HDRVが形成される。
EL素子OLEDのカソード電極302は、コンタクトエリア400において、コンタクトホールを介して、ガラス基板1上に形成された引き出し配線401に接続され外部接続端子PADに接続される。
また、画素内各列に設けたアノード電流供給配線電極Aは、画素領域外で全て接続され、引き出し電極402により外部接続端子PADに接続されている。
本実施の形態では、コンタクトエリア400をアクティブマトリクスAMXと外部接続端子PADの間に配置し、映像信号回路HRDVは、アクティブマトリクスAMXを挟んで外部接続端子PADとは反対側に配置した点に特徴がある。
このように配置することにより、外部接続端子PADからコンタクトエリア400までの引き出し配線401を短くできるので、この引き出し配線の抵抗による電圧降下と電力消費を最小化できる。
カソード電極302の引き出し配線には、全画素のEL素子OLEDからの電流が流れるため、引き出し配線の低抵抗化は重要である。
一方、映像信号回路HDRVへの電源配線、グランド配線に流れる電流は、EL素子OLEDの電流に比べ小さいため、この配線長が多少長くなっても大きな問題にはならない。
【0035】
図17は、図16に示す表示装置全体を示す分解斜視図である。
EL素子OLEDのカソード電極302が形成されたガラス基板1上には、封止ガラス600がシールSHLにより取り付けられ、EL素子OLEDが外気に曝されないようになっている。
シールSHLには、紫外線硬化型の樹脂に、10μm径のファイバーガラスを分散させたものを使用した。
封止ガラスと、ガラス基板1の外形は、外部接続端子PADが引き出されている辺以外の3辺でほぼ一致しており、パネル全体の外形寸法を最小化している。
図18は、図16に示す表示装置の断面構造を示す断面図である。
封止ガラス600の内部には、外部から進入する水分や、EL素子OLEDを構成する材料等から放出されるガスを吸着するための化学、吸着材602が、封止ガラス600に設けた凸部にテープ601によって保持されている。化学吸着材としては、酸化カルシウム(CaO)を用いた。
また、封止ガラス600の内部の空洞内には、露天−78℃まで水分を除去した乾燥N2ガスが封止されている。
【0036】
[実施の形態6]
以下、本発明の実施の形態6として、図19〜図27を用いて、本発明の実施の形態2の表示装置のアクティブマトリクス基板の製造工程を説明する。
初めに、厚さ500μm、幅750mm、幅950mmの歪点約670℃の無アルカリガラス基板1上を洗浄後、SiH4とNH3とN2の混合ガスを用いたプラズマCVD法により、膜厚50nmのSi3N4膜200を形成する。
続いて、テトラエトキシシランとO2の混合ガスを用いたプラズマCVD法により、膜厚120nmのSiO2膜2を形成する。なお、Si3N4、SiO2ともに形成温度は400℃である。
次に、SiO2膜2上に、SiH4、Arの混合ガスを用いたプラズマCVD法により、ほぼ真性の水素化非晶質シリコン膜35を50nm形成する。成膜温度は400℃で、成膜直後水素量は約5at%であった。
次に、基板を450℃で約30分アニールすることにより、水素化非晶質シリコン膜35中の水素を放出させる。
次に、テトラエトキシシランとO2の混合ガスを用いたプラズマCVD法により、膜厚100nmのSiO2膜201を形成し、次に、イオン注入法によりボロン(B+)を加速電圧40KeV、ドーズ量5×1012(atoms/cm2)で注入する。ボロンは、TFTのしきい値電圧を調整するためのものである。(図19参照)
【0037】
次に、緩衝フッ酸によりSiO2膜201を除去し、短辺0.3mm、長辺300mmのストライプ形状に加工した波長308nmのパルスエキシマレーザ光LASERを、短辺方向に10μmピッチで移動しながら照射することにより、前記非晶質シリコン膜35に、フルエンス450mJ/cm2で照射し,非晶質シリコン膜35を溶融再結晶化させて、P型の多結晶シリコン膜30を得る。(図20参照)
この時、レーザビームスキャン方向での多結晶シリコンの結晶品質ばらつきに起因するTFT特性のばらつきが、ビームスキャン方向と垂直方向でのばらつきよりも一般に大きくなる傾向がある。
このため、複数のEL駆動TFTを、レーザビームスキャン方向に並行に配列することで、より大きな効果を得られる。
図3あるいは図6に矢印で図示したレーザスキャン方向とは、このことを示しており、複数のEL駆動TFTをレーザスキャン方向と略平行に配列するものである。図10、図12に図示した実施の形態においても同様である。
次に、CF4を用いたリアクティブイオンエッチング法により、P型の多結晶シリコン膜30を所定の形状に加工し、TFTと、TFT以外の配線パターン(多結晶シリコン膜30)を得る。
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマCVD法により、膜厚100nmのSiO2を形成しゲート絶縁膜20を形成する。
【0038】
次に、スパッタリング法により、Mo膜を200nm形成後、通常のホトリソグラフィ法により所定のレジストパターンPRをMo膜上に形成し、CF4を用いたリアクティブイオンエッチング法により、Mo膜を所定の形状に加工しN型TFTのゲート電極10Nを得る。
次に、エッチングに用いたレジストパターンPRを残したまま、イオン注入法により、リン(P)イオンを加速電圧60KV、ドーズ量1015(atoms/cm2)で打ちこみ、N型TFTのソース電極、ドレイン電極領域を形成する。(図21の右側、中央部参照)
この時、P型TFTは、素子全体をMo膜とホトレジスト膜PRのパターンで保護し、リンイオンが注入されないようにする。(図21の左側参照)
次に、レジストパターンを残したまま、基板を混酸で処理し、加工されたMo電極をサイドエッチングしパターンをスリミングし、レジストを除去した後、イオン注入法により、Pイオンを加速電圧65KV、ドーズ量2×1013(atoms/cm2)で打ちこみ、N型TFTのLDD領域を形成する。LDD領域の長さは混酸によるサイドエッチング時間によって制御される。(図22参照)
【0039】
次に、所定のレジストパターンをMo膜上に形成し、CF4を用いたリアクティブイオンエッチング法により、P型TFTのゲート電極10PおよびTFT上以外の配線パターン(ゲート配線電極14)を得る。
P型TFTのゲート電極10Pをマスクとして、ボロンイオンを、加速電圧40kV、ドーズ量1015(atoms/cm2)で注入し、P型TFTのソース電極、ドレイン電極領域を形成する。この時、N型TFTは、全体をホトレジストパターンPRで保護し、エッチングガスから保護するとともに、ボロンイオンが注入されないようにする。(図23参照)
ホトレジストを除去した後、基板に、エキシマランプまたはメタルハライドランプの光UVを照射し、ラピッドサーマルアニール(RTA)法により打ち込んだ不純物を活性化する。(図24参照)
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマCVD法により、膜厚500nmのSiO2を形成し層間絶縁膜21を形成する。
所定のレジストパターンを形成後、混酸を用いたウエットエッチング法により、前記層間絶縁膜21にコンタクトスル−ホールを開孔する。
【0040】
続いて、スパッタリング法により、Moを50nm、Al−Nd合金を500nm、Moを50nm、順次積層形成した後、所定のレジストパターンを形成後、BCl3とCl2の混合ガスを用いたリアクティブイオンエッチング法により一括エッチングし、映像信号配線電極D、アノード電流供給配線電極A、接続配線電極12およびEL接続配線電極15を作成する。(図25参照)
次に、SiH4とNH3とN2の混合ガスを用いたプラズマCVD法により、膜厚400nmのSi3N4膜を形成し保護絶縁膜22とする。
所定のホトレジストレジストパターンを形成後、SF6を用いたドライエッチング法により、前記保護絶縁膜22にコンタクトスル−ホールを開孔する。
続いて,スパッタリング法により、ITO膜を70nm形成し、混酸を用いたウエットエッチングにより所定の形状に加工して、EL素子OLEDのアノード電極13を作成する。(図26参照)
最後に、スピン塗布法により感光性ポリイミド樹脂を約3.5μmの膜厚で塗布し、所定のマスクを用いて露光、現像して、アノード電極上のEL素子OLEDが形成される部分のポリイミド樹脂を除去後、350℃で30分ベークすることで、ポリイミド樹脂を焼成し、膜厚2.3μmの有機絶縁膜23を作成する。(図27参照)
【0041】
この有機絶縁膜23は、アノード電極13の端部を被覆することで、アノード電極上に、EL素子OLEDを構成する超薄膜の有機膜が形成された際に、ITO電極端部での電界集中によるEL素子OLEDの破壊を防止するために形成する。
前記工程により作製されたアクティブマトリクス基板上にEL素子を形成する工程を以下説明する。
アクティブマトリクス基板を真空蒸着装置にセットし、まず、予備加熱室に導入し、真空中200℃で1時間ベーキングし、基板表面に吸着した水分や有機絶縁膜23に含まれる水分を除去する。
次に、酸素を含む雰囲気で紫外光を60mW/cm2の強度で60秒照射しアノード電極表面の有機物を除去する。
次に、アクティブマトリクス基板を前処理室に移動し、O2プラズマ処理することにより、アノード電極表面の仕事関数を整える。処理条件はRFパワー200Wで60秒である。
この処理により、アノード電極13であるITOの仕事関数を5.1〜5.2eVに調整し、正孔輸送材料へ正孔が注入される際のバリア高さを低下させ、注入効率を向上させることができる。
【0042】
次に、アクティブマトリクス基板を第1の蒸着室に移動し,正孔輸送層を表示部の全面に形成されるようなマスクを用いてマスク蒸着する。
正孔輸送層の材料としては、トリフェニルジアミン(TPD)を用いる、この他に、例えば、α‐NPDなどを用いる事もできる。正孔輸送層の膜厚は150nmである。
次に、アクティブマトリクス基板を第2の蒸着室に移動し、RGB各々の発光材料をマスク蒸着する。
各発光材料の成膜は、まず、青色を表示すべきドットと蒸着マスクの開口部を位置合わせしたあと、青色材料を形成し、次に、蒸着室内で蒸着マスクを1ドットのピッチ分だけシフトさせ、緑色材料を蒸着、更に、同様に蒸着マスクを移動して赤色材料を蒸着することにより、RGBそれぞれのドット位置に所定の材料を形成する。
次に、アクティブマトリクス基板を第3の蒸着室に移動し、カソード電極302を形成する。
【0043】
カソード電極302は、有機層に対して電子の注入効率を向上させるために、0.8nm程度の膜厚でLiFを形成後、Alを150nm形成する。
次に、アクティブマトリクス基板を封止室に移動し、予めアクティブマトリクス基板と同様にベークして脱水処理しておいた封止ガラスを、紫外線硬化樹脂を挟んで接着し、アクティブマトリクス基板背面から紫外光を照射して樹脂を硬化させる。この際に、封止ガラスの空隙部には化学吸着剤を挿入しておく。
アクティブマトリクス基板をセットしてから、ここまでの工程は、全てアクティブマトリクス基板を大気に曝さないように行うことが必要である。
最後に、封止ガラスを接着したアクティブマトリクス基板を取り出し、所定の大きさに切り出し、ドライバLSIを実装して、パネルは完成する。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【0044】
【図1】本発明の実施の形態1の表示装置の画素の等価回路を示す回路図である。
【図2】本発明の実施の形態1の表示装置の画素配置を示す平面図である。
【図3】本発明の実施の形態1の表示装置のマトリクス表示部の等価回路と、駆動回路を含めた表示部全体の回路構成を示す回路図である。
【図4】本発明の実施の形態2の表示装置の画素の等価回路を示す回路図である。
【図5】本発明の実施の形態2の表示装置の画素配置を示す平面図である。
【図6】本発明の実施の形態2の表示装置のマトリクス表示部の等価回路と、駆動回路を含めた表示部全体の回路構成を示す回路図である。
【図7】図5に示すX−X’切断線に沿って切断した断面構造を示す断面図である。
【図8】図5に示すY−Y’切断線に沿って切断した断面構造を示す断面図である。
【図9】図5に示すZ−Z’切断線に沿って切断した断面構造を示す断面図である。
【図10】本発明の実施の形態3の表示装置の画素の等価回路を示す回路図である。
【図11】本発明の実施の形態3の表示装置の画素配置を示す平面図である。
【図12】本発明の実施の形態4の表示装置の画素の等価回路を示す回路図である。
【図13】本発明の実施の形態4の表示装置の画素配置を示す平面図である。
【図14】図13に示すX−X’切断線に沿った断面構造を示す断面図である。
【図15】並列化する有機エレクトロルミネッセンス素子駆動用の薄膜トランジスタの数Nと、画素間の輝度のばらつきの関係を示すグラフである。
【図16】本発明の各実施の形態の表示装置の全体構成を示す平面図である。
【図17】本発明の各実施の形態の表示装置の全体構成を示す分解斜視図である。
【図18】本発明の各実施の形態の表示装置の断面構造を示す要部断面図である。
【図19】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図20】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図21】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図22】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図23】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図24】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図25】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図26】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図27】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【符号の説明】
【0045】
1…ガラス基板、2…SiO2バッファ膜、10P…P型TFTのゲート電極、10N…N型TFTのゲート電極、11a,11c,12a,12c,15a,15c,110a,110c…Mo、11b,12b,15b,110b…Al、12…接続配線電極、13…アノード電極、14…ゲート配線電極、15…EL接続配線電極、17…反射膜、20…ゲート絶縁膜、21…層間絶縁膜、22…保護絶縁膜、23…有機絶縁膜、30…多結晶シリコン膜、35…水素化非晶質シリコン膜、200…Si3N4バッファ膜、300…正孔輸送層、301R…赤色EL発光層、301G…緑色EL発光層、301B…青色EL発光層、302…カソード電極、400…コンタクト領域、401…カソード引き出し配線、402…アノード電流供給配線電極引き出し電極、600…封止ガラス、601…テープ、602…化学吸着材(CaO)、A…アノード電流供給配線電極、D…映像信号配線電極、G…走査信号配線電極、Qs…スイッチ用薄膜トランジスタ、Qd…駆動用薄膜トランジスタ、Cst…電荷蓄積容量、OLED…有機エレクトロルミネッセンス素子、PAD…外部接続端子、AMX…TFTアクティブマトリクス、VDRV…垂直走査回路、HDRV…映像信号回路、SHL…シール、PR…ホトレジスト、LASER…エキシマレーザ光、UV…紫外ランプ光。
【技術分野】
【0001】
本発明は、表示装置に係り、特に、アクティブマトリクス方式の有機エレクトロルミネッセンスディスプレイの構造に関する。
【背景技術】
【0002】
アクティブマトリクス駆動の有機エレクトロルミネッセンスディスプレイ(以下、AMOLEDと記す)は従来の液晶ディスプレイの次の世代のフラットパネルディスプレイとして期待されている。
従来、AMOLEDの画素駆動回路としては、特開2000−163014号公報(第1の従来技術)に開示されているような、有機エレクトロルミネッセンス素子(以下、単に、EL素子という。)に電流を供給するための駆動用の薄膜トランジスタ(以下、EL駆動TFTという)と、EL駆動TFTのゲート電極に接続され、映像信号電圧を保持する保持コンデンサと、前記保持コンデンサに映像信号電圧を供給するためのスイッチ用の薄膜トランジスタ(以下、スイッチTFTという)とからなる2トランジスタ構成の回路がもっとも基本的な画素回路として知られている。
この2トランジスタ構成の基本画素回路の大きな問題として、EL駆動TFTを構成する半導体薄膜(通常は、多結晶シリコン膜が使用される)の結晶性の場所毎のばらつきにより、EL駆動TFTのしきい値電圧(Vth)や移動度(μ)が画素毎にばらつくために生じる画像の不均一性がある。
しきい値電圧や移動度のばらつきは、そのまま、EL素子の駆動電流値のばらつきとなるため、発光強度がばらつき、表示上では微細なムラとなってみえることになる。このような表示ムラは駆動電流値が小さい中間調表示時に特に問題となる。
【0003】
このようなEL駆動TFTの特性のばらつきによる表示不均一を抑制するために、いくつかの手法が考えられている。
例えば、特開平11−219133号公報には、EL駆動TFTのチャネル長およびチャネル幅を、EL駆動TFTを構成する多結晶シリコンの平均的な結晶粒径より十分大きくすることにより、駆動電流値のばらつきを抑制する方法が開示されている。(以下、第2の従来技術という)
また、特開2000−3305027号公報には、EL駆動TFTを、完全にオフか、または完全にオン状態とする2値スイッチとして駆動し、画像の階調表示は発光の時間幅を変えることにより表示する、所謂パルス幅変調による駆動法が開示されている。(以下、第3の従来技術という)
また、特開平11−73158号公報には、単位画素内に複数の発光面積の異なる複数のEL素子を設け、これら複数のEL素子の各々にEL駆動TFTを接続し、EL駆動TFTを、完全にオフかまたは完全にオン状態とする2値スイッチとして駆動して、階調表示を発光面積を変化させることで表示する面積階調方式が開示されている。(以下、第4の従来技術という)
【0004】
また、USP6229506B1には、画素内に4個のTFTを設け、EL駆動TFTのしきい値電圧のばらつきをキャンセルするような回路を構成して、駆動電流のばらつきを低減する方法が開示されている。(以下、第5の従来技術という)
また、特開平8−129359号公報には、各々の画素内で1個のEL素子に対し、複数の階調電流に対応した異なる電流駆動能力を持つ複数のEL駆動TFTを並列に接続し、EL駆動TFTを、完全にオフかまたは完全にオン状態とする2値スイッチとして駆動して、階調表示を複数のEL駆動TFTから供給される階調電流により制御する方法が開示されている。(以下、第6の従来技術という)
また、特開2000−221903号公報には、画素内に2個のEL駆動TFTを並列に設け、EL駆動TFTのしきい値電圧のばらつきを小さくして、駆動電流のばらつきを低減する方法が開示されている。(以下、第7の従来技術という)
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、前述した従来技術には以下のような問題点がある。
第2の従来技術は、場所による多結晶シリコンの結晶性のばらつきを、TFTサイズを大きくすることにより、平均化しようとするものである。しかしながら、TFTサイズを大きくしても画素のピッチより大きくすることは不可能である。
よって、各々の画素を構成するEL素子を駆動するEL駆動TFTの大きさは当該画素のエリア内に制限され、また、多結晶シリコン膜の結晶性は場所によってばらつくのであるから、ある着目した画素内のEL駆動TFTの特性と、これに隣接する画素内のEL駆動TFTの特性の間のばらつきは補償できない。
TFTサイズを大きくすることにより平均化できるのはあくまで、TFTサイズ内の結晶のばらつきだけであることに注意する必要がある。したがって、前述の第2の従来技術では、十分均一な表示特性を得ることは困難である。
【0006】
第3の従来技術による画像表示の均一化効果については、既に実証されており、パルス幅変調駆動はAMOLEDの駆動法として有力な方法の一つではある。
しかしながら、この駆動方法の本質的問題として、階調表示を時間軸上で展開した発光パルスで行うため、擬似輪郭と呼ばれる動画を表示した際の画像のにじみが知られている。
また、デジタル階調に対応した短い信号パルスを処理する必要があることから、駆動回路の動作周波数が高くなり、回路の消費電力が大きくなるのも問題である。
また、通常は簡単な回路ですむ垂直側走査回路が複雑になり回路面積が増大することも問題である。
第4の従来技術は、画像表示の均一化については効果が大きいが、単位画素内にデジタル階調に対応した面積を持つEL素子を形成し、かつ、その各々に対応するEL駆動TFTを形成する必要があることから、多階調化が困難である。
また通常、EL素子は、動作時間と共に発光面積が縮小することが知られているが、発光面積が異なるEL素子を用いると、時間とともに、階調の下位ビットに対応する面積の小さなEL素子から順に劣化していくため、時間とともに正常な階調が困難になるという問題もある。
【0007】
第5の従来技術は、EL駆動TFTのしきい値電圧のキャンセルする回路を設けるために、従来の2トランジスタ構成では不必要な配線が必要となり、開口率低下、製造歩留まり低下が問題となる。
また、キャンセルできるのは、しきい値電圧のばらつきだけであり、移動度のばらつきはそのまま残る。このため、十分な駆動電流の均一化効果が得られないという問題がある。
第6の従来技術は、デジタル階調に対応させた電流駆動能力を持つEL駆動TFTを複数並列に接続するが、これら複数のEL駆動TFTの特性がばらつくと、正常な階調表示が困難となることはあきらかである。また、この方法でも前記複数のEL駆動TFTは1個の画素内に形成するのであるから、複数の画素間の表示ばらつき低減に対しては全く効果がない。
第7の従来技術は、並列接続される2つのEL駆動TFTのうち、片方のEL駆動TFTの特性が変動した場合は、駆動電流のばらつきを低減できるが、2つのEL駆動TFTの特性がともに変動した場合には、駆動電流のばらつきを低減することはできず、しかも、この2つのEL駆動TFTは1個の画素内に形成するのであるから、複数の画素間の表示ばらつき低減に対しては全く効果がない。
【0008】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、駆動薄膜トランジスタの特性のバラツキに起因する、複数の画素間での表示ばらつきを低減し、ムラのない均一な表示を得ることが可能となる技術を提供することにある。
また、本発明の他の目的は、表示装置において、カソード電極の引き出し配線の抵抗による電圧降下と消費電力を低減することが可能となる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【0009】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、各々の画素領域内に配置された電流駆動型発光素子に対し、複数のEL駆動TFTを並列に接続し、複数の電流供給線から前記電流駆動発光素子に電流を供給するとともに、前記複数のEL駆動TFTを複数の画素領域内に、ほぼ画素のピッチに対応する間隔で配置したことを特徴とする。
複数のEL駆動TFTを並列に接続することにより、これら複数のEL駆動TFT間のしきい値電圧や移動度のばらつきに起因する駆動電流のばらつきを平均化することができる。しかしながら、単に、EL駆動TFTを複数として並列にするだけでは、ある画素に対応するEL駆動TFTと、例えば、これに隣接する画素の駆動電流のばらつきが平均化される保証はない。
表示の不均一は、複数の画素のEL駆動TFTの駆動電流のばらつきによるが、これはTFTを構成する半導体膜の結晶性や絶縁膜の膜質の空間的なばらつきに起因する。
【0010】
EL駆動TFTは、画素の配列ピッチと同じ間隔で規則的に配置されているから、駆動電流のばらつきは、画素の配列ピッチのスケールでの半導体膜の結晶性や絶縁膜の膜質の空間的なばらつきに起因するものと考えてよい。
このようなばらつきを平均化するためには、前記複数のEL駆動TFTを画素の配列ピッチで空間的に分散させて配置することが有効である。
よって、各々の画素領域内に配置された電流駆動型発光素子に対し、複数のEL駆動TFTを並列に接続し、複数の電流供給線から前記電流駆動発光素子に電流を供給する構成とし、かつ、前記複数のEL駆動TFTを複数の画素領域内に、ほぼ画素のピッチに対応する間隔で配置することで、各々の画素に対応する電流駆動型発光素子に供給する駆動電流のばらつきを低減でき、表示を均一化することが可能となる。
前記空間的に分布させて配置した複数のEL駆動TFTによる平均化の効果は、並列接続するTFTの数が多いほど大きくなる。
理論的には、駆動電流のばらつきの大きさは、並列数をNとすると、√Nに反比例してNの増大とともに小さくなることが予測される。画素のサイズは限られていることから、現状の薄膜トランジスタ(TFT)の微細加工ルールでは、N=2〜12程度が現実的な値である。
【0011】
また、画素内のTFT数が多くなると、発光に寄与するEL素子の面積を確保することが困難になる。
本発明では、EL駆動TFTの少なくとも一部を覆うように反射層を設け、この反射層上に電流駆動型発光素子を形成することにより、開口率を向上させる。
また、各々の画素領域内に配置された電流駆動型発光素子のカソード電極の引き出し配線には、全画素の発光素子からの電流が流れるため、引き出し配線の低抵抗化は重要である。
本発明では、複数の電流駆動型発光素子のカソード電極と電気的に接続される引き出し配線の、外部接続端子部からコンタクトエリアまでの配線長さを短くして、この引き出し配線の抵抗による電圧降下と電力消費を最小化する。
具体的な例は以下の実施の形態に示す。
【発明の効果】
【0012】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
(1)本発明の自発光型表示装置によれば、ムラのない均一な表示画面を得ることが可能となる。
(2)本発明の自発光型表示装置によれば、カソード電極の引き出し配線の抵抗による電圧降下と消費電力を低減することが可能となる。
【発明を実施するための最良の形態】
【0013】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施の形態1]
図1は、本発明の実施の形態1の表示装置の画素の等価回路を示す回路図であり、図2は、本発明の実施の形態1の表示装置の画素配置を示す平面図である。
本発明に係る自発光型表示装置では、各画素の有機エレクトロルミネッセンス素子(以下、単に、EL素子という。)は、異なる画素領域に設けた3つの駆動用の薄膜トランジスタ(以下、EL駆動TFTという)によって駆動される。
本実施の形態1では、各々のEL駆動TFTを、当該画素と、その右隣と、さらにその右隣の画素内に配置したものである。
図1では、TFTマトリックスの一部である走査信号配線電極(Gm,G(m+1))と、映像信号配線電極(Dn〜D(n+3))、アノード電流供給配線電極(A(n-1)〜A(n+2))で囲まれた3個の画素領域を示している。
【0014】
m行n列目の画素は、走査信号配線電極(Gm,G(m+1))と、映像信号配線電極Dnとアノード電流供給配線電極Anで囲まれた領域で定義される。
各画素内部には、スイッチ用の薄膜トランジスタ(以下、スイッチTFTという。)(Qs(m,n))と、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))と、電荷蓄積容量Cst(m,n)とが形成される。
EL駆動TFT(Qd1(m,n))のドレイン電極には、EL接続配線電極15を介してEL素子OLED(m,n)のアノード電極が接続されている。
m行n列目の画素に属するEL素子OLED(m,n)は、当該画素内のEL駆動TFT(Qd1(m,n))だけでなく、隣接のm行(n+1)列画素内に形成されたEL駆動TFT(Qd2(m,n+1))、並びに、m行(n+2)列画素内に形成されたEL駆動TFT(Qd3(m,n+2))が並列に接続され、3本のアノード電流供給配線電極(An,A(n+1),A(n+2))から電流が供給されるように接続されている。
前記並列に接続された3個のEL駆動TFTのゲート配線電極14は、すべて、m行n列目の画素のスイッチTFT(Qs(m,n))のドレイン電極に接続配線電極12を介して接続されている。
また、前記3個のEL駆動TFTのゲート電極ノードと、アノード電流供給配線電極(A(n+2))の間に電荷蓄積容量Cst(m,n+2)が形成されており、前記ゲート配線電極14の電圧を一定期間保持できるようになっている。
【0015】
本実施の形態では、走査信号配線電極Gが順次走査され、Hレベルとなった走査信号配線電極Gが接続されるスイッチTFT(Qs)がオンとなる。これにより、スイッチTFT(Qs)を介して、映像信号配線電極Dnから映像信号電圧が電荷蓄積容量Cstに供給され、電荷蓄積容量Cstに保持される。
この電荷蓄積容量Cstに保持された映像信号電圧に基づき、各EL駆動TFT(Qd1,Qd2,Qd3)が、1フレームの間、電荷蓄積容量Cstに保持された映像信号電圧に対応する電流をEL素子OLEDに供給する。
これにより、EL素子OLEDが発光し、画像が表示される。
なお、本実施の形態では、各EL駆動TFT(Qd1,Qd2,Qd3)に供給される電流は、単一のEL駆動TFTにより供給される電流とほぼ同じなるように、ゲート長、チャネル長さ、チャネル幅が設定されている。
本実施の形態では、各EL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))はダブルゲート構造とし、各々のゲート長を10μm、トータルチャネル長20μm、チャネル幅を4μmとした。
【0016】
EL駆動TFT(Qd2(m,n+1))、およびEL駆動TFT(Qd3(m,n+2))から、EL素子OLED(m,n)への電流供給は、各EL駆動TFTのソース電極、ドレイン電極を構成するp+型半導体層をそのまま延長し配線として用いることにより行なわれる。
このような構成とすることで、余分なコンタクトスルーホールの形成が不要となるので面積効率が改善され、結果として開口率が向上する。
m行n列目の画素に再度着目すると、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))の内、EL駆動TFT(Qd2(m,n))は、m行(n−1)列目の画素のEL素子OLED(m,n-1)を駆動するために、またEL駆動TFT(Qd3(m,n))は、m行(n−2)列目の画素のEL素子OLED(m,n-2)を駆動するために設けられている。
また、電荷蓄積容量Cst(m,n)はEL駆動TFT(Qd3(m,n))のゲート電極ノードの電位を保持するために設けられている。
EL素子は、前記EL接続配線電極15にコンタクトスルーホールを介して接続されたITO電極(EL素子のアノード電極)13上に、有機絶縁膜23に形成された開口部を介して形成される。
【0017】
本実施の形態1の表示装置のマトリクス表示部の等価回路と駆動回路を含めた表示部全体を示す回路図を図3に示す。
図3に示すように、マトリクス表示部は、G1〜G600からなる600本の走査信号配線電極と、D1R〜D800R,D1G〜D800G,D1B〜D800Bからなる2400本の映像信号配線電極、およびA1R〜A800R,A1G〜A800G,A1B〜A800Bの2400本のアノード電流供給配線電極と、これらの交差する領域内に設けられた画素から構成される。
前記マトリクス表示部は、垂直走査回路VDRVと、映像信号回路HDRVによって駆動され、各画素に配置されるアノード電流供給配線電極は、画素領域外で短絡(ショート)され、外部電源に接続されている。
本実施の形態では、EL駆動TFTを、当該画素と、その右隣の画素と、さらにその右隣の画素内に配置したため、最右端の画素列の外側に2列のダミーの画素領域が設けられる。
【0018】
そして、最右端の画素列の外側の2列のダミーの画素に対応する2つのアノード電流供給配線電極(A02,A03)も設けられる。
このようにすることにより、最右端の画素に対しても、3本のアノード電流供給配線電極から、3個のEL駆動TFTを介して規定の電流を供給することが可能となる。
ここで、図3に示すように、3個のEL駆動TFTが配置される、3個の画素は、EL駆動TFTを製造する際に使用されるレーザのレーザスキャン方向と、同一方向に配置される画素である。
このように、EL駆動TFTを複数の画素領域に分散させて配置し、それらを並列接続して、1個のEL素子を駆動することで、EL駆動TFTの電流が平均化されるため、画素間の駆動電流のばらつきを低減でき、表示の均一性を向上させることが可能となる。
また、1個のEL素子に対して、3本のアノード電流供給配線電極から3個のEL駆動TFTを介して同時に電流を供給することから、アノード電流供給配線電極の断線やEL駆動TFTのオープン不良による表示欠陥に対して冗長性を有するため、製造歩留まりを向上できる効果もある。
【0019】
[実施の形態2]
図4は、本発明の実施の形態2の表示装置の画素の等価回路を示す回路図であり、図5は、本発明の実施の形態2の表示装置の画素配置を示す平面図である。
前述したように、本発明に係る自発光型表示装置では、各画素のEL素子は異なる画素領域に設けた3つのEL駆動TFTによって駆動される。
本実施の形態では、各々のEL駆動TFTを、当該画素とその左右両隣の画素内に配置したものである。
図4は、TFTマトリックスの一部である走査信号配線電極(Gm,G(m+1))と映像信号配線電極(D(n-1)〜D(n+2))、アノード電流供給配線電極(A(n-2)〜A(n+1))で囲まれた3個の画素領域を示している。
m行n列目の画素は、走査信号配線電極(Gm,G(m+1))と、映像信号配線電極Dnとアノード電流供給配線電極Anで囲まれた領域で定義され、その内部には、スイッチTFT(Qs(m,n))と、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))と、電荷蓄積容量Cst(m,n)が形成される。
EL駆動TFT(Qd2(m,n))のドレイン電極には、EL接続配線電極15を介してEL素子OLED(m,n)のアノード電極が接続されている。
【0020】
m行n列目の画素に属するEL素子OLED(m,n)は、当該画素内のEL駆動TFT(Qd2(m,n))だけでなく、隣接のm行(n+1)列画素内に形成されたEL駆動TFT(Qd3(m,n+1))、並びに、m行(n−1)列画素内に形成されたEL駆動TFT(Qd1(m,n-1))が並列に接続され、3本のアノード電流供給配線電極(A(n-1),An,A(n+1))から電流が供給されるように接続されている。
前記並列に接続された3個のEL駆動TFTのゲート配線電極14は、全て、m行n列目の画素のスイッチTFT(Qs(m,n))のドレイン電極に接続配線電極12を介して接続されている。
また、前記3個のEL駆動TFTのゲート電極ノードと、アノード電流供給配線電極A(n+1)の間に電荷蓄積容量Cst(m,n+1)が形成されており、前記ゲート配線電極14の電圧を一定期間保持できるようになっている。
本実施の形態においても、各EL駆動TFT(Qd1,Qd2,Qd3)に供給される電流は、単一のEL駆動TFTにより供給される電流とほぼ同じになるように、ゲート長、チャネル長さ、チャネル幅が設定されている。
本実施の形態では、各EL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))はダブルゲート構造であり、各々のゲート長を10μm、トータルチャネル長20μm、チャネル幅を4μmとした。
【0021】
EL駆動TFT(Qd1(m,n-1))、およびEL駆動TFT(Qd3(m,n+1))から、EL素子OLED(m,n)への電流供給は、各EL駆動TFTのソース電極、ドレイン電極を構成するp+型半導体層をそのまま延長し配線として用いることにより行なわれる。
このような構成とすることで、余分なコンタクトスルーホールの形成が不要となるので面積効率が改善され、結果として開口率が向上する。
m行n列目の画素に再度着目すると、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))の内、EL駆動TFT(Qd1(m,n))は、m行(n+1)列目の画素のEL素子OLED(m,n+1)を駆動するために、またEL駆動TFT(Qd3(m,n))は、m行(n−1)列目の画素のEL素子OLED(m,n-1)を駆動するために設けられている。
また、電荷蓄積容量Cst(m,n)は、EL駆動TFT(Qd3(m,n))のゲート電極ノードの電位を保持するために設けられている。
EL素子は、前記EL接続配線電極15にコンタクトスルーホールを介して接続されたITO電極(EL素子のアノード電極)13上に、有機絶縁膜23に設けた開口部を介して形成される。
【0022】
本実施の形態2の表示装置のマトリクス表示部の等価回路と駆動回路を含めた表示部全体の回路図を図6に示す。
図6に示すように、マトリクス表示部はG1〜G600からなる600本の走査信号配線電極と、D1R〜D800R,D1G〜D800G,D1B〜D800Bからなる2400本の映像信号配線電極と、A1R〜A800R,A1G〜A800G,A1B〜、A800Bの2400本のアノード電流供給配線電極と、これらの交差する領域内に設けられた画素とから構成される。
前記マトリクス表示部は、垂直走査回路VDRVと映像信号回路HDRVによって駆動され、各画素に配置されるアノード電流供給配線電極は、画素領域外で短絡され、外部電源に接続されている。
本実施の形態では、EL駆動TFTを、当該画素と、その左右両隣に配置したため、最左端と最右端の画素列の両側にそれぞれ、ダミーの画素領域が設けられる。
そして、最左端と最右端の画素列の両側に形成されたダミーの画素に対応する2つのアノード電流供給配線電極(A00,A01)も設けられる。
このようにすることにより、左右両端の画素に対しても、3本のアノード電流供給配線電極から、3個のEL駆動TFTを介して規定の電流を供給することが可能となる。
【0023】
このようにEL駆動TFTを、複数の画素領域に分散させて配置し、それらを並列接続して1個のEL素子を駆動することで、EL駆動TFTの電流が平均化されるため、画素間の駆動電流のばらつきを低減でき、表示の均一性を向上させることが可能となる。
また、1個のEL素子に対して3本のアノード電流供給配線電極から3個のEL駆動TFTを介して同時に電流を供給することから、アノード電流供給配線電極の断線やEL駆動TFTのオープン不良による表示欠陥に対して冗長性を有するため、製造歩留まりを向上できる効果もある。
本実施の形態では、並列させるEL駆動TFTの数を3とし、EL駆動TFTを当該画素とその左右両隣の画素内に配置した。
前述の実施の形態と比較すると、両隣りのEL駆動TFT(Qd1(m,n-1))、およびEL駆動TFT(Qd3(m,n+1))から、EL素子OLED(m,n)へのp+型半導体層により構成される電流供給配線電極の長さをほぼ同じにできる。
このことにより、アノード電流供給配線電極A(n-1)と、アノード電流供給配線電極A(n+1)からEL素子OLED(m,n)へ至る、EL駆動TFTおよびp+型半導体層による配線抵抗の和をほぼ同一にできる。
p+型半導体層配線の抵抗は、通常、EL駆動TFTのオン抵抗に比べて低く設計されるため、p+型半導体層配線抵抗のアンバランスは重大な問題にはならないが、配線長が長くなると誤差に成り得る。
本実施の形態のように、EL駆動TFTを両隣の画素内に配置することにより、p+型半導体層配線抵抗のアンバランスによる誤差を最小化することができる。
【0024】
図7は、図5に示すX−X’切断線に沿って切断した断面構造を示す断面図である。
図7に示すように、厚さ0.5mm、歪み温度約670℃の無アルカリガラス基板1の上に、50nmのバッファSi3N4膜200と、100nmのバッファSiO2膜2が形成されている。
これらバッファ絶縁膜(200,2)は、ガラス基板1からのNa等の不純物の拡散を防止する役割を持つ。
バッファSiO2膜2上には、電荷蓄積容量Cst(m,n)に対応する膜厚50nmの多結晶Si(以下、poly−Siと称す。)膜30が形成され、前記poly−Si膜30上には、SiO2からなるゲート絶縁膜20を介して、MoよりなるEL駆動TFTのゲート配線電極14が形成されている。
前記EL駆動TFTのゲート配線電極14上には、SiO2からなる層間絶縁膜21を介して、アノード電流供給配線電極Anが形成されており、このアノード電流供給配線電極Anは、Mo(110a)、Al(110b)、およびMo(110c)からなる3層構造の電極構造とされる。
【0025】
ここで、図7に示すEL駆動TFTのゲート配線電極14は、図5に示すように、EL駆動TFT(Qd3(m,n))のゲート配線電極14が、アノード電流供給配線電極Anと重なるように、アノード電流供給配線電極Anの下側に延長された部分を示し、また、図7に示すpoly−Si膜30は、図5に示すように、アノード電流供給配線電極Anと重なるように形成され、かつ、poly−Si膜30は、コンタクトホール(図5のCH0)を介して、アノード電流供給配線電極Anと電気的に接続されている。
したがって、本実施の形態において、電荷蓄積容量Cst(m,n)は、アノード電流供給配線電極Anとゲート配線電極14との間の層間絶縁膜21により形成される容量素子と、ゲート配線電極14とpoly−Si膜30との間のゲート絶縁膜20により形成される容量素子とで定義される。
このように、電荷蓄積容量Cst(m,n)を、アノード電流供給配線電極Anの下側に形成することで、画素の開口率を向上させることが可能となる。
また、前記アノード電流供給配線電極Anと同一層上には、映像信号配線電極(Dn,D(n+1))も形成されており、映像信号配線電極(Dn,D(n+1))も、Mo(11a)、Al(11b)、およびMo(11c)からなる3層構造の電極構造とされる。
【0026】
これら全体は、膜厚200nmのSi3N4からなる保護絶縁膜22によって被覆され、その上にはインジウム−スズ酸化物(ITO)よりなるアノード電極13が形成されている。
さらに、前記アノード電極13上には、膜厚2μmのポリイミドを主成分とする有機絶縁膜23が形成され、アノード電極13のほぼ中央上で前記有機絶縁膜23に開口部が設けられている。
前記アノード電極13、および有機絶縁膜23の上には、膜厚150nmのトリフェニルジアミン(TPD)からなる正孔輸送層300が形成され、さらにその上にはDCJTBとルブレンをドープした膜厚30nmのトリス(8−ハイドロオキシキノリン)アルミニウム(Alq3)から構成される赤色EL発光層301Rと、膜厚30nmのAlq3からなる電子輸送層(図示せず)が形成されている。
電子輸送層の上層には、膜厚0.8nmのLiFを介して膜厚150nmのAlからなるカソード電極302が形成されている。
発光はアノード電極13から注入される正孔と、カソード電極302から注入される電子が赤色EL発光層301R内で輻射再結合することで生じる。発生した光は、ガラス基板1側に放出される。
これに隣接する画素には、青色EL発光層301Bおよび緑色EL発光層301Gが赤色EL発光層の代わりに形成された青色ドットと緑色ドットが配置されている。
青色EL発光層301Bは、膜厚15nmのBCzVBiをドープしたDPVBi、緑色EL発光層301Gは、膜厚30nmのクマリン540をドープしたAlq3である。
【0027】
図8は、図5に示すY−Y’切断線に沿って切断した断面構造を示す断面図であり、図9は、図5に示すZ−Z’切断線に沿って切断した断面構造を示す断面図である。
前述したように、無アルカリガラス基板1の上50nmのバッファSi3N4膜200と、100nmのバッファSiO2膜2が形成され、その上層にスイッチTFT(Qs(m,n))、およびEL駆動TFT(Qd2(m,n))に対応する膜厚50nmのpoly−Si膜30が形成され、前記poly−Si膜30上には、SiO2からなるゲート絶縁膜20を介して走査信号配線電極Gm、およびEL駆動TFTのゲート配線電極14が形成されている。ここで、走査信号配線電極GmはMoで構成される。
スイッチTFT(Qs(m,n))はN型TFTで構成され、そのソース電極には、層間絶縁膜21に開口したコンタクトスルーホールを介して、映像信号配線電極Dnが接続され、また、ドレイン電極には、同じく接続配線電極12が接続されている。
前述したように、映像信号配線電極Dnは、Mo(11a)、Al(11b)、およびMo(11c)からなる3層構造の電極構造とされ、同様に、接続配線電極12も、Mo(12a)、Al(12b)、およびMo(12c)からなる3層構造の電極構造とされる。
【0028】
接続配線電極12の他方は、やはり層間絶縁膜21に設けたスルーホールを介して、EL駆動TFTのゲート配線電極14に接続されており、映像信号配線電極Dnの信号電圧がスイッチTFT(Qs(m,n))を介して、EL駆動TFTのゲート電極に印加される構成となっている。
一方、EL駆動TFT(Qd2(m,n))は、P型TFTで構成され、そのソース電極には、層間絶縁膜21に開口したコンタクトスルーホールを介して、アノード電流供給配線電極Anが接続されている。
前述したように、アノード電流供給配線電極Anは、Mo(110a)、Al(110b)、およびMo(110c)からなる3層構造の電極構造とされる。
EL駆動TFT(Qd2(m,n))のドレイン電極は、隣接する他の2つのEL駆動TFT(Qd1(m,n-1),Qd3(m,n+1))のドレイン電極と共通化され、EL接続配線電極15に接続されている。
ここで、EL接続配線電極15は、Mo(15a)、Al(15b)、およびMo(15c)からなる3層構造の電極構造とされる。
また、EL接続配線電極15には、膜厚200nmのSi3N4からなる保護絶縁膜22に設けたスルーホールを介してアノード電極13が接続されている。アノード電極13の上層には、前記の層構成を有する有機LEDが形成されている。
【0029】
[実施の形態3]
図10は、本発明の実施の形態3の表示装置の画素の等価回路を示す回路図であり、図11は、本発明の実施の形態3の表示装置の画素配置を示す平面図である。
本実施の形態の自発光型表示装置では、m行n列のEL素子OLED(m,n)の駆動を、m行n列以外に、m行(n−2)列、m行(n−1)列、m行(n+1)列、および、m行(n+2)列の計5個の画素領域内に形成した5個の並列EL駆動TFTにより行う構成としたものである。
並列数を5としたので、より平均化による均一性向上効果が大きく、より均一な表示特性を得ることが可能となる。
【0030】
[実施の形態4]
図12は、本発明の実施の形態4の表示装置の画素の等価回路を示す回路図であり、図13は、本発明の実施の形態4の表示装置の画素配置を示す平面図である。
本実施の形態の自発光型表示装置では、m行n列のEL素子OLED(m,n)の駆動を、m行n列以外に、m行(n+1)列、m行(n+2)列、m行(n+3)列、m行(n+4)列、および、m行(n+5)列の計6個の画素領域内に形成した6個の並列EL駆動TFTにより行う構成としたものである。
並列数を6としたので、より平均化による均一性向上効果が大きく、より均一な表示特性を得ることが可能となる。
また、本実施の形態においては、EL素子からの発光は基板側ではなく、表面側へ取り出す構成を採った。
本実施の形態のように、画素内のTFT数が多くなると、発光に寄与するEL素子の面積を確保することが困難になる。
このような場合には、本実施の形態のような表面側へ光を取り出す構成が有利である。
【0031】
図14は、図13に示すX−X’切断線に沿った断面構造を示す断面図である。
図14に示すように、厚さ0.5mm、歪み温度約670℃の無アルカリガラス基板1の上に、50nmのバッファSi3N4膜200と、100nmのバッファSiO2膜2が形成される。
バッファSiO2膜2上には、電荷蓄積容量Cst(m,n)に対応する膜厚50nmのpoly−Si膜30が形成され、前記poly−Si膜30上には、SiO2からなるゲート絶縁膜20を介して、MoよりなるEL駆動TFTのゲート配線電極14が形成されている。
図14に示すEL駆動TFTのゲート配線電極14は、図13に示すように、EL駆動TFT(Qd3(m,n))のゲート配線電極14が、画素の下側に延長された部分を示し、また、図14に示すpoly−Si膜30は、図13に示すように、コンタクトホールを介して、アノード電流供給配線電極Anと電気的に接続されている。
前記EL駆動TFTのゲート配線電極14上には、SiO2からなる層間絶縁膜21を介して、アノード電流供給配線電極Anが形成されている。このアノード電流供給配線電極Anは、Mo(110a)、Al(110b)、およびMo(110c)からなる3層構造の電極構造とされる。
また、前記アノード電流供給配線電極Anと同一層上には、映像信号配線電極Dnと、反射膜17とが形成されている。映像信号配線電極Dnは、Mo(11a)、Al(11b)、およびMo(11c)からなる3層構造の電極構造とされる、反射膜17も、Mo/Al/Moの3層構造の電極構造とされる。
【0032】
反射膜17は、膜厚200nmのSi3N4からなる保護絶縁膜22に設けられたスルーホール(図13のCH1,CH2)を介してアノード電極13に接続されている。この反射膜17は、例えば、m行n列の画素内における、スイッチTFT、およびEL駆動TFT(Qd1(m,n))が形成される領域を除いた領域に形成される。
反射膜17は、EL素子からの発光を表面側に反射する役目を有するとともに、EL駆動TFT(Qd3(m,n))がオンのときに、poly−Si膜30との間で、電荷蓄積容量Cst(m,n)の一部を構成する。
したがって、本実施の形態において、電荷蓄積容量Cst(m,n)は、ゲート配線電極14とpoly−Si膜30との間のゲート絶縁膜20により形成される容量素子と、反射膜17とpoly−Si膜30との間の層間絶縁膜21により形成される容量素子とで定義される。
これら全体は、膜厚200nmのSi3N4からなる保護絶縁膜22によって被覆され、その上には、インジウム‐スズ酸化物(ITO)よりなるアノード電極13が形成されている。
さらに、前記アノード電極13上には膜厚2μmのポリイミドを主成分とする有機絶縁膜23が形成され、アノード電極13のほぼ中央上で前記有機絶縁膜23に開口部が設けられている。
前記アノード電極13、および有機絶縁膜23の上には、膜厚150nmのトリフェニルジアミン(TPD)からなる正孔輸送層300が形成され、さらにその上にはDCJTBとルブレンをドープした膜厚30nmのトリス(8−ハイドロオキシキノリン)アルミニウム(Alq3)から構成される赤色EL発光層301Rと、膜厚30nmのAlq3からなる電子輸送層(図示せず)が形成されている。
【0033】
電子輸送層の上層には、膜厚0.8nmのLiFを介して、膜厚7nmの2,9−ジメチル−4,7ジフェニル−1,10−フェナントロリン(BCP)と膜厚77nmのITOが形成され、透明なカソード電極302を構成している。
発光は、アノード電極13から注入される正孔と、カソード電極302から注入される電子が、赤色EL発光層301R内で輻射再結合することで生じる。発生した光は透明なカソード電極側に放出される。
これに隣接する画素には、青色EL発光層301Bおよび緑色EL発光層301Gが赤色EL発光層の代わりに形成された青色ドットと緑色ドットが配置されている。
青色EL発光層は、膜厚15nmのBCzVBiをドープしたDPVBi、緑色EL発光層は、膜厚30nmのクマリン540をドープしたAlq3である。
図15は、並列化するEL駆動TFTの数Nと、画素間の輝度のばらつきの関係を示すグラフである。
図15のグラフから分かるように、輝度ばらつきは、N=3のときに、N=1の場合の約1/2まで低減できることがわかる。
理論的には、並列数Nに対し、ばらつきの程度は√Nに反比例して小さくなることが予測される。図15のグラフによれば、ほぼ理論予測どおりのばらつき低減効果が得られている。
【0034】
[実施の形態5]
以下、本発明の実施の形態5として、図16〜図18を用いて、本発明の表示装置の全体構成を説明する。
ガラス基板1上にはTFTにより構成されたアクティブマトリクスAMXと垂直走査回路VDRV、映像信号回路HDRVが形成される。
EL素子OLEDのカソード電極302は、コンタクトエリア400において、コンタクトホールを介して、ガラス基板1上に形成された引き出し配線401に接続され外部接続端子PADに接続される。
また、画素内各列に設けたアノード電流供給配線電極Aは、画素領域外で全て接続され、引き出し電極402により外部接続端子PADに接続されている。
本実施の形態では、コンタクトエリア400をアクティブマトリクスAMXと外部接続端子PADの間に配置し、映像信号回路HRDVは、アクティブマトリクスAMXを挟んで外部接続端子PADとは反対側に配置した点に特徴がある。
このように配置することにより、外部接続端子PADからコンタクトエリア400までの引き出し配線401を短くできるので、この引き出し配線の抵抗による電圧降下と電力消費を最小化できる。
カソード電極302の引き出し配線には、全画素のEL素子OLEDからの電流が流れるため、引き出し配線の低抵抗化は重要である。
一方、映像信号回路HDRVへの電源配線、グランド配線に流れる電流は、EL素子OLEDの電流に比べ小さいため、この配線長が多少長くなっても大きな問題にはならない。
【0035】
図17は、図16に示す表示装置全体を示す分解斜視図である。
EL素子OLEDのカソード電極302が形成されたガラス基板1上には、封止ガラス600がシールSHLにより取り付けられ、EL素子OLEDが外気に曝されないようになっている。
シールSHLには、紫外線硬化型の樹脂に、10μm径のファイバーガラスを分散させたものを使用した。
封止ガラスと、ガラス基板1の外形は、外部接続端子PADが引き出されている辺以外の3辺でほぼ一致しており、パネル全体の外形寸法を最小化している。
図18は、図16に示す表示装置の断面構造を示す断面図である。
封止ガラス600の内部には、外部から進入する水分や、EL素子OLEDを構成する材料等から放出されるガスを吸着するための化学、吸着材602が、封止ガラス600に設けた凸部にテープ601によって保持されている。化学吸着材としては、酸化カルシウム(CaO)を用いた。
また、封止ガラス600の内部の空洞内には、露天−78℃まで水分を除去した乾燥N2ガスが封止されている。
【0036】
[実施の形態6]
以下、本発明の実施の形態6として、図19〜図27を用いて、本発明の実施の形態2の表示装置のアクティブマトリクス基板の製造工程を説明する。
初めに、厚さ500μm、幅750mm、幅950mmの歪点約670℃の無アルカリガラス基板1上を洗浄後、SiH4とNH3とN2の混合ガスを用いたプラズマCVD法により、膜厚50nmのSi3N4膜200を形成する。
続いて、テトラエトキシシランとO2の混合ガスを用いたプラズマCVD法により、膜厚120nmのSiO2膜2を形成する。なお、Si3N4、SiO2ともに形成温度は400℃である。
次に、SiO2膜2上に、SiH4、Arの混合ガスを用いたプラズマCVD法により、ほぼ真性の水素化非晶質シリコン膜35を50nm形成する。成膜温度は400℃で、成膜直後水素量は約5at%であった。
次に、基板を450℃で約30分アニールすることにより、水素化非晶質シリコン膜35中の水素を放出させる。
次に、テトラエトキシシランとO2の混合ガスを用いたプラズマCVD法により、膜厚100nmのSiO2膜201を形成し、次に、イオン注入法によりボロン(B+)を加速電圧40KeV、ドーズ量5×1012(atoms/cm2)で注入する。ボロンは、TFTのしきい値電圧を調整するためのものである。(図19参照)
【0037】
次に、緩衝フッ酸によりSiO2膜201を除去し、短辺0.3mm、長辺300mmのストライプ形状に加工した波長308nmのパルスエキシマレーザ光LASERを、短辺方向に10μmピッチで移動しながら照射することにより、前記非晶質シリコン膜35に、フルエンス450mJ/cm2で照射し,非晶質シリコン膜35を溶融再結晶化させて、P型の多結晶シリコン膜30を得る。(図20参照)
この時、レーザビームスキャン方向での多結晶シリコンの結晶品質ばらつきに起因するTFT特性のばらつきが、ビームスキャン方向と垂直方向でのばらつきよりも一般に大きくなる傾向がある。
このため、複数のEL駆動TFTを、レーザビームスキャン方向に並行に配列することで、より大きな効果を得られる。
図3あるいは図6に矢印で図示したレーザスキャン方向とは、このことを示しており、複数のEL駆動TFTをレーザスキャン方向と略平行に配列するものである。図10、図12に図示した実施の形態においても同様である。
次に、CF4を用いたリアクティブイオンエッチング法により、P型の多結晶シリコン膜30を所定の形状に加工し、TFTと、TFT以外の配線パターン(多結晶シリコン膜30)を得る。
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマCVD法により、膜厚100nmのSiO2を形成しゲート絶縁膜20を形成する。
【0038】
次に、スパッタリング法により、Mo膜を200nm形成後、通常のホトリソグラフィ法により所定のレジストパターンPRをMo膜上に形成し、CF4を用いたリアクティブイオンエッチング法により、Mo膜を所定の形状に加工しN型TFTのゲート電極10Nを得る。
次に、エッチングに用いたレジストパターンPRを残したまま、イオン注入法により、リン(P)イオンを加速電圧60KV、ドーズ量1015(atoms/cm2)で打ちこみ、N型TFTのソース電極、ドレイン電極領域を形成する。(図21の右側、中央部参照)
この時、P型TFTは、素子全体をMo膜とホトレジスト膜PRのパターンで保護し、リンイオンが注入されないようにする。(図21の左側参照)
次に、レジストパターンを残したまま、基板を混酸で処理し、加工されたMo電極をサイドエッチングしパターンをスリミングし、レジストを除去した後、イオン注入法により、Pイオンを加速電圧65KV、ドーズ量2×1013(atoms/cm2)で打ちこみ、N型TFTのLDD領域を形成する。LDD領域の長さは混酸によるサイドエッチング時間によって制御される。(図22参照)
【0039】
次に、所定のレジストパターンをMo膜上に形成し、CF4を用いたリアクティブイオンエッチング法により、P型TFTのゲート電極10PおよびTFT上以外の配線パターン(ゲート配線電極14)を得る。
P型TFTのゲート電極10Pをマスクとして、ボロンイオンを、加速電圧40kV、ドーズ量1015(atoms/cm2)で注入し、P型TFTのソース電極、ドレイン電極領域を形成する。この時、N型TFTは、全体をホトレジストパターンPRで保護し、エッチングガスから保護するとともに、ボロンイオンが注入されないようにする。(図23参照)
ホトレジストを除去した後、基板に、エキシマランプまたはメタルハライドランプの光UVを照射し、ラピッドサーマルアニール(RTA)法により打ち込んだ不純物を活性化する。(図24参照)
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマCVD法により、膜厚500nmのSiO2を形成し層間絶縁膜21を形成する。
所定のレジストパターンを形成後、混酸を用いたウエットエッチング法により、前記層間絶縁膜21にコンタクトスル−ホールを開孔する。
【0040】
続いて、スパッタリング法により、Moを50nm、Al−Nd合金を500nm、Moを50nm、順次積層形成した後、所定のレジストパターンを形成後、BCl3とCl2の混合ガスを用いたリアクティブイオンエッチング法により一括エッチングし、映像信号配線電極D、アノード電流供給配線電極A、接続配線電極12およびEL接続配線電極15を作成する。(図25参照)
次に、SiH4とNH3とN2の混合ガスを用いたプラズマCVD法により、膜厚400nmのSi3N4膜を形成し保護絶縁膜22とする。
所定のホトレジストレジストパターンを形成後、SF6を用いたドライエッチング法により、前記保護絶縁膜22にコンタクトスル−ホールを開孔する。
続いて,スパッタリング法により、ITO膜を70nm形成し、混酸を用いたウエットエッチングにより所定の形状に加工して、EL素子OLEDのアノード電極13を作成する。(図26参照)
最後に、スピン塗布法により感光性ポリイミド樹脂を約3.5μmの膜厚で塗布し、所定のマスクを用いて露光、現像して、アノード電極上のEL素子OLEDが形成される部分のポリイミド樹脂を除去後、350℃で30分ベークすることで、ポリイミド樹脂を焼成し、膜厚2.3μmの有機絶縁膜23を作成する。(図27参照)
【0041】
この有機絶縁膜23は、アノード電極13の端部を被覆することで、アノード電極上に、EL素子OLEDを構成する超薄膜の有機膜が形成された際に、ITO電極端部での電界集中によるEL素子OLEDの破壊を防止するために形成する。
前記工程により作製されたアクティブマトリクス基板上にEL素子を形成する工程を以下説明する。
アクティブマトリクス基板を真空蒸着装置にセットし、まず、予備加熱室に導入し、真空中200℃で1時間ベーキングし、基板表面に吸着した水分や有機絶縁膜23に含まれる水分を除去する。
次に、酸素を含む雰囲気で紫外光を60mW/cm2の強度で60秒照射しアノード電極表面の有機物を除去する。
次に、アクティブマトリクス基板を前処理室に移動し、O2プラズマ処理することにより、アノード電極表面の仕事関数を整える。処理条件はRFパワー200Wで60秒である。
この処理により、アノード電極13であるITOの仕事関数を5.1〜5.2eVに調整し、正孔輸送材料へ正孔が注入される際のバリア高さを低下させ、注入効率を向上させることができる。
【0042】
次に、アクティブマトリクス基板を第1の蒸着室に移動し,正孔輸送層を表示部の全面に形成されるようなマスクを用いてマスク蒸着する。
正孔輸送層の材料としては、トリフェニルジアミン(TPD)を用いる、この他に、例えば、α‐NPDなどを用いる事もできる。正孔輸送層の膜厚は150nmである。
次に、アクティブマトリクス基板を第2の蒸着室に移動し、RGB各々の発光材料をマスク蒸着する。
各発光材料の成膜は、まず、青色を表示すべきドットと蒸着マスクの開口部を位置合わせしたあと、青色材料を形成し、次に、蒸着室内で蒸着マスクを1ドットのピッチ分だけシフトさせ、緑色材料を蒸着、更に、同様に蒸着マスクを移動して赤色材料を蒸着することにより、RGBそれぞれのドット位置に所定の材料を形成する。
次に、アクティブマトリクス基板を第3の蒸着室に移動し、カソード電極302を形成する。
【0043】
カソード電極302は、有機層に対して電子の注入効率を向上させるために、0.8nm程度の膜厚でLiFを形成後、Alを150nm形成する。
次に、アクティブマトリクス基板を封止室に移動し、予めアクティブマトリクス基板と同様にベークして脱水処理しておいた封止ガラスを、紫外線硬化樹脂を挟んで接着し、アクティブマトリクス基板背面から紫外光を照射して樹脂を硬化させる。この際に、封止ガラスの空隙部には化学吸着剤を挿入しておく。
アクティブマトリクス基板をセットしてから、ここまでの工程は、全てアクティブマトリクス基板を大気に曝さないように行うことが必要である。
最後に、封止ガラスを接着したアクティブマトリクス基板を取り出し、所定の大きさに切り出し、ドライバLSIを実装して、パネルは完成する。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【0044】
【図1】本発明の実施の形態1の表示装置の画素の等価回路を示す回路図である。
【図2】本発明の実施の形態1の表示装置の画素配置を示す平面図である。
【図3】本発明の実施の形態1の表示装置のマトリクス表示部の等価回路と、駆動回路を含めた表示部全体の回路構成を示す回路図である。
【図4】本発明の実施の形態2の表示装置の画素の等価回路を示す回路図である。
【図5】本発明の実施の形態2の表示装置の画素配置を示す平面図である。
【図6】本発明の実施の形態2の表示装置のマトリクス表示部の等価回路と、駆動回路を含めた表示部全体の回路構成を示す回路図である。
【図7】図5に示すX−X’切断線に沿って切断した断面構造を示す断面図である。
【図8】図5に示すY−Y’切断線に沿って切断した断面構造を示す断面図である。
【図9】図5に示すZ−Z’切断線に沿って切断した断面構造を示す断面図である。
【図10】本発明の実施の形態3の表示装置の画素の等価回路を示す回路図である。
【図11】本発明の実施の形態3の表示装置の画素配置を示す平面図である。
【図12】本発明の実施の形態4の表示装置の画素の等価回路を示す回路図である。
【図13】本発明の実施の形態4の表示装置の画素配置を示す平面図である。
【図14】図13に示すX−X’切断線に沿った断面構造を示す断面図である。
【図15】並列化する有機エレクトロルミネッセンス素子駆動用の薄膜トランジスタの数Nと、画素間の輝度のばらつきの関係を示すグラフである。
【図16】本発明の各実施の形態の表示装置の全体構成を示す平面図である。
【図17】本発明の各実施の形態の表示装置の全体構成を示す分解斜視図である。
【図18】本発明の各実施の形態の表示装置の断面構造を示す要部断面図である。
【図19】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図20】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図21】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図22】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図23】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図24】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図25】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図26】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【図27】本発明の実施の形態2の表示装置の製造工程を説明するための図である。
【符号の説明】
【0045】
1…ガラス基板、2…SiO2バッファ膜、10P…P型TFTのゲート電極、10N…N型TFTのゲート電極、11a,11c,12a,12c,15a,15c,110a,110c…Mo、11b,12b,15b,110b…Al、12…接続配線電極、13…アノード電極、14…ゲート配線電極、15…EL接続配線電極、17…反射膜、20…ゲート絶縁膜、21…層間絶縁膜、22…保護絶縁膜、23…有機絶縁膜、30…多結晶シリコン膜、35…水素化非晶質シリコン膜、200…Si3N4バッファ膜、300…正孔輸送層、301R…赤色EL発光層、301G…緑色EL発光層、301B…青色EL発光層、302…カソード電極、400…コンタクト領域、401…カソード引き出し配線、402…アノード電流供給配線電極引き出し電極、600…封止ガラス、601…テープ、602…化学吸着材(CaO)、A…アノード電流供給配線電極、D…映像信号配線電極、G…走査信号配線電極、Qs…スイッチ用薄膜トランジスタ、Qd…駆動用薄膜トランジスタ、Cst…電荷蓄積容量、OLED…有機エレクトロルミネッセンス素子、PAD…外部接続端子、AMX…TFTアクティブマトリクス、VDRV…垂直走査回路、HDRV…映像信号回路、SHL…シール、PR…ホトレジスト、LASER…エキシマレーザ光、UV…紫外ランプ光。
【特許請求の範囲】
【請求項1】
電流駆動型発光素子を有する複数の画素と、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる画素内に配置されることを特徴とする表示装置。
【請求項2】
前記並列に接続されたn個の薄膜トランジスタは、互いに隣接する画素内に配置されることを特徴とする請求項1に記載の表示装置。
【請求項3】
前記互いに隣接する前記並列に接続されたn個の薄膜トランジスタの配置方向の両側の画素列の外側の少なくとも一方に、ダミーの画素領域を備えることを特徴とする請求項2に記載の表示装置。
【請求項4】
前記nは、3以上12以下の数であることを特徴とする請求項2に記載の表示装置。
【請求項5】
電流駆動型発光素子を有する複数の画素と、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、
前記並列に接続されたn個の薄膜トランジスタは、前記薄膜トランジスタを作成する際に使用されるレーザビームのスキャン方向のそれぞれ異なる画素内に配置されることを特徴とする表示装置。
【請求項6】
前記並列に接続されたn個の薄膜トランジスタのチャネル層は、非晶質シリコン膜にレーザビームを照射して作成される多結晶シリコン膜で構成されることを特徴とする請求項5に記載の表示装置。
【請求項7】
前記並列に接続されたn個の薄膜トランジスタは、互いに隣接する画素内に配置されることを特徴とする請求項5に記載の表示装置。
【請求項8】
前記互いに隣接する前記並列に接続されたn個の薄膜トランジスタの配置方向の両側の画素列の外側の少なくとも一方に、ダミーの画素領域を備えることを特徴とする請求項7に記載の表示装置。
【請求項9】
前記nは、3以上12以下の数であることを特徴とする請求項7に記載の表示装置。
【請求項10】
電流駆動型発光素子を有する複数の画素と、
m(m≧2)個の電流供給配線電極と、
前記m個の電流供給配線電極の中の一つの電流供給配線電極に接続され、前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる電流供給配線電極に接続されることを特徴とする表示装置。
【請求項11】
前記複数の画素はマトリクス状に配置され、
前記m個の電流供給配線電極は、各画素列毎に設けられることを特徴とする請求項10に記載の表示装置。
【請求項12】
電流駆動型発光素子を有する複数の画素と、
m(m≧2)個の電流供給配線電極と、
前記m個の電流供給配線電極の中の一つの電流供給配線電極に接続され、前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる電流供給配線電極に接続され、
前記各電流駆動型発光素子に前記駆動電流を供給する配線層は、前記各薄膜トランジスタのチャネル層と一体に作成され、かつ、前記各薄膜トランジスタのチャネル層と電気的に接続される半導体層で構成されることを特徴とする表示装置。
【請求項13】
前記複数の画素はマトリクス状に配置され、
前記m個の電流供給配線電極は、各画素列毎に設けられることを特徴とする請求項12に記載の表示装置。
【請求項14】
電流駆動型発光素子を有する複数の画素と、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタと、
前記並列に接続されたn個の薄膜トランジスタの各ゲート電極に接続され、各電流駆動型発光素子に供給する駆動電流を制御する映像信号電圧を1フレームの間保持する保持容量素子とを備え、
前記保持容量素子は、前記並列に接続されたn個の薄膜トランジスタにより駆動電流が供給される電流駆動型発光素子が配置される画素とは、異なる画素内に配置されることを特徴とする表示装置。
【請求項15】
前記保持容量素子は、前記並列に接続されたn個の薄膜トランジスタにより駆動電流が供給される電流駆動型発光素子が配置される画素とは異なる画素内の、発光領域外の領域に設けられていることを特徴とする請求項14に記載の表示装置。
【請求項16】
m(m≧2)個の電流供給配線電極を備え、
前記保持容量素子は、前記m個の電流供給配線電極の下側に配置されることを特徴とする請求項14に記載の表示装置。
【請求項17】
前記保持容量素子を構成する一方の電極は、前記並列に接続されたn個の薄膜トランジスタのチャネル層と一体に作成され、かつ、前記m個の電流供給配線電極のいずれかに電気的に接続される半導体層で構成されることを特徴とする請求項16に記載の表示装置。
【請求項18】
前記保持容量素子を構成する他方の電極は、前記並列に接続されたn個の薄膜トランジスタのゲート電極と一体に作成され、かつ、前記並列に接続されたn個の薄膜トランジスタのゲート電極と電気的に接続され、前記半導体層と絶縁膜を介して対向する配線層で構成されることを特徴とする請求項17に記載の表示装置。
【請求項19】
前記複数の画素はマトリクス状に配置され、
前記m個の電流供給配線電極は、各画素列毎に設けられることを特徴とする請求項16に記載の表示装置。
【請求項20】
各画素内に、電流駆動型発光素子と、前記電流駆動型発光素子に駆動電流を供給するn(n≧2)個の薄膜トランジスタとを有する複数の画素を備え、
前記電流駆動型発光素子の下側に配置され、前記n個の薄膜トランジスタの少なくとも一部を覆う反射層とを有することを特徴とする表示装置。
【請求項21】
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn個の薄膜トランジスタを有し、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる画素内に配置されることを特徴とする請求項20に記載の表示装置。
【請求項22】
前記並列に接続されたn個の薄膜トランジスタは、前記薄膜トランジスタを作成する際に使用されるレーザビームのスキャン方向のそれぞれ異なる画素内に配置されることを特徴とする請求項20に記載の表示装置。
【請求項23】
前記並列に接続されたn個の薄膜トランジスタのチャネル層は、非晶質シリコン膜にレーザビームを照射して作成される多結晶シリコン膜で構成されることを特徴とする請求項22に記載の表示装置。
【請求項24】
前記並列に接続されたn個の薄膜トランジスタは、互いに隣接する画素内に配置されることを特徴とする請求項21に記載の表示装置。
【請求項25】
前記互いに隣接する前記並列に接続されたn個の薄膜トランジスタの配置方向の両側の画素列の外側の少なくとも一方に、ダミーの画素領域を備えることを特徴とする請求項24に記載の表示装置。
【請求項26】
前記nは、3以上12以下の数であることを特徴とする請求項24に記載の表示装置。
【請求項27】
電流駆動型発光素子と、前記電流駆動型発光素子に駆動電流を供給するn(n≧2)個の薄膜トランジスタとを有する複数の画素と、
前記電流駆動型発光素子の下側に配置され、前記n個の薄膜トランジスタの少なくとも一部を覆う反射層と、
m(m≧2)個の電流供給配線電極とを備え、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn個の薄膜トランジスタを有し、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる電流供給配線電極に接続されることを特徴とする表示装置。
【請求項28】
前記複数の画素はマトリクス状に配置され、
前記m個の電流供給配線電極は、各画素列毎に設けられることを特徴とする請求項27に記載の表示装置。
【請求項29】
電流駆動型発光素子と、前記電流駆動型発光素子に駆動電流を供給するn(n≧2)個の薄膜トランジスタとを有する複数の画素と、
前記電流駆動型発光素子の下側に配置され、前記n個の薄膜トランジスタの少なくとも一部を覆う反射層と、
m(m≧2)個の電流供給配線電極とを備え、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn個の薄膜トランジスタを有し、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる電流供給配線電極に接続され、
前記各電流駆動型発光素子に前記駆動電流を供給する配線層は、前記各薄膜トランジスタのチャネル層と一体に作成され、かつ、前記各薄膜トランジスタのチャネル層と電気的に接続される半導体層で構成されることを特徴とする表示装置。
【請求項30】
前記複数の画素はマトリクス状に配置され、
前記m個の電流供給配線電極は、各画素列毎に設けられることを特徴とする請求項29に記載の表示装置。
【請求項31】
電流駆動型発光素子と、前記電流駆動型発光素子に駆動電流を供給する薄膜トランジスタと、
前記薄膜トランジスタのゲート電極に接続され、電流駆動型発光素子に供給する駆動電流を制御する映像信号電圧を1フレームの間保持する保持容量素子と、
前記電流駆動型発光素子の下側に配置され、前記薄膜トランジスタと前記保持容量素子とを覆う反射層とを有することを特徴とする表示装置。
【請求項32】
各画素内に、電流駆動型発光素子と、前記電流駆動型発光素子に駆動電流を供給するn(n≧2)個の薄膜トランジスタとを有する複数の画素と、
前記電流駆動型発光素子の下側に配置され、前記n個の薄膜トランジスタの少なくとも一部を覆う反射層とを備え、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn個の薄膜トランジスタを有し、
前記並列に接続されたn個の薄膜トランジスタの各ゲート電極に接続され、各電流駆動型発光素子に供給する駆動電流を制御する映像信号電圧を1フレームの間保持する保持容量素子を備え、
前記保持容量素子は、前記並列に接続されたn個の薄膜トランジスタにより駆動電流が供給される電流駆動型発光素子が配置される画素とは、異なる画素内の前記反射層の下側に配置されることを特徴とする表示装置。
【請求項33】
m(m≧2)個の電流供給配線電極を備え、
前記保持容量素子を構成する一方の電極は、前記並列に接続されたn個の薄膜トランジスタのチャネル層と一体に作成され、かつ、前記m個の電流供給配線電極のいずれかに電気的に接続される半導体層で構成されることを特徴とする請求項32に記載の表示装置。
【請求項34】
前記保持容量素子を構成する他方の電極は、前記並列に接続されたn個の薄膜トランジスタのゲート電極と一体に作成され、かつ、前記並列に接続されたn個の薄膜トランジスタのゲート電極と電気的に接続され、前記半導体層と絶縁膜を介して対向する配線層で構成されることを特徴とする請求項33に記載の表示装置。
【請求項35】
基板と、
前記基板上に設けられる複数の電流駆動型発光素子と、
前記基板の一辺の縁部に設けられる外部接続端子部と、
前記外部接続端子部と、前記複数の電流駆動型発光素子が設けられる領域との間に設けられるコンタクト領域において、前記複数の電流駆動型発光素子のカソード電極と電気的に接続され、前記外部接続端子部の任意の端子に電気的に接続される引き出し配線とを備えることを特徴とする表示装置。
【請求項1】
電流駆動型発光素子を有する複数の画素と、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる画素内に配置されることを特徴とする表示装置。
【請求項2】
前記並列に接続されたn個の薄膜トランジスタは、互いに隣接する画素内に配置されることを特徴とする請求項1に記載の表示装置。
【請求項3】
前記互いに隣接する前記並列に接続されたn個の薄膜トランジスタの配置方向の両側の画素列の外側の少なくとも一方に、ダミーの画素領域を備えることを特徴とする請求項2に記載の表示装置。
【請求項4】
前記nは、3以上12以下の数であることを特徴とする請求項2に記載の表示装置。
【請求項5】
電流駆動型発光素子を有する複数の画素と、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、
前記並列に接続されたn個の薄膜トランジスタは、前記薄膜トランジスタを作成する際に使用されるレーザビームのスキャン方向のそれぞれ異なる画素内に配置されることを特徴とする表示装置。
【請求項6】
前記並列に接続されたn個の薄膜トランジスタのチャネル層は、非晶質シリコン膜にレーザビームを照射して作成される多結晶シリコン膜で構成されることを特徴とする請求項5に記載の表示装置。
【請求項7】
前記並列に接続されたn個の薄膜トランジスタは、互いに隣接する画素内に配置されることを特徴とする請求項5に記載の表示装置。
【請求項8】
前記互いに隣接する前記並列に接続されたn個の薄膜トランジスタの配置方向の両側の画素列の外側の少なくとも一方に、ダミーの画素領域を備えることを特徴とする請求項7に記載の表示装置。
【請求項9】
前記nは、3以上12以下の数であることを特徴とする請求項7に記載の表示装置。
【請求項10】
電流駆動型発光素子を有する複数の画素と、
m(m≧2)個の電流供給配線電極と、
前記m個の電流供給配線電極の中の一つの電流供給配線電極に接続され、前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる電流供給配線電極に接続されることを特徴とする表示装置。
【請求項11】
前記複数の画素はマトリクス状に配置され、
前記m個の電流供給配線電極は、各画素列毎に設けられることを特徴とする請求項10に記載の表示装置。
【請求項12】
電流駆動型発光素子を有する複数の画素と、
m(m≧2)個の電流供給配線電極と、
前記m個の電流供給配線電極の中の一つの電流供給配線電極に接続され、前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる電流供給配線電極に接続され、
前記各電流駆動型発光素子に前記駆動電流を供給する配線層は、前記各薄膜トランジスタのチャネル層と一体に作成され、かつ、前記各薄膜トランジスタのチャネル層と電気的に接続される半導体層で構成されることを特徴とする表示装置。
【請求項13】
前記複数の画素はマトリクス状に配置され、
前記m個の電流供給配線電極は、各画素列毎に設けられることを特徴とする請求項12に記載の表示装置。
【請求項14】
電流駆動型発光素子を有する複数の画素と、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタと、
前記並列に接続されたn個の薄膜トランジスタの各ゲート電極に接続され、各電流駆動型発光素子に供給する駆動電流を制御する映像信号電圧を1フレームの間保持する保持容量素子とを備え、
前記保持容量素子は、前記並列に接続されたn個の薄膜トランジスタにより駆動電流が供給される電流駆動型発光素子が配置される画素とは、異なる画素内に配置されることを特徴とする表示装置。
【請求項15】
前記保持容量素子は、前記並列に接続されたn個の薄膜トランジスタにより駆動電流が供給される電流駆動型発光素子が配置される画素とは異なる画素内の、発光領域外の領域に設けられていることを特徴とする請求項14に記載の表示装置。
【請求項16】
m(m≧2)個の電流供給配線電極を備え、
前記保持容量素子は、前記m個の電流供給配線電極の下側に配置されることを特徴とする請求項14に記載の表示装置。
【請求項17】
前記保持容量素子を構成する一方の電極は、前記並列に接続されたn個の薄膜トランジスタのチャネル層と一体に作成され、かつ、前記m個の電流供給配線電極のいずれかに電気的に接続される半導体層で構成されることを特徴とする請求項16に記載の表示装置。
【請求項18】
前記保持容量素子を構成する他方の電極は、前記並列に接続されたn個の薄膜トランジスタのゲート電極と一体に作成され、かつ、前記並列に接続されたn個の薄膜トランジスタのゲート電極と電気的に接続され、前記半導体層と絶縁膜を介して対向する配線層で構成されることを特徴とする請求項17に記載の表示装置。
【請求項19】
前記複数の画素はマトリクス状に配置され、
前記m個の電流供給配線電極は、各画素列毎に設けられることを特徴とする請求項16に記載の表示装置。
【請求項20】
各画素内に、電流駆動型発光素子と、前記電流駆動型発光素子に駆動電流を供給するn(n≧2)個の薄膜トランジスタとを有する複数の画素を備え、
前記電流駆動型発光素子の下側に配置され、前記n個の薄膜トランジスタの少なくとも一部を覆う反射層とを有することを特徴とする表示装置。
【請求項21】
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn個の薄膜トランジスタを有し、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる画素内に配置されることを特徴とする請求項20に記載の表示装置。
【請求項22】
前記並列に接続されたn個の薄膜トランジスタは、前記薄膜トランジスタを作成する際に使用されるレーザビームのスキャン方向のそれぞれ異なる画素内に配置されることを特徴とする請求項20に記載の表示装置。
【請求項23】
前記並列に接続されたn個の薄膜トランジスタのチャネル層は、非晶質シリコン膜にレーザビームを照射して作成される多結晶シリコン膜で構成されることを特徴とする請求項22に記載の表示装置。
【請求項24】
前記並列に接続されたn個の薄膜トランジスタは、互いに隣接する画素内に配置されることを特徴とする請求項21に記載の表示装置。
【請求項25】
前記互いに隣接する前記並列に接続されたn個の薄膜トランジスタの配置方向の両側の画素列の外側の少なくとも一方に、ダミーの画素領域を備えることを特徴とする請求項24に記載の表示装置。
【請求項26】
前記nは、3以上12以下の数であることを特徴とする請求項24に記載の表示装置。
【請求項27】
電流駆動型発光素子と、前記電流駆動型発光素子に駆動電流を供給するn(n≧2)個の薄膜トランジスタとを有する複数の画素と、
前記電流駆動型発光素子の下側に配置され、前記n個の薄膜トランジスタの少なくとも一部を覆う反射層と、
m(m≧2)個の電流供給配線電極とを備え、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn個の薄膜トランジスタを有し、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる電流供給配線電極に接続されることを特徴とする表示装置。
【請求項28】
前記複数の画素はマトリクス状に配置され、
前記m個の電流供給配線電極は、各画素列毎に設けられることを特徴とする請求項27に記載の表示装置。
【請求項29】
電流駆動型発光素子と、前記電流駆動型発光素子に駆動電流を供給するn(n≧2)個の薄膜トランジスタとを有する複数の画素と、
前記電流駆動型発光素子の下側に配置され、前記n個の薄膜トランジスタの少なくとも一部を覆う反射層と、
m(m≧2)個の電流供給配線電極とを備え、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn個の薄膜トランジスタを有し、
前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる電流供給配線電極に接続され、
前記各電流駆動型発光素子に前記駆動電流を供給する配線層は、前記各薄膜トランジスタのチャネル層と一体に作成され、かつ、前記各薄膜トランジスタのチャネル層と電気的に接続される半導体層で構成されることを特徴とする表示装置。
【請求項30】
前記複数の画素はマトリクス状に配置され、
前記m個の電流供給配線電極は、各画素列毎に設けられることを特徴とする請求項29に記載の表示装置。
【請求項31】
電流駆動型発光素子と、前記電流駆動型発光素子に駆動電流を供給する薄膜トランジスタと、
前記薄膜トランジスタのゲート電極に接続され、電流駆動型発光素子に供給する駆動電流を制御する映像信号電圧を1フレームの間保持する保持容量素子と、
前記電流駆動型発光素子の下側に配置され、前記薄膜トランジスタと前記保持容量素子とを覆う反射層とを有することを特徴とする表示装置。
【請求項32】
各画素内に、電流駆動型発光素子と、前記電流駆動型発光素子に駆動電流を供給するn(n≧2)個の薄膜トランジスタとを有する複数の画素と、
前記電流駆動型発光素子の下側に配置され、前記n個の薄膜トランジスタの少なくとも一部を覆う反射層とを備え、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn個の薄膜トランジスタを有し、
前記並列に接続されたn個の薄膜トランジスタの各ゲート電極に接続され、各電流駆動型発光素子に供給する駆動電流を制御する映像信号電圧を1フレームの間保持する保持容量素子を備え、
前記保持容量素子は、前記並列に接続されたn個の薄膜トランジスタにより駆動電流が供給される電流駆動型発光素子が配置される画素とは、異なる画素内の前記反射層の下側に配置されることを特徴とする表示装置。
【請求項33】
m(m≧2)個の電流供給配線電極を備え、
前記保持容量素子を構成する一方の電極は、前記並列に接続されたn個の薄膜トランジスタのチャネル層と一体に作成され、かつ、前記m個の電流供給配線電極のいずれかに電気的に接続される半導体層で構成されることを特徴とする請求項32に記載の表示装置。
【請求項34】
前記保持容量素子を構成する他方の電極は、前記並列に接続されたn個の薄膜トランジスタのゲート電極と一体に作成され、かつ、前記並列に接続されたn個の薄膜トランジスタのゲート電極と電気的に接続され、前記半導体層と絶縁膜を介して対向する配線層で構成されることを特徴とする請求項33に記載の表示装置。
【請求項35】
基板と、
前記基板上に設けられる複数の電流駆動型発光素子と、
前記基板の一辺の縁部に設けられる外部接続端子部と、
前記外部接続端子部と、前記複数の電流駆動型発光素子が設けられる領域との間に設けられるコンタクト領域において、前記複数の電流駆動型発光素子のカソード電極と電気的に接続され、前記外部接続端子部の任意の端子に電気的に接続される引き出し配線とを備えることを特徴とする表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図2】
【図3】
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【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【公開番号】特開2008−122956(P2008−122956A)
【公開日】平成20年5月29日(2008.5.29)
【国際特許分類】
【出願番号】特願2007−286852(P2007−286852)
【出願日】平成19年11月5日(2007.11.5)
【分割の表示】特願2001−363915(P2001−363915)の分割
【原出願日】平成13年11月29日(2001.11.29)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成20年5月29日(2008.5.29)
【国際特許分類】
【出願日】平成19年11月5日(2007.11.5)
【分割の表示】特願2001−363915(P2001−363915)の分割
【原出願日】平成13年11月29日(2001.11.29)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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