表示装置
【課題】 移動度特性及び生産性を向上した薄膜トランジスタを提供する。さらに、それを用いた高性能の表示装置を提供する。
【解決手段】 基板上に、ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極あるいはドレイン電極の間に前記コンタクト膜がある薄膜トランジスタを有する表示装置であって、前記コンタクト膜はＳｉを主成分とした膜であり、前記コンタクト膜中のIII族あるいはＶ族の不純物濃度のピークが前記コンタクト膜と前記ソース電極及び前記ドレイン電極との界面から３ｎｍ以上離れている、あるいは不純物濃度が前記半導体膜側で高くなっている。
【解決手段】 基板上に、ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極あるいはドレイン電極の間に前記コンタクト膜がある薄膜トランジスタを有する表示装置であって、前記コンタクト膜はＳｉを主成分とした膜であり、前記コンタクト膜中のIII族あるいはＶ族の不純物濃度のピークが前記コンタクト膜と前記ソース電極及び前記ドレイン電極との界面から３ｎｍ以上離れている、あるいは不純物濃度が前記半導体膜側で高くなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、薄膜トランジスタを有する表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタは、スイッチング素子として多くの機器に適用されている。例えば、マトリクス状に並んだ各画素を駆動する液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置などに組み込まれている。近年、このような表示装置は低消費電力、高コントラスト比、低コストの実現のため、薄膜トランジスタの高性能化や微細化、製造プロセスの簡略化などの開発が求められている。
【０００３】
薄膜トランジスタは、チャネルが形成される半導体膜を有し、この半導体膜には、工程の簡便さ、大面積対応の容易さの観点から、非晶質Ｓｉ膜が主に用いられている。また、最近では、微結晶Ｓｉ膜などの適用も検討されている。これらの半導体とソース及びドレイン電極の接続のため、半導体とこれらの電極の間にＰ（燐）などの不純物をドープしたＳｉ膜（コンタクト膜）を挿入する構成が採用されている。
【０００４】
コンタクト膜には、電極と半導体膜の接続を良好にし、薄膜トランジスタのオン電流を増大すると同時に、逆極性のキャリアの半導体への注入を防止し、オフ電流を低減する働きがある。このため、コンタクト膜中のＰなどの不純物濃度の分布制御は重要な技術になる。なお、本願発明に関連する先行技術文献としては、以下のものがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５８３４５号公報
【特許文献２】特開平７−５８３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び２には、コンタクト膜中のＰなどの不純物濃度を半導体膜側で低減した構成が開示されている。特許文献１では、この構成を採用することにより、オン電流を増加しオフ電流を低減している。一方、特許文献２では、ニッケルシリサイドを含有する層をソース・ドレイン電極部に適用する構成で、ソース・ドレイン電極側のドーパント濃度を増加することにより、ニッケルシリサイド形成とコンタクト抵抗低減の両立を図っている。
【０００７】
しかし、ソース・ドレイン電極に適用する金属の種類や、薄膜トランジスタ形成プロセス、あるいは配向膜焼成プロセスによっては、金属シリサイドの形成や金属拡散が薄膜トランジスタ特性の劣化をひきおこすことがある。特に、銅など拡散性の高い材料を電極として適用する場合、拡散の抑制が重要な課題となる。
【０００８】
そこで、本発明の目的は、ソース・ドレインの金属膜によるシリサイド形成の影響あるいは金属拡散の影響を低減できる薄膜トランジスタを提供し、表示特性の優れた表示装置を提供することとした。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１０】
（１）ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及びドレイン電極との間に前記コンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜はＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度のピークが、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度のピークが、３ｎｍ以上離れていることを特徴とする。
【００１１】
（２）ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及び前記ドレイン電極との間に前記コンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜はＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度が、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度が、前記半導体膜側（前記コンタクト膜と前記半導体膜との界面側）で高くなっていることを特徴とする。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになる。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００１４】
本発明により、コンタクト膜中の不純物濃度（ドーパント濃度）をコンタクト膜とソース・ドレイン電極との界面から３ｎｍ以上離すこと、又はコンタクト膜中のドーパン濃度をコンタクト膜と半導体膜との界面側で高くすることにより、金属シリサイドの濃度あるいは拡散金属の濃度よりドーパント濃度が上回ることが可能になる。このため、金属シリサイド形成の影響あるいは金属拡散の影響を抑制することが可能となる。
【００１５】
特に本発明の構成により、比抵抗が小さい銅などの拡散しやすい金属をソース・ドレイン配線に適用しやすくなる。また、コンタクト膜を薄膜化することが可能になる。コンタクト膜を薄膜化できると、特にバックチャネルエッチ型の薄膜トランジスタに適用する場合、半導体膜を薄くすることが可能となる。半導体膜を薄くすることにより、キャリアが半導体膜を縦断する際に生じる寄生抵抗を低減でき、ＴＦＴ移動度を向上することができる。
【００１６】
また、半導体膜に光が照射されるＴＦＴ構造においても、半導体膜薄膜化により、光リーク電流を低減することが可能である。さらに、微結晶Ｓｉ膜を半導体膜に適用する際には、従来の膜厚ではオフ電流が大きいという問題があったが、この場合も本発明の構成を適用し微結晶Ｓｉ膜を薄くすることによりオフ電流特性を改善することが可能となる。
【００１７】
また、バックチャネル部のコンタクト膜を酸化して高抵抗化する方法も適用できる。この場合、酸化するコンタクト膜を薄くすることにより処理時間を短縮することが可能になる。
【００１８】
本発明の構成は、半導体膜をＺｎＯやＩｎＧａＺｎＯ（ＩＧＺＯ）などの酸化物半導体とした場合にも適用できる。この場合、半導体膜へのソース・ドレイン金属への拡散低減のほかに、上記のバックチャネル部のコンタクト膜を酸化するプロセスを適用することにより、半導体膜のバックチャネル部の酸化によるオフ電流低減も可能になる。
【００１９】
本発明の薄膜トランジスタを液晶表示装置や有機ＥＬ表示装置等の表示装置に適用することで高画質の表示装置を提供することが可能となる。
【図面の簡単な説明】
【００２０】
【図１−１】本発明の実施例１である逆スタガ型薄膜トランジスタの概略構成を示す断面図。
【図１−２】Ｐ濃度ピークのソース・ドレイン電極からの距離とＴＦＴ移動度の関係を示す図。
【図２】本発明の実施例１である逆スタガ型薄膜トランジスタの製造工程を示す断面図。
【図３】従来例のコンタクト膜中のＰ濃度分布を示す図。
【図４】本発明のコンタクト膜中のＰ濃度分布の一例を示す図。
【図５】金属拡散の分布模式図。
【図６】本発明の実施例３である逆スタガ型薄膜トランジスタの概略構成を示す断面図。
【図７】本発明の実施例３である逆スタガ型薄膜トランジスタの製造工程を示す断面図。
【図８】本発明の実施例４である正スタガ型薄膜トランジスタの概略構成を示す断面図。
【図９】本発明の実施例４である正スタガ型薄膜トランジスタの製造工程を示す断面図。
【図１０】本発明の実施例５である液晶表示装置の概略構成を示す断面図。
【図１１】本発明の実施例６である有機ＥＬ表示装置の概略構成を示す断面図。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施例を詳細に説明する。
〔実施例１〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、図１−１、図１−２及び図２を用いて説明する。図１−１は、本発明の実施例１である逆スタガ型薄膜トランジスタの概略構成（主要構成部位）を示す断面図、図１−２はＰ濃度ピークのソース・ドレイン電極からの距離とＴＦＴ移動度の関係を示す図、図２は本発明の実施例１である逆スタガ型薄膜トランジスタの製造工程を示す断面図である。本実施例１では、逆スタガ型薄膜トランジスタに本発明を適用した例について説明する。
【００２２】
図１−１に示すように、本実施例１の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑ１は、逆スタガ型であり、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ１は、主に、絶縁性基板１上に形成されたゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにしてゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４と平面的に重なるようにして半導体膜４上に形成され、ソース電極６及びドレイン電極７として機能する一対の電極と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くコンタクト膜５とを有する構成になっている。即ち、薄膜トランジスタＱ１は、絶縁性基板１上に、主に、ゲート電極２と、ゲート絶縁膜３と、半導体膜４と、コンタクト膜５と、ソース電極６及びドレイン電極７とが順次積層された構成になっている。
【００２３】
コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ１がｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ１がｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。この不純物をドーピングする際に、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。
【００２４】
図１−２に不純物としてＰ（燐）をドープした場合のＰ濃度ピークのソース・ドレイン電極からの距離とＴＦＴ移動度の関係を示す。この図から、Ｐ濃度ピークのソース・ドレイン電極からの距離が２ｎｍ以下の場合、移動度が０．１ｃｍ２／Ｖｓ以下と低いのに対し、３ｎｍ以上では約１ｃｍ２／Ｖｓと高くなっていることがわかる。これは、後述するように、Ｐ濃度のピーク値が２ｎｍ以下の場合、ソース・ドレイン電極（ソース電極６，ドレイン電極７）の金属の拡散の影響を受けるのに対して、３ｎｍ以上とした場合、この影響をほぼ抑制できるためである。
【００２５】
ソース電極６及びドレイン電極７は、絶縁性基板１上に形成された保護性絶縁膜８で覆われている。ソース電極６は、保護性絶縁膜８に形成されたコンタクトホール９を通して、保護性絶縁膜８上に形成された画素電極１０と電気的に接続されている。
【００２６】
次に、上記構成の薄膜トランジスタＱ１の製造について図２を用いて説明する。
まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。
【００２７】
次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate）などを原料ガスとして用いる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。
【００２８】
半導体膜４としては、微結晶Ｓｉ膜や非晶質Ｓｉ膜あるいはそれらの積層が適用できる。微結晶Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。
【００２９】
また、非晶質Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際も、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。この場合、ＳｉＨ４、ＳｉＦ４、Ｈ２や希ガスの流量を制御することにより非晶質Ｓｉ膜を成膜することが可能になる。
【００３０】
さらに、この上に、コンタクト膜５として例えばＰをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。Ｐ濃度分布については、下記の方法で制御できる。
まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜きＰＥＣＶＤ法を引き続き実施する。これにより、Ｐ濃度の高い層を形成できる。さらに、続けて、再度ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。
【００３１】
また、以下の方法でも、前述のＰ濃度分布を形成することができる。まず、半導体膜４に引き続いてＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法でＰ濃度の高い層を形成する。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。この構成では、Ｐ濃度が半導体膜界面側（半導体膜４との界面側）で高くなる構成となる。この構成の場合、ガス導入のシーケンスが簡略化できるためスループットを向上できる利点がある。また、この構成では、移動度の確保の観点から、不純物（Ｐ）をドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜の膜厚を５ｎｍ以上にすると、さらに好ましい。
【００３２】
以上、述べたようにＰ濃度ピークをＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法で形成することにより可能となる。この場合、この層の成膜速度は極めて低いため、本発明のように、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成するプロセスとの組み合わせが有効になる。
【００３３】
次に、ホトリソグラフィ工程を適用して半導体膜４とコンタクト膜５を島状に加工する。（図２（ａ）参照）
次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜を成膜する。
その後、ホトリソグラフィ工程を適用し、図２（ｂ）に示すように、前記金属膜をパターンニングしてソース電極６及びドレイン電極７を形成する。
【００３４】
この後、エッチングなどにより、ソース電極６及びドレイン電極７から露出するコンタクト膜５を選択的に除去する。また、別の方法としては、コンタクト膜５をＯ２プラズマ、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。
【００３５】
次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図２（ｃ）に示す。
【００３６】
本実施例により、特性が良好で安定性に優れた薄膜トランジスタＱ１を形成できる。また、本実施例で形成した逆スタガ型の薄膜トランジスタＱ１では、基板側から半導体膜４に入射する光をゲート電極２で遮光できるため、光リーク電流も低減できる。
【００３７】
ここで、本発明について詳細に説明する。
上記の特許文献１（特開２００８−２５８３４５号公報）や特許文献２（特開平７−５８３３４号公報）に開示されているＰ濃度は図３のようになる。この不純物濃度分布では、コンタクト膜の金属膜側（ソース・ドレイン電極側）の界面に不Ｐ濃度のピーク値が位置する。一方、本発明では、図４に示すようなＰ濃度分布（（ａ）乃至（ｄ））を考案した。これらの構成では、コンタクト膜５中のＰ濃度のピークは、コンタクト膜５とソース電極６及びドレイン電極７（ソース・ドレイン電極）との界面から３ｎｍ以上離れている、或いは、コンタクト膜５中のＰ濃度のピークがコンタクト膜５と半導体膜４との界面（半導体膜４側）に位置する構成となっている。また、Ｐ濃度のピーク値は１０２０ｃｍ−３以上であることが望ましい。
【００３８】
これらの構成で、ソース・ドレイン金属が拡散した場合を、模式的に図５に示した。図３に示した、従来技術の構成では、半導体界面でのＰ濃度が拡散した金属の濃度と比較して充分に高くできない。このため、ソース・ドレインに適用した金属によってはＴＦＴ特性の劣化を招くことがある。一方、本発明では、金属が拡散しても、半導体界面（コンタクト膜５と半導体膜４との界面）のＰ濃度を充分に高くできるため、ＴＦＴ特性の劣化を抑制することが可能となる。また、不純物の金属ゲッタリングの効果により金属の拡散が濃度を低減する場合もある。このため、本発明の構成によりＣｕなどの拡散性の高い金属をソース・ドレイン電極（ソース電極６，ドレイン電極７）に適用することが可能となる。
【００３９】
また、他の効果としてはコンタクト膜５を薄くすることができる。コンタクト膜５を薄くすることにより、この膜のエッチング時のマージンに余裕ができ、半導体膜４を薄くすることが可能となる。また、コンタクト膜５を薄くすることによりこの層を酸化により高抵抗化することも可能となる。
【００４０】
本発明の薄膜トランジスタＱ１は、半導体膜４を薄膜化でき移動度特性を向上できる。また、光リーク電流の低減も可能である。さらに、半導体膜４に微結晶Ｓｉを適用した際、オフ電流を低減することもできる。また、ソース・ドレイン電極（ソース電極６，ドレイン電極７）に銅などの低抵抗金属を適用することも可能となる。したがって、この薄膜トランジスタＱ１を液晶表示装置あるいは有機ＥＬ表示装置に適用することにより、高画質のディスプレイを低コストで製造することが可能となる。
【００４１】
〔実施例２〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、前述の実施例１の図１−１及び図２を用いて説明する。本実施例２では、銅を主体とした電極を具備した逆スタガ型薄膜トランジスタに本発明を適用した例について説明する。
【００４２】
図１−１に示すように、本実施例２の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑ１ａは、逆スタガ型であり、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ１ａは、主に、絶縁性基板１上に形成され、主たる成分が銅より構成されるゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにしてゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４と平面的に重なるようにして半導体膜４上に形成され、主たる成分が銅より構成され、ソース電極６及びドレイン電極７として機能する一対の電極と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くコンタクト膜５とを有する構成になっている。即ち、薄膜トランジスタＱ１ａは、絶縁性基板１上に、主に、ゲート電極２と、ゲート絶縁膜３と、半導体膜４と、コンタクト膜５と、ソース電極６及びドレイン電極７とが順次積層された構成になっている。
【００４３】
コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ１ａがｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ１ａがｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。この不純物をドーピングする際に、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。
【００４４】
ソース電極６及びドレイン電極７は、絶縁性基板１上に形成された保護性絶縁膜８で覆われている。ソース電極６は、保護性絶縁膜８に形成されたコンタクトホール９を通して、保護性絶縁膜８上に形成された画素電極１０と電気的に接続されている。また、ソース電極６及びドレイン電極７は、主たる成分が銅より構成、即ち銅或いは銅を含有する合金で構成される。
【００４５】
次に、上記構成の薄膜トランジスタＱ１ａの製造について図２を用いて説明する。
まず、絶縁性基板１上に、主たる成分が銅より構成される金属膜をスパッタリング法などにより成膜する。前記金属膜の１つの構成例として、前記絶縁性基板１との密着性を確保するための銅合金層、実質的な電極の抵抗を決める純銅層の積層が挙げられる。銅合金の中に含まれる添加元素としては、Ｍｎ、Ｍｇ、Ｎｉ、Ａｌ、Ｚｎ、Ｚｒ、Ｉｎ、Ｃａの中から１種類以上含まれていることが好ましい。また、密着性をより強固にするため、銅合金成膜時に酸素ガスを流しスパッタしてもよい。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。
【００４６】
次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)などを原料ガスとして用いる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。また、主たる成分が銅より構成されるゲート電極２ではゲート絶縁膜３中に銅が拡散することが懸念される。そのような場合、ゲート絶縁膜３の成膜前にアンモニアガスもしくは酸素ガスを流しながら熱処理を加えることで、ゲート電極２表面にバリア層を形成し銅のゲート絶縁膜３中への拡散を抑制することができる。
【００４７】
半導体膜４としては、微結晶Ｓｉ膜や非晶質Ｓｉ膜あるいはそれらの積層が適用できる。微結晶Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。
【００４８】
また、非晶質Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際も、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。この場合、ＳｉＨ４、ＳｉＦ４、Ｈ２や希ガスの流量を制御することにより非晶質Ｓｉ膜を成膜することが可能になる。
【００４９】
さらに、この上に、コンタクト膜５として例えばＰをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。Ｐ濃度分布については、下記の方法で制御できる。
まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜きＰＥＣＶＤ法を引き続き実施する。これにより、Ｐ濃度の高い層を形成できる。さらに、続けて、再度ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。
【００５０】
また、以下の方法でも、前述のＰ濃度分布を形成することができる。まず、半導体膜４に引き続いてＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法でＰ濃度の高い層を形成する。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。この構成では、Ｐ濃度が半導体膜界面側（半導体膜４との界面側）で高くなる構成となる。この構成の場合、ガス導入のシーケンスが簡略化できるためスループットを向上できる利点がある。また、この構成では、移動度の確保の観点から、不純物（Ｐ）をドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜の膜厚を５ｎｍ以上にすると、さらに好ましい。
【００５１】
以上、述べたようにＰ濃度ピークをＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法で形成することにより可能となる。この場合、この層の成膜速度は極めて低いため、本発明のように、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成するプロセスとの組み合わせが有効になる。
【００５２】
次に、ホトリソグラフィ工程を適用して半導体膜４とコンタクト膜５を島状に加工する。（図２（ａ）参照）
次に、スパッタなどにより、主たる成分が銅より成り、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜を成膜する。前記金属膜の１つの構成例として、コンタクト膜５との密着性を確保するための銅合金層、実質的な電極の抵抗を決める純銅層の積層が挙げられる。銅合金の中に含まれる添加元素としては、Ｍｎ、Ｍｇ、Ｎｉ、Ａｌ、Ｚｎ、Ｚｒ、Ｉｎ、Ｃａの中から１種類以上含まれていることが好ましい。
【００５３】
上記工程では、コンタクト膜５中に銅が拡散し、薄膜トランジスタの特性を劣化させることが予想される。その対処方法の例として、コンタクト膜５上に酸素ガスを流したプラズマＣＶＤ法などを用いて酸化膜を形成し、銅合金に添加した元素によりバリア層を形成する方法が挙げられるが、酸化膜の抵抗により薄膜トランジスタのオン特性が劣化するという問題があった。本実施例の構造では、銅がコンタクト膜５中に拡散した場合でも薄膜トランジスタの特性劣化を防ぐことが可能となる。また、コンタクト膜上に酸化膜を形成する場合、その膜厚を低減することも可能である。すなわち、銅がコンタクト膜５中に拡散し、Ｐ濃度の高い層に到達すると、Ｐによる銅のゲッタリング効果により拡散が抑制されるからである。
【００５４】
その後、ホトリソグラフィ工程を適用し、図２（ｂ）に示すように、前記金属膜をパターンニングしてソース電極６及びドレイン電極７を形成する。
この後、エッチングなどにより、ソース電極６及びドレイン電極７から露出するコンタクト膜５を選択的に除去する。また、別の方法としては、コンタクト膜５をＯ２プラズマ、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。
【００５５】
次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図２（ｃ）に示す。
【００５６】
本実施例により、特性が良好で安定性に優れた薄膜トランジスタＱ１ａを形成できる。また、本実施例で形成した逆スタガ型の薄膜トランジスタＱ１ａでは、基板側から半導体膜４に入射する光をゲート電極２で遮光できるため、光リーク電流も低減できる。
【００５７】
〔実施例３〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、図６及び図７を用いて説明する。図６は、本発明の実施例３である逆スタガ型薄膜トランジスタの概略構成（主要構成部位）を示す断面図、図７は本発明の実施例３である逆スタガ型薄膜トランジスタの製造工程を示す断面図である。本実施例３では、ソース・ドレイン電極下に半導体膜が存在する構成の逆スタガ型薄膜トランジスタに本発明を適用した例について説明する。
【００５８】
図６に示すように、本実施例３の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑ２は、逆スタガ型であり、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ２は、主に、絶縁性基板１上に形成されたゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにしてゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４と平面的に重なるようにして半導体膜４上に形成され、ソース電極６及びドレイン電極７として機能する一対の電極と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くコンタクト膜５とを有する構成になっている。即ち、薄膜トランジスタＱ２は、絶縁性基板１上に、主に、ゲート電極２と、ゲート絶縁膜３と、半導体膜４と、コンタクト膜５と、ソース電極６及びドレイン電極７とが順次積層された構成になっている。特に、ソース電極６及びドレイン電極７の下には必ず半導体膜４が存在し、ソース電極６及びドレイン電極７と半導体膜４とが重畳する構成となっている。
【００５９】
コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ２がｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ２がｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。この不純物をドーピングする際に、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。
【００６０】
ソース電極６及びドレイン電極７は、絶縁性基板１上に形成された保護性絶縁膜８で覆われている。ソース電極６は、保護性絶縁膜８に形成されたコンタクトホール９を通して、保護性絶縁膜８上に形成された画素電極１０と電気的に接続されている。
【００６１】
次に、上記構成の薄膜トランジスタＱ２の製造について図７を用いて説明する。
まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。
【００６２】
次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate）などを原料ガスとして用いる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。
【００６３】
半導体膜４としては、微結晶Ｓｉ膜や非晶質Ｓｉ膜あるいはそれらの積層が適用できる。微結晶Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。
【００６４】
また、非晶質Ｓｉ膜９を、ＰＥＣＶＤ法で成膜する際も、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。この場合、ＳｉＨ４、ＳｉＦ４、Ｈ２や希ガスの流量を制御することにより非晶質Ｓｉ膜９を成膜することが可能になる。
【００６５】
さらに、この上に、コンタクト膜５として例えばＰをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。Ｐ濃度分布については、下記の方法で制御できる。
まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜く。これにより、Ｐ濃度の高い層を形成できる。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。
【００６６】
また、以下の方法でも、前述のＰ濃度分布を形成することができる。まず、半導体膜４に引き続いてＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法でＰ濃度の高い層を形成する。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。この構成では、Ｐ濃度のピークが半導体膜界面（半導体膜４との界面）に位置する構成となる。この構成の場合、ガス導入のシーケンスが簡略化できるためスループットを向上できる利点がある。また、この構成では、移動度の確保の観点から、不純物（Ｐ）をドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜の膜厚を５ｎｍ以上にすると、さらに好ましい。
【００６７】
次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ１（図７（ａ）参照）を成膜する。
その後、ホトリソグラフィ工程を適用して、図７（ａ）に示すように、金属膜Ｍ１、コンタクト膜５、半導体膜４を島状に加工する。このホトリソグラフィ工程では、レジスト厚さを２段階にするため、ハーフトーンマスクなどを用いた露光を実施する。ついで、アッシングによりチャネル部のレジストを除去した後、この部分の金属膜（ソース・ドレイン電極の金属膜）Ｍ１をエッチングしてソース電極６及びドレイン電極７を形成する（図７（ｂ）参照）。
ついで、Ｏ２プラズマ処理などにより、チャネル部のコンタクト膜５ａ（ソース電極６とドレイン電極７との間のコンタクト膜５ａ）を酸化し高抵抗化する（図７（ｂ）参照）。別の方法としては、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。
【００６８】
次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図７（ｃ）に示す。
【００６９】
本実施例では、ソース・ドレイン電極（ソース電極６，ドレイン電極７）の加工と半導体膜４の加工を１回のホトリソグラフィ工程で形成できることから、工程削減できる。しかし、ソース・ドレイン電極下に必ず半導体膜４が存在する構成となるため、この部分に光が当たると光電流が発生しオフ電流が増加するという欠点がある。本発明の構成では、半導体膜４を薄くできるため、この光電流を低減することが可能となる。したがって、本実施例の構成により、低コストで特性の優れた薄膜トランジスタＱ２を提供できる。
【００７０】
〔実施例４〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、前述の実施例３の図６及び図７を用いて説明する。
まず、実施例３と同様に絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。
【００７１】
次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。これらの膜の形成では、ＣＶＤ法以外にスパッタリング法を適用することも可能である。
【００７２】
半導体膜４としては、酸化物半導体を適用する。酸化物半導体としてはＺｎＯやＩＧＺＯなどがあげられる。酸化物半導体膜はスパッタリング法で成膜する。
さらに、この上に、実施例３と同様の方法でコンタクト膜５を成膜する。
【００７３】
次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ１を成膜する。
その後、ホトリソグラフィ工程を適用して、図７（ａ）に示すように、金属膜Ｍ１、コンタクト膜５、半導体膜４を島状に加工する。このホトリソグラフィ工程では、レジスト厚さを２段階にするため、ハーフトーンマスクなどを用いた露光を実施する。ついで、アッシングによりチャネル部のレジストを除去した後、この部分の金属膜（ソース・ドレイン電極の金属膜）Ｍ１をエッチングしてソース電極６及びドレイン電極７を形成する（図７（ｂ）参照）。
ついで、Ｏ２プラズマ処理などにより、チャネル部のコンタクト膜５ａ（ソース電極６とドレイン電極７との間のコンタクト膜５ａ）を酸化し高抵抗化する（図７（ｂ）参照）。別の方法としては、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。また、この酸化プロセスで酸化物半導体のバックチャネルを酸化改質することも可能である。
なお、この工程により、本実施例の薄膜トランジスタＱ２ａ（図６参照）が形成される。
【００７４】
次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図７（ｃ）に示す。
【００７５】
本実施例では、ソース・ドレイン電極（ソース電極６，ドレイン電極７）の加工と半導体膜４の加工を１回のホトリソグラフィ工程で形成できることから、工程削減できる。半導体膜とソース・ドレイン電極下に必ず半導体膜４が存在する構成となるため、この部分に光が当たると光電流が発生しオフ電流が増加するという欠点がある。本発明の構成では、半導体膜４が酸化物半導体であり、光吸収係数が小さい、この光電流を低減することが可能となる。したがって、本実施例の構成により、低コストで特性の優れた薄膜トランジスタＱ２ａを提供できる。
【００７６】
また、実施例１と同様に、半導体膜４、コンタクト膜５を形成した後に、ホトリソグラフィ工程を適用してこれらの膜を島状に加工しても良い。この場合、図１に示すような構成になるが、本実施例の酸化プロセスを適用することによりバックチャネルのコンタクト膜を図６に示したように酸化することも可能である。
【００７７】
〔実施例５〕
本実施例の正スタガ型薄膜トランジスタの構成と製造方法について、図８及び図９を用いて説明する。図８は、本発明の実施例４である正スタガ型薄膜トランジスタの概略構成（主要構成部位）を示す断面図、図９は本発明の実施例４である正スタガ型薄膜トランジスタの製造工程を示す断面図である。本実施例４では、正スタガ型薄膜トランジスタに本発明を適用した例について説明する。
【００７８】
図８に示すように、本実施例５の薄膜トランジスタ（ＴＦＴ：Thin Film Transistoｒ）Ｑ３は、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ３は、正スタガ型であり、主に、絶縁性基板１上に、ソース電極６及びドレイン電極７と、ＰをドープしたＳｉ膜からなるコンタクト膜５と、半導体膜４と、ゲート絶縁膜３と、ゲート電極２とが順次積層された構成になっている。本実施例のゲート絶縁膜３は、半導体膜４上に形成された絶縁膜３ａと、この絶縁膜３ａを覆うようにして形成された絶縁膜３ｂとを含む積層体で形成されている。
【００７９】
コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ３がｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ３がｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。このコンタクト膜５中の不純物濃度において、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。
【００８０】
次に、上記構成の薄膜トランジスタＱ３の製造について図９を用いて説明する。
まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、コンタクト膜５としてＰ（燐）などをドープしたＳｉ膜を成膜する。このコンタクト膜５の形成では、まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４をなどの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。この膜の厚さを３ｎｍ以上とする。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜く。これにより、Ｐ濃度の高い膜を形成でき本発明の構成を実現できる。さらに、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成しても良い。この構成では、Ｐ濃度の高い膜を薬液などから保護できるためプロセス耐性が向上する。
ホトリソグラフィを適用して前記金属膜とコンタクト膜５の積層体をパターンニングすることにより、絶縁性基板１上にソース電極６及びドレイン電極７を形成する。
【００８１】
次に、コンタクト膜５の表面の酸化膜をＨＦなどで除去した後、ＰＥＣＶＤなどの成膜手法を用いて半導体膜４、絶縁膜３ａを連続成膜する。半導体膜４としては、非晶質Ｓｉ膜や微結晶Ｓｉ膜あるいはそれらの積層を適用する。ついで、ホトリソグラフィを適用して、絶縁膜３ａと半導体膜４を島状に加工する。（図９（ａ）参照）
【００８２】
次に、絶縁膜３ｂをＰＥＣＶＤなどを用いて成膜し、さらに、スパッタなどにより、金属膜を成膜する。絶縁膜３ｂを形成することにより、絶縁膜３ａ及び３ｂからなるケート絶縁膜３が形成される。
その後、ホトリソグラフィ工程を適用し、図９（ｂ）に示すように、前記金属膜をパターンニングしてゲート電極２を形成する。
【００８３】
次に、ゲート電極２を覆うようにして保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図９（ｃ）に示す。
【００８４】
本実施例により、特性が優れた正スタガ型薄膜トランジスタＱ３を形成できる。
【００８５】
〔実施例６〕
ここで示す実施例の液晶表示装置は、前述の実施例１から５で作製した薄膜トランジスタを有する絶縁性基板に、さらにスペーサを形成した後、対向基板を張り合わせ液晶を封入し完成する。本実施例の液晶表示装置の概略構成を図１０に示す。なお、図１０では、薄膜トランジスタの一例として図１−１で示した逆スタガ型薄膜トランジスタＱ１を示している。
【００８６】
本実施例の液晶表示装置の製造方法について以下に述べる。前述の実施例１乃至実施例５に記載の方法で画素電極１０まで形成した後、スペーサ１１を形成する。この形成方法としては、感光性樹脂を所定の厚さに塗布した後露光現像し形成する方法がある。ついで配向膜１２を形成する。ついで対向基板１３を張り合わせ、液晶１４を封入し液晶表示装置を完成する。
【００８７】
本実施例の液晶表示装置は、各々が画素電極１０と、この画素電極１０に電気的に接続されたアクティブ素子とを含む複数の画素領域をマトリクス状に配置した液晶表示パネルを有し、前記液晶表示パネルは、絶縁性基板１（第１の基板）と対向基板１３（第２の基板）との間に液晶１４が挟持された構成になっており、前記アクティブ素子は前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）である。
【００８８】
本実施例の液晶表示装置において、画素電極１０と共に画素領域を構成し、画素電極１０に電気的に接続されるアクティブ素子（薄膜トランジスタ）として前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）を使用することにより、薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）の電圧書込み特性が良好なため、色再現性などに優れた画像を表示することが可能となる。
【００８９】
〔実施例７〕
ここで示す実施例の有機ＥＬ表示装置は前述の実施例１から５で作製した薄膜トランジスタを有する絶縁性基板に、電荷輸送層、発光層、電荷輸送層を積層して有機ＥＬ発光素子を形成する。本実施例の有機ＥＬ表示装置の概略構成を図１１に示す。なお、図１１では、薄膜トランジスタの一例として図１で示した逆スタガ型薄膜トランジスタＱ１を示している。
【００９０】
本実施例の有機ＥＬ表示装置の製造方法について以下に述べる。
前述の実施例１乃至５に記載の方法で保護性絶縁膜８まで形成した後、平坦化層１５を形成する。平坦化層１５は、感光性樹脂を塗布した後、露光現像によりスルーホール１５ａを開けて形成する。ついで画素電極１０を前述の実施例１乃至５と同様な方法で形成する。その後、この上に、有機ＥＬ発光素子の電荷輸送層１６、発光層１７、電荷輸送層１８を蒸着法により形成し、さらに上部電極１９として透明導電膜を蒸着及びスパッタリングで形成し、封止膜２０としてＳｉＮ膜をＣａｔ−ＣＶＤを用いて形成し、有機ＥＬ表示装置を作製した。
【００９１】
本実施例の有機ＥＬ表示装置は、各々が有機ＥＬ発光素子と、前記有機ＥＬ発光素子の画素電極１０と電気的に接続されたスイッチング素子とを含む複数の画素領域をマトリクス状に配置した有機ＥＬ表示装置であり、前記スイッチング素子は、前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）である。
【００９２】
本実施例の有機ＥＬ表示装置においては、有機ＥＬ発光素子及び画素電極１０と共に表示領域を構成し、画素電極１０に電気的接続されるスイッチング素子（薄膜トランジスタ）として前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）を使用することにより、高画質な表示特性を示した。
【００９３】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００９４】
１…絶縁性基板
２…ゲート電極
３…ゲート絶縁膜
３ａ，３ｂ…絶縁膜
４…半導体膜
５，５ａ…コンタクト膜
６…ソース電極
７…ドレイン電極
８…保護性絶縁膜
９…コンタクトホール
１０…画素電極
１１…スペーサ
１２…配向膜
１３…対向基板
１４…液晶
１５…平坦化層
１５ａ…スルーホール
１６…電荷輸送層
１７…発光層
１８…電荷輸送層
１９…上部電極
２０…封止膜
Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３…薄膜トランジスタ
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、薄膜トランジスタを有する表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタは、スイッチング素子として多くの機器に適用されている。例えば、マトリクス状に並んだ各画素を駆動する液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置などに組み込まれている。近年、このような表示装置は低消費電力、高コントラスト比、低コストの実現のため、薄膜トランジスタの高性能化や微細化、製造プロセスの簡略化などの開発が求められている。
【０００３】
薄膜トランジスタは、チャネルが形成される半導体膜を有し、この半導体膜には、工程の簡便さ、大面積対応の容易さの観点から、非晶質Ｓｉ膜が主に用いられている。また、最近では、微結晶Ｓｉ膜などの適用も検討されている。これらの半導体とソース及びドレイン電極の接続のため、半導体とこれらの電極の間にＰ（燐）などの不純物をドープしたＳｉ膜（コンタクト膜）を挿入する構成が採用されている。
【０００４】
コンタクト膜には、電極と半導体膜の接続を良好にし、薄膜トランジスタのオン電流を増大すると同時に、逆極性のキャリアの半導体への注入を防止し、オフ電流を低減する働きがある。このため、コンタクト膜中のＰなどの不純物濃度の分布制御は重要な技術になる。なお、本願発明に関連する先行技術文献としては、以下のものがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５８３４５号公報
【特許文献２】特開平７−５８３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び２には、コンタクト膜中のＰなどの不純物濃度を半導体膜側で低減した構成が開示されている。特許文献１では、この構成を採用することにより、オン電流を増加しオフ電流を低減している。一方、特許文献２では、ニッケルシリサイドを含有する層をソース・ドレイン電極部に適用する構成で、ソース・ドレイン電極側のドーパント濃度を増加することにより、ニッケルシリサイド形成とコンタクト抵抗低減の両立を図っている。
【０００７】
しかし、ソース・ドレイン電極に適用する金属の種類や、薄膜トランジスタ形成プロセス、あるいは配向膜焼成プロセスによっては、金属シリサイドの形成や金属拡散が薄膜トランジスタ特性の劣化をひきおこすことがある。特に、銅など拡散性の高い材料を電極として適用する場合、拡散の抑制が重要な課題となる。
【０００８】
そこで、本発明の目的は、ソース・ドレインの金属膜によるシリサイド形成の影響あるいは金属拡散の影響を低減できる薄膜トランジスタを提供し、表示特性の優れた表示装置を提供することとした。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１０】
（１）ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及びドレイン電極との間に前記コンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜はＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度のピークが、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度のピークが、３ｎｍ以上離れていることを特徴とする。
【００１１】
（２）ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及び前記ドレイン電極との間に前記コンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜はＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度が、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度が、前記半導体膜側（前記コンタクト膜と前記半導体膜との界面側）で高くなっていることを特徴とする。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになる。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００１４】
本発明により、コンタクト膜中の不純物濃度（ドーパント濃度）をコンタクト膜とソース・ドレイン電極との界面から３ｎｍ以上離すこと、又はコンタクト膜中のドーパン濃度をコンタクト膜と半導体膜との界面側で高くすることにより、金属シリサイドの濃度あるいは拡散金属の濃度よりドーパント濃度が上回ることが可能になる。このため、金属シリサイド形成の影響あるいは金属拡散の影響を抑制することが可能となる。
【００１５】
特に本発明の構成により、比抵抗が小さい銅などの拡散しやすい金属をソース・ドレイン配線に適用しやすくなる。また、コンタクト膜を薄膜化することが可能になる。コンタクト膜を薄膜化できると、特にバックチャネルエッチ型の薄膜トランジスタに適用する場合、半導体膜を薄くすることが可能となる。半導体膜を薄くすることにより、キャリアが半導体膜を縦断する際に生じる寄生抵抗を低減でき、ＴＦＴ移動度を向上することができる。
【００１６】
また、半導体膜に光が照射されるＴＦＴ構造においても、半導体膜薄膜化により、光リーク電流を低減することが可能である。さらに、微結晶Ｓｉ膜を半導体膜に適用する際には、従来の膜厚ではオフ電流が大きいという問題があったが、この場合も本発明の構成を適用し微結晶Ｓｉ膜を薄くすることによりオフ電流特性を改善することが可能となる。
【００１７】
また、バックチャネル部のコンタクト膜を酸化して高抵抗化する方法も適用できる。この場合、酸化するコンタクト膜を薄くすることにより処理時間を短縮することが可能になる。
【００１８】
本発明の構成は、半導体膜をＺｎＯやＩｎＧａＺｎＯ（ＩＧＺＯ）などの酸化物半導体とした場合にも適用できる。この場合、半導体膜へのソース・ドレイン金属への拡散低減のほかに、上記のバックチャネル部のコンタクト膜を酸化するプロセスを適用することにより、半導体膜のバックチャネル部の酸化によるオフ電流低減も可能になる。
【００１９】
本発明の薄膜トランジスタを液晶表示装置や有機ＥＬ表示装置等の表示装置に適用することで高画質の表示装置を提供することが可能となる。
【図面の簡単な説明】
【００２０】
【図１−１】本発明の実施例１である逆スタガ型薄膜トランジスタの概略構成を示す断面図。
【図１−２】Ｐ濃度ピークのソース・ドレイン電極からの距離とＴＦＴ移動度の関係を示す図。
【図２】本発明の実施例１である逆スタガ型薄膜トランジスタの製造工程を示す断面図。
【図３】従来例のコンタクト膜中のＰ濃度分布を示す図。
【図４】本発明のコンタクト膜中のＰ濃度分布の一例を示す図。
【図５】金属拡散の分布模式図。
【図６】本発明の実施例３である逆スタガ型薄膜トランジスタの概略構成を示す断面図。
【図７】本発明の実施例３である逆スタガ型薄膜トランジスタの製造工程を示す断面図。
【図８】本発明の実施例４である正スタガ型薄膜トランジスタの概略構成を示す断面図。
【図９】本発明の実施例４である正スタガ型薄膜トランジスタの製造工程を示す断面図。
【図１０】本発明の実施例５である液晶表示装置の概略構成を示す断面図。
【図１１】本発明の実施例６である有機ＥＬ表示装置の概略構成を示す断面図。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施例を詳細に説明する。
〔実施例１〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、図１−１、図１−２及び図２を用いて説明する。図１−１は、本発明の実施例１である逆スタガ型薄膜トランジスタの概略構成（主要構成部位）を示す断面図、図１−２はＰ濃度ピークのソース・ドレイン電極からの距離とＴＦＴ移動度の関係を示す図、図２は本発明の実施例１である逆スタガ型薄膜トランジスタの製造工程を示す断面図である。本実施例１では、逆スタガ型薄膜トランジスタに本発明を適用した例について説明する。
【００２２】
図１−１に示すように、本実施例１の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑ１は、逆スタガ型であり、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ１は、主に、絶縁性基板１上に形成されたゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにしてゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４と平面的に重なるようにして半導体膜４上に形成され、ソース電極６及びドレイン電極７として機能する一対の電極と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くコンタクト膜５とを有する構成になっている。即ち、薄膜トランジスタＱ１は、絶縁性基板１上に、主に、ゲート電極２と、ゲート絶縁膜３と、半導体膜４と、コンタクト膜５と、ソース電極６及びドレイン電極７とが順次積層された構成になっている。
【００２３】
コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ１がｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ１がｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。この不純物をドーピングする際に、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。
【００２４】
図１−２に不純物としてＰ（燐）をドープした場合のＰ濃度ピークのソース・ドレイン電極からの距離とＴＦＴ移動度の関係を示す。この図から、Ｐ濃度ピークのソース・ドレイン電極からの距離が２ｎｍ以下の場合、移動度が０．１ｃｍ２／Ｖｓ以下と低いのに対し、３ｎｍ以上では約１ｃｍ２／Ｖｓと高くなっていることがわかる。これは、後述するように、Ｐ濃度のピーク値が２ｎｍ以下の場合、ソース・ドレイン電極（ソース電極６，ドレイン電極７）の金属の拡散の影響を受けるのに対して、３ｎｍ以上とした場合、この影響をほぼ抑制できるためである。
【００２５】
ソース電極６及びドレイン電極７は、絶縁性基板１上に形成された保護性絶縁膜８で覆われている。ソース電極６は、保護性絶縁膜８に形成されたコンタクトホール９を通して、保護性絶縁膜８上に形成された画素電極１０と電気的に接続されている。
【００２６】
次に、上記構成の薄膜トランジスタＱ１の製造について図２を用いて説明する。
まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。
【００２７】
次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate）などを原料ガスとして用いる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。
【００２８】
半導体膜４としては、微結晶Ｓｉ膜や非晶質Ｓｉ膜あるいはそれらの積層が適用できる。微結晶Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。
【００２９】
また、非晶質Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際も、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。この場合、ＳｉＨ４、ＳｉＦ４、Ｈ２や希ガスの流量を制御することにより非晶質Ｓｉ膜を成膜することが可能になる。
【００３０】
さらに、この上に、コンタクト膜５として例えばＰをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。Ｐ濃度分布については、下記の方法で制御できる。
まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜きＰＥＣＶＤ法を引き続き実施する。これにより、Ｐ濃度の高い層を形成できる。さらに、続けて、再度ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。
【００３１】
また、以下の方法でも、前述のＰ濃度分布を形成することができる。まず、半導体膜４に引き続いてＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法でＰ濃度の高い層を形成する。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。この構成では、Ｐ濃度が半導体膜界面側（半導体膜４との界面側）で高くなる構成となる。この構成の場合、ガス導入のシーケンスが簡略化できるためスループットを向上できる利点がある。また、この構成では、移動度の確保の観点から、不純物（Ｐ）をドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜の膜厚を５ｎｍ以上にすると、さらに好ましい。
【００３２】
以上、述べたようにＰ濃度ピークをＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法で形成することにより可能となる。この場合、この層の成膜速度は極めて低いため、本発明のように、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成するプロセスとの組み合わせが有効になる。
【００３３】
次に、ホトリソグラフィ工程を適用して半導体膜４とコンタクト膜５を島状に加工する。（図２（ａ）参照）
次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜を成膜する。
その後、ホトリソグラフィ工程を適用し、図２（ｂ）に示すように、前記金属膜をパターンニングしてソース電極６及びドレイン電極７を形成する。
【００３４】
この後、エッチングなどにより、ソース電極６及びドレイン電極７から露出するコンタクト膜５を選択的に除去する。また、別の方法としては、コンタクト膜５をＯ２プラズマ、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。
【００３５】
次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図２（ｃ）に示す。
【００３６】
本実施例により、特性が良好で安定性に優れた薄膜トランジスタＱ１を形成できる。また、本実施例で形成した逆スタガ型の薄膜トランジスタＱ１では、基板側から半導体膜４に入射する光をゲート電極２で遮光できるため、光リーク電流も低減できる。
【００３７】
ここで、本発明について詳細に説明する。
上記の特許文献１（特開２００８−２５８３４５号公報）や特許文献２（特開平７−５８３３４号公報）に開示されているＰ濃度は図３のようになる。この不純物濃度分布では、コンタクト膜の金属膜側（ソース・ドレイン電極側）の界面に不Ｐ濃度のピーク値が位置する。一方、本発明では、図４に示すようなＰ濃度分布（（ａ）乃至（ｄ））を考案した。これらの構成では、コンタクト膜５中のＰ濃度のピークは、コンタクト膜５とソース電極６及びドレイン電極７（ソース・ドレイン電極）との界面から３ｎｍ以上離れている、或いは、コンタクト膜５中のＰ濃度のピークがコンタクト膜５と半導体膜４との界面（半導体膜４側）に位置する構成となっている。また、Ｐ濃度のピーク値は１０２０ｃｍ−３以上であることが望ましい。
【００３８】
これらの構成で、ソース・ドレイン金属が拡散した場合を、模式的に図５に示した。図３に示した、従来技術の構成では、半導体界面でのＰ濃度が拡散した金属の濃度と比較して充分に高くできない。このため、ソース・ドレインに適用した金属によってはＴＦＴ特性の劣化を招くことがある。一方、本発明では、金属が拡散しても、半導体界面（コンタクト膜５と半導体膜４との界面）のＰ濃度を充分に高くできるため、ＴＦＴ特性の劣化を抑制することが可能となる。また、不純物の金属ゲッタリングの効果により金属の拡散が濃度を低減する場合もある。このため、本発明の構成によりＣｕなどの拡散性の高い金属をソース・ドレイン電極（ソース電極６，ドレイン電極７）に適用することが可能となる。
【００３９】
また、他の効果としてはコンタクト膜５を薄くすることができる。コンタクト膜５を薄くすることにより、この膜のエッチング時のマージンに余裕ができ、半導体膜４を薄くすることが可能となる。また、コンタクト膜５を薄くすることによりこの層を酸化により高抵抗化することも可能となる。
【００４０】
本発明の薄膜トランジスタＱ１は、半導体膜４を薄膜化でき移動度特性を向上できる。また、光リーク電流の低減も可能である。さらに、半導体膜４に微結晶Ｓｉを適用した際、オフ電流を低減することもできる。また、ソース・ドレイン電極（ソース電極６，ドレイン電極７）に銅などの低抵抗金属を適用することも可能となる。したがって、この薄膜トランジスタＱ１を液晶表示装置あるいは有機ＥＬ表示装置に適用することにより、高画質のディスプレイを低コストで製造することが可能となる。
【００４１】
〔実施例２〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、前述の実施例１の図１−１及び図２を用いて説明する。本実施例２では、銅を主体とした電極を具備した逆スタガ型薄膜トランジスタに本発明を適用した例について説明する。
【００４２】
図１−１に示すように、本実施例２の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑ１ａは、逆スタガ型であり、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ１ａは、主に、絶縁性基板１上に形成され、主たる成分が銅より構成されるゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにしてゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４と平面的に重なるようにして半導体膜４上に形成され、主たる成分が銅より構成され、ソース電極６及びドレイン電極７として機能する一対の電極と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くコンタクト膜５とを有する構成になっている。即ち、薄膜トランジスタＱ１ａは、絶縁性基板１上に、主に、ゲート電極２と、ゲート絶縁膜３と、半導体膜４と、コンタクト膜５と、ソース電極６及びドレイン電極７とが順次積層された構成になっている。
【００４３】
コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ１ａがｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ１ａがｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。この不純物をドーピングする際に、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。
【００４４】
ソース電極６及びドレイン電極７は、絶縁性基板１上に形成された保護性絶縁膜８で覆われている。ソース電極６は、保護性絶縁膜８に形成されたコンタクトホール９を通して、保護性絶縁膜８上に形成された画素電極１０と電気的に接続されている。また、ソース電極６及びドレイン電極７は、主たる成分が銅より構成、即ち銅或いは銅を含有する合金で構成される。
【００４５】
次に、上記構成の薄膜トランジスタＱ１ａの製造について図２を用いて説明する。
まず、絶縁性基板１上に、主たる成分が銅より構成される金属膜をスパッタリング法などにより成膜する。前記金属膜の１つの構成例として、前記絶縁性基板１との密着性を確保するための銅合金層、実質的な電極の抵抗を決める純銅層の積層が挙げられる。銅合金の中に含まれる添加元素としては、Ｍｎ、Ｍｇ、Ｎｉ、Ａｌ、Ｚｎ、Ｚｒ、Ｉｎ、Ｃａの中から１種類以上含まれていることが好ましい。また、密着性をより強固にするため、銅合金成膜時に酸素ガスを流しスパッタしてもよい。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。
【００４６】
次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)などを原料ガスとして用いる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。また、主たる成分が銅より構成されるゲート電極２ではゲート絶縁膜３中に銅が拡散することが懸念される。そのような場合、ゲート絶縁膜３の成膜前にアンモニアガスもしくは酸素ガスを流しながら熱処理を加えることで、ゲート電極２表面にバリア層を形成し銅のゲート絶縁膜３中への拡散を抑制することができる。
【００４７】
半導体膜４としては、微結晶Ｓｉ膜や非晶質Ｓｉ膜あるいはそれらの積層が適用できる。微結晶Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。
【００４８】
また、非晶質Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際も、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。この場合、ＳｉＨ４、ＳｉＦ４、Ｈ２や希ガスの流量を制御することにより非晶質Ｓｉ膜を成膜することが可能になる。
【００４９】
さらに、この上に、コンタクト膜５として例えばＰをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。Ｐ濃度分布については、下記の方法で制御できる。
まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜きＰＥＣＶＤ法を引き続き実施する。これにより、Ｐ濃度の高い層を形成できる。さらに、続けて、再度ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。
【００５０】
また、以下の方法でも、前述のＰ濃度分布を形成することができる。まず、半導体膜４に引き続いてＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法でＰ濃度の高い層を形成する。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。この構成では、Ｐ濃度が半導体膜界面側（半導体膜４との界面側）で高くなる構成となる。この構成の場合、ガス導入のシーケンスが簡略化できるためスループットを向上できる利点がある。また、この構成では、移動度の確保の観点から、不純物（Ｐ）をドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜の膜厚を５ｎｍ以上にすると、さらに好ましい。
【００５１】
以上、述べたようにＰ濃度ピークをＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法で形成することにより可能となる。この場合、この層の成膜速度は極めて低いため、本発明のように、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成するプロセスとの組み合わせが有効になる。
【００５２】
次に、ホトリソグラフィ工程を適用して半導体膜４とコンタクト膜５を島状に加工する。（図２（ａ）参照）
次に、スパッタなどにより、主たる成分が銅より成り、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜を成膜する。前記金属膜の１つの構成例として、コンタクト膜５との密着性を確保するための銅合金層、実質的な電極の抵抗を決める純銅層の積層が挙げられる。銅合金の中に含まれる添加元素としては、Ｍｎ、Ｍｇ、Ｎｉ、Ａｌ、Ｚｎ、Ｚｒ、Ｉｎ、Ｃａの中から１種類以上含まれていることが好ましい。
【００５３】
上記工程では、コンタクト膜５中に銅が拡散し、薄膜トランジスタの特性を劣化させることが予想される。その対処方法の例として、コンタクト膜５上に酸素ガスを流したプラズマＣＶＤ法などを用いて酸化膜を形成し、銅合金に添加した元素によりバリア層を形成する方法が挙げられるが、酸化膜の抵抗により薄膜トランジスタのオン特性が劣化するという問題があった。本実施例の構造では、銅がコンタクト膜５中に拡散した場合でも薄膜トランジスタの特性劣化を防ぐことが可能となる。また、コンタクト膜上に酸化膜を形成する場合、その膜厚を低減することも可能である。すなわち、銅がコンタクト膜５中に拡散し、Ｐ濃度の高い層に到達すると、Ｐによる銅のゲッタリング効果により拡散が抑制されるからである。
【００５４】
その後、ホトリソグラフィ工程を適用し、図２（ｂ）に示すように、前記金属膜をパターンニングしてソース電極６及びドレイン電極７を形成する。
この後、エッチングなどにより、ソース電極６及びドレイン電極７から露出するコンタクト膜５を選択的に除去する。また、別の方法としては、コンタクト膜５をＯ２プラズマ、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。
【００５５】
次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図２（ｃ）に示す。
【００５６】
本実施例により、特性が良好で安定性に優れた薄膜トランジスタＱ１ａを形成できる。また、本実施例で形成した逆スタガ型の薄膜トランジスタＱ１ａでは、基板側から半導体膜４に入射する光をゲート電極２で遮光できるため、光リーク電流も低減できる。
【００５７】
〔実施例３〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、図６及び図７を用いて説明する。図６は、本発明の実施例３である逆スタガ型薄膜トランジスタの概略構成（主要構成部位）を示す断面図、図７は本発明の実施例３である逆スタガ型薄膜トランジスタの製造工程を示す断面図である。本実施例３では、ソース・ドレイン電極下に半導体膜が存在する構成の逆スタガ型薄膜トランジスタに本発明を適用した例について説明する。
【００５８】
図６に示すように、本実施例３の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑ２は、逆スタガ型であり、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ２は、主に、絶縁性基板１上に形成されたゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにしてゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４と平面的に重なるようにして半導体膜４上に形成され、ソース電極６及びドレイン電極７として機能する一対の電極と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くコンタクト膜５とを有する構成になっている。即ち、薄膜トランジスタＱ２は、絶縁性基板１上に、主に、ゲート電極２と、ゲート絶縁膜３と、半導体膜４と、コンタクト膜５と、ソース電極６及びドレイン電極７とが順次積層された構成になっている。特に、ソース電極６及びドレイン電極７の下には必ず半導体膜４が存在し、ソース電極６及びドレイン電極７と半導体膜４とが重畳する構成となっている。
【００５９】
コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ２がｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ２がｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。この不純物をドーピングする際に、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。
【００６０】
ソース電極６及びドレイン電極７は、絶縁性基板１上に形成された保護性絶縁膜８で覆われている。ソース電極６は、保護性絶縁膜８に形成されたコンタクトホール９を通して、保護性絶縁膜８上に形成された画素電極１０と電気的に接続されている。
【００６１】
次に、上記構成の薄膜トランジスタＱ２の製造について図７を用いて説明する。
まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。
【００６２】
次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate）などを原料ガスとして用いる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。
【００６３】
半導体膜４としては、微結晶Ｓｉ膜や非晶質Ｓｉ膜あるいはそれらの積層が適用できる。微結晶Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。
【００６４】
また、非晶質Ｓｉ膜９を、ＰＥＣＶＤ法で成膜する際も、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。この場合、ＳｉＨ４、ＳｉＦ４、Ｈ２や希ガスの流量を制御することにより非晶質Ｓｉ膜９を成膜することが可能になる。
【００６５】
さらに、この上に、コンタクト膜５として例えばＰをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。Ｐ濃度分布については、下記の方法で制御できる。
まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜く。これにより、Ｐ濃度の高い層を形成できる。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。
【００６６】
また、以下の方法でも、前述のＰ濃度分布を形成することができる。まず、半導体膜４に引き続いてＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法でＰ濃度の高い層を形成する。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。この構成では、Ｐ濃度のピークが半導体膜界面（半導体膜４との界面）に位置する構成となる。この構成の場合、ガス導入のシーケンスが簡略化できるためスループットを向上できる利点がある。また、この構成では、移動度の確保の観点から、不純物（Ｐ）をドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜の膜厚を５ｎｍ以上にすると、さらに好ましい。
【００６７】
次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ１（図７（ａ）参照）を成膜する。
その後、ホトリソグラフィ工程を適用して、図７（ａ）に示すように、金属膜Ｍ１、コンタクト膜５、半導体膜４を島状に加工する。このホトリソグラフィ工程では、レジスト厚さを２段階にするため、ハーフトーンマスクなどを用いた露光を実施する。ついで、アッシングによりチャネル部のレジストを除去した後、この部分の金属膜（ソース・ドレイン電極の金属膜）Ｍ１をエッチングしてソース電極６及びドレイン電極７を形成する（図７（ｂ）参照）。
ついで、Ｏ２プラズマ処理などにより、チャネル部のコンタクト膜５ａ（ソース電極６とドレイン電極７との間のコンタクト膜５ａ）を酸化し高抵抗化する（図７（ｂ）参照）。別の方法としては、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。
【００６８】
次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図７（ｃ）に示す。
【００６９】
本実施例では、ソース・ドレイン電極（ソース電極６，ドレイン電極７）の加工と半導体膜４の加工を１回のホトリソグラフィ工程で形成できることから、工程削減できる。しかし、ソース・ドレイン電極下に必ず半導体膜４が存在する構成となるため、この部分に光が当たると光電流が発生しオフ電流が増加するという欠点がある。本発明の構成では、半導体膜４を薄くできるため、この光電流を低減することが可能となる。したがって、本実施例の構成により、低コストで特性の優れた薄膜トランジスタＱ２を提供できる。
【００７０】
〔実施例４〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、前述の実施例３の図６及び図７を用いて説明する。
まず、実施例３と同様に絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。
【００７１】
次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。これらの膜の形成では、ＣＶＤ法以外にスパッタリング法を適用することも可能である。
【００７２】
半導体膜４としては、酸化物半導体を適用する。酸化物半導体としてはＺｎＯやＩＧＺＯなどがあげられる。酸化物半導体膜はスパッタリング法で成膜する。
さらに、この上に、実施例３と同様の方法でコンタクト膜５を成膜する。
【００７３】
次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ１を成膜する。
その後、ホトリソグラフィ工程を適用して、図７（ａ）に示すように、金属膜Ｍ１、コンタクト膜５、半導体膜４を島状に加工する。このホトリソグラフィ工程では、レジスト厚さを２段階にするため、ハーフトーンマスクなどを用いた露光を実施する。ついで、アッシングによりチャネル部のレジストを除去した後、この部分の金属膜（ソース・ドレイン電極の金属膜）Ｍ１をエッチングしてソース電極６及びドレイン電極７を形成する（図７（ｂ）参照）。
ついで、Ｏ２プラズマ処理などにより、チャネル部のコンタクト膜５ａ（ソース電極６とドレイン電極７との間のコンタクト膜５ａ）を酸化し高抵抗化する（図７（ｂ）参照）。別の方法としては、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。また、この酸化プロセスで酸化物半導体のバックチャネルを酸化改質することも可能である。
なお、この工程により、本実施例の薄膜トランジスタＱ２ａ（図６参照）が形成される。
【００７４】
次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図７（ｃ）に示す。
【００７５】
本実施例では、ソース・ドレイン電極（ソース電極６，ドレイン電極７）の加工と半導体膜４の加工を１回のホトリソグラフィ工程で形成できることから、工程削減できる。半導体膜とソース・ドレイン電極下に必ず半導体膜４が存在する構成となるため、この部分に光が当たると光電流が発生しオフ電流が増加するという欠点がある。本発明の構成では、半導体膜４が酸化物半導体であり、光吸収係数が小さい、この光電流を低減することが可能となる。したがって、本実施例の構成により、低コストで特性の優れた薄膜トランジスタＱ２ａを提供できる。
【００７６】
また、実施例１と同様に、半導体膜４、コンタクト膜５を形成した後に、ホトリソグラフィ工程を適用してこれらの膜を島状に加工しても良い。この場合、図１に示すような構成になるが、本実施例の酸化プロセスを適用することによりバックチャネルのコンタクト膜を図６に示したように酸化することも可能である。
【００７７】
〔実施例５〕
本実施例の正スタガ型薄膜トランジスタの構成と製造方法について、図８及び図９を用いて説明する。図８は、本発明の実施例４である正スタガ型薄膜トランジスタの概略構成（主要構成部位）を示す断面図、図９は本発明の実施例４である正スタガ型薄膜トランジスタの製造工程を示す断面図である。本実施例４では、正スタガ型薄膜トランジスタに本発明を適用した例について説明する。
【００７８】
図８に示すように、本実施例５の薄膜トランジスタ（ＴＦＴ：Thin Film Transistoｒ）Ｑ３は、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ３は、正スタガ型であり、主に、絶縁性基板１上に、ソース電極６及びドレイン電極７と、ＰをドープしたＳｉ膜からなるコンタクト膜５と、半導体膜４と、ゲート絶縁膜３と、ゲート電極２とが順次積層された構成になっている。本実施例のゲート絶縁膜３は、半導体膜４上に形成された絶縁膜３ａと、この絶縁膜３ａを覆うようにして形成された絶縁膜３ｂとを含む積層体で形成されている。
【００７９】
コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ３がｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ３がｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。このコンタクト膜５中の不純物濃度において、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。
【００８０】
次に、上記構成の薄膜トランジスタＱ３の製造について図９を用いて説明する。
まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、コンタクト膜５としてＰ（燐）などをドープしたＳｉ膜を成膜する。このコンタクト膜５の形成では、まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４をなどの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。この膜の厚さを３ｎｍ以上とする。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜く。これにより、Ｐ濃度の高い膜を形成でき本発明の構成を実現できる。さらに、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成しても良い。この構成では、Ｐ濃度の高い膜を薬液などから保護できるためプロセス耐性が向上する。
ホトリソグラフィを適用して前記金属膜とコンタクト膜５の積層体をパターンニングすることにより、絶縁性基板１上にソース電極６及びドレイン電極７を形成する。
【００８１】
次に、コンタクト膜５の表面の酸化膜をＨＦなどで除去した後、ＰＥＣＶＤなどの成膜手法を用いて半導体膜４、絶縁膜３ａを連続成膜する。半導体膜４としては、非晶質Ｓｉ膜や微結晶Ｓｉ膜あるいはそれらの積層を適用する。ついで、ホトリソグラフィを適用して、絶縁膜３ａと半導体膜４を島状に加工する。（図９（ａ）参照）
【００８２】
次に、絶縁膜３ｂをＰＥＣＶＤなどを用いて成膜し、さらに、スパッタなどにより、金属膜を成膜する。絶縁膜３ｂを形成することにより、絶縁膜３ａ及び３ｂからなるケート絶縁膜３が形成される。
その後、ホトリソグラフィ工程を適用し、図９（ｂ）に示すように、前記金属膜をパターンニングしてゲート電極２を形成する。
【００８３】
次に、ゲート電極２を覆うようにして保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図９（ｃ）に示す。
【００８４】
本実施例により、特性が優れた正スタガ型薄膜トランジスタＱ３を形成できる。
【００８５】
〔実施例６〕
ここで示す実施例の液晶表示装置は、前述の実施例１から５で作製した薄膜トランジスタを有する絶縁性基板に、さらにスペーサを形成した後、対向基板を張り合わせ液晶を封入し完成する。本実施例の液晶表示装置の概略構成を図１０に示す。なお、図１０では、薄膜トランジスタの一例として図１−１で示した逆スタガ型薄膜トランジスタＱ１を示している。
【００８６】
本実施例の液晶表示装置の製造方法について以下に述べる。前述の実施例１乃至実施例５に記載の方法で画素電極１０まで形成した後、スペーサ１１を形成する。この形成方法としては、感光性樹脂を所定の厚さに塗布した後露光現像し形成する方法がある。ついで配向膜１２を形成する。ついで対向基板１３を張り合わせ、液晶１４を封入し液晶表示装置を完成する。
【００８７】
本実施例の液晶表示装置は、各々が画素電極１０と、この画素電極１０に電気的に接続されたアクティブ素子とを含む複数の画素領域をマトリクス状に配置した液晶表示パネルを有し、前記液晶表示パネルは、絶縁性基板１（第１の基板）と対向基板１３（第２の基板）との間に液晶１４が挟持された構成になっており、前記アクティブ素子は前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）である。
【００８８】
本実施例の液晶表示装置において、画素電極１０と共に画素領域を構成し、画素電極１０に電気的に接続されるアクティブ素子（薄膜トランジスタ）として前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）を使用することにより、薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）の電圧書込み特性が良好なため、色再現性などに優れた画像を表示することが可能となる。
【００８９】
〔実施例７〕
ここで示す実施例の有機ＥＬ表示装置は前述の実施例１から５で作製した薄膜トランジスタを有する絶縁性基板に、電荷輸送層、発光層、電荷輸送層を積層して有機ＥＬ発光素子を形成する。本実施例の有機ＥＬ表示装置の概略構成を図１１に示す。なお、図１１では、薄膜トランジスタの一例として図１で示した逆スタガ型薄膜トランジスタＱ１を示している。
【００９０】
本実施例の有機ＥＬ表示装置の製造方法について以下に述べる。
前述の実施例１乃至５に記載の方法で保護性絶縁膜８まで形成した後、平坦化層１５を形成する。平坦化層１５は、感光性樹脂を塗布した後、露光現像によりスルーホール１５ａを開けて形成する。ついで画素電極１０を前述の実施例１乃至５と同様な方法で形成する。その後、この上に、有機ＥＬ発光素子の電荷輸送層１６、発光層１７、電荷輸送層１８を蒸着法により形成し、さらに上部電極１９として透明導電膜を蒸着及びスパッタリングで形成し、封止膜２０としてＳｉＮ膜をＣａｔ−ＣＶＤを用いて形成し、有機ＥＬ表示装置を作製した。
【００９１】
本実施例の有機ＥＬ表示装置は、各々が有機ＥＬ発光素子と、前記有機ＥＬ発光素子の画素電極１０と電気的に接続されたスイッチング素子とを含む複数の画素領域をマトリクス状に配置した有機ＥＬ表示装置であり、前記スイッチング素子は、前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）である。
【００９２】
本実施例の有機ＥＬ表示装置においては、有機ＥＬ発光素子及び画素電極１０と共に表示領域を構成し、画素電極１０に電気的接続されるスイッチング素子（薄膜トランジスタ）として前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）を使用することにより、高画質な表示特性を示した。
【００９３】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００９４】
１…絶縁性基板
２…ゲート電極
３…ゲート絶縁膜
３ａ，３ｂ…絶縁膜
４…半導体膜
５，５ａ…コンタクト膜
６…ソース電極
７…ドレイン電極
８…保護性絶縁膜
９…コンタクトホール
１０…画素電極
１１…スペーサ
１２…配向膜
１３…対向基板
１４…液晶
１５…平坦化層
１５ａ…スルーホール
１６…電荷輸送層
１７…発光層
１８…電荷輸送層
１９…上部電極
２０…封止膜
Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３…薄膜トランジスタ
【特許請求の範囲】
【請求項１】
ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及び前記ドレイン電極との間に前記コンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜がＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度ピークが、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度ピークが、前記コンタクト膜と前記ソース電極や前記ドレイン電極との界面から３ｎｍ以上離れていることを特徴とする表示装置。
【請求項２】
ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及び前記ドレイン電極との間にコンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜がＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度が、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度が、前記半導体膜側で高くなっていることを特徴とする表示装置。
【請求項３】
請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは基板上に形成され、
前記半導体膜は、前記ソース電極及び前記ドレイン電極より前記基板側に存在することを特徴とする表示装置。
【請求項４】
請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは基板上に形成され、
前記ソース電極及び前記ドレイン電極より前記基板側に必ず前記半導体膜が重畳して存在することを特徴とする表示装置。
【請求項５】
請求項１又は２に記載の表示装置において、
前記コンタクト膜の厚さは５ｎｍ以上であることを特徴とする表示装置。
【請求項６】
請求項１又は２に記載の表示装置において、
前記コンタクト膜の厚さは１０ｎｍ以下であることを特徴とする表示装置。
【請求項７】
請求項１又は２に記載の表示装置において、
前記半導体膜は、非晶質Ｓｉ膜あるいは微結晶Ｓｉ膜あるいはそれらの膜の積層であることを特徴とする表示装置。
【請求項８】
請求項１又は２に記載の表示装置において、
前記半導体膜は、酸化物半導体膜であることを特徴とする表示装置。
【請求項９】
請求項１又は２に記載の表示装置において、
前記ソース電極及び前記ドレイン電極は、銅あるいは銅を含有する合金であることを特徴とする表示装置。
【請求項１０】
請求項１又は２に記載の表示装置において、
前記ソース電極と前記ドレイン電極との間の前記コンタクト膜は酸素を含有することを特徴とする表示装置。
【請求項１１】
請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは、絶縁性基板上に、前記ゲート電極、前記ゲート絶縁膜、前記半導体膜、前記コンタクト膜、前記ソース電極及びドレイン電極が順次積層された逆スタガ型構造であることを特徴とする表示装置。
【請求項１２】
請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは、絶縁性基板上に、前記ソース電極及びドレイン電極、前記コンタクト膜、前記半導体膜、前記ゲート絶縁膜、前記ゲート電極が順積層された正スタガ型構造であることを特徴とする表示装置。
【請求項１３】
請求項１又は２に記載の表示装置は、各々が画素電極と前記画素電極に電気的に接続されたアクティブ素子とを含む複数の画素領域をマトリクス状に配置した液晶表示パネルを有する液晶表示装置であり、
前記薄膜トランジスタは前記アクティブ素子であることを特徴とする表示装置。
【請求項１４】
請求項１又は２に記載の表示装置は、各々が有機ＥＬ発光素子と前記有機ＥＬ発光素子の画素電極と電気的に接続されたスイッチング素子とを含む複数の画素領域をマトリクス状に配置した有機ＥＬ表示装置であり、
前記薄膜トランジスタは、前記スイッチング素子であることを特徴とする表示装置。
【請求項１】
ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及び前記ドレイン電極との間に前記コンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜がＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度ピークが、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度ピークが、前記コンタクト膜と前記ソース電極や前記ドレイン電極との界面から３ｎｍ以上離れていることを特徴とする表示装置。
【請求項２】
ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及び前記ドレイン電極との間にコンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜がＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度が、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度が、前記半導体膜側で高くなっていることを特徴とする表示装置。
【請求項３】
請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは基板上に形成され、
前記半導体膜は、前記ソース電極及び前記ドレイン電極より前記基板側に存在することを特徴とする表示装置。
【請求項４】
請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは基板上に形成され、
前記ソース電極及び前記ドレイン電極より前記基板側に必ず前記半導体膜が重畳して存在することを特徴とする表示装置。
【請求項５】
請求項１又は２に記載の表示装置において、
前記コンタクト膜の厚さは５ｎｍ以上であることを特徴とする表示装置。
【請求項６】
請求項１又は２に記載の表示装置において、
前記コンタクト膜の厚さは１０ｎｍ以下であることを特徴とする表示装置。
【請求項７】
請求項１又は２に記載の表示装置において、
前記半導体膜は、非晶質Ｓｉ膜あるいは微結晶Ｓｉ膜あるいはそれらの膜の積層であることを特徴とする表示装置。
【請求項８】
請求項１又は２に記載の表示装置において、
前記半導体膜は、酸化物半導体膜であることを特徴とする表示装置。
【請求項９】
請求項１又は２に記載の表示装置において、
前記ソース電極及び前記ドレイン電極は、銅あるいは銅を含有する合金であることを特徴とする表示装置。
【請求項１０】
請求項１又は２に記載の表示装置において、
前記ソース電極と前記ドレイン電極との間の前記コンタクト膜は酸素を含有することを特徴とする表示装置。
【請求項１１】
請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは、絶縁性基板上に、前記ゲート電極、前記ゲート絶縁膜、前記半導体膜、前記コンタクト膜、前記ソース電極及びドレイン電極が順次積層された逆スタガ型構造であることを特徴とする表示装置。
【請求項１２】
請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは、絶縁性基板上に、前記ソース電極及びドレイン電極、前記コンタクト膜、前記半導体膜、前記ゲート絶縁膜、前記ゲート電極が順積層された正スタガ型構造であることを特徴とする表示装置。
【請求項１３】
請求項１又は２に記載の表示装置は、各々が画素電極と前記画素電極に電気的に接続されたアクティブ素子とを含む複数の画素領域をマトリクス状に配置した液晶表示パネルを有する液晶表示装置であり、
前記薄膜トランジスタは前記アクティブ素子であることを特徴とする表示装置。
【請求項１４】
請求項１又は２に記載の表示装置は、各々が有機ＥＬ発光素子と前記有機ＥＬ発光素子の画素電極と電気的に接続されたスイッチング素子とを含む複数の画素領域をマトリクス状に配置した有機ＥＬ表示装置であり、
前記薄膜トランジスタは、前記スイッチング素子であることを特徴とする表示装置。
【図１−１】
【図１−２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１−２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−６１１０２（Ｐ２０１１−６１１０２Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２１１２００（Ｐ２００９−２１１２００）
【出願日】平成２１年９月１４日（２００９．９．１４）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月１４日（２００９．９．１４）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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