電界効果トランジスタ及びその製造方法
【課題】デバイス特性を維持し、ゲートリーク電流を低減できる電界効果トランジスタ及びその製造方法を提供する。
【解決手段】本発明に係る電界効果トランジスタ１００は、III−Ｖ族窒化物半導体層構造と、半導体層構造上に離間して形成されたソース電極１０５及びドレイン電極１０６と、ソース電極１０５及びドレイン電極１０６の間に形成されたゲート電極１０８と、ソース電極１０５上及びドレイン電極１０６上に形成された電極保護膜１０７と、半導体層構造上に、ソース電極１０５、ドレイン電極１０６、ゲート電極１０８及び電極保護膜１０７の上面の少なくとも一部を覆うように形成され、半導体層構造を保護する第１のパッシベーション膜１０９を備え、第１のパッシベーション膜１０９は、所定の材料に対して化学的に活性であり、電極保護膜１０７は、所定の材料に対して化学的に不活性な金属である。
【解決手段】本発明に係る電界効果トランジスタ１００は、III−Ｖ族窒化物半導体層構造と、半導体層構造上に離間して形成されたソース電極１０５及びドレイン電極１０６と、ソース電極１０５及びドレイン電極１０６の間に形成されたゲート電極１０８と、ソース電極１０５上及びドレイン電極１０６上に形成された電極保護膜１０７と、半導体層構造上に、ソース電極１０５、ドレイン電極１０６、ゲート電極１０８及び電極保護膜１０７の上面の少なくとも一部を覆うように形成され、半導体層構造を保護する第１のパッシベーション膜１０９を備え、第１のパッシベーション膜１０９は、所定の材料に対して化学的に活性であり、電極保護膜１０７は、所定の材料に対して化学的に不活性な金属である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はIII族窒化物半導体を用いた電界効果トランジスタに関するものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるIII族窒化物半導体（ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１，０≦ｙ≦１）、以下ＩｎＡｌＧａＮと表記）は広いバンドギャップ（例えばＧａＮは室温で３．４ｅＶ）を有し、絶縁破壊電界及び飽和電子速度も非常に大きいため、高周波デバイスあるいは高出力スイッチングデバイス用材料として注目されている。III族窒化物半導体の中でも、特にＧａＮ膜上にＡｌＧａＮ膜を積層したヘテロ接合構造（以下ＡｌＧａＮ／ＧａＮヘテロ構造と称する）においては、（０００１）面上で強い分極電界によりＧａＮ膜中のヘテロ接合界面近傍に電子が高濃度に蓄積し、いわゆる二次元電子ガスが形成される。この二次元電子ガスは、ＡｌＧａＮ膜中に添加されるドナー不純物と空間的に分離されるために高い電子移動度を示す。
【０００３】
さらに、ＧａＮ系材料はいわゆる飽和ドリフト速度が大きく、例えば１×１０5Ｖ／ｃｍ程度の高電界領域において、高周波トランジスタの材料として現在普及しているＧａＡｓ系材料と比較して２倍以上の電子速度を有する。また、ＧａＮ系材料は、バンドギャップが大きく絶縁破壊電界が大きいため、高周波・高出力デバイスへの応用が期待され、研究開発が盛んに行われている。
【０００４】
このようなIII族窒化物半導体を用いた電界効果トランジスタには、層間膜あるいは表面保護膜として窒化珪素（ＳｉＮ）が用いられることが一般的である（例えば、非特許文献１参照）。しかしながら、ＳｉＮ膜を層間膜として用いた場合、ゲート電極における耐圧が低下しゲートリーク電流が増加してしまうという問題がある。
【０００５】
そこで、ゲート電極における耐圧低下の抑制のため、ゲート電極のドレイン電極側にフィールドプレートを設ける構造が提案されている（例えば、特許文献１参照）。
【０００６】
図３は、特許文献１に記載されている電界効果トランジスタの構成を示す断面図である。
【０００７】
同図に示す電界効果トランジスタは、ソース電極２０１、ゲート電極２０２、ドレイン電極２０３、ゲート電極２０２からドレイン電極２０３側にひさし状に張り出したフィールドプレート部２０５、基板２１０、基板２１０上に形成された半導体層からなるバッファ層２１１、バッファ層２１１上に形成されたＧａＮチャネル層２１２、ＧａＮチャネル層２１２上に形成されたＡｌＧａＮ電子供給層２１３を有する。さらに、フィールドプレート部２０５の下には、ＳｉＮ膜２２１及びＳｉＯ2膜２２２からなる積層膜が形成されている。ＳｉＮ膜２２１はＡｌＧａＮ電子供給層２１３の表面を覆うように形成されている。
【０００８】
このような構成とすることにより、特許文献１に記載の電界効果トランジスタは、ゲート電極２０２近傍における電界集中を緩和し、耐圧を向上させている。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ａ． Ｖ． Ｖｅｒｔｉａｔｃｈｉｋｈ， Ｌ． Ｆ． Ｅａｓｔｍａｎ， Ｗ． Ｊ． Ｓｃｈａｆｆ ａｎｄ Ｔ． Ｐｒｕｎｔｙ，“Ｅｆｆｅｃｔ ｏｆ ｓｕｒｆａｃｅ ｐａｓｓｉｖａｔｉｏｎ ｏｆ ＡｌＧａＮ／ＧａＮ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ”， Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ ｖｏｌ．３８， ｐｐ．３８８−３８９ （２００２）
【特許文献】
【００１０】
【特許文献１】特開２００４−２００２４８号公報
【特許文献２】特開２００８−１０３７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１の構成を採用してもゲート耐圧の維持が困難であること、つまりゲートリーク電流を十分低減できないことが本願発明者らの検討により明らかになった。
【００１２】
図４は、課題を説明するために、パッシベーション膜の構成を変えた場合のＨＦＥＴ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ヘテロ接合ＦＥＴ）のゲート逆方向特性を示す図である。なお、同図には、パッシベーション膜を用いない場合のＨＦＥＴのゲート逆方向特性も示されている。
【００１３】
図４に示すように、パッシベーション膜として一般的に用いられるＳｉＮの場合、ゲートリーク電流はパッシベーション前と比較して３桁以上増加してしまう。さらに、特許文献１で耐圧が低下しないと記載されていたＳｉＯ2をパッシベーション膜として用いた場合であっても、パッシベーション前と比較して２桁以上ゲートリーク電流が増加してしまっている。つまり、ＳｉＮとＳｉＯ2ともにゲートリーク電流を増加させてしまうため、それらを組み合わせてもゲートリーク電流を抑制することはできないことは明らかである。
【００１４】
これに対して特許文献２の構成では、パッシベーション膜としてＡｌＮとＳｉＮの二層構造を用いている。図４に示すように、ＡｌＮをパッシベーション膜として用いた場合ゲートリーク電流はほとんど増加しない。また、特許文献２に記載の構成のように、ＡｌＮとＳｉＮの二層構造をパッシベーション膜に用いた場合でも、ゲートリーク電流の増加は１桁程度に抑制されていることがわかる。
【００１５】
しかしながら、特許文献２に記載の構成を用いた場合、ソース電極及びドレイン電極上に配線用の開口部を形成する際、パッシベーション膜に用いられているＡｌＮをエッチングすると、ソース電極及びドレイン電極に用いられているＡｌも一緒にエッチングされてしまい、デバイス特性が劣化してしまうという問題がある。デバイス特性の劣化とは、例えば、ソース−ドレイン間の寄生抵抗が大きくなることである。
【００１６】
本発明は、この技術的な課題に鑑み、デバイス特性を維持し、ゲートリーク電流を低減できる電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために本発明の電界効果トランジスタは、ヘテロ接合を含むIII−Ｖ族窒化物半導体層構造と、前記半導体層構造上に離間して形成されたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の間に形成されたゲート電極と、前記ソース電極上及び前記ドレイン電極上に形成された電極保護膜と、前記半導体層構造上に、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記電極保護膜の上面の少なくとも一部を覆うように形成され、前記半導体層構造を保護する複数の膜からなるパッシベーション膜とを備え、前記パッシベーション膜は、所定の材料に対して化学的に活性であり、前記電極保護膜は、前記所定の材料に対して化学的に不活性な金属である。
【００１８】
これにより、デバイス特性を維持し、ゲートリーク電流を低減することができる。具体的には、ソース電極及びドレイン電極は腐食されることなく、良好なオーミック接触を維持することができる。よって、例えば寄生抵抗の増大等のデバイス特性を維持できる。
【００１９】
さらに、前記パッシベーション膜は、窒化アルミニウムからなる第１の膜を含んでもよい。
【００２０】
これにより、パッシベーション膜によるゲート電極の劣化を防止できるため、一層ゲートリーク電流を低減できる。
【００２１】
さらに、前記パッシベーション膜は、前記第１の膜上に形成され、窒化シリコンからなる第２の膜を含んでもよい。
【００２２】
これにより外界の水分によるデバイス特性の劣化を防ぐことができる。
【００２３】
さらに、前記ゲート電極と電気的に接続され、前記ゲート電極の上から前記ドレイン電極の上に向かって前記パッシベーション膜上にひさし状に張り出して形成された第１のフィールドプレートを備えてもよい。
【００２４】
これによりゲート電極の周辺における電界集中を緩和できるため、ゲートリーク電流を一層低減できる。
【００２５】
さらに、前記ソース電極と電気的に接続され、前記ソース電極の上から前記ドレイン電極の上に向かって前記パッシベーション膜の上にひさし状に張り出して形成された第２のフィールドプレートを備えてもよい。
【００２６】
これにより、ゲート電極の周辺における電界集中をさらに緩和できるため、ゲートリーク電流をより一層低減できる。
【００２７】
また、本発明は、このような電界効果トランジスタとして実現することができるだけでなく、このような電界効果トランジスタを製造する電界効果トランジスタの製造方法としても実現することができる。
【発明の効果】
【００２８】
本発明の電界効果トランジスタによると、デバイス特性を維持し、ゲートリーク電流を低減できる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態に係る電界効果トランジスタの構成を示す断面図である。
【図２Ａ】電界効果トランジスタの製造工程を示す断面図である。
【図２Ｂ】図２Ａの続きの製造工程を示す断面図である。
【図３】特許文献１に記載されている電界効果トランジスタの構成を示す断面図である。
【図４】パッシベーション膜を変えた場合のゲート逆方向特性を示す図である。
【発明を実施するための形態】
【００３０】
本実施の形態に係る電界効果トランジスタは、ヘテロ接合を含むIII−Ｖ族窒化物半導体層構造と、半導体層構造上に離間して形成されたソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に形成されたゲート電極と、ソース電極上及びドレイン電極上に形成された電極保護膜と、半導体層構造上に、ソース電極、ドレイン電極、ゲート電極及び電極保護膜の上面の少なくとも一部を覆うように形成され、半導体層構造を保護する複数の膜からなるパッシベーション膜とを備え、パッシベーション膜は、所定の材料に対して化学的に活性であり、電極保護膜は、所定の材料に対して化学的に不活性な金属である。
【００３１】
これにより、本実施の形態に係る電界効果トランジスタは、デバイス特性を維持し、ゲートリーク電流を低減できる。
【００３２】
以下、本実施の形態に係る電界効果トランジスタを図面に基づき詳細に説明する。
【００３３】
図１は、本実施の形態に係る電界効果トランジスタの構成を示す断面図である。
【００３４】
同図に示すように、電界効果トランジスタ１００は、基板１０１と、バッファ層１０２と、ＧａＮ下地層１０３と、ＡｌＧａＮ電子供給層１０４と、ソース電極１０５と、ドレイン電極１０６と、電極保護膜１０７と、ゲート電極１０８と、第１のパッシベーション膜１０９と、第２のパッシベーション膜１１０と、フィールドプレート１１１と、第３のパッシベーション膜１１２と、配線１１４とを備える。
【００３５】
基板１０１は、例えばシリコン（Ｓｉ）などが用いられる。
【００３６】
バッファ層１０２は、基板１０１上に形成された半導体層であり、例えばアンドープのＡｌＮからなる。
【００３７】
ＧａＮ下地層１０３は、バッファ層１０２上に形成され、例えばアンドープＧａＮからなる。
【００３８】
ＡｌＧａＮ電子供給層１０４は、ＧａＮ下地層１０３上に形成され、例えばアンドープＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる。よって、ＧａＮ下地層１０３とＡｌＧａＮ電子供給層１０４とはヘテロ接合している。つまり、この電界効果トランジスタ１００は、ヘテロ接合電界効果トランジスタである。このＡｌＧａＮ電子供給層１０４の一部には開口部が形成され、ＧａＮ下地層１０３が露出している。つまり、ＡｌＧａＮ電子供給層１０４の一部には貫通孔が形成されている。
【００３９】
ソース電極１０５及びドレイン電極１０６は、ＡｌＧａＮ電子供給層１０４の開口部に充填され、かつ、開口部を覆うように形成されている。具体的には、開口部において露出されたＧａＮ下地層１０３及びＡｌＧａＮ電子供給層１０４と接する形でオーミック接触がとられている。このソース電極１０５及びドレイン電極１０６は、例えばチタン（Ｔｉ）及びアルミニウム（Ａｌ）からなる。
【００４０】
電極保護膜１０７は、ソース電極１０５上及びドレイン電極１０６上に形成されている。この電極保護膜１０７は、所定の材料に対して不活性な金属であり、例えばＴｉと金（Ａｕ）からなる。
【００４１】
ゲート電極１０８は、ＡｌＧａＮ電子供給層１０４上に形成され、ＡｌＧａＮ電子供給層１０４とショットキー接触がとられている。このゲート電極１０８は、ソース電極１０５とドレイン電極１０６との間に形成されている。例えば、ゲート電極１０８は、ニッケル（Ｎｉ）とＡｕからなる。
【００４２】
第１のパッシベーション膜１０９及び第２のパッシベーション膜１１０は、ＡｌＧａＮ電子供給層１０４上に、ソース電極１０５、ドレイン電極１０６及びゲート電極１０８を覆うように、この順に基板１０１側から形成されている。ここで、第１のパッシベーション膜１０９及び第２のパッシベーション膜１１０にはゲート電極１０８上において開口部が形成され、例えば、第１のパッシベーション膜１０９はＡｌＮからなり、第２のパッシベーション膜１１０はＳｉＮからなる。
【００４３】
このように、第１のパッシベーション膜１０９がＡｌＮからなることにより、ゲート電極１０８の劣化を防止でき、ゲートリーク電流を一層低減できる。また、第２のパッシベーション膜１１０がＳｉＮからなることにより、外界の水分によるデバイス特性の劣化を防止できる。
【００４４】
なお、第１のパッシベーション膜１０９は本発明の第１の膜であって、第２のパッシベーション膜１１０は本発明の第２の膜である。
【００４５】
フィールドプレート１１１は、本発明の第１のフィールドプレートであって、ゲート電極１０８と電気的に接続され、ゲート電極１０８の上からドレイン電極１０６に向かって第２のパッシベーション膜１１０上にひさし状に張り出して形成されている。具体的には、このフィールドプレート１１１は、第２のパッシベーション膜１１０上に形成され、さらに、第１のパッシベーション膜１０９及び第２のパッシベーション膜１１０に形成された開口部内に充填されている。例えば、フィールドプレート１１１は、ＴｉとＮｉとからなる。
【００４６】
このようなフィールドプレート１１１を設けることにより、電界効果トランジスタ１００は、ゲート電極１０８の周辺における電界集中を緩和できるため、ゲートリーク電流を一層低減できる。
【００４７】
第３のパッシベーション膜１１２は、第２のパッシベーション膜１１０上にフィールドプレート１１１を覆うように形成されている。例えば、第３のパッシベーション膜１１２はＳｉＮからなる。
【００４８】
第１のパッシベーション膜１０９、第２のパッシベーション膜１１０及び第３のパッシベーション膜１１２には、電極保護膜１０７上において開口部が形成されている。
【００４９】
配線１１４は、第３のパッシベーション膜１１２上に形成され、さらに、第１のパッシベーション膜１０９、第２のパッシベーション膜１１０及び第３のパッシベーション膜１１２に形成された開口部内に充填され、電極保護膜１０７と接続されている。つまり、ソース電極１０５上に形成された電極保護膜１０７に接続された配線１１４は、その電極保護膜１０７を介してソース電極１０５に電気的に接続されている。また、ドレイン電極１０６上に形成された電極保護膜１０７に接続された配線１１４は、その電極保護膜１０７を介してドレイン電極１０６に電気的に接続されている。
【００５０】
ここで、配線１１４のうちソース電極１０５と電気的に接続されたものは、ソース電極１０５の上からドレイン電極１０６に向かって第３のパッシベーション膜１１２上にひさし状に形成されている。つまり、本発明の第２のフィールドプレートである。これにより、電界効果トランジスタ１００は、さらにゲート電極１０８周辺の電界集中を緩和できるので、より一層ゲートリーク電流を低減できる。
【００５１】
次に、このような構成を有する電界効果トランジスタ１００の製造方法について説明する。
【００５２】
図２Ａ及び図２Ｂは、本実施の形態に係る電界効果トランジスタ１００の製造工程を示す断面図である。
【００５３】
最初に、例えばＳｉからなる基板１０１上に、有機金属化学的気相堆積法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）により、アンドープのＡｌＮからなるバッファ層１０２（膜厚２００ｎｍ）、アンドープのＧａＮからなるＧａＮ下地層１０３（膜厚１mｍ）及びアンドープのＡｌ0.25Ｇａ0.75ＮからなるＡｌＧａＮ電子供給層１０４（膜厚２５ｎｍ）を、基板１０１側からこの順に形成する（図２Ａ（ａ））。
【００５４】
続いて、ＡｌＧａＮ電子供給層１０４上にストライプ状の開口部を有する形でフォトレジストを形成する。ストライプの幅は約０．５mｍである。このフォトレジストをマスクとして、例えば塩素（Ｃｌ2）ガスを用いた誘導結合プラズマ（Ｉｎｄｕｃｅｄ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：ＩＣＰ）エッチングによりＡｌＧａＮ電子供給層１０４を選択的に除去してゲートリセス（凹部）１２１を形成する。さらに、ＡｌＧａＮ電子供給層１０４のゲートリセス１２１が形成された領域部とは異なる領域の一部に開口部を有する形でフォトレジストを形成し、同じくＣｌ2ガスを用いたＩＣＰエッチングにより、ＡｌＧａＮ電子供給層１０４を選択的に除去して開口部を形成し、ＧａＮ下地層１０３の一部を露出させオーミックリセス１２２を形成する（図２Ａ（ｂ））。その後、素子分離を行う。
【００５５】
次に、オーミックリセス１２２を覆うように、ＴｉとＡｌからなるソース電極１０５及びドレイン電極１０６を、例えば電子ビーム蒸着とリフトオフにより形成する（図２Ａ（ｃ））。さらに、コンタクト抵抗低減のため、例えば６００℃、Ｎ2雰囲気中で熱処理を行う。
【００５６】
続いて、ＴｉとＡｕからなる電極保護膜１０７を、ソース電極１０５及びドレイン電極１０６上に、例えば電子ビーム蒸着とリフトオフにより形成する（図２Ａ（ｄ））。
【００５７】
さらに、ゲートリセス１２１を覆うように、ＮｉとＡｕからなるゲート電極１０８を、例えば電子ビーム蒸着とリフトオフにより形成する（図２Ａ（ｅ））。
【００５８】
次に、ＡｌＧａＮ電子供給層１０４上に、ソース電極１０５、ドレイン電極１０６、電極保護膜１０７及びゲート電極１０８を覆うように、例えばＤＣ（直流）スパッタ法によりＡｌＮからなる第１のパッシベーション膜１０９を５０ｎｍの厚さで堆積する。続いて、例えばプラズマ援用化学的気相堆積法（Ｐｌａｓｍａ−ａｓｓｉｓｔｅｄ Ｃｈｅｍｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）を用いて第１のパッシベーション膜１０９を覆う形でＳｉＮからなる第２のパッシベーション膜１１０を１００ｎｍの厚さで堆積する（図２Ａ（ｆ））。
【００５９】
次に、電極保護膜１０７及びゲート電極１０８上に開口部を有する形でフォトレジストを形成し、このフォトレジストをマスクとして、例えば四フッ化メタン（ＣＦ4）と三フッ化メタン（ＣＨＦ3）の混合ガスを用いた反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）により、第２のパッシベーション膜１１０の一部を選択的に除去し開口部を形成し、第１のパッシベーション膜１０９の一部を露出させる。続けて、例えばＣｌ2ガスを用いたＩＣＰエッチングにより露出された第１のパッシベーション膜１０９を選択的に除去し電極保護膜１０７を露出させる（図２Ａ（ｇ））。
【００６０】
このとき、第１のパッシベーション膜１０９を除去するために用いたＣｌ2ガスは、ソース電極１０５及びドレイン電極１０６に用いているＴｉやＡｌを腐蝕する。よって、電極保護膜１０７を形成していない場合、第１のパッシベーション膜１０９を除去する際にソース電極１０５及びドレイン電極１０６が腐蝕されることにより、寄生抵抗が増大してしまう。
【００６１】
これに対し、本実施の形態において電極保護膜１０７に用いているＡｕは化学的に安定であり、Ｃｌ2ガスに対しても腐蝕されることがないため、第１のパッシベーション膜１０９を除去する際にエッチングがＡｕで止まる。このため、ソース電極１０５及びドレイン電極１０６は腐蝕されることなく、良好なオーミック接触を維持することができるため、寄生抵抗の増大を防止することが可能となる。
【００６２】
つまり、第１のパッシベーション膜１０９はＣｌ2ガスに対して化学的に活性であり、電極保護膜１０７はＣｌ2ガスに対して化学的に不活性な金属である。なお、化学的に活性とは耐性を有することであり、化学的に不活性とは耐性を有さないことである。
【００６３】
次に、ゲート電極１０８上に形成された開口部を覆う形でＴｉとＡｕからなるフィールドプレート１１１を、例えば電子ビーム蒸着とリフトオフにより形成する（図２Ａ（ｈ））。
【００６４】
続いて、第２のパッシベーション膜１１０上に、フィールドプレート１１１を覆うように、例えばＰＣＶＤを用いてＳｉＮからなる第３のパッシベーション膜１１２を５００ｎｍの厚さで堆積する（図２Ｂ（ｉ））。なお、第３のパッシベーション膜１１２は、ソース電極１０５の上に形成された開口部と、ドレイン電極１０６の上に形成された開口部の内部にも充填される。
【００６５】
次に、例えばＲＩＥエッチングを用いてソース電極１０５及びドレイン電極１０６の上に配線用の開口部１２３を形成する（図２Ｂ（ｊ））。
【００６６】
続けて、第３のパッシベーション膜１１２の上面から基板１０１まで貫通するバイアホール１２４を形成する（図２Ｂ（ｋ））。
【００６７】
最後に、Ａｕめっきにより配線１１４を形成する（図２Ｂ（ｌ））。このとき、ソース電極１０５に電気的に接続された配線１１４の一部はドレイン電極１０６側にひさし状に張り出すように形成する。
【００６８】
以上の工程により、図１に示す電界効果トランジスタ１００を製造することができる。
【００６９】
以上のように、本実施の形態に係る電界効果トランジスタ１００は、ヘテロ接合を含むIII−Ｖ族窒化物半導体層構造と、半導体層構造上に離間して形成されたソース電極１０５及びドレイン電極１０６と、ソース電極１０５及びドレイン電極１０６の間に形成されたゲート電極１０８と、ソース電極１０５上及びドレイン電極１０６上に形成された電極保護膜１０７と、半導体層構造上に、ソース電極１０５、ドレイン電極１０６、ゲート電極１０８及び電極保護膜１０７の上面の少なくとも一部を覆うように形成され、半導体層構造を保護する第１のパッシベーション膜１０９を備え、第１のパッシベーション膜１０９は、所定の材料に対して化学的に活性であり、電極保護膜１０７は、所定の材料に対して化学的に不活性な金属である。なお、バッファ層１０２と、ＧａＮ下地層１０３と、ＡｌＧａＮ電子供給層１０４とは、本発明の半導体層構造である。
【００７０】
これにより、本実施の形態に係る電界効果トランジスタ１００は、デバイス特性を維持し、ゲートリーク電流を低減できる。具体的には、ソース電極１０５及びドレイン電極１０６は腐食されることなく、良好なオーミック接触を維持することができる。よって、例えば寄生抵抗の増大等のデバイス特性を維持できる。
【００７１】
以上、本発明に係る電界効果トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものも、本発明の範囲内に含まれる。
【００７２】
例えば、上記の実施の形態においては、基板１０１としてＳｉを用いているが、基板１０１は、ＳｉＣやサファイア、酸化亜鉛（ＺｎＯ）、ホウ化ジルコニウム（ＺｒＢ2）等の異種基板、あるいはＧａＮやＡｌＮ等のIII−Ｖ族窒化物半導体基板を用いてもよい。
【００７３】
また、第１のパッシベーション膜１０９として、ＤＣスパッタ法により堆積したＡｌＮを用いた例を説明したが、第１のパッシベーション膜１０９は、アルミナ（Ａｌ2Ｏ3）、酸化ガリウム（Ｇａ2Ｏ3）、窒化ホウ素（ＢＮ）、窒化炭化ホウ素（ＢＣＮ）、窒化タンタル（ＴａＮ）、酸化タンタル（Ｔａ2Ｏ5）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）等を用いてもよい。
【００７４】
また、ここで示した電界効果トランジスタ構造エピタキシャル成長層（バッファ層１０２、ＧａＮ下地層１０３及びＡｌＧａＮ電子供給層１０４）は所望のデバイス特性が実現できる限りはいかなる組成比、あるいはいかなる多層構造を含んでも良い。例えば、電界効果トランジスタ構造エピタキシャル成長層の結晶成長方法は、ＭＯＣＶＤでなく、例えば分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）あるいはハイドライド気相成長法（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＨＶＰＥ）でも良い。また、例えば、電界効果トランジスタ構造のエピタキシャル成長層は、Ａｓ、ＰなどのＶ族元素あるいはＢなどのIII族元素を構成元素として含んでいても良い。またＧａＮ系半導体に関わらず、ＧａＡｓ系、ＩｎＰ系半導体を用いても良い。
【産業上の利用可能性】
【００７５】
本発明の電界効果トランジスタは、ミリ波通信用途等に用いられる高周波デバイスや、スイッチング電源、インバータ回路又はモータドライバ等のテレビ他の民生機器の電源回路等で用いられるパワーデバイスとして有用である。
【符号の説明】
【００７６】
１００ 電界効果トランジスタ
１０１、２１０ 基板
１０２、２１１ バッファ層
１０３ ＧａＮ下地層
１０４、２１３ ＡｌＧａＮ電子供給層
１０５、２０１ ソース電極
１０６、２０３ ドレイン電極
１０７ 電極保護膜
１０８、２０２ ゲート電極
１０９ 第１のパッシベーション膜
１１０ 第２のパッシベーション膜
１１１ フィールドプレート
１１２ 第３のパッシベーション膜
１１４ 配線
１２１ ゲートリセス
１２２ オーミックリセス
１２３ 開口部
１２４ バイアホール
２１２ ＧａＮチャネル層
２２１ ＳｉＮ膜
２２２ ＳｉＯ2膜
２０５ フィールドプレート部
【技術分野】
【０００１】
本発明はIII族窒化物半導体を用いた電界効果トランジスタに関するものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるIII族窒化物半導体（ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１，０≦ｙ≦１）、以下ＩｎＡｌＧａＮと表記）は広いバンドギャップ（例えばＧａＮは室温で３．４ｅＶ）を有し、絶縁破壊電界及び飽和電子速度も非常に大きいため、高周波デバイスあるいは高出力スイッチングデバイス用材料として注目されている。III族窒化物半導体の中でも、特にＧａＮ膜上にＡｌＧａＮ膜を積層したヘテロ接合構造（以下ＡｌＧａＮ／ＧａＮヘテロ構造と称する）においては、（０００１）面上で強い分極電界によりＧａＮ膜中のヘテロ接合界面近傍に電子が高濃度に蓄積し、いわゆる二次元電子ガスが形成される。この二次元電子ガスは、ＡｌＧａＮ膜中に添加されるドナー不純物と空間的に分離されるために高い電子移動度を示す。
【０００３】
さらに、ＧａＮ系材料はいわゆる飽和ドリフト速度が大きく、例えば１×１０5Ｖ／ｃｍ程度の高電界領域において、高周波トランジスタの材料として現在普及しているＧａＡｓ系材料と比較して２倍以上の電子速度を有する。また、ＧａＮ系材料は、バンドギャップが大きく絶縁破壊電界が大きいため、高周波・高出力デバイスへの応用が期待され、研究開発が盛んに行われている。
【０００４】
このようなIII族窒化物半導体を用いた電界効果トランジスタには、層間膜あるいは表面保護膜として窒化珪素（ＳｉＮ）が用いられることが一般的である（例えば、非特許文献１参照）。しかしながら、ＳｉＮ膜を層間膜として用いた場合、ゲート電極における耐圧が低下しゲートリーク電流が増加してしまうという問題がある。
【０００５】
そこで、ゲート電極における耐圧低下の抑制のため、ゲート電極のドレイン電極側にフィールドプレートを設ける構造が提案されている（例えば、特許文献１参照）。
【０００６】
図３は、特許文献１に記載されている電界効果トランジスタの構成を示す断面図である。
【０００７】
同図に示す電界効果トランジスタは、ソース電極２０１、ゲート電極２０２、ドレイン電極２０３、ゲート電極２０２からドレイン電極２０３側にひさし状に張り出したフィールドプレート部２０５、基板２１０、基板２１０上に形成された半導体層からなるバッファ層２１１、バッファ層２１１上に形成されたＧａＮチャネル層２１２、ＧａＮチャネル層２１２上に形成されたＡｌＧａＮ電子供給層２１３を有する。さらに、フィールドプレート部２０５の下には、ＳｉＮ膜２２１及びＳｉＯ2膜２２２からなる積層膜が形成されている。ＳｉＮ膜２２１はＡｌＧａＮ電子供給層２１３の表面を覆うように形成されている。
【０００８】
このような構成とすることにより、特許文献１に記載の電界効果トランジスタは、ゲート電極２０２近傍における電界集中を緩和し、耐圧を向上させている。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ａ． Ｖ． Ｖｅｒｔｉａｔｃｈｉｋｈ， Ｌ． Ｆ． Ｅａｓｔｍａｎ， Ｗ． Ｊ． Ｓｃｈａｆｆ ａｎｄ Ｔ． Ｐｒｕｎｔｙ，“Ｅｆｆｅｃｔ ｏｆ ｓｕｒｆａｃｅ ｐａｓｓｉｖａｔｉｏｎ ｏｆ ＡｌＧａＮ／ＧａＮ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ”， Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ ｖｏｌ．３８， ｐｐ．３８８−３８９ （２００２）
【特許文献】
【００１０】
【特許文献１】特開２００４−２００２４８号公報
【特許文献２】特開２００８−１０３７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１の構成を採用してもゲート耐圧の維持が困難であること、つまりゲートリーク電流を十分低減できないことが本願発明者らの検討により明らかになった。
【００１２】
図４は、課題を説明するために、パッシベーション膜の構成を変えた場合のＨＦＥＴ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ヘテロ接合ＦＥＴ）のゲート逆方向特性を示す図である。なお、同図には、パッシベーション膜を用いない場合のＨＦＥＴのゲート逆方向特性も示されている。
【００１３】
図４に示すように、パッシベーション膜として一般的に用いられるＳｉＮの場合、ゲートリーク電流はパッシベーション前と比較して３桁以上増加してしまう。さらに、特許文献１で耐圧が低下しないと記載されていたＳｉＯ2をパッシベーション膜として用いた場合であっても、パッシベーション前と比較して２桁以上ゲートリーク電流が増加してしまっている。つまり、ＳｉＮとＳｉＯ2ともにゲートリーク電流を増加させてしまうため、それらを組み合わせてもゲートリーク電流を抑制することはできないことは明らかである。
【００１４】
これに対して特許文献２の構成では、パッシベーション膜としてＡｌＮとＳｉＮの二層構造を用いている。図４に示すように、ＡｌＮをパッシベーション膜として用いた場合ゲートリーク電流はほとんど増加しない。また、特許文献２に記載の構成のように、ＡｌＮとＳｉＮの二層構造をパッシベーション膜に用いた場合でも、ゲートリーク電流の増加は１桁程度に抑制されていることがわかる。
【００１５】
しかしながら、特許文献２に記載の構成を用いた場合、ソース電極及びドレイン電極上に配線用の開口部を形成する際、パッシベーション膜に用いられているＡｌＮをエッチングすると、ソース電極及びドレイン電極に用いられているＡｌも一緒にエッチングされてしまい、デバイス特性が劣化してしまうという問題がある。デバイス特性の劣化とは、例えば、ソース−ドレイン間の寄生抵抗が大きくなることである。
【００１６】
本発明は、この技術的な課題に鑑み、デバイス特性を維持し、ゲートリーク電流を低減できる電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために本発明の電界効果トランジスタは、ヘテロ接合を含むIII−Ｖ族窒化物半導体層構造と、前記半導体層構造上に離間して形成されたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の間に形成されたゲート電極と、前記ソース電極上及び前記ドレイン電極上に形成された電極保護膜と、前記半導体層構造上に、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記電極保護膜の上面の少なくとも一部を覆うように形成され、前記半導体層構造を保護する複数の膜からなるパッシベーション膜とを備え、前記パッシベーション膜は、所定の材料に対して化学的に活性であり、前記電極保護膜は、前記所定の材料に対して化学的に不活性な金属である。
【００１８】
これにより、デバイス特性を維持し、ゲートリーク電流を低減することができる。具体的には、ソース電極及びドレイン電極は腐食されることなく、良好なオーミック接触を維持することができる。よって、例えば寄生抵抗の増大等のデバイス特性を維持できる。
【００１９】
さらに、前記パッシベーション膜は、窒化アルミニウムからなる第１の膜を含んでもよい。
【００２０】
これにより、パッシベーション膜によるゲート電極の劣化を防止できるため、一層ゲートリーク電流を低減できる。
【００２１】
さらに、前記パッシベーション膜は、前記第１の膜上に形成され、窒化シリコンからなる第２の膜を含んでもよい。
【００２２】
これにより外界の水分によるデバイス特性の劣化を防ぐことができる。
【００２３】
さらに、前記ゲート電極と電気的に接続され、前記ゲート電極の上から前記ドレイン電極の上に向かって前記パッシベーション膜上にひさし状に張り出して形成された第１のフィールドプレートを備えてもよい。
【００２４】
これによりゲート電極の周辺における電界集中を緩和できるため、ゲートリーク電流を一層低減できる。
【００２５】
さらに、前記ソース電極と電気的に接続され、前記ソース電極の上から前記ドレイン電極の上に向かって前記パッシベーション膜の上にひさし状に張り出して形成された第２のフィールドプレートを備えてもよい。
【００２６】
これにより、ゲート電極の周辺における電界集中をさらに緩和できるため、ゲートリーク電流をより一層低減できる。
【００２７】
また、本発明は、このような電界効果トランジスタとして実現することができるだけでなく、このような電界効果トランジスタを製造する電界効果トランジスタの製造方法としても実現することができる。
【発明の効果】
【００２８】
本発明の電界効果トランジスタによると、デバイス特性を維持し、ゲートリーク電流を低減できる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態に係る電界効果トランジスタの構成を示す断面図である。
【図２Ａ】電界効果トランジスタの製造工程を示す断面図である。
【図２Ｂ】図２Ａの続きの製造工程を示す断面図である。
【図３】特許文献１に記載されている電界効果トランジスタの構成を示す断面図である。
【図４】パッシベーション膜を変えた場合のゲート逆方向特性を示す図である。
【発明を実施するための形態】
【００３０】
本実施の形態に係る電界効果トランジスタは、ヘテロ接合を含むIII−Ｖ族窒化物半導体層構造と、半導体層構造上に離間して形成されたソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に形成されたゲート電極と、ソース電極上及びドレイン電極上に形成された電極保護膜と、半導体層構造上に、ソース電極、ドレイン電極、ゲート電極及び電極保護膜の上面の少なくとも一部を覆うように形成され、半導体層構造を保護する複数の膜からなるパッシベーション膜とを備え、パッシベーション膜は、所定の材料に対して化学的に活性であり、電極保護膜は、所定の材料に対して化学的に不活性な金属である。
【００３１】
これにより、本実施の形態に係る電界効果トランジスタは、デバイス特性を維持し、ゲートリーク電流を低減できる。
【００３２】
以下、本実施の形態に係る電界効果トランジスタを図面に基づき詳細に説明する。
【００３３】
図１は、本実施の形態に係る電界効果トランジスタの構成を示す断面図である。
【００３４】
同図に示すように、電界効果トランジスタ１００は、基板１０１と、バッファ層１０２と、ＧａＮ下地層１０３と、ＡｌＧａＮ電子供給層１０４と、ソース電極１０５と、ドレイン電極１０６と、電極保護膜１０７と、ゲート電極１０８と、第１のパッシベーション膜１０９と、第２のパッシベーション膜１１０と、フィールドプレート１１１と、第３のパッシベーション膜１１２と、配線１１４とを備える。
【００３５】
基板１０１は、例えばシリコン（Ｓｉ）などが用いられる。
【００３６】
バッファ層１０２は、基板１０１上に形成された半導体層であり、例えばアンドープのＡｌＮからなる。
【００３７】
ＧａＮ下地層１０３は、バッファ層１０２上に形成され、例えばアンドープＧａＮからなる。
【００３８】
ＡｌＧａＮ電子供給層１０４は、ＧａＮ下地層１０３上に形成され、例えばアンドープＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる。よって、ＧａＮ下地層１０３とＡｌＧａＮ電子供給層１０４とはヘテロ接合している。つまり、この電界効果トランジスタ１００は、ヘテロ接合電界効果トランジスタである。このＡｌＧａＮ電子供給層１０４の一部には開口部が形成され、ＧａＮ下地層１０３が露出している。つまり、ＡｌＧａＮ電子供給層１０４の一部には貫通孔が形成されている。
【００３９】
ソース電極１０５及びドレイン電極１０６は、ＡｌＧａＮ電子供給層１０４の開口部に充填され、かつ、開口部を覆うように形成されている。具体的には、開口部において露出されたＧａＮ下地層１０３及びＡｌＧａＮ電子供給層１０４と接する形でオーミック接触がとられている。このソース電極１０５及びドレイン電極１０６は、例えばチタン（Ｔｉ）及びアルミニウム（Ａｌ）からなる。
【００４０】
電極保護膜１０７は、ソース電極１０５上及びドレイン電極１０６上に形成されている。この電極保護膜１０７は、所定の材料に対して不活性な金属であり、例えばＴｉと金（Ａｕ）からなる。
【００４１】
ゲート電極１０８は、ＡｌＧａＮ電子供給層１０４上に形成され、ＡｌＧａＮ電子供給層１０４とショットキー接触がとられている。このゲート電極１０８は、ソース電極１０５とドレイン電極１０６との間に形成されている。例えば、ゲート電極１０８は、ニッケル（Ｎｉ）とＡｕからなる。
【００４２】
第１のパッシベーション膜１０９及び第２のパッシベーション膜１１０は、ＡｌＧａＮ電子供給層１０４上に、ソース電極１０５、ドレイン電極１０６及びゲート電極１０８を覆うように、この順に基板１０１側から形成されている。ここで、第１のパッシベーション膜１０９及び第２のパッシベーション膜１１０にはゲート電極１０８上において開口部が形成され、例えば、第１のパッシベーション膜１０９はＡｌＮからなり、第２のパッシベーション膜１１０はＳｉＮからなる。
【００４３】
このように、第１のパッシベーション膜１０９がＡｌＮからなることにより、ゲート電極１０８の劣化を防止でき、ゲートリーク電流を一層低減できる。また、第２のパッシベーション膜１１０がＳｉＮからなることにより、外界の水分によるデバイス特性の劣化を防止できる。
【００４４】
なお、第１のパッシベーション膜１０９は本発明の第１の膜であって、第２のパッシベーション膜１１０は本発明の第２の膜である。
【００４５】
フィールドプレート１１１は、本発明の第１のフィールドプレートであって、ゲート電極１０８と電気的に接続され、ゲート電極１０８の上からドレイン電極１０６に向かって第２のパッシベーション膜１１０上にひさし状に張り出して形成されている。具体的には、このフィールドプレート１１１は、第２のパッシベーション膜１１０上に形成され、さらに、第１のパッシベーション膜１０９及び第２のパッシベーション膜１１０に形成された開口部内に充填されている。例えば、フィールドプレート１１１は、ＴｉとＮｉとからなる。
【００４６】
このようなフィールドプレート１１１を設けることにより、電界効果トランジスタ１００は、ゲート電極１０８の周辺における電界集中を緩和できるため、ゲートリーク電流を一層低減できる。
【００４７】
第３のパッシベーション膜１１２は、第２のパッシベーション膜１１０上にフィールドプレート１１１を覆うように形成されている。例えば、第３のパッシベーション膜１１２はＳｉＮからなる。
【００４８】
第１のパッシベーション膜１０９、第２のパッシベーション膜１１０及び第３のパッシベーション膜１１２には、電極保護膜１０７上において開口部が形成されている。
【００４９】
配線１１４は、第３のパッシベーション膜１１２上に形成され、さらに、第１のパッシベーション膜１０９、第２のパッシベーション膜１１０及び第３のパッシベーション膜１１２に形成された開口部内に充填され、電極保護膜１０７と接続されている。つまり、ソース電極１０５上に形成された電極保護膜１０７に接続された配線１１４は、その電極保護膜１０７を介してソース電極１０５に電気的に接続されている。また、ドレイン電極１０６上に形成された電極保護膜１０７に接続された配線１１４は、その電極保護膜１０７を介してドレイン電極１０６に電気的に接続されている。
【００５０】
ここで、配線１１４のうちソース電極１０５と電気的に接続されたものは、ソース電極１０５の上からドレイン電極１０６に向かって第３のパッシベーション膜１１２上にひさし状に形成されている。つまり、本発明の第２のフィールドプレートである。これにより、電界効果トランジスタ１００は、さらにゲート電極１０８周辺の電界集中を緩和できるので、より一層ゲートリーク電流を低減できる。
【００５１】
次に、このような構成を有する電界効果トランジスタ１００の製造方法について説明する。
【００５２】
図２Ａ及び図２Ｂは、本実施の形態に係る電界効果トランジスタ１００の製造工程を示す断面図である。
【００５３】
最初に、例えばＳｉからなる基板１０１上に、有機金属化学的気相堆積法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）により、アンドープのＡｌＮからなるバッファ層１０２（膜厚２００ｎｍ）、アンドープのＧａＮからなるＧａＮ下地層１０３（膜厚１mｍ）及びアンドープのＡｌ0.25Ｇａ0.75ＮからなるＡｌＧａＮ電子供給層１０４（膜厚２５ｎｍ）を、基板１０１側からこの順に形成する（図２Ａ（ａ））。
【００５４】
続いて、ＡｌＧａＮ電子供給層１０４上にストライプ状の開口部を有する形でフォトレジストを形成する。ストライプの幅は約０．５mｍである。このフォトレジストをマスクとして、例えば塩素（Ｃｌ2）ガスを用いた誘導結合プラズマ（Ｉｎｄｕｃｅｄ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：ＩＣＰ）エッチングによりＡｌＧａＮ電子供給層１０４を選択的に除去してゲートリセス（凹部）１２１を形成する。さらに、ＡｌＧａＮ電子供給層１０４のゲートリセス１２１が形成された領域部とは異なる領域の一部に開口部を有する形でフォトレジストを形成し、同じくＣｌ2ガスを用いたＩＣＰエッチングにより、ＡｌＧａＮ電子供給層１０４を選択的に除去して開口部を形成し、ＧａＮ下地層１０３の一部を露出させオーミックリセス１２２を形成する（図２Ａ（ｂ））。その後、素子分離を行う。
【００５５】
次に、オーミックリセス１２２を覆うように、ＴｉとＡｌからなるソース電極１０５及びドレイン電極１０６を、例えば電子ビーム蒸着とリフトオフにより形成する（図２Ａ（ｃ））。さらに、コンタクト抵抗低減のため、例えば６００℃、Ｎ2雰囲気中で熱処理を行う。
【００５６】
続いて、ＴｉとＡｕからなる電極保護膜１０７を、ソース電極１０５及びドレイン電極１０６上に、例えば電子ビーム蒸着とリフトオフにより形成する（図２Ａ（ｄ））。
【００５７】
さらに、ゲートリセス１２１を覆うように、ＮｉとＡｕからなるゲート電極１０８を、例えば電子ビーム蒸着とリフトオフにより形成する（図２Ａ（ｅ））。
【００５８】
次に、ＡｌＧａＮ電子供給層１０４上に、ソース電極１０５、ドレイン電極１０６、電極保護膜１０７及びゲート電極１０８を覆うように、例えばＤＣ（直流）スパッタ法によりＡｌＮからなる第１のパッシベーション膜１０９を５０ｎｍの厚さで堆積する。続いて、例えばプラズマ援用化学的気相堆積法（Ｐｌａｓｍａ−ａｓｓｉｓｔｅｄ Ｃｈｅｍｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）を用いて第１のパッシベーション膜１０９を覆う形でＳｉＮからなる第２のパッシベーション膜１１０を１００ｎｍの厚さで堆積する（図２Ａ（ｆ））。
【００５９】
次に、電極保護膜１０７及びゲート電極１０８上に開口部を有する形でフォトレジストを形成し、このフォトレジストをマスクとして、例えば四フッ化メタン（ＣＦ4）と三フッ化メタン（ＣＨＦ3）の混合ガスを用いた反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）により、第２のパッシベーション膜１１０の一部を選択的に除去し開口部を形成し、第１のパッシベーション膜１０９の一部を露出させる。続けて、例えばＣｌ2ガスを用いたＩＣＰエッチングにより露出された第１のパッシベーション膜１０９を選択的に除去し電極保護膜１０７を露出させる（図２Ａ（ｇ））。
【００６０】
このとき、第１のパッシベーション膜１０９を除去するために用いたＣｌ2ガスは、ソース電極１０５及びドレイン電極１０６に用いているＴｉやＡｌを腐蝕する。よって、電極保護膜１０７を形成していない場合、第１のパッシベーション膜１０９を除去する際にソース電極１０５及びドレイン電極１０６が腐蝕されることにより、寄生抵抗が増大してしまう。
【００６１】
これに対し、本実施の形態において電極保護膜１０７に用いているＡｕは化学的に安定であり、Ｃｌ2ガスに対しても腐蝕されることがないため、第１のパッシベーション膜１０９を除去する際にエッチングがＡｕで止まる。このため、ソース電極１０５及びドレイン電極１０６は腐蝕されることなく、良好なオーミック接触を維持することができるため、寄生抵抗の増大を防止することが可能となる。
【００６２】
つまり、第１のパッシベーション膜１０９はＣｌ2ガスに対して化学的に活性であり、電極保護膜１０７はＣｌ2ガスに対して化学的に不活性な金属である。なお、化学的に活性とは耐性を有することであり、化学的に不活性とは耐性を有さないことである。
【００６３】
次に、ゲート電極１０８上に形成された開口部を覆う形でＴｉとＡｕからなるフィールドプレート１１１を、例えば電子ビーム蒸着とリフトオフにより形成する（図２Ａ（ｈ））。
【００６４】
続いて、第２のパッシベーション膜１１０上に、フィールドプレート１１１を覆うように、例えばＰＣＶＤを用いてＳｉＮからなる第３のパッシベーション膜１１２を５００ｎｍの厚さで堆積する（図２Ｂ（ｉ））。なお、第３のパッシベーション膜１１２は、ソース電極１０５の上に形成された開口部と、ドレイン電極１０６の上に形成された開口部の内部にも充填される。
【００６５】
次に、例えばＲＩＥエッチングを用いてソース電極１０５及びドレイン電極１０６の上に配線用の開口部１２３を形成する（図２Ｂ（ｊ））。
【００６６】
続けて、第３のパッシベーション膜１１２の上面から基板１０１まで貫通するバイアホール１２４を形成する（図２Ｂ（ｋ））。
【００６７】
最後に、Ａｕめっきにより配線１１４を形成する（図２Ｂ（ｌ））。このとき、ソース電極１０５に電気的に接続された配線１１４の一部はドレイン電極１０６側にひさし状に張り出すように形成する。
【００６８】
以上の工程により、図１に示す電界効果トランジスタ１００を製造することができる。
【００６９】
以上のように、本実施の形態に係る電界効果トランジスタ１００は、ヘテロ接合を含むIII−Ｖ族窒化物半導体層構造と、半導体層構造上に離間して形成されたソース電極１０５及びドレイン電極１０６と、ソース電極１０５及びドレイン電極１０６の間に形成されたゲート電極１０８と、ソース電極１０５上及びドレイン電極１０６上に形成された電極保護膜１０７と、半導体層構造上に、ソース電極１０５、ドレイン電極１０６、ゲート電極１０８及び電極保護膜１０７の上面の少なくとも一部を覆うように形成され、半導体層構造を保護する第１のパッシベーション膜１０９を備え、第１のパッシベーション膜１０９は、所定の材料に対して化学的に活性であり、電極保護膜１０７は、所定の材料に対して化学的に不活性な金属である。なお、バッファ層１０２と、ＧａＮ下地層１０３と、ＡｌＧａＮ電子供給層１０４とは、本発明の半導体層構造である。
【００７０】
これにより、本実施の形態に係る電界効果トランジスタ１００は、デバイス特性を維持し、ゲートリーク電流を低減できる。具体的には、ソース電極１０５及びドレイン電極１０６は腐食されることなく、良好なオーミック接触を維持することができる。よって、例えば寄生抵抗の増大等のデバイス特性を維持できる。
【００７１】
以上、本発明に係る電界効果トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものも、本発明の範囲内に含まれる。
【００７２】
例えば、上記の実施の形態においては、基板１０１としてＳｉを用いているが、基板１０１は、ＳｉＣやサファイア、酸化亜鉛（ＺｎＯ）、ホウ化ジルコニウム（ＺｒＢ2）等の異種基板、あるいはＧａＮやＡｌＮ等のIII−Ｖ族窒化物半導体基板を用いてもよい。
【００７３】
また、第１のパッシベーション膜１０９として、ＤＣスパッタ法により堆積したＡｌＮを用いた例を説明したが、第１のパッシベーション膜１０９は、アルミナ（Ａｌ2Ｏ3）、酸化ガリウム（Ｇａ2Ｏ3）、窒化ホウ素（ＢＮ）、窒化炭化ホウ素（ＢＣＮ）、窒化タンタル（ＴａＮ）、酸化タンタル（Ｔａ2Ｏ5）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）等を用いてもよい。
【００７４】
また、ここで示した電界効果トランジスタ構造エピタキシャル成長層（バッファ層１０２、ＧａＮ下地層１０３及びＡｌＧａＮ電子供給層１０４）は所望のデバイス特性が実現できる限りはいかなる組成比、あるいはいかなる多層構造を含んでも良い。例えば、電界効果トランジスタ構造エピタキシャル成長層の結晶成長方法は、ＭＯＣＶＤでなく、例えば分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）あるいはハイドライド気相成長法（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＨＶＰＥ）でも良い。また、例えば、電界効果トランジスタ構造のエピタキシャル成長層は、Ａｓ、ＰなどのＶ族元素あるいはＢなどのIII族元素を構成元素として含んでいても良い。またＧａＮ系半導体に関わらず、ＧａＡｓ系、ＩｎＰ系半導体を用いても良い。
【産業上の利用可能性】
【００７５】
本発明の電界効果トランジスタは、ミリ波通信用途等に用いられる高周波デバイスや、スイッチング電源、インバータ回路又はモータドライバ等のテレビ他の民生機器の電源回路等で用いられるパワーデバイスとして有用である。
【符号の説明】
【００７６】
１００ 電界効果トランジスタ
１０１、２１０ 基板
１０２、２１１ バッファ層
１０３ ＧａＮ下地層
１０４、２１３ ＡｌＧａＮ電子供給層
１０５、２０１ ソース電極
１０６、２０３ ドレイン電極
１０７ 電極保護膜
１０８、２０２ ゲート電極
１０９ 第１のパッシベーション膜
１１０ 第２のパッシベーション膜
１１１ フィールドプレート
１１２ 第３のパッシベーション膜
１１４ 配線
１２１ ゲートリセス
１２２ オーミックリセス
１２３ 開口部
１２４ バイアホール
２１２ ＧａＮチャネル層
２２１ ＳｉＮ膜
２２２ ＳｉＯ2膜
２０５ フィールドプレート部
【特許請求の範囲】
【請求項１】
ヘテロ接合を含むIII−Ｖ族窒化物半導体層構造と、
前記半導体層構造上に離間して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の間に形成されたゲート電極と、
前記ソース電極上及び前記ドレイン電極上に形成された電極保護膜と、
前記半導体層構造上に、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記電極保護膜の上面の少なくとも一部を覆うように形成され、前記半導体層構造を保護する複数の膜からなるパッシベーション膜とを備え、
前記パッシベーション膜は、所定の材料に対して化学的に活性であり、
前記電極保護膜は、前記所定の材料に対して化学的に不活性な金属である
電界効果トランジスタ。
【請求項２】
前記パッシベーション膜は、窒化アルミニウムからなる第１の膜を含む
請求項１に記載の電界効果トランジスタ。
【請求項３】
前記パッシベーション膜は、前記第１の膜上に形成され、窒化シリコンからなる第２の膜を含む
請求項２に記載の電界効果トランジスタ。
【請求項４】
さらに、
前記ゲート電極と電気的に接続され、前記ゲート電極の上から前記ドレイン電極の上に向かって前記パッシベーション膜上にひさし状に張り出して形成された第１のフィールドプレートを備える
請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
前記ソース電極と電気的に接続され、前記ソース電極の上から前記ドレイン電極の上に向かって前記パッシベーション膜の上にひさし状に張り出して形成された第２のフィールドプレートを備える
請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
ソース電極、ゲート電極及びドレイン電極を有する電界効果トランジスタの製造方法であって、
ヘテロ接合を含むIII−Ｖ族窒化物半導体層構造上に、前記ソース電極及び前記ドレイン電極を離間して形成する電極形成工程と、
前記電極形成工程の後、前記ソース電極上及び前記ドレイン電極上に電極保護膜を形成する電極保護膜形成工程と、
前記電極保護工程の後、前記半導体層構造上に、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記電極保護膜を覆うように形成され、前記半導体層構造を保護する複数の膜からなるパッシベーション膜を形成するパッシベーション膜形成工程と、
前記パッシベーション膜形成工程の後、所定の材料を用いて、前記ソース電極、前記ドレイン電極及び前記ゲート電極に対応する位置の前記パッシベーション膜を選択的に除去するエッチング工程を含み、
前記パッシベーション膜は、前記所定の材料に対して化学的に活性であり、
前記電極保護膜は、前記所定の材料に対して化学的に不活性な金属である
電界効果トランジスタの製造方法。
【請求項１】
ヘテロ接合を含むIII−Ｖ族窒化物半導体層構造と、
前記半導体層構造上に離間して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の間に形成されたゲート電極と、
前記ソース電極上及び前記ドレイン電極上に形成された電極保護膜と、
前記半導体層構造上に、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記電極保護膜の上面の少なくとも一部を覆うように形成され、前記半導体層構造を保護する複数の膜からなるパッシベーション膜とを備え、
前記パッシベーション膜は、所定の材料に対して化学的に活性であり、
前記電極保護膜は、前記所定の材料に対して化学的に不活性な金属である
電界効果トランジスタ。
【請求項２】
前記パッシベーション膜は、窒化アルミニウムからなる第１の膜を含む
請求項１に記載の電界効果トランジスタ。
【請求項３】
前記パッシベーション膜は、前記第１の膜上に形成され、窒化シリコンからなる第２の膜を含む
請求項２に記載の電界効果トランジスタ。
【請求項４】
さらに、
前記ゲート電極と電気的に接続され、前記ゲート電極の上から前記ドレイン電極の上に向かって前記パッシベーション膜上にひさし状に張り出して形成された第１のフィールドプレートを備える
請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
前記ソース電極と電気的に接続され、前記ソース電極の上から前記ドレイン電極の上に向かって前記パッシベーション膜の上にひさし状に張り出して形成された第２のフィールドプレートを備える
請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
ソース電極、ゲート電極及びドレイン電極を有する電界効果トランジスタの製造方法であって、
ヘテロ接合を含むIII−Ｖ族窒化物半導体層構造上に、前記ソース電極及び前記ドレイン電極を離間して形成する電極形成工程と、
前記電極形成工程の後、前記ソース電極上及び前記ドレイン電極上に電極保護膜を形成する電極保護膜形成工程と、
前記電極保護工程の後、前記半導体層構造上に、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記電極保護膜を覆うように形成され、前記半導体層構造を保護する複数の膜からなるパッシベーション膜を形成するパッシベーション膜形成工程と、
前記パッシベーション膜形成工程の後、所定の材料を用いて、前記ソース電極、前記ドレイン電極及び前記ゲート電極に対応する位置の前記パッシベーション膜を選択的に除去するエッチング工程を含み、
前記パッシベーション膜は、前記所定の材料に対して化学的に活性であり、
前記電極保護膜は、前記所定の材料に対して化学的に不活性な金属である
電界効果トランジスタの製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【公開番号】特開２０１１−１８１７０２（Ｐ２０１１−１８１７０２Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−４４７４８（Ｐ２０１０−４４７４８）
【出願日】平成２２年３月１日（２０１０．３．１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２２年３月１日（２０１０．３．１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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