分割ゲートＮＡＮＤフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法
【課題】ＮＡＮＤフラッシュメモリ構造において、各セルについてライン数を削減して、不揮発性メモリデバイスのピッチを改善すること。
【解決手段】分割ゲートＮＡＮＤフラッシュメモリ構造が第１伝導型の半導体基板の上に形成される。このＮＡＮＤ構造は、上記基板における第２伝導型の第１領域と、該第１領域から間隔をおいて配置された、上記基板における第２伝導型の第２領域とを備える。連続した第１チャネル領域が、上記第１領域と上記第２領域との間に定められる。複数の浮動ゲートが互いに間隔をおいて配置され、これら複数の浮動ゲートの各々は、上記チャネル領域の別々の部分上に配置される。各々が１つの浮動ゲートと関連しかつ該浮動ゲートに隣接する複数の制御ゲートが設けられる。各制御ゲートは、２つの部分、すなわち、上記チャネル領域の部分上にある第１部分と、関連する浮動ゲートの上にありかつ該浮動ゲートに容量的に接続される第２部分とを有する。
【解決手段】分割ゲートＮＡＮＤフラッシュメモリ構造が第１伝導型の半導体基板の上に形成される。このＮＡＮＤ構造は、上記基板における第２伝導型の第１領域と、該第１領域から間隔をおいて配置された、上記基板における第２伝導型の第２領域とを備える。連続した第１チャネル領域が、上記第１領域と上記第２領域との間に定められる。複数の浮動ゲートが互いに間隔をおいて配置され、これら複数の浮動ゲートの各々は、上記チャネル領域の別々の部分上に配置される。各々が１つの浮動ゲートと関連しかつ該浮動ゲートに隣接する複数の制御ゲートが設けられる。各制御ゲートは、２つの部分、すなわち、上記チャネル領域の部分上にある第１部分と、関連する浮動ゲートの上にありかつ該浮動ゲートに容量的に接続される第２部分とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分割ゲートＮＡＮＤフラッシュメモリ構造に関し、より詳細には、ＮＡＮＤフラッシュメモリ構造の端部にソースおよびドレインのみを有する分割ゲートＮＡＮＤフラッシュメモリ構造に関する。
【背景技術】
【０００２】
不揮発性メモリを集積化した回路チップは、当業技術において周知である。例として、米国特許第５,０２９,１３０号および米国特許第６,１５１,２４８号を参照されたい。不揮発性メモリを集積化した回路チップの１つの形態は、一連の直列接続された不揮発性メモリセルがＮＡＮＤフラッシュメモリ構造にまとめられた「ＮＡＮＤ」フラッシュメモリデバイスである。
図１Ａを参照すると、従来技術に係る分割ゲートＮＡＮＤフラッシュメモリ構造１０の断面図が示されている（「高速プログラミング及び消去を特徴とした１２０ｎｍテクノロジによる分割ゲートＮＡＮＤフラッシュメモリ」、Ｃ.Ｙ.Ｓｈｕら、技術論文のＶＬＳＩテクノロジの要約に関する２００４年シンポジウム、第７８頁及び７９頁を参照）。このＮＡＮＤフラッシュメモリ構造１０は、第１伝導型の半導体基板１２の上に形成されている。このＮＡＮＤフラッシュメモリ構造１０は、基板１２に、第２伝導型の第１領域１４及び第２伝導型の第２領域１６を有する。第１領域１４及び第２領域１６は、互いに間隔をおいて配置されて、この第１領域１４と第２領域１６との間に連続したチャネル領域を定めている。複数の浮動ゲート（１８Ａ〜１８Ｎ）が、互いに間隔をおいて配置されており、各浮動ゲート１８は、上記チャネル領域における別々の部分上に配置され、該部分から分離され絶縁されている。構造１０は、さらに、各浮動ゲート１８に関連した選択ゲート２０を有する。この選択ゲート２０は、上記チャネル領域における別の部分上に配置され、関連した浮動ゲート１８の直ぐ隣にあり、さらにこの浮動ゲート１８から絶縁されている。最後に、この構造１０は、複数の制御ゲート２２を有しており、各制御ゲート２２は、浮動ゲート１８に関連しており、この関連した浮動ゲート１８とともに堆積ゲート構造を形成している。
【０００３】
典型的には、このＮＡＮＤゲート構造１０は列方向に形成されて、選択ゲート２０及び制御ゲート２２が、各選択ゲートと各制御ゲートとを行方向に接続している。このようなＮＡＮＤ構造１０の平面図が、図１Ｂに示されている。
【０００４】
【特許文献１】米国特許第５,０２９,１３０号
【特許文献２】米国特許第６,１５１,２４８号
【非特許文献１】「高速プログラミング及び消去を特徴とした１２０ｎｍテクノロジによる分割ゲートＮＡＮＤフラッシュメモリ」、Ｃ.Ｙ.Ｓｈｕら、技術論文のＶＬＳＩテクノロジの要約に関する２００４年シンポジウム（"Split-Gate NAND Flash Memory At 120nm Technology Node Featuring Fast Programming and Erase" by C.Y.Shu et al, 2004 symposium on VLSI Technology Digest of Technical Papers）、第７８頁及び７９頁
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術に係るＮＡＮＤ構造１０は、各セルについて２つの行ライン、すなわち、選択ゲート２０についての１つの行ラインと制御ゲート２２についての１つの行ラインとを必要とする、という問題を有している。各セルについて２つのラインがあり、また、その２つのラインが不揮発性メモリセルのために高電圧を搬送しなければならない場合には、各セルのピッチについて、非常に多くの高電圧制御ラインを必要とすることになる。
【０００６】
したがって、各セルについてライン数を削減して、上記不揮発性メモリデバイスのピッチを改善する必要がある。
【課題を解決するための手段】
【０００７】
そこで、本発明では、ＮＡＮＤフラッシュメモリ構造が第１伝導型の半導体基板の上に形成される。この構造は、上記基板に第２伝導型の第１領域を有する。第２伝導型の第２領域が、上記第１領域と間隔をおいて上記基板に設けられて、この第２領域は、上記第１領域との間に連続したチャネル領域を定める。複数の浮動ゲートが互いに間隔をおいて配置され、これら複数の浮動ゲートの各々は、上記チャネル領域の別々の部分上に配置され、かつ、該部分から絶縁される。最後に、各々が浮動ゲートの１つと関連しかつ該１つの浮動ゲートに隣接する複数の制御ゲートが設けられる。各制御ゲートは、２つの部分、すなわち、上記チャネル領域の部分上にある第１部分と、上記関連する浮動ゲートの上にありかつ該浮動ゲートに容量的に接続された第２部分とを有する。
【発明を実施するための最良の形態】
【０００８】
図２を参照すると、本発明の第１の実施形態に係るＮＡＮＤフラッシュメモリ構造３０の断面図が示されている。図２に示すこのＮＡＮＤフラッシュメモリ構造３０は、Ｐ型のような第１伝導型の半導体基板１２の上に形成される。この構造３０は、基板１２に、ソースとして、Ｎ型のような第２伝導型の第１領域１４を有する。基板１２には、ドレインとして、第２領域１６が、上記第１領域１４すなわちソース１４から間隔をおいて配置されており、この第２領域もまた、第２伝導型である。ソース領域１４は、ドレイン領域１６よりも深く打ち込まれているという特徴を有する。第１領域１４及び第２領域１６は、互いに間隔をおいて配置されて、両者の間に連続したチャネル領域３２を定めている。複数の浮動ゲート１８が、互いに間隔をおいて配置され、チャネル領域３２の上に配置され、このチャネル領域３２から絶縁されている。各浮動ゲート１８は、チャネル領域３２における別々の部分上に配置され、上記チャネル領域部分のうちその上に浮動ゲート１８が位置した部分における電流の導電率を制御する。ＮＡＮＤフラッシュメモリ構造３０はまた、複数の制御ゲート３４を備える。各制御ゲート３４は、浮動ゲート１８に関連し、かつ、この浮動ゲート１８に隣接する。各制御ゲート３４は、２つの部分、すなわち、関連する浮動ゲート１８に隣接するチャネル領域の一部分上にある第１部分３６と、関連する浮動ゲート１８の上にあり、この浮動ゲート１８から絶縁され該不動ゲート１８に容量的に接続された第２部分と、を有する。制御ゲート３４は、図２に示すような一体構造にすることができ、或いは、上記２つの部分３６及び３８は、分離した部分とし、エクスシチュー法（ex situ）により、すなわちＮＡＮＤフラッシュメモリ構造３０の外部において、電気的に接続されようにしてもよい。第１部分３６及び第２部分３８の各々は、実質的に直線形状にすることができる。図２に示す実施形態では、ＮＡＮＤフラッシュメモリ構造３０は、また、チャネル領域３２の部分上に配置され、このチャネル領域３２から絶縁され、かつ、ソース領域１４の直ぐ隣りにある第１選択ゲート４０を備える。この選択ゲート４０は、通常のＭＯＳトランジスタのゲートとして機能する。ＮＡＮＤ構造３０は、また、第２領域１６すなわちドレイン領域の直ぐ隣りにあるチャネル領域３２の部分上に配置された第２選択ゲート（図示しない）も備える。しかしながら、図２に示す実施形態では、制御ゲート３４Ａの第１部分３６Ａは、ドレイン領域１６の直ぐ隣りにあるチャネル領域３２の部分上に配置されている。
【０００９】
図３を参照すると、本発明の第２実施形態に係るＮＡＮＤフラッシュメモリ構造１３０の断面図が示されている。図２に示したＮＡＮＤフラッシュメモリ構造３０の実施形態におけると同様に、構造１３０は、Ｐ型のような第１伝導型の半導体基板１２を備える。構造３０は、基板１２に、ソースとしてＮ型のような第２伝導型の第１領域１４を有する。基板１２には、第２領域１６が、第１領域１４すなわちソース１４と間隔をおいてドレインとして配置されており、この第２領域１６もまた第２伝導型である。ソース領域１４は、ドレイン領域１６よりも深く打ち込まれているという特徴を有する。第１領域１４と第２領域１６とは、互いに間隔をおいて配置されて、両者の間に連続したチャネル領域３２を定めている。複数の浮動ゲート１８は、互いに間隔をおいて配置されており、チャネル領域３２の上に配置され、このチャネル領域３２から絶縁されている。各浮動ゲート１８は、チャネル領域３２における別々の部分上に配置され、上記チャネル領域部分のうちその上に浮動ゲート１８が位置した部分における電流の導電率を制御する。ＮＡＮＤフラッシュメモリ構造３０は、また、複数の制御ゲート３４を備える。各制御ゲート３４は、浮動ゲート１８に関連し、かつ、この浮動ゲート１８に隣接する。各制御ゲート３４は、２つの部分、すなわち、チャネル領域の部分上にありかつ関連した浮動ゲート１８に隣接する第１部分と、関連する浮動ゲート１８の上にあり、この浮動ゲート１８から絶縁され該浮動ゲート１８に容量的に接続された第２部分とを有する。制御ゲート３４は、図２に示すような一体構造にすることができ、或いは、上記２つの部分３６及び３８は、分離した部分とし、エクスシチュー法（ex situ）により、すなわちＮＡＮＤフラッシュメモリ構造３０の外部において、電気的に接続されるようにしてもよい。第１部分３６及び第２部分３８は、実質的に直線形状にすることができる。
【００１０】
各制御ゲート３４は、さらに、タブ（tab）部分である第３部分４０を有する。このタブ部分４０は、第２部分３８から離れる方向に延びており、この第２部分３８は、関連する浮動ゲート１８の上に配置され、この浮動ゲートに対して容量的に接続されている。タブ部分４０は、制御ゲート３４とは関連していない隣接の浮動ゲート１８に向かう方向に延びている。図３に示す実施形態では、ＮＡＮＤフラッシュメモリ３０は、また、チャネル領域３２の一部分上に配置され、このチャネル領域３２から絶縁され、かつ、ソース領域１４の直ぐ隣りにある第１選択ゲート４０を備える。選択ゲート４０は、通常のＭＯＳトランジスタのゲートとして機能する。ＮＡＮＤ構造３０は、また、第２領域１６すなわちドレイン領域の直ぐ隣りにあるチャネル領域３２の一部分上に配置された第２選択ゲート（図示しない）を備えることもできる。しかしながら、図３に示す実施形態では、制御ゲート３４Ａの第１部分３６Ａは、ドレイン領域１６の直ぐ隣りにあるチャネル領域３２の一部分上に配置されている。
【００１１】
図４を参照すると、本発明の第３実施形態に係るＮＡＮＤフラッシュメモリ構造２３０が示されている。この構造２３０は、図２に示した構造３０と類似している。この構造２３０は、Ｐ型のような第１伝導型の半導体基板１２を備える。構造２３０は、基板１２に、ソースとして、Ｎ型のような第２伝導型の第１領域１４を有する。第２領域１６が、第１領域１４すなわちソース１４とは間隔をおいてドレインとして配置されており、この第２領域１６もまた、第２伝導型である。ソース領域１４は、ドレイン領域１６よりも深く打ち込まれているという特徴を有する。第１領域１４と第２領域１６とは、互いに間隔をおいて配置され、両者の間に連続したチャネル領域３２を定めている。複数の浮動ゲート１８が、互いに間隔をおいて配置されており、チャネル領域３２の上に配置され、このチャネル領域３２から絶縁されている。各浮動ゲート１８は、チャネル領域３２における別々の部分上に配置されており、上記チャネル領域のうちその上に浮動ゲート１８が位置した部分における電流の導電率を制御する。ＮＡＮＤフラッシュメモリ構造３０は、また、複数の制御ゲート３４を備える。各制御ゲート３４は、浮動ゲート１８に関連し、かつ、この浮動ゲート１８に隣接している。各制御ゲート３４は、２つの部分、すなわち、関連する浮動ゲート１８に隣接するチャネル領域の部分上にある第１部分３６と、関連する浮動ゲート１８の上にあり、この浮動ゲート１８から絶縁され、かつ、この浮動ゲート１８に容量的に接続された第２部分３８とを有する。制御ゲート３４は、図２に示したような一体構造にすることができ、或いは、上記２つの部分３６及び３８は、別々の部分とし、エクスシチュー法（ex situ）法により電気的に接続された、すなわちＮＡＮＤフラッシュメモリ構造３０の外部に電気的に接続された構成にしてもよい。第１部分３６及び第２部分３８の各々は、実質的に直線形状にすることができる。
【００１２】
加えて、構造２３０における各浮動ゲート１８は、この浮動ゲート１８から、この浮動ゲート１８とは容量的に接続されていない隣接する制御ゲート３４への電子のトンネリングを容易にするチップ４２を有する。よって、図４に示すように、浮動ゲート１８Ａのチップ４２Ａは、浮動ゲート１８Ａにおいて制御ゲート３４Ｂに最も近い側の上にある。制御ゲート３４Ｂは、浮動ゲート１８Ａに容量的に接続されたタブ部分４０Ｂを有していてもよいし、有していなくてもよい。勿論、浮動ゲート１８の尖鋭なチップすなわちコーナー４２を、制御ゲート３４に対向し該制御ゲート３４の第２部分３８が容量的に接続されている側に設けるようにしてもよい。この場合には、浮動ゲートからの電子は、尖鋭なチップ４２を通って、浮動ゲート１８に容量的に接続された第２部分３８を有する制御ゲート３４にトンネリングするように導かれる。
【００１３】
図４に示した実施形態では、ＮＡＮＤフラッシュメモリ３０は、また、チャネル領域３２の部分上に配置され、このチャネル領域３２から絶縁され、かつ、ソース領域１４の直ぐ隣りにある第１選択ゲート４０を備える。選択ゲート４０は、通常のＭＯＳトランジスタのゲートとして機能する。ＮＡＮＤ構造３０は、また、第２領域１６すなわちドレイン領域の直ぐ隣りにあるチャネル領域３２の一部分上に配置された第２選択ゲート（図示しない）を備えるようにすることもできる。しかしながら、図４に示す実施形態では、制御ゲート３４Ａの第１部分３６Ａは、ドレイン領域１６の直ぐ隣りにあるチャネル領域３２の一部分上に配置される。
【００１４】
図５Ａを参照すると、１つのアレイ状に互いに接続された２つの第１の実施形態に係るＮＡＮＤフラッシュメモリ構造３０の断面図が示されている。図５Ｂは、アレイにおけるこれら２つのＮＡＮＤフラッシュ構造３０の内部接続を示す上面図である。図５Ｂに見られるように、これらの構造３０は、列方向に直列接続されている。これらの構造３０は、素子分離法（STI）のような絶縁性の列によって互いに分離されている。１対の内部接続された構造３０Ａ１及び３０Ｂ１に隣接し、この１対の内部接続された構造３０Ａ１及び３０Ｂ１に平行に、１対の内部接続された構造３０Ａ２及び３０Ｂ２が、さらに設けられている。当業者によって知られているように、列及び行という用語は互換性があるものとして使用される。
【００１５】
図５Ａに見られるように、直列接続された構造３０Ａ及び３０Ｂは、共通の第１領域１４を共有しており、この第１領域１４は、行方向に延びている。第１領域１４に隣接する一方の側には、構造３０Ａの選択ゲート４０Ａが存在する。第１領域１４の他方の側には、構造３０Ｂの選択ゲート４０Ｂが存在する。構造３０Ａ及び３０Ｂの各々については、上述した通りである。ドレイン領域１６Ａは、構造３０Ａに関連し、領域１６Ｂ（図示しない）は、構造３０Ｂに関連する。ビット線５０は、列方向において、ドレイン領域１６Ａ及び１６Ｂに関連する。
【００１６】
図５Ｂに見られるように、制御ゲート３４ＡＡは、構造３０Ａ１の制御ゲート３４Ａと構造３０Ａ２の制御ゲート３４Ａとを内部接続する。制御ゲート３４ＡＡは、行方向に延び、上記ＳＴＩの上を超えて、１つの活性領域の制御ゲートに隣接する活性領域の制御ゲートとを内部接続する。よって、図５Ｂに見られるように、本発明の構造３０、１３０、２３０は、ある活性領域から別の活性領域に渡って各セルごとの構造を「結ぶ」すなわち内部接続するのに、１つのラインのみしか必要としない、という有利な効果を有する。この方法によれば、複数のセルのピッチをより精密に制御することができる。
【００１７】
勿論、他の実施形態に係る構造１３０及び２３０の各々については、図５Ａ及び図５Ｂに示したような複数の構造３０に対する内部接続と同様に、同様にアレイ形状に内部接続することができる。構造３０における形態で内部接続した構造１３０又は２３０のいずれかを用いることにより、結果的に、１つのセルについて１つのラインを省くことができる、という利益が得られる。
【００１８】
図６Ａ及び図６Ｂを参照すると、さらに別の実施形態に係る構造３０のアレイ状内部接続が示されている。図６Ａ及び図６Ｂに示したアレイと、図５Ａ及び図５Ｂに示したアレイとの間の唯一の違いは、構造３０Ａと構造３０Ｂとが、活性領域において共通のドレイン１６によって直列に接続され、関連する選択ゲートがこの共通に接続されたドレイン１６の各側の直ぐ隣に位置する点である。その他ではすべて、図６Ａ及び図６Ｂに示したアレイは、ＳＴＩを超えて隣接するＮＡＮＤ構造同士を内部接続する各セルについて制御ゲートを１つしか用いない、という上述した利点を有し、図５Ａ及び図５Ｂに示したアレイと同一である。
【００１９】
（製造方法）
図７Ａ−１及び図７Ａ−２を参照すると、本発明のＮＡＮＤフラッシュ構造３０のアレイを作製する方法における第１ステップを示す上面図及び（活性領域に沿った）側面図のそれぞれが示されている。この第１ステップでは、半導体珪素の基板１２は、この基板１２の上面に付与された二酸化珪素の第１層を有する。１３０ｎｍプロセスについては、二酸化珪素６０の第１層の厚さは、９０オングストロームのオーダである。この厚さは、用いられるプロセスのジオメトリに依存して変化し、また、本発明を限定するものではない、ということに留意されたい。次に、ポリシリコンの層６２が、二酸化珪素の第１層６０の上に堆積される。ポリシリコン６２は、５００オングストロームのオーダの厚さを有する。最後に、二酸化珪素の第２層６４が、ポリシリコンの層６２の上に堆積される。二酸化珪素の第１層６０、ポリシリコン６２及び二酸化珪素の第２層６４が堆積された後に、フォトレジストが付与され、この構造に対してマスキング工程が遂行され、フォトレジストに列方向に露光した領域のストライプが、二酸化珪素の第２層６４、ポリシリコン６２及び二酸化珪素の第１層６０を通って半導体基板１２の中までエッチングされる。後の説明から分かるように、二酸化珪素の第２層６４の厚さは、重要ではない。半導体基板１２がエッチングされてＳＴＩとしてのトレンチが形成された後、二酸化珪素の第２層６４の上のレベルにまで至るＳＴＩを実現するために、二酸化珪素が用いられる。この後、フォトレジストが除去され、ＳＴＩの上の二酸化珪素は、二酸化珪素の第２層６４の最上面と実質的に同一の平面となるまで、ＣＭＰを用いて研磨される。互いに並行であるがＳＴＩによって互いに間隔をおいて分離された活性領域のストライプを形成するための上述した工程は、当業者には周知である。
【００２０】
次に、窒化珪素６６が、図７Ａに示した構造の表面におけるあらゆるところに堆積される。この窒化珪素の層６６は、３５００オングストロームの厚さのオーダである。この結果得られた構造が図７Ｂに示される。窒化珪素６６は、例えば低圧化学蒸着法（ＬＰＣＶＤ）によって堆積させることができる。
【００２１】
次に、フォトレジストが窒化珪素の層６６に付与され、このフォトレジストは、行方向にストライプ状パターンで露光される。次に、このフォトレジストは、マスキングされ、さらに露光される。露光された領域では、窒化珪素６６のストライプが、異方性エッチングされて除去される。エッチング液は、窒化珪素の第２層６４に到達するまで、窒化珪素６６をエッチングする。この結果得られたものが図７Ｃに示される。図７Ｃに示した構造は、互いに実質的に並行となるように行方向に延びる、間隔をおかれた窒化珪素６６のストライプを備える、ということに留意されたい。
【００２２】
次に、二酸化珪素６８が、高温酸化（ＨＴＯ）プロセスにより堆積された後、異方性エッチングされる。窒化珪素に対するエッチングは、ポリシリコン６４が露出され、かつ、酸化物スペーサ６８が窒化珪素６６の各側壁に沿って形成されるまで、進行する。この結果得られた構造が図７Ｄに示される。
【００２３】
次に、フォトレジスト７０が、図７Ｄに示した構造に付与され、このフォトレジスト７０は、マスキングされ、さらに、フォトレジスト７０の部分が除去される。フォトレジスト７０は、このフォトレジスト７０のストライプが除去されて窒化物のストライプ６６の各々に隣接するスペーサ６８の一方の側の壁が露出するように、露光される。次に、窒化珪素のストライプ６６の各々の一方の側に対向する露出したスペーサ６８が、エッチングされて、図７Ｅに示す構造が残される。
【００２４】
次に、ホウ素の傾斜打ち込みによるポリシリコン６４への打ち込みが遂行され、この打ち込みは、窒化珪素のストライプ６６より実質的に下方に位置する基板１２の領域におけるホットキャリアの注入を改善する。窒化珪素６６は、最終的には浮動ゲートを形成するポリシリコン６２の領域を覆う。この結果得られた構造が図７Ｆに示されている。
【００２５】
次に、フォトレジスト７０が、マスクとして窒化シリコン６６を用いる適切なエッチングにより除去され、次に、ポリシリコン６２が、二酸化珪素の第１層６０が露出するまで異方性エッチングされる。この結果得られた構造が図７Ｇに示される。
【００２６】
次に、窒化珪素６６がエッチングされて、図７Ｈに示す構造が残される。
【００２７】
次に、図７Ｈに示す構造が、ウェット酸化物エッチングプロセスによりエッチングされる。これにより、ポリシリコン６２を覆う二酸化珪素の第２層６４とともに、ポリシリコン６２により覆われていない二酸化珪素の第１層６０が除去される。エッチングの後で、スペーサ６８は、実質的に「ポスト」形状となる。ポスト６８は、各ＳＴＩ及び活性領域を渡って行方向に延びる、ということに留意されたい。この結果得られた構造が図７Ｉに示される。
【００２８】
次に、二酸化珪素７２が、図７Ｉに示す構造の上に、堆積又は熱成長される。二酸化珪素の層７２は、図７Ｉに示す構造の上に、堆積又は熱成長される。この結果得られた構造が図７Ｊに示される。
【００２９】
次に、ポリシリコン７４が、再度あらゆるところに堆積される。この結果得られた構造が図７Ｋに示される。
【００３０】
図７Ｋに示す構造に対しては、各ポスト６８が露出するまで、ＣＭＰエッチングされるか、又は、エッチバックプロセスが遂行される。次に、ポリシリコンの上部層７４が電極形成されて、自己整合型シリサイド構造が形成される。これにより、より大きな電気的伝導度が得られる。この結果得られた構造が図７Ｌに示される。
【００３１】
次に、図７Ｌに示した構造には、層間堆積酸化物の層８０が堆積される。この結果得られた構造が図７Ｍに示される。
【００３２】
（動作方法）
＜消去動作１＞
本発明のＮＡＮＤフラッシュメモリ構造３０、１３０、２３０を消去する第１の方法では、ソース領域１４及びドレイン領域１６に接地電圧が印加される。＋１１ボルトのような正電圧が、１つ置きの制御ゲートに印加される。すなわち、例えば、図２に示すように、制御ゲート３４Ｂ、３４Ｄ、３４Ｆには、＋１１Ｖが印加される。制御ゲート３４Ａ、３４Ｃ、３４Ｅ等のようなその他の制御ゲートには、−２０ボルトのような負電圧又は接地電圧が印加される。ソース１４及びドレイン１６には、接地電圧が供給される。これらの電圧が印加された状態では、負電圧又は接地電圧が印加された制御ゲート３４Ａ、Ｃ、Ｅに関連する浮動ゲート１８Ａ、Ｃ、Ｅは、そこに蓄えられた電子を、正電圧が印加された隣接の制御ゲート３４Ｂ、Ｄ、Ｆにトンネリングする。よって、例えば、浮動ゲート１８Ａ、１８Ｃ及び１８Ｅは消去される。これらのゲートに蓄えられた電子は、＋１１ボルトの正電圧が印加された隣接の制御ゲート３４Ｂ、３４Ｄ及び３４Ｆにトンネリングする。浮動ゲート１８Ａ、Ｃ、Ｅ等に蓄えられた電子のトンネリング動作は、部分的には、隣接する制御ゲート３４Ｂ、Ｄ、Ｆの正電位によってだけでなく、制御ゲート３４Ａ、Ｃ、Ｅの関連する第２部分３８Ａ、Ｃ、Ｅに印加された負電圧によっても、引き起こされ、これにより、浮動ゲート１８Ａ、Ｃ、Ｅに蓄えられた電子を追い払い、これらの電子は、さらに加速させられて浮動ゲート１８Ａ、Ｃ、Ｅを分割している絶縁体を通って制御ゲート３４Ｂ、Ｄ、Ｆの上にまで到達することになる。これにより、第１のパスにおける１つ置きに選択された浮動ゲートが消去される。
【００３３】
第２のパスでは、印加された電圧は、反転される。この場合、０又は−２０Ｖが、制御ゲート３４Ｂ、Ｄ、Ｆ等に印加され、例えば＋１１ボルトの正電圧が、その他の制御ゲート３４Ａ、Ｃ、Ｅに印加される。これは、浮動ゲート１８Ｂ、Ｄ、Ｆ等を消去することになる。
【００３４】
消去動作をさらに高め、かつ、逆トンネリングによる外乱を最小限に抑えるためには、尖鋭なチップ４２を図４に示すように浮動ゲート１８の上に形成して、浮動ゲート１８から隣接の制御ゲート３４への電子のトンネリングを高めることができる。加えて、図３に示した実施形態におけるタブ部分４０を設けることによって、消去動作が高められ、かつ、逆トンネリングが最小限に抑えられる。勿論、逆トンネリングによる外乱をさらに最小限に抑えるため、尖鋭なチップ４２及びタブ部分４０の両方を用いることができる。
【００３５】
本発明の別の方法においては、逆トンネリングによる外乱をさらに最小限に抑えるために、本発明のＮＡＮＤフラッシュメモリ構造３０、１３０、２３０は、２つ以上のパスにおいて消去されるようにしてもよい。すなわち、例えば、接地電圧が、ソース領域１４及びドレイン領域１６に印加される。制御ゲート３４Ａ、Ｅ、Ｉには、０ボルトが印加され、制御ゲート３４Ｂ、Ｆ、Ｊには０ボルトが印加され、制御ゲート３４Ｃ、Ｇ、Ｋには、−１１ボルトのような負電圧が印加され、さらに、制御ゲート３４Ｄ、Ｈ、Ｌには、＋１１ボルトのような正電圧が印加される。このようなシーケンスは、その他の制御ゲートについても繰り返される。第１のパスの消去動作においては、電子は、制御ゲート３４Ｃ、Ｇ、Ｋに関連する浮動ゲート１８Ｃ、Ｇ、Ｋから、高い正電圧が印加された制御ゲート３４Ｄ、Ｈ、Ｌにトンネリングすることにより、これら浮動ゲートは消去される。
【００３６】
第２のパスにおいて、次に、制御ゲートに印加された電圧が変更される。すなわち、例えば、制御ゲート３４Ａ、Ｅ、Ｉに０ボルトが印加される一方、制御ゲート３４Ｂ、Ｆ、Ｊには、−１１ボルトのような負電圧が印加され、制御ゲート３４Ｃ、Ｇ、Ｋには、＋１１ボルトのような正電圧が印加され、さらに、制御ゲート３４Ｄ、Ｈ、Ｌには０ボルトが印加される。これらの電圧が印加されると、浮動ゲート１８Ｂ、Ｆ、Ｊが消去される。この過程は、４つのパスが発生し、かつ、ＮＡＮＤ構造３０、１３０、２３０の浮動ゲートのすべてが消去されるまで、継続する。
【００３７】
この方法では、外乱電位は、２つのパスの消去における電位よりも低いが、ＮＡＮＤ構造３０、１３０、２３０のすべてを消去するために、より多くの数のパスを形成しなくてはならない、という不利な点がある。
【００３８】
＜消去動作２＞
ＮＡＮＤ構造３０、１３０、２３０を消去する本方法では、ソース１４及びドレイン１６は、接地状態に保持され、一方、すべての制御ゲート３４には、＋１１ボルトという実質的に同一の正電圧が供給される。この場合、浮動ゲート１８は、関連する制御ゲート３４の第２部分３８と浮動ゲート１８との間における容量結合によって、関連する制御ゲート３４における正電圧に引き付けられるので、電子は、浮動ゲート１８から制御ゲート３４にトンネリングする。消去効率をさらに増加させるために、制御ゲート３４の直ぐ隣りにある浮動ゲート１８の一方の側に尖鋭なチップ４２を設けることができる（この制御ゲート３４は、浮動ゲート１８に容量的に接続された第２部分を有する）。この消去方法は、ＮＡＮＤ構造３０、１３０、２３０の浮動ゲート１８のすべてを１つのパスにおいて消去することができるという有利な効果を有する。
【００３９】
＜消去動作３＞
この第３の消去方法では、半導体基板１２は、＋１２ボルトのような高い正電圧に保持される。ソース領域１４及びドレイン領域１６は、浮遊状態のままとすることができる。ＮＡＮＤ構造３０、１３０、２３０の制御ゲートの各々には、−２０ボルトのような負電圧が印加されるか、又は、接地状態に保たれる。制御ゲート３４の第２部分３８からの斥力電圧と基板１２の正電圧とによって、各浮動ゲート１８における電子は、浮動ゲート１８と基板１２との間の絶縁層を通ってトンネリングすることになる。次に、電子が、浮動ゲート１８から基板１２に対して注入される。
【００４０】
＜プログラミング＞
ＮＡＮＤ構造３０、１３０、２３０における浮動ゲート１８は、選択されたアレイ構成及び印加電圧に依存して、ドレイン１６からソース１４又はソース１４からドレイン１６という特定の方向にプログラミングされる。一例として、図２を参照すると、ソース領域１４には０ボルトが供給され、ドレイン領域１６には、＋４．５ボルトが印加される、と仮定する。最初にすべての浮動ゲート１８が消去されると仮定する。次に、プログラミングは、浮動ゲート１８Ａから始まってその後に浮動ゲート１８Ｂに対して実行され、さらに、浮動ゲート１８Ｎに至るまですべての浮動ゲートに対して続けられる。プログラムしようとする浮動ゲート１８Ｊの直ぐ隣りにある制御ゲート３４Ｋを除き、消去された浮動ゲート１８のすべてに関連する制御ゲート３４には、＋７ボルトが供給される。したがって、浮動ゲート１８Ａをプログラムしようとする場合には、制御ゲート３４Ｂには１．５Ｖが印加され、一方、その他の制御ゲート３４Ｃ．．．３４Ｎには、７ボルトが供給される。プログラムしようとする浮動ゲート１８Ａに関連する制御ゲート３４Ａにもまた、＋７ボルトが供給される。この場合、消去された浮動ゲートの制御ゲート３４に対するこの＋７ボルトは、制御ゲート３４が配置されたチャネル領域３２の部分をオン作動させるのに十分な電圧である。加えて、制御ゲート３４の第２部分３８が浮動ゲート１８に容量的に結合されていることによって、この制御ゲート３４の第２部分３８は、浮動ゲート１８が配置されたチャネル領域を起動する。したがって、浮動ゲート１８Ｃ．．．１８Ｎの下だけでなく制御ゲート３４Ｃ．．．３４Ｎのすべての下にあるチャネル領域の部分が、オン作動される。チャネル領域のその部分をオン作動させるために、選択ゲート４０には７ボルトが供給される。制御ゲート３４Ｂに対して印加された＋１．５ボルトもまた、弱くではあるが、制御ゲート３４が配置されたチャネル領域の部分をオン作動させるのに十分である。加えて、消去された浮動ゲート１８Ｂに対して印加された＋１．５ボルトもまた、浮動ゲート１８Ｂを弱くオン作動させるのに十分である。制御ゲート３４Ａに対して印加された＋７ボルトは、第１部分３６Ａが配置されたチャネル領域の部分を強くオン作動させる。加えて、第２部分３８Ａは、浮動ゲート１８Ａを強くオン作動させる。浮動ゲート１８Ａと制御ゲート３４Ｂとの接続部（juncture）において、ソース領域１４からの電子は、急激な電圧変化を受け、浮動ゲート１８Ａに注入される。これは、ソース側のためのホットチャネル電子注入のメカニズムであり、これが浮動ゲート１８Ａをプログラムする。
【００４１】
一旦浮動ゲート１８Ａがプログラムされると、プログラムすべき次の浮動ゲートは、順序通り、浮動ゲート１８Ｂになる。印加される電圧は、制御ゲート３４Ａ．．．３４Ｂに対しては＋７ボルトであり、制御ゲート３４Ｄ．．．３４Ｎも同様である。＋７ボルトは選択ゲート４０にも印加される。＋１．５ボルトの電圧が、プログラムしようとする浮動ゲート１８Ｂの直ぐ隣りにある制御ゲート３４Ｃに印加される。この後で、ホット電子注入又はソース側注入のメカニズムが浮動ゲート１８Ｂについて生じるが、これらはすべて上述したものと同様である。
【００４２】
プログラム外乱という潜在的な問題を最小限に抑えるために、関連する消去された浮動ゲートを有する制御ゲート３４に印加される電圧を、＋７ボルトより低くすることができる。加えて、プログラムすることが望まれる浮動ゲート１８に隣接するセル上のプログラム外乱を低減し、同一の制御ゲートを共有するために、選択された制御ゲート３４の下にあるチャネル領域を遮断するバイアス電圧をソース接合部１４に対して印加することができる。
【００４３】
＜読み出し方法＞
選択されたセル、例えば浮動ゲート１８Ｂを読み出すために、以下に示す電圧が印加される。制御ゲート３４Ａのような、選択されたセルの一方の側に対する制御ゲートには、＋５ボルトが供給される。選択されたセルの他方の側に対する制御ゲート、例えば制御ゲート３４Ｃ．．．３４Ｎ、並びに選択ゲート４０には、＋５ボルトが供給される。この場合において、制御ゲート３４Ｂである選択されたセルの制御ゲートには、＋１．５ボルトが印加される。ソース領域１４には接地電圧が供給され、ドレイン領域１６には＋１ボルトの読み込み電圧が印加される。浮動ゲート１８Ｂをプログラミングする場合には、浮動ゲート１８Ｂに蓄えられた電子を制御する（overcome）のに、制御ゲート３４Ｂに印加する＋１．５ボルトは、不十分であり、浮動ゲート１８Ｂの下にあるチャネルの部分は、実質的に遮断されたままとなる。この場合には、ソース１４とドレイン１６との間のチャネル領域における電流は、弱くなる。他方、浮動ゲート１８Ｂが消去されると、浮動ゲート１８Ｂに容量的に接続された第２部分３８Ｂを有する制御ゲート３４Ｂに対する＋１．５ボルトの印加は、浮動ゲート１８Ｂの上にあるチャネル領域を起動するのに十分となる。その場合、ソース領域１４とドレイン領域１６との間に流れる電流は、より大きくなり、ドレインすなわちビットライン１６において検出される。
【００４４】
上記説明から明らかなように、１セルについて１つのラインしか有しない分割ゲートメモリセルを備えた、高密度ＮＡＮＤフラッシュ構造が開示されている。
【図面の簡単な説明】
【００４５】
【図１Ａ】従来技術に係るＮＡＮＤフラッシュメモリ構造を示す概略断面図である。
【図１Ｂ】図１Ａに示した従来技術に係るＮＡＮＤフラッシュメモリ構造を複数用いたＮＡＮＤフラッシュメモリデバイスの上面図であり、１つのＮＡＮＤフラッシュメモリ構造と１つの隣接するＮＡＮＤフラッシュメモリ構造との内部接続を示す図である
【図２】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を示す概略断面図である。
【図３】本発明の別の実施形態に係るＮＡＮＤフラッシュメモリ構造を示す概略断面図である。
【図４】本発明のさらに別の実施形態に係るＮＡＮＤフラッシュメモリ構造を示す概略断面図である。
【図５Ａ】本発明の複数のＮＡＮＤフラッシュメモリ構造の内部接続を示す概略断面図である。
【図５Ｂ】図５Ａに示した本発明のＮＡＮＤフラッシュメモリ構造を示す上面図である。
【図６Ａ】本発明の別の実施形態に係る内部接続された複数のＮＡＮＤフラッシュメモリ構造を示す断面図である。
【図６Ｂ】図６Ａに示した本発明のＮＡＮＤフラッシュメモリ構造を示す上面図である。
【図７Ａ−１】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を製造する場合における第１ステップを示す上面図である。
【図７Ａ−２】活性領域に沿った断面図である。
【図７Ｂ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｃ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｄ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｅ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｆ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｇ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｈ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｉ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｊ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｋ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｌ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｍ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【技術分野】
【０００１】
本発明は、分割ゲートＮＡＮＤフラッシュメモリ構造に関し、より詳細には、ＮＡＮＤフラッシュメモリ構造の端部にソースおよびドレインのみを有する分割ゲートＮＡＮＤフラッシュメモリ構造に関する。
【背景技術】
【０００２】
不揮発性メモリを集積化した回路チップは、当業技術において周知である。例として、米国特許第５,０２９,１３０号および米国特許第６,１５１,２４８号を参照されたい。不揮発性メモリを集積化した回路チップの１つの形態は、一連の直列接続された不揮発性メモリセルがＮＡＮＤフラッシュメモリ構造にまとめられた「ＮＡＮＤ」フラッシュメモリデバイスである。
図１Ａを参照すると、従来技術に係る分割ゲートＮＡＮＤフラッシュメモリ構造１０の断面図が示されている（「高速プログラミング及び消去を特徴とした１２０ｎｍテクノロジによる分割ゲートＮＡＮＤフラッシュメモリ」、Ｃ.Ｙ.Ｓｈｕら、技術論文のＶＬＳＩテクノロジの要約に関する２００４年シンポジウム、第７８頁及び７９頁を参照）。このＮＡＮＤフラッシュメモリ構造１０は、第１伝導型の半導体基板１２の上に形成されている。このＮＡＮＤフラッシュメモリ構造１０は、基板１２に、第２伝導型の第１領域１４及び第２伝導型の第２領域１６を有する。第１領域１４及び第２領域１６は、互いに間隔をおいて配置されて、この第１領域１４と第２領域１６との間に連続したチャネル領域を定めている。複数の浮動ゲート（１８Ａ〜１８Ｎ）が、互いに間隔をおいて配置されており、各浮動ゲート１８は、上記チャネル領域における別々の部分上に配置され、該部分から分離され絶縁されている。構造１０は、さらに、各浮動ゲート１８に関連した選択ゲート２０を有する。この選択ゲート２０は、上記チャネル領域における別の部分上に配置され、関連した浮動ゲート１８の直ぐ隣にあり、さらにこの浮動ゲート１８から絶縁されている。最後に、この構造１０は、複数の制御ゲート２２を有しており、各制御ゲート２２は、浮動ゲート１８に関連しており、この関連した浮動ゲート１８とともに堆積ゲート構造を形成している。
【０００３】
典型的には、このＮＡＮＤゲート構造１０は列方向に形成されて、選択ゲート２０及び制御ゲート２２が、各選択ゲートと各制御ゲートとを行方向に接続している。このようなＮＡＮＤ構造１０の平面図が、図１Ｂに示されている。
【０００４】
【特許文献１】米国特許第５,０２９,１３０号
【特許文献２】米国特許第６,１５１,２４８号
【非特許文献１】「高速プログラミング及び消去を特徴とした１２０ｎｍテクノロジによる分割ゲートＮＡＮＤフラッシュメモリ」、Ｃ.Ｙ.Ｓｈｕら、技術論文のＶＬＳＩテクノロジの要約に関する２００４年シンポジウム（"Split-Gate NAND Flash Memory At 120nm Technology Node Featuring Fast Programming and Erase" by C.Y.Shu et al, 2004 symposium on VLSI Technology Digest of Technical Papers）、第７８頁及び７９頁
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術に係るＮＡＮＤ構造１０は、各セルについて２つの行ライン、すなわち、選択ゲート２０についての１つの行ラインと制御ゲート２２についての１つの行ラインとを必要とする、という問題を有している。各セルについて２つのラインがあり、また、その２つのラインが不揮発性メモリセルのために高電圧を搬送しなければならない場合には、各セルのピッチについて、非常に多くの高電圧制御ラインを必要とすることになる。
【０００６】
したがって、各セルについてライン数を削減して、上記不揮発性メモリデバイスのピッチを改善する必要がある。
【課題を解決するための手段】
【０００７】
そこで、本発明では、ＮＡＮＤフラッシュメモリ構造が第１伝導型の半導体基板の上に形成される。この構造は、上記基板に第２伝導型の第１領域を有する。第２伝導型の第２領域が、上記第１領域と間隔をおいて上記基板に設けられて、この第２領域は、上記第１領域との間に連続したチャネル領域を定める。複数の浮動ゲートが互いに間隔をおいて配置され、これら複数の浮動ゲートの各々は、上記チャネル領域の別々の部分上に配置され、かつ、該部分から絶縁される。最後に、各々が浮動ゲートの１つと関連しかつ該１つの浮動ゲートに隣接する複数の制御ゲートが設けられる。各制御ゲートは、２つの部分、すなわち、上記チャネル領域の部分上にある第１部分と、上記関連する浮動ゲートの上にありかつ該浮動ゲートに容量的に接続された第２部分とを有する。
【発明を実施するための最良の形態】
【０００８】
図２を参照すると、本発明の第１の実施形態に係るＮＡＮＤフラッシュメモリ構造３０の断面図が示されている。図２に示すこのＮＡＮＤフラッシュメモリ構造３０は、Ｐ型のような第１伝導型の半導体基板１２の上に形成される。この構造３０は、基板１２に、ソースとして、Ｎ型のような第２伝導型の第１領域１４を有する。基板１２には、ドレインとして、第２領域１６が、上記第１領域１４すなわちソース１４から間隔をおいて配置されており、この第２領域もまた、第２伝導型である。ソース領域１４は、ドレイン領域１６よりも深く打ち込まれているという特徴を有する。第１領域１４及び第２領域１６は、互いに間隔をおいて配置されて、両者の間に連続したチャネル領域３２を定めている。複数の浮動ゲート１８が、互いに間隔をおいて配置され、チャネル領域３２の上に配置され、このチャネル領域３２から絶縁されている。各浮動ゲート１８は、チャネル領域３２における別々の部分上に配置され、上記チャネル領域部分のうちその上に浮動ゲート１８が位置した部分における電流の導電率を制御する。ＮＡＮＤフラッシュメモリ構造３０はまた、複数の制御ゲート３４を備える。各制御ゲート３４は、浮動ゲート１８に関連し、かつ、この浮動ゲート１８に隣接する。各制御ゲート３４は、２つの部分、すなわち、関連する浮動ゲート１８に隣接するチャネル領域の一部分上にある第１部分３６と、関連する浮動ゲート１８の上にあり、この浮動ゲート１８から絶縁され該不動ゲート１８に容量的に接続された第２部分と、を有する。制御ゲート３４は、図２に示すような一体構造にすることができ、或いは、上記２つの部分３６及び３８は、分離した部分とし、エクスシチュー法（ex situ）により、すなわちＮＡＮＤフラッシュメモリ構造３０の外部において、電気的に接続されようにしてもよい。第１部分３６及び第２部分３８の各々は、実質的に直線形状にすることができる。図２に示す実施形態では、ＮＡＮＤフラッシュメモリ構造３０は、また、チャネル領域３２の部分上に配置され、このチャネル領域３２から絶縁され、かつ、ソース領域１４の直ぐ隣りにある第１選択ゲート４０を備える。この選択ゲート４０は、通常のＭＯＳトランジスタのゲートとして機能する。ＮＡＮＤ構造３０は、また、第２領域１６すなわちドレイン領域の直ぐ隣りにあるチャネル領域３２の部分上に配置された第２選択ゲート（図示しない）も備える。しかしながら、図２に示す実施形態では、制御ゲート３４Ａの第１部分３６Ａは、ドレイン領域１６の直ぐ隣りにあるチャネル領域３２の部分上に配置されている。
【０００９】
図３を参照すると、本発明の第２実施形態に係るＮＡＮＤフラッシュメモリ構造１３０の断面図が示されている。図２に示したＮＡＮＤフラッシュメモリ構造３０の実施形態におけると同様に、構造１３０は、Ｐ型のような第１伝導型の半導体基板１２を備える。構造３０は、基板１２に、ソースとしてＮ型のような第２伝導型の第１領域１４を有する。基板１２には、第２領域１６が、第１領域１４すなわちソース１４と間隔をおいてドレインとして配置されており、この第２領域１６もまた第２伝導型である。ソース領域１４は、ドレイン領域１６よりも深く打ち込まれているという特徴を有する。第１領域１４と第２領域１６とは、互いに間隔をおいて配置されて、両者の間に連続したチャネル領域３２を定めている。複数の浮動ゲート１８は、互いに間隔をおいて配置されており、チャネル領域３２の上に配置され、このチャネル領域３２から絶縁されている。各浮動ゲート１８は、チャネル領域３２における別々の部分上に配置され、上記チャネル領域部分のうちその上に浮動ゲート１８が位置した部分における電流の導電率を制御する。ＮＡＮＤフラッシュメモリ構造３０は、また、複数の制御ゲート３４を備える。各制御ゲート３４は、浮動ゲート１８に関連し、かつ、この浮動ゲート１８に隣接する。各制御ゲート３４は、２つの部分、すなわち、チャネル領域の部分上にありかつ関連した浮動ゲート１８に隣接する第１部分と、関連する浮動ゲート１８の上にあり、この浮動ゲート１８から絶縁され該浮動ゲート１８に容量的に接続された第２部分とを有する。制御ゲート３４は、図２に示すような一体構造にすることができ、或いは、上記２つの部分３６及び３８は、分離した部分とし、エクスシチュー法（ex situ）により、すなわちＮＡＮＤフラッシュメモリ構造３０の外部において、電気的に接続されるようにしてもよい。第１部分３６及び第２部分３８は、実質的に直線形状にすることができる。
【００１０】
各制御ゲート３４は、さらに、タブ（tab）部分である第３部分４０を有する。このタブ部分４０は、第２部分３８から離れる方向に延びており、この第２部分３８は、関連する浮動ゲート１８の上に配置され、この浮動ゲートに対して容量的に接続されている。タブ部分４０は、制御ゲート３４とは関連していない隣接の浮動ゲート１８に向かう方向に延びている。図３に示す実施形態では、ＮＡＮＤフラッシュメモリ３０は、また、チャネル領域３２の一部分上に配置され、このチャネル領域３２から絶縁され、かつ、ソース領域１４の直ぐ隣りにある第１選択ゲート４０を備える。選択ゲート４０は、通常のＭＯＳトランジスタのゲートとして機能する。ＮＡＮＤ構造３０は、また、第２領域１６すなわちドレイン領域の直ぐ隣りにあるチャネル領域３２の一部分上に配置された第２選択ゲート（図示しない）を備えることもできる。しかしながら、図３に示す実施形態では、制御ゲート３４Ａの第１部分３６Ａは、ドレイン領域１６の直ぐ隣りにあるチャネル領域３２の一部分上に配置されている。
【００１１】
図４を参照すると、本発明の第３実施形態に係るＮＡＮＤフラッシュメモリ構造２３０が示されている。この構造２３０は、図２に示した構造３０と類似している。この構造２３０は、Ｐ型のような第１伝導型の半導体基板１２を備える。構造２３０は、基板１２に、ソースとして、Ｎ型のような第２伝導型の第１領域１４を有する。第２領域１６が、第１領域１４すなわちソース１４とは間隔をおいてドレインとして配置されており、この第２領域１６もまた、第２伝導型である。ソース領域１４は、ドレイン領域１６よりも深く打ち込まれているという特徴を有する。第１領域１４と第２領域１６とは、互いに間隔をおいて配置され、両者の間に連続したチャネル領域３２を定めている。複数の浮動ゲート１８が、互いに間隔をおいて配置されており、チャネル領域３２の上に配置され、このチャネル領域３２から絶縁されている。各浮動ゲート１８は、チャネル領域３２における別々の部分上に配置されており、上記チャネル領域のうちその上に浮動ゲート１８が位置した部分における電流の導電率を制御する。ＮＡＮＤフラッシュメモリ構造３０は、また、複数の制御ゲート３４を備える。各制御ゲート３４は、浮動ゲート１８に関連し、かつ、この浮動ゲート１８に隣接している。各制御ゲート３４は、２つの部分、すなわち、関連する浮動ゲート１８に隣接するチャネル領域の部分上にある第１部分３６と、関連する浮動ゲート１８の上にあり、この浮動ゲート１８から絶縁され、かつ、この浮動ゲート１８に容量的に接続された第２部分３８とを有する。制御ゲート３４は、図２に示したような一体構造にすることができ、或いは、上記２つの部分３６及び３８は、別々の部分とし、エクスシチュー法（ex situ）法により電気的に接続された、すなわちＮＡＮＤフラッシュメモリ構造３０の外部に電気的に接続された構成にしてもよい。第１部分３６及び第２部分３８の各々は、実質的に直線形状にすることができる。
【００１２】
加えて、構造２３０における各浮動ゲート１８は、この浮動ゲート１８から、この浮動ゲート１８とは容量的に接続されていない隣接する制御ゲート３４への電子のトンネリングを容易にするチップ４２を有する。よって、図４に示すように、浮動ゲート１８Ａのチップ４２Ａは、浮動ゲート１８Ａにおいて制御ゲート３４Ｂに最も近い側の上にある。制御ゲート３４Ｂは、浮動ゲート１８Ａに容量的に接続されたタブ部分４０Ｂを有していてもよいし、有していなくてもよい。勿論、浮動ゲート１８の尖鋭なチップすなわちコーナー４２を、制御ゲート３４に対向し該制御ゲート３４の第２部分３８が容量的に接続されている側に設けるようにしてもよい。この場合には、浮動ゲートからの電子は、尖鋭なチップ４２を通って、浮動ゲート１８に容量的に接続された第２部分３８を有する制御ゲート３４にトンネリングするように導かれる。
【００１３】
図４に示した実施形態では、ＮＡＮＤフラッシュメモリ３０は、また、チャネル領域３２の部分上に配置され、このチャネル領域３２から絶縁され、かつ、ソース領域１４の直ぐ隣りにある第１選択ゲート４０を備える。選択ゲート４０は、通常のＭＯＳトランジスタのゲートとして機能する。ＮＡＮＤ構造３０は、また、第２領域１６すなわちドレイン領域の直ぐ隣りにあるチャネル領域３２の一部分上に配置された第２選択ゲート（図示しない）を備えるようにすることもできる。しかしながら、図４に示す実施形態では、制御ゲート３４Ａの第１部分３６Ａは、ドレイン領域１６の直ぐ隣りにあるチャネル領域３２の一部分上に配置される。
【００１４】
図５Ａを参照すると、１つのアレイ状に互いに接続された２つの第１の実施形態に係るＮＡＮＤフラッシュメモリ構造３０の断面図が示されている。図５Ｂは、アレイにおけるこれら２つのＮＡＮＤフラッシュ構造３０の内部接続を示す上面図である。図５Ｂに見られるように、これらの構造３０は、列方向に直列接続されている。これらの構造３０は、素子分離法（STI）のような絶縁性の列によって互いに分離されている。１対の内部接続された構造３０Ａ１及び３０Ｂ１に隣接し、この１対の内部接続された構造３０Ａ１及び３０Ｂ１に平行に、１対の内部接続された構造３０Ａ２及び３０Ｂ２が、さらに設けられている。当業者によって知られているように、列及び行という用語は互換性があるものとして使用される。
【００１５】
図５Ａに見られるように、直列接続された構造３０Ａ及び３０Ｂは、共通の第１領域１４を共有しており、この第１領域１４は、行方向に延びている。第１領域１４に隣接する一方の側には、構造３０Ａの選択ゲート４０Ａが存在する。第１領域１４の他方の側には、構造３０Ｂの選択ゲート４０Ｂが存在する。構造３０Ａ及び３０Ｂの各々については、上述した通りである。ドレイン領域１６Ａは、構造３０Ａに関連し、領域１６Ｂ（図示しない）は、構造３０Ｂに関連する。ビット線５０は、列方向において、ドレイン領域１６Ａ及び１６Ｂに関連する。
【００１６】
図５Ｂに見られるように、制御ゲート３４ＡＡは、構造３０Ａ１の制御ゲート３４Ａと構造３０Ａ２の制御ゲート３４Ａとを内部接続する。制御ゲート３４ＡＡは、行方向に延び、上記ＳＴＩの上を超えて、１つの活性領域の制御ゲートに隣接する活性領域の制御ゲートとを内部接続する。よって、図５Ｂに見られるように、本発明の構造３０、１３０、２３０は、ある活性領域から別の活性領域に渡って各セルごとの構造を「結ぶ」すなわち内部接続するのに、１つのラインのみしか必要としない、という有利な効果を有する。この方法によれば、複数のセルのピッチをより精密に制御することができる。
【００１７】
勿論、他の実施形態に係る構造１３０及び２３０の各々については、図５Ａ及び図５Ｂに示したような複数の構造３０に対する内部接続と同様に、同様にアレイ形状に内部接続することができる。構造３０における形態で内部接続した構造１３０又は２３０のいずれかを用いることにより、結果的に、１つのセルについて１つのラインを省くことができる、という利益が得られる。
【００１８】
図６Ａ及び図６Ｂを参照すると、さらに別の実施形態に係る構造３０のアレイ状内部接続が示されている。図６Ａ及び図６Ｂに示したアレイと、図５Ａ及び図５Ｂに示したアレイとの間の唯一の違いは、構造３０Ａと構造３０Ｂとが、活性領域において共通のドレイン１６によって直列に接続され、関連する選択ゲートがこの共通に接続されたドレイン１６の各側の直ぐ隣に位置する点である。その他ではすべて、図６Ａ及び図６Ｂに示したアレイは、ＳＴＩを超えて隣接するＮＡＮＤ構造同士を内部接続する各セルについて制御ゲートを１つしか用いない、という上述した利点を有し、図５Ａ及び図５Ｂに示したアレイと同一である。
【００１９】
（製造方法）
図７Ａ−１及び図７Ａ−２を参照すると、本発明のＮＡＮＤフラッシュ構造３０のアレイを作製する方法における第１ステップを示す上面図及び（活性領域に沿った）側面図のそれぞれが示されている。この第１ステップでは、半導体珪素の基板１２は、この基板１２の上面に付与された二酸化珪素の第１層を有する。１３０ｎｍプロセスについては、二酸化珪素６０の第１層の厚さは、９０オングストロームのオーダである。この厚さは、用いられるプロセスのジオメトリに依存して変化し、また、本発明を限定するものではない、ということに留意されたい。次に、ポリシリコンの層６２が、二酸化珪素の第１層６０の上に堆積される。ポリシリコン６２は、５００オングストロームのオーダの厚さを有する。最後に、二酸化珪素の第２層６４が、ポリシリコンの層６２の上に堆積される。二酸化珪素の第１層６０、ポリシリコン６２及び二酸化珪素の第２層６４が堆積された後に、フォトレジストが付与され、この構造に対してマスキング工程が遂行され、フォトレジストに列方向に露光した領域のストライプが、二酸化珪素の第２層６４、ポリシリコン６２及び二酸化珪素の第１層６０を通って半導体基板１２の中までエッチングされる。後の説明から分かるように、二酸化珪素の第２層６４の厚さは、重要ではない。半導体基板１２がエッチングされてＳＴＩとしてのトレンチが形成された後、二酸化珪素の第２層６４の上のレベルにまで至るＳＴＩを実現するために、二酸化珪素が用いられる。この後、フォトレジストが除去され、ＳＴＩの上の二酸化珪素は、二酸化珪素の第２層６４の最上面と実質的に同一の平面となるまで、ＣＭＰを用いて研磨される。互いに並行であるがＳＴＩによって互いに間隔をおいて分離された活性領域のストライプを形成するための上述した工程は、当業者には周知である。
【００２０】
次に、窒化珪素６６が、図７Ａに示した構造の表面におけるあらゆるところに堆積される。この窒化珪素の層６６は、３５００オングストロームの厚さのオーダである。この結果得られた構造が図７Ｂに示される。窒化珪素６６は、例えば低圧化学蒸着法（ＬＰＣＶＤ）によって堆積させることができる。
【００２１】
次に、フォトレジストが窒化珪素の層６６に付与され、このフォトレジストは、行方向にストライプ状パターンで露光される。次に、このフォトレジストは、マスキングされ、さらに露光される。露光された領域では、窒化珪素６６のストライプが、異方性エッチングされて除去される。エッチング液は、窒化珪素の第２層６４に到達するまで、窒化珪素６６をエッチングする。この結果得られたものが図７Ｃに示される。図７Ｃに示した構造は、互いに実質的に並行となるように行方向に延びる、間隔をおかれた窒化珪素６６のストライプを備える、ということに留意されたい。
【００２２】
次に、二酸化珪素６８が、高温酸化（ＨＴＯ）プロセスにより堆積された後、異方性エッチングされる。窒化珪素に対するエッチングは、ポリシリコン６４が露出され、かつ、酸化物スペーサ６８が窒化珪素６６の各側壁に沿って形成されるまで、進行する。この結果得られた構造が図７Ｄに示される。
【００２３】
次に、フォトレジスト７０が、図７Ｄに示した構造に付与され、このフォトレジスト７０は、マスキングされ、さらに、フォトレジスト７０の部分が除去される。フォトレジスト７０は、このフォトレジスト７０のストライプが除去されて窒化物のストライプ６６の各々に隣接するスペーサ６８の一方の側の壁が露出するように、露光される。次に、窒化珪素のストライプ６６の各々の一方の側に対向する露出したスペーサ６８が、エッチングされて、図７Ｅに示す構造が残される。
【００２４】
次に、ホウ素の傾斜打ち込みによるポリシリコン６４への打ち込みが遂行され、この打ち込みは、窒化珪素のストライプ６６より実質的に下方に位置する基板１２の領域におけるホットキャリアの注入を改善する。窒化珪素６６は、最終的には浮動ゲートを形成するポリシリコン６２の領域を覆う。この結果得られた構造が図７Ｆに示されている。
【００２５】
次に、フォトレジスト７０が、マスクとして窒化シリコン６６を用いる適切なエッチングにより除去され、次に、ポリシリコン６２が、二酸化珪素の第１層６０が露出するまで異方性エッチングされる。この結果得られた構造が図７Ｇに示される。
【００２６】
次に、窒化珪素６６がエッチングされて、図７Ｈに示す構造が残される。
【００２７】
次に、図７Ｈに示す構造が、ウェット酸化物エッチングプロセスによりエッチングされる。これにより、ポリシリコン６２を覆う二酸化珪素の第２層６４とともに、ポリシリコン６２により覆われていない二酸化珪素の第１層６０が除去される。エッチングの後で、スペーサ６８は、実質的に「ポスト」形状となる。ポスト６８は、各ＳＴＩ及び活性領域を渡って行方向に延びる、ということに留意されたい。この結果得られた構造が図７Ｉに示される。
【００２８】
次に、二酸化珪素７２が、図７Ｉに示す構造の上に、堆積又は熱成長される。二酸化珪素の層７２は、図７Ｉに示す構造の上に、堆積又は熱成長される。この結果得られた構造が図７Ｊに示される。
【００２９】
次に、ポリシリコン７４が、再度あらゆるところに堆積される。この結果得られた構造が図７Ｋに示される。
【００３０】
図７Ｋに示す構造に対しては、各ポスト６８が露出するまで、ＣＭＰエッチングされるか、又は、エッチバックプロセスが遂行される。次に、ポリシリコンの上部層７４が電極形成されて、自己整合型シリサイド構造が形成される。これにより、より大きな電気的伝導度が得られる。この結果得られた構造が図７Ｌに示される。
【００３１】
次に、図７Ｌに示した構造には、層間堆積酸化物の層８０が堆積される。この結果得られた構造が図７Ｍに示される。
【００３２】
（動作方法）
＜消去動作１＞
本発明のＮＡＮＤフラッシュメモリ構造３０、１３０、２３０を消去する第１の方法では、ソース領域１４及びドレイン領域１６に接地電圧が印加される。＋１１ボルトのような正電圧が、１つ置きの制御ゲートに印加される。すなわち、例えば、図２に示すように、制御ゲート３４Ｂ、３４Ｄ、３４Ｆには、＋１１Ｖが印加される。制御ゲート３４Ａ、３４Ｃ、３４Ｅ等のようなその他の制御ゲートには、−２０ボルトのような負電圧又は接地電圧が印加される。ソース１４及びドレイン１６には、接地電圧が供給される。これらの電圧が印加された状態では、負電圧又は接地電圧が印加された制御ゲート３４Ａ、Ｃ、Ｅに関連する浮動ゲート１８Ａ、Ｃ、Ｅは、そこに蓄えられた電子を、正電圧が印加された隣接の制御ゲート３４Ｂ、Ｄ、Ｆにトンネリングする。よって、例えば、浮動ゲート１８Ａ、１８Ｃ及び１８Ｅは消去される。これらのゲートに蓄えられた電子は、＋１１ボルトの正電圧が印加された隣接の制御ゲート３４Ｂ、３４Ｄ及び３４Ｆにトンネリングする。浮動ゲート１８Ａ、Ｃ、Ｅ等に蓄えられた電子のトンネリング動作は、部分的には、隣接する制御ゲート３４Ｂ、Ｄ、Ｆの正電位によってだけでなく、制御ゲート３４Ａ、Ｃ、Ｅの関連する第２部分３８Ａ、Ｃ、Ｅに印加された負電圧によっても、引き起こされ、これにより、浮動ゲート１８Ａ、Ｃ、Ｅに蓄えられた電子を追い払い、これらの電子は、さらに加速させられて浮動ゲート１８Ａ、Ｃ、Ｅを分割している絶縁体を通って制御ゲート３４Ｂ、Ｄ、Ｆの上にまで到達することになる。これにより、第１のパスにおける１つ置きに選択された浮動ゲートが消去される。
【００３３】
第２のパスでは、印加された電圧は、反転される。この場合、０又は−２０Ｖが、制御ゲート３４Ｂ、Ｄ、Ｆ等に印加され、例えば＋１１ボルトの正電圧が、その他の制御ゲート３４Ａ、Ｃ、Ｅに印加される。これは、浮動ゲート１８Ｂ、Ｄ、Ｆ等を消去することになる。
【００３４】
消去動作をさらに高め、かつ、逆トンネリングによる外乱を最小限に抑えるためには、尖鋭なチップ４２を図４に示すように浮動ゲート１８の上に形成して、浮動ゲート１８から隣接の制御ゲート３４への電子のトンネリングを高めることができる。加えて、図３に示した実施形態におけるタブ部分４０を設けることによって、消去動作が高められ、かつ、逆トンネリングが最小限に抑えられる。勿論、逆トンネリングによる外乱をさらに最小限に抑えるため、尖鋭なチップ４２及びタブ部分４０の両方を用いることができる。
【００３５】
本発明の別の方法においては、逆トンネリングによる外乱をさらに最小限に抑えるために、本発明のＮＡＮＤフラッシュメモリ構造３０、１３０、２３０は、２つ以上のパスにおいて消去されるようにしてもよい。すなわち、例えば、接地電圧が、ソース領域１４及びドレイン領域１６に印加される。制御ゲート３４Ａ、Ｅ、Ｉには、０ボルトが印加され、制御ゲート３４Ｂ、Ｆ、Ｊには０ボルトが印加され、制御ゲート３４Ｃ、Ｇ、Ｋには、−１１ボルトのような負電圧が印加され、さらに、制御ゲート３４Ｄ、Ｈ、Ｌには、＋１１ボルトのような正電圧が印加される。このようなシーケンスは、その他の制御ゲートについても繰り返される。第１のパスの消去動作においては、電子は、制御ゲート３４Ｃ、Ｇ、Ｋに関連する浮動ゲート１８Ｃ、Ｇ、Ｋから、高い正電圧が印加された制御ゲート３４Ｄ、Ｈ、Ｌにトンネリングすることにより、これら浮動ゲートは消去される。
【００３６】
第２のパスにおいて、次に、制御ゲートに印加された電圧が変更される。すなわち、例えば、制御ゲート３４Ａ、Ｅ、Ｉに０ボルトが印加される一方、制御ゲート３４Ｂ、Ｆ、Ｊには、−１１ボルトのような負電圧が印加され、制御ゲート３４Ｃ、Ｇ、Ｋには、＋１１ボルトのような正電圧が印加され、さらに、制御ゲート３４Ｄ、Ｈ、Ｌには０ボルトが印加される。これらの電圧が印加されると、浮動ゲート１８Ｂ、Ｆ、Ｊが消去される。この過程は、４つのパスが発生し、かつ、ＮＡＮＤ構造３０、１３０、２３０の浮動ゲートのすべてが消去されるまで、継続する。
【００３７】
この方法では、外乱電位は、２つのパスの消去における電位よりも低いが、ＮＡＮＤ構造３０、１３０、２３０のすべてを消去するために、より多くの数のパスを形成しなくてはならない、という不利な点がある。
【００３８】
＜消去動作２＞
ＮＡＮＤ構造３０、１３０、２３０を消去する本方法では、ソース１４及びドレイン１６は、接地状態に保持され、一方、すべての制御ゲート３４には、＋１１ボルトという実質的に同一の正電圧が供給される。この場合、浮動ゲート１８は、関連する制御ゲート３４の第２部分３８と浮動ゲート１８との間における容量結合によって、関連する制御ゲート３４における正電圧に引き付けられるので、電子は、浮動ゲート１８から制御ゲート３４にトンネリングする。消去効率をさらに増加させるために、制御ゲート３４の直ぐ隣りにある浮動ゲート１８の一方の側に尖鋭なチップ４２を設けることができる（この制御ゲート３４は、浮動ゲート１８に容量的に接続された第２部分を有する）。この消去方法は、ＮＡＮＤ構造３０、１３０、２３０の浮動ゲート１８のすべてを１つのパスにおいて消去することができるという有利な効果を有する。
【００３９】
＜消去動作３＞
この第３の消去方法では、半導体基板１２は、＋１２ボルトのような高い正電圧に保持される。ソース領域１４及びドレイン領域１６は、浮遊状態のままとすることができる。ＮＡＮＤ構造３０、１３０、２３０の制御ゲートの各々には、−２０ボルトのような負電圧が印加されるか、又は、接地状態に保たれる。制御ゲート３４の第２部分３８からの斥力電圧と基板１２の正電圧とによって、各浮動ゲート１８における電子は、浮動ゲート１８と基板１２との間の絶縁層を通ってトンネリングすることになる。次に、電子が、浮動ゲート１８から基板１２に対して注入される。
【００４０】
＜プログラミング＞
ＮＡＮＤ構造３０、１３０、２３０における浮動ゲート１８は、選択されたアレイ構成及び印加電圧に依存して、ドレイン１６からソース１４又はソース１４からドレイン１６という特定の方向にプログラミングされる。一例として、図２を参照すると、ソース領域１４には０ボルトが供給され、ドレイン領域１６には、＋４．５ボルトが印加される、と仮定する。最初にすべての浮動ゲート１８が消去されると仮定する。次に、プログラミングは、浮動ゲート１８Ａから始まってその後に浮動ゲート１８Ｂに対して実行され、さらに、浮動ゲート１８Ｎに至るまですべての浮動ゲートに対して続けられる。プログラムしようとする浮動ゲート１８Ｊの直ぐ隣りにある制御ゲート３４Ｋを除き、消去された浮動ゲート１８のすべてに関連する制御ゲート３４には、＋７ボルトが供給される。したがって、浮動ゲート１８Ａをプログラムしようとする場合には、制御ゲート３４Ｂには１．５Ｖが印加され、一方、その他の制御ゲート３４Ｃ．．．３４Ｎには、７ボルトが供給される。プログラムしようとする浮動ゲート１８Ａに関連する制御ゲート３４Ａにもまた、＋７ボルトが供給される。この場合、消去された浮動ゲートの制御ゲート３４に対するこの＋７ボルトは、制御ゲート３４が配置されたチャネル領域３２の部分をオン作動させるのに十分な電圧である。加えて、制御ゲート３４の第２部分３８が浮動ゲート１８に容量的に結合されていることによって、この制御ゲート３４の第２部分３８は、浮動ゲート１８が配置されたチャネル領域を起動する。したがって、浮動ゲート１８Ｃ．．．１８Ｎの下だけでなく制御ゲート３４Ｃ．．．３４Ｎのすべての下にあるチャネル領域の部分が、オン作動される。チャネル領域のその部分をオン作動させるために、選択ゲート４０には７ボルトが供給される。制御ゲート３４Ｂに対して印加された＋１．５ボルトもまた、弱くではあるが、制御ゲート３４が配置されたチャネル領域の部分をオン作動させるのに十分である。加えて、消去された浮動ゲート１８Ｂに対して印加された＋１．５ボルトもまた、浮動ゲート１８Ｂを弱くオン作動させるのに十分である。制御ゲート３４Ａに対して印加された＋７ボルトは、第１部分３６Ａが配置されたチャネル領域の部分を強くオン作動させる。加えて、第２部分３８Ａは、浮動ゲート１８Ａを強くオン作動させる。浮動ゲート１８Ａと制御ゲート３４Ｂとの接続部（juncture）において、ソース領域１４からの電子は、急激な電圧変化を受け、浮動ゲート１８Ａに注入される。これは、ソース側のためのホットチャネル電子注入のメカニズムであり、これが浮動ゲート１８Ａをプログラムする。
【００４１】
一旦浮動ゲート１８Ａがプログラムされると、プログラムすべき次の浮動ゲートは、順序通り、浮動ゲート１８Ｂになる。印加される電圧は、制御ゲート３４Ａ．．．３４Ｂに対しては＋７ボルトであり、制御ゲート３４Ｄ．．．３４Ｎも同様である。＋７ボルトは選択ゲート４０にも印加される。＋１．５ボルトの電圧が、プログラムしようとする浮動ゲート１８Ｂの直ぐ隣りにある制御ゲート３４Ｃに印加される。この後で、ホット電子注入又はソース側注入のメカニズムが浮動ゲート１８Ｂについて生じるが、これらはすべて上述したものと同様である。
【００４２】
プログラム外乱という潜在的な問題を最小限に抑えるために、関連する消去された浮動ゲートを有する制御ゲート３４に印加される電圧を、＋７ボルトより低くすることができる。加えて、プログラムすることが望まれる浮動ゲート１８に隣接するセル上のプログラム外乱を低減し、同一の制御ゲートを共有するために、選択された制御ゲート３４の下にあるチャネル領域を遮断するバイアス電圧をソース接合部１４に対して印加することができる。
【００４３】
＜読み出し方法＞
選択されたセル、例えば浮動ゲート１８Ｂを読み出すために、以下に示す電圧が印加される。制御ゲート３４Ａのような、選択されたセルの一方の側に対する制御ゲートには、＋５ボルトが供給される。選択されたセルの他方の側に対する制御ゲート、例えば制御ゲート３４Ｃ．．．３４Ｎ、並びに選択ゲート４０には、＋５ボルトが供給される。この場合において、制御ゲート３４Ｂである選択されたセルの制御ゲートには、＋１．５ボルトが印加される。ソース領域１４には接地電圧が供給され、ドレイン領域１６には＋１ボルトの読み込み電圧が印加される。浮動ゲート１８Ｂをプログラミングする場合には、浮動ゲート１８Ｂに蓄えられた電子を制御する（overcome）のに、制御ゲート３４Ｂに印加する＋１．５ボルトは、不十分であり、浮動ゲート１８Ｂの下にあるチャネルの部分は、実質的に遮断されたままとなる。この場合には、ソース１４とドレイン１６との間のチャネル領域における電流は、弱くなる。他方、浮動ゲート１８Ｂが消去されると、浮動ゲート１８Ｂに容量的に接続された第２部分３８Ｂを有する制御ゲート３４Ｂに対する＋１．５ボルトの印加は、浮動ゲート１８Ｂの上にあるチャネル領域を起動するのに十分となる。その場合、ソース領域１４とドレイン領域１６との間に流れる電流は、より大きくなり、ドレインすなわちビットライン１６において検出される。
【００４４】
上記説明から明らかなように、１セルについて１つのラインしか有しない分割ゲートメモリセルを備えた、高密度ＮＡＮＤフラッシュ構造が開示されている。
【図面の簡単な説明】
【００４５】
【図１Ａ】従来技術に係るＮＡＮＤフラッシュメモリ構造を示す概略断面図である。
【図１Ｂ】図１Ａに示した従来技術に係るＮＡＮＤフラッシュメモリ構造を複数用いたＮＡＮＤフラッシュメモリデバイスの上面図であり、１つのＮＡＮＤフラッシュメモリ構造と１つの隣接するＮＡＮＤフラッシュメモリ構造との内部接続を示す図である
【図２】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を示す概略断面図である。
【図３】本発明の別の実施形態に係るＮＡＮＤフラッシュメモリ構造を示す概略断面図である。
【図４】本発明のさらに別の実施形態に係るＮＡＮＤフラッシュメモリ構造を示す概略断面図である。
【図５Ａ】本発明の複数のＮＡＮＤフラッシュメモリ構造の内部接続を示す概略断面図である。
【図５Ｂ】図５Ａに示した本発明のＮＡＮＤフラッシュメモリ構造を示す上面図である。
【図６Ａ】本発明の別の実施形態に係る内部接続された複数のＮＡＮＤフラッシュメモリ構造を示す断面図である。
【図６Ｂ】図６Ａに示した本発明のＮＡＮＤフラッシュメモリ構造を示す上面図である。
【図７Ａ−１】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を製造する場合における第１ステップを示す上面図である。
【図７Ａ−２】活性領域に沿った断面図である。
【図７Ｂ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｃ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｄ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｅ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｆ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｇ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｈ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｉ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｊ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｋ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｌ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【図７Ｍ】本発明の１実施形態に係るＮＡＮＤフラッシュメモリ構造を作製する方法の連続したステップを示す活性領域に沿った断面図である。
【特許請求の範囲】
【請求項１】
第１伝導型の半導体基板の上に形成されたＮＡＮＤフラッシュメモリ構造であって、
前記基板内の第２伝導型の第１領域と、
該第１領域から間隔をおいて配置されて、前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、
各々が前記チャネル領域の別々の部分上に、互いに間隔をおいて配置された複数の浮動ゲートと、
各々が１つの浮動ゲートと関連し、かつ、該１つの浮動ゲートに隣接する複数の制御ゲートと、
を備え、前記制御ゲートの各々が、２つの部分、すなわち、前記チャネル領域の一部分の上にある第１部分と、前記関連する浮動ゲートの上にありかつ該浮動ゲートに容量的に接続された第２部分とを有する、
ＮＡＮＤフラッシュメモリ構造。
【請求項２】
前記制御ゲートの２つの部分が一体構造である、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項３】
前記制御ゲートの２つの部分は、別構造であってエクスシチュー法により電気的に接続されたものである、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項４】
各制御ゲートは、前記第２部分とは反対の方向に、隣接の浮動ゲートに向けられたタブ部分をさらに有する、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項５】
前記第１領域の直ぐ隣りにあって該第１領域に接する前記チャネル領域の一部分の上に配置され、該チャネル領域の該部分から絶縁されている第１選択ゲートをさらに備える、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項６】
前記第２領域は、前記チャネル領域の一部分の直ぐ隣りにあって該チャンネル領域に接しており、該チャンネル領域上には該チャンネル領域から絶縁された制御ゲートがある、請求項５に記載のＮＡＮＤフラッシュメモリ構造。
【請求項７】
前記第２領域の直ぐ隣りにあって該第２領域に接する前記チャネル領域の一部分の上に配置され、該チャネル領域の部分から絶縁されている第２選択ゲートをさらに備える、請求項５に記載のＮＡＮＤフラッシュメモリ構造。
【請求項８】
前記制御ゲートの前記第１部分が実質的に直線形状であり、前記制御ゲートの前記第２部分が実質的に直線形状である、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項９】
各浮動ゲートは、該浮動ゲートに関連しない制御ゲートに隣接するチップを有する、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項１０】
第１伝導型の半導体基板内のＮＡＮＤフラッシュメモリセルのアレイであって、
複数のＮＡＮＤフラッシュメモリ構造を備え、該ＮＡＮＤフラッシュメモリ構造の各々が、
前記基板内の第２伝導型の第１領域と、
該第１領域から間隔をおいて配置されて、前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、
各々が前記チャネル領域における別々の部分の上に配置されフラッシュメモリセルを定める、複数の、互いに間隔をおいて配置された浮動ゲートと、
各々が１つの浮動ゲートと関連し該１つの浮動ゲートに隣接する複数の制御ゲートと、
を含み、前記制御ゲートの各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と、前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有し、
前記複数のフラッシュメモリ構造は、１つの構造の各チャネル領域が列方向に並ぶように、複数の行及び列に配置され、
複数のビットラインが前記列方向に配置され、各々のビットラインが前記列方向にある構造の第１領域に接続されており、
複数の行ラインが行方向に配置され、各々の行ラインが前記行方向にある構造の第２領域に接続され、
複数の制御ラインが前記行方向に配置され、各々の制御ラインが前記行方向にある１つの構造の制御ゲートに接続された、
ことを特徴とするアレイ。
【請求項１１】
各構造における制御ゲートの前記２つの部分が一体構造である、請求項１０に記載のアレイ。
【請求項１２】
各構造における制御ゲートの前記２つの部分は、別構造であってエクスシチュー法により電気的に接続されたものである、請求項１０に記載のアレイ。
【請求項１３】
１つの構造の各制御ゲートは、前記第２部分とは反対の方向に、隣接する浮動ゲートに向けられたタブ部分をさらに有する、請求項１０に記載のアレイ。
【請求項１４】
各構造の前記第１領域の直ぐ隣りにあって該第１領域に接する前記チャネル領域の一部分の上に配置され、該チャネル領域の該部分から絶縁されている第１選択ゲートをさらに備える、請求項１０に記載のアレイ。
【請求項１５】
各構造の前記第２領域は、前記チャネル領域の一部分の直ぐ隣りにあって該チャネル領域に接しており、該チャンネル領域上には該チャンネル領域から絶縁された制御ゲートがある、請求項１４に記載のアレイ。
【請求項１６】
各構造の前記第２領域の直ぐ隣にあって該第２領域に接する前記チャネル領域の一部分の上に配置され、該チャネル領域の部分から絶縁されている第２選択ゲートをさらに備える、請求項１４に記載のアレイ。
【請求項１７】
各構造の前記制御ゲートの前記第１部分が実質的に直線形状であり、前記制御ゲートの前記第２部分が実質的に直線形状である、請求項１０に記載のアレイ。
【請求項１８】
各浮動ゲートは、該浮動ゲートに関連しない制御ゲートに隣接するチップを有する、請求項１０に記載のアレイ。
【請求項１９】
前記基板内の絶縁領域は、行方向に隣接する複数のフラッシュメモリ構造を分離するものである、請求項１０に記載のアレイ。
【請求項２０】
同一の列において、第１フラッシュメモリ構造は、第２フラッシュメモリ構造と共通の第１領域を有する、請求項１９に記載のアレイ。
【請求項２１】
同一の行において、第３フラッシュメモリ構造は、前記第１フラッシュメモリ構造と共通の第２領域を有する、請求項２０に記載のアレイ。
【請求項２２】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、前記第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める前記基板内の第２伝導型の第２領域と、各々が前記チャネル領域の別々の部分上に、互いに間隔をおいて配置されて、各々がフラッシュメモリを定める複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接する複数の制御ゲートとを有し、前記制御ゲートの各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と、前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有するフラッシュメモリ構造における複数のフラッシュメモリセルを消去する方法であって、
各々が互いに直ぐ隣にない複数の第１制御ゲートに対して第１正電圧を印加するステップと、
各々が一対の第１制御ゲートの間にあり、前記第１正電圧が印加される前記第１制御ゲートの１つの直ぐ隣にある複数の第２制御ゲートに、前記第１正電圧より小さい第２電圧を印加して、前記第２制御ゲートの各々に関連する第２浮動ゲートを消去し、前記関連する第２制御ゲートに隣接する前記第１制御ゲートに前記第２浮動ゲートから電子をトンネリングさせるステップと、
一対の第１制御ゲートの間に１つあって、各々が互いに直ぐ隣に位置していない複数の第３制御ゲートに対して第３正電圧を印加するステップと、
各々が一対の第３制御ゲートの間にあり、前記第３正電圧が印加される前記第３制御ゲートの１つの直ぐ隣に１つが位置する複数の第４制御ゲートに対して、前記第３正電圧より小さい第４電圧を印加して、前記第４制御ゲートと関連する第４浮動ゲートを消去し、前記関連する第４制御ゲートに隣接する前記第３制御ゲートに対して前記第４浮動ゲートから電子をトンネリングさせるステップと、
を有する方法。
【請求項２３】
前記第１制御ゲートは１つ置きの制御ゲートであり、前記第２制御ゲートは１つ置きの制御ゲートであり、前記第３制御ゲートは前記第２制御ゲートであり、前記第４制御ゲートは前記第１制御ゲートである、請求項２２に記載の方法。
【請求項２４】
前記第１電圧は実質的に前記第３電圧と同一である、請求項２３に記載の方法。
【請求項２５】
前記第２電圧は実質的に前記第４電圧と同一である、請求項２４に記載の方法。
【請求項２６】
前記第２電圧が接地されている、請求項２５に記載の方法。
【請求項２７】
前記第２電圧は負電圧である、請求項２５に記載の方法。
【請求項２８】
前記第１領域及び前記第２領域が接地されている、請求項２３に記載の方法。
【請求項２９】
前記第１制御ゲートが１つ置きの制御ゲートではなく、前記第２制御ゲートが１つ置きの制御ゲートではない、請求項２２に記載の方法。
【請求項３０】
前記第２浮動ゲートを消去している間に、前記第１制御ゲート及び前記第２制御ゲート以外のすべての制御ゲートに対して、実質的に接地電位である第５電圧を印加するステップをさらに備えた請求項２９に記載の方法。
【請求項３１】
前記第４浮動ゲートを消去している間に、前記第３制御ゲート及び前記第４制御ゲート以外のすべての制御ゲートに対して、実質的に接地電位である第６電圧を印加するステップをさらに備えた請求項３０に記載の方法。
【請求項３２】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、前記第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を有するフラッシュメモリ構造における複数のフラッシュメモリセルを消去する方法であって、
前記制御ゲートの各々に対して正電圧を印加して前記関連する浮動ゲートに対して容量的な結合を付与することにより、各浮動ゲートから該浮動ゲートに関連する制御ゲートへの電子のトンネリングを生成させるステップを含む、方法。
【請求項３３】
前記第１領域及び前記第２領域が接地されている、請求項３２に記載の方法。
【請求項３４】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、該第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、各々が互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該1つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を有するフラッシュメモリ構造における複数のフラッシュメモリセルを消去する方法であって、
前記基板に対して正電圧を印加するステップと、
前記制御ゲートの各々に対して前記正電圧より小さい電圧を印加して、前記浮動ゲートから前記基板への電子のトンネリングを発生させるステップと、
を有する方法。
【請求項３５】
前記制御ゲートに印加される前記電圧が負電圧である、請求項３４に記載の方法。
【請求項３６】
前記制御ゲートに印加される前記電圧が接地されている、請求項３５に記載の方法。
【請求項３７】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、前記第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、各々が互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の一部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を有するフラッシュメモリ構造における複数のフラッシュメモリセルのうちの一定のフラッシュメモリセルをプログラミングする方法であって、
前記フラッシュメモリ構造内の前記浮動ゲートのすべてを消去するステップと、
前記第１領域に対して第１電圧を印加するステップと、
前記第２領域に対して前記第１電圧との対比でより正である第２電圧を印加して、前記第２領域に最も近い前記浮動ゲートから開始して、前記第２領域から前記第１領域まで各浮動ゲートを順次プログラミングするステップと、
プログラムがなされた前記第２領域又はプログラムしようとする前記第２領域のいずれかに最も近い１以上の浮動ゲートに関連する１以上の制御ゲートに対して、前記浮動ゲートのプログラム状態とは無関係に、前記関連する浮動ゲートが制御する前記チャネル領域を起動するのに十分な第３電圧を印加するステップと、
プログラムしようとする前記浮動ゲートに最も近く該浮動ゲートには関連していない前記制御ゲートに対して、前記制御ゲートが制御する前記チャネル領域をオン作動させるのに十分であり、前記関連する浮動ゲートが制御する前記チャネル領域をオン作動させるのに十分であり、前記関連する浮動ゲートが消去されることのみのために前記関連する浮動ゲートが制御する前記チャネル領域をオン作動させるのに十分にされたものである第４電圧を印加するステップと、
その他の制御ゲートが制御する前記チャネル領域及び前記関連する浮動ゲートが制御する前記チャネル領域をオン作動させるのに十分な第５電圧を、前記その他の制御ゲートに印加するステップと、
を有する方法。
【請求項３８】
前記第４電圧と前記第３電圧との間の差が、前記チャネル領域から前記浮動ゲートに対する熱い電子の注入を生じさせる、請求項３７に記載の方法。
【請求項３９】
前記第５電圧が前記第３電圧と実質的に同一である、請求項３８に記載の方法。
【請求項４０】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、前記第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、各々が互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を有するフラッシュメモリ構造における複数のフラッシュメモリセルのうち選択したフラッシュメモリセルを読み込む方法であって、
前記第１領域に対して第１電圧を印加するステップと、
前記第１電圧との対比でより正である第２電圧を前記第２領域に印加し、前記制御ゲートのうち該ゲートに関連する浮動ゲートが読み込まれていない制御ゲートの各々に対して、前記制御ゲートが制御する前記チャネル領域を起動するのに十分であり、前記関連する浮動ゲートのプログラミング状態に関係なく前記関連する浮動ゲートが制御する前記チャネル領域をオン作動させるのに十分である第３電圧を印加するステップと、
前記関連する浮動ゲートのうちその状態が読み込みの対象となっている浮動ゲートを有する制御ゲートに対して、前記制御ゲートが制御する前記チャネル領域をオン作動させるのに十分であり、前記関連する浮動ゲートがプログラムされる場合に該関連する浮動ゲートが制御する前記チャネル領域をオン作動させるのに不十分である第４電圧を印加するステップと、
を有する方法。
【請求項４１】
前記第４電圧は前記第３電圧より小さい、請求項４０に記載の方法。
【請求項４２】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、該第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、各々が互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を備える複数のフラッシュメモリセルを有するフラッシュメモリ構造を製造する方法であって、
前記基板と絶縁され、互いに間隔をおいて配置され、各々が自己より上に絶縁部材をさらに有するように、複数の浮動ゲートを形成するステップと、
前記浮動ゲートの各々を覆うポリシリコンを付与するステップと、
を含み、前記絶縁部材が、互いに分離した制御ゲートの各々を定めるようにする
方法。
【請求項４３】
第１伝導型の基板内の第２伝導型の第１領域と、該第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、各々が互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を備え、複数の行及び列に並べられた複数のフラッシュメモリ構造を有し、該フラッシュメモリ構造の各々が複数のフラッシュメモリセルを有する構成の、第１伝導型の半導体基板内に形成されたフラッシュメモリアレイを製造する方法であって、
各々が列方向に互いに平行になるように複数の絶縁領域を前記基板に形成し、一対の隣接する絶縁領域の間に活性領域を有するようにするステップと、
前記基板の活性領域から絶縁された複数の間隔をおいた浮動ゲートを、前記基板の活性領域の上に形成し、各浮動ゲートが各浮動ゲートの上に絶縁部材をさらに有し、各絶縁部材が複数の活性領域を横切って行方向に延びるようにするステップと、
前記浮動ゲートの各々を覆うポリシリコンを付与するステップと、
を含み、
前記絶縁部材が、互いに分離しかつ行方向に延びる制御ゲートを定め、前記制御ゲートの各々が、２つの部分、すなわち、活性領域から絶縁されかつ隣接する浮動ゲートの間にある第１部分と、隣接する活性領域の上にある第２部分とを有するものとなる、
ことを特徴とする方法。
【請求項１】
第１伝導型の半導体基板の上に形成されたＮＡＮＤフラッシュメモリ構造であって、
前記基板内の第２伝導型の第１領域と、
該第１領域から間隔をおいて配置されて、前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、
各々が前記チャネル領域の別々の部分上に、互いに間隔をおいて配置された複数の浮動ゲートと、
各々が１つの浮動ゲートと関連し、かつ、該１つの浮動ゲートに隣接する複数の制御ゲートと、
を備え、前記制御ゲートの各々が、２つの部分、すなわち、前記チャネル領域の一部分の上にある第１部分と、前記関連する浮動ゲートの上にありかつ該浮動ゲートに容量的に接続された第２部分とを有する、
ＮＡＮＤフラッシュメモリ構造。
【請求項２】
前記制御ゲートの２つの部分が一体構造である、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項３】
前記制御ゲートの２つの部分は、別構造であってエクスシチュー法により電気的に接続されたものである、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項４】
各制御ゲートは、前記第２部分とは反対の方向に、隣接の浮動ゲートに向けられたタブ部分をさらに有する、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項５】
前記第１領域の直ぐ隣りにあって該第１領域に接する前記チャネル領域の一部分の上に配置され、該チャネル領域の該部分から絶縁されている第１選択ゲートをさらに備える、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項６】
前記第２領域は、前記チャネル領域の一部分の直ぐ隣りにあって該チャンネル領域に接しており、該チャンネル領域上には該チャンネル領域から絶縁された制御ゲートがある、請求項５に記載のＮＡＮＤフラッシュメモリ構造。
【請求項７】
前記第２領域の直ぐ隣りにあって該第２領域に接する前記チャネル領域の一部分の上に配置され、該チャネル領域の部分から絶縁されている第２選択ゲートをさらに備える、請求項５に記載のＮＡＮＤフラッシュメモリ構造。
【請求項８】
前記制御ゲートの前記第１部分が実質的に直線形状であり、前記制御ゲートの前記第２部分が実質的に直線形状である、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項９】
各浮動ゲートは、該浮動ゲートに関連しない制御ゲートに隣接するチップを有する、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項１０】
第１伝導型の半導体基板内のＮＡＮＤフラッシュメモリセルのアレイであって、
複数のＮＡＮＤフラッシュメモリ構造を備え、該ＮＡＮＤフラッシュメモリ構造の各々が、
前記基板内の第２伝導型の第１領域と、
該第１領域から間隔をおいて配置されて、前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、
各々が前記チャネル領域における別々の部分の上に配置されフラッシュメモリセルを定める、複数の、互いに間隔をおいて配置された浮動ゲートと、
各々が１つの浮動ゲートと関連し該１つの浮動ゲートに隣接する複数の制御ゲートと、
を含み、前記制御ゲートの各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と、前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有し、
前記複数のフラッシュメモリ構造は、１つの構造の各チャネル領域が列方向に並ぶように、複数の行及び列に配置され、
複数のビットラインが前記列方向に配置され、各々のビットラインが前記列方向にある構造の第１領域に接続されており、
複数の行ラインが行方向に配置され、各々の行ラインが前記行方向にある構造の第２領域に接続され、
複数の制御ラインが前記行方向に配置され、各々の制御ラインが前記行方向にある１つの構造の制御ゲートに接続された、
ことを特徴とするアレイ。
【請求項１１】
各構造における制御ゲートの前記２つの部分が一体構造である、請求項１０に記載のアレイ。
【請求項１２】
各構造における制御ゲートの前記２つの部分は、別構造であってエクスシチュー法により電気的に接続されたものである、請求項１０に記載のアレイ。
【請求項１３】
１つの構造の各制御ゲートは、前記第２部分とは反対の方向に、隣接する浮動ゲートに向けられたタブ部分をさらに有する、請求項１０に記載のアレイ。
【請求項１４】
各構造の前記第１領域の直ぐ隣りにあって該第１領域に接する前記チャネル領域の一部分の上に配置され、該チャネル領域の該部分から絶縁されている第１選択ゲートをさらに備える、請求項１０に記載のアレイ。
【請求項１５】
各構造の前記第２領域は、前記チャネル領域の一部分の直ぐ隣りにあって該チャネル領域に接しており、該チャンネル領域上には該チャンネル領域から絶縁された制御ゲートがある、請求項１４に記載のアレイ。
【請求項１６】
各構造の前記第２領域の直ぐ隣にあって該第２領域に接する前記チャネル領域の一部分の上に配置され、該チャネル領域の部分から絶縁されている第２選択ゲートをさらに備える、請求項１４に記載のアレイ。
【請求項１７】
各構造の前記制御ゲートの前記第１部分が実質的に直線形状であり、前記制御ゲートの前記第２部分が実質的に直線形状である、請求項１０に記載のアレイ。
【請求項１８】
各浮動ゲートは、該浮動ゲートに関連しない制御ゲートに隣接するチップを有する、請求項１０に記載のアレイ。
【請求項１９】
前記基板内の絶縁領域は、行方向に隣接する複数のフラッシュメモリ構造を分離するものである、請求項１０に記載のアレイ。
【請求項２０】
同一の列において、第１フラッシュメモリ構造は、第２フラッシュメモリ構造と共通の第１領域を有する、請求項１９に記載のアレイ。
【請求項２１】
同一の行において、第３フラッシュメモリ構造は、前記第１フラッシュメモリ構造と共通の第２領域を有する、請求項２０に記載のアレイ。
【請求項２２】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、前記第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める前記基板内の第２伝導型の第２領域と、各々が前記チャネル領域の別々の部分上に、互いに間隔をおいて配置されて、各々がフラッシュメモリを定める複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接する複数の制御ゲートとを有し、前記制御ゲートの各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と、前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有するフラッシュメモリ構造における複数のフラッシュメモリセルを消去する方法であって、
各々が互いに直ぐ隣にない複数の第１制御ゲートに対して第１正電圧を印加するステップと、
各々が一対の第１制御ゲートの間にあり、前記第１正電圧が印加される前記第１制御ゲートの１つの直ぐ隣にある複数の第２制御ゲートに、前記第１正電圧より小さい第２電圧を印加して、前記第２制御ゲートの各々に関連する第２浮動ゲートを消去し、前記関連する第２制御ゲートに隣接する前記第１制御ゲートに前記第２浮動ゲートから電子をトンネリングさせるステップと、
一対の第１制御ゲートの間に１つあって、各々が互いに直ぐ隣に位置していない複数の第３制御ゲートに対して第３正電圧を印加するステップと、
各々が一対の第３制御ゲートの間にあり、前記第３正電圧が印加される前記第３制御ゲートの１つの直ぐ隣に１つが位置する複数の第４制御ゲートに対して、前記第３正電圧より小さい第４電圧を印加して、前記第４制御ゲートと関連する第４浮動ゲートを消去し、前記関連する第４制御ゲートに隣接する前記第３制御ゲートに対して前記第４浮動ゲートから電子をトンネリングさせるステップと、
を有する方法。
【請求項２３】
前記第１制御ゲートは１つ置きの制御ゲートであり、前記第２制御ゲートは１つ置きの制御ゲートであり、前記第３制御ゲートは前記第２制御ゲートであり、前記第４制御ゲートは前記第１制御ゲートである、請求項２２に記載の方法。
【請求項２４】
前記第１電圧は実質的に前記第３電圧と同一である、請求項２３に記載の方法。
【請求項２５】
前記第２電圧は実質的に前記第４電圧と同一である、請求項２４に記載の方法。
【請求項２６】
前記第２電圧が接地されている、請求項２５に記載の方法。
【請求項２７】
前記第２電圧は負電圧である、請求項２５に記載の方法。
【請求項２８】
前記第１領域及び前記第２領域が接地されている、請求項２３に記載の方法。
【請求項２９】
前記第１制御ゲートが１つ置きの制御ゲートではなく、前記第２制御ゲートが１つ置きの制御ゲートではない、請求項２２に記載の方法。
【請求項３０】
前記第２浮動ゲートを消去している間に、前記第１制御ゲート及び前記第２制御ゲート以外のすべての制御ゲートに対して、実質的に接地電位である第５電圧を印加するステップをさらに備えた請求項２９に記載の方法。
【請求項３１】
前記第４浮動ゲートを消去している間に、前記第３制御ゲート及び前記第４制御ゲート以外のすべての制御ゲートに対して、実質的に接地電位である第６電圧を印加するステップをさらに備えた請求項３０に記載の方法。
【請求項３２】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、前記第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を有するフラッシュメモリ構造における複数のフラッシュメモリセルを消去する方法であって、
前記制御ゲートの各々に対して正電圧を印加して前記関連する浮動ゲートに対して容量的な結合を付与することにより、各浮動ゲートから該浮動ゲートに関連する制御ゲートへの電子のトンネリングを生成させるステップを含む、方法。
【請求項３３】
前記第１領域及び前記第２領域が接地されている、請求項３２に記載の方法。
【請求項３４】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、該第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、各々が互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該1つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を有するフラッシュメモリ構造における複数のフラッシュメモリセルを消去する方法であって、
前記基板に対して正電圧を印加するステップと、
前記制御ゲートの各々に対して前記正電圧より小さい電圧を印加して、前記浮動ゲートから前記基板への電子のトンネリングを発生させるステップと、
を有する方法。
【請求項３５】
前記制御ゲートに印加される前記電圧が負電圧である、請求項３４に記載の方法。
【請求項３６】
前記制御ゲートに印加される前記電圧が接地されている、請求項３５に記載の方法。
【請求項３７】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、前記第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、各々が互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の一部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を有するフラッシュメモリ構造における複数のフラッシュメモリセルのうちの一定のフラッシュメモリセルをプログラミングする方法であって、
前記フラッシュメモリ構造内の前記浮動ゲートのすべてを消去するステップと、
前記第１領域に対して第１電圧を印加するステップと、
前記第２領域に対して前記第１電圧との対比でより正である第２電圧を印加して、前記第２領域に最も近い前記浮動ゲートから開始して、前記第２領域から前記第１領域まで各浮動ゲートを順次プログラミングするステップと、
プログラムがなされた前記第２領域又はプログラムしようとする前記第２領域のいずれかに最も近い１以上の浮動ゲートに関連する１以上の制御ゲートに対して、前記浮動ゲートのプログラム状態とは無関係に、前記関連する浮動ゲートが制御する前記チャネル領域を起動するのに十分な第３電圧を印加するステップと、
プログラムしようとする前記浮動ゲートに最も近く該浮動ゲートには関連していない前記制御ゲートに対して、前記制御ゲートが制御する前記チャネル領域をオン作動させるのに十分であり、前記関連する浮動ゲートが制御する前記チャネル領域をオン作動させるのに十分であり、前記関連する浮動ゲートが消去されることのみのために前記関連する浮動ゲートが制御する前記チャネル領域をオン作動させるのに十分にされたものである第４電圧を印加するステップと、
その他の制御ゲートが制御する前記チャネル領域及び前記関連する浮動ゲートが制御する前記チャネル領域をオン作動させるのに十分な第５電圧を、前記その他の制御ゲートに印加するステップと、
を有する方法。
【請求項３８】
前記第４電圧と前記第３電圧との間の差が、前記チャネル領域から前記浮動ゲートに対する熱い電子の注入を生じさせる、請求項３７に記載の方法。
【請求項３９】
前記第５電圧が前記第３電圧と実質的に同一である、請求項３８に記載の方法。
【請求項４０】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、前記第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、各々が互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を有するフラッシュメモリ構造における複数のフラッシュメモリセルのうち選択したフラッシュメモリセルを読み込む方法であって、
前記第１領域に対して第１電圧を印加するステップと、
前記第１電圧との対比でより正である第２電圧を前記第２領域に印加し、前記制御ゲートのうち該ゲートに関連する浮動ゲートが読み込まれていない制御ゲートの各々に対して、前記制御ゲートが制御する前記チャネル領域を起動するのに十分であり、前記関連する浮動ゲートのプログラミング状態に関係なく前記関連する浮動ゲートが制御する前記チャネル領域をオン作動させるのに十分である第３電圧を印加するステップと、
前記関連する浮動ゲートのうちその状態が読み込みの対象となっている浮動ゲートを有する制御ゲートに対して、前記制御ゲートが制御する前記チャネル領域をオン作動させるのに十分であり、前記関連する浮動ゲートがプログラムされる場合に該関連する浮動ゲートが制御する前記チャネル領域をオン作動させるのに不十分である第４電圧を印加するステップと、
を有する方法。
【請求項４１】
前記第４電圧は前記第３電圧より小さい、請求項４０に記載の方法。
【請求項４２】
第１伝導型の半導体基板に形成され、前記基板内の第２伝導型の第１領域と、該第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、各々が互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を備える複数のフラッシュメモリセルを有するフラッシュメモリ構造を製造する方法であって、
前記基板と絶縁され、互いに間隔をおいて配置され、各々が自己より上に絶縁部材をさらに有するように、複数の浮動ゲートを形成するステップと、
前記浮動ゲートの各々を覆うポリシリコンを付与するステップと、
を含み、前記絶縁部材が、互いに分離した制御ゲートの各々を定めるようにする
方法。
【請求項４３】
第１伝導型の基板内の第２伝導型の第１領域と、該第１領域から間隔をおいて配置されて前記第１領域との間に連続した第１チャネル領域を定める、前記基板内の第２伝導型の第２領域と、各々が互いに間隔をおいて配置され、各々が前記チャネル領域の別々の部分上に配置されてフラッシュメモリを確定する複数の浮動ゲートと、各々が１つの浮動ゲートに関連し該１つの浮動ゲートに隣接し、各々が２つの部分、すなわち、前記チャネル領域の部分の上にある第１部分と前記関連する浮動ゲートの上にあって該浮動ゲートに容量的に接続された第２部分とを有する複数の制御ゲートと、を備え、複数の行及び列に並べられた複数のフラッシュメモリ構造を有し、該フラッシュメモリ構造の各々が複数のフラッシュメモリセルを有する構成の、第１伝導型の半導体基板内に形成されたフラッシュメモリアレイを製造する方法であって、
各々が列方向に互いに平行になるように複数の絶縁領域を前記基板に形成し、一対の隣接する絶縁領域の間に活性領域を有するようにするステップと、
前記基板の活性領域から絶縁された複数の間隔をおいた浮動ゲートを、前記基板の活性領域の上に形成し、各浮動ゲートが各浮動ゲートの上に絶縁部材をさらに有し、各絶縁部材が複数の活性領域を横切って行方向に延びるようにするステップと、
前記浮動ゲートの各々を覆うポリシリコンを付与するステップと、
を含み、
前記絶縁部材が、互いに分離しかつ行方向に延びる制御ゲートを定め、前記制御ゲートの各々が、２つの部分、すなわち、活性領域から絶縁されかつ隣接する浮動ゲートの間にある第１部分と、隣接する活性領域の上にある第２部分とを有するものとなる、
ことを特徴とする方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ−１】
【図７Ａ−２】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図７Ｊ】
【図７Ｋ】
【図７Ｌ】
【図７Ｍ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ−１】
【図７Ａ−２】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図７Ｊ】
【図７Ｋ】
【図７Ｌ】
【図７Ｍ】
【公開番号】特開２００６−３３２６４１（Ｐ２００６−３３２６４１Ａ）
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願番号】特願２００６−１２９２９１（Ｐ２００６−１２９２９１）
【出願日】平成１８年５月８日（２００６．５．８）
【出願人】（５００１４７５０６）シリコン ストーリッジ テクノロージー インコーポレイテッド (24)
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願日】平成１８年５月８日（２００６．５．８）
【出願人】（５００１４７５０６）シリコン ストーリッジ テクノロージー インコーポレイテッド (24)
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
【Ｆターム（参考）】
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