半導体チップおよびそれを用いた画像表示装置
【課題】画像表示装置の昇圧回路の高効率化を図ることが可能な半導体チップと、それを用いた画像表示装置を提供する。
【解決手段】この携帯電話機では、昇圧回路8のトランジスタ12の前段にバッファ14を設け、バッファ14の入力ノードの寄生容量値をトランジスタ12のゲートの寄生容量値よりも小さく設定し、トランジスタ12およびバッファ14を1つの半導体チップ21に搭載する。したがって、トランジスタ12のゲートにおけるPWM信号φPのレベル変化の鈍りを抑制することができ、昇圧回路の高効率化を図ることができる。
【解決手段】この携帯電話機では、昇圧回路8のトランジスタ12の前段にバッファ14を設け、バッファ14の入力ノードの寄生容量値をトランジスタ12のゲートの寄生容量値よりも小さく設定し、トランジスタ12およびバッファ14を1つの半導体チップ21に搭載する。したがって、トランジスタ12のゲートにおけるPWM信号φPのレベル変化の鈍りを抑制することができ、昇圧回路の高効率化を図ることができる。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は半導体チップおよびそれを用いた画像表示装置に関し、特に、画像表示装置に含まれる昇圧回路の一部を構成する半導体チップと、それを用いた画像表示装置に関する。
【背景技術】
【0002】
従来より、携帯電話機、ゲーム機、PDA(Personal Digital Assistants)、カーオーディオなどには、液晶表示装置、有機EL(electrolumnescence)ディスプレイなどの画像表示装置が設けられている。このような画像表示装置には、バッテリなどからの直流電源電圧を昇圧して画像表示パネル用の直流電源電圧を発生する昇圧回路が設けられている。昇圧回路としては、リアクトル、トランジスタ、ダイオードなどを備え、トランジスタをオン/オフさせて高い直流電源電圧を発生するものがある(たとえば、特許文献1,2参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2004−361709号公報
【特許文献2】特開2007−147666号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、画像表示装置のうちの画像表示パネルおよび制御回路をガラス基板(透明基板)に搭載し、昇圧回路をガラス基板外に設け、制御回路と昇圧回路をガラス基板上の透明導電線で接続した場合(図1参照)、昇圧回路のトランジスタのゲートにおいて制御信号のレベル変化が鈍り、昇圧回路の効率が低くなると言う問題があった。
【0005】
それゆえに、この発明の主たる目的は、画像表示装置の昇圧回路の高効率化を図ることが可能な半導体チップと、それを用いた画像表示装置を提供することである。
【課題を解決するための手段】
【0006】
この発明に係る半導体チップは、透明基板の表面に形成されて第1の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて制御信号によって制御され、第2の電源電圧を昇圧して第1の電源電圧を発生する昇圧回路と、透明基板に搭載され、第1の電源電圧が予め定められた目標電圧になるように制御信号を生成し、生成した制御信号を透明基板の表面に形成された透明導電線を介して昇圧回路に与える制御回路とを備えた画像表示装置において、昇圧回路の一部を構成する半導体チップである。昇圧回路は、リアクトルと、第2の電源電圧のラインと基準電圧のラインとの間にリアクトルと直列接続された第1のトランジスタと、制御回路から透明導電線を介して供給される制御信号を第1のトランジスタのゲートに伝達させるバッファと、リアクトルおよび第1のトランジスタ間の第1のノードと第1の電源電圧を出力するための第2のノードとの間に接続された整流回路とを含む。バッファの入力ノードの寄生容量値は第1のトランジスタのゲートの寄生容量値よりも小さい。半導体チップは、少なくとも第1のトランジスタおよびバッファを含む。
【0007】
好ましくは、整流回路は、第1および第2のノード間に接続され、第1のトランジスタが非導通にされている期間内に導通するスイッチング素子を含む。
【0008】
また好ましくは、半導体チップはスイッチング素子も含む。
また好ましくは、整流回路は、第1および第2のノード間に接続されたダイオードを含む。
【0009】
また好ましくは、半導体チップはダイオードも含む。
また好ましくは、昇圧回路は、さらに、第2の電源電圧のラインと基準電圧のラインとの間にリアクトルおよび第1のトランジスタと直列接続された抵抗素子を含む。制御回路は、さらに、抵抗素子の端子間電圧が予め定められたしきい値電圧を超えた場合は第1のトランジスタを非導通状態に固定する。
【0010】
また好ましくは、半導体チップは抵抗素子も含む。
また好ましくは、昇圧回路は、さらに、第1の電極が第2のノードに接続され、第2の電極が画像表示回路に接続された第2のトランジスタを含む。制御回路は、さらに、第2のトランジスタの第2の電極が予め定められた参照電圧になるように第2のトランジスタを制御する。
【0011】
また好ましくは、半導体チップは第2のトランジスタも含む。
また好ましくは、バッファは、直列接続された偶数段のインバータを含む。最終段のインバータの電流駆動能力は初段のインバータの電流駆動能力よりも大きい。
【0012】
また、この発明に係る画像表示装置は、上記半導体チップを備える。
また、この発明に係る他の画像表示装置は、透明基板の表面に形成されて第1の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて制御信号によって制御され、第2の電源電圧を昇圧して第1の電源電圧を発生する昇圧回路と、透明基板に搭載され、第1の電源電圧が予め定められた目標電圧になるように制御信号を生成し、生成した制御信号を透明基板の表面に形成された透明導電線を介して昇圧回路に与える制御回路とを備えたものである。昇圧回路は、リアクトルと、第2の電源電圧のラインと基準電圧のラインとの間にリアクトルと直列接続されたトランジスタと、制御回路から透明導電線を介して供給される制御信号をトランジスタのゲートに伝達させるバッファと、リアクトルおよびトランジスタ間の第1のノードと第1の電源電圧を出力するための第2のノードとの間に接続された整流回路とを含む。バッファの入力ノードの寄生容量値はトランジスタのゲートの寄生容量値よりも小さい。
【0013】
好ましくは、少なくともトランジスタおよびバッファは1つの半導体チップに搭載されている。
【0014】
また、この発明に係るさらに他の画像表示装置は、透明基板の表面に形成されて負の第1の電源電圧と正の第2の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて第1および第2の制御信号によって制御され、正の第3の電源電圧を昇圧して第1および第2の電源電圧を発生する昇圧回路と、透明基板に搭載され、第1の電源電圧が予め定められた第1の目標電圧になるように第1の制御信号を生成するとともに、第2の電源電圧が予め定められた第2の目標電圧になるように第2の制御信号を生成し、生成した第1および第2の制御信号をそれぞれ透明基板の表面に形成された第1および第2の透明導電線を介して昇圧回路に与える制御回路とを備えたものである。昇圧回路は、第3の電源電圧のラインと第1のノードとの間に接続された第1のトランジスタと、制御回路から第1の透明導電線を介して供給される第1の制御信号を第1のトランジスタのゲートに伝達させる第1のバッファと、第1のノードと第1の電源電圧を出力するための第2のノードとの間に接続され、第2のノードから第1のノードに電流を流す第1の整流回路と、第1のノードと第3のノードとの間に接続されたリアクトルと、第3のノードと基準電圧のラインとの間に接続された第2のトランジスタと、制御回路から第2の透明導電線を介して供給される第2の制御信号を第2のトランジスタのゲートに伝達させる第2のバッファと、第3のノードと第2の電源電圧を出力するための第4のノードとの間に接続され、第3のノードから第4のノードに電流を流す第2の整流回路とを含む。第1および第2のバッファの入力ノードの寄生容量値は、それぞれ第1および第2のトランジスタのゲートの寄生容量値よりも小さい。
【0015】
好ましくは、少なくとも第1および第2のトランジスタと第1および第2のバッファは1つの半導体チップに搭載されている。
【発明の効果】
【0016】
以上のように、この発明に係る半導体チップおよび画像表示装置では、昇圧回路のトランジスタの前段にバッファが設けられ、バッファの入力ノードの寄生容量値はトランジスタのゲートの寄生容量値よりも小さい。したがって、トランジスタのゲートにおける制御信号のレベル変化の鈍りを抑制することができ、昇圧回路の高効率化を図ることができる。
【図面の簡単な説明】
【0017】
【図1】この発明の実施の形態1による携帯電話機の要部を示すブロック図である。
【図2】図1に示した携帯電話機に用いられる画像表示モジュールの構成を示す図である。
【図3】図1に示したドライバICの要部および昇圧回路の構成を示す回路ブロック図である。
【図4】図3に示したバッファの構成を模式的に示す図である。
【図5】図3に示したタイミングコントローラの動作を示すタイムチャートである。
【図6】実施の形態1の効果を説明するためのタイムチャートである。
【図7】実施の形態1の変更例を示す回路ブロック図である。
【図8】実施の形態1の他の変更例を示す回路ブロック図である。
【図9】この発明の実施の形態2による携帯電話機の要部を示すブロック図である。
【図10】実施の形態2の変更例を示す回路ブロック図である。
【図11】実施の形態2の他の変更例を示す回路ブロック図である。
【図12】実施の形態2のさらに他の変更例を示す回路ブロック図である。
【図13】この発明の実施の形態3による携帯電話機の要部を示すブロック図である。
【図14】この発明の実施の形態4による携帯電話機の要部を示すブロック図である。
【図15】図14に示したPWM信号φPN,φPを示すタイムチャートである。
【発明を実施するための形態】
【0018】
[実施の形態1]
本発明の実施の形態1による携帯電話機は、図1に示すように、CPU(Central Processing Unit:中央処理装置)1、ドライバIC(Integrated Circuit)2、画像表示パネル3、昇圧回路8、およびバッテリ9を備える。画像表示パネル3は長方形のガラス基板7の表面に形成され、ドライバIC2はガラス基板7の一端部に搭載され、CPU1、昇圧回路8、およびバッテリ9はガラス基板7外に設けられている。
【0019】
CPU1は、携帯電話機の使用者の操作などに従って、制御信号および表示データをドライバIC2に与える。ドライバIC2は、CPU1からの制御信号に従って、画像表示パネル3および昇圧回路8を制御するとともに、画像表示パネル3に表示データを与える。
【0020】
画像表示パネル3は、複数行複数列に配置された複数の画素を含む画素アレイ4と、画素アレイ4の複数行を順次指定するゲート回路5と、ドライバIC2からの表示データをゲート回路5によって指定された行の各画素に与えるマルチプレクサ6とを含む。画像表示パネル3は、たとえば有機ELパネルである。昇圧回路8は、ドライバIC2によって制御され、バッテリ9からの直流電源電圧VCCを昇圧して画像表示パネル3用の直流電源電圧VPを生成する。
【0021】
図2は、この携帯電話機に用いられる画像表示モジュールの構成を示す図である。図2において、ガラス基板7の一端部にフレキシブルプリント基板10が接続されている。プリント基板10の一方端部には昇圧回路8が搭載され、プリント基板10の他方端部にはコネクタ10aが設けられている。コネクタ10aは、CPU1およびバッテリ9に接続される。
【0022】
画像表示パネル3は、長方形のガラス基板7の表面に形成されている。ガラス基板7の表面には、複数の透明電極、複数の透明導電線、複数のTFT(Thin Film Transistor)などが形成されている。透明電極および透明導電線は、たとえばITO(Indium Tin Oxide:酸化インジウムスズ)によって形成されている。
【0023】
ドライバIC2は、ガラス基板7の1つの短辺に沿ってガラス基板7に搭載されており、ガラス基板7の表面の複数の透明導電線を介して画像表示パネル3に接続される。また、ドライバIC2は、ガラス基板7の表面の複数の透明導電線とプリント基板10の複数の金属配線を介してCPU1および昇圧回路8に接続される。
【0024】
図3は、ドライバIC2の要部および昇圧回路8の構成を示す回路ブロック図である。図3において、ドライバIC2と昇圧回路8は、ガラス基板7の表面に形成された複数の透明導電線L1〜L6を介して互いに接続されている。透明導電線L1〜L6の各々は、プリント基板10の金属配線よりもかなり大きな抵抗値を有する。
【0025】
昇圧回路8は、リアクトル11、NチャネルMOSトランジスタ12、抵抗素子13、バッファ14,15、タイミングコントローラ16、PチャネルMOSトランジスタ17,18、およびコンデンサ19,20を含む。トランジスタ12,17,18、バッファ14,15、およびタイミングコントローラ16は、1つの半導体チップ21に搭載されている。
【0026】
リアクトル11、NチャネルMOSトランジスタ12、および抵抗素子13は、直流電源電圧VCCのラインと接地電圧GNDのラインとの間に直列接続される。抵抗素子13の端子間電圧は、透明導電線L3,L4を介してドライバIC2に与えられる。バッファ14は、ドライバIC2から透明導電線L2を介して与えられるPWM(Pulse Width Modulation)信号φPをNチャネルMOSトランジスタ12のゲートに伝達する。
【0027】
バッファ14は、図4に示すように、直列接続された偶数段(図4では4段)のインバータ14a〜14dを含む。インバータ14a〜14dの各々のシンボルの大きさは、そのサイズを示している。インバータ14a〜14cのサイズ、すなわち電流駆動能力は、それぞれインバータ14b〜14dよりも小さい。インバータ14a〜14cの入力ノードの寄生容量値は、それぞれインバータ14b〜14dの入力ノードの寄生容量値よりも小さい。また、インバータ14aの入力ノードの寄生容量値は、NチャネルMOSトランジスタ12のゲートの寄生容量値よりも小さい。これにより、NチャネルMOSトランジスタ12のゲートにおけるPWM信号φPのレベル変化の鈍りが抑制され、NチャネルMOSトランジスタ12における損失が低減される。
【0028】
PチャネルMOSトランジスタ17,18は、リアクトル11およびNチャネルMOSトランジスタ12間のノードN11と昇圧回路8の出力ノードN18との間に直列接続される。タイミングコントローラ16は、バッファ14の出力信号に同期した同期信号φSを生成する。同期信号φSは、バッファ15を介してPチャネルMOSトランジスタ17のゲートに与えられる。
【0029】
同期信号φSは、図5(a)(b)に示すように、PWM信号φPが「H」レベルの期間は「H」レベルになり、PWM信号φPが「L」レベルの期間内に「L」レベルになる信号である。すなわち、PWM信号φPが「H」レベルから「L」レベルに立ち下げられた後に同期信号φSが「H」レベルから「L」レベルに立ち下げられ、同期信号φSが「L」レベルから「H」レベルに立ち上げられた後にPWM信号φPが「L」レベルから「H」レベルに立ち上げられる。
【0030】
したがって、NチャネルMOSトランジスタ12がオンしている期間はPチャネルMOSトランジスタ17がオフし、リアクトル11に電磁エネルギーが蓄えられる。NチャネルMOSトランジスタ12がオフしてPチャネルMOSトランジスタ17がオンすると、リアクトル11に蓄えられた電磁エネルギーがPチャネルMOSトランジスタ17を介してノードN17に出力される。ノードN17の電圧VPPは、電源電圧VCCにリアクトル11の端子間電圧を加算した電圧になる。
【0031】
コンデンサ19は、ノードN17と接地電圧GNDのラインとの間に接続され、ノードN17の電圧を平滑化させる。ノードN17の電圧VPPは、透明導電線L1を介してドライバIC2にフィードバックされる。
【0032】
PチャネルMOSトランジスタ18は、ドライバIC2から透明導電線L5を介してゲートに与えられる制御信号によって制御される。コンデンサ20は、出力ノードN18と接地電圧GNDのラインとの間に接続され、昇圧回路8の出力電圧VPを安定化させる。電源電圧VPは、透明導電線L6を介してドライバIC2にフィードバックされる。
【0033】
ドライバIC2は、アンプ22、三角波発生回路23、PWM信号発生回路24、過電流検出回路25、および出力電圧制御回路26を含む。アンプ22は、昇圧回路8から透明導電線L1を介して与えられるノードN17の電圧VPPを増幅する。三角波発生回路23は、所定の振幅および所定の周波数を有する三角波信号を発生する。PWM信号発生回路24は、アンプ22の出力電圧と、三角波発生回路23からの三角波信号のレベルとを比較し、比較結果に基づいて、所定周波数および所定デューティ比を有するPWM信号φPを生成する。
【0034】
PWM信号φPの活性化レベルは「H」レベルであり、その非活性化レベルは「L」レベルである。電圧VPPが目標電圧よりも低い場合はPWM信号φPのデューティ比が大きくなり、電圧VPPが目標電圧よりも高い場合はPWM信号φPのデューティ比が小さくなる。このため、電圧VPPは、目標電圧に一致する。
【0035】
過電流検出回路25は、昇圧回路8から透明導電線L3,L4を介して与えられる抵抗素子13の端子間電圧をモニタする。何らかの原因でNチャネルMOSトランジスタ12に過電流が流れ、抵抗素子13の端子間電圧が所定のしきい値電圧を超えた場合、過電流検出回路25はPWM信号発生回路24を非活性化させる。これにより、PWM信号φPは「L」レベルに固定され、NチャネルMOSトランジスタ12がオフ状態に固定され、昇圧動作が停止される。出力電圧制御回路26は、昇圧回路8の出力電圧VPが参照電圧VRに一致するように、PチャネルMOSトランジスタ18を制御する。
【0036】
次に、ドライバIC2および昇圧回路8の動作について簡単に説明する。CPU1から昇圧動作が指令されると、ドライバIC2はPWM信号φPを生成する。PWM信号φPは、バッファ14を介してNチャネルMOSトランジスタ12のゲートに与えられるとともに、タイミングコントローラ16に与えられる。タイミングコントローラ16は、PWM信号φPに同期した同期信号φSを生成する。同期信号φSは、バッファ15を介してPチャネルMOSトランジスタ17にゲートに与えられる。
【0037】
PWM信号φPおよび同期信号φSによってトランジスタ12と17が交互にオンされる。トランジスタ12がオンしてトランジスタ17がオフしている期間は、電源電圧VCCのラインからリアクトル11、トランジスタ12、および抵抗素子13を介して接地電圧GNDのラインに電流が流れ、リアクトル11に電磁エネルギーが蓄えられる。
【0038】
トランジスタ12がオフしてトランジスタ17がオンしている期間は、リアクトル11に蓄えられた電磁エネルギーがトランジスタ17を介してノードN17に放出され、コンデンサ19が充電される。ノードN17の電圧VPPが目標電圧になるようにPWM信号φPのデューティ比が調整され、昇圧回路8の出力電圧VPが参照電圧VRに一致するようにトランジスタ18が制御される。このようにして、画像表示パネル3用の電源電圧VPが生成される。
【0039】
図6(a)〜(d)は、本実施の形態の効果を模式的に示すタイムチャートである。図6(a)の信号φP0は、PWM信号発生回路24の出力ノードにおけるPWM信号を示している。信号φP0は、時刻t0において「L」レベルから「H」レベルに立ち上げられ、時刻t5において「H」レベルから「L」レベルに立ち下げられる。
【0040】
図6(b)の信号φPG1は、従来の昇圧回路のNチャネルMOSトランジスタ12のゲートにおけるPWM信号を示している。従来の昇圧回路では、バッファ14は設けられておらず、PWM信号発生回路24の出力ノードとNチャネルMOSトランジスタ12のゲートは透明導電線L2によって接続されていた。透明導電線L2は高い抵抗値を有し、トランジスタ12のゲートの寄生容量値が大きいので、トランジスタ12のゲートを充放電するための時間が長くなり、信号φPG1のレベル変化が鈍っていた。
【0041】
図6(b)では、信号φPG1のレベルは時刻t0から上昇して時刻t4で「H」レベルになり、時刻t5から下降して時刻t9で「L」レベルになる。時刻t0〜t4,t5〜t9では、トランジスタ12の抵抗値がオン抵抗値とオフ抵抗値の間の値になり、トランジスタ12で損失が発生する。トランジスタ12における損失の大きさは、図6(b)中の斜線を施した領域の面積で表される。
【0042】
図6(c)の信号φPBは、バッファ14の入力ノードにおけるPWM信号を示している。本願の昇圧回路8では、バッファ14が設けられており、バッファ14の入力ノードの寄生容量値がトランジスタ12のゲートの寄生容量値よりも小さく設定されている。このため、信号φPBのレベル変化は、信号φPG1のレベル変化よりも速くなる。図6(c)では、信号φPBのレベルは時刻t0から上昇して時刻t3で「H」レベルになり、時刻t5から下降して時刻t7で「L」レベルになる。
【0043】
図6(d)の信号φPG2は、本実施の形態1のNチャネルMOSトランジスタ12のゲートにおけるPWM信号を示している。図6(c)の信号φPBがバッファ14のしきい値電圧VTHを超えると信号φPG2はバッファ14によって速やかに「L」レベルから「H」レベルに立ち上げられ、信号φPBがバッファ14のしきい値電圧VTHよりも低下すると信号φPG2はバッファ14によって速やかに「H」レベルから「L」レベルに立ち下げられる。
【0044】
図6(d)では、信号φPG2のレベルは時刻t1から上昇して時刻t2で「H」レベルになり、時刻t6から下降して時刻t8で「L」レベルになる。時刻t1〜t2,t6〜t8では、トランジスタ12の抵抗値がオン抵抗値とオフ抵抗値の間の値になり、トランジスタ12で損失が発生する。トランジスタ12における損失の大きさは、図6(d)中の斜線を施した領域の面積で表される。図6(b)(d)から分かるように、トランジスタ12で発生する損失は、従来よりも本願発明の方が明らかに小さくなっている。実際に効率を測定すると、従来の昇圧回路の効率は78%であったのに対し、本実施の形態1の昇圧回路8の効率は85%であった。
【0045】
図7は、この実施の形態1の変更例を示す回路ブロック図であって、図3と対比される図である。図7において、この変更例では、抵抗素子13も半導体チップ21に搭載される。この変更例でも、実施の形態1と同じ効果が得られる。
【0046】
また、図8は、この実施の形態1の他の変更例を示す回路ブロック図であって、図3と対比される図である。図8において、この変更例では、抵抗素子13が除去され、NチャネルMOSトランジスタ12のソースが接地電圧GNDのラインに直接接続される。この変更例では、抵抗素子13における損失がなくなるので、昇圧回路8の効率が実施の形態1よりも高くなる。ただし、過電流を検出することはできなくなる。なお、ドライバIC2から過電流検出回路25を除去してもよい。
【0047】
[実施の形態2]
図9は、この発明の実施の形態2による携帯電話機の要部を示す回路ブロック図であって、図3と対比される図である。図9において、この携帯電話機が実施の形態1の携帯電話機と異なる点は、昇圧回路8が昇圧回路30で置換されている点である。昇圧回路30は、昇圧回路8のバッファ15、タイミングコントローラ16およびPチャネルMOSトランジスタ17をダイオード31で置換したものである。ダイオード31のアノードはノードN11に接続され、そのカソードはノードN17に接続される。トランジスタ12,18およびバッファ14は、1つの半導体チップ32に搭載される。
【0048】
PWM信号φPによってトランジスタ12がオン/オフされる。トランジスタ12がオンしている期間は、電源電圧VCCのラインからリアクトル11、トランジスタ12、および抵抗素子13を介して接地電圧GNDのラインに電流が流れ、リアクトル11に電磁エネルギーが蓄えられる。
【0049】
トランジスタ12がオフしている期間は、リアクトル11に蓄えられた電磁エネルギーがダイオード31を介してノードN17に放出され、コンデンサ19が充電される。ノードN17の電圧VPPが目標電圧になるようにPWM信号φPのデューティ比が調整され、昇圧回路8の出力電圧VPが参照電圧VRに一致するようにトランジスタ18が制御される。電圧VPは、画像表示パネル3用の電源電圧VPとなる。
【0050】
この実施の形態2でも、実施の形態1と同じ効果が得られる他、回路構成の簡単化を図ることができる。実際に効率を測定すると、従来の昇圧回路の効率は78%であったのに対し、本実施の形態2の昇圧回路8の効率は82%であった。
【0051】
図10は、この実施の形態2の変更例を示す回路ブロック図であって、図9と対比される図である。図10において、この変更例では、抵抗素子13も半導体チップ32に搭載される。この変更例でも、実施の形態2と同じ効果が得られる。
【0052】
また、図11は、この実施の形態2の他の変更例を示す回路ブロック図であって、図9と対比される図である。図11において、この変更例では、抵抗素子13が除去され、NチャネルMOSトランジスタ12のソースが接地電圧GNDのラインに直接接続される。この変更例では、抵抗素子13における損失がなくなるので、昇圧回路30の効率が実施の形態2よりも高くなる。ただし、過電流を検出することはできなくなる。なお、ドライバIC2から過電流検出回路25を除去してもよい。
【0053】
また、図12は、この実施の形態2のさらに他の変更例を示す回路ブロック図であって、図9と対比される図である。図12において、この変更例では、ダイオード31も半導体チップ32に搭載される。この変更例でも、実施の形態2と同じ効果が得られる。
【0054】
[実施の形態3]
図13は、この発明の実施の形態3による携帯電話機の要部を示す図である。図13において、この携帯電話機では、実施の形態1で示した昇圧回路8または実施の形態2で示した昇圧回路30の他に、電源電圧VCCを昇圧して負の電源電圧VNを発生する昇圧回路40が設けられる。昇圧回路40もプリント基板10に搭載されており、電源電圧VNも画像表示パネル3で使用される。
【0055】
図13において、ドライバIC2と昇圧回路40は、ガラス基板7の表面に形成された複数の透明導電線L11〜L14を介して互いに接続されている。透明導電線L11〜L14の各々は、プリント基板10の金属配線よりもかなり大きな抵抗値を有する。
【0056】
昇圧回路40は、PチャネルMOSトランジスタ41、リアクトル42、バッファ43、ダイオード44、NチャネルMOSトランジスタ45、およびコンデンサ46,47を含む。トランジスタ41,45およびバッファ43は、1つの半導体チップ48に搭載されている。
【0057】
PチャネルMOSトランジスタ41およびリアクトル42は、直流電圧VCCのラインと接地電圧GNDのラインとの間に直列接続される。バッファ43は、ドライバIC2から透明導電線L12を介して与えられるPWM信号φPNをPチャネルMOSトランジスタ41のゲートに伝達する。PWM信号φPNの活性化レベルは「L」レベルであり、非活性化レベルは「H」レベルである。
【0058】
バッファ43は、図4で示したバッファ14と同じ構成である。バッファ43の入力ノードの寄生容量値は、PチャネルMOSトランジスタ41のゲートの寄生容量値よりも小さい。したがって、PチャネルMOSトランジスタ41のゲートにおけるPWM信号φPNのレベル変化の鈍りが抑制され、PチャネルMOSトランジスタ41における損失が低減されて昇圧回路40の高効率化が図られる。
【0059】
ダイオード44のカソードはPチャネルMOSトランジスタ41およびリアクトル42間のノードN41に接続され、そのアノードはコンデンサ46を介して接地電圧GNDのラインに接続される。
【0060】
PWM信号φPNによってトランジスタ41がオン/オフされる。トランジスタ41がオンしている期間は、電源電圧VCCのラインからトランジスタ41およびリアクトル42を介して接地電圧GNDのラインに電流が流れ、リアクトル42に電磁エネルギーが蓄えられる。
【0061】
トランジスタ41がオフしている期間は、リアクトル42に蓄えられた電磁エネルギーにより、コンデンサ46からダイオード44およびリアクトル42を介して接地電圧GNDのラインに電流が流れ、コンデンサ46の端子間電圧(コンデンサ46およびダイオード44間のノードN44の電圧)VNNは負電圧になる。電圧VNNは、透明導電線L11を介してドライバIC2にフィードバックされる。ドライバIC2は、電圧VNNが負の目標電圧になるようにPWM信号φPNのデューティ比を調整する。
【0062】
NチャネルMOSトランジスタ45は、ノードN44と昇圧回路40の出力ノードN45との間に接続される。NチャネルMOSトランジスタ45は、ドライバIC2から透明導電線L13を介してゲートに与えられる制御信号によって制御される。コンデンサ47は、出力ノードN45と接地電圧GNDのラインとの間に接続され、昇圧回路40の出力電圧VNを安定化させる。電源電圧VNは、透明導電線L14を介してドライバIC2にフィードバックされる。
【0063】
次に、ドライバIC2および昇圧回路40の動作について簡単に説明する。CPU1から昇圧動作が指令されると、ドライバIC2はPWM信号φPNを生成する。PWM信号φPNは、バッファ43を介してPチャネルMOSトランジスタ41のゲートに与えられる。
【0064】
PWM信号φPNによってトランジスタ41がオン/オフされる。トランジスタ41がオンしている期間は、電源電圧VCCのラインからトランジスタ41およびリアクトル42を介して接地電圧GNDのラインに電流が流れ、リアクトル42に電磁エネルギーが蓄えられる。
【0065】
トランジスタ41がオフしている期間は、リアクトル11に蓄えられた電磁エネルギーにより、ノードN44からダイオード44およびリアクトル42を介して接地電圧GNDのラインに電流が流出し、コンデンサ46に負の電荷が充電される。ノードN44の電圧VNNが負の目標電圧になるようにPWM信号φPNのデューティ比が調整され、昇圧回路40の出力電圧VNが負の参照電圧VRに一致するようにトランジスタ45が制御される。このようにして、画像表示パネル3用の負の電源電圧VNが生成される。
【0066】
この実施の形態3では、トランジスタ41の前段にバッファ43が設けられ、バッファ43の入力ノードの寄生容量値がトランジスタ41のゲートの寄生容量値よりも小さく設定され、トランジスタ41,45およびバッファ43が1つの半導体チップ48に搭載される。したがって、トランジスタ41のゲートにおけるPWM信号φPNのレベル変化が速やかに行われ、トランジスタ41における損失が低減され、昇圧回路40の高効率化が図られる。
【0067】
なお、この実施の形態3でも、過電流検出用の抵抗素子を電源電圧VCCのラインとトランジスタ41のソースとの間に介挿し、その抵抗素子の端子間電圧が所定のしき値電圧を超えた場合にPWM信号φPNを「H」レベルに固定してトランジスタ41をオフ状態に固定してもよい。その抵抗素子は、半導体チップ48に搭載してもよいし、半導体チップ48と別個に設けてもよい。
【0068】
また、ダイオード44をタイミングコントローラ16、バッファ15、およびNチャネルMOSトランジスタからなる同期整流回路で置換し、その同期整流回路を半導体チップ48に搭載してもよい。
【0069】
[実施の形態4]
図14は、この発明の実施の形態4による携帯電話機の要部を示す図であって、図13と対比される図である。図14において、この携帯電話機では、電源電圧VCCを昇圧して負の電源電圧VNと正の電源電圧VPを発生する昇圧回路50が設けられる。昇圧回路50はプリント基板10に搭載されている。
【0070】
図14において、ドライバIC2と昇圧回路50は、ガラス基板7の表面に形成された複数の透明導電線L11〜L14,L21〜L24を介して互いに接続されている。透明導電線L11〜L14,L21〜L24の各々は、プリント基板10の金属配線よりもかなり大きな抵抗値を有する。
【0071】
昇圧回路50は、昇圧回路40にNチャネルMOSトランジスタ51、バッファ52、ダイオード53、およびコンデンサ55,56を追加したものである。トランジスタ41,45,51,54およびバッファ43,52は、1つの半導体チップ57に搭載されている。
【0072】
PチャネルMOSトランジスタ41、リアクトル42、およびNチャネルMOSトランジスタ51は、直流電圧VCCのラインと接地電圧GNDのラインとの間に直列接続される。バッファ52は、ドライバIC2から透明導電線L22を介して与えられるPWM信号φPをNチャネルMOSトランジスタ51のゲートに伝達する。PWM信号φPの活性化レベルは「H」レベルであり、非活性化レベルは「L」レベルである。
【0073】
バッファ52は、図4で示したバッファ14と同じ構成である。バッファ52の入力ノードの寄生容量値は、NチャネルMOSトランジスタ51のゲートの寄生容量値よりも小さい。したがって、NチャネルMOSトランジスタ51のゲートにおけるPWM信号φPのレベル変化の鈍りが抑制され、NチャネルMOSトランジスタ51における損失が低減されて昇圧回路50の高効率化が図られる。
【0074】
ダイオード53のアノードはリアクトル42およびNチャネルMOSトランジスタ51間のノードN51に接続され、そのカソードはコンデンサ55を介して接地電圧GNDのラインに接続される。
【0075】
正の電源電圧VPを発生する期間は、PWM信号φPNが「L」レベルに固定されるとともに、PWM信号φPによってトランジスタ51がオン/オフされる。トランジスタ51がオンしている期間は、電源電圧VCCのラインからトランジスタ41、リアクトル42およびトランジスタ51を介して接地電圧GNDのラインに電流が流れ、リアクトル42に電磁エネルギーが蓄えられる。
【0076】
トランジスタ51がオフしている期間は、リアクトル42に蓄えられた電磁エネルギーがダイオード53を介してコンデンサ55に放出され、コンデンサ55の端子間電圧(コンデンサ55およびダイオード53間のノードN53の電圧)VPPは正の高電圧になる。高電圧VPPは、透明導電線L21を介してドライバIC2にフィードバックされる。ドライバIC2は、電圧VPPが正の目標電圧になるようにPWM信号φPのデューティ比を調整する。
【0077】
PチャネルMOSトランジスタ54は、ノードN53と昇圧回路50の正側の出力ノードN54との間に接続される。PチャネルMOSトランジスタ54は、ドライバIC2から透明導電線L23を介してゲートに与えられる制御信号によって制御される。コンデンサ56は、出力ノードN54と接地電圧GNDのラインとの間に接続され、昇圧回路50の正の出力電圧VPを安定化させる。電源電圧VPは、透明導電線L24を介してドライバIC2にフィードバックされる。ドライバIC2は、電源電圧VPが参照電圧に一致するようにトランジスタ54を制御する。
【0078】
図15(a)(b)は、この昇圧回路50に供給されるPWM信号φPN,φPを示すタイムチャートである。図15(a)(b)において、正の電源電圧VPと負の電源電圧VNとは、時分割方式により交互に生成される。すなわち、正の電源電圧VPを生成する第1の期間T1では、PWM信号φPNが「L」レベルに固定され、PWM信号φPが所定の周波数で「H」レベルおよび「L」レベルにされる。したがって、第1の期間T1では、トランジスタ41がオン状態に固定され、トランジスタ51が所定の周波数でオン/オフされて正の電源電圧VPが生成される。
【0079】
また、負の電源電圧VNを生成する。第2の期間T2では、PWM信号φPが「H」レベルに固定され、PWM信号φPが所定の周波数で「H」レベルおよび「L」レベルにされる。したがって、第2の期間T2では、トランジスタ51がオン状態に固定され、トランジスタ41が所定の周波数でオン/オフされて負の電源電圧VNが生成される。第1および第2の期間T1,T2は、交互に設定される。
【0080】
この実施の形態4では、トランジスタ41,51の前段にそれぞれバッファ43,52が設けられ、バッファ43,52の入力ノードの寄生容量値がそれぞれトランジスタ41,51のゲートの寄生容量値よりも小さく設定され、トランジスタ41,45,51,54およびバッファ43,52が1つの半導体チップ57に搭載される。したがって、トランジスタ41,51のゲートにおけるPWM信号φPN,φPのレベル変化が速やかに行われ、トランジスタ41,51における損失が低減され、昇圧回路50の高効率化が図られる。
【0081】
なお、この実施の形態4でも、過電流検出用の抵抗素子をトランジスタ51のソースと接地電圧GNDのラインとの間に介挿し、その抵抗素子の端子間電圧が所定のしき値電圧を超えた場合にPWM信号φPN,φPをそれぞれ「H」レベルおよび「L」レベルに固定してトランジスタ41,51をオフ状態に固定してもよい。その抵抗素子は、半導体チップ57に搭載してもよいし、半導体チップ57と別個に設けてもよい。
【0082】
また、ダイオード44をタイミングコントローラ16、バッファ15、およびNチャネルMOSトランジスタからなる同期整流回路で置換し、その同期整流回路を半導体チップ57に搭載してもよい。また、ダイオード53をタイミングコントローラ16、バッファ15、およびPチャネルMOSトランジスタ17からなる同期整流回路で置換し、その同期整流回路を半導体チップ57に搭載してもよい。
【0083】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0084】
1 CPU、2 ドライバIC、3 画像表示パネル、4 画素アレイ、5 ゲート回路、6 マルチプレクサ、7 ガラス基板、8,30,40,50 昇圧回路、9 バッテリ、10 フレキシブルプリント基板、10a コネクタ、11,42 リアクトル、12,45,51 NチャネルMOSトランジスタ、13 抵抗素子、14,15,43,52 バッファ、14a〜14d インバータ、16 タイミングコントローラ、17,18,41,54 PチャネルMOSトランジスタ、19,20,46,47,55,56 コンデンサ、21,32,48,57 半導体チップ、22 アンプ、23 三角波発生回路、24 PWM信号発生回路、25 過電流検出回路、26 出力電圧制御回路、31,44,53 ダイオード、L 透明導電線。
【技術分野】
【0001】
この発明は半導体チップおよびそれを用いた画像表示装置に関し、特に、画像表示装置に含まれる昇圧回路の一部を構成する半導体チップと、それを用いた画像表示装置に関する。
【背景技術】
【0002】
従来より、携帯電話機、ゲーム機、PDA(Personal Digital Assistants)、カーオーディオなどには、液晶表示装置、有機EL(electrolumnescence)ディスプレイなどの画像表示装置が設けられている。このような画像表示装置には、バッテリなどからの直流電源電圧を昇圧して画像表示パネル用の直流電源電圧を発生する昇圧回路が設けられている。昇圧回路としては、リアクトル、トランジスタ、ダイオードなどを備え、トランジスタをオン/オフさせて高い直流電源電圧を発生するものがある(たとえば、特許文献1,2参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2004−361709号公報
【特許文献2】特開2007−147666号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、画像表示装置のうちの画像表示パネルおよび制御回路をガラス基板(透明基板)に搭載し、昇圧回路をガラス基板外に設け、制御回路と昇圧回路をガラス基板上の透明導電線で接続した場合(図1参照)、昇圧回路のトランジスタのゲートにおいて制御信号のレベル変化が鈍り、昇圧回路の効率が低くなると言う問題があった。
【0005】
それゆえに、この発明の主たる目的は、画像表示装置の昇圧回路の高効率化を図ることが可能な半導体チップと、それを用いた画像表示装置を提供することである。
【課題を解決するための手段】
【0006】
この発明に係る半導体チップは、透明基板の表面に形成されて第1の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて制御信号によって制御され、第2の電源電圧を昇圧して第1の電源電圧を発生する昇圧回路と、透明基板に搭載され、第1の電源電圧が予め定められた目標電圧になるように制御信号を生成し、生成した制御信号を透明基板の表面に形成された透明導電線を介して昇圧回路に与える制御回路とを備えた画像表示装置において、昇圧回路の一部を構成する半導体チップである。昇圧回路は、リアクトルと、第2の電源電圧のラインと基準電圧のラインとの間にリアクトルと直列接続された第1のトランジスタと、制御回路から透明導電線を介して供給される制御信号を第1のトランジスタのゲートに伝達させるバッファと、リアクトルおよび第1のトランジスタ間の第1のノードと第1の電源電圧を出力するための第2のノードとの間に接続された整流回路とを含む。バッファの入力ノードの寄生容量値は第1のトランジスタのゲートの寄生容量値よりも小さい。半導体チップは、少なくとも第1のトランジスタおよびバッファを含む。
【0007】
好ましくは、整流回路は、第1および第2のノード間に接続され、第1のトランジスタが非導通にされている期間内に導通するスイッチング素子を含む。
【0008】
また好ましくは、半導体チップはスイッチング素子も含む。
また好ましくは、整流回路は、第1および第2のノード間に接続されたダイオードを含む。
【0009】
また好ましくは、半導体チップはダイオードも含む。
また好ましくは、昇圧回路は、さらに、第2の電源電圧のラインと基準電圧のラインとの間にリアクトルおよび第1のトランジスタと直列接続された抵抗素子を含む。制御回路は、さらに、抵抗素子の端子間電圧が予め定められたしきい値電圧を超えた場合は第1のトランジスタを非導通状態に固定する。
【0010】
また好ましくは、半導体チップは抵抗素子も含む。
また好ましくは、昇圧回路は、さらに、第1の電極が第2のノードに接続され、第2の電極が画像表示回路に接続された第2のトランジスタを含む。制御回路は、さらに、第2のトランジスタの第2の電極が予め定められた参照電圧になるように第2のトランジスタを制御する。
【0011】
また好ましくは、半導体チップは第2のトランジスタも含む。
また好ましくは、バッファは、直列接続された偶数段のインバータを含む。最終段のインバータの電流駆動能力は初段のインバータの電流駆動能力よりも大きい。
【0012】
また、この発明に係る画像表示装置は、上記半導体チップを備える。
また、この発明に係る他の画像表示装置は、透明基板の表面に形成されて第1の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて制御信号によって制御され、第2の電源電圧を昇圧して第1の電源電圧を発生する昇圧回路と、透明基板に搭載され、第1の電源電圧が予め定められた目標電圧になるように制御信号を生成し、生成した制御信号を透明基板の表面に形成された透明導電線を介して昇圧回路に与える制御回路とを備えたものである。昇圧回路は、リアクトルと、第2の電源電圧のラインと基準電圧のラインとの間にリアクトルと直列接続されたトランジスタと、制御回路から透明導電線を介して供給される制御信号をトランジスタのゲートに伝達させるバッファと、リアクトルおよびトランジスタ間の第1のノードと第1の電源電圧を出力するための第2のノードとの間に接続された整流回路とを含む。バッファの入力ノードの寄生容量値はトランジスタのゲートの寄生容量値よりも小さい。
【0013】
好ましくは、少なくともトランジスタおよびバッファは1つの半導体チップに搭載されている。
【0014】
また、この発明に係るさらに他の画像表示装置は、透明基板の表面に形成されて負の第1の電源電圧と正の第2の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて第1および第2の制御信号によって制御され、正の第3の電源電圧を昇圧して第1および第2の電源電圧を発生する昇圧回路と、透明基板に搭載され、第1の電源電圧が予め定められた第1の目標電圧になるように第1の制御信号を生成するとともに、第2の電源電圧が予め定められた第2の目標電圧になるように第2の制御信号を生成し、生成した第1および第2の制御信号をそれぞれ透明基板の表面に形成された第1および第2の透明導電線を介して昇圧回路に与える制御回路とを備えたものである。昇圧回路は、第3の電源電圧のラインと第1のノードとの間に接続された第1のトランジスタと、制御回路から第1の透明導電線を介して供給される第1の制御信号を第1のトランジスタのゲートに伝達させる第1のバッファと、第1のノードと第1の電源電圧を出力するための第2のノードとの間に接続され、第2のノードから第1のノードに電流を流す第1の整流回路と、第1のノードと第3のノードとの間に接続されたリアクトルと、第3のノードと基準電圧のラインとの間に接続された第2のトランジスタと、制御回路から第2の透明導電線を介して供給される第2の制御信号を第2のトランジスタのゲートに伝達させる第2のバッファと、第3のノードと第2の電源電圧を出力するための第4のノードとの間に接続され、第3のノードから第4のノードに電流を流す第2の整流回路とを含む。第1および第2のバッファの入力ノードの寄生容量値は、それぞれ第1および第2のトランジスタのゲートの寄生容量値よりも小さい。
【0015】
好ましくは、少なくとも第1および第2のトランジスタと第1および第2のバッファは1つの半導体チップに搭載されている。
【発明の効果】
【0016】
以上のように、この発明に係る半導体チップおよび画像表示装置では、昇圧回路のトランジスタの前段にバッファが設けられ、バッファの入力ノードの寄生容量値はトランジスタのゲートの寄生容量値よりも小さい。したがって、トランジスタのゲートにおける制御信号のレベル変化の鈍りを抑制することができ、昇圧回路の高効率化を図ることができる。
【図面の簡単な説明】
【0017】
【図1】この発明の実施の形態1による携帯電話機の要部を示すブロック図である。
【図2】図1に示した携帯電話機に用いられる画像表示モジュールの構成を示す図である。
【図3】図1に示したドライバICの要部および昇圧回路の構成を示す回路ブロック図である。
【図4】図3に示したバッファの構成を模式的に示す図である。
【図5】図3に示したタイミングコントローラの動作を示すタイムチャートである。
【図6】実施の形態1の効果を説明するためのタイムチャートである。
【図7】実施の形態1の変更例を示す回路ブロック図である。
【図8】実施の形態1の他の変更例を示す回路ブロック図である。
【図9】この発明の実施の形態2による携帯電話機の要部を示すブロック図である。
【図10】実施の形態2の変更例を示す回路ブロック図である。
【図11】実施の形態2の他の変更例を示す回路ブロック図である。
【図12】実施の形態2のさらに他の変更例を示す回路ブロック図である。
【図13】この発明の実施の形態3による携帯電話機の要部を示すブロック図である。
【図14】この発明の実施の形態4による携帯電話機の要部を示すブロック図である。
【図15】図14に示したPWM信号φPN,φPを示すタイムチャートである。
【発明を実施するための形態】
【0018】
[実施の形態1]
本発明の実施の形態1による携帯電話機は、図1に示すように、CPU(Central Processing Unit:中央処理装置)1、ドライバIC(Integrated Circuit)2、画像表示パネル3、昇圧回路8、およびバッテリ9を備える。画像表示パネル3は長方形のガラス基板7の表面に形成され、ドライバIC2はガラス基板7の一端部に搭載され、CPU1、昇圧回路8、およびバッテリ9はガラス基板7外に設けられている。
【0019】
CPU1は、携帯電話機の使用者の操作などに従って、制御信号および表示データをドライバIC2に与える。ドライバIC2は、CPU1からの制御信号に従って、画像表示パネル3および昇圧回路8を制御するとともに、画像表示パネル3に表示データを与える。
【0020】
画像表示パネル3は、複数行複数列に配置された複数の画素を含む画素アレイ4と、画素アレイ4の複数行を順次指定するゲート回路5と、ドライバIC2からの表示データをゲート回路5によって指定された行の各画素に与えるマルチプレクサ6とを含む。画像表示パネル3は、たとえば有機ELパネルである。昇圧回路8は、ドライバIC2によって制御され、バッテリ9からの直流電源電圧VCCを昇圧して画像表示パネル3用の直流電源電圧VPを生成する。
【0021】
図2は、この携帯電話機に用いられる画像表示モジュールの構成を示す図である。図2において、ガラス基板7の一端部にフレキシブルプリント基板10が接続されている。プリント基板10の一方端部には昇圧回路8が搭載され、プリント基板10の他方端部にはコネクタ10aが設けられている。コネクタ10aは、CPU1およびバッテリ9に接続される。
【0022】
画像表示パネル3は、長方形のガラス基板7の表面に形成されている。ガラス基板7の表面には、複数の透明電極、複数の透明導電線、複数のTFT(Thin Film Transistor)などが形成されている。透明電極および透明導電線は、たとえばITO(Indium Tin Oxide:酸化インジウムスズ)によって形成されている。
【0023】
ドライバIC2は、ガラス基板7の1つの短辺に沿ってガラス基板7に搭載されており、ガラス基板7の表面の複数の透明導電線を介して画像表示パネル3に接続される。また、ドライバIC2は、ガラス基板7の表面の複数の透明導電線とプリント基板10の複数の金属配線を介してCPU1および昇圧回路8に接続される。
【0024】
図3は、ドライバIC2の要部および昇圧回路8の構成を示す回路ブロック図である。図3において、ドライバIC2と昇圧回路8は、ガラス基板7の表面に形成された複数の透明導電線L1〜L6を介して互いに接続されている。透明導電線L1〜L6の各々は、プリント基板10の金属配線よりもかなり大きな抵抗値を有する。
【0025】
昇圧回路8は、リアクトル11、NチャネルMOSトランジスタ12、抵抗素子13、バッファ14,15、タイミングコントローラ16、PチャネルMOSトランジスタ17,18、およびコンデンサ19,20を含む。トランジスタ12,17,18、バッファ14,15、およびタイミングコントローラ16は、1つの半導体チップ21に搭載されている。
【0026】
リアクトル11、NチャネルMOSトランジスタ12、および抵抗素子13は、直流電源電圧VCCのラインと接地電圧GNDのラインとの間に直列接続される。抵抗素子13の端子間電圧は、透明導電線L3,L4を介してドライバIC2に与えられる。バッファ14は、ドライバIC2から透明導電線L2を介して与えられるPWM(Pulse Width Modulation)信号φPをNチャネルMOSトランジスタ12のゲートに伝達する。
【0027】
バッファ14は、図4に示すように、直列接続された偶数段(図4では4段)のインバータ14a〜14dを含む。インバータ14a〜14dの各々のシンボルの大きさは、そのサイズを示している。インバータ14a〜14cのサイズ、すなわち電流駆動能力は、それぞれインバータ14b〜14dよりも小さい。インバータ14a〜14cの入力ノードの寄生容量値は、それぞれインバータ14b〜14dの入力ノードの寄生容量値よりも小さい。また、インバータ14aの入力ノードの寄生容量値は、NチャネルMOSトランジスタ12のゲートの寄生容量値よりも小さい。これにより、NチャネルMOSトランジスタ12のゲートにおけるPWM信号φPのレベル変化の鈍りが抑制され、NチャネルMOSトランジスタ12における損失が低減される。
【0028】
PチャネルMOSトランジスタ17,18は、リアクトル11およびNチャネルMOSトランジスタ12間のノードN11と昇圧回路8の出力ノードN18との間に直列接続される。タイミングコントローラ16は、バッファ14の出力信号に同期した同期信号φSを生成する。同期信号φSは、バッファ15を介してPチャネルMOSトランジスタ17のゲートに与えられる。
【0029】
同期信号φSは、図5(a)(b)に示すように、PWM信号φPが「H」レベルの期間は「H」レベルになり、PWM信号φPが「L」レベルの期間内に「L」レベルになる信号である。すなわち、PWM信号φPが「H」レベルから「L」レベルに立ち下げられた後に同期信号φSが「H」レベルから「L」レベルに立ち下げられ、同期信号φSが「L」レベルから「H」レベルに立ち上げられた後にPWM信号φPが「L」レベルから「H」レベルに立ち上げられる。
【0030】
したがって、NチャネルMOSトランジスタ12がオンしている期間はPチャネルMOSトランジスタ17がオフし、リアクトル11に電磁エネルギーが蓄えられる。NチャネルMOSトランジスタ12がオフしてPチャネルMOSトランジスタ17がオンすると、リアクトル11に蓄えられた電磁エネルギーがPチャネルMOSトランジスタ17を介してノードN17に出力される。ノードN17の電圧VPPは、電源電圧VCCにリアクトル11の端子間電圧を加算した電圧になる。
【0031】
コンデンサ19は、ノードN17と接地電圧GNDのラインとの間に接続され、ノードN17の電圧を平滑化させる。ノードN17の電圧VPPは、透明導電線L1を介してドライバIC2にフィードバックされる。
【0032】
PチャネルMOSトランジスタ18は、ドライバIC2から透明導電線L5を介してゲートに与えられる制御信号によって制御される。コンデンサ20は、出力ノードN18と接地電圧GNDのラインとの間に接続され、昇圧回路8の出力電圧VPを安定化させる。電源電圧VPは、透明導電線L6を介してドライバIC2にフィードバックされる。
【0033】
ドライバIC2は、アンプ22、三角波発生回路23、PWM信号発生回路24、過電流検出回路25、および出力電圧制御回路26を含む。アンプ22は、昇圧回路8から透明導電線L1を介して与えられるノードN17の電圧VPPを増幅する。三角波発生回路23は、所定の振幅および所定の周波数を有する三角波信号を発生する。PWM信号発生回路24は、アンプ22の出力電圧と、三角波発生回路23からの三角波信号のレベルとを比較し、比較結果に基づいて、所定周波数および所定デューティ比を有するPWM信号φPを生成する。
【0034】
PWM信号φPの活性化レベルは「H」レベルであり、その非活性化レベルは「L」レベルである。電圧VPPが目標電圧よりも低い場合はPWM信号φPのデューティ比が大きくなり、電圧VPPが目標電圧よりも高い場合はPWM信号φPのデューティ比が小さくなる。このため、電圧VPPは、目標電圧に一致する。
【0035】
過電流検出回路25は、昇圧回路8から透明導電線L3,L4を介して与えられる抵抗素子13の端子間電圧をモニタする。何らかの原因でNチャネルMOSトランジスタ12に過電流が流れ、抵抗素子13の端子間電圧が所定のしきい値電圧を超えた場合、過電流検出回路25はPWM信号発生回路24を非活性化させる。これにより、PWM信号φPは「L」レベルに固定され、NチャネルMOSトランジスタ12がオフ状態に固定され、昇圧動作が停止される。出力電圧制御回路26は、昇圧回路8の出力電圧VPが参照電圧VRに一致するように、PチャネルMOSトランジスタ18を制御する。
【0036】
次に、ドライバIC2および昇圧回路8の動作について簡単に説明する。CPU1から昇圧動作が指令されると、ドライバIC2はPWM信号φPを生成する。PWM信号φPは、バッファ14を介してNチャネルMOSトランジスタ12のゲートに与えられるとともに、タイミングコントローラ16に与えられる。タイミングコントローラ16は、PWM信号φPに同期した同期信号φSを生成する。同期信号φSは、バッファ15を介してPチャネルMOSトランジスタ17にゲートに与えられる。
【0037】
PWM信号φPおよび同期信号φSによってトランジスタ12と17が交互にオンされる。トランジスタ12がオンしてトランジスタ17がオフしている期間は、電源電圧VCCのラインからリアクトル11、トランジスタ12、および抵抗素子13を介して接地電圧GNDのラインに電流が流れ、リアクトル11に電磁エネルギーが蓄えられる。
【0038】
トランジスタ12がオフしてトランジスタ17がオンしている期間は、リアクトル11に蓄えられた電磁エネルギーがトランジスタ17を介してノードN17に放出され、コンデンサ19が充電される。ノードN17の電圧VPPが目標電圧になるようにPWM信号φPのデューティ比が調整され、昇圧回路8の出力電圧VPが参照電圧VRに一致するようにトランジスタ18が制御される。このようにして、画像表示パネル3用の電源電圧VPが生成される。
【0039】
図6(a)〜(d)は、本実施の形態の効果を模式的に示すタイムチャートである。図6(a)の信号φP0は、PWM信号発生回路24の出力ノードにおけるPWM信号を示している。信号φP0は、時刻t0において「L」レベルから「H」レベルに立ち上げられ、時刻t5において「H」レベルから「L」レベルに立ち下げられる。
【0040】
図6(b)の信号φPG1は、従来の昇圧回路のNチャネルMOSトランジスタ12のゲートにおけるPWM信号を示している。従来の昇圧回路では、バッファ14は設けられておらず、PWM信号発生回路24の出力ノードとNチャネルMOSトランジスタ12のゲートは透明導電線L2によって接続されていた。透明導電線L2は高い抵抗値を有し、トランジスタ12のゲートの寄生容量値が大きいので、トランジスタ12のゲートを充放電するための時間が長くなり、信号φPG1のレベル変化が鈍っていた。
【0041】
図6(b)では、信号φPG1のレベルは時刻t0から上昇して時刻t4で「H」レベルになり、時刻t5から下降して時刻t9で「L」レベルになる。時刻t0〜t4,t5〜t9では、トランジスタ12の抵抗値がオン抵抗値とオフ抵抗値の間の値になり、トランジスタ12で損失が発生する。トランジスタ12における損失の大きさは、図6(b)中の斜線を施した領域の面積で表される。
【0042】
図6(c)の信号φPBは、バッファ14の入力ノードにおけるPWM信号を示している。本願の昇圧回路8では、バッファ14が設けられており、バッファ14の入力ノードの寄生容量値がトランジスタ12のゲートの寄生容量値よりも小さく設定されている。このため、信号φPBのレベル変化は、信号φPG1のレベル変化よりも速くなる。図6(c)では、信号φPBのレベルは時刻t0から上昇して時刻t3で「H」レベルになり、時刻t5から下降して時刻t7で「L」レベルになる。
【0043】
図6(d)の信号φPG2は、本実施の形態1のNチャネルMOSトランジスタ12のゲートにおけるPWM信号を示している。図6(c)の信号φPBがバッファ14のしきい値電圧VTHを超えると信号φPG2はバッファ14によって速やかに「L」レベルから「H」レベルに立ち上げられ、信号φPBがバッファ14のしきい値電圧VTHよりも低下すると信号φPG2はバッファ14によって速やかに「H」レベルから「L」レベルに立ち下げられる。
【0044】
図6(d)では、信号φPG2のレベルは時刻t1から上昇して時刻t2で「H」レベルになり、時刻t6から下降して時刻t8で「L」レベルになる。時刻t1〜t2,t6〜t8では、トランジスタ12の抵抗値がオン抵抗値とオフ抵抗値の間の値になり、トランジスタ12で損失が発生する。トランジスタ12における損失の大きさは、図6(d)中の斜線を施した領域の面積で表される。図6(b)(d)から分かるように、トランジスタ12で発生する損失は、従来よりも本願発明の方が明らかに小さくなっている。実際に効率を測定すると、従来の昇圧回路の効率は78%であったのに対し、本実施の形態1の昇圧回路8の効率は85%であった。
【0045】
図7は、この実施の形態1の変更例を示す回路ブロック図であって、図3と対比される図である。図7において、この変更例では、抵抗素子13も半導体チップ21に搭載される。この変更例でも、実施の形態1と同じ効果が得られる。
【0046】
また、図8は、この実施の形態1の他の変更例を示す回路ブロック図であって、図3と対比される図である。図8において、この変更例では、抵抗素子13が除去され、NチャネルMOSトランジスタ12のソースが接地電圧GNDのラインに直接接続される。この変更例では、抵抗素子13における損失がなくなるので、昇圧回路8の効率が実施の形態1よりも高くなる。ただし、過電流を検出することはできなくなる。なお、ドライバIC2から過電流検出回路25を除去してもよい。
【0047】
[実施の形態2]
図9は、この発明の実施の形態2による携帯電話機の要部を示す回路ブロック図であって、図3と対比される図である。図9において、この携帯電話機が実施の形態1の携帯電話機と異なる点は、昇圧回路8が昇圧回路30で置換されている点である。昇圧回路30は、昇圧回路8のバッファ15、タイミングコントローラ16およびPチャネルMOSトランジスタ17をダイオード31で置換したものである。ダイオード31のアノードはノードN11に接続され、そのカソードはノードN17に接続される。トランジスタ12,18およびバッファ14は、1つの半導体チップ32に搭載される。
【0048】
PWM信号φPによってトランジスタ12がオン/オフされる。トランジスタ12がオンしている期間は、電源電圧VCCのラインからリアクトル11、トランジスタ12、および抵抗素子13を介して接地電圧GNDのラインに電流が流れ、リアクトル11に電磁エネルギーが蓄えられる。
【0049】
トランジスタ12がオフしている期間は、リアクトル11に蓄えられた電磁エネルギーがダイオード31を介してノードN17に放出され、コンデンサ19が充電される。ノードN17の電圧VPPが目標電圧になるようにPWM信号φPのデューティ比が調整され、昇圧回路8の出力電圧VPが参照電圧VRに一致するようにトランジスタ18が制御される。電圧VPは、画像表示パネル3用の電源電圧VPとなる。
【0050】
この実施の形態2でも、実施の形態1と同じ効果が得られる他、回路構成の簡単化を図ることができる。実際に効率を測定すると、従来の昇圧回路の効率は78%であったのに対し、本実施の形態2の昇圧回路8の効率は82%であった。
【0051】
図10は、この実施の形態2の変更例を示す回路ブロック図であって、図9と対比される図である。図10において、この変更例では、抵抗素子13も半導体チップ32に搭載される。この変更例でも、実施の形態2と同じ効果が得られる。
【0052】
また、図11は、この実施の形態2の他の変更例を示す回路ブロック図であって、図9と対比される図である。図11において、この変更例では、抵抗素子13が除去され、NチャネルMOSトランジスタ12のソースが接地電圧GNDのラインに直接接続される。この変更例では、抵抗素子13における損失がなくなるので、昇圧回路30の効率が実施の形態2よりも高くなる。ただし、過電流を検出することはできなくなる。なお、ドライバIC2から過電流検出回路25を除去してもよい。
【0053】
また、図12は、この実施の形態2のさらに他の変更例を示す回路ブロック図であって、図9と対比される図である。図12において、この変更例では、ダイオード31も半導体チップ32に搭載される。この変更例でも、実施の形態2と同じ効果が得られる。
【0054】
[実施の形態3]
図13は、この発明の実施の形態3による携帯電話機の要部を示す図である。図13において、この携帯電話機では、実施の形態1で示した昇圧回路8または実施の形態2で示した昇圧回路30の他に、電源電圧VCCを昇圧して負の電源電圧VNを発生する昇圧回路40が設けられる。昇圧回路40もプリント基板10に搭載されており、電源電圧VNも画像表示パネル3で使用される。
【0055】
図13において、ドライバIC2と昇圧回路40は、ガラス基板7の表面に形成された複数の透明導電線L11〜L14を介して互いに接続されている。透明導電線L11〜L14の各々は、プリント基板10の金属配線よりもかなり大きな抵抗値を有する。
【0056】
昇圧回路40は、PチャネルMOSトランジスタ41、リアクトル42、バッファ43、ダイオード44、NチャネルMOSトランジスタ45、およびコンデンサ46,47を含む。トランジスタ41,45およびバッファ43は、1つの半導体チップ48に搭載されている。
【0057】
PチャネルMOSトランジスタ41およびリアクトル42は、直流電圧VCCのラインと接地電圧GNDのラインとの間に直列接続される。バッファ43は、ドライバIC2から透明導電線L12を介して与えられるPWM信号φPNをPチャネルMOSトランジスタ41のゲートに伝達する。PWM信号φPNの活性化レベルは「L」レベルであり、非活性化レベルは「H」レベルである。
【0058】
バッファ43は、図4で示したバッファ14と同じ構成である。バッファ43の入力ノードの寄生容量値は、PチャネルMOSトランジスタ41のゲートの寄生容量値よりも小さい。したがって、PチャネルMOSトランジスタ41のゲートにおけるPWM信号φPNのレベル変化の鈍りが抑制され、PチャネルMOSトランジスタ41における損失が低減されて昇圧回路40の高効率化が図られる。
【0059】
ダイオード44のカソードはPチャネルMOSトランジスタ41およびリアクトル42間のノードN41に接続され、そのアノードはコンデンサ46を介して接地電圧GNDのラインに接続される。
【0060】
PWM信号φPNによってトランジスタ41がオン/オフされる。トランジスタ41がオンしている期間は、電源電圧VCCのラインからトランジスタ41およびリアクトル42を介して接地電圧GNDのラインに電流が流れ、リアクトル42に電磁エネルギーが蓄えられる。
【0061】
トランジスタ41がオフしている期間は、リアクトル42に蓄えられた電磁エネルギーにより、コンデンサ46からダイオード44およびリアクトル42を介して接地電圧GNDのラインに電流が流れ、コンデンサ46の端子間電圧(コンデンサ46およびダイオード44間のノードN44の電圧)VNNは負電圧になる。電圧VNNは、透明導電線L11を介してドライバIC2にフィードバックされる。ドライバIC2は、電圧VNNが負の目標電圧になるようにPWM信号φPNのデューティ比を調整する。
【0062】
NチャネルMOSトランジスタ45は、ノードN44と昇圧回路40の出力ノードN45との間に接続される。NチャネルMOSトランジスタ45は、ドライバIC2から透明導電線L13を介してゲートに与えられる制御信号によって制御される。コンデンサ47は、出力ノードN45と接地電圧GNDのラインとの間に接続され、昇圧回路40の出力電圧VNを安定化させる。電源電圧VNは、透明導電線L14を介してドライバIC2にフィードバックされる。
【0063】
次に、ドライバIC2および昇圧回路40の動作について簡単に説明する。CPU1から昇圧動作が指令されると、ドライバIC2はPWM信号φPNを生成する。PWM信号φPNは、バッファ43を介してPチャネルMOSトランジスタ41のゲートに与えられる。
【0064】
PWM信号φPNによってトランジスタ41がオン/オフされる。トランジスタ41がオンしている期間は、電源電圧VCCのラインからトランジスタ41およびリアクトル42を介して接地電圧GNDのラインに電流が流れ、リアクトル42に電磁エネルギーが蓄えられる。
【0065】
トランジスタ41がオフしている期間は、リアクトル11に蓄えられた電磁エネルギーにより、ノードN44からダイオード44およびリアクトル42を介して接地電圧GNDのラインに電流が流出し、コンデンサ46に負の電荷が充電される。ノードN44の電圧VNNが負の目標電圧になるようにPWM信号φPNのデューティ比が調整され、昇圧回路40の出力電圧VNが負の参照電圧VRに一致するようにトランジスタ45が制御される。このようにして、画像表示パネル3用の負の電源電圧VNが生成される。
【0066】
この実施の形態3では、トランジスタ41の前段にバッファ43が設けられ、バッファ43の入力ノードの寄生容量値がトランジスタ41のゲートの寄生容量値よりも小さく設定され、トランジスタ41,45およびバッファ43が1つの半導体チップ48に搭載される。したがって、トランジスタ41のゲートにおけるPWM信号φPNのレベル変化が速やかに行われ、トランジスタ41における損失が低減され、昇圧回路40の高効率化が図られる。
【0067】
なお、この実施の形態3でも、過電流検出用の抵抗素子を電源電圧VCCのラインとトランジスタ41のソースとの間に介挿し、その抵抗素子の端子間電圧が所定のしき値電圧を超えた場合にPWM信号φPNを「H」レベルに固定してトランジスタ41をオフ状態に固定してもよい。その抵抗素子は、半導体チップ48に搭載してもよいし、半導体チップ48と別個に設けてもよい。
【0068】
また、ダイオード44をタイミングコントローラ16、バッファ15、およびNチャネルMOSトランジスタからなる同期整流回路で置換し、その同期整流回路を半導体チップ48に搭載してもよい。
【0069】
[実施の形態4]
図14は、この発明の実施の形態4による携帯電話機の要部を示す図であって、図13と対比される図である。図14において、この携帯電話機では、電源電圧VCCを昇圧して負の電源電圧VNと正の電源電圧VPを発生する昇圧回路50が設けられる。昇圧回路50はプリント基板10に搭載されている。
【0070】
図14において、ドライバIC2と昇圧回路50は、ガラス基板7の表面に形成された複数の透明導電線L11〜L14,L21〜L24を介して互いに接続されている。透明導電線L11〜L14,L21〜L24の各々は、プリント基板10の金属配線よりもかなり大きな抵抗値を有する。
【0071】
昇圧回路50は、昇圧回路40にNチャネルMOSトランジスタ51、バッファ52、ダイオード53、およびコンデンサ55,56を追加したものである。トランジスタ41,45,51,54およびバッファ43,52は、1つの半導体チップ57に搭載されている。
【0072】
PチャネルMOSトランジスタ41、リアクトル42、およびNチャネルMOSトランジスタ51は、直流電圧VCCのラインと接地電圧GNDのラインとの間に直列接続される。バッファ52は、ドライバIC2から透明導電線L22を介して与えられるPWM信号φPをNチャネルMOSトランジスタ51のゲートに伝達する。PWM信号φPの活性化レベルは「H」レベルであり、非活性化レベルは「L」レベルである。
【0073】
バッファ52は、図4で示したバッファ14と同じ構成である。バッファ52の入力ノードの寄生容量値は、NチャネルMOSトランジスタ51のゲートの寄生容量値よりも小さい。したがって、NチャネルMOSトランジスタ51のゲートにおけるPWM信号φPのレベル変化の鈍りが抑制され、NチャネルMOSトランジスタ51における損失が低減されて昇圧回路50の高効率化が図られる。
【0074】
ダイオード53のアノードはリアクトル42およびNチャネルMOSトランジスタ51間のノードN51に接続され、そのカソードはコンデンサ55を介して接地電圧GNDのラインに接続される。
【0075】
正の電源電圧VPを発生する期間は、PWM信号φPNが「L」レベルに固定されるとともに、PWM信号φPによってトランジスタ51がオン/オフされる。トランジスタ51がオンしている期間は、電源電圧VCCのラインからトランジスタ41、リアクトル42およびトランジスタ51を介して接地電圧GNDのラインに電流が流れ、リアクトル42に電磁エネルギーが蓄えられる。
【0076】
トランジスタ51がオフしている期間は、リアクトル42に蓄えられた電磁エネルギーがダイオード53を介してコンデンサ55に放出され、コンデンサ55の端子間電圧(コンデンサ55およびダイオード53間のノードN53の電圧)VPPは正の高電圧になる。高電圧VPPは、透明導電線L21を介してドライバIC2にフィードバックされる。ドライバIC2は、電圧VPPが正の目標電圧になるようにPWM信号φPのデューティ比を調整する。
【0077】
PチャネルMOSトランジスタ54は、ノードN53と昇圧回路50の正側の出力ノードN54との間に接続される。PチャネルMOSトランジスタ54は、ドライバIC2から透明導電線L23を介してゲートに与えられる制御信号によって制御される。コンデンサ56は、出力ノードN54と接地電圧GNDのラインとの間に接続され、昇圧回路50の正の出力電圧VPを安定化させる。電源電圧VPは、透明導電線L24を介してドライバIC2にフィードバックされる。ドライバIC2は、電源電圧VPが参照電圧に一致するようにトランジスタ54を制御する。
【0078】
図15(a)(b)は、この昇圧回路50に供給されるPWM信号φPN,φPを示すタイムチャートである。図15(a)(b)において、正の電源電圧VPと負の電源電圧VNとは、時分割方式により交互に生成される。すなわち、正の電源電圧VPを生成する第1の期間T1では、PWM信号φPNが「L」レベルに固定され、PWM信号φPが所定の周波数で「H」レベルおよび「L」レベルにされる。したがって、第1の期間T1では、トランジスタ41がオン状態に固定され、トランジスタ51が所定の周波数でオン/オフされて正の電源電圧VPが生成される。
【0079】
また、負の電源電圧VNを生成する。第2の期間T2では、PWM信号φPが「H」レベルに固定され、PWM信号φPが所定の周波数で「H」レベルおよび「L」レベルにされる。したがって、第2の期間T2では、トランジスタ51がオン状態に固定され、トランジスタ41が所定の周波数でオン/オフされて負の電源電圧VNが生成される。第1および第2の期間T1,T2は、交互に設定される。
【0080】
この実施の形態4では、トランジスタ41,51の前段にそれぞれバッファ43,52が設けられ、バッファ43,52の入力ノードの寄生容量値がそれぞれトランジスタ41,51のゲートの寄生容量値よりも小さく設定され、トランジスタ41,45,51,54およびバッファ43,52が1つの半導体チップ57に搭載される。したがって、トランジスタ41,51のゲートにおけるPWM信号φPN,φPのレベル変化が速やかに行われ、トランジスタ41,51における損失が低減され、昇圧回路50の高効率化が図られる。
【0081】
なお、この実施の形態4でも、過電流検出用の抵抗素子をトランジスタ51のソースと接地電圧GNDのラインとの間に介挿し、その抵抗素子の端子間電圧が所定のしき値電圧を超えた場合にPWM信号φPN,φPをそれぞれ「H」レベルおよび「L」レベルに固定してトランジスタ41,51をオフ状態に固定してもよい。その抵抗素子は、半導体チップ57に搭載してもよいし、半導体チップ57と別個に設けてもよい。
【0082】
また、ダイオード44をタイミングコントローラ16、バッファ15、およびNチャネルMOSトランジスタからなる同期整流回路で置換し、その同期整流回路を半導体チップ57に搭載してもよい。また、ダイオード53をタイミングコントローラ16、バッファ15、およびPチャネルMOSトランジスタ17からなる同期整流回路で置換し、その同期整流回路を半導体チップ57に搭載してもよい。
【0083】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0084】
1 CPU、2 ドライバIC、3 画像表示パネル、4 画素アレイ、5 ゲート回路、6 マルチプレクサ、7 ガラス基板、8,30,40,50 昇圧回路、9 バッテリ、10 フレキシブルプリント基板、10a コネクタ、11,42 リアクトル、12,45,51 NチャネルMOSトランジスタ、13 抵抗素子、14,15,43,52 バッファ、14a〜14d インバータ、16 タイミングコントローラ、17,18,41,54 PチャネルMOSトランジスタ、19,20,46,47,55,56 コンデンサ、21,32,48,57 半導体チップ、22 アンプ、23 三角波発生回路、24 PWM信号発生回路、25 過電流検出回路、26 出力電圧制御回路、31,44,53 ダイオード、L 透明導電線。
【特許請求の範囲】
【請求項1】
透明基板の表面に形成されて第1の電源電圧によって駆動され、画像を表示する画像表示回路と、
前記透明基板外に設けられて制御信号によって制御され、第2の電源電圧を昇圧して前記第1の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第1の電源電圧が予め定められた目標電圧になるように前記制御信号を生成し、生成した前記制御信号を前記透明基板の表面に形成された透明導電線を介して前記昇圧回路に与える制御回路とを備えた画像表示装置において、前記昇圧回路の一部を構成する半導体チップであって、
前記昇圧回路は、
リアクトルと、
前記第2の電源電圧のラインと基準電圧のラインとの間に前記リアクトルと直列接続された第1のトランジスタと、
前記制御回路から前記透明導電線を介して供給される前記制御信号を前記第1のトランジスタのゲートに伝達させるバッファと、
前記リアクトルおよび前記第1のトランジスタ間の第1のノードと前記第1の電源電圧を出力するための第2のノードとの間に接続された整流回路とを含み、
前記バッファの入力ノードの寄生容量値は前記第1のトランジスタのゲートの寄生容量値よりも小さく、
前記半導体チップは、少なくとも前記第1のトランジスタおよび前記バッファを含む、半導体チップ。
【請求項2】
前記整流回路は、前記第1および第2のノード間に接続され、前記第1のトランジスタが非導通にされている期間内に導通するスイッチング素子を含む、請求項1に記載の半導体チップ。
【請求項3】
前記半導体チップは前記スイッチング素子も含む、請求項2に記載の半導体チップ。
【請求項4】
前記整流回路は、前記第1および第2のノード間に接続されたダイオードを含む、請求項1に記載の半導体チップ。
【請求項5】
前記半導体チップは前記ダイオードも含む、請求項4に記載の半導体チップ。
【請求項6】
前記昇圧回路は、さらに、前記第2の電源電圧のラインと前記基準電圧のラインとの間に前記リアクトルおよび前記第1のトランジスタと直列接続された抵抗素子を含み、
前記制御回路は、さらに、前記抵抗素子の端子間電圧が予め定められたしきい値電圧を超えた場合は前記第1のトランジスタを非導通状態に固定する、請求項1から請求項5までのいずれかに記載の半導体チップ。
【請求項7】
前記半導体チップは前記抵抗素子も含む、請求項6に記載の半導体チップ。
【請求項8】
前記昇圧回路は、さらに、第1の電極が前記第2のノードに接続され、第2の電極が前記画像表示回路に接続された第2のトランジスタを含み、
前記制御回路は、さらに、前記第2のトランジスタの第2の電極が予め定められた参照電圧になるように前記第2のトランジスタを制御する、請求項1から請求項7までのいずれかに記載の半導体チップ。
【請求項9】
前記半導体チップは前記第2のトランジスタも含む、請求項8に記載の半導体チップ。
【請求項10】
前記バッファは、直列接続された偶数段のインバータを含み、
最終段のインバータの電流駆動能力は初段のインバータの電流駆動能力よりも大きい、請求項1から請求項9までのいずれかに記載の半導体チップ。
【請求項11】
請求項1から請求項10までのいずれかに記載の半導体チップを備える、画像表示装置。
【請求項12】
透明基板の表面に形成されて第1の電源電圧によって駆動され、画像を表示する画像表示回路と、
前記透明基板外に設けられて制御信号によって制御され、第2の電源電圧を昇圧して前記第1の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第1の電源電圧が予め定められた目標電圧になるように前記制御信号を生成し、生成した前記制御信号を前記透明基板の表面に形成された透明導電線を介して前記昇圧回路に与える制御回路とを備え、
前記昇圧回路は、
リアクトルと、
前記第2の電源電圧のラインと基準電圧のラインとの間に前記リアクトルと直列接続されたトランジスタと、
前記制御回路から前記透明導電線を介して供給される前記制御信号を前記トランジスタのゲートに伝達させるバッファと、
前記リアクトルおよび前記トランジスタ間の第1のノードと前記第1の電源電圧を出力するための第2のノードとの間に接続された整流回路とを含み、
前記バッファの入力ノードの寄生容量値は前記トランジスタのゲートの寄生容量値よりも小さい、画像表示装置。
【請求項13】
少なくとも前記トランジスタおよび前記バッファは1つの半導体チップに搭載されている、請求項12に記載の画像表示装置。
【請求項14】
透明基板の表面に形成されて負の第1の電源電圧と正の第2の電源電圧によって駆動され、画像を表示する画像表示回路と、
前記透明基板外に設けられて第1および第2の制御信号によって制御され、正の第3の電源電圧を昇圧して前記第1および第2の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第1の電源電圧が予め定められた第1の目標電圧になるように前記第1の制御信号を生成するとともに、前記第2の電源電圧が予め定められた第2の目標電圧になるように前記第2の制御信号を生成し、生成した前記第1および第2の制御信号をそれぞれ前記透明基板の表面に形成された第1および第2の透明導電線を介して前記昇圧回路に与える制御回路とを備え、
前記昇圧回路は、
前記第3の電源電圧のラインと第1のノードとの間に接続された第1のトランジスタと、
前記制御回路から前記第1の透明導電線を介して供給される前記第1の制御信号を前記第1のトランジスタのゲートに伝達させる第1のバッファと、
前記第1のノードと前記第1の電源電圧を出力するための第2のノードとの間に接続され、前記第2のノードから前記第1のノードに電流を流す第1の整流回路と、
前記第1のノードと第3のノードとの間に接続されたリアクトルと、
前記第3のノードと基準電圧のラインとの間に接続された第2のトランジスタと、
前記制御回路から前記第2の透明導電線を介して供給される前記第2の制御信号を前記第2のトランジスタのゲートに伝達させる第2のバッファと、
前記第3のノードと前記第2の電源電圧を出力するための第4のノードとの間に接続され、前記第3のノードから前記第4のノードに電流を流す第2の整流回路とを含み、
前記第1および第2のバッファの入力ノードの寄生容量値は、それぞれ前記第1および第2のトランジスタのゲートの寄生容量値よりも小さい、画像表示装置。
【請求項15】
少なくとも前記第1および第2のトランジスタと前記第1および第2のバッファは1つの半導体チップに搭載されている、請求項14に記載の画像表示装置。
【請求項1】
透明基板の表面に形成されて第1の電源電圧によって駆動され、画像を表示する画像表示回路と、
前記透明基板外に設けられて制御信号によって制御され、第2の電源電圧を昇圧して前記第1の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第1の電源電圧が予め定められた目標電圧になるように前記制御信号を生成し、生成した前記制御信号を前記透明基板の表面に形成された透明導電線を介して前記昇圧回路に与える制御回路とを備えた画像表示装置において、前記昇圧回路の一部を構成する半導体チップであって、
前記昇圧回路は、
リアクトルと、
前記第2の電源電圧のラインと基準電圧のラインとの間に前記リアクトルと直列接続された第1のトランジスタと、
前記制御回路から前記透明導電線を介して供給される前記制御信号を前記第1のトランジスタのゲートに伝達させるバッファと、
前記リアクトルおよび前記第1のトランジスタ間の第1のノードと前記第1の電源電圧を出力するための第2のノードとの間に接続された整流回路とを含み、
前記バッファの入力ノードの寄生容量値は前記第1のトランジスタのゲートの寄生容量値よりも小さく、
前記半導体チップは、少なくとも前記第1のトランジスタおよび前記バッファを含む、半導体チップ。
【請求項2】
前記整流回路は、前記第1および第2のノード間に接続され、前記第1のトランジスタが非導通にされている期間内に導通するスイッチング素子を含む、請求項1に記載の半導体チップ。
【請求項3】
前記半導体チップは前記スイッチング素子も含む、請求項2に記載の半導体チップ。
【請求項4】
前記整流回路は、前記第1および第2のノード間に接続されたダイオードを含む、請求項1に記載の半導体チップ。
【請求項5】
前記半導体チップは前記ダイオードも含む、請求項4に記載の半導体チップ。
【請求項6】
前記昇圧回路は、さらに、前記第2の電源電圧のラインと前記基準電圧のラインとの間に前記リアクトルおよび前記第1のトランジスタと直列接続された抵抗素子を含み、
前記制御回路は、さらに、前記抵抗素子の端子間電圧が予め定められたしきい値電圧を超えた場合は前記第1のトランジスタを非導通状態に固定する、請求項1から請求項5までのいずれかに記載の半導体チップ。
【請求項7】
前記半導体チップは前記抵抗素子も含む、請求項6に記載の半導体チップ。
【請求項8】
前記昇圧回路は、さらに、第1の電極が前記第2のノードに接続され、第2の電極が前記画像表示回路に接続された第2のトランジスタを含み、
前記制御回路は、さらに、前記第2のトランジスタの第2の電極が予め定められた参照電圧になるように前記第2のトランジスタを制御する、請求項1から請求項7までのいずれかに記載の半導体チップ。
【請求項9】
前記半導体チップは前記第2のトランジスタも含む、請求項8に記載の半導体チップ。
【請求項10】
前記バッファは、直列接続された偶数段のインバータを含み、
最終段のインバータの電流駆動能力は初段のインバータの電流駆動能力よりも大きい、請求項1から請求項9までのいずれかに記載の半導体チップ。
【請求項11】
請求項1から請求項10までのいずれかに記載の半導体チップを備える、画像表示装置。
【請求項12】
透明基板の表面に形成されて第1の電源電圧によって駆動され、画像を表示する画像表示回路と、
前記透明基板外に設けられて制御信号によって制御され、第2の電源電圧を昇圧して前記第1の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第1の電源電圧が予め定められた目標電圧になるように前記制御信号を生成し、生成した前記制御信号を前記透明基板の表面に形成された透明導電線を介して前記昇圧回路に与える制御回路とを備え、
前記昇圧回路は、
リアクトルと、
前記第2の電源電圧のラインと基準電圧のラインとの間に前記リアクトルと直列接続されたトランジスタと、
前記制御回路から前記透明導電線を介して供給される前記制御信号を前記トランジスタのゲートに伝達させるバッファと、
前記リアクトルおよび前記トランジスタ間の第1のノードと前記第1の電源電圧を出力するための第2のノードとの間に接続された整流回路とを含み、
前記バッファの入力ノードの寄生容量値は前記トランジスタのゲートの寄生容量値よりも小さい、画像表示装置。
【請求項13】
少なくとも前記トランジスタおよび前記バッファは1つの半導体チップに搭載されている、請求項12に記載の画像表示装置。
【請求項14】
透明基板の表面に形成されて負の第1の電源電圧と正の第2の電源電圧によって駆動され、画像を表示する画像表示回路と、
前記透明基板外に設けられて第1および第2の制御信号によって制御され、正の第3の電源電圧を昇圧して前記第1および第2の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第1の電源電圧が予め定められた第1の目標電圧になるように前記第1の制御信号を生成するとともに、前記第2の電源電圧が予め定められた第2の目標電圧になるように前記第2の制御信号を生成し、生成した前記第1および第2の制御信号をそれぞれ前記透明基板の表面に形成された第1および第2の透明導電線を介して前記昇圧回路に与える制御回路とを備え、
前記昇圧回路は、
前記第3の電源電圧のラインと第1のノードとの間に接続された第1のトランジスタと、
前記制御回路から前記第1の透明導電線を介して供給される前記第1の制御信号を前記第1のトランジスタのゲートに伝達させる第1のバッファと、
前記第1のノードと前記第1の電源電圧を出力するための第2のノードとの間に接続され、前記第2のノードから前記第1のノードに電流を流す第1の整流回路と、
前記第1のノードと第3のノードとの間に接続されたリアクトルと、
前記第3のノードと基準電圧のラインとの間に接続された第2のトランジスタと、
前記制御回路から前記第2の透明導電線を介して供給される前記第2の制御信号を前記第2のトランジスタのゲートに伝達させる第2のバッファと、
前記第3のノードと前記第2の電源電圧を出力するための第4のノードとの間に接続され、前記第3のノードから前記第4のノードに電流を流す第2の整流回路とを含み、
前記第1および第2のバッファの入力ノードの寄生容量値は、それぞれ前記第1および第2のトランジスタのゲートの寄生容量値よりも小さい、画像表示装置。
【請求項15】
少なくとも前記第1および第2のトランジスタと前記第1および第2のバッファは1つの半導体チップに搭載されている、請求項14に記載の画像表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−98314(P2012−98314A)
【公開日】平成24年5月24日(2012.5.24)
【国際特許分類】
【出願番号】特願2010−243131(P2010−243131)
【出願日】平成22年10月29日(2010.10.29)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
【公開日】平成24年5月24日(2012.5.24)
【国際特許分類】
【出願日】平成22年10月29日(2010.10.29)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
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