半導体素子の製造方法
本発明は、リソグラフィ工程を経たフォトレジストの特性を変化させてダミー構造物を形成し、これをゲート電極形成工程に適用した半導体素子の製造方法に関することで、半導体基板上の最上部にバッファー層を形成するステップと、前記バッファー層の上部に無機物フォトレジストを塗布してリソグラフィを通じてフォトレジストパターンを形成するステップと、前記形成されたパターンに特定ガスを使用して熱処理を行うステップと、前記熱処理された構造物の上部に均一な厚さの絶縁膜を蒸着した後に前記パターンが露出されるように前記蒸着された膜をエッチングするステップと、前記工程を経た構造物に絶縁膜を蒸着し、前記パターンが露出されるように前記絶縁膜をエッチングするステップと、前記露出されたパターンを除去するステップと、前記パターンが除去された位置にゲート酸化膜を形成するステップと、前記形成されたゲート酸化膜の上部にゲート電極を形成するステップと、を含む。本発明によれば、ナノ素子を製作するための構造を形成する時、リソグラフィを通じて形成された膜の特性が後続熱処理を通じて改善されるので、多様な素子を製作するための構造を容易に形成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、リソグラフィ工程を経たフォトレジストの特性を変化させてダミー構造物を形成し、これをゲート電極形成工程に適用する半導体素子の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、従来のダミー構造物を利用した半導体素子の製造方法が開示されている。
【０００３】
図１Ａ及び図１Ｂは、前記先行技術の半導体素子の製造方法のうちダミー構造物の除去前と除去後の工程を示した図である。
【０００４】
図１Ａを参照すれば、素子分離膜２が形成されたシリコン基板１を用意するステップと、ダミーゲートオキサイド３Ａをシリコン基板１上に形成するステップと、ダミーゲート電極３Ｂを前記ダミーゲートオキサイド３Ａ上に形成するステップと、前記ダミーゲートの側壁にスペーサ４を形成するステップと、前記シリコン基板１の表面に不純物を注入してソース/ドレイン領域５を形成するステップと、選択的タングステン層６を形成するステップと、絶縁膜層７を形成するステップと、を通じて形成された構造物が示されている。この時、前記ダミーゲートオキサイド３Ａとダミーゲート電極３Ｂはダミー構造物３の役目を実行するようになる。
【０００５】
図１Ｂを参照すれば、図１Ａの構造物から前記ダミー構造物３が除去された後残ったホール８が示されており、前記ホール８に金属ゲート電極を形成するステップを行うようになる。
【０００６】
上述のようにダミー構造物を形成する方法は、その形成のために二つの物質を蒸着するなど工程ステップが複雑なだけではなく、前記形成されたダミー構造物がきれいに除去されない問題点があった。
【０００７】
【特許文献１】米国特許第６０３３９６３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明は前述のような問題点を解決するためになされたもので、その目的は、フォトレジストを利用したリソグラフィを通じて形成されたパターンに特定ガスを使用した熱処理を実行して改善された特性を有するパターンを形成し、前記パターンを利用してダミー構造物を形成する方法を提示することにより、一層容易に形成することができ、多様な素子製作に応用することができるダミー構造物を利用した半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するための本発明の半導体素子の製造方法は、半導体基板上の最上部にバッファー層を形成するステップと、前記バッファー層の上部に無機物フォトレジストを塗布してリソグラフィを通じてフォトレジストパターンを形成するステップと、前記形成されたフォトレジストパターンに特定ガスを使用した熱処理を実行するステップと、前記熱処理された構造物の上部に均一な厚さの絶縁膜を蒸着した後に前記熱処理されたフォトレジストパターンが露出されるように前記蒸着された膜を前記蒸着した厚さほどエッチングするステップと、前記エッチングステップを経た構造物に絶縁膜を蒸着し、前記熱処理されたフォトレジストパターンが露出されるように前記蒸着された絶縁膜をエッチングするステップと、前記露出されている熱処理されたフォトレジストパターンをエッチングを通じて除去するステップと、前記フォトレジストパターンが除去された位置にゲート酸化膜を形成するステップと、前記形成されたゲート酸化膜の上部にゲート電極を形成するステップと、を含むことを特徴とする。
【００１０】
好ましくは、前記形成されたフォトレジストパターンの線幅を減らすために前記フォトレジストパターンをトリミングするステップをさらに含むことができ、前記トリミングステップは、ＣＦ4またはＣＨＦ3ガスを利用した乾式エッチングまたはフッ酸（ＨＦ）を利用した湿式エッチングを使用することを特徴とする。
【００１１】
好ましくは、前記特定ガスでは、Ｏ2を使用することを特徴とする。
【００１２】
好ましくは、前記熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法またはファーニス（ｆｕｒｎａｃｅ）を使用することを特徴とする。
【発明の効果】
【００１３】
本発明は、既存のダミー構造物の形成工程を単純化することができ、これを利用して既存のパターニング工程より微細なサイズのパターン形成が容易になる。したがって、前記無機物フォトレジストを利用したダミー構造物の形成方法を使用することにより、ナノ素子を含んだ多様な素子の製作及び工程の単純化による製作費用の減少が可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好ましい実施例について添付図面を参照して詳細に説明する。
【００１５】
図２Ａ〜図２Ｎは、本発明の半導体素子の製造方法による各工程ステップを示す断面図である。
【００１６】
図２Ａを参照すれば、本発明が適用される半導体基板であるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１０の構成が示されている。
【００１７】
前記ＳＯＩ基板１０は、第１の単結晶シリコン層１２上に埋沒された絶縁膜１４、そしてその上部に第２の単結晶シリコン層１６が存在する基板として、前記ＳＯＩ基板は、基板表面と基板下部層との間に薄い絶縁膜層が埋沒されているので寄生容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が減少して素子の性能を向上させる特徴がある。勿論、前記半導体基板としては前記ＳＯＩ基板１０の以外に通常のシリコン基板やＧａＡｓのような化合物基板を使用することもできる。
【００１８】
図２Ｂを参照すれば、前記ＳＯＩ基板１０の最上部にバッファー層２０が形成されている。
【００１９】
前記バッファー層２０は、後続工程に該当するフォトレジストのトリミング工程やイオン注入工程から基板の状態を保護するために使用され、工程によって除去することができる。
【００２０】
図２Ｃを参照すれば、前記バッファー層２０の上部に無機物フォトレジスト３０を塗布した状態が示されている。
【００２１】
前記無機物フォトレジスト３０では陰性または陽性のフォトレジストを使用することができる。前記陰性のフォトレジストは光に露出されると、現像時に、露出された部分は解けないで露出されなかった部分は解けて消え、前記陽性のフォトレジストはこれと反対に光に露出された部分が解けて消えるようになる。
【００２２】
一方、有機物フォトレジストの場合高温工程で損失される恐れがあるので、前記フォトレジスト物質では、水素シルセスキオキサン（ＨＳＱ：Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）のような無機物フォトレジストを使用する。
【００２３】
図２Ｄを参照すれば、前記形成されたフォトレジスト３０にリソグラフィを通じてフォトレジストパターン３２を形成する。
【００２４】
前記リソグラフィは、光、電子ビームまたはイオンビームなどのようにパターン形成が可能な装置を使用する。一方、現在リソグラフィ工程で形成できるパターンの最小線幅は約６０ｎｍ程度であると知られている。
【００２５】
図２Ｅを参照すれば、前記形成されたフォトレジストパターン３２の線幅を減らすためのトリミング（ｔｒｉｍｍｉｎｇ）工程を経たフォトレジストパターン３４が示されている。
【００２６】
前記トリミング工程は、現在技術として可能なリソグラフィ工程より一層微細な線幅を具現するために行うことで、本発明の必須構成要素ではなく、ステップによって省略することができる。
【００２７】
前記フォトレジストのトリミング工程は、一般的に希薄されたフッ酸（ＨＦ）を利用した湿式エッチングを使用することができ、前記湿式エッチングを使用する場合、バッファー層２０の物質によってバッファー層２０の損失なしにエッチングすることができる。図２Ｅには、トリミング工程によって前記バッファー層２０の一部がエッチングされている。
【００２８】
一方、前記フォトレジストパターン３２のサイズをナノサイズで減らす過程で、前記フォトレジストパターン３２の倒れることを防止するためにＣＦ4またはＣＨＦ3ガスを使用した乾式エッチング工程を行うことができ、前記乾式エッチングを実行する場合、湿式エッチングより正確に線幅を調節することができる。
【００２９】
本発明によれば、フォトレジストパターンに対してトリミング工程を適用するので、線幅の調節が容易で既存のダミー構造物に比べて一層微細な線幅を具現することができる。このような結果は、図７を参照してより詳細に説明する。
【００３０】
図２Ｆを参照すれば、前記トリミングされたフォトレジストパターン３４に対して特定ガスを使用した熱処理を実行することで物性が変化されたフォトレジストパターン３６が示されている。
【００３１】
前記熱処理ではＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）またはファーニス（Ｆｕｒｎａｃｅ）を使用することができ、前記特定ガスではＯ2またはＮ2を使用することができる。前記ＲＴＡ法の場合、Ｏ2ではない他のガスを使えばフォトレジストパターンの断面プロファイルは大きく変形されないが、フォトレジストパターンの線幅が大きくなる変形が起き、前記ファーニスの場合、Ｏ2ではない他のガスを使えばフォトレジストパターンの断面プロファイルが大きく変化される。
【００３２】
前記熱処理工程を経たフォトレジストパターン３６は、前記熱処理工程前に比べてその特性が硬化される効果があるので、高温で進行される後続工程において前記フォトレジストパターン３６が変形されるか倒れることを防止することができる。
【００３３】
図２Ｇを参照すれば、前記熱処理された構造物の上部に均一な厚さの絶縁膜４０を蒸着する。
【００３４】
前記絶縁膜４０は、後続工程によって側壁スペーサの役目を行うようになり、前記絶縁膜４０の代りに側面電極を形成するために伝導層を蒸着することができる。伝導層の蒸着により形成された構造物は、図３に示されている。
【００３５】
図２Ｈを参照すれば、前記熱処理されたフォトレジストパターン３６が露出されるように前記蒸着された膜を前記蒸着した厚さほどエッチングする。
【００３６】
前記エッチング工程によって前記バッファー層２０も露出させる。
【００３７】
図２Ｉを参照すれば、図２Ｈの前記第２の単結晶シリコン層１６にソースとドレイン領域を形成するために不純物イオンを前記バッファー層２０を通じて注入する。
【００３８】
ｐ型ドーピングのためにＢ、Ｇａ、Ｉｎのようなアクセプタイオンを注入するか、ｎ型のドーピングのためにＳｂ、Ａｓ、Ｐ、Ｂｉのような不純物を注入する。前記不純物イオン注入によりソースとドレイン領域１８が形成された。
【００３９】
図２Ｊを参照すれば、図２Ｉの前記形成された構造物に絶縁膜５０を蒸着する。
【００４０】
前記絶縁膜５０では、ＳＩＮ（Ｓｌｉｃｏｎ Ｎｉｔｒｉｄｅ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などを使用することができる。前記無機物フォトレジスト３０でＨＳＱを使用した場合、前記絶縁膜でＨＳＱを使えば、後続工程であるフォトレジストパターン３６の除去工程時に一緒にエッチングされる恐れがあるので、これを考慮して蒸着する。
【００４１】
図２Ｋを参照すれば、図２Ｊで形成された前記絶縁膜５０に対して前記熱処理されたフォトレジストパターン３６が露出されるように前記絶縁膜５０をエッチングする。
【００４２】
エッチング工程では、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）のような工程を使用することができ、前記エッチング工程を通じて側壁スペーサ４４が形成される。
【００４３】
前記側壁スペーサ４４は、後述する後続工程で前記熱処理されたフォトレジストパターン３６が除去されて残った位置に形成されるゲート電極層の側壁に対して絶縁膜の役目を実行し、コンタクトホールを形成するためのエッチング工程時に前記ゲート電極層のエッチング防止膜の役目を実行する。
【００４４】
図２Ｌを参照すれば、図２Ｋで前記露出されている熱処理されたフォトレジストパターン３６をエッチングを通じて除去する。
【００４５】
前記エッチング工程では湿式エッチングまたは乾式エッチングを利用することができ、前記熱処理されたフォトレジストパターン３６の下部にあった前記バッファー層２０も一緒に除去する。
【００４６】
図２Ｍを参照すれば、前記フォトレジストパターン３６が除去された位置にゲート酸化膜６０を形成する。
【００４７】
前記ゲート酸化膜６０は後続工程で形成されるゲート電極を前記半導体基板層１０、側壁スペーサ４４と分離させるほどに形成し、前記ゲート酸化膜は前記熱処理されたフォトレジストパターン３６が除去された位置だけではなく前記絶縁膜５０の上部にも形成される。前記ゲート酸化膜６０は蒸着または成長を通じて形成することができる。
【００４８】
図２Ｎを参照すれば、本発明による半導体素子の製造方法を使用して製作された最終素子の断面図で、前記フォトレジストパターン３６が除去されてゲート酸化膜６０が形成された位置にゲート金属膜７０を形成する。
【００４９】
図２Ｎに示すように、前記金属膜の形成とともにソース及びドレイン領域に金属配線を形成するため、前記ソース及びドレイン領域と接続するようにコンタクトホールを形成し、前記形成されたコンタクトホールに対しても金属配線７２、７４を接続する。
【００５０】
前記工程を整理すれば、本発明の半導体素子の製造方法は、ダミー構造物の形成のための通常の方法とは相違に、フォトレジストパターンだけでダミー構造物を形成している。前記フォトレジストパターンは通常のダミー構造物に比べてトリミング工程を通じて線幅の調節が容易なので、微細な線幅を要するナノ素子製作工程に利用する場合、トリミング工程を必ず行うようにする。一方、前記フォトレジストパターンは高温工程でパターンが変形される恐れがあるので、特定ガスを利用した熱処理を実行してその特性を変形させて利用する。
【００５１】
図３〜図５は、本発明の半導体素子の製造方法を応用して製作された素子の断面図である。
【００５２】
図３を参照すれば、前記ゲート電極７０の両側面に側面ゲート４６が形成された状態が示されている。
【００５３】
全体的に、図２Ａ〜図２Ｎの工程を使用するが、図２Ｇのステップで、前記側壁スペーサを形成するための絶縁層４０の代わりに伝道層を蒸着して側面ゲート４６を形成した。
【００５４】
図４を参照すれば、図２Ａ〜図２Ｂの工程で使用されたＳＯＩ基板とは異なる通常的なシリコン基板１０を使用した工程を示している。また、図２Ａ〜図２Ｎの工程とは相違に、先にシリコン基板１０にゲート酸化膜６０を形成した後、ソース/ドレイン領域１８を形成し、前記ゲート酸化膜６０の上部にフォトレジストパターンを形成してダミー構造物として利用した。ダミー構造物を形成した後絶縁膜５０を蒸着し、ダミー構造物を除去した後にゲート電極７０及び金属配線７２、７４を形成したことは同一である。
【００５５】
図５を参照すれば、単電子素子（ｓｉｎｇｌｅ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ）の製作工程に本発明の半導体素子の製造方法を応用したことで、前記フォトレジストパターン３６の両側面に前記側面ゲート４６が形成され、前記側面ゲート４６によるフィールドによって前記フォトレジストパターン３６の下の基板に量子点が形成され、最上部ゲート電極７０は単電子素子の動作を調節する。
【００５６】
図６を参照すれば、本発明の半導体素子の製造方法を応用して製作された基本構造を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真で、光または電子ビームに反応する高分解能無機物電子ビームフォトレジストである水素シルセスキオキサン（ＨＳＱ：Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）を使用して２０ｎｍ以下の線幅を有するフォトレジストパターン３６を形成し、Ｏ2ガスを使用したＲＴＡを実行して膜の特性を改善した後、６５０℃の高温で多結晶シリコンを蒸着させてから乾式エッチングを通じてパターンの両側面に１１ｎｍ級の線幅を有する側面ゲート４６を形成した断面を示す。
【００５７】
これは本発明の特徴であるフォトレジストを利用したダミー構造物を通じて半導体素子を製造する場合、２０ｎｍ以下のゲート電極及び１１ｎｍ級の側面ゲートを製造できることを示す実験結果である。
【００５８】
図７を参照すれば、本発明の半導体素子の製造方法で使用されたフォトレジストパターンのトリミング工程の結果を示すＳＥＭ写真で、ＣＦ4ガスを使用した乾式エッチングを通じて初期２１ｎｍ（ａ）の線幅を有するパターンを５ｎｍ（ｅ）の線幅で再現性あるように減少させた結果を示す。この時、トリミングの割合は４ｎｍ／ｍｉｎに最適化し、各々の線幅は（ａ）２１ｎｍ、（ｂ）１７ｎｍ、（ｃ）１３ｎｍ、（ｄ）９ｎｍ、（ｅ）５ｎｍである。
【００５９】
前記実験結果は、フォトレジストパターンにトリミング工程を適用して５ｎｍ程度の微細線幅を有するダミー構造物を形成できることを示し、これによって、本発明による半導体素子の製造方法がナノ素子の製作に有用な技術であることが分かる。これは通常のダミー構造物よりフォトレジストパターンをトリミングすることが容易なので可能であり、これは本発明の特徴的な効果である。
【００６０】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。上述において、ある層が他の層の上に存在すると記述する時、これは他の層の直上に存在することもでき、その間に第３の層が介在することもでき、後工程によって除去することもできる。また、各層を構成する物質及び構造は説明の便宜のために選択したことで、他の物質及び他の構造を使用することもできる。
【図面の簡単な説明】
【００６１】
【図１Ａ】従来技術による半導体素子の製造方法を示す工程断面図である。
【図１Ｂ】従来技術による半導体素子の製造方法を示す工程断面図である。
【図２Ａ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｂ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｃ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｄ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｅ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｆ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｇ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｈ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｉ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｊ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｋ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｌ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｍ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｎ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図３】本発明を応用して製作された素子の断面図で、ゲート電極の両側面に側面ゲートを形成した構造を示す断面図である。
【図４】本発明を応用して製作された素子の断面図で、半導体基板として通常のシリコン基板を使用した状態を示す断面図である。
【図５】本発明を応用して製作された単電子素子の断面図である。
【図６】本発明を応用して製作された素子の基本構造を示すＳＥＭ写真である。
【図７】本発明を使用したフォトレジストトリミング工程の結果を示すＳＥＭ写真である。
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、リソグラフィ工程を経たフォトレジストの特性を変化させてダミー構造物を形成し、これをゲート電極形成工程に適用する半導体素子の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、従来のダミー構造物を利用した半導体素子の製造方法が開示されている。
【０００３】
図１Ａ及び図１Ｂは、前記先行技術の半導体素子の製造方法のうちダミー構造物の除去前と除去後の工程を示した図である。
【０００４】
図１Ａを参照すれば、素子分離膜２が形成されたシリコン基板１を用意するステップと、ダミーゲートオキサイド３Ａをシリコン基板１上に形成するステップと、ダミーゲート電極３Ｂを前記ダミーゲートオキサイド３Ａ上に形成するステップと、前記ダミーゲートの側壁にスペーサ４を形成するステップと、前記シリコン基板１の表面に不純物を注入してソース/ドレイン領域５を形成するステップと、選択的タングステン層６を形成するステップと、絶縁膜層７を形成するステップと、を通じて形成された構造物が示されている。この時、前記ダミーゲートオキサイド３Ａとダミーゲート電極３Ｂはダミー構造物３の役目を実行するようになる。
【０００５】
図１Ｂを参照すれば、図１Ａの構造物から前記ダミー構造物３が除去された後残ったホール８が示されており、前記ホール８に金属ゲート電極を形成するステップを行うようになる。
【０００６】
上述のようにダミー構造物を形成する方法は、その形成のために二つの物質を蒸着するなど工程ステップが複雑なだけではなく、前記形成されたダミー構造物がきれいに除去されない問題点があった。
【０００７】
【特許文献１】米国特許第６０３３９６３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明は前述のような問題点を解決するためになされたもので、その目的は、フォトレジストを利用したリソグラフィを通じて形成されたパターンに特定ガスを使用した熱処理を実行して改善された特性を有するパターンを形成し、前記パターンを利用してダミー構造物を形成する方法を提示することにより、一層容易に形成することができ、多様な素子製作に応用することができるダミー構造物を利用した半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するための本発明の半導体素子の製造方法は、半導体基板上の最上部にバッファー層を形成するステップと、前記バッファー層の上部に無機物フォトレジストを塗布してリソグラフィを通じてフォトレジストパターンを形成するステップと、前記形成されたフォトレジストパターンに特定ガスを使用した熱処理を実行するステップと、前記熱処理された構造物の上部に均一な厚さの絶縁膜を蒸着した後に前記熱処理されたフォトレジストパターンが露出されるように前記蒸着された膜を前記蒸着した厚さほどエッチングするステップと、前記エッチングステップを経た構造物に絶縁膜を蒸着し、前記熱処理されたフォトレジストパターンが露出されるように前記蒸着された絶縁膜をエッチングするステップと、前記露出されている熱処理されたフォトレジストパターンをエッチングを通じて除去するステップと、前記フォトレジストパターンが除去された位置にゲート酸化膜を形成するステップと、前記形成されたゲート酸化膜の上部にゲート電極を形成するステップと、を含むことを特徴とする。
【００１０】
好ましくは、前記形成されたフォトレジストパターンの線幅を減らすために前記フォトレジストパターンをトリミングするステップをさらに含むことができ、前記トリミングステップは、ＣＦ4またはＣＨＦ3ガスを利用した乾式エッチングまたはフッ酸（ＨＦ）を利用した湿式エッチングを使用することを特徴とする。
【００１１】
好ましくは、前記特定ガスでは、Ｏ2を使用することを特徴とする。
【００１２】
好ましくは、前記熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法またはファーニス（ｆｕｒｎａｃｅ）を使用することを特徴とする。
【発明の効果】
【００１３】
本発明は、既存のダミー構造物の形成工程を単純化することができ、これを利用して既存のパターニング工程より微細なサイズのパターン形成が容易になる。したがって、前記無機物フォトレジストを利用したダミー構造物の形成方法を使用することにより、ナノ素子を含んだ多様な素子の製作及び工程の単純化による製作費用の減少が可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好ましい実施例について添付図面を参照して詳細に説明する。
【００１５】
図２Ａ〜図２Ｎは、本発明の半導体素子の製造方法による各工程ステップを示す断面図である。
【００１６】
図２Ａを参照すれば、本発明が適用される半導体基板であるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１０の構成が示されている。
【００１７】
前記ＳＯＩ基板１０は、第１の単結晶シリコン層１２上に埋沒された絶縁膜１４、そしてその上部に第２の単結晶シリコン層１６が存在する基板として、前記ＳＯＩ基板は、基板表面と基板下部層との間に薄い絶縁膜層が埋沒されているので寄生容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が減少して素子の性能を向上させる特徴がある。勿論、前記半導体基板としては前記ＳＯＩ基板１０の以外に通常のシリコン基板やＧａＡｓのような化合物基板を使用することもできる。
【００１８】
図２Ｂを参照すれば、前記ＳＯＩ基板１０の最上部にバッファー層２０が形成されている。
【００１９】
前記バッファー層２０は、後続工程に該当するフォトレジストのトリミング工程やイオン注入工程から基板の状態を保護するために使用され、工程によって除去することができる。
【００２０】
図２Ｃを参照すれば、前記バッファー層２０の上部に無機物フォトレジスト３０を塗布した状態が示されている。
【００２１】
前記無機物フォトレジスト３０では陰性または陽性のフォトレジストを使用することができる。前記陰性のフォトレジストは光に露出されると、現像時に、露出された部分は解けないで露出されなかった部分は解けて消え、前記陽性のフォトレジストはこれと反対に光に露出された部分が解けて消えるようになる。
【００２２】
一方、有機物フォトレジストの場合高温工程で損失される恐れがあるので、前記フォトレジスト物質では、水素シルセスキオキサン（ＨＳＱ：Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）のような無機物フォトレジストを使用する。
【００２３】
図２Ｄを参照すれば、前記形成されたフォトレジスト３０にリソグラフィを通じてフォトレジストパターン３２を形成する。
【００２４】
前記リソグラフィは、光、電子ビームまたはイオンビームなどのようにパターン形成が可能な装置を使用する。一方、現在リソグラフィ工程で形成できるパターンの最小線幅は約６０ｎｍ程度であると知られている。
【００２５】
図２Ｅを参照すれば、前記形成されたフォトレジストパターン３２の線幅を減らすためのトリミング（ｔｒｉｍｍｉｎｇ）工程を経たフォトレジストパターン３４が示されている。
【００２６】
前記トリミング工程は、現在技術として可能なリソグラフィ工程より一層微細な線幅を具現するために行うことで、本発明の必須構成要素ではなく、ステップによって省略することができる。
【００２７】
前記フォトレジストのトリミング工程は、一般的に希薄されたフッ酸（ＨＦ）を利用した湿式エッチングを使用することができ、前記湿式エッチングを使用する場合、バッファー層２０の物質によってバッファー層２０の損失なしにエッチングすることができる。図２Ｅには、トリミング工程によって前記バッファー層２０の一部がエッチングされている。
【００２８】
一方、前記フォトレジストパターン３２のサイズをナノサイズで減らす過程で、前記フォトレジストパターン３２の倒れることを防止するためにＣＦ4またはＣＨＦ3ガスを使用した乾式エッチング工程を行うことができ、前記乾式エッチングを実行する場合、湿式エッチングより正確に線幅を調節することができる。
【００２９】
本発明によれば、フォトレジストパターンに対してトリミング工程を適用するので、線幅の調節が容易で既存のダミー構造物に比べて一層微細な線幅を具現することができる。このような結果は、図７を参照してより詳細に説明する。
【００３０】
図２Ｆを参照すれば、前記トリミングされたフォトレジストパターン３４に対して特定ガスを使用した熱処理を実行することで物性が変化されたフォトレジストパターン３６が示されている。
【００３１】
前記熱処理ではＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）またはファーニス（Ｆｕｒｎａｃｅ）を使用することができ、前記特定ガスではＯ2またはＮ2を使用することができる。前記ＲＴＡ法の場合、Ｏ2ではない他のガスを使えばフォトレジストパターンの断面プロファイルは大きく変形されないが、フォトレジストパターンの線幅が大きくなる変形が起き、前記ファーニスの場合、Ｏ2ではない他のガスを使えばフォトレジストパターンの断面プロファイルが大きく変化される。
【００３２】
前記熱処理工程を経たフォトレジストパターン３６は、前記熱処理工程前に比べてその特性が硬化される効果があるので、高温で進行される後続工程において前記フォトレジストパターン３６が変形されるか倒れることを防止することができる。
【００３３】
図２Ｇを参照すれば、前記熱処理された構造物の上部に均一な厚さの絶縁膜４０を蒸着する。
【００３４】
前記絶縁膜４０は、後続工程によって側壁スペーサの役目を行うようになり、前記絶縁膜４０の代りに側面電極を形成するために伝導層を蒸着することができる。伝導層の蒸着により形成された構造物は、図３に示されている。
【００３５】
図２Ｈを参照すれば、前記熱処理されたフォトレジストパターン３６が露出されるように前記蒸着された膜を前記蒸着した厚さほどエッチングする。
【００３６】
前記エッチング工程によって前記バッファー層２０も露出させる。
【００３７】
図２Ｉを参照すれば、図２Ｈの前記第２の単結晶シリコン層１６にソースとドレイン領域を形成するために不純物イオンを前記バッファー層２０を通じて注入する。
【００３８】
ｐ型ドーピングのためにＢ、Ｇａ、Ｉｎのようなアクセプタイオンを注入するか、ｎ型のドーピングのためにＳｂ、Ａｓ、Ｐ、Ｂｉのような不純物を注入する。前記不純物イオン注入によりソースとドレイン領域１８が形成された。
【００３９】
図２Ｊを参照すれば、図２Ｉの前記形成された構造物に絶縁膜５０を蒸着する。
【００４０】
前記絶縁膜５０では、ＳＩＮ（Ｓｌｉｃｏｎ Ｎｉｔｒｉｄｅ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などを使用することができる。前記無機物フォトレジスト３０でＨＳＱを使用した場合、前記絶縁膜でＨＳＱを使えば、後続工程であるフォトレジストパターン３６の除去工程時に一緒にエッチングされる恐れがあるので、これを考慮して蒸着する。
【００４１】
図２Ｋを参照すれば、図２Ｊで形成された前記絶縁膜５０に対して前記熱処理されたフォトレジストパターン３６が露出されるように前記絶縁膜５０をエッチングする。
【００４２】
エッチング工程では、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）のような工程を使用することができ、前記エッチング工程を通じて側壁スペーサ４４が形成される。
【００４３】
前記側壁スペーサ４４は、後述する後続工程で前記熱処理されたフォトレジストパターン３６が除去されて残った位置に形成されるゲート電極層の側壁に対して絶縁膜の役目を実行し、コンタクトホールを形成するためのエッチング工程時に前記ゲート電極層のエッチング防止膜の役目を実行する。
【００４４】
図２Ｌを参照すれば、図２Ｋで前記露出されている熱処理されたフォトレジストパターン３６をエッチングを通じて除去する。
【００４５】
前記エッチング工程では湿式エッチングまたは乾式エッチングを利用することができ、前記熱処理されたフォトレジストパターン３６の下部にあった前記バッファー層２０も一緒に除去する。
【００４６】
図２Ｍを参照すれば、前記フォトレジストパターン３６が除去された位置にゲート酸化膜６０を形成する。
【００４７】
前記ゲート酸化膜６０は後続工程で形成されるゲート電極を前記半導体基板層１０、側壁スペーサ４４と分離させるほどに形成し、前記ゲート酸化膜は前記熱処理されたフォトレジストパターン３６が除去された位置だけではなく前記絶縁膜５０の上部にも形成される。前記ゲート酸化膜６０は蒸着または成長を通じて形成することができる。
【００４８】
図２Ｎを参照すれば、本発明による半導体素子の製造方法を使用して製作された最終素子の断面図で、前記フォトレジストパターン３６が除去されてゲート酸化膜６０が形成された位置にゲート金属膜７０を形成する。
【００４９】
図２Ｎに示すように、前記金属膜の形成とともにソース及びドレイン領域に金属配線を形成するため、前記ソース及びドレイン領域と接続するようにコンタクトホールを形成し、前記形成されたコンタクトホールに対しても金属配線７２、７４を接続する。
【００５０】
前記工程を整理すれば、本発明の半導体素子の製造方法は、ダミー構造物の形成のための通常の方法とは相違に、フォトレジストパターンだけでダミー構造物を形成している。前記フォトレジストパターンは通常のダミー構造物に比べてトリミング工程を通じて線幅の調節が容易なので、微細な線幅を要するナノ素子製作工程に利用する場合、トリミング工程を必ず行うようにする。一方、前記フォトレジストパターンは高温工程でパターンが変形される恐れがあるので、特定ガスを利用した熱処理を実行してその特性を変形させて利用する。
【００５１】
図３〜図５は、本発明の半導体素子の製造方法を応用して製作された素子の断面図である。
【００５２】
図３を参照すれば、前記ゲート電極７０の両側面に側面ゲート４６が形成された状態が示されている。
【００５３】
全体的に、図２Ａ〜図２Ｎの工程を使用するが、図２Ｇのステップで、前記側壁スペーサを形成するための絶縁層４０の代わりに伝道層を蒸着して側面ゲート４６を形成した。
【００５４】
図４を参照すれば、図２Ａ〜図２Ｂの工程で使用されたＳＯＩ基板とは異なる通常的なシリコン基板１０を使用した工程を示している。また、図２Ａ〜図２Ｎの工程とは相違に、先にシリコン基板１０にゲート酸化膜６０を形成した後、ソース/ドレイン領域１８を形成し、前記ゲート酸化膜６０の上部にフォトレジストパターンを形成してダミー構造物として利用した。ダミー構造物を形成した後絶縁膜５０を蒸着し、ダミー構造物を除去した後にゲート電極７０及び金属配線７２、７４を形成したことは同一である。
【００５５】
図５を参照すれば、単電子素子（ｓｉｎｇｌｅ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ）の製作工程に本発明の半導体素子の製造方法を応用したことで、前記フォトレジストパターン３６の両側面に前記側面ゲート４６が形成され、前記側面ゲート４６によるフィールドによって前記フォトレジストパターン３６の下の基板に量子点が形成され、最上部ゲート電極７０は単電子素子の動作を調節する。
【００５６】
図６を参照すれば、本発明の半導体素子の製造方法を応用して製作された基本構造を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真で、光または電子ビームに反応する高分解能無機物電子ビームフォトレジストである水素シルセスキオキサン（ＨＳＱ：Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）を使用して２０ｎｍ以下の線幅を有するフォトレジストパターン３６を形成し、Ｏ2ガスを使用したＲＴＡを実行して膜の特性を改善した後、６５０℃の高温で多結晶シリコンを蒸着させてから乾式エッチングを通じてパターンの両側面に１１ｎｍ級の線幅を有する側面ゲート４６を形成した断面を示す。
【００５７】
これは本発明の特徴であるフォトレジストを利用したダミー構造物を通じて半導体素子を製造する場合、２０ｎｍ以下のゲート電極及び１１ｎｍ級の側面ゲートを製造できることを示す実験結果である。
【００５８】
図７を参照すれば、本発明の半導体素子の製造方法で使用されたフォトレジストパターンのトリミング工程の結果を示すＳＥＭ写真で、ＣＦ4ガスを使用した乾式エッチングを通じて初期２１ｎｍ（ａ）の線幅を有するパターンを５ｎｍ（ｅ）の線幅で再現性あるように減少させた結果を示す。この時、トリミングの割合は４ｎｍ／ｍｉｎに最適化し、各々の線幅は（ａ）２１ｎｍ、（ｂ）１７ｎｍ、（ｃ）１３ｎｍ、（ｄ）９ｎｍ、（ｅ）５ｎｍである。
【００５９】
前記実験結果は、フォトレジストパターンにトリミング工程を適用して５ｎｍ程度の微細線幅を有するダミー構造物を形成できることを示し、これによって、本発明による半導体素子の製造方法がナノ素子の製作に有用な技術であることが分かる。これは通常のダミー構造物よりフォトレジストパターンをトリミングすることが容易なので可能であり、これは本発明の特徴的な効果である。
【００６０】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。上述において、ある層が他の層の上に存在すると記述する時、これは他の層の直上に存在することもでき、その間に第３の層が介在することもでき、後工程によって除去することもできる。また、各層を構成する物質及び構造は説明の便宜のために選択したことで、他の物質及び他の構造を使用することもできる。
【図面の簡単な説明】
【００６１】
【図１Ａ】従来技術による半導体素子の製造方法を示す工程断面図である。
【図１Ｂ】従来技術による半導体素子の製造方法を示す工程断面図である。
【図２Ａ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｂ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｃ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｄ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｅ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｆ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｇ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｈ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｉ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｊ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｋ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｌ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｍ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ｎ】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図３】本発明を応用して製作された素子の断面図で、ゲート電極の両側面に側面ゲートを形成した構造を示す断面図である。
【図４】本発明を応用して製作された素子の断面図で、半導体基板として通常のシリコン基板を使用した状態を示す断面図である。
【図５】本発明を応用して製作された単電子素子の断面図である。
【図６】本発明を応用して製作された素子の基本構造を示すＳＥＭ写真である。
【図７】本発明を使用したフォトレジストトリミング工程の結果を示すＳＥＭ写真である。
【特許請求の範囲】
【請求項１】
半導体基板上の最上部にバッファー層を形成するステップと、
前記バッファー層の上部に無機物フォトレジストを塗布してリソグラフィを通じてフォトレジストパターンを形成するステップと、
前記形成されたフォトレジストパターンに特定ガスを利用して熱処理を実行するステップと、
前記熱処理された構造物の上部に均一な厚さの絶縁膜を蒸着した後に前記熱処理されたフォトレジストパターンが露出されるように前記蒸着された膜を前記蒸着した厚さほどエッチングするステップと、
前記エッチングステップを経た構造物に絶縁膜を蒸着し、前記熱処理されたフォトレジストパターンが露出されるように前記蒸着された絶縁膜をエッチングするステップと、
前記露出されている熱処理されたフォトレジストパターンをエッチングを通じて除去するステップと、
前記フォトレジストパターンが除去された位置にゲート酸化膜を形成するステップと、
前記形成されたゲート酸化膜の上部にゲート電極を形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記半導体基板は、ＳＯＩ(Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ)基板または化合物基板であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記リソグラフィを通じてパターンを形成するステップは、光、電子ビームまたはイオンビームなどを使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記形成されたフォトレジストパターンの線幅を減らすために前記フォトレジストパターンをトリミングするステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記トリミングするステップは、ＣＦ4またはＣＨＦ3ガスを使用する乾式エッチングまたはフッ酸(ＨＦ)を使用する湿式エッチングを利用することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記特定ガスとしてＯ2を使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記熱処理は、ＲＴＡ(Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ)またはファーニス(ｆｕｒｎａｃｅ)を使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記熱処理を実行するステップによって前記フォトレジストパターンが硬化されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記露出されている熱処理されたフォトレジストパターンをエッチングを通じて除去するステップは、前記エッチングを通じて前記熱処理されたフォトレジストパターンの下部にあるバッファー層を一緒に除去するステップを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１】
半導体基板上の最上部にバッファー層を形成するステップと、
前記バッファー層の上部に無機物フォトレジストを塗布してリソグラフィを通じてフォトレジストパターンを形成するステップと、
前記形成されたフォトレジストパターンに特定ガスを利用して熱処理を実行するステップと、
前記熱処理された構造物の上部に均一な厚さの絶縁膜を蒸着した後に前記熱処理されたフォトレジストパターンが露出されるように前記蒸着された膜を前記蒸着した厚さほどエッチングするステップと、
前記エッチングステップを経た構造物に絶縁膜を蒸着し、前記熱処理されたフォトレジストパターンが露出されるように前記蒸着された絶縁膜をエッチングするステップと、
前記露出されている熱処理されたフォトレジストパターンをエッチングを通じて除去するステップと、
前記フォトレジストパターンが除去された位置にゲート酸化膜を形成するステップと、
前記形成されたゲート酸化膜の上部にゲート電極を形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記半導体基板は、ＳＯＩ(Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ)基板または化合物基板であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記リソグラフィを通じてパターンを形成するステップは、光、電子ビームまたはイオンビームなどを使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記形成されたフォトレジストパターンの線幅を減らすために前記フォトレジストパターンをトリミングするステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記トリミングするステップは、ＣＦ4またはＣＨＦ3ガスを使用する乾式エッチングまたはフッ酸(ＨＦ)を使用する湿式エッチングを利用することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記特定ガスとしてＯ2を使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記熱処理は、ＲＴＡ(Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ)またはファーニス(ｆｕｒｎａｃｅ)を使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記熱処理を実行するステップによって前記フォトレジストパターンが硬化されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記露出されている熱処理されたフォトレジストパターンをエッチングを通じて除去するステップは、前記エッチングを通じて前記熱処理されたフォトレジストパターンの下部にあるバッファー層を一緒に除去するステップを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図２Ｎ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図２Ｎ】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２００９−５１８８２２（Ｐ２００９−５１８８２２Ａ）
【公表日】平成２１年５月７日（２００９．５．７）
【国際特許分類】
【出願番号】特願２００８−５４３２０５（Ｐ２００８−５４３２０５）
【出願日】平成１８年１２月４日（２００６．１２．４）
【国際出願番号】ＰＣＴ／ＫＲ２００６／００５１７３
【国際公開番号】ＷＯ２００７／０６６９３７
【国際公開日】平成１９年６月１４日（２００７．６．１４）
【出願人】（５９６１８００７６）韓國電子通信研究院 (733)
【氏名又は名称原語表記】Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ
【住所又は居所原語表記】１６１ Ｋａｊｏｎｇ−ｄｏｎｇ， Ｙｕｓｏｎｇ−ｇｕ， Ｔａｅｊｏｎ ｋｏｒｅａ
【Ｆターム（参考）】
【公表日】平成２１年５月７日（２００９．５．７）
【国際特許分類】
【出願日】平成１８年１２月４日（２００６．１２．４）
【国際出願番号】ＰＣＴ／ＫＲ２００６／００５１７３
【国際公開番号】ＷＯ２００７／０６６９３７
【国際公開日】平成１９年６月１４日（２００７．６．１４）
【出願人】（５９６１８００７６）韓國電子通信研究院 (733)
【氏名又は名称原語表記】Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ
【住所又は居所原語表記】１６１ Ｋａｊｏｎｇ−ｄｏｎｇ， Ｙｕｓｏｎｇ−ｇｕ， Ｔａｅｊｏｎ ｋｏｒｅａ
【Ｆターム（参考）】
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