レファレンス電圧発生回路とそれを用いた電圧増幅器
【課題】高速応答性に優れたレファレンス電圧回路を用いて、種々の信号振幅を持つ入力信号を一定の振幅まで増幅できる電圧増幅器を提供する。
【解決手段】レファレンス電圧発生回路7において、第1の期間ではスイッチSW1のみをOFFにして、入力信号Inの最大ピーク値Vmaxが第1の容量1のノードAに保持される。次の第2の期間では、スイッチSW2、SW3も開放されて、前記最大ピーク値Vmaxと最小ピーク値Vminとの差電圧が容量列4のノードCに保持される。この時、第1の容量1の保持電圧に容量列4の第2の容量2の保持電圧が加算されて、ノードBの電圧がレファレンス電圧Vrefとして出力される。差動増幅回路6の一方の入力端子には入力信号Inが与えられ、他方の入力端子には前記レファレンス電圧Vrefが与えられる。前記ノードA、Cの保持電圧が安定した時点でレファレンス電圧Vrefが発生する。
【解決手段】レファレンス電圧発生回路7において、第1の期間ではスイッチSW1のみをOFFにして、入力信号Inの最大ピーク値Vmaxが第1の容量1のノードAに保持される。次の第2の期間では、スイッチSW2、SW3も開放されて、前記最大ピーク値Vmaxと最小ピーク値Vminとの差電圧が容量列4のノードCに保持される。この時、第1の容量1の保持電圧に容量列4の第2の容量2の保持電圧が加算されて、ノードBの電圧がレファレンス電圧Vrefとして出力される。差動増幅回路6の一方の入力端子には入力信号Inが与えられ、他方の入力端子には前記レファレンス電圧Vrefが与えられる。前記ノードA、Cの保持電圧が安定した時点でレファレンス電圧Vrefが発生する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、PDS(Passive Double Star)光加入者システム等の光通信システムにおいて、光ファイバーからの光信号を受けるフォトダイオードからの出力電流が電流電圧変換された信号のように、種々の信号振幅を持つ入力信号を一定の振幅にまで増幅する電圧増幅器に関する。
【背景技術】
【0002】
近年、将来のFTTH(Fiber To The Home)化に向けて、光加入者システムの研究が盛んに行われている。しかし、巨大な伝送容量を持つ光ファイバーの一般家庭への導入は、従来の金属回線に比べて経済性の面で課題となっている。こうした中で、局側からの一本の光ファイバーを分岐させることにより複数加入者への双方向通信サービスを可能としたPDS光加入者システムは、経済性の面から有望視されている。
【0003】
このような光通信システムにおいては、各家庭から局までの距離が各々異なるため、光ファイバーでの伝送距離も各々異なることになる。光の減衰量も各々異なり、光受信器の光リンク部で光-電気変換された信号は、微小振幅信号から大振幅信号まで種々の振幅を持つ電圧信号となる。この電圧信号からクロック及びデータを抽出するためには、この電圧信号を、デジタル処理が可能なレベルの一定振幅の電圧信号にまで増幅する必要がある。
【0004】
しかしながら、通常の増幅器で増幅する場合に、入力信号の振幅が小さい場合に合わせて利得を高く設定すると、オフセットにより出力が飽和したり、振幅の大きい信号が入力された場合に、出力信号が飽和して波形が大きく歪むため、クロック及びデータの抽出が不可能となる。
【0005】
そこで、特許文献1に開示される増幅回路が提案されている。この増幅回路では、入力信号のピーク値とボトム値とを各々検出、保持し、それらの電圧の中間値と入力信号とを振幅制限増幅器に入力する構成としている。
【特許文献1】特開平6-310967号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、前記特許文献1提案の増幅回路では、ピーク値検出保持回路とボトム値検出保持回路との2つのピーク検出回路が必要となるため、消費電力が大きくなる。更に、これらの回路の出力電圧を分圧するための回路が必要となり、その分圧回路の応答速度を速くするためには、分圧抵抗の値を小さくする必要があり、更に消費電力の増大を助長する。
【0007】
また、ピーク値とボトム値との中間電圧が発生して安定するまでの時間は、ピーク値検出保持回路及びボトム値検出保持回路の各出力が安定するまでの時間と、電圧分圧回路の出力が安定するまでの時間との和となるため、大きな時間遅延が発生してしまう課題がある。
【0008】
本発明は、前記課題に鑑みてなされたものであって、その目的は、低消費電力且つ高速応答性に優れたレファレンス電圧回路と、それを用いて種々の信号振幅を持つ入力信号を一定の振幅にまで増幅する電圧増幅器を提供することにある。
【課題を解決するための手段】
【0009】
前記の目的を達成するために、本発明では、入力信号の最大ピーク値及び最小ピーク値を検出した時点で同時にそれらピーク値間のリファレンス電圧を自動的に発生させるようにする。
【0010】
即ち、請求項1記載の発明のレファレンス電圧発生回路は、第1、第2の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、第1の容量、第2の容量及び第3の容量を順次接続して前記第1の容量の一端を固定電圧に接続し、前記第3の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、前記第1の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第1のスイッチと、前記第2容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第2のスイッチと、前記第3の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第3のスイッチとを備え、前記第3の容量の前記一端を前記電圧電流変換回路の前記第1の端子に接続し、前記第2の端子に外部から信号を与え、前記第2の容量と前記第3の容量の共通接続部から信号を取り出すことを特徴とする。
【0011】
請求項2記載の発明は、請求項1記載のレファレンス電圧発生回路において、第1の期間に前記第1〜第3のスイッチを導通し、続く第2の期間に前記第1のスイッチを遮断するとともに前記第2,第3のスイッチを導通し、続く第3の期間に前記第1〜第3のスイッチを遮断することを特徴とする。
【0012】
請求項3記載の発明は、請求項1記載のレファレンス電圧発生回路において、前記第2の容量の容量値と前記第3の容量の容量値とは等しいことを特徴とする。
【0013】
請求項4記載の発明は、請求項1に記載のレファレンス電圧発生回路において、前記第3の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えたことを特徴とする。
【0014】
請求項5記載の発明のレファレンス電圧発生回路は、第1、第2の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、所定電圧を生成する電圧発生回路と、第1の容量及び第2の容量を接続して前記第1の容量の一端に前記所定電圧が与えられ、前記第2の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、前記第1の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第1のスイッチと、前記第2容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第2のスイッチとを備え、前記第2の容量の前記一端を前記電圧電流変換回路の前記第1の端子に接続し、前記第2の端子に外部から信号を与え、前記第1の容量と前記第2の容量の共通接続部から信号を取り出すことを特徴とする。
【0015】
請求項6記載の発明は、請求項5記載のレファレンス電圧発生回路において、前記容量列を構成する2つの容量の容量値は相互に等しいことを特徴とする。
【0016】
請求項7記載の発明は、請求項5に記載のレファレンス電圧発生回路において、前記第2の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えたことを特徴とする。
【0017】
請求項8記載の発明の電圧増幅器は、請求項1又は請求項5記載のレファレンス電圧発生回路と、2つの入力端子に入力される2つの入力電圧の差電圧に応じた出力電圧を出力する差動増幅回路とを備え、入力信号が前記レファレンス電圧発生回路及び前記差動増幅回路の一方の入力端子に与えられ、前記レファレンス電圧発生回路から出力されるレファレンス電圧が前記差動増幅回路の他方の入力端子に与えられることを特徴とする。
【0018】
請求項9記載の発明の電圧増幅器は、第1の電圧増幅回路としての請求項8記載の電圧増幅器と、少なくとも1つの第2の電圧増幅回路とを具備し、前記第2の電圧増幅回路は、サンプルホールド回路と差動増幅回路とを備え、前記第2の電圧増幅回路への入力電圧は、前記サンプルホールド回路及び前記差動増幅回路の一方の入力端子に与えられ、前記サンプルホールド回路の出力電圧は、前記差動増幅回路の他方の入力端子に与えられることを特徴とする。
【0019】
請求項10記載の発明は、請求項9記載の電圧増幅器において、前記第1の電圧増幅回路の後段に、前記1つの第2の電圧増幅回路、又は縦続接続された複数の第2の電圧増幅回路が縦続接続されることを特徴とする。
【0020】
請求項11記載の発明は、請求項8、9又は10記載の電圧増幅器において、オフセット補正回路を更に具備し、前記オフセット補正回路は最終段に縦続接続されることを特徴とする。
【0021】
請求項12記載の発明は、請求項11記載の電圧増幅器において、前記オフセット補正回路は、第1及び第2の差動入力端子を有する差動増幅回路と、第1及び第2のピーク検出回路とを具備すると共に、第1及び第2の信号が入力され、前記第1の入力信号のピーク値が前記第1のピーク検出回路により検出及び保持され、前記第1の入力信号及びそのピーク値が第1の差動信号として前記差動増幅回路の第1の差動入力端子に入力され、前記第2の入力信号のピーク値が前記第2のピーク検出回路により検出及び保持され、前記第2の入力信号及びそのピーク値が第2の差動信号として前記差動増幅回路の第2の差動入力端子に入力されることを特徴とする。
【0022】
請求項13記載の発明は、請求項11記載の電圧増幅器において、前記オフセット補正回路は、第1及び第2の差動入力端子を有する差動増幅回路と、第1及び第2のピーク検出回路とを具備すると共に、第1及び第2の信号が入力され、前記第1及び第2の入力信号が第1の差動信号として前記差動増幅回路の第1の差動入力端子に入力され、前記第1及び第2の入力信号のピーク値が各々前記第1及び第2のピーク検出回路により検出及び保持され、前記第1及び第2のピーク検出回路の出力信号が第2の差動信号として前記差動増幅回路の第2の差動入力端子に入力されることを特徴とする。
【0023】
請求項14記載の発明は、請求項12又は請求項13記載の電圧増幅器において、前記オフセット補正回路の第1及び第2のピーク検出回路には、前記第1及び第2の入力信号のピーク値の検出及び保持を遅らせる応答遅延回路が接続されることを特徴とする。
【0024】
請求項15記載の発明は、請求項8、9、10又は11記載の電圧増幅器において、コンパレータを更に具備し、前記コンパレータは、このコンパレータに入力される差動電圧を一定振幅の電圧にまで増幅すると共に、制御信号を受けてその出力電圧値を固定できるように構成されることを特徴とする。
【0025】
請求項16記載の発明は、請求項8、9、10、12又は13記載の電圧増幅器において、差動増幅回路は、その出力が振幅制限されていることを特徴とする。
【0026】
請求項17記載の発明は、請求項9又は10記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記第1の電圧増幅回路のレファレンス電圧発生回路へのリセット信号と、前記第2の電圧増幅回路のサンプルホールド回路の制御信号との間に時間遅延を与えることを特徴とする。
【0027】
請求項18記載の発明は、請求項12又は13記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記第2の電圧増幅回路の第1及び第2のサンプルホールド回路の制御信号と、前記オフセット補正回路の第1及び第2のピーク検出回路のリセット信号との間に時間遅延を与えることを特徴とする。
【0028】
請求項19記載の発明は、請求項15記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記オフセット補正回路の第1及び第2のピーク検出回路のリセット信号と、前記コンパレータの制御信号との間に時間遅延を与えることを特徴とする。
【0029】
以上により、請求項1〜4記載の発明では、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧が発生するので、従来のようにピーク検出した電圧を更に次段の電圧分圧器で分圧してレファレンス電圧を発生させる構成に比べて、高速にレファレンス電圧を発生させることが可能となる。しかも、ピーク検出回路は1つの規模ですむので、低消費電力化も可能となる。
【0030】
特に、請求項2記載の発明では、第1、第2及び第3の3つの容量を有して、これら容量の何れに電圧を保持するかを切換える構成によって、第1及び第2のピーク値とレファレンス電圧とを発生させるので、簡易な構成によって容易にレファレンス電圧が発生する。
【0031】
請求項3記載の発明では、第2の容量と第3の容量との容量値が相互に等しいので、第1のピーク値と第2のピーク値との中間電圧がレファレンス電圧として発生することになる。
【0032】
また、請求項5〜7記載の発明では、入力信号が第1の期間において一定値の場合には、その一定電圧を電圧発生回路により発生できるので、請求項1記載の発明のように第1の容量やこの容量の電荷放電用のリセット信号が不要になり、より簡単な構成でもって高速且つ低消費電力でレファレンス電圧を発生させることができる。
【0033】
特に、請求項6の発明では、第2の容量と第3の容量とで容量値を等しく設定したので、電圧発生回路の出力電圧とピーク保持された電圧とのちょうど中間の電圧がレファレンス電圧として生成される。
【0034】
請求項8記載の発明では、差動増幅回路の2つの入力端子には、入力信号と、この入力信号の振幅の中心電圧であるレファレンス電圧とが与えられるので、入力信号は低歪みで増幅されることになる。
【0035】
請求項9記載の発明では、第2の電圧増幅回路において、信号入力前の電圧がサンプルホールド回路にレファレンス電圧として保持されるので、その後の入力信号は差動増幅回路において低歪みで増幅される。
【0036】
請求項10記載の発明では、第1の電圧増幅回路の後段に更に1つの第2の電圧増幅回路又は縦続接続された複数の第2の電圧増幅回路が縦続接続されているので、入力信号は低消費電力且つ高利得で増幅される。
【0037】
請求項11記載の発明では、電圧増幅器の最終段にはオフセット補正回路が縦続接続されているので、オフセットを有効に削除でき、オフセットに起因するデューティ劣化を小さく抑制できる。
【0038】
請求項12及び請求項13記載の発明では、簡易な構成で容易にオフセットを補正することができる。
【0039】
請求項14記載の発明では、オフセット補正回路のピーク検出回路に応答遅延回路を付加したので、先頭ビットに異常なピークの盛上りがある場合であっても、このピーク異常を検出せず、正常なピーク値を検出することができる。
【0040】
請求項15記載の発明では、入力差動電圧はコンパレータによって一定振幅の電圧にまで増幅されるので、ロジックレベルの振幅を持つデジタル出力信号を得ることができると共に、ノイズ等による出力信号のふらつき、変動を抑制することができる。
【0041】
請求項16記載の発明では、差動増幅回路はその出力が振幅制限される構成であるので、大きな振幅の入力信号に対しても飽和することがなく、デューティ劣化の少ない出力が得られる。
【0042】
請求項17〜請求項19記載の発明では、リセット動作は、先ず、前段の第1の電圧増幅回路のレファレンス電圧発生回路、次いで第2の電圧増幅回路のサンプルホールド回路、その後にオフセット補正回路のピーク検出回路、更にその後にコンパレータの順で行われるので、安定した動作が実現され、精度の高い出力を得ることができる。
【発明の効果】
【0043】
以上説明したように、請求項1〜4記載の発明によれば、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧が発生するので、高速にレファレンス電圧を発生させることが可能であると共に、ピーク検出回路が1つの規模で済むので、低消費電力化が可能である。
【0044】
特に、請求項2記載の発明によれば、3つの容量と、これら容量の何れに電圧を保持させるかの切換構成によって、第1及び第2のピーク値とレファレンス電圧とを発生させるので、簡易な構成で容易にレファレンス電圧を発生させることができる。
【0045】
請求項3記載の発明によれば、第1のピーク値と第2のピーク値との中間電圧をレファレンス電圧として発生させることができる。
【0046】
請求項5〜7記載の発明によれば、請求項1記載の発明よりも簡単な構成でもって高速且つ低消費電力でレファレンス電圧を発生させることができる。
【0047】
特に、請求項6の発明によれば、電圧発生回路の出力電圧とピーク保持された電圧とのちょうど中間の電圧をレファレンス電圧として生成することができる。
【0048】
請求項8記載の発明によれば、差動増幅回路の2つの入力端子に、入力信号と、この入力信号の振幅の中心電圧であるレファレンス電圧とを与えたので、入力信号を低歪みで増幅することが可能である。
【0049】
請求項9記載の発明によれば、信号入力前の電圧を第2の電圧増幅回路のサンプルホールド回路にレファレンス電圧として保持したので、その後の入力信号を低歪みで増幅することができる。
【0050】
請求項10記載の発明によれば、第1の電圧増幅回路の後段に更に1つ又は複数の第2の電圧増幅回路を縦続接続したので、入力信号を低消費電力且つ高利得で増幅できる。
【0051】
請求項11記載の発明によれば、電圧増幅器の最終段にオフセット補正回路を縦続接続したので、オフセットを有効に削除して、オフセットに起因するデューティ劣化を小さく抑制できる。
【0052】
請求項12及び請求項13記載の発明によれば、簡易な構成で容易にオフセットを補正することができる。
【0053】
請求項14記載の発明によれば、オフセット補正回路のピーク検出回路に応答遅延回路を付加したので、先頭ビットのピーク異常を検出せず、正常なピーク値を検出することができる。
【0054】
請求項15記載の発明によれば、コンパレータによってロジックレベルの振幅を持つデジタル出力信号を得ることができると共に、ノイズ等による出力信号のふらつき、変動を抑制することができる。
【0055】
請求項16記載の発明によれば、差動増幅回路の出力を振幅制限したので、大きな振幅の入力信号に対する飽和を防止して、デューティ劣化の少ない出力を得ることができる。
【0056】
請求項17〜請求項19記載の発明によれば、前段に位置する回路から順番にリセット動作を行わせる構成としたので、安定した動作を実現して、精度の高い出力を得ることができる。
【発明を実施するための最良の形態】
【0057】
以下、本発明の実施の形態を図面に基づいて説明する。
【0058】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る発明のレファレンス電圧発生回路を示す。
【0059】
同図において、容量1の一端は接地されており(ここでは所定電圧VDDとし、ミニマムホールド回路として働くと仮定する)、その他端は、容量2、3の縦続接続からなる容量列4に縦続接続されている。各容量1、2、3には、スイッチSW1、SW2、SW3が並列に接続されている。これらのスイッチSW1〜SW3は各容量1〜3の両端を短絡して、電荷を抜く働きをする。また、VICは電圧電流変換回路であって、その入力側は入力電圧信号Vinが入力され、その出力側は前記容量1と容量列4とを縦続接続した回路が接続されていて、入力電圧Vinと出力電圧とが等しくなるまで容量1〜3を充電(又は放電)する働きをする。
【0060】
以下、図1のレファレンス電圧発生回路の詳細な動作を図12に基づいて説明する。尚、以下の説明では、図1に示すように、容量1、2の接続点をノードA、容量2、3の接続点をノードB、容量3と電圧電流変換回路VICとの接続点をノードCとして説明する。
【0061】
(1) リセット期間T1:この期間は全てのスイッチSW1〜SW3がONとなり、全容量1〜3の電荷が放電される。これにより、ノードA、ノードB及びノードCの何れも電位VDDに固定される。
【0062】
(2) 第1の期間T2:この期間は、スイッチSW1のみOFFとなり、容量1がホールド容量として働く。これにより、入力信号Vinの高電位側の電圧(第1のピーク値)Vmaxが容量1、即ちノードAに保持されることになる。スイッチSW2、SW3はONのままであるので、ノードA、B及びCは何れも高電位側の電圧Vmaxとなる。
【0063】
(3) 第2の期間T3:前記第1の期間T2に続くこの期間は、スイッチSW2、SW3も開放となり、容量1、2、3の縦続接続がホールド容量として働く。この期間に入力信号Vinが低電位側に振れると、そのピーク値(第2のピーク値)VminがノードCに保持され、容量列4には2つのピーク値Vmax、Vminの差電圧(Vmax-Vmin)が保持される。
【0064】
この時、ノードBに生じるレファレンス電圧Vrefの電位について考える。先ず、第1の期間T2に、無入力信号時の出力電圧Vmaxが検出され、この電圧Vmaxが容量1に保持される。この時、容量2、3はディスチャージされている。従って、容量1、2、3の容量値をC1、C2、C3、保持された電圧をV1、V2、V3、蓄えられた電荷量をQ1、Q2、Q3とすると、次式が成立する。
【0065】
Q1 = C1・V1 = C1・Vmax
Q2 = C2・V2 = 0
Q3 = C3・V3 = 0
次に、第2の期間T3では、容量1〜3の直列接続状態の下で、最大入力信号時の出力電圧Vminがサンプリング及び保持される。このとき、移動電荷をqで表すと、次式が成立する。
【0066】
(Q1+q)/C1+q/C2+q/C3=Vmin
∴ q = (Vmin - Q1/C1) ・C4
where 1/C4 = (1/C1+1/C2+1/C3)
従って、レファレンス電圧Vrefは、以下のようになる。
【0067】
Vref = Vmin - (C4/C3)(Vmin - Vmax)
ここで、C2=C3、C1=K・C2(kは自然数)とすると、
Vref=Vmin-(1/(2+1/K))(Vmin-Vmax)
=(Vmin+Vmax)/2+(1/4K)(Vmin-Vmax)
=(Vmin+Vmax)/2+ΔV
where ΔV=(1/4K)(Vmin-Vmax)
となる。上式から、K>>1とすることにより、レファレンス電圧Vrefとして、高電位側の保持電圧Vmaxに容量2の保持電圧((Vmax-Vmin)/2)を加算した電圧、即ち、2つのピーク値Vmin、Vmaxの中間の電圧(Vmin+Vmax)/2が得られることが判る。
【0068】
以上述べたように、本実施の形態では、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧Vrefが発生するので、従来のようにピーク検出された電圧を次段の電圧分圧器で分圧してレファレンス電圧を発生させる構成に比べて、高速にレファレンス電圧Vrefを発生させることが可能である。しかも、ピーク検出回路は1つの規模で済むので、低消費電力化も効果的である。
【0069】
(第2の実施の形態)
図2は、本発明の第2の実施の形態に係る発明のレファレンス電圧発生回路を示す。
【0070】
図2のレファレンス電圧発生回路は、図1に示した容量1、容量2、容量3の縦続接続からなる容量列4、及び電圧電流変換回路Cとを備える。更に、m5は一方向のみに電流を流す単一方向導通素子としてのカスコードトランジスタ、m6はバッファ回路としてのNMOSソースフォロワトランジスタ、m8は容量1に並列接続された第1のリセット回路としてのPMOSトランジスタ、m9及びm10は各々前記容量2、3に並列接続された第2のリセット回路としてのPMOSトランジスタである。
【0071】
前記電圧電流変換回路Cは、バイアス電流源Ioによりバイアスされ且つソースが結合されたPMOSトランジスタペアm1、m2と、NMOSトランジスタm3、m4から成るカレントミラー回路とにより構成され、前記2つのPMOSトランジスタm1、m2のゲート端子が2つの入力端子となっている。前記電圧電流変換回路Cの出力端子outは、カスコードトランジスタm5の一端に接続され、前記カスコードトランジスタm5の他端は前記容量列4の一端と前記NMOSソースフォロワトランジスタm6の入力端子であるゲートに接続されている。前記容量列4の他端と容量1とはノードAにて接続され、前記容量1の他端は所定電圧VDDが与えられている。
【0072】
更に、前記NMOSソースフォロワトランジスタm6の出力端子であるソースは、前記電圧電流変換回路Cの一方の入力端子(即ち、PMOSトランジスタm2のゲート)に接続されており、前記電圧電流変換回路Cの他方の入力端子であるPMOSトランジスタm1のゲートには入力信号Vinが入力されている。前記第1のリセット回路としてのPMOSトランジスタm8は前記容量1の電荷を放電し、前記第2のリセット回路としてのPMOSトランジスタm9、m10は前記容量2、3の電荷を放電する。前記容量列4の容量2と容量3との接続点であるノードBの電圧は、NMOSソースフォロワトランジスタM7を通して、レファレンス電圧Vrefとして取り出される。
【0073】
本実施の形態のレファレンス電圧発生回路は次のように動作する。先ず、最初のリセット期間では、リセット信号SW1、SW2、SW3の何れもLOWとなり、各容量1、2、3の電荷は全て放電され、ノードA、B、Cの何れも電圧VDDに設定される。次に、第1の期間では、リセット信号SW1がHIGHとなって、容量1は電圧電流変換回路Cの2つのPMOSトランジスタm1、m2のゲート電圧が等しくなるまで充電され、入力信号Vinの第1の期間での最大値Vmaxが検出、保持される。次に、第2の期間では、リセット信号SW2、SW3もHIGHとなり、ノードCには入力信号Vinの第2の期間での最小値Vminが検出保持される。この時点でノードBの電圧が安定していて、このノードBの電圧に応じたレファレンス電圧Vref(= (Vmax+Vmin)/2)が取り出される。
【0074】
このように、本実施の形態では、入力信号Vinの信号振幅の中間電圧がレファレンス電圧Vrefとして極めて容易に発生されることになる。また、この回路構成では、従来のような抵抗分圧による電圧分圧器を必要としないので、高速且つ低消費電力でレファレンス電圧Vrefを発生することができる。
【0075】
尚、本実施の形態では、ミニマムホールド回路に基づいて構成したが、本発明はこの構成に限定されるものではなく、マキシマムホールド回路に基づいた回路を用いた構成も含まれるものである。この場合には、全てのトランジスタの極性を入れ換えて、電源電圧VDDと接地VSSとを逆にすれば良い。
【0076】
(第3の実施の形態)
図3は、本発明の第3の実施の形態に係る発明のレファレンス電圧発生回路を示す。本実施の形態では、電圧発生回路5が設けられ、この電圧発生回路5により、前記第1の実施の形態の容量1及びスイッチSW1を代用する構成としたものである。
【0077】
即ち、同図のレファレンス電圧発生回路では、2つの容量2、3の縦続接続からなる容量列4と、前記容量2、3と並列接続された2つのスイッチSW2、SW3と、電圧電流変換回路VICと共に、所定電圧を発生する電圧発生回路5が用意される。この電圧発生回路5の出力端子は、前記容量列4の一方の容量2の一端に与えられる。前記容量列4の2つの容量2、3の接続ノードBの電圧がレファレンス電圧Vrefとして出力される。本実施の形態でも、第1の実施の形態と同様に、容量列4を構成する2つの容量2、3の容量値は相互に等しく設定される。
【0078】
本実施の形態のレファレンス電圧発生回路は、入力信号Vinが第1の期間では一定値の場合に有効であり、その一定電圧を電圧発生回路5で発生し、容量2の一端に常に与えている。これにより、容量1やその容量1のためのリセット信号が不要となるので、より簡単な構成で同等の効果を得ることができる。また、容量列4を構成する2つの容量2、3の容量値を相互に等しく設定しているので、電圧発生回路5の出力電圧とピーク検出保持された電圧とのちょうど中間の電圧がレファレンス電圧Vrefとして生成されることになる。
【0079】
本実施の形態のレファレンス電圧発生回路も、図1に示した構成と同様に、図2に適用可能である。即ち、図2において、容量1、リセット用トランジスタm8及びリセット信号SW1を取り除き、電圧発生回路5の出力電圧をノードAに与える構成とすれば良い。
【0080】
(第4の実施の形態)
図4は、本発明の第4の実施の形態に係る発明の電圧増幅器を示す。
【0081】
同図の電圧増幅器は第1の電圧増幅回路8で構成される。この第1の電圧増幅回路8は、前記図1に示した回路構成と同一の回路構成を持つレファレンス電圧発生回路7と、差動増幅回路6とにより構成されている。入力信号Inは、差動増幅回路6の一方の入力端子とレファレンス電圧発生回路7の入力端子(即ち、電圧電流変換回路VIC)に入力される。前記レファレンス電圧発生回路7からのレファレンス電圧Vrefは、差動増幅回路6の他方の入力端子に与えられる。
【0082】
前記の構成により、差動増幅回路6の2つの入力端子には、入力信号Inとこの入力信号Inの振幅の中心電圧(レファレンス電圧Vref)とが与えられることになるので、入力信号Inを低歪で増幅することができる。また、従来の構成に比べて、ピーク検出回路1つと電圧分圧回路とが削減されているので、低消費電力且つ高速な動作が可能となる。
【0083】
尚、本実施の形態では、レファレンス電圧発生回路7は図1に示した回路構成としたが、図3に示した回路構成であっても良いのは勿論である。
【0084】
(第5の実施の形態)
図5は、本発明の第5の実施の形態に係る発明の電圧増幅器を示す。
【0085】
同図の電圧増幅器9は、前記図4に示した第1の電圧増幅回路8と、縦続接続された2個の第2の電圧増幅回路11、11とを備える。前記各第2の電圧増幅回路11、11は、サンプルホールド回路10と差動増幅回路6とにより構成されている。各第2の電圧増幅回路11への入力信号は、差動増幅回路6の一方の入力端子とサンプルホールド回路10とに与えられ、前記サンプルホールド回路10の出力は、前記差動増幅回路6の他方の入力端子に与えられている。
【0086】
ここで、第1の電圧増幅回路8の出力電圧について考える。図4に入力信号Inとして波形を示した入力信号が入力された場合、レファレンス電圧発生回路7の出力電圧Vrefは、入力信号Inの振幅の1/2の電圧だけ正確にシフトするので、第1の電圧増幅回路8の出力信号は、図4の出力信号Outに示したような波形となる。即ち、信号入力前の電圧が信号入力時の振幅中心となる。この性質を利用して、第2の電圧増幅回路11では、信号が入力される前にその電圧をサンプルホールド回路10によりサンプルホールドし、その電圧を差動増幅回路6のためのレファレンス電圧Vrefとして使用している。
【0087】
尚、図5においては、差動増幅回路6は1つの差動入力端子を持つシングル構成のものを例示しているが、図6に示すように、2つの差動入力を持つ差動増幅回路12を用いれば差動形式で構成することができ、ノイズ耐性及び電圧利得の向上を図ることができる。
【0088】
また、本実施の形態では、2個の第2の電圧増幅回路11を縦続接続したが、3個以上の第2の電圧増幅回路11を縦続接続したり、1個の第2の電圧増幅回路11のみを備える場合であっても良い。
【0089】
(第6の実施の形態)
図7は、本発明の第6の実施の形態に係る発明の電圧増幅器を示す。本実施の形態の特徴点は、最終段にオフセット補正回路を設けた構成にある。
【0090】
即ち、同図の電圧増幅器9を構成する第1の電圧増幅回路8及び第2の電圧増幅回路11により、入力信号はある程度増幅されてくるが、この信号のままではデバイスのミスマッチ等によるオフセットが差動入力信号間に存在するために、この信号をそのまま用いてロジックレベルにまで一気に増幅すると、図13に示すように、デューティ劣化が生じてしまう場合がある。そこで、本実施の形態では、図7に示すように、第2の電圧増幅回路11の後段である最終段に、オフセット補正回路14を縦続接続する構成が採用される。
【0091】
前記オフセット補正回路14は、第1及び第2の差動入力端子を持つ差動増幅回路12と、第1及び第2のピーク検出回路13a、13bとから構成されている。図7に示すように、第2の電圧増幅回路11の差動増幅回路12の差動信号はオフセット補正回路14に入力され、この差動入力信号を構成する一方の信号(第1の信号)と、この第1の信号を前記第1のピーク検出回路13aに入力して検出保持された第1の信号のピーク値とが、第1の差動信号として差動増幅回路12の一方(第1)の差動入力端子の非反転入力端子及び反転入力端子に入力される。同様に、第2の電圧増幅回路11の差動増幅回路12からの他方の信号(第2の信号)と、この第2の信号を第2のピーク検出回路13bに入力して検出保持された第2の信号のピーク値とが、第2の差動信号として差動増幅回路12の他方(第2)の差動入力端子の非反転入力端子及び反転入力端子に入力される。
【0092】
従って、本実施の形態では、以上の構成により、オフセットを効果的に削除でき、デューティ劣化を抑制することが可能である。
【0093】
尚、本実施の形態では、第1の電圧増幅回路8の後段に1つの第2の電圧増幅回路11を縦続接続した構成に対して更にオフセット補正回路14を配置する構成を採用したが、第2の電圧増幅回路11を2つ以上備える構成に適用したり、この第2の電圧増幅回路を備えず、第1の電圧増幅回路8のみを持つ構成に適用しても良いのは言うまでもない。
【0094】
(第7の実施の形態)
図8は、本発明の第7の実施の形態に係る発明の電圧増幅器を示す。
【0095】
本実施の形態では、前記図7に示した第6の実施の形態と同様に、最終段にオフセット補正回路14を配置しているが、このオフセット補正回路14が有する2つのピーク検出回路13a、13bの配置位置を図7とは異なる位置に変更したものである。
【0096】
即ち、図8では、第2の電圧増幅回路11の差動増幅回路12の差動信号は、オフセット補正回路14の差動増幅回路12の一方の差動入力端子(第1の差動入力端子)にそのまま第1の差動信号として入力されると共に、第1及び第2のピーク検出回路13a、13bに入力されてその各ピーク値が検出保持され、この各ピーク値が前記差動増幅回路12の他方の差動入力端子(第2の差動入力端子)に第2の差動信号として入力される構成となっている。
【0097】
従って、本実施の形態でも、前記の構成により、前記第6の実施の形態と同様に、容易にオフセットをキャンセルすることができる。
【0098】
前記第1の電圧増幅回路8の差動増幅回路6、第2の電圧増幅回路11の差動増幅回路12、及びオフセット補正回路14の差動増幅回路12は、各々、その出力が振幅制限されている。従って、大きな振幅の入力信号に対する飽和を防止できるので、デューティ劣化の少ない出力を得ることができる。尚、この振幅制限は、図4〜図7の差動増幅回路6、12に対して適用しても良い。
【0099】
(第8の実施の形態)
図9は、本発明の第8の実施の形態に係る発明の電圧増幅器を示す。
【0100】
前記第6及び第7の実施の形態でのオフセット補正回路14が正常に動作するためには、2つの入力信号のピーク値が正確に検出及び保持されなければならないが、実際の波形は、図13に記号Aで示すように、先頭ビットのピーク値が正常な場合のピーク値よりも大きくなる。これは、前段までの増幅回路において、レファレンス電圧Vrefを発生するまでに時間遅延があるために、先頭ビットのピーク値が大きくなってしまうためである。この場合、オフセットが正常にキャンセルされないため、このままの信号を用いてコンパレータなどでロジックレベルまで一気に変換すると、大きなデューティ劣化が生じてしまう場合がある。
【0101】
そこで、本実施の形態では、先頭ビットの異常なピーク値の影響をなくすように、応答遅延回路15を配置している。この応答遅延回路15は、第2の電圧増幅回路11の差動増幅回路12からオフセット補正回路14への入力差動信号をモニターして、オフセット補正回路14の2つのピーク検出回路13a、13bが入力信号の2ビット目以降でピーク値を検出、保持するように、これらピーク検出回路13a、13bの検出、保持動作を遅らせる機能を果たす。
【0102】
従って、本実施の形態では、応答遅延回路15によって、先頭ビットに異常なピークの盛り上がりがあっても、図14に記号Bで示すように、2ビット目以降の正常なピーク値を検出することが可能となる。
【0103】
(第9の実施の形態)
図10は、本発明の第9の実施の形態に係る発明の電圧増幅器を示す。本実施の形態の特徴は、最後段にコンパレータ16を配置した点である。
【0104】
本実施の形態では、オフセット補正回路14の差動増幅回路12の出力信号は、アナログ信号であって、その振幅も一定となっていないが、後段に配置したコンパレータ16は、前記オフセット補正回路14の差動増幅回路12の差動電圧を一定ロジックレベルの振幅を持つデジタル信号に増幅、変換して、出力端子Out、Outbから出力する。
【0105】
更に、前記コンパレータ16は制御信号を受け、この制御信号により出力端子Out、Outbから出力電圧値を固定できるように構成されている。この構成では、リセット期間等において、出力端子Out、Outbからの出力信号が振幅するのを防ぐことが可能である。
【0106】
(第10の実施の形態)
図11は、本発明の第10の実施の形態に係る発明の電圧増幅器を示す。
【0107】
同図では、リセット信号が第1の電圧増幅回路8のレファレンス電圧発生回路7に入力されると共に、このリセット信号は遅延回路17aで設定時間遅延された後、このリセット信号が第2の電圧増幅回路11のサンプルホールド回路10に制御信号として入力される。更に、前記遅延回路17aにより遅延されたリセット信号は、他の遅延回路17bにより更に設定時間遅延された後、オフセット補正回路14の第1及び第2のピーク検出回路13a、13bに入力されると共に、前記遅延回路17bの後段に配置した遅延回路17cにより更に設定時間遅延された後、コンパレータ16に制御信号として入力される。
【0108】
従って、本実施の形態では、前段のリセット動作が完全に終了した後に、後段をリセットして行くことができるので、安定した動作を実現することができる。
【0109】
尚、本実施の形態では、図10に示した電圧増幅器に適用した例を示したが、図5〜図9に示した電圧増幅器に対しても同様に適用しても良いのは勿論である。
【図面の簡単な説明】
【0110】
【図1】本発明の第1の実施の形態のレファレンス電圧発生回路を示す図である。
【図2】本発明の第2の実施の形態のレファレンス電圧発生回路を示す図である。
【図3】本発明の第3の実施の形態のレファレンス電圧発生回路を示す図である。
【図4】本発明の第4の実施の形態の電圧増幅器を示す図である。
【図5】本発明の第5の実施の形態の電圧増幅器を示す図である。
【図6】同電圧増幅器の変形例を示す図である。
【図7】本発明の第6の実施の形態の電圧増幅器を示す図である。
【図8】本発明の第7の実施の形態の電圧増幅器を示す図である。
【図9】本発明の第8の実施の形態の電圧増幅器を示す図である。
【図10】本発明の第9の実施の形態の電圧増幅器を示す図である。
【図11】本発明の第10の実施の形態の電圧増幅器を示す図である。
【図12】本発明の第1の実施の形態のレファレンス電圧発生回路の動作を説明する図である。
【図13】入力信号の先頭ビットのピーク異常による誤動作を示す図である。
【図14】本発明の第8の実施の形態の電圧増幅器の応答遅延回路の動作に基づく効果を示す図である。
【符号の説明】
【0111】
1 容量
2 容量
3 容量
4 容量列
A、B、C ノード
C 電圧電流変換回路
m5 カスコードトランジスタ(単方向導通素子)
m6 ソースフォロワトランジスタ(バッファ回路)
m8 PMOSトランジスタ(第1のリセット回路)
m9、m10 PMOSトランジスタ(第2のリセット回路)
5 電圧発生回路
6 差動増幅回路
7 レファレンス電圧発生回路
8 第1の電圧増幅回路
9 電圧増幅器
10 サンプルホールド回路
11 第2の電圧増幅回路
12 2つの差動入力端子を持つ差動増幅回路
13a 第1のピーク検出回路
13b 第2のピーク検出回路
14 オフセット補正回路
15 応答遅延回路
16 コンパレータ
17a、17b、17c 遅延回路
【技術分野】
【0001】
本発明は、PDS(Passive Double Star)光加入者システム等の光通信システムにおいて、光ファイバーからの光信号を受けるフォトダイオードからの出力電流が電流電圧変換された信号のように、種々の信号振幅を持つ入力信号を一定の振幅にまで増幅する電圧増幅器に関する。
【背景技術】
【0002】
近年、将来のFTTH(Fiber To The Home)化に向けて、光加入者システムの研究が盛んに行われている。しかし、巨大な伝送容量を持つ光ファイバーの一般家庭への導入は、従来の金属回線に比べて経済性の面で課題となっている。こうした中で、局側からの一本の光ファイバーを分岐させることにより複数加入者への双方向通信サービスを可能としたPDS光加入者システムは、経済性の面から有望視されている。
【0003】
このような光通信システムにおいては、各家庭から局までの距離が各々異なるため、光ファイバーでの伝送距離も各々異なることになる。光の減衰量も各々異なり、光受信器の光リンク部で光-電気変換された信号は、微小振幅信号から大振幅信号まで種々の振幅を持つ電圧信号となる。この電圧信号からクロック及びデータを抽出するためには、この電圧信号を、デジタル処理が可能なレベルの一定振幅の電圧信号にまで増幅する必要がある。
【0004】
しかしながら、通常の増幅器で増幅する場合に、入力信号の振幅が小さい場合に合わせて利得を高く設定すると、オフセットにより出力が飽和したり、振幅の大きい信号が入力された場合に、出力信号が飽和して波形が大きく歪むため、クロック及びデータの抽出が不可能となる。
【0005】
そこで、特許文献1に開示される増幅回路が提案されている。この増幅回路では、入力信号のピーク値とボトム値とを各々検出、保持し、それらの電圧の中間値と入力信号とを振幅制限増幅器に入力する構成としている。
【特許文献1】特開平6-310967号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、前記特許文献1提案の増幅回路では、ピーク値検出保持回路とボトム値検出保持回路との2つのピーク検出回路が必要となるため、消費電力が大きくなる。更に、これらの回路の出力電圧を分圧するための回路が必要となり、その分圧回路の応答速度を速くするためには、分圧抵抗の値を小さくする必要があり、更に消費電力の増大を助長する。
【0007】
また、ピーク値とボトム値との中間電圧が発生して安定するまでの時間は、ピーク値検出保持回路及びボトム値検出保持回路の各出力が安定するまでの時間と、電圧分圧回路の出力が安定するまでの時間との和となるため、大きな時間遅延が発生してしまう課題がある。
【0008】
本発明は、前記課題に鑑みてなされたものであって、その目的は、低消費電力且つ高速応答性に優れたレファレンス電圧回路と、それを用いて種々の信号振幅を持つ入力信号を一定の振幅にまで増幅する電圧増幅器を提供することにある。
【課題を解決するための手段】
【0009】
前記の目的を達成するために、本発明では、入力信号の最大ピーク値及び最小ピーク値を検出した時点で同時にそれらピーク値間のリファレンス電圧を自動的に発生させるようにする。
【0010】
即ち、請求項1記載の発明のレファレンス電圧発生回路は、第1、第2の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、第1の容量、第2の容量及び第3の容量を順次接続して前記第1の容量の一端を固定電圧に接続し、前記第3の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、前記第1の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第1のスイッチと、前記第2容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第2のスイッチと、前記第3の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第3のスイッチとを備え、前記第3の容量の前記一端を前記電圧電流変換回路の前記第1の端子に接続し、前記第2の端子に外部から信号を与え、前記第2の容量と前記第3の容量の共通接続部から信号を取り出すことを特徴とする。
【0011】
請求項2記載の発明は、請求項1記載のレファレンス電圧発生回路において、第1の期間に前記第1〜第3のスイッチを導通し、続く第2の期間に前記第1のスイッチを遮断するとともに前記第2,第3のスイッチを導通し、続く第3の期間に前記第1〜第3のスイッチを遮断することを特徴とする。
【0012】
請求項3記載の発明は、請求項1記載のレファレンス電圧発生回路において、前記第2の容量の容量値と前記第3の容量の容量値とは等しいことを特徴とする。
【0013】
請求項4記載の発明は、請求項1に記載のレファレンス電圧発生回路において、前記第3の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えたことを特徴とする。
【0014】
請求項5記載の発明のレファレンス電圧発生回路は、第1、第2の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、所定電圧を生成する電圧発生回路と、第1の容量及び第2の容量を接続して前記第1の容量の一端に前記所定電圧が与えられ、前記第2の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、前記第1の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第1のスイッチと、前記第2容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第2のスイッチとを備え、前記第2の容量の前記一端を前記電圧電流変換回路の前記第1の端子に接続し、前記第2の端子に外部から信号を与え、前記第1の容量と前記第2の容量の共通接続部から信号を取り出すことを特徴とする。
【0015】
請求項6記載の発明は、請求項5記載のレファレンス電圧発生回路において、前記容量列を構成する2つの容量の容量値は相互に等しいことを特徴とする。
【0016】
請求項7記載の発明は、請求項5に記載のレファレンス電圧発生回路において、前記第2の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えたことを特徴とする。
【0017】
請求項8記載の発明の電圧増幅器は、請求項1又は請求項5記載のレファレンス電圧発生回路と、2つの入力端子に入力される2つの入力電圧の差電圧に応じた出力電圧を出力する差動増幅回路とを備え、入力信号が前記レファレンス電圧発生回路及び前記差動増幅回路の一方の入力端子に与えられ、前記レファレンス電圧発生回路から出力されるレファレンス電圧が前記差動増幅回路の他方の入力端子に与えられることを特徴とする。
【0018】
請求項9記載の発明の電圧増幅器は、第1の電圧増幅回路としての請求項8記載の電圧増幅器と、少なくとも1つの第2の電圧増幅回路とを具備し、前記第2の電圧増幅回路は、サンプルホールド回路と差動増幅回路とを備え、前記第2の電圧増幅回路への入力電圧は、前記サンプルホールド回路及び前記差動増幅回路の一方の入力端子に与えられ、前記サンプルホールド回路の出力電圧は、前記差動増幅回路の他方の入力端子に与えられることを特徴とする。
【0019】
請求項10記載の発明は、請求項9記載の電圧増幅器において、前記第1の電圧増幅回路の後段に、前記1つの第2の電圧増幅回路、又は縦続接続された複数の第2の電圧増幅回路が縦続接続されることを特徴とする。
【0020】
請求項11記載の発明は、請求項8、9又は10記載の電圧増幅器において、オフセット補正回路を更に具備し、前記オフセット補正回路は最終段に縦続接続されることを特徴とする。
【0021】
請求項12記載の発明は、請求項11記載の電圧増幅器において、前記オフセット補正回路は、第1及び第2の差動入力端子を有する差動増幅回路と、第1及び第2のピーク検出回路とを具備すると共に、第1及び第2の信号が入力され、前記第1の入力信号のピーク値が前記第1のピーク検出回路により検出及び保持され、前記第1の入力信号及びそのピーク値が第1の差動信号として前記差動増幅回路の第1の差動入力端子に入力され、前記第2の入力信号のピーク値が前記第2のピーク検出回路により検出及び保持され、前記第2の入力信号及びそのピーク値が第2の差動信号として前記差動増幅回路の第2の差動入力端子に入力されることを特徴とする。
【0022】
請求項13記載の発明は、請求項11記載の電圧増幅器において、前記オフセット補正回路は、第1及び第2の差動入力端子を有する差動増幅回路と、第1及び第2のピーク検出回路とを具備すると共に、第1及び第2の信号が入力され、前記第1及び第2の入力信号が第1の差動信号として前記差動増幅回路の第1の差動入力端子に入力され、前記第1及び第2の入力信号のピーク値が各々前記第1及び第2のピーク検出回路により検出及び保持され、前記第1及び第2のピーク検出回路の出力信号が第2の差動信号として前記差動増幅回路の第2の差動入力端子に入力されることを特徴とする。
【0023】
請求項14記載の発明は、請求項12又は請求項13記載の電圧増幅器において、前記オフセット補正回路の第1及び第2のピーク検出回路には、前記第1及び第2の入力信号のピーク値の検出及び保持を遅らせる応答遅延回路が接続されることを特徴とする。
【0024】
請求項15記載の発明は、請求項8、9、10又は11記載の電圧増幅器において、コンパレータを更に具備し、前記コンパレータは、このコンパレータに入力される差動電圧を一定振幅の電圧にまで増幅すると共に、制御信号を受けてその出力電圧値を固定できるように構成されることを特徴とする。
【0025】
請求項16記載の発明は、請求項8、9、10、12又は13記載の電圧増幅器において、差動増幅回路は、その出力が振幅制限されていることを特徴とする。
【0026】
請求項17記載の発明は、請求項9又は10記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記第1の電圧増幅回路のレファレンス電圧発生回路へのリセット信号と、前記第2の電圧増幅回路のサンプルホールド回路の制御信号との間に時間遅延を与えることを特徴とする。
【0027】
請求項18記載の発明は、請求項12又は13記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記第2の電圧増幅回路の第1及び第2のサンプルホールド回路の制御信号と、前記オフセット補正回路の第1及び第2のピーク検出回路のリセット信号との間に時間遅延を与えることを特徴とする。
【0028】
請求項19記載の発明は、請求項15記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記オフセット補正回路の第1及び第2のピーク検出回路のリセット信号と、前記コンパレータの制御信号との間に時間遅延を与えることを特徴とする。
【0029】
以上により、請求項1〜4記載の発明では、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧が発生するので、従来のようにピーク検出した電圧を更に次段の電圧分圧器で分圧してレファレンス電圧を発生させる構成に比べて、高速にレファレンス電圧を発生させることが可能となる。しかも、ピーク検出回路は1つの規模ですむので、低消費電力化も可能となる。
【0030】
特に、請求項2記載の発明では、第1、第2及び第3の3つの容量を有して、これら容量の何れに電圧を保持するかを切換える構成によって、第1及び第2のピーク値とレファレンス電圧とを発生させるので、簡易な構成によって容易にレファレンス電圧が発生する。
【0031】
請求項3記載の発明では、第2の容量と第3の容量との容量値が相互に等しいので、第1のピーク値と第2のピーク値との中間電圧がレファレンス電圧として発生することになる。
【0032】
また、請求項5〜7記載の発明では、入力信号が第1の期間において一定値の場合には、その一定電圧を電圧発生回路により発生できるので、請求項1記載の発明のように第1の容量やこの容量の電荷放電用のリセット信号が不要になり、より簡単な構成でもって高速且つ低消費電力でレファレンス電圧を発生させることができる。
【0033】
特に、請求項6の発明では、第2の容量と第3の容量とで容量値を等しく設定したので、電圧発生回路の出力電圧とピーク保持された電圧とのちょうど中間の電圧がレファレンス電圧として生成される。
【0034】
請求項8記載の発明では、差動増幅回路の2つの入力端子には、入力信号と、この入力信号の振幅の中心電圧であるレファレンス電圧とが与えられるので、入力信号は低歪みで増幅されることになる。
【0035】
請求項9記載の発明では、第2の電圧増幅回路において、信号入力前の電圧がサンプルホールド回路にレファレンス電圧として保持されるので、その後の入力信号は差動増幅回路において低歪みで増幅される。
【0036】
請求項10記載の発明では、第1の電圧増幅回路の後段に更に1つの第2の電圧増幅回路又は縦続接続された複数の第2の電圧増幅回路が縦続接続されているので、入力信号は低消費電力且つ高利得で増幅される。
【0037】
請求項11記載の発明では、電圧増幅器の最終段にはオフセット補正回路が縦続接続されているので、オフセットを有効に削除でき、オフセットに起因するデューティ劣化を小さく抑制できる。
【0038】
請求項12及び請求項13記載の発明では、簡易な構成で容易にオフセットを補正することができる。
【0039】
請求項14記載の発明では、オフセット補正回路のピーク検出回路に応答遅延回路を付加したので、先頭ビットに異常なピークの盛上りがある場合であっても、このピーク異常を検出せず、正常なピーク値を検出することができる。
【0040】
請求項15記載の発明では、入力差動電圧はコンパレータによって一定振幅の電圧にまで増幅されるので、ロジックレベルの振幅を持つデジタル出力信号を得ることができると共に、ノイズ等による出力信号のふらつき、変動を抑制することができる。
【0041】
請求項16記載の発明では、差動増幅回路はその出力が振幅制限される構成であるので、大きな振幅の入力信号に対しても飽和することがなく、デューティ劣化の少ない出力が得られる。
【0042】
請求項17〜請求項19記載の発明では、リセット動作は、先ず、前段の第1の電圧増幅回路のレファレンス電圧発生回路、次いで第2の電圧増幅回路のサンプルホールド回路、その後にオフセット補正回路のピーク検出回路、更にその後にコンパレータの順で行われるので、安定した動作が実現され、精度の高い出力を得ることができる。
【発明の効果】
【0043】
以上説明したように、請求項1〜4記載の発明によれば、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧が発生するので、高速にレファレンス電圧を発生させることが可能であると共に、ピーク検出回路が1つの規模で済むので、低消費電力化が可能である。
【0044】
特に、請求項2記載の発明によれば、3つの容量と、これら容量の何れに電圧を保持させるかの切換構成によって、第1及び第2のピーク値とレファレンス電圧とを発生させるので、簡易な構成で容易にレファレンス電圧を発生させることができる。
【0045】
請求項3記載の発明によれば、第1のピーク値と第2のピーク値との中間電圧をレファレンス電圧として発生させることができる。
【0046】
請求項5〜7記載の発明によれば、請求項1記載の発明よりも簡単な構成でもって高速且つ低消費電力でレファレンス電圧を発生させることができる。
【0047】
特に、請求項6の発明によれば、電圧発生回路の出力電圧とピーク保持された電圧とのちょうど中間の電圧をレファレンス電圧として生成することができる。
【0048】
請求項8記載の発明によれば、差動増幅回路の2つの入力端子に、入力信号と、この入力信号の振幅の中心電圧であるレファレンス電圧とを与えたので、入力信号を低歪みで増幅することが可能である。
【0049】
請求項9記載の発明によれば、信号入力前の電圧を第2の電圧増幅回路のサンプルホールド回路にレファレンス電圧として保持したので、その後の入力信号を低歪みで増幅することができる。
【0050】
請求項10記載の発明によれば、第1の電圧増幅回路の後段に更に1つ又は複数の第2の電圧増幅回路を縦続接続したので、入力信号を低消費電力且つ高利得で増幅できる。
【0051】
請求項11記載の発明によれば、電圧増幅器の最終段にオフセット補正回路を縦続接続したので、オフセットを有効に削除して、オフセットに起因するデューティ劣化を小さく抑制できる。
【0052】
請求項12及び請求項13記載の発明によれば、簡易な構成で容易にオフセットを補正することができる。
【0053】
請求項14記載の発明によれば、オフセット補正回路のピーク検出回路に応答遅延回路を付加したので、先頭ビットのピーク異常を検出せず、正常なピーク値を検出することができる。
【0054】
請求項15記載の発明によれば、コンパレータによってロジックレベルの振幅を持つデジタル出力信号を得ることができると共に、ノイズ等による出力信号のふらつき、変動を抑制することができる。
【0055】
請求項16記載の発明によれば、差動増幅回路の出力を振幅制限したので、大きな振幅の入力信号に対する飽和を防止して、デューティ劣化の少ない出力を得ることができる。
【0056】
請求項17〜請求項19記載の発明によれば、前段に位置する回路から順番にリセット動作を行わせる構成としたので、安定した動作を実現して、精度の高い出力を得ることができる。
【発明を実施するための最良の形態】
【0057】
以下、本発明の実施の形態を図面に基づいて説明する。
【0058】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る発明のレファレンス電圧発生回路を示す。
【0059】
同図において、容量1の一端は接地されており(ここでは所定電圧VDDとし、ミニマムホールド回路として働くと仮定する)、その他端は、容量2、3の縦続接続からなる容量列4に縦続接続されている。各容量1、2、3には、スイッチSW1、SW2、SW3が並列に接続されている。これらのスイッチSW1〜SW3は各容量1〜3の両端を短絡して、電荷を抜く働きをする。また、VICは電圧電流変換回路であって、その入力側は入力電圧信号Vinが入力され、その出力側は前記容量1と容量列4とを縦続接続した回路が接続されていて、入力電圧Vinと出力電圧とが等しくなるまで容量1〜3を充電(又は放電)する働きをする。
【0060】
以下、図1のレファレンス電圧発生回路の詳細な動作を図12に基づいて説明する。尚、以下の説明では、図1に示すように、容量1、2の接続点をノードA、容量2、3の接続点をノードB、容量3と電圧電流変換回路VICとの接続点をノードCとして説明する。
【0061】
(1) リセット期間T1:この期間は全てのスイッチSW1〜SW3がONとなり、全容量1〜3の電荷が放電される。これにより、ノードA、ノードB及びノードCの何れも電位VDDに固定される。
【0062】
(2) 第1の期間T2:この期間は、スイッチSW1のみOFFとなり、容量1がホールド容量として働く。これにより、入力信号Vinの高電位側の電圧(第1のピーク値)Vmaxが容量1、即ちノードAに保持されることになる。スイッチSW2、SW3はONのままであるので、ノードA、B及びCは何れも高電位側の電圧Vmaxとなる。
【0063】
(3) 第2の期間T3:前記第1の期間T2に続くこの期間は、スイッチSW2、SW3も開放となり、容量1、2、3の縦続接続がホールド容量として働く。この期間に入力信号Vinが低電位側に振れると、そのピーク値(第2のピーク値)VminがノードCに保持され、容量列4には2つのピーク値Vmax、Vminの差電圧(Vmax-Vmin)が保持される。
【0064】
この時、ノードBに生じるレファレンス電圧Vrefの電位について考える。先ず、第1の期間T2に、無入力信号時の出力電圧Vmaxが検出され、この電圧Vmaxが容量1に保持される。この時、容量2、3はディスチャージされている。従って、容量1、2、3の容量値をC1、C2、C3、保持された電圧をV1、V2、V3、蓄えられた電荷量をQ1、Q2、Q3とすると、次式が成立する。
【0065】
Q1 = C1・V1 = C1・Vmax
Q2 = C2・V2 = 0
Q3 = C3・V3 = 0
次に、第2の期間T3では、容量1〜3の直列接続状態の下で、最大入力信号時の出力電圧Vminがサンプリング及び保持される。このとき、移動電荷をqで表すと、次式が成立する。
【0066】
(Q1+q)/C1+q/C2+q/C3=Vmin
∴ q = (Vmin - Q1/C1) ・C4
where 1/C4 = (1/C1+1/C2+1/C3)
従って、レファレンス電圧Vrefは、以下のようになる。
【0067】
Vref = Vmin - (C4/C3)(Vmin - Vmax)
ここで、C2=C3、C1=K・C2(kは自然数)とすると、
Vref=Vmin-(1/(2+1/K))(Vmin-Vmax)
=(Vmin+Vmax)/2+(1/4K)(Vmin-Vmax)
=(Vmin+Vmax)/2+ΔV
where ΔV=(1/4K)(Vmin-Vmax)
となる。上式から、K>>1とすることにより、レファレンス電圧Vrefとして、高電位側の保持電圧Vmaxに容量2の保持電圧((Vmax-Vmin)/2)を加算した電圧、即ち、2つのピーク値Vmin、Vmaxの中間の電圧(Vmin+Vmax)/2が得られることが判る。
【0068】
以上述べたように、本実施の形態では、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧Vrefが発生するので、従来のようにピーク検出された電圧を次段の電圧分圧器で分圧してレファレンス電圧を発生させる構成に比べて、高速にレファレンス電圧Vrefを発生させることが可能である。しかも、ピーク検出回路は1つの規模で済むので、低消費電力化も効果的である。
【0069】
(第2の実施の形態)
図2は、本発明の第2の実施の形態に係る発明のレファレンス電圧発生回路を示す。
【0070】
図2のレファレンス電圧発生回路は、図1に示した容量1、容量2、容量3の縦続接続からなる容量列4、及び電圧電流変換回路Cとを備える。更に、m5は一方向のみに電流を流す単一方向導通素子としてのカスコードトランジスタ、m6はバッファ回路としてのNMOSソースフォロワトランジスタ、m8は容量1に並列接続された第1のリセット回路としてのPMOSトランジスタ、m9及びm10は各々前記容量2、3に並列接続された第2のリセット回路としてのPMOSトランジスタである。
【0071】
前記電圧電流変換回路Cは、バイアス電流源Ioによりバイアスされ且つソースが結合されたPMOSトランジスタペアm1、m2と、NMOSトランジスタm3、m4から成るカレントミラー回路とにより構成され、前記2つのPMOSトランジスタm1、m2のゲート端子が2つの入力端子となっている。前記電圧電流変換回路Cの出力端子outは、カスコードトランジスタm5の一端に接続され、前記カスコードトランジスタm5の他端は前記容量列4の一端と前記NMOSソースフォロワトランジスタm6の入力端子であるゲートに接続されている。前記容量列4の他端と容量1とはノードAにて接続され、前記容量1の他端は所定電圧VDDが与えられている。
【0072】
更に、前記NMOSソースフォロワトランジスタm6の出力端子であるソースは、前記電圧電流変換回路Cの一方の入力端子(即ち、PMOSトランジスタm2のゲート)に接続されており、前記電圧電流変換回路Cの他方の入力端子であるPMOSトランジスタm1のゲートには入力信号Vinが入力されている。前記第1のリセット回路としてのPMOSトランジスタm8は前記容量1の電荷を放電し、前記第2のリセット回路としてのPMOSトランジスタm9、m10は前記容量2、3の電荷を放電する。前記容量列4の容量2と容量3との接続点であるノードBの電圧は、NMOSソースフォロワトランジスタM7を通して、レファレンス電圧Vrefとして取り出される。
【0073】
本実施の形態のレファレンス電圧発生回路は次のように動作する。先ず、最初のリセット期間では、リセット信号SW1、SW2、SW3の何れもLOWとなり、各容量1、2、3の電荷は全て放電され、ノードA、B、Cの何れも電圧VDDに設定される。次に、第1の期間では、リセット信号SW1がHIGHとなって、容量1は電圧電流変換回路Cの2つのPMOSトランジスタm1、m2のゲート電圧が等しくなるまで充電され、入力信号Vinの第1の期間での最大値Vmaxが検出、保持される。次に、第2の期間では、リセット信号SW2、SW3もHIGHとなり、ノードCには入力信号Vinの第2の期間での最小値Vminが検出保持される。この時点でノードBの電圧が安定していて、このノードBの電圧に応じたレファレンス電圧Vref(= (Vmax+Vmin)/2)が取り出される。
【0074】
このように、本実施の形態では、入力信号Vinの信号振幅の中間電圧がレファレンス電圧Vrefとして極めて容易に発生されることになる。また、この回路構成では、従来のような抵抗分圧による電圧分圧器を必要としないので、高速且つ低消費電力でレファレンス電圧Vrefを発生することができる。
【0075】
尚、本実施の形態では、ミニマムホールド回路に基づいて構成したが、本発明はこの構成に限定されるものではなく、マキシマムホールド回路に基づいた回路を用いた構成も含まれるものである。この場合には、全てのトランジスタの極性を入れ換えて、電源電圧VDDと接地VSSとを逆にすれば良い。
【0076】
(第3の実施の形態)
図3は、本発明の第3の実施の形態に係る発明のレファレンス電圧発生回路を示す。本実施の形態では、電圧発生回路5が設けられ、この電圧発生回路5により、前記第1の実施の形態の容量1及びスイッチSW1を代用する構成としたものである。
【0077】
即ち、同図のレファレンス電圧発生回路では、2つの容量2、3の縦続接続からなる容量列4と、前記容量2、3と並列接続された2つのスイッチSW2、SW3と、電圧電流変換回路VICと共に、所定電圧を発生する電圧発生回路5が用意される。この電圧発生回路5の出力端子は、前記容量列4の一方の容量2の一端に与えられる。前記容量列4の2つの容量2、3の接続ノードBの電圧がレファレンス電圧Vrefとして出力される。本実施の形態でも、第1の実施の形態と同様に、容量列4を構成する2つの容量2、3の容量値は相互に等しく設定される。
【0078】
本実施の形態のレファレンス電圧発生回路は、入力信号Vinが第1の期間では一定値の場合に有効であり、その一定電圧を電圧発生回路5で発生し、容量2の一端に常に与えている。これにより、容量1やその容量1のためのリセット信号が不要となるので、より簡単な構成で同等の効果を得ることができる。また、容量列4を構成する2つの容量2、3の容量値を相互に等しく設定しているので、電圧発生回路5の出力電圧とピーク検出保持された電圧とのちょうど中間の電圧がレファレンス電圧Vrefとして生成されることになる。
【0079】
本実施の形態のレファレンス電圧発生回路も、図1に示した構成と同様に、図2に適用可能である。即ち、図2において、容量1、リセット用トランジスタm8及びリセット信号SW1を取り除き、電圧発生回路5の出力電圧をノードAに与える構成とすれば良い。
【0080】
(第4の実施の形態)
図4は、本発明の第4の実施の形態に係る発明の電圧増幅器を示す。
【0081】
同図の電圧増幅器は第1の電圧増幅回路8で構成される。この第1の電圧増幅回路8は、前記図1に示した回路構成と同一の回路構成を持つレファレンス電圧発生回路7と、差動増幅回路6とにより構成されている。入力信号Inは、差動増幅回路6の一方の入力端子とレファレンス電圧発生回路7の入力端子(即ち、電圧電流変換回路VIC)に入力される。前記レファレンス電圧発生回路7からのレファレンス電圧Vrefは、差動増幅回路6の他方の入力端子に与えられる。
【0082】
前記の構成により、差動増幅回路6の2つの入力端子には、入力信号Inとこの入力信号Inの振幅の中心電圧(レファレンス電圧Vref)とが与えられることになるので、入力信号Inを低歪で増幅することができる。また、従来の構成に比べて、ピーク検出回路1つと電圧分圧回路とが削減されているので、低消費電力且つ高速な動作が可能となる。
【0083】
尚、本実施の形態では、レファレンス電圧発生回路7は図1に示した回路構成としたが、図3に示した回路構成であっても良いのは勿論である。
【0084】
(第5の実施の形態)
図5は、本発明の第5の実施の形態に係る発明の電圧増幅器を示す。
【0085】
同図の電圧増幅器9は、前記図4に示した第1の電圧増幅回路8と、縦続接続された2個の第2の電圧増幅回路11、11とを備える。前記各第2の電圧増幅回路11、11は、サンプルホールド回路10と差動増幅回路6とにより構成されている。各第2の電圧増幅回路11への入力信号は、差動増幅回路6の一方の入力端子とサンプルホールド回路10とに与えられ、前記サンプルホールド回路10の出力は、前記差動増幅回路6の他方の入力端子に与えられている。
【0086】
ここで、第1の電圧増幅回路8の出力電圧について考える。図4に入力信号Inとして波形を示した入力信号が入力された場合、レファレンス電圧発生回路7の出力電圧Vrefは、入力信号Inの振幅の1/2の電圧だけ正確にシフトするので、第1の電圧増幅回路8の出力信号は、図4の出力信号Outに示したような波形となる。即ち、信号入力前の電圧が信号入力時の振幅中心となる。この性質を利用して、第2の電圧増幅回路11では、信号が入力される前にその電圧をサンプルホールド回路10によりサンプルホールドし、その電圧を差動増幅回路6のためのレファレンス電圧Vrefとして使用している。
【0087】
尚、図5においては、差動増幅回路6は1つの差動入力端子を持つシングル構成のものを例示しているが、図6に示すように、2つの差動入力を持つ差動増幅回路12を用いれば差動形式で構成することができ、ノイズ耐性及び電圧利得の向上を図ることができる。
【0088】
また、本実施の形態では、2個の第2の電圧増幅回路11を縦続接続したが、3個以上の第2の電圧増幅回路11を縦続接続したり、1個の第2の電圧増幅回路11のみを備える場合であっても良い。
【0089】
(第6の実施の形態)
図7は、本発明の第6の実施の形態に係る発明の電圧増幅器を示す。本実施の形態の特徴点は、最終段にオフセット補正回路を設けた構成にある。
【0090】
即ち、同図の電圧増幅器9を構成する第1の電圧増幅回路8及び第2の電圧増幅回路11により、入力信号はある程度増幅されてくるが、この信号のままではデバイスのミスマッチ等によるオフセットが差動入力信号間に存在するために、この信号をそのまま用いてロジックレベルにまで一気に増幅すると、図13に示すように、デューティ劣化が生じてしまう場合がある。そこで、本実施の形態では、図7に示すように、第2の電圧増幅回路11の後段である最終段に、オフセット補正回路14を縦続接続する構成が採用される。
【0091】
前記オフセット補正回路14は、第1及び第2の差動入力端子を持つ差動増幅回路12と、第1及び第2のピーク検出回路13a、13bとから構成されている。図7に示すように、第2の電圧増幅回路11の差動増幅回路12の差動信号はオフセット補正回路14に入力され、この差動入力信号を構成する一方の信号(第1の信号)と、この第1の信号を前記第1のピーク検出回路13aに入力して検出保持された第1の信号のピーク値とが、第1の差動信号として差動増幅回路12の一方(第1)の差動入力端子の非反転入力端子及び反転入力端子に入力される。同様に、第2の電圧増幅回路11の差動増幅回路12からの他方の信号(第2の信号)と、この第2の信号を第2のピーク検出回路13bに入力して検出保持された第2の信号のピーク値とが、第2の差動信号として差動増幅回路12の他方(第2)の差動入力端子の非反転入力端子及び反転入力端子に入力される。
【0092】
従って、本実施の形態では、以上の構成により、オフセットを効果的に削除でき、デューティ劣化を抑制することが可能である。
【0093】
尚、本実施の形態では、第1の電圧増幅回路8の後段に1つの第2の電圧増幅回路11を縦続接続した構成に対して更にオフセット補正回路14を配置する構成を採用したが、第2の電圧増幅回路11を2つ以上備える構成に適用したり、この第2の電圧増幅回路を備えず、第1の電圧増幅回路8のみを持つ構成に適用しても良いのは言うまでもない。
【0094】
(第7の実施の形態)
図8は、本発明の第7の実施の形態に係る発明の電圧増幅器を示す。
【0095】
本実施の形態では、前記図7に示した第6の実施の形態と同様に、最終段にオフセット補正回路14を配置しているが、このオフセット補正回路14が有する2つのピーク検出回路13a、13bの配置位置を図7とは異なる位置に変更したものである。
【0096】
即ち、図8では、第2の電圧増幅回路11の差動増幅回路12の差動信号は、オフセット補正回路14の差動増幅回路12の一方の差動入力端子(第1の差動入力端子)にそのまま第1の差動信号として入力されると共に、第1及び第2のピーク検出回路13a、13bに入力されてその各ピーク値が検出保持され、この各ピーク値が前記差動増幅回路12の他方の差動入力端子(第2の差動入力端子)に第2の差動信号として入力される構成となっている。
【0097】
従って、本実施の形態でも、前記の構成により、前記第6の実施の形態と同様に、容易にオフセットをキャンセルすることができる。
【0098】
前記第1の電圧増幅回路8の差動増幅回路6、第2の電圧増幅回路11の差動増幅回路12、及びオフセット補正回路14の差動増幅回路12は、各々、その出力が振幅制限されている。従って、大きな振幅の入力信号に対する飽和を防止できるので、デューティ劣化の少ない出力を得ることができる。尚、この振幅制限は、図4〜図7の差動増幅回路6、12に対して適用しても良い。
【0099】
(第8の実施の形態)
図9は、本発明の第8の実施の形態に係る発明の電圧増幅器を示す。
【0100】
前記第6及び第7の実施の形態でのオフセット補正回路14が正常に動作するためには、2つの入力信号のピーク値が正確に検出及び保持されなければならないが、実際の波形は、図13に記号Aで示すように、先頭ビットのピーク値が正常な場合のピーク値よりも大きくなる。これは、前段までの増幅回路において、レファレンス電圧Vrefを発生するまでに時間遅延があるために、先頭ビットのピーク値が大きくなってしまうためである。この場合、オフセットが正常にキャンセルされないため、このままの信号を用いてコンパレータなどでロジックレベルまで一気に変換すると、大きなデューティ劣化が生じてしまう場合がある。
【0101】
そこで、本実施の形態では、先頭ビットの異常なピーク値の影響をなくすように、応答遅延回路15を配置している。この応答遅延回路15は、第2の電圧増幅回路11の差動増幅回路12からオフセット補正回路14への入力差動信号をモニターして、オフセット補正回路14の2つのピーク検出回路13a、13bが入力信号の2ビット目以降でピーク値を検出、保持するように、これらピーク検出回路13a、13bの検出、保持動作を遅らせる機能を果たす。
【0102】
従って、本実施の形態では、応答遅延回路15によって、先頭ビットに異常なピークの盛り上がりがあっても、図14に記号Bで示すように、2ビット目以降の正常なピーク値を検出することが可能となる。
【0103】
(第9の実施の形態)
図10は、本発明の第9の実施の形態に係る発明の電圧増幅器を示す。本実施の形態の特徴は、最後段にコンパレータ16を配置した点である。
【0104】
本実施の形態では、オフセット補正回路14の差動増幅回路12の出力信号は、アナログ信号であって、その振幅も一定となっていないが、後段に配置したコンパレータ16は、前記オフセット補正回路14の差動増幅回路12の差動電圧を一定ロジックレベルの振幅を持つデジタル信号に増幅、変換して、出力端子Out、Outbから出力する。
【0105】
更に、前記コンパレータ16は制御信号を受け、この制御信号により出力端子Out、Outbから出力電圧値を固定できるように構成されている。この構成では、リセット期間等において、出力端子Out、Outbからの出力信号が振幅するのを防ぐことが可能である。
【0106】
(第10の実施の形態)
図11は、本発明の第10の実施の形態に係る発明の電圧増幅器を示す。
【0107】
同図では、リセット信号が第1の電圧増幅回路8のレファレンス電圧発生回路7に入力されると共に、このリセット信号は遅延回路17aで設定時間遅延された後、このリセット信号が第2の電圧増幅回路11のサンプルホールド回路10に制御信号として入力される。更に、前記遅延回路17aにより遅延されたリセット信号は、他の遅延回路17bにより更に設定時間遅延された後、オフセット補正回路14の第1及び第2のピーク検出回路13a、13bに入力されると共に、前記遅延回路17bの後段に配置した遅延回路17cにより更に設定時間遅延された後、コンパレータ16に制御信号として入力される。
【0108】
従って、本実施の形態では、前段のリセット動作が完全に終了した後に、後段をリセットして行くことができるので、安定した動作を実現することができる。
【0109】
尚、本実施の形態では、図10に示した電圧増幅器に適用した例を示したが、図5〜図9に示した電圧増幅器に対しても同様に適用しても良いのは勿論である。
【図面の簡単な説明】
【0110】
【図1】本発明の第1の実施の形態のレファレンス電圧発生回路を示す図である。
【図2】本発明の第2の実施の形態のレファレンス電圧発生回路を示す図である。
【図3】本発明の第3の実施の形態のレファレンス電圧発生回路を示す図である。
【図4】本発明の第4の実施の形態の電圧増幅器を示す図である。
【図5】本発明の第5の実施の形態の電圧増幅器を示す図である。
【図6】同電圧増幅器の変形例を示す図である。
【図7】本発明の第6の実施の形態の電圧増幅器を示す図である。
【図8】本発明の第7の実施の形態の電圧増幅器を示す図である。
【図9】本発明の第8の実施の形態の電圧増幅器を示す図である。
【図10】本発明の第9の実施の形態の電圧増幅器を示す図である。
【図11】本発明の第10の実施の形態の電圧増幅器を示す図である。
【図12】本発明の第1の実施の形態のレファレンス電圧発生回路の動作を説明する図である。
【図13】入力信号の先頭ビットのピーク異常による誤動作を示す図である。
【図14】本発明の第8の実施の形態の電圧増幅器の応答遅延回路の動作に基づく効果を示す図である。
【符号の説明】
【0111】
1 容量
2 容量
3 容量
4 容量列
A、B、C ノード
C 電圧電流変換回路
m5 カスコードトランジスタ(単方向導通素子)
m6 ソースフォロワトランジスタ(バッファ回路)
m8 PMOSトランジスタ(第1のリセット回路)
m9、m10 PMOSトランジスタ(第2のリセット回路)
5 電圧発生回路
6 差動増幅回路
7 レファレンス電圧発生回路
8 第1の電圧増幅回路
9 電圧増幅器
10 サンプルホールド回路
11 第2の電圧増幅回路
12 2つの差動入力端子を持つ差動増幅回路
13a 第1のピーク検出回路
13b 第2のピーク検出回路
14 オフセット補正回路
15 応答遅延回路
16 コンパレータ
17a、17b、17c 遅延回路
【特許請求の範囲】
【請求項1】
第1、第2の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、
第1の容量、第2の容量及び第3の容量を順次接続して前記第1の容量の一端を固定電圧に接続し、前記第3の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、
前記第1の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第1のスイッチと、
前記第2容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第2のスイッチと、
前記第3の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第3のスイッチとを備え、
前記第3の容量の前記一端を前記電圧電流変換回路の前記第1の端子に接続し、前記第2の端子に外部から信号を与え、前記第2の容量と前記第3の容量の共通接続部から信号を取り出す
ことを特徴とするレファレンス電圧発生回路。
【請求項2】
第1の期間に前記第1〜第3のスイッチを導通し、続く第2の期間に前記第1のスイッチを遮断するとともに前記第2,第3のスイッチを導通し、続く第3の期間に前記第1〜第3のスイッチを遮断する
ことを特徴とする請求項1記載のレファレンス電圧発生回路。
【請求項3】
前記第2の容量の容量値と前記第3の容量の容量値とは等しい
ことを特徴とする請求項1記載のレファレンス電圧発生回路。
【請求項4】
前記第3の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えた
ことを特徴とする請求項1に記載のレファレンス電圧発生回路。
【請求項5】
第1、第2の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、
所定電圧を生成する電圧発生回路と、
第1の容量及び第2の容量を接続して前記第1の容量の一端に前記所定電圧が与えられ、前記第2の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、
前記第1の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第1のスイッチと、
前記第2容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第2のスイッチとを備え、
前記第2の容量の前記一端を前記電圧電流変換回路の前記第1の端子に接続し、前記第2の端子に外部から信号を与え、前記第1の容量と前記第2の容量の共通接続部から信号を取り出す
ことを特徴とするレファレンス電圧発生回路。
【請求項6】
前記容量列を構成する2つの容量の容量値は相互に等しい
ことを特徴とする請求項5記載のレファレンス電圧発生回路。
【請求項7】
前記第2の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えた
ことを特徴とする請求項5に記載のレファレンス電圧発生回路。
【請求項8】
請求項1又は請求項5記載のレファレンス電圧発生回路と、
2つの入力端子に入力される2つの入力電圧の差電圧に応じた出力電圧を出力する差動増幅回路とを備え、
入力信号が前記レファレンス電圧発生回路及び前記差動増幅回路の一方の入力端子に与えられ、
前記レファレンス電圧発生回路から出力されるレファレンス電圧が前記差動増幅回路の他方の入力端子に与えられる
ことを特徴とする電圧増幅器。
【請求項9】
第1の電圧増幅回路としての請求項8記載の電圧増幅器と、
少なくとも1つの第2の電圧増幅回路とを具備し、
前記第2の電圧増幅回路は、サンプルホールド回路と差動増幅回路とを備え、
前記第2の電圧増幅回路への入力電圧は、前記サンプルホールド回路及び前記差動増幅回路の一方の入力端子に与えられ、
前記サンプルホールド回路の出力電圧は、前記差動増幅回路の他方の入力端子に与えられる
ことを特徴とする電圧増幅器。
【請求項10】
前記第1の電圧増幅回路の後段に、前記1つの第2の電圧増幅回路、又は縦続接続された複数の第2の電圧増幅回路が縦続接続される
ことを特徴とする請求項9記載の電圧増幅器。
【請求項11】
オフセット補正回路を更に具備し、
前記オフセット補正回路は最終段に縦続接続される
ことを特徴とする請求項8、9又は10記載の電圧増幅器。
【請求項12】
前記オフセット補正回路は、
第1及び第2の差動入力端子を有する差動増幅回路と、
第1及び第2のピーク検出回路とを具備すると共に、
第1及び第2の信号が入力され、
前記第1の入力信号のピーク値が前記第1のピーク検出回路により検出及び保持され、前記第1の入力信号及びそのピーク値が第1の差動信号として前記差動増幅回路の第1の差動入力端子に入力され、
前記第2の入力信号のピーク値が前記第2のピーク検出回路により検出及び保持され、前記第2の入力信号及びそのピーク値が第2の差動信号として前記差動増幅回路の第2の差動入力端子に入力される
ことを特徴とする請求項11記載の電圧増幅器。
【請求項13】
前記オフセット補正回路は、
第1及び第2の差動入力端子を有する差動増幅回路と、
第1及び第2のピーク検出回路とを具備すると共に、
第1及び第2の信号が入力され、
前記第1及び第2の入力信号が第1の差動信号として前記差動増幅回路の第1の差動入力端子に入力され、
前記第1及び第2の入力信号のピーク値が各々前記第1及び第2のピーク検出回路により検出及び保持され、前記第1及び第2のピーク検出回路の出力信号が第2の差動信号として前記差動増幅回路の第2の差動入力端子に入力される
ことを特徴とする請求項11記載の電圧増幅器。
【請求項14】
前記オフセット補正回路の第1及び第2のピーク検出回路には、
前記第1及び第2の入力信号のピーク値の検出及び保持を遅らせる応答遅延回路が接続される
ことを特徴とする請求項12又は請求項13記載の電圧増幅器。
【請求項15】
コンパレータを更に具備し、
前記コンパレータは、このコンパレータに入力される差動電圧を一定振幅の電圧にまで増幅すると共に、制御信号を受けてその出力電圧値を固定できるように
構成される
ことを特徴とする請求項8、9、10又は11記載の電圧増幅器。
【請求項16】
差動増幅回路は、その出力が振幅制限されている
ことを特徴とする請求項8、9、10、12又は13記載の電圧増幅器。
【請求項17】
遅延回路を備え、
前記遅延回路は、
前記第1の電圧増幅回路のレファレンス電圧発生回路へのリセット信号と、前記第2の電圧増幅回路のサンプルホールド回路の制御信号との間に時間遅延を与える
ことを特徴とする請求項9又は10記載の電圧増幅器。
【請求項18】
遅延回路を備え、
前記遅延回路は、
前記第2の電圧増幅回路の第1及び第2のサンプルホールド回路の制御信号と、前記オフセット補正回路の第1及び第2のピーク検出回路のリセット信号との間に時間遅延を与える
ことを特徴とする請求項12又は13記載の電圧増幅器。
【請求項19】
遅延回路を備え、
前記遅延回路は、
前記オフセット補正回路の第1及び第2のピーク検出回路のリセット信号と、前記コンパレータの制御信号との間に時間遅延を与える
ことを特徴とする請求項15記載の電圧増幅器。
【請求項1】
第1、第2の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、
第1の容量、第2の容量及び第3の容量を順次接続して前記第1の容量の一端を固定電圧に接続し、前記第3の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、
前記第1の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第1のスイッチと、
前記第2容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第2のスイッチと、
前記第3の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第3のスイッチとを備え、
前記第3の容量の前記一端を前記電圧電流変換回路の前記第1の端子に接続し、前記第2の端子に外部から信号を与え、前記第2の容量と前記第3の容量の共通接続部から信号を取り出す
ことを特徴とするレファレンス電圧発生回路。
【請求項2】
第1の期間に前記第1〜第3のスイッチを導通し、続く第2の期間に前記第1のスイッチを遮断するとともに前記第2,第3のスイッチを導通し、続く第3の期間に前記第1〜第3のスイッチを遮断する
ことを特徴とする請求項1記載のレファレンス電圧発生回路。
【請求項3】
前記第2の容量の容量値と前記第3の容量の容量値とは等しい
ことを特徴とする請求項1記載のレファレンス電圧発生回路。
【請求項4】
前記第3の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えた
ことを特徴とする請求項1に記載のレファレンス電圧発生回路。
【請求項5】
第1、第2の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、
所定電圧を生成する電圧発生回路と、
第1の容量及び第2の容量を接続して前記第1の容量の一端に前記所定電圧が与えられ、前記第2の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、
前記第1の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第1のスイッチと、
前記第2容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第2のスイッチとを備え、
前記第2の容量の前記一端を前記電圧電流変換回路の前記第1の端子に接続し、前記第2の端子に外部から信号を与え、前記第1の容量と前記第2の容量の共通接続部から信号を取り出す
ことを特徴とするレファレンス電圧発生回路。
【請求項6】
前記容量列を構成する2つの容量の容量値は相互に等しい
ことを特徴とする請求項5記載のレファレンス電圧発生回路。
【請求項7】
前記第2の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えた
ことを特徴とする請求項5に記載のレファレンス電圧発生回路。
【請求項8】
請求項1又は請求項5記載のレファレンス電圧発生回路と、
2つの入力端子に入力される2つの入力電圧の差電圧に応じた出力電圧を出力する差動増幅回路とを備え、
入力信号が前記レファレンス電圧発生回路及び前記差動増幅回路の一方の入力端子に与えられ、
前記レファレンス電圧発生回路から出力されるレファレンス電圧が前記差動増幅回路の他方の入力端子に与えられる
ことを特徴とする電圧増幅器。
【請求項9】
第1の電圧増幅回路としての請求項8記載の電圧増幅器と、
少なくとも1つの第2の電圧増幅回路とを具備し、
前記第2の電圧増幅回路は、サンプルホールド回路と差動増幅回路とを備え、
前記第2の電圧増幅回路への入力電圧は、前記サンプルホールド回路及び前記差動増幅回路の一方の入力端子に与えられ、
前記サンプルホールド回路の出力電圧は、前記差動増幅回路の他方の入力端子に与えられる
ことを特徴とする電圧増幅器。
【請求項10】
前記第1の電圧増幅回路の後段に、前記1つの第2の電圧増幅回路、又は縦続接続された複数の第2の電圧増幅回路が縦続接続される
ことを特徴とする請求項9記載の電圧増幅器。
【請求項11】
オフセット補正回路を更に具備し、
前記オフセット補正回路は最終段に縦続接続される
ことを特徴とする請求項8、9又は10記載の電圧増幅器。
【請求項12】
前記オフセット補正回路は、
第1及び第2の差動入力端子を有する差動増幅回路と、
第1及び第2のピーク検出回路とを具備すると共に、
第1及び第2の信号が入力され、
前記第1の入力信号のピーク値が前記第1のピーク検出回路により検出及び保持され、前記第1の入力信号及びそのピーク値が第1の差動信号として前記差動増幅回路の第1の差動入力端子に入力され、
前記第2の入力信号のピーク値が前記第2のピーク検出回路により検出及び保持され、前記第2の入力信号及びそのピーク値が第2の差動信号として前記差動増幅回路の第2の差動入力端子に入力される
ことを特徴とする請求項11記載の電圧増幅器。
【請求項13】
前記オフセット補正回路は、
第1及び第2の差動入力端子を有する差動増幅回路と、
第1及び第2のピーク検出回路とを具備すると共に、
第1及び第2の信号が入力され、
前記第1及び第2の入力信号が第1の差動信号として前記差動増幅回路の第1の差動入力端子に入力され、
前記第1及び第2の入力信号のピーク値が各々前記第1及び第2のピーク検出回路により検出及び保持され、前記第1及び第2のピーク検出回路の出力信号が第2の差動信号として前記差動増幅回路の第2の差動入力端子に入力される
ことを特徴とする請求項11記載の電圧増幅器。
【請求項14】
前記オフセット補正回路の第1及び第2のピーク検出回路には、
前記第1及び第2の入力信号のピーク値の検出及び保持を遅らせる応答遅延回路が接続される
ことを特徴とする請求項12又は請求項13記載の電圧増幅器。
【請求項15】
コンパレータを更に具備し、
前記コンパレータは、このコンパレータに入力される差動電圧を一定振幅の電圧にまで増幅すると共に、制御信号を受けてその出力電圧値を固定できるように
構成される
ことを特徴とする請求項8、9、10又は11記載の電圧増幅器。
【請求項16】
差動増幅回路は、その出力が振幅制限されている
ことを特徴とする請求項8、9、10、12又は13記載の電圧増幅器。
【請求項17】
遅延回路を備え、
前記遅延回路は、
前記第1の電圧増幅回路のレファレンス電圧発生回路へのリセット信号と、前記第2の電圧増幅回路のサンプルホールド回路の制御信号との間に時間遅延を与える
ことを特徴とする請求項9又は10記載の電圧増幅器。
【請求項18】
遅延回路を備え、
前記遅延回路は、
前記第2の電圧増幅回路の第1及び第2のサンプルホールド回路の制御信号と、前記オフセット補正回路の第1及び第2のピーク検出回路のリセット信号との間に時間遅延を与える
ことを特徴とする請求項12又は13記載の電圧増幅器。
【請求項19】
遅延回路を備え、
前記遅延回路は、
前記オフセット補正回路の第1及び第2のピーク検出回路のリセット信号と、前記コンパレータの制御信号との間に時間遅延を与える
ことを特徴とする請求項15記載の電圧増幅器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2008−211808(P2008−211808A)
【公開日】平成20年9月11日(2008.9.11)
【国際特許分類】
【出願番号】特願2008−57974(P2008−57974)
【出願日】平成20年3月7日(2008.3.7)
【分割の表示】特願2002−85969(P2002−85969)の分割
【原出願日】平成14年3月26日(2002.3.26)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
【公開日】平成20年9月11日(2008.9.11)
【国際特許分類】
【出願日】平成20年3月7日(2008.3.7)
【分割の表示】特願2002−85969(P2002−85969)の分割
【原出願日】平成14年3月26日(2002.3.26)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
[ Back to top ]