保護素子およびその製造方法
【課題】製造工程中に誘起された電荷の極性によらず、不要な誘起電荷を半導体基板に逃がすことができる保護素子を提供することにある。
【解決手段】保護素子は、半導体基板１０、半導体基板１０上に形成された絶縁膜２５、及び絶縁膜２５上に形成されたワード線１２で構成されたＭＯＳキャパシタからなり、ＭＯＳキャパシタを構成する半導体基板１０の一部に、半導体基板１０と逆導電型のウエル領域３０が形成されている。ワード線１２にＭＯＳキャパシタを構成する絶縁膜２５の絶縁耐圧以上の電荷が誘起されたとき、誘起電荷が正電荷又は負電荷によって、誘起電荷は半導体基板１０又はウエル領域３０のいずれか一方に排出される。
【解決手段】保護素子は、半導体基板１０、半導体基板１０上に形成された絶縁膜２５、及び絶縁膜２５上に形成されたワード線１２で構成されたＭＯＳキャパシタからなり、ＭＯＳキャパシタを構成する半導体基板１０の一部に、半導体基板１０と逆導電型のウエル領域３０が形成されている。ワード線１２にＭＯＳキャパシタを構成する絶縁膜２５の絶縁耐圧以上の電荷が誘起されたとき、誘起電荷が正電荷又は負電荷によって、誘起電荷は半導体基板１０又はウエル領域３０のいずれか一方に排出される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成された半導体装置の保護素子およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳキャパシタと電界効果型トランジスタを情報記憶単位（メモリセル）とする従来の半導体記憶装置の保護素子として、絶縁耐圧がＭＯＳキャパシタに比べて相対的に低い絶縁膜を有するＭＯＳキャパシタを保護素子とする技術が、特許文献１等に記載されている。
【０００３】
図７は、特許文献１に記載された半導体記憶装置の保護素子の断面図である。同図に示すように、電界効果トランジスタは、不純物拡散層１０２、１０３がソース・ドレインとして働き、二酸化シリコン膜のゲート絶縁膜１０７を介した２層目の導電層１０６がゲートとして構成されている。
【０００４】
メモリセルのＭＯＳキャパシタ（Ｉ）は、不純物拡散層１０３と二酸化シリコン膜の誘電体層１０８を介した１層目の導電層１０５で構成され、保護素子のＭＯＳキャパシタ（II）は、メモリセルのＭＯＳキャパシタ領域（Ｉ）より膜厚の薄い二酸化シリコン膜１０９を介して１層目の導電層１０５と反転層１１０の間で構成されている。
【０００５】
１層目の導電層１０５に電荷が誘起すると、絶縁耐圧がメモリセルのＭＯＳキャパシタ（Ｉ）よりも低い保護素子のＭＯＳキャパシタ（II）で支配的に絶縁破壊が起こり、１層目の導電層１０５の電荷は、保護素子のＭＯＳキャパシタ（II）を介して半導体基板１０１に流れて、それ以上のチャージアツプは防止されるので、メモリセルのＭＯＳキャパシタ（Ｉ）は保護される。
【特許文献１】特開昭５９−１２５６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、一般に、半導体記憶装置の製造工程中において、例えばゲート電極を加工するために行われるプラズマエッチングやレジストアッシングなどのプラズマプロセスや、ゲート電極を構成するポリシリコンを導体化したり、ソース・ドレイン拡散層を形成するためのイオン注入工程、さらにはゲート電極上にコンタクトホールを開口したり、メタル配線を加工するために行われるプラズマエッチングなどさまざまな工程で電荷が誘起される。
【０００７】
その際に発生する誘起電荷は、工程によって正電荷が誘起される場合と負電荷が誘起される場合があり、誘起される電荷の極性に応じて、保護素子のＭＯＳキャパシタ（II）直下の半導体基板の導電型に依存して絶縁破壊耐圧が異なる。
【０００８】
例えば、ＭＯＳキャパシタ（II）直下の半導体基板の導電型がＮ型の場合、１層目の導電層１０５に正電荷が誘起されると、ＭＯＳキャパシタ（II）直下に蓄積層が形成されるので、ＭＯＳキャパシタ（II）の絶縁破壊耐圧は、二酸化シリコン膜１０９の膜厚で決まる絶縁破壊耐圧を持つ。
【０００９】
一方、ＭＯＳキャパシタ（II）直下の半導体基板の導電型がＰ型の場合、１層目の導電層１０５に正電荷が誘起されると、ＭＯＳキャパシタ（II）直下に空乏層が形成されるので、絶縁破壊耐圧は二酸化シリコン膜１０９と空乏層との直列容量で決まる絶縁破壊耐圧を持つ。
【００１０】
その結果、半導体基板の導電型がＮ型の場合に比べ半導体基板の導電型がＰ型の場合には絶縁破壊耐圧は高くなる。つまり、半導体基板の導電型がＰ型の場合に正電荷が誘起されると誘起された電荷を逃がしにくくなる。
【００１１】
このことは負電荷が誘起された場合も同様で、半導体基板の導電型に依存して絶縁破壊耐圧は異なる。
【００１２】
例えば、ＭＯＳキャパシタ（II）直下の半導体基板の導電型がＮ型の場合、１層目の導電層１０５に負電荷が誘起されると、ＭＯＳキャパシタ（II）直下に空乏層が形成されるので、ＭＯＳキャパシタ（II）の絶縁破壊耐圧は二酸化シリコン膜１０９と空乏層との直列容量で決まる絶縁破壊耐圧を持つ。
【００１３】
一方、ＭＯＳキャパシタ（II）直下の半導体基板の導電型がＰ型の場合、１層目の導電層１０５に負電荷が誘起されると、ＭＯＳキャパシタ（II）直下に蓄積層が形成されるので、絶縁破壊耐圧は二酸化シリコン膜１０９の膜厚で決まる絶縁破壊耐圧を持つ。
【００１４】
その結果、半導体基板の導電型がＰ型の場合に比べ半導体基板の導電型がＮ型の場合には絶縁破壊耐圧は高くなる。つまり、半導体基板の導電型がＮ型の場合に負電荷が誘起されると誘起された電荷を逃がしにくくなる。
【００１５】
従って、半導体記憶装置の製造工程中で誘起される電荷の極性によっては、誘起電荷が半導体基板１０１へ逃がされずに１層目の導電層１０５に蓄積されるおそれがある。
【００１６】
誘起電荷が半導体基板１０１へ逃がされずに１層目の導電層１０５に蓄積されると、製造工程中に誘起された電荷がメモリセルのＭＯＳキャパシタの誘電体膜中にトラップされたり、誘電体膜のＴＤＤＢ特性などの信頼性劣化を引き起こしたりするという問題が生じる。さらには、半導体記憶装置の電荷保持特性を低下させるという問題も生じる。
【００１７】
また、近年、ＯＮＯ膜（酸化膜／窒化膜／酸化膜）に電荷を蓄積するメモリ構造を有するＭＯＮＯＳ型不揮発性半導体記憶装置が注目されているが、製造工程中に誘起された電荷が、ＯＮＯ膜からなるトラップ性のゲート絶縁膜にトラップされると、メモリセルトランジスタの閾値電圧にバラツキが生じたり、消去が完全に行えない等の問題が生じる。
【００１８】
本発明は、上記課題に鑑みてなされたもので、半導体装置の製造工程中に誘起された電荷の極性が正電荷、負電荷によらず、ＭＯＳキャパシタの誘電体膜の膜厚で決まる絶縁破壊耐圧により誘起電荷を半導体基板に逃がすことができる保護素子を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に係わる保護素子は、半導体基板上に形成された半導体装置の保護素子であって、該保護素子は、半導体基板、半導体基板上に形成された絶縁膜、及び絶縁膜上に形成された導電膜で構成されたＭＯＳキャパシタからなり、ＭＯＳキャパシタを構成する半導体基板の一部に、半導体基板と逆導電型の第１のウエル領域が形成されていることを特徴とする。
【００２０】
上記の構成にすることにより、導電膜にＭＯＳキャパシタを構成する絶縁膜の絶縁耐圧以上の電荷が誘起されたとき、誘起電荷が正電荷又は負電荷によって、誘起電荷を半導体基板又は第１のウエル領域のいずれか一方に排出すことができる。従って、半導体装置の製造工程中に誘起された電荷の極性によらず、ＭＯＳキャパシタの誘電体膜の膜厚で決まる絶縁破壊耐圧により誘起電荷を半導体基板に逃がすことができる。これにより、製造工程中に誘起される電荷が、例えば、メモリセルのＭＯＳキャパシタの誘電体膜中にトラップされるのを防止することができ、また誘電体膜のＴＤＤＢ特性などの信頼性劣化等の電荷保持特性の劣化を防止することができる。
【００２１】
ある好適な実施形態において、半導体装置はＭＯＮＯＳ型メモリセルで構成された不揮発性半導体記憶装置であって、上記導電膜はＭＯＮＯＳ型メモリセルから延出されたワード線で構成されている。
【００２２】
このようにすると、製造工程中に誘起される電荷が、メモリセルのＯＮＯ膜等にトラップされるのを防止することができ、メモリセルトランジスタの閾値電圧のバラツキを抑えることができる。また、誘起電荷によるＯＮＯ膜のＴＤＤＢ特性などの信頼性劣化等の電荷保持特性の劣化を防止することができる。
【００２３】
ある好適な実施形態において、第１のウエル領域の表面に、第１のウエル領域と同導電型の第１の高濃度不純物拡散層が形成されており、第１の高濃度不純物拡散層の一部は、第１のウエル領域に隣接する前記半導体基板表面まで延在している。
【００２４】
このようにすると、第１のウエル領域に逃がされた電荷を、第１の高濃度不純物拡散層と半導体基板とからなる電位障壁の低いＰＮ接合を乗り越えて、比較的容易に半導体基板に逃がすことができる。
【００２５】
ある好適な実施形態において、半導体基板表面に、半導体基板と同導電型の第２の高濃度不純物拡散層が形成されており、第２の高濃度不純物拡散層は、第１の高濃度不純物拡散層に隣接して形成されている。
【００２６】
このようにすると、第１のウエル領域に逃がされた電荷を、第１の高濃度不純物拡散層と第２の高濃度不純物拡散層とからなる、より低い電位障壁のＰＮ接合を乗り越えて、さらに容易に半導体基板に逃がすことができる。
【００２７】
ある好適な実施形態において、第１のウエル領域と電気的に接続された導電層が形成されており、導電層は、第１のウエル領域に隣接する半導体基板と電気的に接続されている。
【００２８】
このようにすると、第１のウエル領域に逃がされた電荷を、速やかに半導体基板に逃がすことができる。
【００２９】
ある好適な実施形態において、ＭＯＳキャパシタを構成する絶縁膜の絶縁耐圧は、ＭＯＮＯＳ型メモリセルのゲート絶縁膜を構成するＯＮＯ膜の絶縁耐圧よりも小さいことが好ましい。
【００３０】
ある好適な実施形態において、ＭＯＳキャパシタを構成する半導体基板の一部に、半導体基板と同導電型の第２のウエル領域が、第１のウエル領域に隣接して形成されていてもよい。
【００３１】
ある好適な実施形態において、ＭＯＳキャパシタを構成する半導体基板の一部に、半導体基板と逆導電型の第３のウエル領域が形成されており、第１のウエル領域及び第２のウエル領域は、第３のウエル領域内に形成されていてもよい。
【００３２】
本発明に係わる保護素子の製造方法は、ＭＯＮＯＳ型メモリセルで構成された不揮発性半導体記憶装置の保護素子の製造方法であって、当該保護素子は、ＭＯＳキャパシタの構成をなし、ＭＯＳキャパシタは、半導体基板の保護素子形成領域に、半導体基板と逆導電型のウエル領域を形成した後、ウエル領域を含む半導体基板上に絶縁膜、及び導電膜を形成することにより形成され、導電膜は、ＭＯＮＯＳ型メモリセルのワード線の形成と同時に、ワード線を保護素子形成領域まで延在して形成することを特徴とする。
【発明の効果】
【００３３】
本発明に係わる保護素子によれば、半導体装置の製造工程中に誘起された電荷の極性によらず、ＭＯＳキャパシタの誘電体膜の膜厚で決まる絶縁破壊耐圧により誘起電荷を半導体基板に逃がすことができる。これにより、例えば、ＭＯＮＯＳ型メモリセルで構成された不揮発性半導体装置の製造工程中に誘起される電荷が、メモリセルのＯＮＯ膜等にトラップされるのを防止することができ、メモリセルトランジスタの閾値電圧のバラツキを抑えることができる。また、誘起電荷によるＯＮＯ膜のＴＤＤＢ特性などの信頼性劣化等の電荷保持特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明の実施形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態における不揮発性半導体記憶装置の保護素子を模式的に示した図で、図１（ａ）はその平面図であり、図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線に沿った断面図である。
【００３６】
図１（ａ）の平面図において、２本のビット線１１と、ワード線１２の交差する領域に、ゲート電極と、シリコン酸化膜２２、シリコン窒化膜２３およびシリコン酸化膜２４からなるＯＮＯ膜をゲート絶縁膜とするＭＯＮＯＳ型メモリセルが構成されている。通常は、メモリセル領域Ａにメモリセルトランジスタがアレイ状に配列されているが本図ではこれを省略している。
【００３７】
また、ワード線１２の延在した領域に保護素子領域Ｂが構成されている。保護素子は、半導体基板１０、半導体基板１０上に形成された絶縁膜２５、及び絶縁膜２５上に形成された導電膜１２で構成されたＭＯＳキャパシタからなり、ＭＯＳキャパシタを構成する半導体基板１０の一部に、半導体基板１０と逆導電型の第１のウエル領域３０が形成されている。導電膜１２は、例えば、ＭＯＮＯＳ型メモリセルから延出されたワード線１２で構成されている。
【００３８】
ここで、半導体基板１０がＰ型の場合には、第１のウエル領域３０は、Ｎウエル領域となるが、通常、メモリセル領域Ａに形成されるトランジスタのソース、ドレイン領域となるｎ＋拡散層（ビット線拡散層）３１は、Ｐウエル領域内に形成されるので、保護素子領域Ｂに形成されるＮウエル領域（第１のウエル領域）３０に隣接して、半導体基板１０と同導電型のＰウエル領域（第２のウエル領域）２０を形成しておいてもよい。
【００３９】
また、ＭＯＳキャパシタを構成する絶縁膜２５は、絶縁膜２５の絶縁耐圧が、ＭＯＮＯＳ型メモリセルのゲート絶縁膜を構成するＯＮＯ膜の絶縁耐圧よりも小さければ、特にその材料は限定されない。
【００４０】
次に、図１に示した本発明のＭＯＳキャパシタからなる保護素子の動作について説明する。
【００４１】
上述のように、不揮発性半導体記憶装置の製造工程中に電荷が誘起され、それが、例えば、ワード線１２に蓄積されるが、この誘起電荷は、正電荷が誘起される場合もあれば負電荷が誘起される場合もある。
【００４２】
例えば、正電荷がワード線１２に蓄積された場合は、Ｎウエル領域（第１のウエル領域）３０内に形成されたＭＯＳキャパシタのワード線１２直下には蓄積層が形成される。一方、Ｐ型半導体基板１０（又はＰウエル領域２０）内に形成されたＭＯＳキャパシタのワード線１２直下には空乏層が形成されるので、ＭＯＳキャパシタの容量には空乏層容量も加わる。そのため、Ｎウエル領域３０内に形成されたＭＯＳキャパシタの絶縁耐圧は、Ｐ型半導体基板１０（又はＰウエル領域２０）内に形成されたＭＯＳキャパシタの絶縁耐圧よりも低くなる。
【００４３】
逆に、負電荷がワード線１２に蓄積された場合は、Ｐ型半導体基板１０（又はＰウエル領域２０）内に形成されたＭＯＳキャパシタのワード線１２直下には蓄積層が形成される。一方、Ｎウエル領域３０内に形成されたＭＯＳキャパシタのワード線１２直下には空乏層が形成されるので、ＭＯＳキャパシタの容量には空乏層容量も加わる。そのため、Ｐ型半導体基板１０（又はＰウエル領域２０）内に形成されたＭＯＳキャパシタの絶縁耐圧は、Ｎウエル領域３０内に形成されたＭＯＳキャパシタの絶縁耐圧よりも低くなる。
【００４４】
上記の動作原理から、ワード線１２に蓄積された電荷の極性が正負いずれであっても、絶縁膜２５で決まる絶縁耐圧を超えた時点で保護素子のスイッチは作動する。すなわち、製造工程中に誘起された電荷が正電荷又は負電荷によって、誘起電荷が半導体基板１０又は第１のウエル領域３０のいずれか一方に排出されるので、ＭＯＮＯＳ型半導体記憶装置のＯＮＯ膜中に誘起電荷がトラップされるのを防止することができ、メモリセルトランジスタの閾値電圧のバラツキを抑制することができる。また、同時にＯＮＯ膜の特性劣化を防止することができ、ＭＯＮＯＳ型半導体記憶装置のデータ保持特性を向上することができる。
【００４５】
（第２の実施形態）
上述したように、ワード線１２に蓄積された誘起電荷は、その極性にかかわらず、保護素子であるＭＯＳキャパシタの絶縁膜２５の絶縁耐圧を越えた時点で、半導体基板中に逃がすことができるが、第１のウエル領域３０に逃がされた電荷は、最終的には、半導体基板１０に排出することが望ましい。
【００４６】
実際には、第１のウエル領域３０と半導体基板１０間には、ＰＮ接合が存在するので、第１のウエル領域３０に逃がされた電荷は、このＰＮ接合の電位障壁を乗り越えて、半導体基板１０中に排出されることになる。
【００４７】
しかしながら、一時的でも、第１のウエル領域３０に逃がされた電荷が、そこに蓄積すると、第１のウエル領域３０の電位が一時的に浮くことにより、ＭＯＳキャパシタの閾値電圧が上がり、ワード線１２に蓄積された電荷の排出を阻害するという影響を与える畏れもある。それ故、第１のウエル領域３０に逃がされた電荷は、できるだけ速やかに半導体基板１０中に排出することが望ましい。
【００４８】
本発明の第２の実の形態は、このような第１のウエル領域３０に逃がされた電荷を、できるだけ速やかに半導体基板１０中に逃がす方法を提案するものである。
【００４９】
図２及び図３は、本実施形態における不揮発性半導体記憶装置の保護素子を模式的に示した図で、図２（ａ）はその平面図、図２（ｂ）は、図２（ａ）のIIｂ−IIｂ線に沿った断面図、図２（ｃ）は、図２（ａ）のIIｃ−IIｃ線に沿った断面図、図３（ａ）は、図２（ａ）のIIIａ−IIIａ線に沿った断面図、図３（ｂ）は、図２（ａ）のIIIｂ−IIIｂ線に沿った断面図をそれぞれ示す。
【００５０】
基本的な構成は、図１に示したものと同じであるが、図２（ｃ）に示すように、第１のウエル領域（Ｎウエル領域）３０の表面に、第１のウエル領域３０と同導電型の第１の高濃度不純物拡散層（ｎ＋拡散層）３２が形成され、この第１の高濃度不純物拡散層３２の一部が、第１のウエル領域３０に隣接する半導体基板１０（又は第２のウエル領域３３）の表面まで延在している点が異なる。
【００５１】
このようなｎ＋拡散層３２をＮウエル領域表面に形成することによって、このｎ＋拡散層３２とＰ型半導体基板１０（またはＰウエル領域２０）とからなる新たなＰＮ＋接合を構成することができる。このＰＮ＋接合は、Ｎウエル領域３０とＰ型半導体基板１０（またはＰウエル領域２０）とからなるＰＮ接合よりも接合耐圧が低いので、Ｎウエル領域３０に逃がされた電荷は、電位障壁の低いＰＮ＋接合を乗り越えて、比較的容易に半導体基板１０に電荷を排出すことができる。
【００５２】
なお、図２（ｃ）に示すように、半導体基板１０表面に、第１の高濃度不純物拡散層（ｎ＋拡散層）３２に隣接させて、半導体基板１０と同導電型の第２の高濃度不純物拡散層（ｐ＋拡散層）３３をさらに形成しておいてもよい。
【００５３】
ｐ＋拡散層３３をｎ＋拡散層３２に隣接させて形成することによって、このｐ＋拡散層３２とｎ＋拡散層３２とからなるＰ＋Ｎ＋接合をさらに構成することができる。このＰ＋Ｎ＋接合は、ｎ＋拡散層３２とＰ型半導体基板１０（またはＰウエル領域２０）とからなるＰＮ＋接合よりも接合耐圧が低いので、Ｎウエル領域３０に逃がされた電荷を、電位障壁の低いＰ＋Ｎ＋接合を乗り越えて、より容易に半導体基板１０に電荷を排出することができる。
【００５４】
なお、この第１の高濃度不純物拡散層（ｎ＋拡散層）３２、若しくは、第２の高濃度不純物拡散層（ｐ＋拡散層）３３は、例えば周辺回路を形成するトランジスタのソース、ドレイン領域となる拡散層の形成と同時に形成することができるので、余計な工程を追加する必要はない。
【００５５】
以上の方法は、Ｎウエル領域３０とＰ型半導体基板１０（またはＰウエル領域２０）とかなるＰＮ接合よりも接合耐圧が低いＰＮ接合の構成を別途設けるものであるが、図４に示すように、このＰＮ接合を構成するｎ＋拡散層３２及びｐ＋拡散層３３の表面に、導電層３４をさらに形成しておいてもよい。
【００５６】
この導電層３４の形成することによって、Ｎウエル領域に逃がされた電荷を、導電層３４を介して速やかにＰ型半導体基板１０に排出することができる。なお、この導電層３４は、例えば周辺回路を形成するトランジスタのソース、ドレイン領域となる拡散層上に金属シリサイド層が形成される場合には、この金属シリサイド層の形成と同時に形成することができる。
【００５７】
なお、図４では、半導体基板１０の表面にｎ＋拡散層３２及びｐ＋拡散層３３を形成しているが、Ｎウエル領域３０とのコンタクトが取れれば、ｎ＋拡散層３２及びｐ＋拡散層３３を形成しなくても構わない。また、Ｎウエル領域３０と、半導体基板１０（またはＰウエル領域２０）とを同電位にするような電気的接続が図られれば、導電層３４以外の方法、例えば、局所配線等で行ってもよい。
【００５８】
次に、本発明の実施形態における保護素子（ＭＯＳキャパシタ）の製造方法について、図５（ａ）〜（ｆ）に示す工程断面図を参照しながら説明する。なお、図５（ａ）〜（ｆ）に示す工程断面図は、図２（ａ）に示したIIｂ−IIｂ線に沿った断面図である。また、本工程における、第１及び第２の高濃度不純物拡散層３２、３３の形成工程を除けば、第１の実施形態における保護素子（ＭＯＳキャパシタ）が形成される。
【００５９】
まず、図５（ａ）で示すように、Ｐ型半導体基板１０に素子分離領域２６を形成した後、保護素子形成領域Ｂに、Ｐ型半導体基板と逆導電型のＮウエル領域３０を形成する。このとき、メモリセル領域Ａに、Ｐウエル領域を形成するのと同時に、Ｎウエル領域３０に隣接して、保護素子形成領域ＢにもＰウエル領域２０を形成しておいてもよい。また、メモリセル領域Ａには、ビット線拡散層３１を形成する。
【００６０】
次に、図５（ｂ）に示すように、半導体基板１０の表面に、シリコン酸化膜２２、シリコン窒化膜２３、シリコン酸化膜２４を順次堆積し、ＯＮＯ膜を形成する。このＯＮＯ膜は、ＭＯＮＯＳ型メモリセルのゲート絶縁膜を構成するもので、各積層膜の膜厚は、例えば、５ｎｍ／１０ｎｍ／１０ｎｍ程度に形成する。
【００６１】
その後、図５（ｃ）に示すように、保護素子領域ＢのＯＮＯ膜をエッチング除去した後、半導体基板１０表面を酸化して、保護素子（ＭＯＳキャパシタ）を構成する絶縁膜２５を形成する。この絶縁膜２５は、その絶縁耐圧がＯＮＯ膜の絶縁耐圧よりも小さくなるような膜厚、例えば１８ｎｍ程度に形成する。
【００６２】
次に、図５（ｄ）に示すように、半導体基板１０のメモリセル領域Ａに、メモリセルのワード線１２を形成する。このワード線１２は、保護素子形成領域Ｂまで延在して形成される。なお、ワード線１２は、例えば、ポリシリコン膜で形成される。
【００６３】
さらに、図５（ｅ）に示すように、保護素子領域Ｂの一部を開口したレジストマスク５１を用いて、ワード線１２が形成されていないＮウエル領域３０の表面にｎ＋拡散層３２（点線で示す領域）を、イオン注入により形成する。なお、ｎ＋拡散層３２は、Ｎウエル領域３０に隣接するＰウエル領域２０まで延在して形成される。
【００６４】
最後に、図５（ｆ）に示すように、保護素子領域Ｂの一部を開口したレジストマスク５２を用いて、ｎ＋拡散層３２に隣接してｐ＋拡散層３３を、イオン注入により形成する。
【００６５】
なお、図４に示したように、ｎ＋拡散層３２及びｐ＋拡散層３３上に導電層３４をさらに形成する場合は、半導体基板１０の表面に金属膜を堆積した後、熱処理を行い、ｎ＋拡散層３２及びｐ＋拡散層３３表面をシリサイド化することにより、自己整合的に形成することができる。
【００６６】
（第２の実施形態の変形例）
図６は、本発明の第２の実施形態の変形例を示すもので、図６（ａ）はその平面図、図６（ｂ）は、図６（ａ）のVIｂ−VIｂ線に沿った断面図、図６（ｃ）は、図６（ａ）のVIｃ−VIｃ線に沿った断面図をそれぞれ示す。
【００６７】
この構成の特徴は、保護素子領域Ｂに形成されたＮウエル領域（第１のウエル領域）３０と、Ｐウエル領域（第２のウエル領域）２０を囲むように、半導体基板１０と逆導電型の第３のウエル領域（深いＮウエル領域）６０を形成した点にある。
【００６８】
このようにすると、メモリセル領域Ａに対して、独立に保護素子のＮウエル領域３０およびＰウエル領域２０に基板バイアスを与えることができる。これにより、ＭＯＳキャパシタのＯＮ電圧を所望の電圧に設定することができる。
【００６９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、不揮発性半導体記憶装置を例にして説明したが、もちろん、他の半導体装置においても同様の効果を得ることができる。
【産業上の利用可能性】
【００７０】
本発明によれば、半導体装置の製造工程中に誘起された電荷の極性が正電荷、負電荷によらず、ＭＯＳキャパシタの誘電体膜の膜厚で決まる絶縁破壊耐圧により誘起電荷を半導体基板に逃がすことができる保護素子を提供することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態における不揮発性半導体記憶装置の保護素子を模式的に示した図で、（ａ）はその平面図であり、（ｂ）は、（ａ）のＩｂ−Ｉｂ線に沿った断面図である。
【図２】本発明の第２の実施形態における不揮発性半導体記憶装置の保護素子を模式的に示した図で、（ａ）はその平面図、（ｂ）は、（ａ）のIIｂ−IIｂ線に沿った断面図、（ｃ）は、（ａ）のIIｃ−IIｃ線に沿った断面図である。
【図３】本発明の第２の実施形態における保護素子を示した図で、（ａ）は、図２（ａ）のIIIａ−IIIａ線に沿った断面図、（ｂ）は、図２（ａ）のIIIｂ−IIIｂ線に沿った断面図である。
【図４】本発明の第２の実施形態における保護素子の断面図である。
【図５（ａ）−（ｄ）】（ａ）〜（ｄ）は、本発明の実施形態における保護素子の製造方法を示した工程断面図である。
【図５（ｅ）−（ｆ）】（ｅ）〜（ｆ）は、本発明の実施形態における保護素子の製造方法を示した工程断面図である。
【図６】本発明の第２の実施形態の変形例を示した図で、（ａ）はその平面図、（ｂ）は、（ａ）のVIｂ−VIｂ線に沿った断面図、（ｃ）は、（ａ）のVIｃ−VIｃ線に沿った断面図である。
【図７】従来の半導体記憶装置の保護素子の断面図である。
【符号の説明】
【００７２】
１０ 半導体基板
１１ ビット線
１２ ワード線（導電膜）
２０ Ｐウエル領域（第２のウエル領域）
２２、２４ シリコン酸化膜
２３ シリコン窒化膜
２５ 絶縁膜
２６ 素子分離領域
３０ Ｎウエル領域（第１のウエル領域）
３１ ビット線拡散層
３２ ｎ＋拡散層（第１の高濃度不純物拡散層）
３３ ｐ＋拡散層（第２の高濃度不純物拡散層）
３４ 導電層
５１、５２ レジストマスク
１０１ 半導体基板
１０２、１０３ 不純物拡散層
１０５、１０６ 導電層
１０７ ゲート絶縁膜
１０８ 誘電体層
１０９ 二酸化シリコン膜
１１０ 反転層
【技術分野】
【０００１】
本発明は、半導体基板上に形成された半導体装置の保護素子およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳキャパシタと電界効果型トランジスタを情報記憶単位（メモリセル）とする従来の半導体記憶装置の保護素子として、絶縁耐圧がＭＯＳキャパシタに比べて相対的に低い絶縁膜を有するＭＯＳキャパシタを保護素子とする技術が、特許文献１等に記載されている。
【０００３】
図７は、特許文献１に記載された半導体記憶装置の保護素子の断面図である。同図に示すように、電界効果トランジスタは、不純物拡散層１０２、１０３がソース・ドレインとして働き、二酸化シリコン膜のゲート絶縁膜１０７を介した２層目の導電層１０６がゲートとして構成されている。
【０００４】
メモリセルのＭＯＳキャパシタ（Ｉ）は、不純物拡散層１０３と二酸化シリコン膜の誘電体層１０８を介した１層目の導電層１０５で構成され、保護素子のＭＯＳキャパシタ（II）は、メモリセルのＭＯＳキャパシタ領域（Ｉ）より膜厚の薄い二酸化シリコン膜１０９を介して１層目の導電層１０５と反転層１１０の間で構成されている。
【０００５】
１層目の導電層１０５に電荷が誘起すると、絶縁耐圧がメモリセルのＭＯＳキャパシタ（Ｉ）よりも低い保護素子のＭＯＳキャパシタ（II）で支配的に絶縁破壊が起こり、１層目の導電層１０５の電荷は、保護素子のＭＯＳキャパシタ（II）を介して半導体基板１０１に流れて、それ以上のチャージアツプは防止されるので、メモリセルのＭＯＳキャパシタ（Ｉ）は保護される。
【特許文献１】特開昭５９−１２５６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、一般に、半導体記憶装置の製造工程中において、例えばゲート電極を加工するために行われるプラズマエッチングやレジストアッシングなどのプラズマプロセスや、ゲート電極を構成するポリシリコンを導体化したり、ソース・ドレイン拡散層を形成するためのイオン注入工程、さらにはゲート電極上にコンタクトホールを開口したり、メタル配線を加工するために行われるプラズマエッチングなどさまざまな工程で電荷が誘起される。
【０００７】
その際に発生する誘起電荷は、工程によって正電荷が誘起される場合と負電荷が誘起される場合があり、誘起される電荷の極性に応じて、保護素子のＭＯＳキャパシタ（II）直下の半導体基板の導電型に依存して絶縁破壊耐圧が異なる。
【０００８】
例えば、ＭＯＳキャパシタ（II）直下の半導体基板の導電型がＮ型の場合、１層目の導電層１０５に正電荷が誘起されると、ＭＯＳキャパシタ（II）直下に蓄積層が形成されるので、ＭＯＳキャパシタ（II）の絶縁破壊耐圧は、二酸化シリコン膜１０９の膜厚で決まる絶縁破壊耐圧を持つ。
【０００９】
一方、ＭＯＳキャパシタ（II）直下の半導体基板の導電型がＰ型の場合、１層目の導電層１０５に正電荷が誘起されると、ＭＯＳキャパシタ（II）直下に空乏層が形成されるので、絶縁破壊耐圧は二酸化シリコン膜１０９と空乏層との直列容量で決まる絶縁破壊耐圧を持つ。
【００１０】
その結果、半導体基板の導電型がＮ型の場合に比べ半導体基板の導電型がＰ型の場合には絶縁破壊耐圧は高くなる。つまり、半導体基板の導電型がＰ型の場合に正電荷が誘起されると誘起された電荷を逃がしにくくなる。
【００１１】
このことは負電荷が誘起された場合も同様で、半導体基板の導電型に依存して絶縁破壊耐圧は異なる。
【００１２】
例えば、ＭＯＳキャパシタ（II）直下の半導体基板の導電型がＮ型の場合、１層目の導電層１０５に負電荷が誘起されると、ＭＯＳキャパシタ（II）直下に空乏層が形成されるので、ＭＯＳキャパシタ（II）の絶縁破壊耐圧は二酸化シリコン膜１０９と空乏層との直列容量で決まる絶縁破壊耐圧を持つ。
【００１３】
一方、ＭＯＳキャパシタ（II）直下の半導体基板の導電型がＰ型の場合、１層目の導電層１０５に負電荷が誘起されると、ＭＯＳキャパシタ（II）直下に蓄積層が形成されるので、絶縁破壊耐圧は二酸化シリコン膜１０９の膜厚で決まる絶縁破壊耐圧を持つ。
【００１４】
その結果、半導体基板の導電型がＰ型の場合に比べ半導体基板の導電型がＮ型の場合には絶縁破壊耐圧は高くなる。つまり、半導体基板の導電型がＮ型の場合に負電荷が誘起されると誘起された電荷を逃がしにくくなる。
【００１５】
従って、半導体記憶装置の製造工程中で誘起される電荷の極性によっては、誘起電荷が半導体基板１０１へ逃がされずに１層目の導電層１０５に蓄積されるおそれがある。
【００１６】
誘起電荷が半導体基板１０１へ逃がされずに１層目の導電層１０５に蓄積されると、製造工程中に誘起された電荷がメモリセルのＭＯＳキャパシタの誘電体膜中にトラップされたり、誘電体膜のＴＤＤＢ特性などの信頼性劣化を引き起こしたりするという問題が生じる。さらには、半導体記憶装置の電荷保持特性を低下させるという問題も生じる。
【００１７】
また、近年、ＯＮＯ膜（酸化膜／窒化膜／酸化膜）に電荷を蓄積するメモリ構造を有するＭＯＮＯＳ型不揮発性半導体記憶装置が注目されているが、製造工程中に誘起された電荷が、ＯＮＯ膜からなるトラップ性のゲート絶縁膜にトラップされると、メモリセルトランジスタの閾値電圧にバラツキが生じたり、消去が完全に行えない等の問題が生じる。
【００１８】
本発明は、上記課題に鑑みてなされたもので、半導体装置の製造工程中に誘起された電荷の極性が正電荷、負電荷によらず、ＭＯＳキャパシタの誘電体膜の膜厚で決まる絶縁破壊耐圧により誘起電荷を半導体基板に逃がすことができる保護素子を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に係わる保護素子は、半導体基板上に形成された半導体装置の保護素子であって、該保護素子は、半導体基板、半導体基板上に形成された絶縁膜、及び絶縁膜上に形成された導電膜で構成されたＭＯＳキャパシタからなり、ＭＯＳキャパシタを構成する半導体基板の一部に、半導体基板と逆導電型の第１のウエル領域が形成されていることを特徴とする。
【００２０】
上記の構成にすることにより、導電膜にＭＯＳキャパシタを構成する絶縁膜の絶縁耐圧以上の電荷が誘起されたとき、誘起電荷が正電荷又は負電荷によって、誘起電荷を半導体基板又は第１のウエル領域のいずれか一方に排出すことができる。従って、半導体装置の製造工程中に誘起された電荷の極性によらず、ＭＯＳキャパシタの誘電体膜の膜厚で決まる絶縁破壊耐圧により誘起電荷を半導体基板に逃がすことができる。これにより、製造工程中に誘起される電荷が、例えば、メモリセルのＭＯＳキャパシタの誘電体膜中にトラップされるのを防止することができ、また誘電体膜のＴＤＤＢ特性などの信頼性劣化等の電荷保持特性の劣化を防止することができる。
【００２１】
ある好適な実施形態において、半導体装置はＭＯＮＯＳ型メモリセルで構成された不揮発性半導体記憶装置であって、上記導電膜はＭＯＮＯＳ型メモリセルから延出されたワード線で構成されている。
【００２２】
このようにすると、製造工程中に誘起される電荷が、メモリセルのＯＮＯ膜等にトラップされるのを防止することができ、メモリセルトランジスタの閾値電圧のバラツキを抑えることができる。また、誘起電荷によるＯＮＯ膜のＴＤＤＢ特性などの信頼性劣化等の電荷保持特性の劣化を防止することができる。
【００２３】
ある好適な実施形態において、第１のウエル領域の表面に、第１のウエル領域と同導電型の第１の高濃度不純物拡散層が形成されており、第１の高濃度不純物拡散層の一部は、第１のウエル領域に隣接する前記半導体基板表面まで延在している。
【００２４】
このようにすると、第１のウエル領域に逃がされた電荷を、第１の高濃度不純物拡散層と半導体基板とからなる電位障壁の低いＰＮ接合を乗り越えて、比較的容易に半導体基板に逃がすことができる。
【００２５】
ある好適な実施形態において、半導体基板表面に、半導体基板と同導電型の第２の高濃度不純物拡散層が形成されており、第２の高濃度不純物拡散層は、第１の高濃度不純物拡散層に隣接して形成されている。
【００２６】
このようにすると、第１のウエル領域に逃がされた電荷を、第１の高濃度不純物拡散層と第２の高濃度不純物拡散層とからなる、より低い電位障壁のＰＮ接合を乗り越えて、さらに容易に半導体基板に逃がすことができる。
【００２７】
ある好適な実施形態において、第１のウエル領域と電気的に接続された導電層が形成されており、導電層は、第１のウエル領域に隣接する半導体基板と電気的に接続されている。
【００２８】
このようにすると、第１のウエル領域に逃がされた電荷を、速やかに半導体基板に逃がすことができる。
【００２９】
ある好適な実施形態において、ＭＯＳキャパシタを構成する絶縁膜の絶縁耐圧は、ＭＯＮＯＳ型メモリセルのゲート絶縁膜を構成するＯＮＯ膜の絶縁耐圧よりも小さいことが好ましい。
【００３０】
ある好適な実施形態において、ＭＯＳキャパシタを構成する半導体基板の一部に、半導体基板と同導電型の第２のウエル領域が、第１のウエル領域に隣接して形成されていてもよい。
【００３１】
ある好適な実施形態において、ＭＯＳキャパシタを構成する半導体基板の一部に、半導体基板と逆導電型の第３のウエル領域が形成されており、第１のウエル領域及び第２のウエル領域は、第３のウエル領域内に形成されていてもよい。
【００３２】
本発明に係わる保護素子の製造方法は、ＭＯＮＯＳ型メモリセルで構成された不揮発性半導体記憶装置の保護素子の製造方法であって、当該保護素子は、ＭＯＳキャパシタの構成をなし、ＭＯＳキャパシタは、半導体基板の保護素子形成領域に、半導体基板と逆導電型のウエル領域を形成した後、ウエル領域を含む半導体基板上に絶縁膜、及び導電膜を形成することにより形成され、導電膜は、ＭＯＮＯＳ型メモリセルのワード線の形成と同時に、ワード線を保護素子形成領域まで延在して形成することを特徴とする。
【発明の効果】
【００３３】
本発明に係わる保護素子によれば、半導体装置の製造工程中に誘起された電荷の極性によらず、ＭＯＳキャパシタの誘電体膜の膜厚で決まる絶縁破壊耐圧により誘起電荷を半導体基板に逃がすことができる。これにより、例えば、ＭＯＮＯＳ型メモリセルで構成された不揮発性半導体装置の製造工程中に誘起される電荷が、メモリセルのＯＮＯ膜等にトラップされるのを防止することができ、メモリセルトランジスタの閾値電圧のバラツキを抑えることができる。また、誘起電荷によるＯＮＯ膜のＴＤＤＢ特性などの信頼性劣化等の電荷保持特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明の実施形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態における不揮発性半導体記憶装置の保護素子を模式的に示した図で、図１（ａ）はその平面図であり、図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線に沿った断面図である。
【００３６】
図１（ａ）の平面図において、２本のビット線１１と、ワード線１２の交差する領域に、ゲート電極と、シリコン酸化膜２２、シリコン窒化膜２３およびシリコン酸化膜２４からなるＯＮＯ膜をゲート絶縁膜とするＭＯＮＯＳ型メモリセルが構成されている。通常は、メモリセル領域Ａにメモリセルトランジスタがアレイ状に配列されているが本図ではこれを省略している。
【００３７】
また、ワード線１２の延在した領域に保護素子領域Ｂが構成されている。保護素子は、半導体基板１０、半導体基板１０上に形成された絶縁膜２５、及び絶縁膜２５上に形成された導電膜１２で構成されたＭＯＳキャパシタからなり、ＭＯＳキャパシタを構成する半導体基板１０の一部に、半導体基板１０と逆導電型の第１のウエル領域３０が形成されている。導電膜１２は、例えば、ＭＯＮＯＳ型メモリセルから延出されたワード線１２で構成されている。
【００３８】
ここで、半導体基板１０がＰ型の場合には、第１のウエル領域３０は、Ｎウエル領域となるが、通常、メモリセル領域Ａに形成されるトランジスタのソース、ドレイン領域となるｎ＋拡散層（ビット線拡散層）３１は、Ｐウエル領域内に形成されるので、保護素子領域Ｂに形成されるＮウエル領域（第１のウエル領域）３０に隣接して、半導体基板１０と同導電型のＰウエル領域（第２のウエル領域）２０を形成しておいてもよい。
【００３９】
また、ＭＯＳキャパシタを構成する絶縁膜２５は、絶縁膜２５の絶縁耐圧が、ＭＯＮＯＳ型メモリセルのゲート絶縁膜を構成するＯＮＯ膜の絶縁耐圧よりも小さければ、特にその材料は限定されない。
【００４０】
次に、図１に示した本発明のＭＯＳキャパシタからなる保護素子の動作について説明する。
【００４１】
上述のように、不揮発性半導体記憶装置の製造工程中に電荷が誘起され、それが、例えば、ワード線１２に蓄積されるが、この誘起電荷は、正電荷が誘起される場合もあれば負電荷が誘起される場合もある。
【００４２】
例えば、正電荷がワード線１２に蓄積された場合は、Ｎウエル領域（第１のウエル領域）３０内に形成されたＭＯＳキャパシタのワード線１２直下には蓄積層が形成される。一方、Ｐ型半導体基板１０（又はＰウエル領域２０）内に形成されたＭＯＳキャパシタのワード線１２直下には空乏層が形成されるので、ＭＯＳキャパシタの容量には空乏層容量も加わる。そのため、Ｎウエル領域３０内に形成されたＭＯＳキャパシタの絶縁耐圧は、Ｐ型半導体基板１０（又はＰウエル領域２０）内に形成されたＭＯＳキャパシタの絶縁耐圧よりも低くなる。
【００４３】
逆に、負電荷がワード線１２に蓄積された場合は、Ｐ型半導体基板１０（又はＰウエル領域２０）内に形成されたＭＯＳキャパシタのワード線１２直下には蓄積層が形成される。一方、Ｎウエル領域３０内に形成されたＭＯＳキャパシタのワード線１２直下には空乏層が形成されるので、ＭＯＳキャパシタの容量には空乏層容量も加わる。そのため、Ｐ型半導体基板１０（又はＰウエル領域２０）内に形成されたＭＯＳキャパシタの絶縁耐圧は、Ｎウエル領域３０内に形成されたＭＯＳキャパシタの絶縁耐圧よりも低くなる。
【００４４】
上記の動作原理から、ワード線１２に蓄積された電荷の極性が正負いずれであっても、絶縁膜２５で決まる絶縁耐圧を超えた時点で保護素子のスイッチは作動する。すなわち、製造工程中に誘起された電荷が正電荷又は負電荷によって、誘起電荷が半導体基板１０又は第１のウエル領域３０のいずれか一方に排出されるので、ＭＯＮＯＳ型半導体記憶装置のＯＮＯ膜中に誘起電荷がトラップされるのを防止することができ、メモリセルトランジスタの閾値電圧のバラツキを抑制することができる。また、同時にＯＮＯ膜の特性劣化を防止することができ、ＭＯＮＯＳ型半導体記憶装置のデータ保持特性を向上することができる。
【００４５】
（第２の実施形態）
上述したように、ワード線１２に蓄積された誘起電荷は、その極性にかかわらず、保護素子であるＭＯＳキャパシタの絶縁膜２５の絶縁耐圧を越えた時点で、半導体基板中に逃がすことができるが、第１のウエル領域３０に逃がされた電荷は、最終的には、半導体基板１０に排出することが望ましい。
【００４６】
実際には、第１のウエル領域３０と半導体基板１０間には、ＰＮ接合が存在するので、第１のウエル領域３０に逃がされた電荷は、このＰＮ接合の電位障壁を乗り越えて、半導体基板１０中に排出されることになる。
【００４７】
しかしながら、一時的でも、第１のウエル領域３０に逃がされた電荷が、そこに蓄積すると、第１のウエル領域３０の電位が一時的に浮くことにより、ＭＯＳキャパシタの閾値電圧が上がり、ワード線１２に蓄積された電荷の排出を阻害するという影響を与える畏れもある。それ故、第１のウエル領域３０に逃がされた電荷は、できるだけ速やかに半導体基板１０中に排出することが望ましい。
【００４８】
本発明の第２の実の形態は、このような第１のウエル領域３０に逃がされた電荷を、できるだけ速やかに半導体基板１０中に逃がす方法を提案するものである。
【００４９】
図２及び図３は、本実施形態における不揮発性半導体記憶装置の保護素子を模式的に示した図で、図２（ａ）はその平面図、図２（ｂ）は、図２（ａ）のIIｂ−IIｂ線に沿った断面図、図２（ｃ）は、図２（ａ）のIIｃ−IIｃ線に沿った断面図、図３（ａ）は、図２（ａ）のIIIａ−IIIａ線に沿った断面図、図３（ｂ）は、図２（ａ）のIIIｂ−IIIｂ線に沿った断面図をそれぞれ示す。
【００５０】
基本的な構成は、図１に示したものと同じであるが、図２（ｃ）に示すように、第１のウエル領域（Ｎウエル領域）３０の表面に、第１のウエル領域３０と同導電型の第１の高濃度不純物拡散層（ｎ＋拡散層）３２が形成され、この第１の高濃度不純物拡散層３２の一部が、第１のウエル領域３０に隣接する半導体基板１０（又は第２のウエル領域３３）の表面まで延在している点が異なる。
【００５１】
このようなｎ＋拡散層３２をＮウエル領域表面に形成することによって、このｎ＋拡散層３２とＰ型半導体基板１０（またはＰウエル領域２０）とからなる新たなＰＮ＋接合を構成することができる。このＰＮ＋接合は、Ｎウエル領域３０とＰ型半導体基板１０（またはＰウエル領域２０）とからなるＰＮ接合よりも接合耐圧が低いので、Ｎウエル領域３０に逃がされた電荷は、電位障壁の低いＰＮ＋接合を乗り越えて、比較的容易に半導体基板１０に電荷を排出すことができる。
【００５２】
なお、図２（ｃ）に示すように、半導体基板１０表面に、第１の高濃度不純物拡散層（ｎ＋拡散層）３２に隣接させて、半導体基板１０と同導電型の第２の高濃度不純物拡散層（ｐ＋拡散層）３３をさらに形成しておいてもよい。
【００５３】
ｐ＋拡散層３３をｎ＋拡散層３２に隣接させて形成することによって、このｐ＋拡散層３２とｎ＋拡散層３２とからなるＰ＋Ｎ＋接合をさらに構成することができる。このＰ＋Ｎ＋接合は、ｎ＋拡散層３２とＰ型半導体基板１０（またはＰウエル領域２０）とからなるＰＮ＋接合よりも接合耐圧が低いので、Ｎウエル領域３０に逃がされた電荷を、電位障壁の低いＰ＋Ｎ＋接合を乗り越えて、より容易に半導体基板１０に電荷を排出することができる。
【００５４】
なお、この第１の高濃度不純物拡散層（ｎ＋拡散層）３２、若しくは、第２の高濃度不純物拡散層（ｐ＋拡散層）３３は、例えば周辺回路を形成するトランジスタのソース、ドレイン領域となる拡散層の形成と同時に形成することができるので、余計な工程を追加する必要はない。
【００５５】
以上の方法は、Ｎウエル領域３０とＰ型半導体基板１０（またはＰウエル領域２０）とかなるＰＮ接合よりも接合耐圧が低いＰＮ接合の構成を別途設けるものであるが、図４に示すように、このＰＮ接合を構成するｎ＋拡散層３２及びｐ＋拡散層３３の表面に、導電層３４をさらに形成しておいてもよい。
【００５６】
この導電層３４の形成することによって、Ｎウエル領域に逃がされた電荷を、導電層３４を介して速やかにＰ型半導体基板１０に排出することができる。なお、この導電層３４は、例えば周辺回路を形成するトランジスタのソース、ドレイン領域となる拡散層上に金属シリサイド層が形成される場合には、この金属シリサイド層の形成と同時に形成することができる。
【００５７】
なお、図４では、半導体基板１０の表面にｎ＋拡散層３２及びｐ＋拡散層３３を形成しているが、Ｎウエル領域３０とのコンタクトが取れれば、ｎ＋拡散層３２及びｐ＋拡散層３３を形成しなくても構わない。また、Ｎウエル領域３０と、半導体基板１０（またはＰウエル領域２０）とを同電位にするような電気的接続が図られれば、導電層３４以外の方法、例えば、局所配線等で行ってもよい。
【００５８】
次に、本発明の実施形態における保護素子（ＭＯＳキャパシタ）の製造方法について、図５（ａ）〜（ｆ）に示す工程断面図を参照しながら説明する。なお、図５（ａ）〜（ｆ）に示す工程断面図は、図２（ａ）に示したIIｂ−IIｂ線に沿った断面図である。また、本工程における、第１及び第２の高濃度不純物拡散層３２、３３の形成工程を除けば、第１の実施形態における保護素子（ＭＯＳキャパシタ）が形成される。
【００５９】
まず、図５（ａ）で示すように、Ｐ型半導体基板１０に素子分離領域２６を形成した後、保護素子形成領域Ｂに、Ｐ型半導体基板と逆導電型のＮウエル領域３０を形成する。このとき、メモリセル領域Ａに、Ｐウエル領域を形成するのと同時に、Ｎウエル領域３０に隣接して、保護素子形成領域ＢにもＰウエル領域２０を形成しておいてもよい。また、メモリセル領域Ａには、ビット線拡散層３１を形成する。
【００６０】
次に、図５（ｂ）に示すように、半導体基板１０の表面に、シリコン酸化膜２２、シリコン窒化膜２３、シリコン酸化膜２４を順次堆積し、ＯＮＯ膜を形成する。このＯＮＯ膜は、ＭＯＮＯＳ型メモリセルのゲート絶縁膜を構成するもので、各積層膜の膜厚は、例えば、５ｎｍ／１０ｎｍ／１０ｎｍ程度に形成する。
【００６１】
その後、図５（ｃ）に示すように、保護素子領域ＢのＯＮＯ膜をエッチング除去した後、半導体基板１０表面を酸化して、保護素子（ＭＯＳキャパシタ）を構成する絶縁膜２５を形成する。この絶縁膜２５は、その絶縁耐圧がＯＮＯ膜の絶縁耐圧よりも小さくなるような膜厚、例えば１８ｎｍ程度に形成する。
【００６２】
次に、図５（ｄ）に示すように、半導体基板１０のメモリセル領域Ａに、メモリセルのワード線１２を形成する。このワード線１２は、保護素子形成領域Ｂまで延在して形成される。なお、ワード線１２は、例えば、ポリシリコン膜で形成される。
【００６３】
さらに、図５（ｅ）に示すように、保護素子領域Ｂの一部を開口したレジストマスク５１を用いて、ワード線１２が形成されていないＮウエル領域３０の表面にｎ＋拡散層３２（点線で示す領域）を、イオン注入により形成する。なお、ｎ＋拡散層３２は、Ｎウエル領域３０に隣接するＰウエル領域２０まで延在して形成される。
【００６４】
最後に、図５（ｆ）に示すように、保護素子領域Ｂの一部を開口したレジストマスク５２を用いて、ｎ＋拡散層３２に隣接してｐ＋拡散層３３を、イオン注入により形成する。
【００６５】
なお、図４に示したように、ｎ＋拡散層３２及びｐ＋拡散層３３上に導電層３４をさらに形成する場合は、半導体基板１０の表面に金属膜を堆積した後、熱処理を行い、ｎ＋拡散層３２及びｐ＋拡散層３３表面をシリサイド化することにより、自己整合的に形成することができる。
【００６６】
（第２の実施形態の変形例）
図６は、本発明の第２の実施形態の変形例を示すもので、図６（ａ）はその平面図、図６（ｂ）は、図６（ａ）のVIｂ−VIｂ線に沿った断面図、図６（ｃ）は、図６（ａ）のVIｃ−VIｃ線に沿った断面図をそれぞれ示す。
【００６７】
この構成の特徴は、保護素子領域Ｂに形成されたＮウエル領域（第１のウエル領域）３０と、Ｐウエル領域（第２のウエル領域）２０を囲むように、半導体基板１０と逆導電型の第３のウエル領域（深いＮウエル領域）６０を形成した点にある。
【００６８】
このようにすると、メモリセル領域Ａに対して、独立に保護素子のＮウエル領域３０およびＰウエル領域２０に基板バイアスを与えることができる。これにより、ＭＯＳキャパシタのＯＮ電圧を所望の電圧に設定することができる。
【００６９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、不揮発性半導体記憶装置を例にして説明したが、もちろん、他の半導体装置においても同様の効果を得ることができる。
【産業上の利用可能性】
【００７０】
本発明によれば、半導体装置の製造工程中に誘起された電荷の極性が正電荷、負電荷によらず、ＭＯＳキャパシタの誘電体膜の膜厚で決まる絶縁破壊耐圧により誘起電荷を半導体基板に逃がすことができる保護素子を提供することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態における不揮発性半導体記憶装置の保護素子を模式的に示した図で、（ａ）はその平面図であり、（ｂ）は、（ａ）のＩｂ−Ｉｂ線に沿った断面図である。
【図２】本発明の第２の実施形態における不揮発性半導体記憶装置の保護素子を模式的に示した図で、（ａ）はその平面図、（ｂ）は、（ａ）のIIｂ−IIｂ線に沿った断面図、（ｃ）は、（ａ）のIIｃ−IIｃ線に沿った断面図である。
【図３】本発明の第２の実施形態における保護素子を示した図で、（ａ）は、図２（ａ）のIIIａ−IIIａ線に沿った断面図、（ｂ）は、図２（ａ）のIIIｂ−IIIｂ線に沿った断面図である。
【図４】本発明の第２の実施形態における保護素子の断面図である。
【図５（ａ）−（ｄ）】（ａ）〜（ｄ）は、本発明の実施形態における保護素子の製造方法を示した工程断面図である。
【図５（ｅ）−（ｆ）】（ｅ）〜（ｆ）は、本発明の実施形態における保護素子の製造方法を示した工程断面図である。
【図６】本発明の第２の実施形態の変形例を示した図で、（ａ）はその平面図、（ｂ）は、（ａ）のVIｂ−VIｂ線に沿った断面図、（ｃ）は、（ａ）のVIｃ−VIｃ線に沿った断面図である。
【図７】従来の半導体記憶装置の保護素子の断面図である。
【符号の説明】
【００７２】
１０ 半導体基板
１１ ビット線
１２ ワード線（導電膜）
２０ Ｐウエル領域（第２のウエル領域）
２２、２４ シリコン酸化膜
２３ シリコン窒化膜
２５ 絶縁膜
２６ 素子分離領域
３０ Ｎウエル領域（第１のウエル領域）
３１ ビット線拡散層
３２ ｎ＋拡散層（第１の高濃度不純物拡散層）
３３ ｐ＋拡散層（第２の高濃度不純物拡散層）
３４ 導電層
５１、５２ レジストマスク
１０１ 半導体基板
１０２、１０３ 不純物拡散層
１０５、１０６ 導電層
１０７ ゲート絶縁膜
１０８ 誘電体層
１０９ 二酸化シリコン膜
１１０ 反転層
【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体装置の保護素子であって、
前記保護素子は、前記半導体基板、該半導体基板上に形成された絶縁膜、及び該絶縁膜上に形成された導電膜で構成されたＭＯＳキャパシタからなり、
前記ＭＯＳキャパシタを構成する前記半導体基板の一部に、該半導体基板と逆導電型の第１のウエル領域が形成されていることを特徴とする、保護素子。
【請求項２】
前記導電膜に、前記ＭＯＳキャパシタを構成する前記絶縁膜の絶縁耐圧以上の電荷が誘起されたとき、該誘起電荷が正電荷又は負電荷によって、該誘起電荷が前記半導体基板又は前記第１のウエル領域のいずれか一方に排出されることを特徴とする、請求項１に記載の保護素子。
【請求項３】
前記半導体装置は、ＭＯＮＯＳ型メモリセルで構成された不揮発性半導体記憶装置であって、
前記導電膜は、前記ＭＯＮＯＳ型メモリセルから延出されたワード線で構成されていることを特徴とする、請求項１に記載の保護素子。
【請求項４】
前記第１のウエル領域の表面に、該第１のウエル領域と同導電型の第１の高濃度不純物拡散層が形成されており、
前記第１の高濃度不純物拡散層の一部は、前記第１のウエル領域に隣接する前記半導体基板表面まで延在していることを特徴とする、請求項１に記載の保護素子。
【請求項５】
前記半導体基板表面に、該半導体基板と同導電型の第２の高濃度不純物拡散層が形成されており、
前記第２の高濃度不純物拡散層は、前記第１の高濃度不純物拡散層に隣接して形成されていることを特徴とする、請求項４に記載の保護素子。
【請求項６】
前記第１のウエル領域と電気的に接続された導電層が形成されており、
前記導電層は、前記第１のウエル領域に隣接する前記半導体基板と電気的に接続されていることを特徴とする、請求項１に記載の保護素子。
【請求項７】
前記ＭＯＳキャパシタを構成する前記絶縁膜の絶縁耐圧は、前記ＭＯＮＯＳ型メモリセルのゲート絶縁膜を構成するＯＮＯ膜の絶縁耐圧よりも小さいことを特徴とする、請求項３に記載の保護素子。
【請求項８】
前記ＭＯＳキャパシタを構成する前記半導体基板の一部に、該半導体基板と同導電型の第２のウエル領域が、前記第１のウエル領域に隣接して形成されていることを特徴とする、請求項１に記載の保護素子。
【請求項９】
前記ＭＯＳキャパシタを構成する前記半導体基板の一部に、該半導体基板と逆導電型の第３のウエル領域が形成されており、
前記第１のウエル領域及び前記第２のウエル領域は、前記第３のウエル領域内に形成されていることを特徴とする、請求項８に記載の保護素子。
【請求項１０】
ＭＯＮＯＳ型メモリセルで構成された不揮発性半導体記憶装置の保護素子の製造方法であって、
該保護素子は、ＭＯＳキャパシタの構成をなし、
該ＭＯＳキャパシタは、
半導体基板の保護素子形成領域に、該半導体基板と逆導電型のウエル領域を形成した後、該ウエル領域を含む前記半導体基板上に絶縁膜、及び導電膜を形成することにより形成され、
前記導電膜は、前記ＭＯＮＯＳ型メモリセルのワード線の形成と同時に、該ワード線を前記保護素子形成領域まで延在して形成することを特徴とする、保護素子の製造方法。
【請求項１１】
前記ＭＯＳキャパシタを構成する前記絶縁膜の絶縁耐圧は、前記ＭＯＮＯＳ型メモリセルのゲート絶縁膜を構成するＯＮＯ膜の絶縁耐圧よりも小さいことを特徴とする、請求項１０に記載の保護素子の製造方法。
【請求項１】
半導体基板上に形成された半導体装置の保護素子であって、
前記保護素子は、前記半導体基板、該半導体基板上に形成された絶縁膜、及び該絶縁膜上に形成された導電膜で構成されたＭＯＳキャパシタからなり、
前記ＭＯＳキャパシタを構成する前記半導体基板の一部に、該半導体基板と逆導電型の第１のウエル領域が形成されていることを特徴とする、保護素子。
【請求項２】
前記導電膜に、前記ＭＯＳキャパシタを構成する前記絶縁膜の絶縁耐圧以上の電荷が誘起されたとき、該誘起電荷が正電荷又は負電荷によって、該誘起電荷が前記半導体基板又は前記第１のウエル領域のいずれか一方に排出されることを特徴とする、請求項１に記載の保護素子。
【請求項３】
前記半導体装置は、ＭＯＮＯＳ型メモリセルで構成された不揮発性半導体記憶装置であって、
前記導電膜は、前記ＭＯＮＯＳ型メモリセルから延出されたワード線で構成されていることを特徴とする、請求項１に記載の保護素子。
【請求項４】
前記第１のウエル領域の表面に、該第１のウエル領域と同導電型の第１の高濃度不純物拡散層が形成されており、
前記第１の高濃度不純物拡散層の一部は、前記第１のウエル領域に隣接する前記半導体基板表面まで延在していることを特徴とする、請求項１に記載の保護素子。
【請求項５】
前記半導体基板表面に、該半導体基板と同導電型の第２の高濃度不純物拡散層が形成されており、
前記第２の高濃度不純物拡散層は、前記第１の高濃度不純物拡散層に隣接して形成されていることを特徴とする、請求項４に記載の保護素子。
【請求項６】
前記第１のウエル領域と電気的に接続された導電層が形成されており、
前記導電層は、前記第１のウエル領域に隣接する前記半導体基板と電気的に接続されていることを特徴とする、請求項１に記載の保護素子。
【請求項７】
前記ＭＯＳキャパシタを構成する前記絶縁膜の絶縁耐圧は、前記ＭＯＮＯＳ型メモリセルのゲート絶縁膜を構成するＯＮＯ膜の絶縁耐圧よりも小さいことを特徴とする、請求項３に記載の保護素子。
【請求項８】
前記ＭＯＳキャパシタを構成する前記半導体基板の一部に、該半導体基板と同導電型の第２のウエル領域が、前記第１のウエル領域に隣接して形成されていることを特徴とする、請求項１に記載の保護素子。
【請求項９】
前記ＭＯＳキャパシタを構成する前記半導体基板の一部に、該半導体基板と逆導電型の第３のウエル領域が形成されており、
前記第１のウエル領域及び前記第２のウエル領域は、前記第３のウエル領域内に形成されていることを特徴とする、請求項８に記載の保護素子。
【請求項１０】
ＭＯＮＯＳ型メモリセルで構成された不揮発性半導体記憶装置の保護素子の製造方法であって、
該保護素子は、ＭＯＳキャパシタの構成をなし、
該ＭＯＳキャパシタは、
半導体基板の保護素子形成領域に、該半導体基板と逆導電型のウエル領域を形成した後、該ウエル領域を含む前記半導体基板上に絶縁膜、及び導電膜を形成することにより形成され、
前記導電膜は、前記ＭＯＮＯＳ型メモリセルのワード線の形成と同時に、該ワード線を前記保護素子形成領域まで延在して形成することを特徴とする、保護素子の製造方法。
【請求項１１】
前記ＭＯＳキャパシタを構成する前記絶縁膜の絶縁耐圧は、前記ＭＯＮＯＳ型メモリセルのゲート絶縁膜を構成するＯＮＯ膜の絶縁耐圧よりも小さいことを特徴とする、請求項１０に記載の保護素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５（ａ）−（ｄ）】
【図５（ｅ）−（ｆ）】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５（ａ）−（ｄ）】
【図５（ｅ）−（ｆ）】
【図６】
【図７】
【公開番号】特開２００７−１９４４２４（Ｐ２００７−１９４４２４Ａ）
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願番号】特願２００６−１１４７８（Ｐ２００６−１１４７８）
【出願日】平成１８年１月１９日（２００６．１．１９）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願日】平成１８年１月１９日（２００６．１．１９）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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