半導体装置および半導体装置の製造方法
【課題】 しきい値制御性を向上させつつ、絶縁体上に配置された電界効果型トランジスタ下にフィールドプレート電極を形成する。
【解決手段】 半導体基板1上には絶縁層2が形成され、絶縁層2には、単結晶半導体層3a、3bが積層され、単結晶半導体層3a、3b上には、メサ分離された単結晶半導体層5a、5bが絶縁層4を介してそれぞれ積層され、単結晶半導体層5a、5bには、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタを形成するとともに、単結晶半導体層3a、3bをフールドプレートとして機能させるとともに、不純物の極性または濃度が互いに異なるように構成する。
【解決手段】 半導体基板1上には絶縁層2が形成され、絶縁層2には、単結晶半導体層3a、3bが積層され、単結晶半導体層3a、3b上には、メサ分離された単結晶半導体層5a、5bが絶縁層4を介してそれぞれ積層され、単結晶半導体層5a、5bには、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタを形成するとともに、単結晶半導体層3a、3bをフールドプレートとして機能させるとともに、不純物の極性または濃度が互いに異なるように構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置および半導体装置の製造方法に関し、特に、絶縁体上に配置された電界効果型トランジスタ下に不純物の極性や濃度の異なるフィールドプレート電極を形成する方法に適用して好適なものである。
【背景技術】
【0002】
従来の半導体装置では、例えば、特許文献1、2に開示されているように、電界効果型トランジスタの高耐圧化を図るために、電界効果型トランジスタを覆う絶縁膜上にフィールドプレート電極を形成し、ゲートまたはソースにフィールドプレート電極を接続する方法がある。また、高いしきい値を持つSOIトランジスタではボディ濃度が高くなり、急峻なサブスレショルドを得るために、チャネル領域のSOI層を数十nm以下に設定することが行われている。
【特許文献1】特開平9−45909号公報
【特許文献2】特開平9−205211号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、従来のフィールドプレート電極構造では、電界効果型トランジスタを覆う絶縁膜上にフィールドプレート電極が形成される。このため、ゲート電極やソース/ドレインコンタクトを避けるようにフィールドプレート電極を配置する必要があり、ゲート端やフィールドプレート電極端での電界集中による耐圧低下の問題があった。
また、SOIトランジスタでは、SOIのSi薄膜の表面からドレイン電位が与えられると、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に高電圧がかかる。このため、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に局所的に強い電界が発生し、SOIトランジスタの高耐圧化の妨げになるという問題があった。
【0004】
また、フィールドプレート電極をゲートまたはソースに接続するために、電界効果型トランジスタごとにフィールドプレート電極を分離すると、フィールドプレート電極と接続するためのコンタクトを電界効果型トランジスタごとに設ける必要があり、チップサイズの増大を招くという問題があった。
さらに、半導体集積回路の微細化に伴ってチャネル長が短くなると、サブスレショルド領域のドレイン電流の立ち上がり特性(S値)が劣化する。このため、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するだけでなく、トランジスタの破壊要因にもなるという問題があった。
【0005】
また、SOIトランジスタのしきい値制御を行うために、SOI層のボディ濃度を高くすると、電界効果型トランジスタの移動度の劣化を招き、オン電流が低下するという問題があった。また、急峻なサブスレショルドを得るために、SOIトランジスタのチャネル領域のSOI層を数十nm以下に設定すると、トランジスタ特性のバラツキが増大し、製造歩留まりが低下するという問題があった。
【0006】
そこで、本発明の目的は、サブスレッショルド領域のドレイン電流の立ち上がり特性(S値)と、しきい値制御性を向上させつつ、絶縁体上に配置された電界効果型トランジスタ下にフィールドプレート電極を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0007】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、表面側にゲート電極を有する電界効果型トランジスタが形成された半導体層と、前記半導体層の裏面側に第1絶縁層を介して形成され、不純物の極性または濃度が前記電界効果型トランジスタのゲート電極と異なるフィールドプレート電極とを備えることを特徴とする。
これにより、ゲート電極やソース/ドレインコンタクトなどの配置の制約を受けることなく、電界効果型トランジスタのアクティブ領域の電位をフィールドプレート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【0008】
また、電界効果型トランジスタの表面側に形成されたゲート電極と電界効果型トランジスタ下に配置されたフィールドプレート電極とで不純物の極性または濃度が異なるように設定することにより、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を1V程度変化させることができる。閾値電圧の高低にかかわらず、半導体層のドーパント濃度は低いため、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、第1半導体層の不純物濃度を低くすることが可能となることから、第1半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【0009】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのゲート絶縁膜と前記第1絶縁層とは膜厚または比誘電率が互いに異なることを特徴とする。
これにより、電界効果型トランジスタ下にフィールドプレート電極を配置することを可能としつつ、フィールドプレート電極とチャネル領域との間の結合容量を増大させたり、フィールドプレート電極とソース/ドレイン層との間の寄生容量を低減させたりすることができる。このため、ゲート電極やソース/ドレインコンタクトなどの配置の制約を受けることなく、フィールドプレート電極を配置することが可能となるとともに、フィールドプレート電極によるしきい値制御性を向上させ、動作時や待機時の消費電力を低減させたり、SOIトランジスタの高速化を実現したりすることができる。また、前記第1絶縁層を、膜厚を2nmから10nmの薄いシリコン酸化膜やシリコン窒化膜、あるいは、AL,Zr,Hrなどの酸化膜からなるHigh−K絶縁膜で形成すれば、フィールドプレート電極による閾値の制御性が向上し、かつ、良好なS値を獲ることができる。
【0010】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのゲート電極と前記フィールドプレート電極とを接続する配線層をさらに備えることを特徴とする。
これにより、電界効果型トランジスタのチャネル領域の裏側がゲート電極と同電位となるように制御することができ、チャネル領域ポテンシャルの支配力を向上させることができる。このため、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、オフ時のリーク電流を減少させることを可能としつつ、特性バラツキを低減させることが可能となる。
オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【0011】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのソース層と前記フィールドプレート電極とを接続する配線層をさらに備えることを特徴とする。
これにより、フィールドプレート電極の電位を安定化させることが可能となるとともに、電界効果型トランジスタの耐圧を向上させることが可能となり、電界効果型トランジスタの高耐圧化を図ることができる。
【0012】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのゲート電極およびソース層と独立して前記フィールドプレート電極に接続された配線層をさらに備えることを特徴とする。
これにより、フィールドプレート電極に電圧を印加することで、電界効果型トランジスタのしきい値をダイナミックに制御することが可能となり、電界効果型トランジスタの動作中にしきい値を変化させることができる。
【0013】
また、本発明の一態様に係る半導体装置によれば、前記半導体層および前記フィールドプレート電極は単結晶半導体であることを特徴とする。
これにより、半導体層を積層させることで、電界効果型トランジスタ下にフィールドプレート電極を配置することができ、フィールドプレート電極を安定して形成することができる。
【0014】
また、本発明の一態様に係る半導体装置によれば、前記フィールドプレート電極はN極性またはP極性を持ち、前記電界効果型トランジスタのゲート電極はN極性またはP極性を持つかあるいはメタルゲートであることを特徴とする。
これにより、フィールドプレート電極およびゲート電極の不純物の極性または濃度を組み合わせることにより、チャネルの不純物濃度を低く保ちつつ、電界効果型トランジスタのしきい値を調整することができる。このため、閾値の高低にかかわらず電界効果型トランジスタの移動度を向上させ、オン電流を増大させることが可能となるとともに、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となる。
【0015】
また本発明の一態様に係わる半導体装置によれば、半導体基板と、前記半導体基板と前記フィールドプレート電極との間に形成された第2絶縁層とをさらに有し、前記第2絶縁層は、前記ゲート絶縁膜と前記第1絶縁層とに比べて、比誘電率が小さい、あるいは、膜厚が大きいことを特徴とする。
これにより、フィールドプレート電極と半導体基板間の第2絶縁膜を、トランジスタが形成される半導体層裏面の第1絶縁膜より厚くしたり、誘電率を低くしたりして、フィールドプレート電極と半導体基板間の寄生容量を減らすことができる。
【0016】
また、本発明の一態様に係る半導体装置によれば、ゲート電極を共有するようにしてPチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタが形成された半導体層と、前記半導体層の裏面側に絶縁層を介して共通に配置され、前記Pチャンネル電界効果型トランジスタ下と前記Nチャンネル電界効果型トランジスタ下とで極性の異なるように構成されたフィールドプレート電極とを備えることを特徴とする。
【0017】
これにより、ゲート電極やソース/ドレインコンタクトなどの配置の制約を受けることなく、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタのアクティブ領域の電位を1枚のフィールドプレート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。また、Pチャンネル電界効果型トランジスタ下とNチャンネル電界効果型トランジスタ下とでフィールドプレート電極の極性を異ならせることにより、両チャネルの半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、P,N各々しきい値を1V程度変化させることができ、両チャネルの電界効果型トランジスタにおいて、移動度を向上させ、オン電流を増大させることができる。
【0018】
また、本発明の一態様に係る半導体装置によれば、絶縁層上で互いにメサ分離された半導体層と、前記メサ分離された半導体層間に埋め込まれた素子分離絶縁層と、前記素子分離絶縁層にまたがるように配置されたゲート電極を共有するようにして前記半導体層にそれぞれ形成されたPチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタと、前記半導体層の裏面側に絶縁層を介して共通に配置され、前記Pチャンネル電界効果型トランジスタ下と前記Nチャンネル電界効果型トランジスタ下とで極性の異なるように構成されたフィールドプレート電極と、前記ゲート電極、前記素子分離絶縁層および絶縁層を貫通して前記フィールドプレート電極に接続された埋め込み電極とを備えることを特徴とする。
【0019】
これにより、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタを絶縁層上で素子分離することが可能となるとともに、素子分離絶縁層を介してフィールドプレート電極上の1箇所でゲート電極と接続をとることで、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタの双方のチャネル領域の裏側がゲート電極と同電位となるように制御することができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【0020】
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層よりもエッチングレートが小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる溝を形成する工程と、前記溝に埋め込まれ、前記半導体基板上で前記第2半導体層を支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、上から2層目の第2半導体層に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層に不純物導入層を形成する工程と、最上層の第2半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側方に配置されたソース/ドレイン層を最上層の第2半導体層に形成する工程とを備えることを特徴とする。
【0021】
これにより、SOI基板を用いることなく、上から2層目の第2半導体層をフィールドプレート電極として機能させることが可能となるとともに、SOIトランジスタを最上層の第2半導体層に形成することができ、SOIトランジスタが形成された第2半導体層の裏面にフィールドプレート電極を配置することが可能となる。また、第1半導体層上に第2半導体層が積層された場合においても、露出部を介してエッチングガスまたはエッチング液を第1半導体層に接触させることが可能となり、第2半導体層を残したまま、第1および第2半導体層間の選択比の違いを利用して第1半導体層を除去することが可能となるとともに、第2半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。第1半導体層膜厚が1nm以上の厚みを持つ場合、選択的に第1半導体層を除去できる。また、1nmより厚い空洞部内は、熱酸化処理あるいはALD処理により埋め込み絶縁層を形成できる。また、第1溝および第2溝に埋め込まれた支持体を形成することにより、第2半導体層下に空洞部が形成された場合においても、第2半導体層を半導体基板上に支持することが可能となる。さらに、上から2層目の第2半導体層に不純物のイオン注入を選択的に行うことにより、電界効果型トランジスタが形成された最上層の第2半導体層と、電界効果型トランジスタ下に配置されたフィールドプレート電極とで不純物の極性または濃度が異なるように設定することができ、第2半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値を1V程度変化させることができる。
【0022】
このため、第2半導体層の欠陥の発生を低減させつつ、第2半導体層を埋め込み絶縁層上に配置することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタのオフ時のリーク電流を減少させることが可能となるとともに、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層よりもエッチングレートが小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成するとともに、上層の第1半導体層および上層の第2半導体層を貫通して下層の第2半導体層を露出させる第2溝を形成する工程と、前記第1溝および前記第2溝に埋め込まれ、前記半導体基板上で前記第2半導体層を支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第2溝にて分離された上から2層目の第2半導体層の第1の領域に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層の第1の領域に第1不純物導入層を形成する工程と、前記第2溝にて分離された上から2層目の第2半導体層の第2の領域に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層の第2の領域に第2不純物導入層を形成する工程と、前記第2溝にて分離された前記第2半導体層の第1および第2の領域の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第2半導体層の第1および第2の領域にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【0023】
これにより、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタのアクティブ領域の電位を1枚のフィールドプレート電極にて制御することが可能となるとともに、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタを分離するSTI(shallow Trench Isolation)構造を形成することが可能となる。
【0024】
また、上から2層目の第2半導体層に不純物のイオン注入を選択的に行うことにより、電界効果型トランジスタが形成された最上層の第2半導体層と、電界効果型トランジスタ下に配置されたフィールドプレート電極とで不純物の極性または濃度が異なるように設定することができ、第2半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を1V程度変化させることができる。
【0025】
このため、第2半導体層の欠陥の発生を低減させつつ、第2半導体層を埋め込み絶縁層上に配置することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、フィールドプレート電極上に配置された第2半導体層を素子分離することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタのオフ時のリーク電流を減少させることが可能となるとともに、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
【発明を実施するための最良の形態】
【0026】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す斜視図である。
図1において、半導体基板1上には絶縁層2が形成され、絶縁層2上には、単結晶半導体層3a、3bが積層されている。ここで、単結晶半導体層3a、3bは不純物の極性または濃度が互いに異なるように構成することができる。例えば、単結晶半導体層3aの極性をN型に設定するとともに、単結晶半導体層3bの極性をP型に設定することができる。そして、単結晶半導体層3a、3b上には、メサ分離された単結晶半導体層5a、5bが絶縁層4を介してそれぞれ積層されている。なお、半導体基板1および単結晶半導体層3a、3b、5a、5bの材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどを用いることができる。また、単結晶半導体層3a、3b、5a、5bの代わりに、多結晶半導体層またはアモルファス半導体層を用いるようにしてもよい。そして、メサ分離された単結晶半導体層5a、5b間には素子分離絶縁層6が埋め込まれている。
【0027】
そして、単結晶半導体層5a、5b上には、素子分離絶縁層6にまたがるように配置されたゲート電極8がゲート絶縁膜7a、7bをそれぞれ介して形成されている。なお、ゲート電極8の材質としては、例えば、多結晶シリコンやNi,Co,Pt,Tiのシリサイドの他、Ti,TiN,Ta,TaN,W,AlやCuなどの金属を用いるようにしてもよい。ここで、単結晶半導体層5a上のゲート電極8には不純物導入層8aが形成されるとともに、単結晶半導体層5b上のゲート電極8には不純物導入層8bが形成され、不純物導入層8a、8bは互いに不純物の極性または濃度が異なるように設定することができる。例えば、不純物導入層8aの極性をP型に設定するとともに、不純物導入層8bの極性をN型に設定することができる。そして、単結晶半導体層5aには、ゲート電極8を挟み込むように配置されたP型ソース層9aおよびP型ドレイン層10aが形成され、単結晶半導体層5bには、ゲート電極8を挟み込むように配置されたN型ソース層9bおよびN型ドレイン層10bが形成されている。そして、ゲート電極8上には、ゲート電極8、素子分離絶縁層6および絶縁層4を貫通して単結晶半導体層3a、3bに共通に接続された埋め込み電極11が形成されている。ここで、単結晶半導体層3aは、単結晶半導体層5a下に自己整合的に配置することができ、単結晶半導体層3bは、単結晶半導体層5b下に自己整合的に配置することができる。そして、単結晶半導体層3a、3bは、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタ下にそれぞれ配置されたフィールドプレート電極として機能させることができる。
【0028】
これにより、ゲート電極8やソース/ドレインコンタクトなどの配置の制約を受けることなく、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタのアクティブ領域の電位を1枚のフィールドプレート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。また、Pチャンネル電界効果型トランジスタ下とNチャンネル電界効果型トランジスタ下とでフィールドプレート電極の極性を自由に選択することにより、単結晶半導体層5a、5bのボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、P,N各々のしきい値を1V程度変化させることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
【0029】
また、素子分離絶縁層6を介してフィールドプレート電極上の1箇所でゲート電極8と接続をとることで、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタの双方のチャネル領域の裏側がゲート電極8と同電位となるように制御することができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【0030】
なお、絶縁層4は、ゲート絶縁膜7a、7bと膜厚または比誘電率が互いに異なるように設定することが好ましい。例えば、絶縁層4はゲート絶縁膜7a、7bよりも膜厚を大きくするとともに、比誘電率を小さくすることができる。これにより、単結晶半導体層3aとの間で形成されるP型ソース層9a、P型ドレイン層10aの寄生容量を減らすことが可能となるとともに、単結晶半導体層3bとの間で形成されるN型ソース層9b、N型ドレイン層10bの寄生容量を減らすことが可能となり、電界効果型トランジスタのオン電流を増大させることができる。
【0031】
また、図1の実施形態では、単結晶半導体層3a、3bとゲート電極8とを接続する方法について説明したが、単結晶半導体層3a、3bとソース層9a、9bとをそれぞれ接続するようにしてもよく、ゲート電極8およびソース層9a、9bと単結晶半導体層3a、3bとの電位を独立に制御できるようにしてもよい。
また、上述した実施形態では、Pチャンネル電界効果型トランジスタとN極性を持つフィールドプレート電極を組み合わせるとともに、Nチャンネル電界効果型トランジスタとP極性を持つフィールドプレート電極を組み合わせる方法について説明したが、Pチャンネル電界効果型トランジスタとP極性を持つフィールドプレート電極を組み合わせるとともに、Nチャンネル電界効果型トランジスタとN極性を持つフィールドプレート電極を組み合わせるようにしてもよいし、Pチャンネル電界効果型トランジスタとP極性を持つフィールドプレート電極を組み合わせるとともに、Nチャンネル電界効果型トランジスタとP極性を持つフィールドプレート電極を組み合わせるようにしてもよいし、Pチャンネル電界効果型トランジスタとN極性を持つフィールドプレート電極を組み合わせるとともに、Nチャンネル電界効果型トランジスタとN極性を持つフィールドプレート電極を組み合わせるようにしてもよい。
【0032】
図2(a)〜図16(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図2(b)〜図16(b)は、図2(a)〜図16(a)のA1−A1´〜A15−A15´線でそれぞれ切断した断面図、図2(c)〜図16(c)は、図2(a)〜図16(a)のB1−B1´〜B15−B15´線でそれぞれ切断した断面図である。
図2において、半導体基板31上には、単結晶半導体層51、33、52、35がエピタキシャル成長にて順次積層されている。なお、単結晶半導体層51、52は、半導体基板31および単結晶半導体層33、35よりもエッチングレートが大きな材質を用いることができ、半導体基板31、半導体層33、35、51、52の材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどの中から適宜選択することができる。特に、半導体基板31がSiの場合、単結晶半導体層51、52としてSiGe、単結晶半導体層33、35としてSiを用いることが好ましい。これにより、単結晶半導体層51、52と単結晶半導体層33、35との間の格子整合をとることを可能としつつ、単結晶半導体層51、52と単結晶半導体層33、35との間の選択比を確保することができる。また、単結晶半導体層51、33、52、35の代わりに、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、単結晶半導体層51、52の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、単結晶半導体層51、33、52、35の膜厚は、例えば、1〜100nm程度とすることができる。
【0033】
そして、単結晶半導体層35の熱酸化、あるいは、CVD処理により単結晶半導体層35の表面に下地酸化膜53を形成する。そして、CVDなどの方法により、下地酸化膜53上の全面に酸化防止膜54を形成する。なお、酸化防止膜54としては、例えば、シリコン窒化膜を用いることができる。
次に、図3に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜54、下地酸化膜53、単結晶半導体層35、52、33、51をパターニングすることにより、半導体基板31を露出させる溝36を所定の方向に沿って形成する。なお、半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。また、溝36の配置位置は、単結晶半導体層33の素子分離領域の一部に対応させることができる。
【0034】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜54、下地酸化膜53、単結晶半導体層35、52をパターニングすることにより、溝36と重なるように配置された溝36よりも幅が広く単結晶半導体層33の表面を露出させる溝37を形成するとともに、単結晶半導体層33の表面を露出させる溝60を単結晶半導体層35の内側に形成する。ここで、溝37、60の配置位置は、半導体層35の素子分離領域に対応させることができる。
【0035】
なお、単結晶半導体層33の表面を露出させる代わりに、単結晶半導体層52の表面でエッチングを止めるようにしてもよいし、単結晶半導体層52をオーバーエッチングして単結晶半導体層52の途中までエッチングするようにしてもよい。ここで、単結晶半導体層52のエッチングを途中で止めることにより、溝37、60内の単結晶半導体層33の表面が露出されることを防止することができる。このため、単結晶半導体層51、52をエッチング除去する際に、溝37、60内の単結晶半導体層33がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝37、60内の単結晶半導体層33のオーバーエッチングを抑制することができる。
【0036】
次に、図4に示すように、CVDなどの方法により、溝36、37、60内に埋め込まれ、単結晶半導体層33、35を半導体基板31上で支持する支持体56を半導体基板31上の全面に形成する。なお、支持体56の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。
次に、図5に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜54、下地酸化膜53、単結晶半導体層35、52、33、51をパターニングすることにより、半導体基板31を露出させる溝38を溝36と直交する方向に沿って形成する。ここで、溝38は、単結晶半導体層35が溝60によって単結晶半導体層35a、35bに分断されるように配置することができる。なお、半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。また、溝38の配置位置は、単結晶半導体層33、35の素子分離領域に対応させることができる。
【0037】
次に、図6に示すように、溝38を介してエッチングガスまたはエッチング液を単結晶半導体層51、52に接触させることにより、単結晶半導体層51、52をエッチング除去し、半導体基板31と単結晶半導体層33との間に空洞部57aを形成するとともに、単結晶半導体層33、35間に空洞部57bを形成する。
ここで、溝36、37内に支持体56を設けることにより、単結晶半導体層51、52が除去された場合においても、単結晶半導体層33、35を半導体基板31上で支持することが可能となるとともに、溝36、37とは別に溝38を設けることにより、単結晶半導体層33、35下にそれぞれ配置された単結晶半導体層51、52にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層33、35の結晶品質を損なうことなく、単結晶半導体層33、35と半導体基板31との間の絶縁を図ることが可能となる。
【0038】
なお、半導体基板31、単結晶半導体層33、35がSi、単結晶半導体層51、52がSiGeの場合、単結晶半導体層51、52のエッチング液としてフッ硝酸を用いることが好ましい。これにより、SiとSiGeの選択比として1:100〜1000程度を得ることができ、半導体基板31および単結晶半導体層33、35のオーバーエッチングを抑制しつつ、単結晶半導体層51、52を除去することが可能となる。また、単結晶半導体層51、52のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。空洞部57a,57bは最小膜厚で、1nm強の空洞形成が可能である。
【0039】
また、単結晶半導体層51、52をエッチング除去する前に、陽極酸化などの方法により単結晶半導体層51、52を多孔質化するようにしてもよいし、単結晶半導体層51、52にイオン注入を行うことにより、単結晶半導体層51、52をアモルファス化するようにしてもよい。これにより、単結晶半導体層51、52のエッチングレートを増大させることが可能となり、単結晶半導体層33、35のオーバーエッチングを抑制しつつ、単結晶半導体層51、52のエッチング面積を拡大することができる。
【0040】
次に、図7に示すように、半導体基板31および単結晶半導体層33、35の熱酸化を行うことにより、半導体基板31と単結晶半導体層33との間の空洞部57aに埋め込み絶縁層32を形成するとともに、単結晶半導体層33、35間の空洞部57bに埋め込み絶縁層34を形成する。なお、半導体基板31および単結晶半導体層33、35の熱酸化にて埋め込み絶縁層32、34を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、半導体基板31および単結晶半導体層33、35の熱酸化にて埋め込み絶縁層32、34を形成する場合、溝38内の半導体基板31および単結晶半導体層33、35が酸化され、溝38内の側壁に酸化膜39が形成される。
【0041】
これにより、エピタキシャル成長時の単結晶半導体層33、35の膜厚および単結晶半導体層33、35の熱酸化時に形成された埋め込み絶縁層32、34の膜厚により、素子分離後の単結晶半導体層33、35の膜厚をそれぞれ規定することができる。このため、単結晶半導体層33、35の膜厚を精度よく制御することができ、単結晶半導体層33、35の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層33、35を薄膜化することができる。また、単結晶半導体層35上に酸化防止膜54を設けることで、単結晶半導体層35の表面が熱酸化されることを防止しつつ、単結晶半導体層35の裏面側に埋め込み絶縁層34を形成することが可能となる。
【0042】
なお、空洞部57a、57bに埋め込み絶縁層32、34をそれぞれ形成した後、1000℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層32、34をリフローさせることが可能となり、埋め込み絶縁層32、34のストレスを緩和させることが可能となるとともに、単結晶半導体層33、35との境界における界面準位を減らすことができる。また、埋め込み絶縁層32、34は空洞部57a、57bを全て埋めるように形成しても良いし、空洞部57a、57bが一部残るように形成しても良い。
また、空洞部57a,57bは、ALD処理により、Al,Zr,Hf酸化物などのHigh−K膜を形成しても良い。この場合には、単結晶半導体層33,35の酸化による膜減りは無い。半導体層熱酸化による埋め込み絶縁膜の最小膜厚は2nm程度、ALDによるHigh−K埋め込み絶縁膜の最小膜厚は1nm程度である。
【0043】
また、図7の方法では、ALD処理や、半導体基板31および単結晶半導体層33、35の熱酸化を行うことにより、半導体基板31と単結晶半導体層33、35との間の空洞部57a、57bに埋め込み絶縁層32、34を形成する方法について説明したが、CVD法やSOG法にて半導体基板31と単結晶半導体層33、35との間の空洞部57a、57bに絶縁膜を成膜させることにより、半導体基板31と単結晶半導体層33、35との間の空洞部57a、57bを埋め込み絶縁層32、34で埋め込むようにしてもよい。これにより、単結晶半導体層33、35の膜減りを防止しつつ、半導体基板31と単結晶半導体層33、35との間の空洞部39を酸化膜以外の材料で埋め込むことが可能となる。このため、半導体基板31と単結晶半導体層33、35との間に配置される埋め込み絶縁層32、34の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、単結晶半導体層33、35の寄生容量を低減させることができる。
【0044】
なお、埋め込み絶縁層32、34の材質としては、例えば、シリコン酸化膜の他、FSG(フッ化シリケードグラス)膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層32、34として、SOG(Spin On Glass)膜の他、PSG膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜などの有機lowk膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【0045】
次に、図8に示すように、CVDなどの方法により、溝38内が埋め込まれるようにして、支持体56上に埋め込み絶縁体45を堆積する。なお、埋め込み絶縁体45としては、例えば、SiO2またはSi3N4などを用いることができる。また、単結晶半導体層33,35間の絶縁膜34を薄くして、半導体基板31と単結晶半導体層33間の絶縁膜32を厚く設定しても良い。例えば、単結晶半導体層51,33,52,35を、各々50nm,100nm,5nm,10nmに設定し、ALD法やCVD法により絶縁膜32,34を形成すれば、絶縁層32の膜厚を50nm,34の膜厚を5nmにすることができる。
【0046】
次に、図9に示すように、CMP(化学的機械的研磨)などの方法を用いて埋め込み絶縁体45および支持体56を薄膜化するとともに、酸化防止膜54および下地酸化膜53を除去することにより、単結晶半導体層35の表面を露出させる。
次に、図10に示すように、フォトリソグラフィー技術を用いることにより、溝60にて分断された単結晶半導体層35a下の単結晶半導体層33上が露出されるとともに、溝60にて分断された単結晶半導体層35b下の単結晶半導体層33上が覆われるように配置されたレジストパターンR1を形成する。そして、レジストパターンR1をマスクとして適切な加速エネルギーを選択して不純物のイオン注入IP1を単結晶半導体層33に行うことにより、単結晶半導体層33に不純物導入層36aを形成する。
【0047】
次に、図11に示すように、レジストパターンR1を除去した後、フォトリソグラフィー技術を用いることにより、溝60にて分断された単結晶半導体層35b下の単結晶半導体層33上が露出されるとともに、溝60にて分断された単結晶半導体層35a下の単結晶半導体層33上が覆われるように配置されたレジストパターンR2を形成する。そして、レジストパターンR2をマスクとして適切な加速エネルギーを選択して不純物のイオン注入IP2を単結晶半導体層33に行うことにより、単結晶半導体層33に不純物導入層36bを形成する。
【0048】
なお、不純物導入層36a、36bは、極性または濃度が互いに異なるように設定することができ、例えば、不純物導入層36aがN極性、不純物導入層36bがP極性を持つように設定することができる。
次に、図12に示すように、単結晶半導体層35の表面の熱酸化を行うことにより、単結晶半導体層35a、35bの表面にゲート絶縁膜61を形成する。この時、ALD方やCVD法、あるいは、熱窒化法を用いて、Al2O3,などのHigh−K膜を形成しても良い。絶縁膜32,34,61は、各々、膜厚、誘電率を独立かつ任意に設定できる。電界効果型トランジスタの閾値制御性やS値の向上、同時に、ソース・ドレイン・フィールドプレート電極の寄生容量低減など、目的に応じて、最適な設定を行うことができる。そして、CVDなどの方法により、ゲート絶縁膜61が形成された単結晶半導体層35a、35b上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、支持体56にまたがるようにして単結晶半導体層35a、35bに共通に配置されたゲート電極62を形成する。ゲート電極62は、Ni,Pt,Co,Tiなどのシリサイド、あるいは、Ti,TiN,Ta,TaN,Wなどのメタルでも良い。
【0049】
次に、図13に示すように、フォトリソグラフィー技術を用いることにより、溝60にて分断された単結晶半導体層35a上のゲート電極62が露出されるとともに、溝60にて分断された単結晶半導体層35b上のゲート電極62が覆われるように配置されたレジストパターンR3を形成する。そして、レジストパターンR3およびゲート電極62をマスクとして、B、BF2などの不純物のイオン注入IP3をゲート電極62および単結晶半導体層35a内に行うことにより、ゲート電極62にP型不純物導入層62aを形成するとともに、ゲート電極62を挟み込むように配置されたP型ソース/ドレイン層63a、63bを単結晶半導体層35aに形成する。
【0050】
次に、図14に示すように、フォトリソグラフィー技術を用いることにより、溝60にて分断された単結晶半導体層35b上のゲート電極62が露出されるとともに、溝60にて分断された単結晶半導体層35a上のゲート電極62が覆われるように配置されたレジストパターンR4を形成する。そして、レジストパターンR4およびゲート電極62をマスクとして、As、Pなどの不純物のイオン注入IP4をゲート電極62および単結晶半導体層35b内に行うことにより、ゲート電極62にN型不純物導入層62bを形成するとともに、ゲート電極62を挟み込むように配置されたN型ソース/ドレイン層64a、64bを単結晶半導体層35bに形成する。
【0051】
次に、図15に示すように、CVDなどの方法により、ゲート電極62上に絶縁層63を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層63、ゲート電極62、ゲート絶縁膜61および支持体56をパターニングすることにより、絶縁層63、ゲート電極62、ゲート絶縁膜61および支持体56を貫通して単結晶半導体層33を露出させる開口部64を形成する。ここで、単結晶半導体層33を露出させる場合、単結晶半導体層33に形成された不純物導入層36a、36bの双方が露出されるようにすることができる。また、開口部64は、ゲート電極62に形成されたP型不純物導入層62aおよびN型不純物導入層62bの双方にかかるように配置することができる。
【0052】
次に、図16に示すように、CVDなどの方法により、開口部64が埋め込まれるように成膜された導電膜を絶縁層63上に形成する。なお、導電膜としては、例えば、Ti、TiN、W、Al、Cu,Agなどの金属を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電膜をパターニングすることにより、ゲート電極62と単結晶半導体層33とを接続する埋め込み電極65を形成する。
【0053】
これにより、SOI基板を用いることなく、ゲート電極62を共有するPチャネルSOIトランジスタおよびNチャネルSOIトランジスタを単結晶半導体層35に形成することが可能となるとともに、単結晶半導体層33をフィールドプレート電極として機能させることが可能となり、SOIトランジスタが形成された単結晶半導体層35の裏面にフィールドプレート電極を配置することが可能となる。また、溝36、37、60に埋め込まれた支持体56を形成することにより、単結晶半導体層33、35下に空洞部57a、57bが形成された場合においても、単結晶半導体層33、35を半導体基板31上で支持することが可能となるとともに、単結晶半導体層35を素子分離するSTI(shallow Trench Isolation)構造を形成することが可能となる。
【0054】
このため、ゲート電極62やソース/ドレインコンタクトなどの配置の制約を受けることなく、チャネル領域の深い部分のポテンシャルの支配力を向上させることが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、フィールドプレート電極上に配置されたPチャネルSOIトランジスタおよびNチャネルSOIトランジスタを素子分離することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタのオフ時のリーク電流を減少させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【0055】
また、電界効果型トランジスタが形成された単結晶半導体層35とフィールドプレート電極として機能する単結晶半導体層33とで不純物の極性または濃度が異なるように設定することにより、単結晶半導体層35のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値を1V程度変化させることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、単結晶半導体層35の不純物濃度を低くすることが可能となることから、単結晶半導体層35を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【図面の簡単な説明】
【0056】
【図1】本発明の第1実施形態に係る半導体装置の概略構成を示す斜視図。
【図2】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図3】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図4】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図5】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図6】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図7】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図8】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図9】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図10】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図11】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図12】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図13】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図14】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図15】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図16】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【符号の説明】
【0057】
1、31 半導体基板、2、4、32、34、41 絶縁層、3a、3b、5a、5b、33、35、35a、35b、51、52 単結晶半導体層、6、16 素子分離絶縁層、7a、7b、61 ゲート絶縁膜、8、62 ゲート電極、8a、8b、36a、36b、62a、62b 不純物導入層、9a、9b ソース層、10a、10b ドレイン層、11、65 埋め込み電極、63a、63b、64a、64b ソース/ドレイン層、44b、48 コンタクト層、36、37、38、60 溝、39 酸化膜、45 埋め込み絶縁体、64 開口部、53 下地酸化膜、54 酸化防止膜、56 支持体、57a、57b 空洞部、R1〜R4 レジストパターン
【技術分野】
【0001】
本発明は半導体装置および半導体装置の製造方法に関し、特に、絶縁体上に配置された電界効果型トランジスタ下に不純物の極性や濃度の異なるフィールドプレート電極を形成する方法に適用して好適なものである。
【背景技術】
【0002】
従来の半導体装置では、例えば、特許文献1、2に開示されているように、電界効果型トランジスタの高耐圧化を図るために、電界効果型トランジスタを覆う絶縁膜上にフィールドプレート電極を形成し、ゲートまたはソースにフィールドプレート電極を接続する方法がある。また、高いしきい値を持つSOIトランジスタではボディ濃度が高くなり、急峻なサブスレショルドを得るために、チャネル領域のSOI層を数十nm以下に設定することが行われている。
【特許文献1】特開平9−45909号公報
【特許文献2】特開平9−205211号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、従来のフィールドプレート電極構造では、電界効果型トランジスタを覆う絶縁膜上にフィールドプレート電極が形成される。このため、ゲート電極やソース/ドレインコンタクトを避けるようにフィールドプレート電極を配置する必要があり、ゲート端やフィールドプレート電極端での電界集中による耐圧低下の問題があった。
また、SOIトランジスタでは、SOIのSi薄膜の表面からドレイン電位が与えられると、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に高電圧がかかる。このため、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に局所的に強い電界が発生し、SOIトランジスタの高耐圧化の妨げになるという問題があった。
【0004】
また、フィールドプレート電極をゲートまたはソースに接続するために、電界効果型トランジスタごとにフィールドプレート電極を分離すると、フィールドプレート電極と接続するためのコンタクトを電界効果型トランジスタごとに設ける必要があり、チップサイズの増大を招くという問題があった。
さらに、半導体集積回路の微細化に伴ってチャネル長が短くなると、サブスレショルド領域のドレイン電流の立ち上がり特性(S値)が劣化する。このため、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するだけでなく、トランジスタの破壊要因にもなるという問題があった。
【0005】
また、SOIトランジスタのしきい値制御を行うために、SOI層のボディ濃度を高くすると、電界効果型トランジスタの移動度の劣化を招き、オン電流が低下するという問題があった。また、急峻なサブスレショルドを得るために、SOIトランジスタのチャネル領域のSOI層を数十nm以下に設定すると、トランジスタ特性のバラツキが増大し、製造歩留まりが低下するという問題があった。
【0006】
そこで、本発明の目的は、サブスレッショルド領域のドレイン電流の立ち上がり特性(S値)と、しきい値制御性を向上させつつ、絶縁体上に配置された電界効果型トランジスタ下にフィールドプレート電極を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0007】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、表面側にゲート電極を有する電界効果型トランジスタが形成された半導体層と、前記半導体層の裏面側に第1絶縁層を介して形成され、不純物の極性または濃度が前記電界効果型トランジスタのゲート電極と異なるフィールドプレート電極とを備えることを特徴とする。
これにより、ゲート電極やソース/ドレインコンタクトなどの配置の制約を受けることなく、電界効果型トランジスタのアクティブ領域の電位をフィールドプレート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【0008】
また、電界効果型トランジスタの表面側に形成されたゲート電極と電界効果型トランジスタ下に配置されたフィールドプレート電極とで不純物の極性または濃度が異なるように設定することにより、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を1V程度変化させることができる。閾値電圧の高低にかかわらず、半導体層のドーパント濃度は低いため、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、第1半導体層の不純物濃度を低くすることが可能となることから、第1半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【0009】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのゲート絶縁膜と前記第1絶縁層とは膜厚または比誘電率が互いに異なることを特徴とする。
これにより、電界効果型トランジスタ下にフィールドプレート電極を配置することを可能としつつ、フィールドプレート電極とチャネル領域との間の結合容量を増大させたり、フィールドプレート電極とソース/ドレイン層との間の寄生容量を低減させたりすることができる。このため、ゲート電極やソース/ドレインコンタクトなどの配置の制約を受けることなく、フィールドプレート電極を配置することが可能となるとともに、フィールドプレート電極によるしきい値制御性を向上させ、動作時や待機時の消費電力を低減させたり、SOIトランジスタの高速化を実現したりすることができる。また、前記第1絶縁層を、膜厚を2nmから10nmの薄いシリコン酸化膜やシリコン窒化膜、あるいは、AL,Zr,Hrなどの酸化膜からなるHigh−K絶縁膜で形成すれば、フィールドプレート電極による閾値の制御性が向上し、かつ、良好なS値を獲ることができる。
【0010】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのゲート電極と前記フィールドプレート電極とを接続する配線層をさらに備えることを特徴とする。
これにより、電界効果型トランジスタのチャネル領域の裏側がゲート電極と同電位となるように制御することができ、チャネル領域ポテンシャルの支配力を向上させることができる。このため、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、オフ時のリーク電流を減少させることを可能としつつ、特性バラツキを低減させることが可能となる。
オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【0011】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのソース層と前記フィールドプレート電極とを接続する配線層をさらに備えることを特徴とする。
これにより、フィールドプレート電極の電位を安定化させることが可能となるとともに、電界効果型トランジスタの耐圧を向上させることが可能となり、電界効果型トランジスタの高耐圧化を図ることができる。
【0012】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのゲート電極およびソース層と独立して前記フィールドプレート電極に接続された配線層をさらに備えることを特徴とする。
これにより、フィールドプレート電極に電圧を印加することで、電界効果型トランジスタのしきい値をダイナミックに制御することが可能となり、電界効果型トランジスタの動作中にしきい値を変化させることができる。
【0013】
また、本発明の一態様に係る半導体装置によれば、前記半導体層および前記フィールドプレート電極は単結晶半導体であることを特徴とする。
これにより、半導体層を積層させることで、電界効果型トランジスタ下にフィールドプレート電極を配置することができ、フィールドプレート電極を安定して形成することができる。
【0014】
また、本発明の一態様に係る半導体装置によれば、前記フィールドプレート電極はN極性またはP極性を持ち、前記電界効果型トランジスタのゲート電極はN極性またはP極性を持つかあるいはメタルゲートであることを特徴とする。
これにより、フィールドプレート電極およびゲート電極の不純物の極性または濃度を組み合わせることにより、チャネルの不純物濃度を低く保ちつつ、電界効果型トランジスタのしきい値を調整することができる。このため、閾値の高低にかかわらず電界効果型トランジスタの移動度を向上させ、オン電流を増大させることが可能となるとともに、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となる。
【0015】
また本発明の一態様に係わる半導体装置によれば、半導体基板と、前記半導体基板と前記フィールドプレート電極との間に形成された第2絶縁層とをさらに有し、前記第2絶縁層は、前記ゲート絶縁膜と前記第1絶縁層とに比べて、比誘電率が小さい、あるいは、膜厚が大きいことを特徴とする。
これにより、フィールドプレート電極と半導体基板間の第2絶縁膜を、トランジスタが形成される半導体層裏面の第1絶縁膜より厚くしたり、誘電率を低くしたりして、フィールドプレート電極と半導体基板間の寄生容量を減らすことができる。
【0016】
また、本発明の一態様に係る半導体装置によれば、ゲート電極を共有するようにしてPチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタが形成された半導体層と、前記半導体層の裏面側に絶縁層を介して共通に配置され、前記Pチャンネル電界効果型トランジスタ下と前記Nチャンネル電界効果型トランジスタ下とで極性の異なるように構成されたフィールドプレート電極とを備えることを特徴とする。
【0017】
これにより、ゲート電極やソース/ドレインコンタクトなどの配置の制約を受けることなく、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタのアクティブ領域の電位を1枚のフィールドプレート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。また、Pチャンネル電界効果型トランジスタ下とNチャンネル電界効果型トランジスタ下とでフィールドプレート電極の極性を異ならせることにより、両チャネルの半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、P,N各々しきい値を1V程度変化させることができ、両チャネルの電界効果型トランジスタにおいて、移動度を向上させ、オン電流を増大させることができる。
【0018】
また、本発明の一態様に係る半導体装置によれば、絶縁層上で互いにメサ分離された半導体層と、前記メサ分離された半導体層間に埋め込まれた素子分離絶縁層と、前記素子分離絶縁層にまたがるように配置されたゲート電極を共有するようにして前記半導体層にそれぞれ形成されたPチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタと、前記半導体層の裏面側に絶縁層を介して共通に配置され、前記Pチャンネル電界効果型トランジスタ下と前記Nチャンネル電界効果型トランジスタ下とで極性の異なるように構成されたフィールドプレート電極と、前記ゲート電極、前記素子分離絶縁層および絶縁層を貫通して前記フィールドプレート電極に接続された埋め込み電極とを備えることを特徴とする。
【0019】
これにより、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタを絶縁層上で素子分離することが可能となるとともに、素子分離絶縁層を介してフィールドプレート電極上の1箇所でゲート電極と接続をとることで、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタの双方のチャネル領域の裏側がゲート電極と同電位となるように制御することができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【0020】
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層よりもエッチングレートが小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる溝を形成する工程と、前記溝に埋め込まれ、前記半導体基板上で前記第2半導体層を支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、上から2層目の第2半導体層に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層に不純物導入層を形成する工程と、最上層の第2半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側方に配置されたソース/ドレイン層を最上層の第2半導体層に形成する工程とを備えることを特徴とする。
【0021】
これにより、SOI基板を用いることなく、上から2層目の第2半導体層をフィールドプレート電極として機能させることが可能となるとともに、SOIトランジスタを最上層の第2半導体層に形成することができ、SOIトランジスタが形成された第2半導体層の裏面にフィールドプレート電極を配置することが可能となる。また、第1半導体層上に第2半導体層が積層された場合においても、露出部を介してエッチングガスまたはエッチング液を第1半導体層に接触させることが可能となり、第2半導体層を残したまま、第1および第2半導体層間の選択比の違いを利用して第1半導体層を除去することが可能となるとともに、第2半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。第1半導体層膜厚が1nm以上の厚みを持つ場合、選択的に第1半導体層を除去できる。また、1nmより厚い空洞部内は、熱酸化処理あるいはALD処理により埋め込み絶縁層を形成できる。また、第1溝および第2溝に埋め込まれた支持体を形成することにより、第2半導体層下に空洞部が形成された場合においても、第2半導体層を半導体基板上に支持することが可能となる。さらに、上から2層目の第2半導体層に不純物のイオン注入を選択的に行うことにより、電界効果型トランジスタが形成された最上層の第2半導体層と、電界効果型トランジスタ下に配置されたフィールドプレート電極とで不純物の極性または濃度が異なるように設定することができ、第2半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値を1V程度変化させることができる。
【0022】
このため、第2半導体層の欠陥の発生を低減させつつ、第2半導体層を埋め込み絶縁層上に配置することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタのオフ時のリーク電流を減少させることが可能となるとともに、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層よりもエッチングレートが小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成するとともに、上層の第1半導体層および上層の第2半導体層を貫通して下層の第2半導体層を露出させる第2溝を形成する工程と、前記第1溝および前記第2溝に埋め込まれ、前記半導体基板上で前記第2半導体層を支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第2溝にて分離された上から2層目の第2半導体層の第1の領域に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層の第1の領域に第1不純物導入層を形成する工程と、前記第2溝にて分離された上から2層目の第2半導体層の第2の領域に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層の第2の領域に第2不純物導入層を形成する工程と、前記第2溝にて分離された前記第2半導体層の第1および第2の領域の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第2半導体層の第1および第2の領域にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【0023】
これにより、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタのアクティブ領域の電位を1枚のフィールドプレート電極にて制御することが可能となるとともに、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタを分離するSTI(shallow Trench Isolation)構造を形成することが可能となる。
【0024】
また、上から2層目の第2半導体層に不純物のイオン注入を選択的に行うことにより、電界効果型トランジスタが形成された最上層の第2半導体層と、電界効果型トランジスタ下に配置されたフィールドプレート電極とで不純物の極性または濃度が異なるように設定することができ、第2半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を1V程度変化させることができる。
【0025】
このため、第2半導体層の欠陥の発生を低減させつつ、第2半導体層を埋め込み絶縁層上に配置することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、フィールドプレート電極上に配置された第2半導体層を素子分離することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタのオフ時のリーク電流を減少させることが可能となるとともに、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
【発明を実施するための最良の形態】
【0026】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す斜視図である。
図1において、半導体基板1上には絶縁層2が形成され、絶縁層2上には、単結晶半導体層3a、3bが積層されている。ここで、単結晶半導体層3a、3bは不純物の極性または濃度が互いに異なるように構成することができる。例えば、単結晶半導体層3aの極性をN型に設定するとともに、単結晶半導体層3bの極性をP型に設定することができる。そして、単結晶半導体層3a、3b上には、メサ分離された単結晶半導体層5a、5bが絶縁層4を介してそれぞれ積層されている。なお、半導体基板1および単結晶半導体層3a、3b、5a、5bの材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどを用いることができる。また、単結晶半導体層3a、3b、5a、5bの代わりに、多結晶半導体層またはアモルファス半導体層を用いるようにしてもよい。そして、メサ分離された単結晶半導体層5a、5b間には素子分離絶縁層6が埋め込まれている。
【0027】
そして、単結晶半導体層5a、5b上には、素子分離絶縁層6にまたがるように配置されたゲート電極8がゲート絶縁膜7a、7bをそれぞれ介して形成されている。なお、ゲート電極8の材質としては、例えば、多結晶シリコンやNi,Co,Pt,Tiのシリサイドの他、Ti,TiN,Ta,TaN,W,AlやCuなどの金属を用いるようにしてもよい。ここで、単結晶半導体層5a上のゲート電極8には不純物導入層8aが形成されるとともに、単結晶半導体層5b上のゲート電極8には不純物導入層8bが形成され、不純物導入層8a、8bは互いに不純物の極性または濃度が異なるように設定することができる。例えば、不純物導入層8aの極性をP型に設定するとともに、不純物導入層8bの極性をN型に設定することができる。そして、単結晶半導体層5aには、ゲート電極8を挟み込むように配置されたP型ソース層9aおよびP型ドレイン層10aが形成され、単結晶半導体層5bには、ゲート電極8を挟み込むように配置されたN型ソース層9bおよびN型ドレイン層10bが形成されている。そして、ゲート電極8上には、ゲート電極8、素子分離絶縁層6および絶縁層4を貫通して単結晶半導体層3a、3bに共通に接続された埋め込み電極11が形成されている。ここで、単結晶半導体層3aは、単結晶半導体層5a下に自己整合的に配置することができ、単結晶半導体層3bは、単結晶半導体層5b下に自己整合的に配置することができる。そして、単結晶半導体層3a、3bは、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタ下にそれぞれ配置されたフィールドプレート電極として機能させることができる。
【0028】
これにより、ゲート電極8やソース/ドレインコンタクトなどの配置の制約を受けることなく、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタのアクティブ領域の電位を1枚のフィールドプレート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。また、Pチャンネル電界効果型トランジスタ下とNチャンネル電界効果型トランジスタ下とでフィールドプレート電極の極性を自由に選択することにより、単結晶半導体層5a、5bのボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、P,N各々のしきい値を1V程度変化させることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
【0029】
また、素子分離絶縁層6を介してフィールドプレート電極上の1箇所でゲート電極8と接続をとることで、Pチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタの双方のチャネル領域の裏側がゲート電極8と同電位となるように制御することができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【0030】
なお、絶縁層4は、ゲート絶縁膜7a、7bと膜厚または比誘電率が互いに異なるように設定することが好ましい。例えば、絶縁層4はゲート絶縁膜7a、7bよりも膜厚を大きくするとともに、比誘電率を小さくすることができる。これにより、単結晶半導体層3aとの間で形成されるP型ソース層9a、P型ドレイン層10aの寄生容量を減らすことが可能となるとともに、単結晶半導体層3bとの間で形成されるN型ソース層9b、N型ドレイン層10bの寄生容量を減らすことが可能となり、電界効果型トランジスタのオン電流を増大させることができる。
【0031】
また、図1の実施形態では、単結晶半導体層3a、3bとゲート電極8とを接続する方法について説明したが、単結晶半導体層3a、3bとソース層9a、9bとをそれぞれ接続するようにしてもよく、ゲート電極8およびソース層9a、9bと単結晶半導体層3a、3bとの電位を独立に制御できるようにしてもよい。
また、上述した実施形態では、Pチャンネル電界効果型トランジスタとN極性を持つフィールドプレート電極を組み合わせるとともに、Nチャンネル電界効果型トランジスタとP極性を持つフィールドプレート電極を組み合わせる方法について説明したが、Pチャンネル電界効果型トランジスタとP極性を持つフィールドプレート電極を組み合わせるとともに、Nチャンネル電界効果型トランジスタとN極性を持つフィールドプレート電極を組み合わせるようにしてもよいし、Pチャンネル電界効果型トランジスタとP極性を持つフィールドプレート電極を組み合わせるとともに、Nチャンネル電界効果型トランジスタとP極性を持つフィールドプレート電極を組み合わせるようにしてもよいし、Pチャンネル電界効果型トランジスタとN極性を持つフィールドプレート電極を組み合わせるとともに、Nチャンネル電界効果型トランジスタとN極性を持つフィールドプレート電極を組み合わせるようにしてもよい。
【0032】
図2(a)〜図16(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図2(b)〜図16(b)は、図2(a)〜図16(a)のA1−A1´〜A15−A15´線でそれぞれ切断した断面図、図2(c)〜図16(c)は、図2(a)〜図16(a)のB1−B1´〜B15−B15´線でそれぞれ切断した断面図である。
図2において、半導体基板31上には、単結晶半導体層51、33、52、35がエピタキシャル成長にて順次積層されている。なお、単結晶半導体層51、52は、半導体基板31および単結晶半導体層33、35よりもエッチングレートが大きな材質を用いることができ、半導体基板31、半導体層33、35、51、52の材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどの中から適宜選択することができる。特に、半導体基板31がSiの場合、単結晶半導体層51、52としてSiGe、単結晶半導体層33、35としてSiを用いることが好ましい。これにより、単結晶半導体層51、52と単結晶半導体層33、35との間の格子整合をとることを可能としつつ、単結晶半導体層51、52と単結晶半導体層33、35との間の選択比を確保することができる。また、単結晶半導体層51、33、52、35の代わりに、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、単結晶半導体層51、52の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、単結晶半導体層51、33、52、35の膜厚は、例えば、1〜100nm程度とすることができる。
【0033】
そして、単結晶半導体層35の熱酸化、あるいは、CVD処理により単結晶半導体層35の表面に下地酸化膜53を形成する。そして、CVDなどの方法により、下地酸化膜53上の全面に酸化防止膜54を形成する。なお、酸化防止膜54としては、例えば、シリコン窒化膜を用いることができる。
次に、図3に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜54、下地酸化膜53、単結晶半導体層35、52、33、51をパターニングすることにより、半導体基板31を露出させる溝36を所定の方向に沿って形成する。なお、半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。また、溝36の配置位置は、単結晶半導体層33の素子分離領域の一部に対応させることができる。
【0034】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜54、下地酸化膜53、単結晶半導体層35、52をパターニングすることにより、溝36と重なるように配置された溝36よりも幅が広く単結晶半導体層33の表面を露出させる溝37を形成するとともに、単結晶半導体層33の表面を露出させる溝60を単結晶半導体層35の内側に形成する。ここで、溝37、60の配置位置は、半導体層35の素子分離領域に対応させることができる。
【0035】
なお、単結晶半導体層33の表面を露出させる代わりに、単結晶半導体層52の表面でエッチングを止めるようにしてもよいし、単結晶半導体層52をオーバーエッチングして単結晶半導体層52の途中までエッチングするようにしてもよい。ここで、単結晶半導体層52のエッチングを途中で止めることにより、溝37、60内の単結晶半導体層33の表面が露出されることを防止することができる。このため、単結晶半導体層51、52をエッチング除去する際に、溝37、60内の単結晶半導体層33がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝37、60内の単結晶半導体層33のオーバーエッチングを抑制することができる。
【0036】
次に、図4に示すように、CVDなどの方法により、溝36、37、60内に埋め込まれ、単結晶半導体層33、35を半導体基板31上で支持する支持体56を半導体基板31上の全面に形成する。なお、支持体56の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。
次に、図5に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜54、下地酸化膜53、単結晶半導体層35、52、33、51をパターニングすることにより、半導体基板31を露出させる溝38を溝36と直交する方向に沿って形成する。ここで、溝38は、単結晶半導体層35が溝60によって単結晶半導体層35a、35bに分断されるように配置することができる。なお、半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。また、溝38の配置位置は、単結晶半導体層33、35の素子分離領域に対応させることができる。
【0037】
次に、図6に示すように、溝38を介してエッチングガスまたはエッチング液を単結晶半導体層51、52に接触させることにより、単結晶半導体層51、52をエッチング除去し、半導体基板31と単結晶半導体層33との間に空洞部57aを形成するとともに、単結晶半導体層33、35間に空洞部57bを形成する。
ここで、溝36、37内に支持体56を設けることにより、単結晶半導体層51、52が除去された場合においても、単結晶半導体層33、35を半導体基板31上で支持することが可能となるとともに、溝36、37とは別に溝38を設けることにより、単結晶半導体層33、35下にそれぞれ配置された単結晶半導体層51、52にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層33、35の結晶品質を損なうことなく、単結晶半導体層33、35と半導体基板31との間の絶縁を図ることが可能となる。
【0038】
なお、半導体基板31、単結晶半導体層33、35がSi、単結晶半導体層51、52がSiGeの場合、単結晶半導体層51、52のエッチング液としてフッ硝酸を用いることが好ましい。これにより、SiとSiGeの選択比として1:100〜1000程度を得ることができ、半導体基板31および単結晶半導体層33、35のオーバーエッチングを抑制しつつ、単結晶半導体層51、52を除去することが可能となる。また、単結晶半導体層51、52のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。空洞部57a,57bは最小膜厚で、1nm強の空洞形成が可能である。
【0039】
また、単結晶半導体層51、52をエッチング除去する前に、陽極酸化などの方法により単結晶半導体層51、52を多孔質化するようにしてもよいし、単結晶半導体層51、52にイオン注入を行うことにより、単結晶半導体層51、52をアモルファス化するようにしてもよい。これにより、単結晶半導体層51、52のエッチングレートを増大させることが可能となり、単結晶半導体層33、35のオーバーエッチングを抑制しつつ、単結晶半導体層51、52のエッチング面積を拡大することができる。
【0040】
次に、図7に示すように、半導体基板31および単結晶半導体層33、35の熱酸化を行うことにより、半導体基板31と単結晶半導体層33との間の空洞部57aに埋め込み絶縁層32を形成するとともに、単結晶半導体層33、35間の空洞部57bに埋め込み絶縁層34を形成する。なお、半導体基板31および単結晶半導体層33、35の熱酸化にて埋め込み絶縁層32、34を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、半導体基板31および単結晶半導体層33、35の熱酸化にて埋め込み絶縁層32、34を形成する場合、溝38内の半導体基板31および単結晶半導体層33、35が酸化され、溝38内の側壁に酸化膜39が形成される。
【0041】
これにより、エピタキシャル成長時の単結晶半導体層33、35の膜厚および単結晶半導体層33、35の熱酸化時に形成された埋め込み絶縁層32、34の膜厚により、素子分離後の単結晶半導体層33、35の膜厚をそれぞれ規定することができる。このため、単結晶半導体層33、35の膜厚を精度よく制御することができ、単結晶半導体層33、35の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層33、35を薄膜化することができる。また、単結晶半導体層35上に酸化防止膜54を設けることで、単結晶半導体層35の表面が熱酸化されることを防止しつつ、単結晶半導体層35の裏面側に埋め込み絶縁層34を形成することが可能となる。
【0042】
なお、空洞部57a、57bに埋め込み絶縁層32、34をそれぞれ形成した後、1000℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層32、34をリフローさせることが可能となり、埋め込み絶縁層32、34のストレスを緩和させることが可能となるとともに、単結晶半導体層33、35との境界における界面準位を減らすことができる。また、埋め込み絶縁層32、34は空洞部57a、57bを全て埋めるように形成しても良いし、空洞部57a、57bが一部残るように形成しても良い。
また、空洞部57a,57bは、ALD処理により、Al,Zr,Hf酸化物などのHigh−K膜を形成しても良い。この場合には、単結晶半導体層33,35の酸化による膜減りは無い。半導体層熱酸化による埋め込み絶縁膜の最小膜厚は2nm程度、ALDによるHigh−K埋め込み絶縁膜の最小膜厚は1nm程度である。
【0043】
また、図7の方法では、ALD処理や、半導体基板31および単結晶半導体層33、35の熱酸化を行うことにより、半導体基板31と単結晶半導体層33、35との間の空洞部57a、57bに埋め込み絶縁層32、34を形成する方法について説明したが、CVD法やSOG法にて半導体基板31と単結晶半導体層33、35との間の空洞部57a、57bに絶縁膜を成膜させることにより、半導体基板31と単結晶半導体層33、35との間の空洞部57a、57bを埋め込み絶縁層32、34で埋め込むようにしてもよい。これにより、単結晶半導体層33、35の膜減りを防止しつつ、半導体基板31と単結晶半導体層33、35との間の空洞部39を酸化膜以外の材料で埋め込むことが可能となる。このため、半導体基板31と単結晶半導体層33、35との間に配置される埋め込み絶縁層32、34の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、単結晶半導体層33、35の寄生容量を低減させることができる。
【0044】
なお、埋め込み絶縁層32、34の材質としては、例えば、シリコン酸化膜の他、FSG(フッ化シリケードグラス)膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層32、34として、SOG(Spin On Glass)膜の他、PSG膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜などの有機lowk膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【0045】
次に、図8に示すように、CVDなどの方法により、溝38内が埋め込まれるようにして、支持体56上に埋め込み絶縁体45を堆積する。なお、埋め込み絶縁体45としては、例えば、SiO2またはSi3N4などを用いることができる。また、単結晶半導体層33,35間の絶縁膜34を薄くして、半導体基板31と単結晶半導体層33間の絶縁膜32を厚く設定しても良い。例えば、単結晶半導体層51,33,52,35を、各々50nm,100nm,5nm,10nmに設定し、ALD法やCVD法により絶縁膜32,34を形成すれば、絶縁層32の膜厚を50nm,34の膜厚を5nmにすることができる。
【0046】
次に、図9に示すように、CMP(化学的機械的研磨)などの方法を用いて埋め込み絶縁体45および支持体56を薄膜化するとともに、酸化防止膜54および下地酸化膜53を除去することにより、単結晶半導体層35の表面を露出させる。
次に、図10に示すように、フォトリソグラフィー技術を用いることにより、溝60にて分断された単結晶半導体層35a下の単結晶半導体層33上が露出されるとともに、溝60にて分断された単結晶半導体層35b下の単結晶半導体層33上が覆われるように配置されたレジストパターンR1を形成する。そして、レジストパターンR1をマスクとして適切な加速エネルギーを選択して不純物のイオン注入IP1を単結晶半導体層33に行うことにより、単結晶半導体層33に不純物導入層36aを形成する。
【0047】
次に、図11に示すように、レジストパターンR1を除去した後、フォトリソグラフィー技術を用いることにより、溝60にて分断された単結晶半導体層35b下の単結晶半導体層33上が露出されるとともに、溝60にて分断された単結晶半導体層35a下の単結晶半導体層33上が覆われるように配置されたレジストパターンR2を形成する。そして、レジストパターンR2をマスクとして適切な加速エネルギーを選択して不純物のイオン注入IP2を単結晶半導体層33に行うことにより、単結晶半導体層33に不純物導入層36bを形成する。
【0048】
なお、不純物導入層36a、36bは、極性または濃度が互いに異なるように設定することができ、例えば、不純物導入層36aがN極性、不純物導入層36bがP極性を持つように設定することができる。
次に、図12に示すように、単結晶半導体層35の表面の熱酸化を行うことにより、単結晶半導体層35a、35bの表面にゲート絶縁膜61を形成する。この時、ALD方やCVD法、あるいは、熱窒化法を用いて、Al2O3,などのHigh−K膜を形成しても良い。絶縁膜32,34,61は、各々、膜厚、誘電率を独立かつ任意に設定できる。電界効果型トランジスタの閾値制御性やS値の向上、同時に、ソース・ドレイン・フィールドプレート電極の寄生容量低減など、目的に応じて、最適な設定を行うことができる。そして、CVDなどの方法により、ゲート絶縁膜61が形成された単結晶半導体層35a、35b上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、支持体56にまたがるようにして単結晶半導体層35a、35bに共通に配置されたゲート電極62を形成する。ゲート電極62は、Ni,Pt,Co,Tiなどのシリサイド、あるいは、Ti,TiN,Ta,TaN,Wなどのメタルでも良い。
【0049】
次に、図13に示すように、フォトリソグラフィー技術を用いることにより、溝60にて分断された単結晶半導体層35a上のゲート電極62が露出されるとともに、溝60にて分断された単結晶半導体層35b上のゲート電極62が覆われるように配置されたレジストパターンR3を形成する。そして、レジストパターンR3およびゲート電極62をマスクとして、B、BF2などの不純物のイオン注入IP3をゲート電極62および単結晶半導体層35a内に行うことにより、ゲート電極62にP型不純物導入層62aを形成するとともに、ゲート電極62を挟み込むように配置されたP型ソース/ドレイン層63a、63bを単結晶半導体層35aに形成する。
【0050】
次に、図14に示すように、フォトリソグラフィー技術を用いることにより、溝60にて分断された単結晶半導体層35b上のゲート電極62が露出されるとともに、溝60にて分断された単結晶半導体層35a上のゲート電極62が覆われるように配置されたレジストパターンR4を形成する。そして、レジストパターンR4およびゲート電極62をマスクとして、As、Pなどの不純物のイオン注入IP4をゲート電極62および単結晶半導体層35b内に行うことにより、ゲート電極62にN型不純物導入層62bを形成するとともに、ゲート電極62を挟み込むように配置されたN型ソース/ドレイン層64a、64bを単結晶半導体層35bに形成する。
【0051】
次に、図15に示すように、CVDなどの方法により、ゲート電極62上に絶縁層63を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層63、ゲート電極62、ゲート絶縁膜61および支持体56をパターニングすることにより、絶縁層63、ゲート電極62、ゲート絶縁膜61および支持体56を貫通して単結晶半導体層33を露出させる開口部64を形成する。ここで、単結晶半導体層33を露出させる場合、単結晶半導体層33に形成された不純物導入層36a、36bの双方が露出されるようにすることができる。また、開口部64は、ゲート電極62に形成されたP型不純物導入層62aおよびN型不純物導入層62bの双方にかかるように配置することができる。
【0052】
次に、図16に示すように、CVDなどの方法により、開口部64が埋め込まれるように成膜された導電膜を絶縁層63上に形成する。なお、導電膜としては、例えば、Ti、TiN、W、Al、Cu,Agなどの金属を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電膜をパターニングすることにより、ゲート電極62と単結晶半導体層33とを接続する埋め込み電極65を形成する。
【0053】
これにより、SOI基板を用いることなく、ゲート電極62を共有するPチャネルSOIトランジスタおよびNチャネルSOIトランジスタを単結晶半導体層35に形成することが可能となるとともに、単結晶半導体層33をフィールドプレート電極として機能させることが可能となり、SOIトランジスタが形成された単結晶半導体層35の裏面にフィールドプレート電極を配置することが可能となる。また、溝36、37、60に埋め込まれた支持体56を形成することにより、単結晶半導体層33、35下に空洞部57a、57bが形成された場合においても、単結晶半導体層33、35を半導体基板31上で支持することが可能となるとともに、単結晶半導体層35を素子分離するSTI(shallow Trench Isolation)構造を形成することが可能となる。
【0054】
このため、ゲート電極62やソース/ドレインコンタクトなどの配置の制約を受けることなく、チャネル領域の深い部分のポテンシャルの支配力を向上させることが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、フィールドプレート電極上に配置されたPチャネルSOIトランジスタおよびNチャネルSOIトランジスタを素子分離することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタのオフ時のリーク電流を減少させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【0055】
また、電界効果型トランジスタが形成された単結晶半導体層35とフィールドプレート電極として機能する単結晶半導体層33とで不純物の極性または濃度が異なるように設定することにより、単結晶半導体層35のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値を1V程度変化させることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、単結晶半導体層35の不純物濃度を低くすることが可能となることから、単結晶半導体層35を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【図面の簡単な説明】
【0056】
【図1】本発明の第1実施形態に係る半導体装置の概略構成を示す斜視図。
【図2】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図3】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図4】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図5】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図6】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図7】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図8】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図9】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図10】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図11】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図12】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図13】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図14】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図15】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図16】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【符号の説明】
【0057】
1、31 半導体基板、2、4、32、34、41 絶縁層、3a、3b、5a、5b、33、35、35a、35b、51、52 単結晶半導体層、6、16 素子分離絶縁層、7a、7b、61 ゲート絶縁膜、8、62 ゲート電極、8a、8b、36a、36b、62a、62b 不純物導入層、9a、9b ソース層、10a、10b ドレイン層、11、65 埋め込み電極、63a、63b、64a、64b ソース/ドレイン層、44b、48 コンタクト層、36、37、38、60 溝、39 酸化膜、45 埋め込み絶縁体、64 開口部、53 下地酸化膜、54 酸化防止膜、56 支持体、57a、57b 空洞部、R1〜R4 レジストパターン
【特許請求の範囲】
【請求項1】
表面側にゲート電極を有する電界効果型トランジスタが形成された第1半導体層と、
前記半導体層の裏面側に絶縁層を介して形成され、不純物の極性または濃度が前記電界効果型トランジスタのゲート電極と異なるフィールドプレート電極とを備えることを特徴とする半導体装置。
【請求項2】
前記電界効果型トランジスタのゲート絶縁膜と前記第1絶縁層とは膜厚または比誘電率が互いに異なることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記電界効果型トランジスタのゲート電極と前記フィールドプレート電極とを接続する配線層をさらに備えることを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記電界効果型トランジスタのソース層と前記フィールドプレート電極とを接続する配線層をさらに備えることを特徴とする請求項1または2記載の半導体装置。
【請求項5】
前記電界効果型トランジスタのゲート電極およびソース層と独立して前記フィールドプレート電極に接続された配線層をさらに備えることを特徴とする請求項1または2記載の半導体装置。
【請求項6】
前記半導体層および前記フィールドプレート電極は単結晶半導体であることを特徴とする請求項1から5のいずれか1項記載の半導体装置。
【請求項7】
前記フィールドプレート電極はN極性またはP極性を持ち、前記電界効果型トランジスタのゲート電極はN極性またはP極性を持つかあるいはメタルゲートであることを特徴とする請求項1から6のいずれか1項記載の半導体装置。
【請求項8】
半導体基板と、前記半導体基板と前記フィールドプレート電極との間に形成された第2絶縁層とをさらに有し、
前記第2絶縁層は、前記ゲート絶縁膜と前記第1絶縁層とに比べて、比誘電率が小さい、あるいは、膜厚が大きいことを特徴とする請求項1から7のいずれか1項記載の半導体装置。
【請求項9】
ゲート電極を共有するようにしてPチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタが形成された半導体層と、
前記半導体層の裏面側に絶縁層を介して共通に配置され、前記Pチャンネル電界効果型トランジスタ下と前記Nチャンネル電界効果型トランジスタ下とで極性の異なるように構成されたフィールドプレート電極とを備えることを特徴とする半導体装置。
【請求項10】
絶縁層上で互いにメサ分離された半導体層と、
前記メサ分離された半導体層間に埋め込まれた素子分離絶縁層と、
前記素子分離絶縁層にまたがるように配置されたゲート電極を共有するようにして前記半導体層にそれぞれ形成されたPチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタと、
前記半導体層の裏面側に絶縁層を介して共通に配置され、前記Pチャンネル電界効果型トランジスタ下と前記Nチャンネル電界効果型トランジスタ下とで極性の異なるように構成されたフィールドプレート電極と、
前記ゲート電極、前記素子分離絶縁層および絶縁層を貫通して前記フィールドプレート電極に接続された埋め込み電極とを備えることを特徴とする半導体装置。
【請求項11】
第1半導体層よりもエッチングレートが小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる溝を形成する工程と、
前記溝に埋め込まれ、前記半導体基板上で前記第2半導体層を支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
上から2層目の第2半導体層に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層に不純物導入層を形成する工程と、
最上層の第2半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側方に配置されたソース/ドレイン層を最上層の第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項12】
第1半導体層よりもエッチングレートが小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成するとともに、上層の第1半導体層および上層の第2半導体層を貫通して下層の第2半導体層を露出させる第2溝を形成する工程と、
前記第1溝および前記第2溝に埋め込まれ、前記半導体基板上で前記第2半導体層を支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2溝にて分離された上から2層目の第2半導体層の第1の領域に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層の第1の領域に第1不純物導入層を形成する工程と、
前記第2溝にて分離された上から2層目の第2半導体層の第2の領域に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層の第2の領域に第2不純物導入層を形成する工程と、
前記第2溝にて分離された前記第2半導体層の第1および第2の領域の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第2半導体層の第1および第2の領域にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項1】
表面側にゲート電極を有する電界効果型トランジスタが形成された第1半導体層と、
前記半導体層の裏面側に絶縁層を介して形成され、不純物の極性または濃度が前記電界効果型トランジスタのゲート電極と異なるフィールドプレート電極とを備えることを特徴とする半導体装置。
【請求項2】
前記電界効果型トランジスタのゲート絶縁膜と前記第1絶縁層とは膜厚または比誘電率が互いに異なることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記電界効果型トランジスタのゲート電極と前記フィールドプレート電極とを接続する配線層をさらに備えることを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記電界効果型トランジスタのソース層と前記フィールドプレート電極とを接続する配線層をさらに備えることを特徴とする請求項1または2記載の半導体装置。
【請求項5】
前記電界効果型トランジスタのゲート電極およびソース層と独立して前記フィールドプレート電極に接続された配線層をさらに備えることを特徴とする請求項1または2記載の半導体装置。
【請求項6】
前記半導体層および前記フィールドプレート電極は単結晶半導体であることを特徴とする請求項1から5のいずれか1項記載の半導体装置。
【請求項7】
前記フィールドプレート電極はN極性またはP極性を持ち、前記電界効果型トランジスタのゲート電極はN極性またはP極性を持つかあるいはメタルゲートであることを特徴とする請求項1から6のいずれか1項記載の半導体装置。
【請求項8】
半導体基板と、前記半導体基板と前記フィールドプレート電極との間に形成された第2絶縁層とをさらに有し、
前記第2絶縁層は、前記ゲート絶縁膜と前記第1絶縁層とに比べて、比誘電率が小さい、あるいは、膜厚が大きいことを特徴とする請求項1から7のいずれか1項記載の半導体装置。
【請求項9】
ゲート電極を共有するようにしてPチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタが形成された半導体層と、
前記半導体層の裏面側に絶縁層を介して共通に配置され、前記Pチャンネル電界効果型トランジスタ下と前記Nチャンネル電界効果型トランジスタ下とで極性の異なるように構成されたフィールドプレート電極とを備えることを特徴とする半導体装置。
【請求項10】
絶縁層上で互いにメサ分離された半導体層と、
前記メサ分離された半導体層間に埋め込まれた素子分離絶縁層と、
前記素子分離絶縁層にまたがるように配置されたゲート電極を共有するようにして前記半導体層にそれぞれ形成されたPチャンネル電界効果型トランジスタおよびNチャンネル電界効果型トランジスタと、
前記半導体層の裏面側に絶縁層を介して共通に配置され、前記Pチャンネル電界効果型トランジスタ下と前記Nチャンネル電界効果型トランジスタ下とで極性の異なるように構成されたフィールドプレート電極と、
前記ゲート電極、前記素子分離絶縁層および絶縁層を貫通して前記フィールドプレート電極に接続された埋め込み電極とを備えることを特徴とする半導体装置。
【請求項11】
第1半導体層よりもエッチングレートが小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる溝を形成する工程と、
前記溝に埋め込まれ、前記半導体基板上で前記第2半導体層を支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
上から2層目の第2半導体層に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層に不純物導入層を形成する工程と、
最上層の第2半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側方に配置されたソース/ドレイン層を最上層の第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項12】
第1半導体層よりもエッチングレートが小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成するとともに、上層の第1半導体層および上層の第2半導体層を貫通して下層の第2半導体層を露出させる第2溝を形成する工程と、
前記第1溝および前記第2溝に埋め込まれ、前記半導体基板上で前記第2半導体層を支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第2溝にて分離された上から2層目の第2半導体層の第1の領域に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層の第1の領域に第1不純物導入層を形成する工程と、
前記第2溝にて分離された上から2層目の第2半導体層の第2の領域に不純物のイオン注入を選択的に行うことにより、上から2層目の第2半導体層の第2の領域に第2不純物導入層を形成する工程と、
前記第2溝にて分離された前記第2半導体層の第1および第2の領域の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第2半導体層の第1および第2の領域にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2007−103551(P2007−103551A)
【公開日】平成19年4月19日(2007.4.19)
【国際特許分類】
【出願番号】特願2005−289669(P2005−289669)
【出願日】平成17年10月3日(2005.10.3)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成19年4月19日(2007.4.19)
【国際特許分類】
【出願日】平成17年10月3日(2005.10.3)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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