半導体装置の製造方法および半導体装置の製造装置
【課題】トレンチおよび半導体基板の表面に形成される絶縁膜のボイドの上の厚みを十分に確保すること。
【解決手段】半導体装置の製造方法のトレンチ形成工程は、ｐ型半導体基板１０１の表面部分にトレンチ１０２を形成する。注入工程は、トレンチ形成工程によって形成されたトレンチ１０２にｎ型の不純物を注入する。絶縁膜形成工程は、注入工程によってｎ型不純物が注入されたトレンチ１０２内部に、粘性の絶縁塗布材料を用いて絶縁膜６０１を形成する。
【解決手段】半導体装置の製造方法のトレンチ形成工程は、ｐ型半導体基板１０１の表面部分にトレンチ１０２を形成する。注入工程は、トレンチ形成工程によって形成されたトレンチ１０２にｎ型の不純物を注入する。絶縁膜形成工程は、注入工程によってｎ型不純物が注入されたトレンチ１０２内部に、粘性の絶縁塗布材料を用いて絶縁膜６０１を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板にトレンチを形成する半導体装置の製造方法および半導体装置の製造装置に関し、特にパワーＩＣなどに使用される高耐圧ＭＯＳＦＥＴなどの半導体装置の製造方法および半導体装置の製造装置に関する。
【背景技術】
【０００２】
従来のトレンチ技術は、たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのキャパシタンスを作成する技術、素子分離のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術、ディスクリートＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のトレンチゲート技術などが知られており、様々な方式が検討されている。また、パワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に使用される横型高耐圧ＭＯＳＦＥＴへの応用技術も近年では盛んに提案されている。
【０００３】
トレンチ部にオフセットドレインを形成する技術に関しては、たとえば、トレンチ溝の周囲に不純物イオンを注入し、幅の広いトレンチ溝の内部を酸化物などにより埋める技術が提案されている（たとえば、下記特許文献１、２参照。）。
【０００４】
また、半導体素子の端子を表面側および裏面側から導出する第１区画Ｓ１と表面側からのみ導出する第２区画Ｓ２とに誘電体分離されたウェハを得る技術が提案されている（たとえば、下記特許文献３参照。）。
【０００５】
【特許文献１】特開２００３−３７２６７号公報
【特許文献２】特開２００５−１９４６１号公報
【特許文献３】特開平７−２７３１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来技術では、トレンチ内に形成された絶縁領域を耐圧７００Ｖ程度の高耐圧ＭＯＳＦＥＴの耐圧構造に利用するためには、深さが約２０μｍのトレンチを形成する必要があるが、ＣＶＤ法などによりトレンチを絶縁膜によって埋め込む成膜速度を考慮すると、トレンチの幅は１〜２μｍ程度が上限となる。また、トレンチ間に残った半導体基板を完全に熱酸化するための酸化時間を考慮すると、トレンチ間の半導体基板の幅は１〜２μｍ程度が上限となる。
【０００７】
上述したように、形成するトレンチの形状がデバイス・プロセス的な制限によって規定されており、トレンチエッチング後にトレンチ間の半導体基板をフィン状に残すためには、トレンチのテーパー角度は、ほぼ垂直（具体的には、９０°±０．５°以内）にする必要がある。トレンチのテーパー角度が９０°付近になると、トレンチに絶縁膜を成膜する際にトレンチ開口部付近に絶縁膜が堆積する速度が速まるため、トレンチ内にボイドが形成される。
【０００８】
そして、このボイドの上端は半導体基板の表面付近に位置することになる。このような形状になると、その後のエッチングや洗浄処理の際に、ボイドの上の絶縁膜の厚さの薄い部分が消失してボイドが開口してしまう。ボイドが開口してしまうと、その後のレジスト塗布工程の際に、レジストがボイドの奥深くまで侵入してしまい、レジスト除去工程によって除去できなくなってしまう。そのため、半導体基板が製造途中において汚染されてしまい、製品の歩留まりを悪化させたり、半導体装置の特性の著しい低下を引き起こすという問題点が一例として挙げられる。
【０００９】
また、トレンチ間に残った半導体基板を熱酸化した後に、酸化膜を異方性エッチングにより除去してボイドの開口位置を下げたり、ボイド上をレジストで覆ってテーパーエッチングすることにより、ボイドの上の絶縁膜を保護し、ボイドが開口しにくくする手法も考えられる。このような手法を用いても、ボイド上の絶縁膜の膜厚は、厚くても１μｍ程度であり、各製造工程における処理条件のばらつきを考慮すると、その後の製造工程においてボイドが開口してしまうという問題点が一例として挙げられる。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、トレンチに絶縁膜を形成し、形成後のボイドの上の絶縁膜の膜厚を十分に確保することができる半導体装置の製造方法および半導体装置の製造装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために本発明では、半導体基板表面に形成した互いに隣接する複数のトレンチ（溝）に、粘度０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの絶縁塗布材料を塗布し、熱処理をすることによって、トレンチ内に絶縁領域を形成する。
【００１２】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、半導体基板の表面部分にトレンチを形成するトレンチ形成工程と、前記トレンチ内部に、粘度が０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの絶縁塗布材料を用いて絶縁膜を形成する絶縁膜形成工程と、を含むことを特徴とする。
【００１３】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記トレンチ形成工程は、長辺と短辺からなる矩形状に形成された凹部を有する、深さが１０μｍ以上、前記短辺の長さが０．５μｍ〜５μｍのトレンチを形成することを特徴とする。
【００１４】
また、請求項３の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記絶縁膜形成工程は、前記トレンチ内部に前記絶縁塗布材料を塗布する塗布工程と、前記塗布工程によって塗布された前記絶縁塗布材料を熱処理する熱処理工程と、を含むことを特徴とする。
【００１５】
また、請求項４の発明にかかる半導体装置の製造装置は、半導体基板の表面部分にトレンチを形成するトレンチ形成手段と、前記トレンチ内部に、粘度が０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの絶縁塗布材料を用いて絶縁膜を形成する絶縁膜形成手段と、を備えることを特徴とする。
【００１６】
また、請求項５の発明にかかる半導体装置の製造装置は、請求項４に記載の発明において、前記トレンチ形成手段は、長辺と短辺からなる矩形状に形成された凹部を有する、深さが１０μｍ以上、前記短辺の長さが０．５μｍ〜５μｍのトレンチを形成することを特徴とする。
【００１７】
また、請求項６の発明にかかる半導体装置の製造装置は、請求項４に記載の発明において、前記絶縁膜形成手段は、前記トレンチ内部に前記絶縁塗布材料を塗布する塗布手段と、前記塗布手段によって塗布された前記絶縁塗布材料を熱処理する熱処理手段と、を備えることを特徴とする。
【００１８】
この請求項１〜３の発明によれば、トレンチに埋め込んだ絶縁膜のボイドの上の絶縁膜の厚さを十分に確保することができる。また、粘度を調節することにより、ボイドの上の絶縁膜の厚さを５μｍ確保することができる。
【００１９】
また、請求項４〜６の発明によれば、トレンチに埋め込んだ絶縁膜のボイドの上の絶縁膜の厚さが十分に確保された半導体装置を製造することができる。
【発明の効果】
【００２０】
本発明にかかる半導体装置の製造方法および半導体装置の製造装置によれば、トレンチに埋め込んだ絶縁膜のボイド上の絶縁膜の厚さを十分に確保することができる。そのため、製造工程の簡略化、および製造した半導体装置の歩留まりの向上を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法および半導体装置の製造装置の好適な実施の形態を詳細に説明する。
【００２２】
（実施の形態）
この発明の実施の形態では、シリコン半導体基板を用いた横型トレンチＭＯＳＦＥＴの製造方法を示し、深さおよび底辺の長さがそれぞれ２０μｍである絶縁領域（トレンチ）に沿ってｎ-オフセットドレイン領域を形成する場合を例として説明する。
【００２３】
まず、この発明の実施の形態にかかる半導体装置の製造方法によって製造された横型トレンチＭＯＳＦＥＴについて説明する。図１は、この発明の実施の形態にかかる半導体装置の製造方法によって製造された横型トレンチＭＯＳＦＥＴを示す要部断面図である。
【００２４】
図１において、横型トレンチＭＯＳＦＥＴは、ｐ型半導体基板１０１と、トレンチ１０２と、絶縁領域１０３と、ｎ-オフセットドレイン（ｏｆｆｓｅｔ ｄｒａｉｎ）領域１０４と、ｐウェル（ｗｅｌｌ）領域１０５と、ｐ+ソース領域１０６と、ｎ+ソース領域１０７と、ｎウェル領域１０８と、ｎ+ドレイン領域１０９と、ゲート酸化膜１１０と、ゲート電極１１１と、ソース電極１１２と、ドレイン電極１１３と、を備えている。
【００２５】
トレンチ１０２は、ｐ型半導体基板１０１の表面部分において、その表面から形成されている。また、絶縁領域１０３は、トレンチ１０２に粘性の絶縁塗布材料を塗布し、熱処理をすることにより形成されている。ｎ-オフセットドレイン領域１０４は、トレンチ１０２（絶縁領域１０３）の周囲、具体的には、トレンチ１０２（絶縁領域１０３）の側面および底面を囲むように形成されている。
【００２６】
ｐウェル領域１０５は、ｐ型半導体基板１０１の、トレンチ領域に対してソース側の表面部分において、ｎ-オフセットドレイン領域１０４の外側に隣接して形成されている。ｐウェル領域１０５は、ベース抵抗を下げる働きがある。ｐ+ソース領域１０６は、ｐウェル領域１０５の表面部分に形成されている。ｎ+ソース領域１０７は、ｐウェル領域１０５の表面部分に、ｐ+ソース領域１０６に隣接して形成されている。ｎウェル領域１０８は、ｎ-オフセットドレイン領域１０４のトレンチ１０２（絶縁領域１０３）に対してドレイン側（ソース側の反対側）の表面部分に形成されている。
【００２７】
ｎ+ドレイン領域１０９は、ｎウェル領域１０８の表面に、ｎ-オフセットドレイン領域１０４に接触して形成されている。ゲート酸化膜１１０は、ｎ+ソース領域１０７からｎ-オフセットドレイン領域１０４のソース側部分に至る表面上に形成されている。ゲート電極１１１は、ゲート酸化膜１１０上に形成されている。ソース電極１１２は、ｐ+ソース領域１０６およびｎ+ソース領域１０７上に形成されている。
【００２８】
ソース電極１１２は、ｐ+ソース領域１０６およびｎ+ソース領域１０７に電気的に接続している。ドレイン電極１１３は、ｎ+ドレイン領域１０９上に形成されている。ドレイン電極１１３は、ｎ+ドレイン領域１０９に電気的に接続している。また、図１においては、符号は省略されているが、ゲート電極１１１およびトレンチ１０２（絶縁領域１０３）が層間絶縁膜により覆われている。
【００２９】
つぎに、図１に示した構成の横型トレンチＭＯＳＦＥＴの製造プロセスについて説明する。図２〜図７−２（図６−３を除く）は、この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図である。まず、ｐ型半導体基板１０１の表面にｐ型不純物、たとえば、ボロン（Ｂ）をイオン注入し、ｐウェル領域１０５（図示せず）を形成する。
【００３０】
また、ｐ型半導体基板１０１の表面にｎ型不純物、たとえば、リン（Ｐ）をイオン注入し、ｎウェル領域１０８（図示せず）を形成する。ここで、ｐウェル領域１０５、ｎウェル領域１０８を形成する順序は、逆であってもよい。ｐウェル領域１０５およびｎウェル領域１０８をそれぞれ形成したら、つぎに、図２に示すように、ｐ型半導体基板１０１の表面にたとえば、１．４μｍの熱酸化膜２０１を形成する。
【００３１】
ついで、図３−１に示すように、フォトレジストマスク（図示せず）を用いて、ｎ-オフセットドレイン領域１０４を形成する領域の上方であり、トレンチ１０２を形成する領域のみ熱酸化膜２０１をスリット状に除去する。ここで、上方とは、図２において、ｐ型半導体基板１０１の熱酸化膜２０１が形成されている側を上方とする。図３−１においては、ｐ型半導体基板１０１が露出している領域の熱酸化膜２０１が除去されている。また、図３−２〜図３−４に図３−１のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図を示す。
【００３２】
つぎに、ＲＩＥ（反応性イオンエッチング装置）を用いて、熱酸化膜２０１をマスクとしてｐ型半導体基板１０１のトレンチエッチングをおこない、図３−２に示すように、トレンチ１０２を、たとえば、２０μｍの深さで形成する。トレンチ１０２の深さは、１０μｍ以上であることが好ましい。
【００３３】
また、図３−１の矢印３０１によって示される、トレンチ１０２を形成する際に用いるマスク幅は、たとえば、２μｍとする。このとき、トレンチエッチング後に形成されたトレンチ１０２の短辺の長さは、上述したマスク幅（２μｍ）と等しくなるため、トレンチ１０２の短辺の長さを図３−２においても同様に矢印３０１によって示す。短辺の長さは、０．５μｍ〜５μｍであることが好ましい。
【００３４】
また、図３−１中の矢印３０２によって示される、隣接するトレンチ１０２間のｐ型半導体基板１０１上のマスク幅は、たとえば、２μｍとする。そして、トレンチ１０２のテーパー角度は、９０°±０．５°とする。つぎに、ｐ型半導体基板１０１をバッファー酸化する。ついで、ｎ型不純物として、たとえば、リン（Ｐ）の垂直イオン注入およびトレンチ１０２の長辺方向（トレンチ１０２の側壁３０３）への斜めイオン注入をおこなう。
【００３５】
そして、ｐ型半導体基板１０１を１１００℃以上の高温雰囲気中においてドライブし、図４−１（Ａ−Ａ’断面図）および図４−２（Ｂ−Ｂ’断面図）に示すように、注入されたリン（Ｐ）をトレンチ１０２の側壁３０３および底面４０１に拡散させて、たとえば、深さ４μｍ、ピーク濃度５×１０15ｃｍ-3のｎ-オフセットドレイン領域１０４を形成する。
【００３６】
つぎに、熱酸化膜２０１を、たとえば、ウェットエッチングにより完全に除去し、図５−１に示すように、トレンチ１０２間のｐ型半導体基板１０３を熱酸化により完全酸化させる。図５−１（Ａ−Ａ’断面図）および図５−２（Ｂ−Ｂ’断面図）において、符号５０１は、熱酸化膜２０１を除去したあとの熱処理により、酸化された領域（酸化領域５０１）を示している。酸化領域５０１は、ｐ型半導体基板１０１の表面およびトレンチ１０２の周囲に形成されている。
【００３７】
そして、図６−１（Ａ−Ａ’断面図）に示すように、トレンチ１０２に、たとえば、粘度を１．５ｍＰａ・ｓに調節した絶縁塗布材料を塗布し、水蒸気雰囲気中において、たとえば、１１００℃で１１時間の熱処理（パイロジェニック酸化）をおこなう。これにより、トレンチ１０２の内部およびトレンチ１０２の上を覆うように絶縁膜６０１を形成する。絶縁塗布材料は、たとえば、スピンコート法により塗布する。また、絶縁塗布材料の粘度は０．５ｍＰａ・ｓ〜５ｍＰａ・ｓであることが好ましい。
【００３８】
上述したように、絶縁塗布材料の粘度を０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの範囲の値に調節することにより、図６−２（Ｂ−Ｂ’断面図）に示すようにトレンチ１０２の内部の絶縁膜６０１に形成されるボイド６０２の上に形成される絶縁膜６０１の厚さ（矢印６０３）を十分に確保することができる。この実施の形態では、絶縁膜６０１の厚さ（矢印６０３）を５μｍ確保している。
【００３９】
また、上述した熱処理を同一の条件下において、熱処理する時間が２倍になると、絶縁膜６０１の膜厚は約２0.5倍となる。ここで、図６−３に、図６−１の模式図に相当する製造工程中のＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真を示す。
【００４０】
つぎに、酸化膜エッチバックをおこない、図７−１（Ａ−Ａ’断面図）および図７−２（Ｂ−Ｂ’断面図）に示すように、ｐ型半導体基板１０１の表面の絶縁膜６０１を除去する。このとき、図６−２において、説明したように、ボイド６０２の上の絶縁膜６０１の厚さが５μｍ以上確保されているため、絶縁膜６０１を除去する際にボイド６０２の上をレジストによって覆い、保護する工程が不要となる。このため、各製造工程における処理条件のばらつきによりボイド６０２が開口する可能性が低くなる。
【００４１】
上述したように、ｐ型半導体基板１０１の表面にトレンチ１０２を形成し、ｎ-オフセットドレイン領域１０４をトレンチ１０２の表面に形成する。その後、形成したトレンチ１０２を絶縁膜６０１により充填するという製造工程が完了する。この後は、通常の横型ＭＯＳＦＥＴデバイスと同様の製造工程を用いて、図１に示したような横型ＭＯＳＦＥＴを形成する。
【００４２】
以上説明したように、この発明の半導体装置の製造方法および半導体装置の製造装置によれば、トレンチに埋め込んだ絶縁膜のボイドの上の絶縁膜の厚さを十分に確保することができる。そのため、製造工程の簡略化、および製造した半導体装置の歩留まりの向上を実現することができる。
【産業上の利用可能性】
【００４３】
以上のように、本発明にかかる半導体装置の製造方法および半導体装置の製造装置は、横型ＭＯＳＦＥＴに有用であり、特に、パワーＩＣなどに使用される高耐圧ＭＯＳＦＥＴに適している。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施の形態にかかる半導体装置の製造方法によって製造された横型トレンチＭＯＳＦＥＴを示す要部断面図である。
【図２】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図である。
【図３−１】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図である。
【図３−２】図３−１のＡ−Ａ’断面図である。
【図３−３】図３−１のＢ−Ｂ’断面図である。
【図３−４】図３−１のＣ−Ｃ’断面図である。
【図４−１】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ａ−Ａ’断面図）である。
【図４−２】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ｂ−Ｂ’断面図）である。
【図５−１】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ａ−Ａ’断面図）である。
【図５−２】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ｂ−Ｂ’断面図）である。
【図６−１】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ａ−Ａ’断面図）である。
【図６−２】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ｂ−Ｂ’断面図）である。
【図６−３】図６−１の模式図に相当する製造工程中の横型ＭＯＳＦＥＴを示すＳＥＭ写真である。
【図７−１】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ａ−Ａ’断面図）である。
【図７−２】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ｂ−Ｂ’断面図）である。
【符号の説明】
【００４５】
１０１ ｐ型半導体基板
１０２ トレンチ
１０３ 絶縁領域
１０４ ｎ-オフセットドレイン領域
１０５ ｐウェル領域
１０６ ｐ+ソース領域
１０７ ｎ+ソース領域
１０８ ｎウェル領域
１０９ ｎ+ドレイン領域
１１０ ゲート酸化膜
１１１ ゲート電極
１１２ ソース電極
１１３ ドレイン電極
２０１ 熱酸化膜
５０１ 酸化領域
６０１ 絶縁膜
６０２ ボイド
【技術分野】
【０００１】
この発明は、半導体基板にトレンチを形成する半導体装置の製造方法および半導体装置の製造装置に関し、特にパワーＩＣなどに使用される高耐圧ＭＯＳＦＥＴなどの半導体装置の製造方法および半導体装置の製造装置に関する。
【背景技術】
【０００２】
従来のトレンチ技術は、たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのキャパシタンスを作成する技術、素子分離のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術、ディスクリートＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のトレンチゲート技術などが知られており、様々な方式が検討されている。また、パワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に使用される横型高耐圧ＭＯＳＦＥＴへの応用技術も近年では盛んに提案されている。
【０００３】
トレンチ部にオフセットドレインを形成する技術に関しては、たとえば、トレンチ溝の周囲に不純物イオンを注入し、幅の広いトレンチ溝の内部を酸化物などにより埋める技術が提案されている（たとえば、下記特許文献１、２参照。）。
【０００４】
また、半導体素子の端子を表面側および裏面側から導出する第１区画Ｓ１と表面側からのみ導出する第２区画Ｓ２とに誘電体分離されたウェハを得る技術が提案されている（たとえば、下記特許文献３参照。）。
【０００５】
【特許文献１】特開２００３−３７２６７号公報
【特許文献２】特開２００５−１９４６１号公報
【特許文献３】特開平７−２７３１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来技術では、トレンチ内に形成された絶縁領域を耐圧７００Ｖ程度の高耐圧ＭＯＳＦＥＴの耐圧構造に利用するためには、深さが約２０μｍのトレンチを形成する必要があるが、ＣＶＤ法などによりトレンチを絶縁膜によって埋め込む成膜速度を考慮すると、トレンチの幅は１〜２μｍ程度が上限となる。また、トレンチ間に残った半導体基板を完全に熱酸化するための酸化時間を考慮すると、トレンチ間の半導体基板の幅は１〜２μｍ程度が上限となる。
【０００７】
上述したように、形成するトレンチの形状がデバイス・プロセス的な制限によって規定されており、トレンチエッチング後にトレンチ間の半導体基板をフィン状に残すためには、トレンチのテーパー角度は、ほぼ垂直（具体的には、９０°±０．５°以内）にする必要がある。トレンチのテーパー角度が９０°付近になると、トレンチに絶縁膜を成膜する際にトレンチ開口部付近に絶縁膜が堆積する速度が速まるため、トレンチ内にボイドが形成される。
【０００８】
そして、このボイドの上端は半導体基板の表面付近に位置することになる。このような形状になると、その後のエッチングや洗浄処理の際に、ボイドの上の絶縁膜の厚さの薄い部分が消失してボイドが開口してしまう。ボイドが開口してしまうと、その後のレジスト塗布工程の際に、レジストがボイドの奥深くまで侵入してしまい、レジスト除去工程によって除去できなくなってしまう。そのため、半導体基板が製造途中において汚染されてしまい、製品の歩留まりを悪化させたり、半導体装置の特性の著しい低下を引き起こすという問題点が一例として挙げられる。
【０００９】
また、トレンチ間に残った半導体基板を熱酸化した後に、酸化膜を異方性エッチングにより除去してボイドの開口位置を下げたり、ボイド上をレジストで覆ってテーパーエッチングすることにより、ボイドの上の絶縁膜を保護し、ボイドが開口しにくくする手法も考えられる。このような手法を用いても、ボイド上の絶縁膜の膜厚は、厚くても１μｍ程度であり、各製造工程における処理条件のばらつきを考慮すると、その後の製造工程においてボイドが開口してしまうという問題点が一例として挙げられる。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、トレンチに絶縁膜を形成し、形成後のボイドの上の絶縁膜の膜厚を十分に確保することができる半導体装置の製造方法および半導体装置の製造装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために本発明では、半導体基板表面に形成した互いに隣接する複数のトレンチ（溝）に、粘度０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの絶縁塗布材料を塗布し、熱処理をすることによって、トレンチ内に絶縁領域を形成する。
【００１２】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、半導体基板の表面部分にトレンチを形成するトレンチ形成工程と、前記トレンチ内部に、粘度が０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの絶縁塗布材料を用いて絶縁膜を形成する絶縁膜形成工程と、を含むことを特徴とする。
【００１３】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記トレンチ形成工程は、長辺と短辺からなる矩形状に形成された凹部を有する、深さが１０μｍ以上、前記短辺の長さが０．５μｍ〜５μｍのトレンチを形成することを特徴とする。
【００１４】
また、請求項３の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記絶縁膜形成工程は、前記トレンチ内部に前記絶縁塗布材料を塗布する塗布工程と、前記塗布工程によって塗布された前記絶縁塗布材料を熱処理する熱処理工程と、を含むことを特徴とする。
【００１５】
また、請求項４の発明にかかる半導体装置の製造装置は、半導体基板の表面部分にトレンチを形成するトレンチ形成手段と、前記トレンチ内部に、粘度が０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの絶縁塗布材料を用いて絶縁膜を形成する絶縁膜形成手段と、を備えることを特徴とする。
【００１６】
また、請求項５の発明にかかる半導体装置の製造装置は、請求項４に記載の発明において、前記トレンチ形成手段は、長辺と短辺からなる矩形状に形成された凹部を有する、深さが１０μｍ以上、前記短辺の長さが０．５μｍ〜５μｍのトレンチを形成することを特徴とする。
【００１７】
また、請求項６の発明にかかる半導体装置の製造装置は、請求項４に記載の発明において、前記絶縁膜形成手段は、前記トレンチ内部に前記絶縁塗布材料を塗布する塗布手段と、前記塗布手段によって塗布された前記絶縁塗布材料を熱処理する熱処理手段と、を備えることを特徴とする。
【００１８】
この請求項１〜３の発明によれば、トレンチに埋め込んだ絶縁膜のボイドの上の絶縁膜の厚さを十分に確保することができる。また、粘度を調節することにより、ボイドの上の絶縁膜の厚さを５μｍ確保することができる。
【００１９】
また、請求項４〜６の発明によれば、トレンチに埋め込んだ絶縁膜のボイドの上の絶縁膜の厚さが十分に確保された半導体装置を製造することができる。
【発明の効果】
【００２０】
本発明にかかる半導体装置の製造方法および半導体装置の製造装置によれば、トレンチに埋め込んだ絶縁膜のボイド上の絶縁膜の厚さを十分に確保することができる。そのため、製造工程の簡略化、および製造した半導体装置の歩留まりの向上を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法および半導体装置の製造装置の好適な実施の形態を詳細に説明する。
【００２２】
（実施の形態）
この発明の実施の形態では、シリコン半導体基板を用いた横型トレンチＭＯＳＦＥＴの製造方法を示し、深さおよび底辺の長さがそれぞれ２０μｍである絶縁領域（トレンチ）に沿ってｎ-オフセットドレイン領域を形成する場合を例として説明する。
【００２３】
まず、この発明の実施の形態にかかる半導体装置の製造方法によって製造された横型トレンチＭＯＳＦＥＴについて説明する。図１は、この発明の実施の形態にかかる半導体装置の製造方法によって製造された横型トレンチＭＯＳＦＥＴを示す要部断面図である。
【００２４】
図１において、横型トレンチＭＯＳＦＥＴは、ｐ型半導体基板１０１と、トレンチ１０２と、絶縁領域１０３と、ｎ-オフセットドレイン（ｏｆｆｓｅｔ ｄｒａｉｎ）領域１０４と、ｐウェル（ｗｅｌｌ）領域１０５と、ｐ+ソース領域１０６と、ｎ+ソース領域１０７と、ｎウェル領域１０８と、ｎ+ドレイン領域１０９と、ゲート酸化膜１１０と、ゲート電極１１１と、ソース電極１１２と、ドレイン電極１１３と、を備えている。
【００２５】
トレンチ１０２は、ｐ型半導体基板１０１の表面部分において、その表面から形成されている。また、絶縁領域１０３は、トレンチ１０２に粘性の絶縁塗布材料を塗布し、熱処理をすることにより形成されている。ｎ-オフセットドレイン領域１０４は、トレンチ１０２（絶縁領域１０３）の周囲、具体的には、トレンチ１０２（絶縁領域１０３）の側面および底面を囲むように形成されている。
【００２６】
ｐウェル領域１０５は、ｐ型半導体基板１０１の、トレンチ領域に対してソース側の表面部分において、ｎ-オフセットドレイン領域１０４の外側に隣接して形成されている。ｐウェル領域１０５は、ベース抵抗を下げる働きがある。ｐ+ソース領域１０６は、ｐウェル領域１０５の表面部分に形成されている。ｎ+ソース領域１０７は、ｐウェル領域１０５の表面部分に、ｐ+ソース領域１０６に隣接して形成されている。ｎウェル領域１０８は、ｎ-オフセットドレイン領域１０４のトレンチ１０２（絶縁領域１０３）に対してドレイン側（ソース側の反対側）の表面部分に形成されている。
【００２７】
ｎ+ドレイン領域１０９は、ｎウェル領域１０８の表面に、ｎ-オフセットドレイン領域１０４に接触して形成されている。ゲート酸化膜１１０は、ｎ+ソース領域１０７からｎ-オフセットドレイン領域１０４のソース側部分に至る表面上に形成されている。ゲート電極１１１は、ゲート酸化膜１１０上に形成されている。ソース電極１１２は、ｐ+ソース領域１０６およびｎ+ソース領域１０７上に形成されている。
【００２８】
ソース電極１１２は、ｐ+ソース領域１０６およびｎ+ソース領域１０７に電気的に接続している。ドレイン電極１１３は、ｎ+ドレイン領域１０９上に形成されている。ドレイン電極１１３は、ｎ+ドレイン領域１０９に電気的に接続している。また、図１においては、符号は省略されているが、ゲート電極１１１およびトレンチ１０２（絶縁領域１０３）が層間絶縁膜により覆われている。
【００２９】
つぎに、図１に示した構成の横型トレンチＭＯＳＦＥＴの製造プロセスについて説明する。図２〜図７−２（図６−３を除く）は、この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図である。まず、ｐ型半導体基板１０１の表面にｐ型不純物、たとえば、ボロン（Ｂ）をイオン注入し、ｐウェル領域１０５（図示せず）を形成する。
【００３０】
また、ｐ型半導体基板１０１の表面にｎ型不純物、たとえば、リン（Ｐ）をイオン注入し、ｎウェル領域１０８（図示せず）を形成する。ここで、ｐウェル領域１０５、ｎウェル領域１０８を形成する順序は、逆であってもよい。ｐウェル領域１０５およびｎウェル領域１０８をそれぞれ形成したら、つぎに、図２に示すように、ｐ型半導体基板１０１の表面にたとえば、１．４μｍの熱酸化膜２０１を形成する。
【００３１】
ついで、図３−１に示すように、フォトレジストマスク（図示せず）を用いて、ｎ-オフセットドレイン領域１０４を形成する領域の上方であり、トレンチ１０２を形成する領域のみ熱酸化膜２０１をスリット状に除去する。ここで、上方とは、図２において、ｐ型半導体基板１０１の熱酸化膜２０１が形成されている側を上方とする。図３−１においては、ｐ型半導体基板１０１が露出している領域の熱酸化膜２０１が除去されている。また、図３−２〜図３−４に図３−１のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図を示す。
【００３２】
つぎに、ＲＩＥ（反応性イオンエッチング装置）を用いて、熱酸化膜２０１をマスクとしてｐ型半導体基板１０１のトレンチエッチングをおこない、図３−２に示すように、トレンチ１０２を、たとえば、２０μｍの深さで形成する。トレンチ１０２の深さは、１０μｍ以上であることが好ましい。
【００３３】
また、図３−１の矢印３０１によって示される、トレンチ１０２を形成する際に用いるマスク幅は、たとえば、２μｍとする。このとき、トレンチエッチング後に形成されたトレンチ１０２の短辺の長さは、上述したマスク幅（２μｍ）と等しくなるため、トレンチ１０２の短辺の長さを図３−２においても同様に矢印３０１によって示す。短辺の長さは、０．５μｍ〜５μｍであることが好ましい。
【００３４】
また、図３−１中の矢印３０２によって示される、隣接するトレンチ１０２間のｐ型半導体基板１０１上のマスク幅は、たとえば、２μｍとする。そして、トレンチ１０２のテーパー角度は、９０°±０．５°とする。つぎに、ｐ型半導体基板１０１をバッファー酸化する。ついで、ｎ型不純物として、たとえば、リン（Ｐ）の垂直イオン注入およびトレンチ１０２の長辺方向（トレンチ１０２の側壁３０３）への斜めイオン注入をおこなう。
【００３５】
そして、ｐ型半導体基板１０１を１１００℃以上の高温雰囲気中においてドライブし、図４−１（Ａ−Ａ’断面図）および図４−２（Ｂ−Ｂ’断面図）に示すように、注入されたリン（Ｐ）をトレンチ１０２の側壁３０３および底面４０１に拡散させて、たとえば、深さ４μｍ、ピーク濃度５×１０15ｃｍ-3のｎ-オフセットドレイン領域１０４を形成する。
【００３６】
つぎに、熱酸化膜２０１を、たとえば、ウェットエッチングにより完全に除去し、図５−１に示すように、トレンチ１０２間のｐ型半導体基板１０３を熱酸化により完全酸化させる。図５−１（Ａ−Ａ’断面図）および図５−２（Ｂ−Ｂ’断面図）において、符号５０１は、熱酸化膜２０１を除去したあとの熱処理により、酸化された領域（酸化領域５０１）を示している。酸化領域５０１は、ｐ型半導体基板１０１の表面およびトレンチ１０２の周囲に形成されている。
【００３７】
そして、図６−１（Ａ−Ａ’断面図）に示すように、トレンチ１０２に、たとえば、粘度を１．５ｍＰａ・ｓに調節した絶縁塗布材料を塗布し、水蒸気雰囲気中において、たとえば、１１００℃で１１時間の熱処理（パイロジェニック酸化）をおこなう。これにより、トレンチ１０２の内部およびトレンチ１０２の上を覆うように絶縁膜６０１を形成する。絶縁塗布材料は、たとえば、スピンコート法により塗布する。また、絶縁塗布材料の粘度は０．５ｍＰａ・ｓ〜５ｍＰａ・ｓであることが好ましい。
【００３８】
上述したように、絶縁塗布材料の粘度を０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの範囲の値に調節することにより、図６−２（Ｂ−Ｂ’断面図）に示すようにトレンチ１０２の内部の絶縁膜６０１に形成されるボイド６０２の上に形成される絶縁膜６０１の厚さ（矢印６０３）を十分に確保することができる。この実施の形態では、絶縁膜６０１の厚さ（矢印６０３）を５μｍ確保している。
【００３９】
また、上述した熱処理を同一の条件下において、熱処理する時間が２倍になると、絶縁膜６０１の膜厚は約２0.5倍となる。ここで、図６−３に、図６−１の模式図に相当する製造工程中のＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真を示す。
【００４０】
つぎに、酸化膜エッチバックをおこない、図７−１（Ａ−Ａ’断面図）および図７−２（Ｂ−Ｂ’断面図）に示すように、ｐ型半導体基板１０１の表面の絶縁膜６０１を除去する。このとき、図６−２において、説明したように、ボイド６０２の上の絶縁膜６０１の厚さが５μｍ以上確保されているため、絶縁膜６０１を除去する際にボイド６０２の上をレジストによって覆い、保護する工程が不要となる。このため、各製造工程における処理条件のばらつきによりボイド６０２が開口する可能性が低くなる。
【００４１】
上述したように、ｐ型半導体基板１０１の表面にトレンチ１０２を形成し、ｎ-オフセットドレイン領域１０４をトレンチ１０２の表面に形成する。その後、形成したトレンチ１０２を絶縁膜６０１により充填するという製造工程が完了する。この後は、通常の横型ＭＯＳＦＥＴデバイスと同様の製造工程を用いて、図１に示したような横型ＭＯＳＦＥＴを形成する。
【００４２】
以上説明したように、この発明の半導体装置の製造方法および半導体装置の製造装置によれば、トレンチに埋め込んだ絶縁膜のボイドの上の絶縁膜の厚さを十分に確保することができる。そのため、製造工程の簡略化、および製造した半導体装置の歩留まりの向上を実現することができる。
【産業上の利用可能性】
【００４３】
以上のように、本発明にかかる半導体装置の製造方法および半導体装置の製造装置は、横型ＭＯＳＦＥＴに有用であり、特に、パワーＩＣなどに使用される高耐圧ＭＯＳＦＥＴに適している。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施の形態にかかる半導体装置の製造方法によって製造された横型トレンチＭＯＳＦＥＴを示す要部断面図である。
【図２】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図である。
【図３−１】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図である。
【図３−２】図３−１のＡ−Ａ’断面図である。
【図３−３】図３−１のＢ−Ｂ’断面図である。
【図３−４】図３−１のＣ−Ｃ’断面図である。
【図４−１】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ａ−Ａ’断面図）である。
【図４−２】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ｂ−Ｂ’断面図）である。
【図５−１】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ａ−Ａ’断面図）である。
【図５−２】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ｂ−Ｂ’断面図）である。
【図６−１】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ａ−Ａ’断面図）である。
【図６−２】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ｂ−Ｂ’断面図）である。
【図６−３】図６−１の模式図に相当する製造工程中の横型ＭＯＳＦＥＴを示すＳＥＭ写真である。
【図７−１】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ａ−Ａ’断面図）である。
【図７−２】この発明の実施の形態による製造途中の横型トレンチＭＯＳＦＥＴの概略を示す説明図（Ｂ−Ｂ’断面図）である。
【符号の説明】
【００４５】
１０１ ｐ型半導体基板
１０２ トレンチ
１０３ 絶縁領域
１０４ ｎ-オフセットドレイン領域
１０５ ｐウェル領域
１０６ ｐ+ソース領域
１０７ ｎ+ソース領域
１０８ ｎウェル領域
１０９ ｎ+ドレイン領域
１１０ ゲート酸化膜
１１１ ゲート電極
１１２ ソース電極
１１３ ドレイン電極
２０１ 熱酸化膜
５０１ 酸化領域
６０１ 絶縁膜
６０２ ボイド
【特許請求の範囲】
【請求項１】
半導体基板の表面部分にトレンチを形成するトレンチ形成工程と、
前記トレンチ内部に、粘度が０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの絶縁塗布材料を用いて絶縁膜を形成する絶縁膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチ形成工程は、長辺と短辺からなる矩形状に形成された凹部を有する、深さが１０μｍ以上、前記短辺の長さが０．５μｍ〜５μｍのトレンチを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜形成工程は、
前記トレンチ内部に前記絶縁塗布材料を塗布する塗布工程と、
前記塗布工程によって塗布された前記絶縁塗布材料を熱処理する熱処理工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板の表面部分にトレンチを形成するトレンチ形成手段と、
前記トレンチ内部に、粘度が０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの絶縁塗布材料を用いて絶縁膜を形成する絶縁膜形成手段と、
を備えることを特徴とする半導体装置の製造装置。
【請求項５】
前記トレンチ形成手段は、長辺と短辺からなる矩形状に形成された凹部を有する、深さが１０μｍ以上、前記短辺の長さが０．５μｍ〜５μｍのトレンチを形成することを特徴とする請求項４に記載の半導体装置の製造装置。
【請求項６】
前記絶縁膜形成手段は、
前記トレンチ内部に前記絶縁塗布材料を塗布する塗布手段と、
前記塗布手段によって塗布された前記絶縁塗布材料を熱処理する熱処理手段と、
を備えることを特徴とする請求項４に記載の半導体装置の製造装置。
【請求項１】
半導体基板の表面部分にトレンチを形成するトレンチ形成工程と、
前記トレンチ内部に、粘度が０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの絶縁塗布材料を用いて絶縁膜を形成する絶縁膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチ形成工程は、長辺と短辺からなる矩形状に形成された凹部を有する、深さが１０μｍ以上、前記短辺の長さが０．５μｍ〜５μｍのトレンチを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜形成工程は、
前記トレンチ内部に前記絶縁塗布材料を塗布する塗布工程と、
前記塗布工程によって塗布された前記絶縁塗布材料を熱処理する熱処理工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板の表面部分にトレンチを形成するトレンチ形成手段と、
前記トレンチ内部に、粘度が０．５ｍＰａ・ｓ〜５ｍＰａ・ｓの絶縁塗布材料を用いて絶縁膜を形成する絶縁膜形成手段と、
を備えることを特徴とする半導体装置の製造装置。
【請求項５】
前記トレンチ形成手段は、長辺と短辺からなる矩形状に形成された凹部を有する、深さが１０μｍ以上、前記短辺の長さが０．５μｍ〜５μｍのトレンチを形成することを特徴とする請求項４に記載の半導体装置の製造装置。
【請求項６】
前記絶縁膜形成手段は、
前記トレンチ内部に前記絶縁塗布材料を塗布する塗布手段と、
前記塗布手段によって塗布された前記絶縁塗布材料を熱処理する熱処理手段と、
を備えることを特徴とする請求項４に記載の半導体装置の製造装置。
【図１】
【図２】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図４−１】
【図４−２】
【図５−１】
【図５−２】
【図６−１】
【図６−２】
【図６−３】
【図７−１】
【図７−２】
【図２】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図４−１】
【図４−２】
【図５−１】
【図５−２】
【図６−１】
【図６−２】
【図６−３】
【図７−１】
【図７−２】
【公開番号】特開２００７−８８３６９（Ｐ２００７−８８３６９Ａ）
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願番号】特願２００５−２７８１３１（Ｐ２００５−２７８１３１）
【出願日】平成１７年９月２６日（２００５．９．２６）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願日】平成１７年９月２６日（２００５．９．２６）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
[ Back to top ]