薄膜トランジスタ表示板
【課題】フォトエッチング工程の回数を増加することなく、バックライト光に起因する漏洩電流を抑制できる構造を備えた、薄膜トランジスタ表示板を提供する。
【解決手段】絶縁基板、絶縁基板上に形成されていて、ゲート電極を含むゲート線、前記ゲート線と絶縁されて交差する、ソース電極を含むデータ線、前記ソース電極と前記ゲート線上で対向しているドレイン電極、前記データ線下に形成されていて、前記ドレイン電極下まで延長された突出部を含む半導体を含み、前記半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする。
【解決手段】絶縁基板、絶縁基板上に形成されていて、ゲート電極を含むゲート線、前記ゲート線と絶縁されて交差する、ソース電極を含むデータ線、前記ソース電極と前記ゲート線上で対向しているドレイン電極、前記データ線下に形成されていて、前記ドレイン電極下まで延長された突出部を含む半導体を含み、前記半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ表示板に係り、特に液晶表示装置や有機ＥＬ（ｅｌｅｃｔｒｏ ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などに用いられる薄膜トランジスタ表示板に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ表示板は、液晶表示装置や有機ＥＬ表示装置などで、各画素を独立的に駆動するための回路基板として使用される。
薄膜トランジスタ表示板は、通常、絶縁基板と、その上に形成された、走査信号を伝達するゲート線及び画像信号を伝達するデータ線と、ゲート線及びデータ線と連結されている薄膜トランジスタと、薄膜トランジスタと連結されている画素電極と、ゲート線を覆って絶縁するゲート絶縁膜と、薄膜トランジスタ及びデータ線を覆って絶縁する保護膜などを含んで構成される。
薄膜トランジスタは、ゲート線の一部であるゲート電極、チャンネルを形成する半導体、データ線の一部であるソース電極及びドレイン電極、及びゲート絶縁膜及び保護膜などからなる。
薄膜トランジスタは、ゲート線を通じて伝達される走査信号によって、データ線を通じて伝達される画像信号を画素電極に伝達または遮断するスイッチング素子である。
【０００３】
このような薄膜トランジスタ表示板を製造するためには、複数回のフォトエッチング工程が必要である。
ところが、フォトエッチング工程の回数が多いほど、製造工程が複雑で、製造費用が高い。
したがって、薄膜トランジスタ表示板の製造に必要なフォトエッチング工程の回数を減少させるための努力が行われている。
一方、薄膜トランジスタはターンオフ（ｏｆｆ）された時に電流（漏洩電流）ができるだけ少ないのが好ましい。
しかし、素子そのものの特性や外部の要因によって漏洩電流が発生し、特に、本発明が対象とする液晶表示装置や有機ＥＬ表示装置の場合のように、薄膜トランジスタを構成する半導体層がバックライト光などの光を受ける場合には、光電子の発生によって漏洩電流が大きく増加し、回路の誤動作、即ち、表示装置としての誤表示に至る場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のような問題に対して本発明の目的は、フォトエッチング工程の回数を増加することなく、バックライト光に起因する漏洩電流を抑制できる構造を備えた薄膜トランジスタ表示板を提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決するためになされた本発明の請求項１による、薄膜トランジスタ表示板は、絶縁基板、前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、前記ゲート線と絶縁されて交差する、ソース電極を含むデータ線、前記ソース電極と前記ゲート電極上で対向しているドレイン電極、前記データ線下に形成されていて、前記ドレイン電極下まで延長された突出部を含む半導体を含み、前記半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする。
【０００６】
本発明によれば、前記ドレイン電極は、前記半導体が占有する領域の内部に位置する。
【０００７】
本発明の請求項３によれば、前記半導体の突出部は、前記ゲート電極を含むゲート線が占有する領域の内部に位置する。
【０００８】
本発明によれば、前記画素電極は、前記ドレイン電極と連結されている画素電極をさらに含む。、
【０００９】
本発明によれば、前記画素電極は、前記ドレイン電極に向かってのびた枝部を含み、前記枝部は、前記ドレイン電極と連結されている。
【００１０】
本発明によれば、前記画素電極は、前記枝部を除く部分では前記ゲート線と重畳しない。
【００１１】
本発明によれば、前記画素電極は、前記ドレイン電極の上面及び側面と接触している。
【００１２】
本発明によれば、前記画素電極は、前記半導体とも接触している。
【００１３】
上記の課題を解決するためになされた本発明の請求項９による、薄膜トランジスタ表示板は、絶縁基板、前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、前記ゲート線上に形成されているゲート絶縁膜、前記ゲート絶縁膜上に形成されていて、突出部を含む線状半導体、前記線状半導体上に形成されて前記ゲート線と交差して、ソース電極を含むデータ線、前記線状半導体の突出部上に形成されているドレイン電極、前記データ線及びドレイン電極上に形成されていて、前記ドレイン電極を露出する接触孔が形成されている保護膜、前記保護膜上に形成されていて、前記接触孔を通じて前記ドレイン電極と連結されている画素電極を含み、前記線状半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする。
【００１４】
本発明によれば、前記ドレイン電極は、前記半導体が占有する領域の内部に位置する。
【００１５】
本発明によれば、前記半導体の突出部は、前記ゲート電極を含むゲート線が占有する領域の内部に位置する。
【００１６】
本発明によれば、前記画素電極は、前記ドレイン電極に向かってのびた枝部を含み、前記枝部は、前記ドレイン電極と連結されている。
【００１７】
本発明によれば、前記画素電極は、前記枝部を除く部分では前記ゲート線と重畳しない。
【００１８】
本発明によれば、前記接触孔は、前記ドレイン電極及び前記ドレイン電極周辺の前記半導体を露出する。
【００１９】
本発明によれば、前記画素電極は、前記接触孔を通じて露出している前記ドレイン電極の上面及び側面と接触している。
【００２０】
本発明によれば、前記接触孔を通じて露出している前記半導体とも接触している。
【００２１】
本発明によれば、前記画素電極は、枝部を含み、前記枝部は、前記ドレイン電極及び前記半導体と連結されている。
【００２２】
本発明によれば、前記接触孔を通じて露出している前記半導体の部分のうちの一部だけが前記画素電極で覆われている。
【発明の効果】
【００２３】
本発明によれば、薄膜トランジスタを構成する半導体をゲート金属が覆っているので、バックライト光が半導体を照射することによって発生する漏洩電流を防止することができる。
【００２４】
また、画素電極及びドレイン電極を連結するための接触孔を半導体上に広く形成できるので、画素電極及びドレイン電極の連結を強化することができる。
【発明を実施するための最良の形態】
【００２５】
添付した図面を参照して、本発明の実施例について、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。
しかし、本発明は多様な相違した形態に実現でき、ここで説明する実施例に限定されない。
【００２６】
図面では、各層及び領域を明確に表現するために、厚さを拡大して示した。
明細書全体を通して類似した部分については、同一の図面符号を付けた。
層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“直接の上”にある場合だけでなく、その中間に他の部分がある場合も意味する。
反対に、ある部分が他の部分の“直接の上”にあるとする時、これはその中間に他の部分がない場合を意味する。
【実施例１】
【００２７】
本発明の第１の実施例による液晶表示装置用薄膜トランジスタ表示板について、詳細に説明する。
図１は本発明の第１の実施例による薄膜トランジスタ表示板の配置図であり、図２及び図３は各々図１のＩＩ−ＩＩ線及びＩＩＩ−ＩＩＩ線による断面図である。
【００２８】
図１乃至図３に示すように、本実施例による液晶表示装置用薄膜トランジスタ表示板の層状構造は、絶縁基板１１０上に、複数のゲート電極１２４、及び外部装置との接続のために幅が拡張されている拡張部１２９を含む複数のゲート線１２１が形成されており、ゲート線１２１と電気的に分離されている複数の維持電極線１３１が形成されていて、ゲート線１２１及び維持電極線１３１は、図１において主に横方向に、互いに平行にのびている。
【００２９】
ゲート線１２１及び維持電極線１３１は、各々、物理的性質が異なる二つの膜、即ち下部膜１２１ｐ（以下、１２４ｐ、１２９ｐを含む）、１３１ｐ及びその上の上部膜１２１ｑ（以下、１２４ｑ、１２９ｑを含む）、１３１ｑを含む。
ゲート線の上部膜１２１ｑは、ゲート信号の遅延や電圧の降下を抑制できるように、比抵抗の低い金属、例えばアルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系金属からなる。
これとは異なって、下部膜１２１ｐは、他の物質、特にＩＴＯ及びＩＺＯとの物理的、化学的、電気的接触特性が優れている物質、例えばモリブデン（Ｍｏ）、モリブデン合金、クロム（Ｃｒ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）などからなる。
下部膜１２１ｐ及び上部膜１２１ｑの組合わせの例としては、クロムの下部膜及びアルミニウム−ネオジム（Ｎｄ）合金の上部膜がある。
【００３０】
維持電極線１３１も、ゲート線１２１と同様に、下部膜１３１ｐ及び上部膜１３１ｑを含み、維持電極線１３１は、共通電圧などの予め決められた電圧の印加を外部から受ける。
画素電極１９０及びゲート線１２１の重畳によって発生する保持容量が十分である場合には、維持電極線１３１は省略することができる。
この場合には、後述するストレージキャパシタ用導電体１７７も省略することができる。
【００３１】
ゲート線１２１及び維持電極線１３１の下部膜１２１ｐ、１３１ｐ及び上部膜１２１ｑ、１３１ｑの側面は各々傾いていて、その傾斜角は絶縁基板１１０の表面に対して約３０−８０度である。
【００３２】
ゲート線１２１上には、窒化ケイ素などからなるゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０は、実際には、ゲート線１２１の直接の上及び維持電極線１３１の直接の上を含む絶縁基板１１０上に全面的に形成されている。
【００３３】
ゲート絶縁膜１４０上には、水素化非晶質シリコンなどからなる複数の線状半導体１５１（図示せず）が形成されて、線状半導体１５１は、図１において、後述するデータ線１７１の下に重畳して主に縦方向にのびていて、これから分枝形態にのびてゲート電極１２４を覆う複数の突出部１５４を含む。
また、維持電極線１３１の一部を覆う島型半導体１５７も形成されている。
【００３４】
ここで、線状半導体１５１の突出部１５４は、ゲート電極１２４と重畳して、絶縁基板１１０上の面積のうちでゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成されている。
即ち、ゲート電極１２４を含むゲート線１２１の輪郭線が囲む領域内に線状半導体１５１の突出部１５４が位置する。
したがって、絶縁基板１１０の下から見れば、線状半導体１５１の突出部１５４はゲート電極１２４及びゲート線１２１に遮られて見えない。
【００３５】
突出部１５４を含む線状半導体１５１上及び島型半導体１５７上には、シリサイドまたはｎ型不純物が高濃度にドーピングされているｎ＋水素化非晶質シリコンなどの物質からなる、複数の線状抵抗性接触部材１６１、及び複数の島型抵抗性接触部材１６５、１６７が形成されている。
線状抵抗性接触部材１６１は、さらに突出部１６３を含み、突出部１６３及び島型抵抗性接触部材１６５は対をなして線状半導体１５１の突出部１５４上に位置する。
一方、島型半導体１５７上には、島型抵抗性接触部材１６７が形成されている。
【００３６】
突出部１５４を含む線状半導体１５１、島型半導体１５７、突出部１６３を含む線状抵抗性接触部材１６１、及び島型抵抗性接触部材１６５、１６７の側面も傾いていて、傾斜角は３０〜８０度である。
【００３７】
突出部１６３を含む線状抵抗性接触部材１６１、島型抵抗性接触部材１６５、１６７、及びゲート絶縁膜１４０上には、各々複数の、データ線１７１、複数のドレイン電極１７５、複数のストレージキャパシタ用導電体１７７が形成されている。
【００３８】
データ線１７１は、主に縦方向にのびてゲート線１２１と交差して、データ電圧を伝達する。各データ線１７１は、外部装置との接続のために幅が拡張されている拡張部１７９を含む。
データ線１７１のほとんどは表示領域に位置するが、データ線１７１の拡張部１７９は周辺領域に位置する。
【００３９】
各データ線１７１からドレイン電極１７５に向かって分枝形態にのびた複数の枝がソース電極１７３を構成する。
一対のソース電極１７３及びドレイン電極１７５は、互いに分離されていて、ゲート電極１２４に対して互いに反対側に位置する。
【００４０】
ここで、データ線１７１、そのソース電極１７３、ドレイン電極１７５、及びストレージキャパシタ用導電体１７７は、各々、線状抵抗性接触部材１６１、その突出部１６３、島型抵抗性接触部材１６５、１６７の直接の上面に丁度完全に置かれている。
特に、ドレイン電極１７５は、線状半導体１５１の突出部１５４上に重畳して置かれている島型抵抗性接触部材１６５と実質的に同一の平面形状を有する。
したがって、線状半導体１５１の突出部１５４の輪郭線が囲む領域内にドレイン電極１７５が位置して、絶縁基板１１０の下から見れば、ドレイン電極１７５はゲート電極１２４及びゲート線１２１に遮られて見えない。
【００４１】
ゲート電極１２４、ソース電極１７３、及びドレイン電極１７５は、線状半導体１５１の突出部１５４と共に薄膜トランジスタを構成し、薄膜トランジスタのチャンネルは、線状半導体１５１の突出部１５４のうち、ソース電極１７３及びドレイン電極１７５の間の部分に形成される。
【００４２】
ストレージキャパシタ用導電体１７７は、維持電極線１３１の一部と重畳して、島型半導体１５７及び島型抵抗性接触部材１６７上に形成される。
【００４３】
データ線１７１、そのソース電極１７３、ドレイン電極１７５、ストレージキャパシタ用導電体１７７、及びデータ線１７１の拡張部１７９は、各々、物理的性質が異なる二つの導電膜、即ち下部膜１７１ｐ、１７３ｐ、１７５ｐ、１７７ｐ、１７９ｐ、及びその上の上部膜１７１ｑ、１７３ｑ、１７５ｑ、１７７ｑ、１７９ｑ、を含む。
上部膜１７１ｑ、１７３ｑ、１７５ｑ、１７７ｑ、１７９ｑ、は、信号の遅延や電圧の降下を抑制することができるように、比抵抗の低い金属、例えばアルミニウム系金属、銀系金属、銅系金属などからなり、下部膜１７１ｐ、１７３ｐ、１７５ｐ、１７７ｐ、１７９ｐは、モリブデン、クロム、タンタル、及びチタニウムなどの高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）、またはこれらの合金からなるのが好ましい。
これらの組合わせの好ましい例としては、クロムまたはモリブデン（合金）の下部膜及びアルミニウム（合金）の上部膜があり、ドレイン電極１７５の上部膜１７５ｑ及びデータ線１７１の拡張部１７９の上部膜１７９ｑの一部が除去されて、下部膜１７９ｐ、１７５ｐが露出している。
しかし、データ線１７１、ドレイン電極１７５、及びストレージキャパシタ用導電体１７７は、前記のような多様な物質からなる単一膜により形成することができ、その他にも多様な金属または導電物質から形成することができる。
【００４４】
データ線１７１、そのソース電極１７３、ドレイン電極１７５、ストレージキャパシタ用導電体１７７、データ線１７１の拡張部１７９の下部膜１７１ｐ、１７３ｐ、１７５ｐ、１７７ｐ、１７９ｐ、及び上部膜１７１ｑ、１７３ｑ、１７５ｑ、１７７ｑ、１７９ｑの側面も、ゲート線１２１及び維持電極線１３１と同様に傾いていて、傾斜角は約３０−８０度である。
【００４５】
線状抵抗性接触部材１６１、その突出部１６３、島状抵抗性接触部材１６５、１６７は、各々、その下部に設けた、線状半導体１５１、その突出部１５４、島型半導体１５７、及び、その上部に設けた、データ線１７１、その突出部１７３、ドレイン電極１７５、ストレージキャパシタ用導電体１７７、の間にだけ位置して、接触抵抗を低くする役割を果たす。
線状半導体１５１は、その突出部１５４の、ソース電極１７３及びドレイン電極１７５の間の部分（チャンネル部）をはじめとして、データ線１７１、その突出部１７３、及びドレイン電極１７５のいずれにも覆われずに露出した部分を含む。
一方、島型半導体１５７は、ストレージキャパシタ用導電体１７７の下部にある抵抗性接触部材１６７の下部に位置する。
【００４６】
データ線１７１（突出部１７３を含む）、ドレイン電極１７５、及びストレージキャパシタ用導電体１７７、露出した線状半導体１５１（その突出部１５４を含む）の部分、そして、露出したゲート絶縁膜１４０の部分、の直接の上には、平坦化特性が優れていて感光性のある有機物質、プラズマ化学気相蒸着（ＰＥＣＶＤ；ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で形成されるａ−Ｓｉ：Ｃ：Ｏ、ａ−Ｓｉ：Ｏ：Ｆなどの、誘電定数が４．０以下である低誘電率絶縁物質、または無機物質である窒化ケイ素などからなる保護膜１８０が形成されている。
【００４７】
保護膜１８０には、ドレイン電極１７５、ストレージキャパシタ用導電体１７７、及びデータ線１７１の拡張部１７９の下部膜１７５ｐ、１７７ｐ、１７９ｐを各々露出する複数の接触孔１８５、１８７、１８２が形成されている。
また、保護膜１８０及びゲート絶縁膜１４０には、ゲート線１２１の拡張部１２９の下部膜１２９ｐを露出する複数の接触孔１８１が形成されている。
【００４８】
保護膜１８０上には、複数の画素電極１９０、複数の接触補助部材８１、８２が形成されている。
【００４９】
画素電極１９０は、ＩＴＯまたはＩＺＯなどの透明な導電物質からなる。
【００５０】
画素電極１９０は、接触孔１８５、１８７を通じてドレイン電極１７５及びストレージキャパシタ用導電体１７７と各々物理的、電気的に連結されて、ドレイン電極１７５からデータ電圧の印加を受けて、導電体１７７にデータ電圧を伝達する。
【００５１】
データ電圧の印加を受けた画素電極１９０は、薄膜トランジスタ表示板に対して液晶層を挟んで対置された共通電極基板上に設けられた共通電極（図示せず）が共通電圧の印加を受けると、共通電極と共に電場を生成することによって、二つの電極の間の液晶層（図示せず）の液晶分子を再配列する。
【００５２】
また、液晶層、画素電極１９０及び共通電極はキャパシタ（以下、液晶キャパシタという）を構成し、薄膜トランジスタがターンオフされた後にも印加された電圧を維持するが、電圧維持能力を強化するために、液晶キャパシタと並列に連結された他のキャパシタを構成することもでき、これを‘ストレージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）’という。
ストレージキャパシタは、画素電極１９０及び維持電極線１３１の重畳などによって構成され、画素電極１９０に連結されたストレージキャパシタ用導電体１７７を保護膜１８０の下に位置させて、維持電極線１３１との距離を短縮することによって、保持容量を増加させる。
【００５３】
画素電極１９０は、また、隣接するゲート線１２１及びデータ線１７１と重畳して開口率を高めているが、重畳しないこともある。
【００５４】
接触補助部材８１、８２は、接触孔１８１、１８２を通じてゲート線の拡張部１２９及びデータ線の拡張部１７９に各々連結されている。
接触補助部材８１、８２は、ゲート線１２１及びデータ線１７１の各拡張部１２９、１７９と外部装置との接続性を補完して、これらを保護する役割を果たす。
【００５５】
このような接触補助部材８１、８２も、ＩＴＯまたはＩＺＯなどの透明な導電物質からなる。
【００５６】
以上のように、線状半導体１５１の突出部１５４をゲート電極１２４及びゲート線１２１が占有する領域の内部に位置するように形成すれば、バックライト光がゲート電極１２４及びゲート線１２１によって遮断されて、線状半導体１５１の突出部１５４に到達しない。
したがって、薄膜トランジスタがターンオフされた状態で光電子による漏洩電流が発生するのを防止することができる。
【００５７】
この時、線状半導体１５１の突出部１５４全体がゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置する必要は必ずしもないが、少なくともソース電極１７３を含むデータ線１７１及びドレイン電極１７５の間の部分であるチャンネル部の半導体をはじめとして、ドレイン電極１７５の下部に位置する半導体及びその周辺の半導体は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成するのが好ましい。
即ち、データ線１７１から離れてドレイン電極１７５側に位置する半導体は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成するのが好ましい。
【００５８】
以上図１、図２、及び図３に示した、本実施例による液晶表示装置用薄膜トランジスタ表示板を製造する方法について、図４乃至図１９を参照して詳細に説明する。
【００５９】
図４は、図１乃至図３に示した、本実施例による薄膜トランジスタ表示板を製造する第１段階での薄膜トランジスタ表示板の配置図である。
図５及び図６は各々図４のＶＡ−ＶＡ線及びＶＢ−ＶＢ線による第１段階での断面図である。
図７及び図８は、各々図４のＶＡ−ＶＡ線及びＶＢ−ＶＢ線による、第２段階での断面図である。
図１０及び図１１は、各々図４のＶＡ−ＶＡ線及びＶＢ−ＶＢ線による、第３段階での断面図である。
図９は、第４段階での薄膜トランジスタ表示板の配置図であり、
図１２及び図１３、図１４及び図１５、図１６及び図１７は、各々、図９のＶＩＩＩＡ−ＶＩＩＩＡ線及びＶＩＩＩＢ−ＶＩＩＩＢ線による、第４、第５、第６段階での断面図である。
図１８及び図１９は、各々、図９のＶＩＩＩＡ−ＶＩＩＩＡ線及びＶＩＩＩＢ−ＶＩＩＩＢ線による、第７段階での断面図である。
【００６０】
第１段階では、透明なガラスなどからなる絶縁基板１１０上に、二つの層の金属膜、即ち下部金属膜及び上部金属膜をスパッタリングなどで順次に積層する。
上部金属膜は、Ａｌ−Ｎｄ合金などのアルミニウム系金属からなって、２，５００Å程度の厚さであるのが好ましい。
Ａｌ−Ｎｄスパッタリング標的は２ａｔｍ％のＮｄを含むのが好ましい。
【００６１】
図４、図５、図６に示したように、上部金属膜及び下部金属膜を順次にパターニングして、複数のゲート電極１２４を含むゲート線１２１を形成し、ゲート線１２１と電気的に分離された複数の維持電極線１３１を形成する。
【００６２】
次に第２段階では、図７及び図８に示したように、窒化ケイ素からなるゲート絶縁膜１４０、真性非晶質シリコン層（半導体）１５０、不純物非晶質シリコン層（抵抗性接触層）１６０を連続して積層し、さらに二つの層の金属膜、即ち下部膜１７０ｐ及び上部膜１７０ｑをスパッタリングなどで順次に積層した後、感光膜２１０をコーティングする。
次に第３段階では、フォトマスクを介して感光膜２１０に光を照射した後で現像する。
現像された感光膜の厚さは、図１０及び図１１に示すように、位置によって異なるように形成する。
具体的には、感光膜パターン２１２、２１４のうちで薄膜トランジスタのチャンネル部（Ｃ）、即ちソース電極１７３及びドレイン電極１７５の間に位置する第１部分２１４は、データ線１７１、ソース電極１７３、ドレイン電極１７５、ストレージキャパシタ用導電体１７７、及び拡張部１７９が形成されるべき部分（Ａ）に位置する第２部分より厚さを薄くして、残りの部分（Ｂ）の感光膜は全て除去する。
この時、チャンネル部（Ｃ）に残っている感光膜２１４の厚さと、部分（Ａ）に残っている感光膜２１２の厚さの比は、後述するエッチング工程での工程条件によって異なるべきであり、第１部分２１４の厚さを第２部分２１２の厚さの１／２以下とするのが好ましい。
【００６３】
このように位置によって感光膜の厚さを異ならせる方法は多様であるが、フォトマスクに透明領域及び遮光領域だけでなく半透明領域を形成することがその例である。
半透明領域には、スリットパターン、格子パターン、透過率が中間であるか、または厚さが中間である薄膜が形成される。
スリットパターンを適用する時には、スリットの幅やスリットの間隔がフォトエッチング工程に使用される露光器の分解能より小さいのが好ましい。
他の例としては、リフローが可能な感光膜を適用することができる。
即ち、透明領域及び遮光領域のみが形成されている通常のマスクにリフローが可能な感光膜パターンを形成した後、リフローさせて感光膜が残留しない領域に流れるようにすることによって、薄い部分を形成する。
【００６４】
次の第４〜第６段階では、感光膜パターン２１２、２１４の下部の膜に対するエッチングを順次行う。
この結果第６段階では、上記図１０、図１１において、部分（Ａ）に位置する導電体層（データ金属層）及びその下部の膜はそのまま残っていて、チャンネル部（Ｃ）には真性非晶質シリコン層（半導体）だけが残っていなければならず、残りの部分（Ｂ）ではゲート絶縁膜１４０が露出しなければならない。
【００６５】
第４段階では、図９、図１２、及び図１３に示したように、残りの部分（Ｂ）に露出している導電体層（データ金属層）を除去して、その下部の不純物非晶質シリコン層（抵抗性接触層）１６０を露出させる。
この過程では、乾式エッチング方法または湿式エッチング方法を全て適用することができ、この時、導電体はエッチングされて感光膜２１２、２１４はほとんどエッチングされない条件下で行うのが好ましい。
しかし、乾式エッチング方法の場合、導電体のみがエッチングされて感光膜２１２、２１４はエッチングされない条件を見つけるのが難しいので、感光膜パターン２１２、２１４も共にエッチングされる条件下で行うこともできる。
この場合には、湿式エッチング方法の場合より第１部分２１４の厚さを十分厚くして、この過程で第１部分２１４が完全に除去されて下部の導電体が露出することがないようにする。
【００６６】
このようにすれば、図１２及び図１３に示したように、チャンネル部（Ｃ）及び部分（Ａ）の導電体、即ちデータ線１７１、ソース／ドレイン用導電体１７８、ストレージキャパシタ用導電体１７７、及び拡張部１７９だけが残って、残りの部分（Ｂ）の導電体は全て除去されて、その下部の接触層１６０が露出する。
この時、残った導電体１７８は、ソース電極１７３及びドレイン電極１７５が分離されないで連結されている点が、図１乃至図３と異なる。
【００６７】
次に第５段階では、図１４及び図１５に示したように、残りの部分（Ｂ）の露出した不純物非晶質シリコン層（抵抗性接触層）１６０及びその下部の真性非晶質シリコン層（半導体）１５０を感光膜の第１部分２１４と共に乾式エッチング方法で同時に除去する。
この時、エッチングは、感光膜２１２、２１４、不純物非晶質シリコン層（抵抗性接触層）１６０、及び真性非晶質シリコン層（半導体）１５０が同時にエッチングされてゲート絶縁膜１４０はエッチングされない条件下で行うべきで、特に、感光膜２１２、２１４及び真性非晶質シリコン層（半導体）１５０に対するエッチング比がほぼ同一な条件で行うのが好ましい。
例えば、ＳＦ６及びＨＣｌの混合気体や、ＳＦ６及びＯ２の混合気体を使用すると、ほぼ同一な厚さに二つの膜をエッチングすることができる。
感光膜２１２、２１４及び真性非晶質シリコン層（半導体）１５０に対するエッチング比が同一である場合には、第１部分２１４の厚さは真性非晶質シリコン層（半導体）１５０及び不純物非晶質シリコン層（抵抗性接触層）１６０の厚さの和と同一であるか、それより小さくすべきである。
【００６８】
このようにすれば、図１４及び図１５に示したように、チャンネル部（Ｃ）の第１部分２１４が除去されて、ソース／ドレイン用導電体１７８が露出する。
一方、（Ａ）部分である第２部分２１２もエッチングされるので、厚さが薄くなる。
【００６９】
次に、アッシング（ａｓｈｉｎｇ）を通じてチャンネル部（Ｃ）のソース／ドレイン用導電体１７８の表面に残っている感光膜クズを除去する。
【００７０】
次に第６段階では、図１６及び図１７に示したように、チャンネル部（Ｃ）のソース／ドレイン用導電体１７８及びその下部の抵抗性接触部材１６８をエッチングして除去する。
この時、エッチングは、ソース／ドレイン用導電体１７８及び抵抗性接触部材１６８の両方に対して乾式エッチング方法だけで行うことができ、ソース／ドレイン用導電体１７８に対しては湿式エッチング方法で、抵抗性接触部材１６８に対しては乾式エッチング方法で行うこともできる。
前者の場合、ソース／ドレイン用導電体１７８及び抵抗性接触部材１６８のエッチング選択比が大きい条件下でエッチングを行うのが好ましく、これは、エッチング選択比が大きくない場合には、エッチング終点を見つけるのが難しく、チャンネル部（Ｃ）に残る真性非晶質シリコン層（半導体）の厚さを調節するのが容易でないからである。
湿式エッチング方法及び乾式エッチング方法を交互に行う後者の場合には、湿式エッチングされるソース／ドレイン用導電体１７８の側面はエッチングされるが、乾式エッチングされる抵抗性接触部材１６８はほとんどエッチングされないので、階段形状に形成される。
ソース／ドレイン用導電体１７８及び抵抗性接触部材１６８をエッチングする時に使用するエッチング気体の例としては、ＣＦ４及びＨＣｌの混合気体やＣＦ４及びＯ２の混合気体があり、ＣＦ４及びＯ２を使用すると、均一な厚さに線状半導体１５１の突出部１５４を残すことができる。
この時、図１７に示したように、線状半導体１５１の突出部１５４の一部が除去されて厚さが薄くなることもあり、感光膜パターンの第２部分２１２がエッチングされてその下部の導電体層（データ金属層）が露出することのないように、感光膜パターンが十分厚いのが好ましいのはもちろんである。
【００７１】
このようにすれば、ソース／ドレイン用導電体１７８及び抵抗性接触部材１６８が各々整列して分割され、ソース電極１７３及びドレイン電極１７５、及びその下部の抵抗性接触部材１６３、１６５が完成する。
【００７２】
最後に、部分（Ａ）に残っている感光膜の第２部分２１２を除去する。
しかし、第２部分２１２の除去は、チャンネル部（Ｃ）のソース／ドレイン用導電体１７８を除去した後に、その下の抵抗性接触部材１６８を除去する前に行われることもできる。
【００７３】
前記のように第６段階では、湿式エッチング方法及び乾式エッチング方法を交互に行うか、または乾式エッチング方法のみを行うことができる。
後者の場合には、一種類のエッチング方法のみを適用するので、工程が比較的簡便であるが、適切なエッチング条件を見つけるのが難しい。
反面、前者の場合には、エッチング条件を見つけるのは比較的やさしいが、工程が後者に比べて面倒である。
【００７４】
次に第７段階では、図１８及び図１９に示したように、窒化ケイ素やａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜を化学気相蒸着（ＣＶＤ）法によって成長させたり有機絶縁膜を塗布して、保護膜１８０を形成する。
【００７５】
次に、保護膜１８０をゲート絶縁膜１４０と共にフォトエッチングして、ドレイン電極１７５、ゲート線１２１の拡張部１２９、データ線１７１の拡張部１７９、及びストレージキャパシタ用導電体１７７の各々を露出する接触孔１８５、１８１、１８２、１８７を形成する。
【００７６】
最後に第８段階では、図１乃至図３に示したように、ＩＺＯ層及びＩＴＯ層を蒸着してフォトエッチングして、ドレイン電極１７５及びストレージキャパシタ用導電体１７７に連結される画素電極１９０、ゲート線及びデータ線の拡張部１２９、１７９に各々連結される接触補助部材８１、８２を形成する。
【００７７】
図１、図２、及び図３に示した本発明の第１の実施例では、導電体層（データ金属層）１７０から、ソース電極１７３、拡張部１７９を含むデータ線１７１、ドレイン電極１７５、ストレージキャパシタ用導電体１７７を、その下部の不純物非晶質シリコン層（抵抗性接触層）１６０から、突出部１６３を含む線状抵抗性接触部材１６１、島型抵抗性接触部材１６５、１６７を、及びさらにその下の真性非晶質シリコン層（半導体）１５０から、突出部１５４を含む線状半導体１５１、島型半導体１５７を、全て一つのマスクを利用して形成し、この過程でソース電極１７３及びドレイン電極１７５を、その下の突出部１６３及び島型抵抗性接触部材１６５と共に各々分離することによって、製造工程を単純化することができる。
ところが、このような製造方法を適用する場合、導電体層（データ金属層）１７０から形成された部材１７１、１７３、１７５、１７７、１７９の下部には常に、真性非晶質シリコン層（半導体）１５０から形成された部材１５１、１５４、１５７が位置する。
一般に、真性非晶質シリコン層（半導体）がバックライトなどに曝露される場合、漏洩電流が増加して、薄膜トランジスタの信頼性が低下し、液晶表示装置の表示品質が低下する。
これに対して本実施例では、薄膜トランジスタを構成する真性非晶質シリコン層（半導体）１５１のうちのデータ線から離れてドレイン電極１７５側に位置する部分及びドレイン電極１７５が、ゲート電極１２４を含むゲート線１２１が占有する領域の内部に位置するように配置する。
【実施例２】
【００７８】
次に、本発明の第２の実施例による薄膜トランジスタ表示板について説明する。
図２０は本発明の第２の実施例による薄膜トランジスタ表示板の配置図であり、図２１は図２０の薄膜トランジスタ表示板を製造する時に使用するフォトマスクのパターン図である。
【００７９】
図２０の薄膜トランジスタ表示板の層状構造は、図１乃至図３に示した薄膜トランジスタ表示板（実施例１）と全体的に類似した構造からなる。
【００８０】
即ち、絶縁基板１１０上にゲート線１２１及び維持電極線（図示せず）が形成され、ゲート線１２１及び維持電極線上にゲート絶縁膜１４０が形成されていて、ゲート絶縁膜１４０上に突出部１５４を含む線状半導体１５１（図示せず）、及び不純物非晶質シリコン層（抵抗性接触層）からなる部材１６１、１６３、１６５（図示せず）、などが形成されている。
部材１６３、１６１、１６５上には各々、ソース電極１７３、データ線１７１、及びドレイン電極１７５が形成され、それらの上には、保護膜（図示せず）が形成されている。
保護膜には、ドレイン電極１７５を露出する接触孔１８５が形成され、保護膜上には、接触孔１８５を通じてドレイン電極１７５と連結されている画素電極１９０が形成されている。
【００８１】
この時、図２０の薄膜トランジスタ表示板では、図１乃至図３の薄膜トランジスタ表示板とは異なって、画素電極１９０がドレイン電極１７５に向かってのびた枝部１９１を含み、枝部１９１が接触孔１８５を通じてドレイン電極１７５に連結されている。
枝部１９１を除く画素電極１９０の他の部分は、ゲート電極１２４と重畳しない。
【００８２】
これは、画素電極１９０及びゲート電極１２４の間に形成される寄生静電容量を減少させて、キックバック（ｋｉｃｋ ｂａｃｋ）電圧によるフリッカー（ｆｌｉｃｋｅｒ）現象を防止するためである。
即ち、画素電極１９０及びゲート電極１２４が重畳する面積が広い場合、これらの間に形成される寄生静電容量が大きいので、ゲート電圧がオン電圧からオフ電圧に下がる時に、画素電極電圧も共に下がる現象（キックバック）が著しくなるので、これを防止するためである。
【００８３】
図２１はゲート電極１２４を含むゲート線１２１が形成されている絶縁基板上に、ゲート絶縁膜、真性非晶質シリコン層（半導体層）、不純物非晶質シリコン層（抵抗性接触層）、及び導電体層（データ金属層）を順次に蒸着し、導電体層（データ金属層）上に感光膜を塗布した状態で、導電体層（データ金属層）、不純物非晶質シリコン層（抵抗性接触層）、及び真性非晶質シリコン層（半導体層）を共にパターニングするための感光膜を形成する工程で使用するフォトマスクの遮光パターンを示す図面である。
【００８４】
図２１に示したように、データ線用遮光パターン７１０及びドレイン電極用遮光パターン７５０の間にスリットパターン７５１が配置されている。
ここで、ドレイン電極用遮光パターン７５０及びスリットパターン７５１は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に配置される。
スリットパターン７５１は、上記実施例１の第３段階（図１１）に触れたスリットパターンの第１の具体例であり、これにより、チャンネル部（Ｃ）に残す感光膜２１４の厚さを部分（Ａ）（ソース電極１７３、ドレイン電極１７５に対応する領域）の感光膜２１２の厚さより薄くすることができる。
即ち、本スリットパターン７５１は、本実施例では上記のように、枝部１９１を備えた画素電極１９０（図２０）と組み合わせて説明したが、この組み合わせに必ずしも限定されるものではない。
【実施例３】
【００８５】
さらに、本発明の第３の実施例による薄膜トランジスタ表示板について説明する。
図２２は本発明の第３の実施例による薄膜トランジスタ表示板の配置図であり、図２３は図２２の薄膜トランジスタ表示板を製造する時に使用するフォトマスクのパターン図である。
【００８６】
図２２の薄膜トランジスタ表示板は、図２０に示した薄膜トランジスタ表示板（実施例２）と全体的に類似した構造からなる。
【００８７】
即ち、絶縁基板１１０上にゲート線１２１及び維持電極線（図示せず）が形成され、ゲート線１２１及び維持電極線上にゲート絶縁膜１４０が形成されていて、ゲート絶縁膜１４０上に突出部１５４を含む真性非晶質シリコン層（半導体）及び不純物非晶質シリコン層（抵抗性接触層、図示せず）が形成されている。
不純物非晶質シリコン層（抵抗性接触層）上には、データ線１７１及びドレイン電極１７５が形成され、データ線１７１及びドレイン電極１７５上には、保護膜（図示せず）が形成されている。
保護膜には、ドレイン電極１７５を露出する接触孔１８５が形成され、保護膜上には、接触孔１８５を通じてドレイン電極１７５に連結されている画素電極１９０が形成されている。
【００８８】
この時、図２２の薄膜トランジスタ表示板では、図２０の薄膜トランジスタ表示板とは異なって、データ線１７１が突出したソース電極（図２０の１７３）を含まず、代りにドレイン電極１７５が突出部を含んで、データ線１７１と対向する幅を増加させている。
これにより、薄膜トランジスタのチャンネルの幅を十分に確保する。
【００８９】
図２３はゲート電極１２４を含むゲート線１２１が形成されている絶縁基板上に、ゲート絶縁膜、真性非晶質シリコン層（半導体層）、不純物非晶質シリコン層（抵抗性接触層）、及び導電体層（データ金属層）を順次に蒸着し、導電体層（データ金属層）上に感光膜を塗布した状態で、導電体層（データ金属層）、不純物非晶質シリコン層（抵抗性接触層）、及び真性非晶質シリコン層（半導体層）を共にパターニングするための感光膜を形成する工程で使用するフォトマスクの遮光パターンを示す図面である。
【００９０】
図２３に示したように、データ線用遮光パターン７１０及びドレイン電極用遮光パターン７５０の間にスリットパターン７５１が配置されている。
ここで、ドレイン電極用遮光パターン７５０及びスリットパターン７５１は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に配置される。
図２３のスリットパターン７５１は、上記実施例１の第３段階（図１１）に触れたスリットパターンの第２の具体例であり、これにより、チャンネル部（Ｃ）に残す感光膜２１４の厚さを部分（Ａ）（ソース電極１７３、ドレイン電極１７５に対応する領域）の感光膜２１２の厚さより薄くすることができる。
即ち、本スリットパターン７５１は、本実施例でも上記のように、枝部１９１を備えた画素電極１９０（図２２）と組み合わせて説明したが、この組み合わせに必ずしも限定されるものではない。
【実施例４】
【００９１】
さらに、本発明の第４の実施例による薄膜トランジスタ表示板について説明する。
図２４は本発明の第４の実施例による薄膜トランジスタ表示板の配置図であり、図２５は図２４のＸＶＩＩＩ−ＸＶＩＩＩ線による断面図である。
【００９２】
図２４及び図２５に示した薄膜トランジスタ表示板の層状構造は、図１乃至図３に示した薄膜トランジスタ表示板（実施例１）と全体的に類似した構造からなる。
【００９３】
即ち、絶縁基板１１０上にゲート電極１２４を含むゲート線１２１及び維持電極線（図示せず）が形成され、ゲート線１２１及び維持電極線上にゲート絶縁膜１４０が形成されていて、ゲート絶縁膜１４０上に突出部１５４を含む線状半導体１５１（図示せず）及び島型抵抗性接触部材１６５が形成されている。
島型抵抗性接触部材１６５上には、ソース電極１７３ａ、１７３ｂを含むデータ線１７１及びドレイン電極１７５が形成されていて、データ線１７１及びドレイン電極１７５上には、保護膜１８０が形成されている。
保護膜１８０には、ドレイン電極１７５を露出する接触孔１８５が形成され、保護膜１８０上には、接触孔１８５を通じてドレイン電極１７５と連結されている画素電極１９０が形成されている。
【００９４】
この時、図２４及び図２５の薄膜トランジスタ表示板では、図１乃至図３の薄膜トランジスタ表示板とは異なって、画素電極１９０がドレイン電極１７５に向かってのびた枝部１９１を含み、枝部１９１が接触孔１８５を通じてドレイン電極１７５に連結されている。
これは、画素電極１９０及びゲート電極１２４の間に形成される寄生静電容量を減少させて、キックバック（ｋｉｃｋ ｂａｃｋ）電圧によるフリッカー（ｆｌｉｃｋｅｒ）現象を防止するためである。
また、ソース電極１７３ａ、１７３ｂが二股状にのびていて、二つのソース電極１７３ａ、１７３ｂの間にドレイン電極１７５が配置されていて、ドレイン電極１７５は長細い棒形状に形成されている。
【００９５】
線状半導体１５１の突出部１５４は、ソース電極１７３ａ、１７３ｂ及びドレイン電極１７５の外側にも拡張されている。
したがって、ドレイン電極１７５周辺に余裕の面積がある。
【００９６】
接触孔１８５は、ドレイン電極１７５の両端のうちのデータ線１７１から遠い側を露出し、さらに、ドレイン電極１７５周辺の、線状半導体１５１の突出部１５４の一部を露出している。
したがって、画素電極１９０の枝部１９１は、ドレイン電極１７５の上面はもちろん、側面とも接触するだけでなく、露出した、線状半導体１５１の突出部１５４とも接触している。
【００９７】
このように、画素電極１９０の枝部１９１がドレイン電極１７５の上面はもちろん、側面とも接触していると、画素電極１９０及びドレイン電極１７５の間の電気的接続を強化することができる。
その際、接触孔１８５をドレイン電極１７５だけでなく、ドレイン電極１７５周辺まで共に露出するように形成しなければならないが、ドレイン電極１７５が真性非晶質シリコン層（半導体）に囲まれているので、接触孔１８５が露出する領域をドレイン電極と真性非晶質シリコン層（半導体）上に制限することができる。
真性非晶質シリコン層（半導体）は、絶縁物質からなる保護膜１８０とのエッチング選択性を十分に高くすることができるので、接触孔１８５の形成のために保護膜１８０をエッチングする時に、エッチング遮断層として作用させ、その下部のゲート絶縁膜１４０が損傷するのを防止することができる。
【００９８】
ここで、線状半導体１５１の突出部１５４は、前記実施例１〜３と同様に、ゲート電極１２４と重畳して、絶縁基板１１０上の面積のうちでゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成されている。
即ち、ゲート電極１２４を含むゲート線１２１の輪郭線が囲む領域内に線状半導体１５１の突出部１５４が位置する。
したがって、絶縁基板１１０の下から見れば、線状半導体１５１の突出部１５４はゲート電極１２４及びゲート線１２１に遮られて見えない。
【００９９】
この時、線状半導体１５１の突出部１５４全体がゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置する必要は必ずしもないが、少なくともソース電極１７３ａ、１７３ｂを含むデータ線１７１及びドレイン電極１７５の間の部分であるチャンネル部の真性非晶質シリコン層（半導体）をはじめとして、ドレイン電極１７５の下部に位置する真性非晶質シリコン層（半導体）及びその周辺の真性非晶質シリコン層（半導体）は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成するのが好ましい。
即ち、データ線１７１から離れてドレイン電極１７５側に位置する真性非晶質シリコン層（半導体）は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成するのが好ましい。
【０１００】
以上で、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も、本発明の権利範囲に属する。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施例による薄膜トランジスタ表示板の配置図である。
【図２】図１のＩＩ−ＩＩ線による断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線による断面図である。
【図４】第１の実施例による薄膜トランジスタ表示板を製造する第１段階での薄膜トランジスタ表示板の配置図である。
【図５】図４のＶＡ−ＶＡ線による断面図である。
【図６】図４のＶＢ−ＶＢ線による断面図である。
【図７】図４のＶＡ−ＶＡ線による第２段階での断面図である。
【図８】図４のＶＢ−ＶＢ線による第２段階での断面図である。
【図９】第４段階での薄膜トランジスタ表示板の配置図である。
【図１０】図４のＶＡ−ＶＡ線による第３段階での断面図である。
【図１１】図４のＶＢ−ＶＢ線による第３段階での断面図である。
【図１２】図９のＶＩＩＩＡ−ＶＩＩＩＡ線による第４段階での断面図である。
【図１３】図９のＶＩＩＩＢ−ＶＩＩＩＢ線による第４段階での断面図である。
【図１４】図９のＶＩＩＩＡ−ＶＩＩＩＡ線による第５段階での断面図である。
【図１５】図９のＶＩＩＩＢ−ＶＩＩＩＢ線による第５段階での断面図である。
【図１６】図９のＶＩＩＩＡ−ＶＩＩＩＡ線による第６段階での断面図である。
【図１７】図９のＶＩＩＩＢ−ＶＩＩＩＢ線による第６段階での断面図である。
【図１８】図９のＶＩＩＩＡ−ＶＩＩＩＡ線による第７段階での断面図である。
【図１９】図９のＶＩＩＩＡ−ＶＩＩＩＡ線による第７段階での断面図である。
【図２０】本発明の第２の実施例による薄膜トランジスタ表示板の配置図である。
【図２１】図２０の薄膜トランジスタ表示板を製造する時に使用するフォトマスクのパターン図である。
【図２２】本発明の第３の実施例による薄膜トランジスタ表示板の配置図である。
【図２３】図２２の薄膜トランジスタ表示板を製造する時に使用するフォトマスクのパターン図である。
【図２４】本発明の第４の実施例による薄膜トランジスタ表示板の配置図である。
【図２５】図２４のＸＶＩＩＩ−ＸＶＩＩＩ線による断面図である。
【符号の説明】
【０１０２】
８１、８２ 接触補助部材
１１０ 絶縁基板
１２１ ゲート線
１２１ｐ、１２４ｐ、１３１ｐ 下部膜
１２１ｑ、１２４ｑ、１３１ｑ 上部膜
１２４ ゲート電極
１２９ 拡張部
１３１ 維持電極線
１４０ ゲート絶縁膜
１５０ 真性非晶質シリコン層（半導体）
１５１ 線状半導体
１５４ 突出部
１５７ 島型半導体
１６０ 不純物非晶質シリコン層（抵抗性接触層）
１６１ 線状抵抗性接触部材
１６３ 突出部
１６５、１６７ 島型抵抗性接触部材
１６８ （ソース／ドレイン用導電体の下の）抵抗性接触部材
１７０ 導電体層（データ金属層）
１７０ｐ、１７１ｐ、１７３ｐ、１７５ｐ、１７７ｐ、１７９ｐ 上部膜
１７０ｑ、１７１ｑ、１７３ｑ、１７５ｑ、１７７ｑ、１７９ｑ 下部膜
１７１ データ線
１７３、１７３ａ、１７３ｂ ソース電極
１７５ ドレイン電極
１７７ ストレージキャパシタ用導電体
１７８ ソース／ドレイン用導電体
１７９ 拡張部
１８０ 保護膜
１８１、１８２、１８５、１８７ 接触孔
１９０ 画素電極
１９１ （画素電極の）枝部
２１０ 感光膜
２１２、２１４ 感光膜パターン（第１部分、第２部分）
【技術分野】
【０００１】
本発明は薄膜トランジスタ表示板に係り、特に液晶表示装置や有機ＥＬ（ｅｌｅｃｔｒｏ ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などに用いられる薄膜トランジスタ表示板に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ表示板は、液晶表示装置や有機ＥＬ表示装置などで、各画素を独立的に駆動するための回路基板として使用される。
薄膜トランジスタ表示板は、通常、絶縁基板と、その上に形成された、走査信号を伝達するゲート線及び画像信号を伝達するデータ線と、ゲート線及びデータ線と連結されている薄膜トランジスタと、薄膜トランジスタと連結されている画素電極と、ゲート線を覆って絶縁するゲート絶縁膜と、薄膜トランジスタ及びデータ線を覆って絶縁する保護膜などを含んで構成される。
薄膜トランジスタは、ゲート線の一部であるゲート電極、チャンネルを形成する半導体、データ線の一部であるソース電極及びドレイン電極、及びゲート絶縁膜及び保護膜などからなる。
薄膜トランジスタは、ゲート線を通じて伝達される走査信号によって、データ線を通じて伝達される画像信号を画素電極に伝達または遮断するスイッチング素子である。
【０００３】
このような薄膜トランジスタ表示板を製造するためには、複数回のフォトエッチング工程が必要である。
ところが、フォトエッチング工程の回数が多いほど、製造工程が複雑で、製造費用が高い。
したがって、薄膜トランジスタ表示板の製造に必要なフォトエッチング工程の回数を減少させるための努力が行われている。
一方、薄膜トランジスタはターンオフ（ｏｆｆ）された時に電流（漏洩電流）ができるだけ少ないのが好ましい。
しかし、素子そのものの特性や外部の要因によって漏洩電流が発生し、特に、本発明が対象とする液晶表示装置や有機ＥＬ表示装置の場合のように、薄膜トランジスタを構成する半導体層がバックライト光などの光を受ける場合には、光電子の発生によって漏洩電流が大きく増加し、回路の誤動作、即ち、表示装置としての誤表示に至る場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のような問題に対して本発明の目的は、フォトエッチング工程の回数を増加することなく、バックライト光に起因する漏洩電流を抑制できる構造を備えた薄膜トランジスタ表示板を提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決するためになされた本発明の請求項１による、薄膜トランジスタ表示板は、絶縁基板、前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、前記ゲート線と絶縁されて交差する、ソース電極を含むデータ線、前記ソース電極と前記ゲート電極上で対向しているドレイン電極、前記データ線下に形成されていて、前記ドレイン電極下まで延長された突出部を含む半導体を含み、前記半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする。
【０００６】
本発明によれば、前記ドレイン電極は、前記半導体が占有する領域の内部に位置する。
【０００７】
本発明の請求項３によれば、前記半導体の突出部は、前記ゲート電極を含むゲート線が占有する領域の内部に位置する。
【０００８】
本発明によれば、前記画素電極は、前記ドレイン電極と連結されている画素電極をさらに含む。、
【０００９】
本発明によれば、前記画素電極は、前記ドレイン電極に向かってのびた枝部を含み、前記枝部は、前記ドレイン電極と連結されている。
【００１０】
本発明によれば、前記画素電極は、前記枝部を除く部分では前記ゲート線と重畳しない。
【００１１】
本発明によれば、前記画素電極は、前記ドレイン電極の上面及び側面と接触している。
【００１２】
本発明によれば、前記画素電極は、前記半導体とも接触している。
【００１３】
上記の課題を解決するためになされた本発明の請求項９による、薄膜トランジスタ表示板は、絶縁基板、前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、前記ゲート線上に形成されているゲート絶縁膜、前記ゲート絶縁膜上に形成されていて、突出部を含む線状半導体、前記線状半導体上に形成されて前記ゲート線と交差して、ソース電極を含むデータ線、前記線状半導体の突出部上に形成されているドレイン電極、前記データ線及びドレイン電極上に形成されていて、前記ドレイン電極を露出する接触孔が形成されている保護膜、前記保護膜上に形成されていて、前記接触孔を通じて前記ドレイン電極と連結されている画素電極を含み、前記線状半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする。
【００１４】
本発明によれば、前記ドレイン電極は、前記半導体が占有する領域の内部に位置する。
【００１５】
本発明によれば、前記半導体の突出部は、前記ゲート電極を含むゲート線が占有する領域の内部に位置する。
【００１６】
本発明によれば、前記画素電極は、前記ドレイン電極に向かってのびた枝部を含み、前記枝部は、前記ドレイン電極と連結されている。
【００１７】
本発明によれば、前記画素電極は、前記枝部を除く部分では前記ゲート線と重畳しない。
【００１８】
本発明によれば、前記接触孔は、前記ドレイン電極及び前記ドレイン電極周辺の前記半導体を露出する。
【００１９】
本発明によれば、前記画素電極は、前記接触孔を通じて露出している前記ドレイン電極の上面及び側面と接触している。
【００２０】
本発明によれば、前記接触孔を通じて露出している前記半導体とも接触している。
【００２１】
本発明によれば、前記画素電極は、枝部を含み、前記枝部は、前記ドレイン電極及び前記半導体と連結されている。
【００２２】
本発明によれば、前記接触孔を通じて露出している前記半導体の部分のうちの一部だけが前記画素電極で覆われている。
【発明の効果】
【００２３】
本発明によれば、薄膜トランジスタを構成する半導体をゲート金属が覆っているので、バックライト光が半導体を照射することによって発生する漏洩電流を防止することができる。
【００２４】
また、画素電極及びドレイン電極を連結するための接触孔を半導体上に広く形成できるので、画素電極及びドレイン電極の連結を強化することができる。
【発明を実施するための最良の形態】
【００２５】
添付した図面を参照して、本発明の実施例について、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。
しかし、本発明は多様な相違した形態に実現でき、ここで説明する実施例に限定されない。
【００２６】
図面では、各層及び領域を明確に表現するために、厚さを拡大して示した。
明細書全体を通して類似した部分については、同一の図面符号を付けた。
層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“直接の上”にある場合だけでなく、その中間に他の部分がある場合も意味する。
反対に、ある部分が他の部分の“直接の上”にあるとする時、これはその中間に他の部分がない場合を意味する。
【実施例１】
【００２７】
本発明の第１の実施例による液晶表示装置用薄膜トランジスタ表示板について、詳細に説明する。
図１は本発明の第１の実施例による薄膜トランジスタ表示板の配置図であり、図２及び図３は各々図１のＩＩ−ＩＩ線及びＩＩＩ−ＩＩＩ線による断面図である。
【００２８】
図１乃至図３に示すように、本実施例による液晶表示装置用薄膜トランジスタ表示板の層状構造は、絶縁基板１１０上に、複数のゲート電極１２４、及び外部装置との接続のために幅が拡張されている拡張部１２９を含む複数のゲート線１２１が形成されており、ゲート線１２１と電気的に分離されている複数の維持電極線１３１が形成されていて、ゲート線１２１及び維持電極線１３１は、図１において主に横方向に、互いに平行にのびている。
【００２９】
ゲート線１２１及び維持電極線１３１は、各々、物理的性質が異なる二つの膜、即ち下部膜１２１ｐ（以下、１２４ｐ、１２９ｐを含む）、１３１ｐ及びその上の上部膜１２１ｑ（以下、１２４ｑ、１２９ｑを含む）、１３１ｑを含む。
ゲート線の上部膜１２１ｑは、ゲート信号の遅延や電圧の降下を抑制できるように、比抵抗の低い金属、例えばアルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系金属からなる。
これとは異なって、下部膜１２１ｐは、他の物質、特にＩＴＯ及びＩＺＯとの物理的、化学的、電気的接触特性が優れている物質、例えばモリブデン（Ｍｏ）、モリブデン合金、クロム（Ｃｒ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）などからなる。
下部膜１２１ｐ及び上部膜１２１ｑの組合わせの例としては、クロムの下部膜及びアルミニウム−ネオジム（Ｎｄ）合金の上部膜がある。
【００３０】
維持電極線１３１も、ゲート線１２１と同様に、下部膜１３１ｐ及び上部膜１３１ｑを含み、維持電極線１３１は、共通電圧などの予め決められた電圧の印加を外部から受ける。
画素電極１９０及びゲート線１２１の重畳によって発生する保持容量が十分である場合には、維持電極線１３１は省略することができる。
この場合には、後述するストレージキャパシタ用導電体１７７も省略することができる。
【００３１】
ゲート線１２１及び維持電極線１３１の下部膜１２１ｐ、１３１ｐ及び上部膜１２１ｑ、１３１ｑの側面は各々傾いていて、その傾斜角は絶縁基板１１０の表面に対して約３０−８０度である。
【００３２】
ゲート線１２１上には、窒化ケイ素などからなるゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０は、実際には、ゲート線１２１の直接の上及び維持電極線１３１の直接の上を含む絶縁基板１１０上に全面的に形成されている。
【００３３】
ゲート絶縁膜１４０上には、水素化非晶質シリコンなどからなる複数の線状半導体１５１（図示せず）が形成されて、線状半導体１５１は、図１において、後述するデータ線１７１の下に重畳して主に縦方向にのびていて、これから分枝形態にのびてゲート電極１２４を覆う複数の突出部１５４を含む。
また、維持電極線１３１の一部を覆う島型半導体１５７も形成されている。
【００３４】
ここで、線状半導体１５１の突出部１５４は、ゲート電極１２４と重畳して、絶縁基板１１０上の面積のうちでゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成されている。
即ち、ゲート電極１２４を含むゲート線１２１の輪郭線が囲む領域内に線状半導体１５１の突出部１５４が位置する。
したがって、絶縁基板１１０の下から見れば、線状半導体１５１の突出部１５４はゲート電極１２４及びゲート線１２１に遮られて見えない。
【００３５】
突出部１５４を含む線状半導体１５１上及び島型半導体１５７上には、シリサイドまたはｎ型不純物が高濃度にドーピングされているｎ＋水素化非晶質シリコンなどの物質からなる、複数の線状抵抗性接触部材１６１、及び複数の島型抵抗性接触部材１６５、１６７が形成されている。
線状抵抗性接触部材１６１は、さらに突出部１６３を含み、突出部１６３及び島型抵抗性接触部材１６５は対をなして線状半導体１５１の突出部１５４上に位置する。
一方、島型半導体１５７上には、島型抵抗性接触部材１６７が形成されている。
【００３６】
突出部１５４を含む線状半導体１５１、島型半導体１５７、突出部１６３を含む線状抵抗性接触部材１６１、及び島型抵抗性接触部材１６５、１６７の側面も傾いていて、傾斜角は３０〜８０度である。
【００３７】
突出部１６３を含む線状抵抗性接触部材１６１、島型抵抗性接触部材１６５、１６７、及びゲート絶縁膜１４０上には、各々複数の、データ線１７１、複数のドレイン電極１７５、複数のストレージキャパシタ用導電体１７７が形成されている。
【００３８】
データ線１７１は、主に縦方向にのびてゲート線１２１と交差して、データ電圧を伝達する。各データ線１７１は、外部装置との接続のために幅が拡張されている拡張部１７９を含む。
データ線１７１のほとんどは表示領域に位置するが、データ線１７１の拡張部１７９は周辺領域に位置する。
【００３９】
各データ線１７１からドレイン電極１７５に向かって分枝形態にのびた複数の枝がソース電極１７３を構成する。
一対のソース電極１７３及びドレイン電極１７５は、互いに分離されていて、ゲート電極１２４に対して互いに反対側に位置する。
【００４０】
ここで、データ線１７１、そのソース電極１７３、ドレイン電極１７５、及びストレージキャパシタ用導電体１７７は、各々、線状抵抗性接触部材１６１、その突出部１６３、島型抵抗性接触部材１６５、１６７の直接の上面に丁度完全に置かれている。
特に、ドレイン電極１７５は、線状半導体１５１の突出部１５４上に重畳して置かれている島型抵抗性接触部材１６５と実質的に同一の平面形状を有する。
したがって、線状半導体１５１の突出部１５４の輪郭線が囲む領域内にドレイン電極１７５が位置して、絶縁基板１１０の下から見れば、ドレイン電極１７５はゲート電極１２４及びゲート線１２１に遮られて見えない。
【００４１】
ゲート電極１２４、ソース電極１７３、及びドレイン電極１７５は、線状半導体１５１の突出部１５４と共に薄膜トランジスタを構成し、薄膜トランジスタのチャンネルは、線状半導体１５１の突出部１５４のうち、ソース電極１７３及びドレイン電極１７５の間の部分に形成される。
【００４２】
ストレージキャパシタ用導電体１７７は、維持電極線１３１の一部と重畳して、島型半導体１５７及び島型抵抗性接触部材１６７上に形成される。
【００４３】
データ線１７１、そのソース電極１７３、ドレイン電極１７５、ストレージキャパシタ用導電体１７７、及びデータ線１７１の拡張部１７９は、各々、物理的性質が異なる二つの導電膜、即ち下部膜１７１ｐ、１７３ｐ、１７５ｐ、１７７ｐ、１７９ｐ、及びその上の上部膜１７１ｑ、１７３ｑ、１７５ｑ、１７７ｑ、１７９ｑ、を含む。
上部膜１７１ｑ、１７３ｑ、１７５ｑ、１７７ｑ、１７９ｑ、は、信号の遅延や電圧の降下を抑制することができるように、比抵抗の低い金属、例えばアルミニウム系金属、銀系金属、銅系金属などからなり、下部膜１７１ｐ、１７３ｐ、１７５ｐ、１７７ｐ、１７９ｐは、モリブデン、クロム、タンタル、及びチタニウムなどの高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）、またはこれらの合金からなるのが好ましい。
これらの組合わせの好ましい例としては、クロムまたはモリブデン（合金）の下部膜及びアルミニウム（合金）の上部膜があり、ドレイン電極１７５の上部膜１７５ｑ及びデータ線１７１の拡張部１７９の上部膜１７９ｑの一部が除去されて、下部膜１７９ｐ、１７５ｐが露出している。
しかし、データ線１７１、ドレイン電極１７５、及びストレージキャパシタ用導電体１７７は、前記のような多様な物質からなる単一膜により形成することができ、その他にも多様な金属または導電物質から形成することができる。
【００４４】
データ線１７１、そのソース電極１７３、ドレイン電極１７５、ストレージキャパシタ用導電体１７７、データ線１７１の拡張部１７９の下部膜１７１ｐ、１７３ｐ、１７５ｐ、１７７ｐ、１７９ｐ、及び上部膜１７１ｑ、１７３ｑ、１７５ｑ、１７７ｑ、１７９ｑの側面も、ゲート線１２１及び維持電極線１３１と同様に傾いていて、傾斜角は約３０−８０度である。
【００４５】
線状抵抗性接触部材１６１、その突出部１６３、島状抵抗性接触部材１６５、１６７は、各々、その下部に設けた、線状半導体１５１、その突出部１５４、島型半導体１５７、及び、その上部に設けた、データ線１７１、その突出部１７３、ドレイン電極１７５、ストレージキャパシタ用導電体１７７、の間にだけ位置して、接触抵抗を低くする役割を果たす。
線状半導体１５１は、その突出部１５４の、ソース電極１７３及びドレイン電極１７５の間の部分（チャンネル部）をはじめとして、データ線１７１、その突出部１７３、及びドレイン電極１７５のいずれにも覆われずに露出した部分を含む。
一方、島型半導体１５７は、ストレージキャパシタ用導電体１７７の下部にある抵抗性接触部材１６７の下部に位置する。
【００４６】
データ線１７１（突出部１７３を含む）、ドレイン電極１７５、及びストレージキャパシタ用導電体１７７、露出した線状半導体１５１（その突出部１５４を含む）の部分、そして、露出したゲート絶縁膜１４０の部分、の直接の上には、平坦化特性が優れていて感光性のある有機物質、プラズマ化学気相蒸着（ＰＥＣＶＤ；ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で形成されるａ−Ｓｉ：Ｃ：Ｏ、ａ−Ｓｉ：Ｏ：Ｆなどの、誘電定数が４．０以下である低誘電率絶縁物質、または無機物質である窒化ケイ素などからなる保護膜１８０が形成されている。
【００４７】
保護膜１８０には、ドレイン電極１７５、ストレージキャパシタ用導電体１７７、及びデータ線１７１の拡張部１７９の下部膜１７５ｐ、１７７ｐ、１７９ｐを各々露出する複数の接触孔１８５、１８７、１８２が形成されている。
また、保護膜１８０及びゲート絶縁膜１４０には、ゲート線１２１の拡張部１２９の下部膜１２９ｐを露出する複数の接触孔１８１が形成されている。
【００４８】
保護膜１８０上には、複数の画素電極１９０、複数の接触補助部材８１、８２が形成されている。
【００４９】
画素電極１９０は、ＩＴＯまたはＩＺＯなどの透明な導電物質からなる。
【００５０】
画素電極１９０は、接触孔１８５、１８７を通じてドレイン電極１７５及びストレージキャパシタ用導電体１７７と各々物理的、電気的に連結されて、ドレイン電極１７５からデータ電圧の印加を受けて、導電体１７７にデータ電圧を伝達する。
【００５１】
データ電圧の印加を受けた画素電極１９０は、薄膜トランジスタ表示板に対して液晶層を挟んで対置された共通電極基板上に設けられた共通電極（図示せず）が共通電圧の印加を受けると、共通電極と共に電場を生成することによって、二つの電極の間の液晶層（図示せず）の液晶分子を再配列する。
【００５２】
また、液晶層、画素電極１９０及び共通電極はキャパシタ（以下、液晶キャパシタという）を構成し、薄膜トランジスタがターンオフされた後にも印加された電圧を維持するが、電圧維持能力を強化するために、液晶キャパシタと並列に連結された他のキャパシタを構成することもでき、これを‘ストレージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）’という。
ストレージキャパシタは、画素電極１９０及び維持電極線１３１の重畳などによって構成され、画素電極１９０に連結されたストレージキャパシタ用導電体１７７を保護膜１８０の下に位置させて、維持電極線１３１との距離を短縮することによって、保持容量を増加させる。
【００５３】
画素電極１９０は、また、隣接するゲート線１２１及びデータ線１７１と重畳して開口率を高めているが、重畳しないこともある。
【００５４】
接触補助部材８１、８２は、接触孔１８１、１８２を通じてゲート線の拡張部１２９及びデータ線の拡張部１７９に各々連結されている。
接触補助部材８１、８２は、ゲート線１２１及びデータ線１７１の各拡張部１２９、１７９と外部装置との接続性を補完して、これらを保護する役割を果たす。
【００５５】
このような接触補助部材８１、８２も、ＩＴＯまたはＩＺＯなどの透明な導電物質からなる。
【００５６】
以上のように、線状半導体１５１の突出部１５４をゲート電極１２４及びゲート線１２１が占有する領域の内部に位置するように形成すれば、バックライト光がゲート電極１２４及びゲート線１２１によって遮断されて、線状半導体１５１の突出部１５４に到達しない。
したがって、薄膜トランジスタがターンオフされた状態で光電子による漏洩電流が発生するのを防止することができる。
【００５７】
この時、線状半導体１５１の突出部１５４全体がゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置する必要は必ずしもないが、少なくともソース電極１７３を含むデータ線１７１及びドレイン電極１７５の間の部分であるチャンネル部の半導体をはじめとして、ドレイン電極１７５の下部に位置する半導体及びその周辺の半導体は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成するのが好ましい。
即ち、データ線１７１から離れてドレイン電極１７５側に位置する半導体は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成するのが好ましい。
【００５８】
以上図１、図２、及び図３に示した、本実施例による液晶表示装置用薄膜トランジスタ表示板を製造する方法について、図４乃至図１９を参照して詳細に説明する。
【００５９】
図４は、図１乃至図３に示した、本実施例による薄膜トランジスタ表示板を製造する第１段階での薄膜トランジスタ表示板の配置図である。
図５及び図６は各々図４のＶＡ−ＶＡ線及びＶＢ−ＶＢ線による第１段階での断面図である。
図７及び図８は、各々図４のＶＡ−ＶＡ線及びＶＢ−ＶＢ線による、第２段階での断面図である。
図１０及び図１１は、各々図４のＶＡ−ＶＡ線及びＶＢ−ＶＢ線による、第３段階での断面図である。
図９は、第４段階での薄膜トランジスタ表示板の配置図であり、
図１２及び図１３、図１４及び図１５、図１６及び図１７は、各々、図９のＶＩＩＩＡ−ＶＩＩＩＡ線及びＶＩＩＩＢ−ＶＩＩＩＢ線による、第４、第５、第６段階での断面図である。
図１８及び図１９は、各々、図９のＶＩＩＩＡ−ＶＩＩＩＡ線及びＶＩＩＩＢ−ＶＩＩＩＢ線による、第７段階での断面図である。
【００６０】
第１段階では、透明なガラスなどからなる絶縁基板１１０上に、二つの層の金属膜、即ち下部金属膜及び上部金属膜をスパッタリングなどで順次に積層する。
上部金属膜は、Ａｌ−Ｎｄ合金などのアルミニウム系金属からなって、２，５００Å程度の厚さであるのが好ましい。
Ａｌ−Ｎｄスパッタリング標的は２ａｔｍ％のＮｄを含むのが好ましい。
【００６１】
図４、図５、図６に示したように、上部金属膜及び下部金属膜を順次にパターニングして、複数のゲート電極１２４を含むゲート線１２１を形成し、ゲート線１２１と電気的に分離された複数の維持電極線１３１を形成する。
【００６２】
次に第２段階では、図７及び図８に示したように、窒化ケイ素からなるゲート絶縁膜１４０、真性非晶質シリコン層（半導体）１５０、不純物非晶質シリコン層（抵抗性接触層）１６０を連続して積層し、さらに二つの層の金属膜、即ち下部膜１７０ｐ及び上部膜１７０ｑをスパッタリングなどで順次に積層した後、感光膜２１０をコーティングする。
次に第３段階では、フォトマスクを介して感光膜２１０に光を照射した後で現像する。
現像された感光膜の厚さは、図１０及び図１１に示すように、位置によって異なるように形成する。
具体的には、感光膜パターン２１２、２１４のうちで薄膜トランジスタのチャンネル部（Ｃ）、即ちソース電極１７３及びドレイン電極１７５の間に位置する第１部分２１４は、データ線１７１、ソース電極１７３、ドレイン電極１７５、ストレージキャパシタ用導電体１７７、及び拡張部１７９が形成されるべき部分（Ａ）に位置する第２部分より厚さを薄くして、残りの部分（Ｂ）の感光膜は全て除去する。
この時、チャンネル部（Ｃ）に残っている感光膜２１４の厚さと、部分（Ａ）に残っている感光膜２１２の厚さの比は、後述するエッチング工程での工程条件によって異なるべきであり、第１部分２１４の厚さを第２部分２１２の厚さの１／２以下とするのが好ましい。
【００６３】
このように位置によって感光膜の厚さを異ならせる方法は多様であるが、フォトマスクに透明領域及び遮光領域だけでなく半透明領域を形成することがその例である。
半透明領域には、スリットパターン、格子パターン、透過率が中間であるか、または厚さが中間である薄膜が形成される。
スリットパターンを適用する時には、スリットの幅やスリットの間隔がフォトエッチング工程に使用される露光器の分解能より小さいのが好ましい。
他の例としては、リフローが可能な感光膜を適用することができる。
即ち、透明領域及び遮光領域のみが形成されている通常のマスクにリフローが可能な感光膜パターンを形成した後、リフローさせて感光膜が残留しない領域に流れるようにすることによって、薄い部分を形成する。
【００６４】
次の第４〜第６段階では、感光膜パターン２１２、２１４の下部の膜に対するエッチングを順次行う。
この結果第６段階では、上記図１０、図１１において、部分（Ａ）に位置する導電体層（データ金属層）及びその下部の膜はそのまま残っていて、チャンネル部（Ｃ）には真性非晶質シリコン層（半導体）だけが残っていなければならず、残りの部分（Ｂ）ではゲート絶縁膜１４０が露出しなければならない。
【００６５】
第４段階では、図９、図１２、及び図１３に示したように、残りの部分（Ｂ）に露出している導電体層（データ金属層）を除去して、その下部の不純物非晶質シリコン層（抵抗性接触層）１６０を露出させる。
この過程では、乾式エッチング方法または湿式エッチング方法を全て適用することができ、この時、導電体はエッチングされて感光膜２１２、２１４はほとんどエッチングされない条件下で行うのが好ましい。
しかし、乾式エッチング方法の場合、導電体のみがエッチングされて感光膜２１２、２１４はエッチングされない条件を見つけるのが難しいので、感光膜パターン２１２、２１４も共にエッチングされる条件下で行うこともできる。
この場合には、湿式エッチング方法の場合より第１部分２１４の厚さを十分厚くして、この過程で第１部分２１４が完全に除去されて下部の導電体が露出することがないようにする。
【００６６】
このようにすれば、図１２及び図１３に示したように、チャンネル部（Ｃ）及び部分（Ａ）の導電体、即ちデータ線１７１、ソース／ドレイン用導電体１７８、ストレージキャパシタ用導電体１７７、及び拡張部１７９だけが残って、残りの部分（Ｂ）の導電体は全て除去されて、その下部の接触層１６０が露出する。
この時、残った導電体１７８は、ソース電極１７３及びドレイン電極１７５が分離されないで連結されている点が、図１乃至図３と異なる。
【００６７】
次に第５段階では、図１４及び図１５に示したように、残りの部分（Ｂ）の露出した不純物非晶質シリコン層（抵抗性接触層）１６０及びその下部の真性非晶質シリコン層（半導体）１５０を感光膜の第１部分２１４と共に乾式エッチング方法で同時に除去する。
この時、エッチングは、感光膜２１２、２１４、不純物非晶質シリコン層（抵抗性接触層）１６０、及び真性非晶質シリコン層（半導体）１５０が同時にエッチングされてゲート絶縁膜１４０はエッチングされない条件下で行うべきで、特に、感光膜２１２、２１４及び真性非晶質シリコン層（半導体）１５０に対するエッチング比がほぼ同一な条件で行うのが好ましい。
例えば、ＳＦ６及びＨＣｌの混合気体や、ＳＦ６及びＯ２の混合気体を使用すると、ほぼ同一な厚さに二つの膜をエッチングすることができる。
感光膜２１２、２１４及び真性非晶質シリコン層（半導体）１５０に対するエッチング比が同一である場合には、第１部分２１４の厚さは真性非晶質シリコン層（半導体）１５０及び不純物非晶質シリコン層（抵抗性接触層）１６０の厚さの和と同一であるか、それより小さくすべきである。
【００６８】
このようにすれば、図１４及び図１５に示したように、チャンネル部（Ｃ）の第１部分２１４が除去されて、ソース／ドレイン用導電体１７８が露出する。
一方、（Ａ）部分である第２部分２１２もエッチングされるので、厚さが薄くなる。
【００６９】
次に、アッシング（ａｓｈｉｎｇ）を通じてチャンネル部（Ｃ）のソース／ドレイン用導電体１７８の表面に残っている感光膜クズを除去する。
【００７０】
次に第６段階では、図１６及び図１７に示したように、チャンネル部（Ｃ）のソース／ドレイン用導電体１７８及びその下部の抵抗性接触部材１６８をエッチングして除去する。
この時、エッチングは、ソース／ドレイン用導電体１７８及び抵抗性接触部材１６８の両方に対して乾式エッチング方法だけで行うことができ、ソース／ドレイン用導電体１７８に対しては湿式エッチング方法で、抵抗性接触部材１６８に対しては乾式エッチング方法で行うこともできる。
前者の場合、ソース／ドレイン用導電体１７８及び抵抗性接触部材１６８のエッチング選択比が大きい条件下でエッチングを行うのが好ましく、これは、エッチング選択比が大きくない場合には、エッチング終点を見つけるのが難しく、チャンネル部（Ｃ）に残る真性非晶質シリコン層（半導体）の厚さを調節するのが容易でないからである。
湿式エッチング方法及び乾式エッチング方法を交互に行う後者の場合には、湿式エッチングされるソース／ドレイン用導電体１７８の側面はエッチングされるが、乾式エッチングされる抵抗性接触部材１６８はほとんどエッチングされないので、階段形状に形成される。
ソース／ドレイン用導電体１７８及び抵抗性接触部材１６８をエッチングする時に使用するエッチング気体の例としては、ＣＦ４及びＨＣｌの混合気体やＣＦ４及びＯ２の混合気体があり、ＣＦ４及びＯ２を使用すると、均一な厚さに線状半導体１５１の突出部１５４を残すことができる。
この時、図１７に示したように、線状半導体１５１の突出部１５４の一部が除去されて厚さが薄くなることもあり、感光膜パターンの第２部分２１２がエッチングされてその下部の導電体層（データ金属層）が露出することのないように、感光膜パターンが十分厚いのが好ましいのはもちろんである。
【００７１】
このようにすれば、ソース／ドレイン用導電体１７８及び抵抗性接触部材１６８が各々整列して分割され、ソース電極１７３及びドレイン電極１７５、及びその下部の抵抗性接触部材１６３、１６５が完成する。
【００７２】
最後に、部分（Ａ）に残っている感光膜の第２部分２１２を除去する。
しかし、第２部分２１２の除去は、チャンネル部（Ｃ）のソース／ドレイン用導電体１７８を除去した後に、その下の抵抗性接触部材１６８を除去する前に行われることもできる。
【００７３】
前記のように第６段階では、湿式エッチング方法及び乾式エッチング方法を交互に行うか、または乾式エッチング方法のみを行うことができる。
後者の場合には、一種類のエッチング方法のみを適用するので、工程が比較的簡便であるが、適切なエッチング条件を見つけるのが難しい。
反面、前者の場合には、エッチング条件を見つけるのは比較的やさしいが、工程が後者に比べて面倒である。
【００７４】
次に第７段階では、図１８及び図１９に示したように、窒化ケイ素やａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜を化学気相蒸着（ＣＶＤ）法によって成長させたり有機絶縁膜を塗布して、保護膜１８０を形成する。
【００７５】
次に、保護膜１８０をゲート絶縁膜１４０と共にフォトエッチングして、ドレイン電極１７５、ゲート線１２１の拡張部１２９、データ線１７１の拡張部１７９、及びストレージキャパシタ用導電体１７７の各々を露出する接触孔１８５、１８１、１８２、１８７を形成する。
【００７６】
最後に第８段階では、図１乃至図３に示したように、ＩＺＯ層及びＩＴＯ層を蒸着してフォトエッチングして、ドレイン電極１７５及びストレージキャパシタ用導電体１７７に連結される画素電極１９０、ゲート線及びデータ線の拡張部１２９、１７９に各々連結される接触補助部材８１、８２を形成する。
【００７７】
図１、図２、及び図３に示した本発明の第１の実施例では、導電体層（データ金属層）１７０から、ソース電極１７３、拡張部１７９を含むデータ線１７１、ドレイン電極１７５、ストレージキャパシタ用導電体１７７を、その下部の不純物非晶質シリコン層（抵抗性接触層）１６０から、突出部１６３を含む線状抵抗性接触部材１６１、島型抵抗性接触部材１６５、１６７を、及びさらにその下の真性非晶質シリコン層（半導体）１５０から、突出部１５４を含む線状半導体１５１、島型半導体１５７を、全て一つのマスクを利用して形成し、この過程でソース電極１７３及びドレイン電極１７５を、その下の突出部１６３及び島型抵抗性接触部材１６５と共に各々分離することによって、製造工程を単純化することができる。
ところが、このような製造方法を適用する場合、導電体層（データ金属層）１７０から形成された部材１７１、１７３、１７５、１７７、１７９の下部には常に、真性非晶質シリコン層（半導体）１５０から形成された部材１５１、１５４、１５７が位置する。
一般に、真性非晶質シリコン層（半導体）がバックライトなどに曝露される場合、漏洩電流が増加して、薄膜トランジスタの信頼性が低下し、液晶表示装置の表示品質が低下する。
これに対して本実施例では、薄膜トランジスタを構成する真性非晶質シリコン層（半導体）１５１のうちのデータ線から離れてドレイン電極１７５側に位置する部分及びドレイン電極１７５が、ゲート電極１２４を含むゲート線１２１が占有する領域の内部に位置するように配置する。
【実施例２】
【００７８】
次に、本発明の第２の実施例による薄膜トランジスタ表示板について説明する。
図２０は本発明の第２の実施例による薄膜トランジスタ表示板の配置図であり、図２１は図２０の薄膜トランジスタ表示板を製造する時に使用するフォトマスクのパターン図である。
【００７９】
図２０の薄膜トランジスタ表示板の層状構造は、図１乃至図３に示した薄膜トランジスタ表示板（実施例１）と全体的に類似した構造からなる。
【００８０】
即ち、絶縁基板１１０上にゲート線１２１及び維持電極線（図示せず）が形成され、ゲート線１２１及び維持電極線上にゲート絶縁膜１４０が形成されていて、ゲート絶縁膜１４０上に突出部１５４を含む線状半導体１５１（図示せず）、及び不純物非晶質シリコン層（抵抗性接触層）からなる部材１６１、１６３、１６５（図示せず）、などが形成されている。
部材１６３、１６１、１６５上には各々、ソース電極１７３、データ線１７１、及びドレイン電極１７５が形成され、それらの上には、保護膜（図示せず）が形成されている。
保護膜には、ドレイン電極１７５を露出する接触孔１８５が形成され、保護膜上には、接触孔１８５を通じてドレイン電極１７５と連結されている画素電極１９０が形成されている。
【００８１】
この時、図２０の薄膜トランジスタ表示板では、図１乃至図３の薄膜トランジスタ表示板とは異なって、画素電極１９０がドレイン電極１７５に向かってのびた枝部１９１を含み、枝部１９１が接触孔１８５を通じてドレイン電極１７５に連結されている。
枝部１９１を除く画素電極１９０の他の部分は、ゲート電極１２４と重畳しない。
【００８２】
これは、画素電極１９０及びゲート電極１２４の間に形成される寄生静電容量を減少させて、キックバック（ｋｉｃｋ ｂａｃｋ）電圧によるフリッカー（ｆｌｉｃｋｅｒ）現象を防止するためである。
即ち、画素電極１９０及びゲート電極１２４が重畳する面積が広い場合、これらの間に形成される寄生静電容量が大きいので、ゲート電圧がオン電圧からオフ電圧に下がる時に、画素電極電圧も共に下がる現象（キックバック）が著しくなるので、これを防止するためである。
【００８３】
図２１はゲート電極１２４を含むゲート線１２１が形成されている絶縁基板上に、ゲート絶縁膜、真性非晶質シリコン層（半導体層）、不純物非晶質シリコン層（抵抗性接触層）、及び導電体層（データ金属層）を順次に蒸着し、導電体層（データ金属層）上に感光膜を塗布した状態で、導電体層（データ金属層）、不純物非晶質シリコン層（抵抗性接触層）、及び真性非晶質シリコン層（半導体層）を共にパターニングするための感光膜を形成する工程で使用するフォトマスクの遮光パターンを示す図面である。
【００８４】
図２１に示したように、データ線用遮光パターン７１０及びドレイン電極用遮光パターン７５０の間にスリットパターン７５１が配置されている。
ここで、ドレイン電極用遮光パターン７５０及びスリットパターン７５１は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に配置される。
スリットパターン７５１は、上記実施例１の第３段階（図１１）に触れたスリットパターンの第１の具体例であり、これにより、チャンネル部（Ｃ）に残す感光膜２１４の厚さを部分（Ａ）（ソース電極１７３、ドレイン電極１７５に対応する領域）の感光膜２１２の厚さより薄くすることができる。
即ち、本スリットパターン７５１は、本実施例では上記のように、枝部１９１を備えた画素電極１９０（図２０）と組み合わせて説明したが、この組み合わせに必ずしも限定されるものではない。
【実施例３】
【００８５】
さらに、本発明の第３の実施例による薄膜トランジスタ表示板について説明する。
図２２は本発明の第３の実施例による薄膜トランジスタ表示板の配置図であり、図２３は図２２の薄膜トランジスタ表示板を製造する時に使用するフォトマスクのパターン図である。
【００８６】
図２２の薄膜トランジスタ表示板は、図２０に示した薄膜トランジスタ表示板（実施例２）と全体的に類似した構造からなる。
【００８７】
即ち、絶縁基板１１０上にゲート線１２１及び維持電極線（図示せず）が形成され、ゲート線１２１及び維持電極線上にゲート絶縁膜１４０が形成されていて、ゲート絶縁膜１４０上に突出部１５４を含む真性非晶質シリコン層（半導体）及び不純物非晶質シリコン層（抵抗性接触層、図示せず）が形成されている。
不純物非晶質シリコン層（抵抗性接触層）上には、データ線１７１及びドレイン電極１７５が形成され、データ線１７１及びドレイン電極１７５上には、保護膜（図示せず）が形成されている。
保護膜には、ドレイン電極１７５を露出する接触孔１８５が形成され、保護膜上には、接触孔１８５を通じてドレイン電極１７５に連結されている画素電極１９０が形成されている。
【００８８】
この時、図２２の薄膜トランジスタ表示板では、図２０の薄膜トランジスタ表示板とは異なって、データ線１７１が突出したソース電極（図２０の１７３）を含まず、代りにドレイン電極１７５が突出部を含んで、データ線１７１と対向する幅を増加させている。
これにより、薄膜トランジスタのチャンネルの幅を十分に確保する。
【００８９】
図２３はゲート電極１２４を含むゲート線１２１が形成されている絶縁基板上に、ゲート絶縁膜、真性非晶質シリコン層（半導体層）、不純物非晶質シリコン層（抵抗性接触層）、及び導電体層（データ金属層）を順次に蒸着し、導電体層（データ金属層）上に感光膜を塗布した状態で、導電体層（データ金属層）、不純物非晶質シリコン層（抵抗性接触層）、及び真性非晶質シリコン層（半導体層）を共にパターニングするための感光膜を形成する工程で使用するフォトマスクの遮光パターンを示す図面である。
【００９０】
図２３に示したように、データ線用遮光パターン７１０及びドレイン電極用遮光パターン７５０の間にスリットパターン７５１が配置されている。
ここで、ドレイン電極用遮光パターン７５０及びスリットパターン７５１は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に配置される。
図２３のスリットパターン７５１は、上記実施例１の第３段階（図１１）に触れたスリットパターンの第２の具体例であり、これにより、チャンネル部（Ｃ）に残す感光膜２１４の厚さを部分（Ａ）（ソース電極１７３、ドレイン電極１７５に対応する領域）の感光膜２１２の厚さより薄くすることができる。
即ち、本スリットパターン７５１は、本実施例でも上記のように、枝部１９１を備えた画素電極１９０（図２２）と組み合わせて説明したが、この組み合わせに必ずしも限定されるものではない。
【実施例４】
【００９１】
さらに、本発明の第４の実施例による薄膜トランジスタ表示板について説明する。
図２４は本発明の第４の実施例による薄膜トランジスタ表示板の配置図であり、図２５は図２４のＸＶＩＩＩ−ＸＶＩＩＩ線による断面図である。
【００９２】
図２４及び図２５に示した薄膜トランジスタ表示板の層状構造は、図１乃至図３に示した薄膜トランジスタ表示板（実施例１）と全体的に類似した構造からなる。
【００９３】
即ち、絶縁基板１１０上にゲート電極１２４を含むゲート線１２１及び維持電極線（図示せず）が形成され、ゲート線１２１及び維持電極線上にゲート絶縁膜１４０が形成されていて、ゲート絶縁膜１４０上に突出部１５４を含む線状半導体１５１（図示せず）及び島型抵抗性接触部材１６５が形成されている。
島型抵抗性接触部材１６５上には、ソース電極１７３ａ、１７３ｂを含むデータ線１７１及びドレイン電極１７５が形成されていて、データ線１７１及びドレイン電極１７５上には、保護膜１８０が形成されている。
保護膜１８０には、ドレイン電極１７５を露出する接触孔１８５が形成され、保護膜１８０上には、接触孔１８５を通じてドレイン電極１７５と連結されている画素電極１９０が形成されている。
【００９４】
この時、図２４及び図２５の薄膜トランジスタ表示板では、図１乃至図３の薄膜トランジスタ表示板とは異なって、画素電極１９０がドレイン電極１７５に向かってのびた枝部１９１を含み、枝部１９１が接触孔１８５を通じてドレイン電極１７５に連結されている。
これは、画素電極１９０及びゲート電極１２４の間に形成される寄生静電容量を減少させて、キックバック（ｋｉｃｋ ｂａｃｋ）電圧によるフリッカー（ｆｌｉｃｋｅｒ）現象を防止するためである。
また、ソース電極１７３ａ、１７３ｂが二股状にのびていて、二つのソース電極１７３ａ、１７３ｂの間にドレイン電極１７５が配置されていて、ドレイン電極１７５は長細い棒形状に形成されている。
【００９５】
線状半導体１５１の突出部１５４は、ソース電極１７３ａ、１７３ｂ及びドレイン電極１７５の外側にも拡張されている。
したがって、ドレイン電極１７５周辺に余裕の面積がある。
【００９６】
接触孔１８５は、ドレイン電極１７５の両端のうちのデータ線１７１から遠い側を露出し、さらに、ドレイン電極１７５周辺の、線状半導体１５１の突出部１５４の一部を露出している。
したがって、画素電極１９０の枝部１９１は、ドレイン電極１７５の上面はもちろん、側面とも接触するだけでなく、露出した、線状半導体１５１の突出部１５４とも接触している。
【００９７】
このように、画素電極１９０の枝部１９１がドレイン電極１７５の上面はもちろん、側面とも接触していると、画素電極１９０及びドレイン電極１７５の間の電気的接続を強化することができる。
その際、接触孔１８５をドレイン電極１７５だけでなく、ドレイン電極１７５周辺まで共に露出するように形成しなければならないが、ドレイン電極１７５が真性非晶質シリコン層（半導体）に囲まれているので、接触孔１８５が露出する領域をドレイン電極と真性非晶質シリコン層（半導体）上に制限することができる。
真性非晶質シリコン層（半導体）は、絶縁物質からなる保護膜１８０とのエッチング選択性を十分に高くすることができるので、接触孔１８５の形成のために保護膜１８０をエッチングする時に、エッチング遮断層として作用させ、その下部のゲート絶縁膜１４０が損傷するのを防止することができる。
【００９８】
ここで、線状半導体１５１の突出部１５４は、前記実施例１〜３と同様に、ゲート電極１２４と重畳して、絶縁基板１１０上の面積のうちでゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成されている。
即ち、ゲート電極１２４を含むゲート線１２１の輪郭線が囲む領域内に線状半導体１５１の突出部１５４が位置する。
したがって、絶縁基板１１０の下から見れば、線状半導体１５１の突出部１５４はゲート電極１２４及びゲート線１２１に遮られて見えない。
【００９９】
この時、線状半導体１５１の突出部１５４全体がゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置する必要は必ずしもないが、少なくともソース電極１７３ａ、１７３ｂを含むデータ線１７１及びドレイン電極１７５の間の部分であるチャンネル部の真性非晶質シリコン層（半導体）をはじめとして、ドレイン電極１７５の下部に位置する真性非晶質シリコン層（半導体）及びその周辺の真性非晶質シリコン層（半導体）は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成するのが好ましい。
即ち、データ線１７１から離れてドレイン電極１７５側に位置する真性非晶質シリコン層（半導体）は、ゲート電極１２４を含むゲート線１２１が占有する領域の内側に位置するように形成するのが好ましい。
【０１００】
以上で、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も、本発明の権利範囲に属する。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施例による薄膜トランジスタ表示板の配置図である。
【図２】図１のＩＩ−ＩＩ線による断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線による断面図である。
【図４】第１の実施例による薄膜トランジスタ表示板を製造する第１段階での薄膜トランジスタ表示板の配置図である。
【図５】図４のＶＡ−ＶＡ線による断面図である。
【図６】図４のＶＢ−ＶＢ線による断面図である。
【図７】図４のＶＡ−ＶＡ線による第２段階での断面図である。
【図８】図４のＶＢ−ＶＢ線による第２段階での断面図である。
【図９】第４段階での薄膜トランジスタ表示板の配置図である。
【図１０】図４のＶＡ−ＶＡ線による第３段階での断面図である。
【図１１】図４のＶＢ−ＶＢ線による第３段階での断面図である。
【図１２】図９のＶＩＩＩＡ−ＶＩＩＩＡ線による第４段階での断面図である。
【図１３】図９のＶＩＩＩＢ−ＶＩＩＩＢ線による第４段階での断面図である。
【図１４】図９のＶＩＩＩＡ−ＶＩＩＩＡ線による第５段階での断面図である。
【図１５】図９のＶＩＩＩＢ−ＶＩＩＩＢ線による第５段階での断面図である。
【図１６】図９のＶＩＩＩＡ−ＶＩＩＩＡ線による第６段階での断面図である。
【図１７】図９のＶＩＩＩＢ−ＶＩＩＩＢ線による第６段階での断面図である。
【図１８】図９のＶＩＩＩＡ−ＶＩＩＩＡ線による第７段階での断面図である。
【図１９】図９のＶＩＩＩＡ−ＶＩＩＩＡ線による第７段階での断面図である。
【図２０】本発明の第２の実施例による薄膜トランジスタ表示板の配置図である。
【図２１】図２０の薄膜トランジスタ表示板を製造する時に使用するフォトマスクのパターン図である。
【図２２】本発明の第３の実施例による薄膜トランジスタ表示板の配置図である。
【図２３】図２２の薄膜トランジスタ表示板を製造する時に使用するフォトマスクのパターン図である。
【図２４】本発明の第４の実施例による薄膜トランジスタ表示板の配置図である。
【図２５】図２４のＸＶＩＩＩ−ＸＶＩＩＩ線による断面図である。
【符号の説明】
【０１０２】
８１、８２ 接触補助部材
１１０ 絶縁基板
１２１ ゲート線
１２１ｐ、１２４ｐ、１３１ｐ 下部膜
１２１ｑ、１２４ｑ、１３１ｑ 上部膜
１２４ ゲート電極
１２９ 拡張部
１３１ 維持電極線
１４０ ゲート絶縁膜
１５０ 真性非晶質シリコン層（半導体）
１５１ 線状半導体
１５４ 突出部
１５７ 島型半導体
１６０ 不純物非晶質シリコン層（抵抗性接触層）
１６１ 線状抵抗性接触部材
１６３ 突出部
１６５、１６７ 島型抵抗性接触部材
１６８ （ソース／ドレイン用導電体の下の）抵抗性接触部材
１７０ 導電体層（データ金属層）
１７０ｐ、１７１ｐ、１７３ｐ、１７５ｐ、１７７ｐ、１７９ｐ 上部膜
１７０ｑ、１７１ｑ、１７３ｑ、１７５ｑ、１７７ｑ、１７９ｑ 下部膜
１７１ データ線
１７３、１７３ａ、１７３ｂ ソース電極
１７５ ドレイン電極
１７７ ストレージキャパシタ用導電体
１７８ ソース／ドレイン用導電体
１７９ 拡張部
１８０ 保護膜
１８１、１８２、１８５、１８７ 接触孔
１９０ 画素電極
１９１ （画素電極の）枝部
２１０ 感光膜
２１２、２１４ 感光膜パターン（第１部分、第２部分）
【特許請求の範囲】
【請求項１】
絶縁基板、
前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、
前記ゲート線と絶縁されて交差する、ソース電極を含むデータ線、
前記ソース電極と、前記ゲート線上で対向しているドレイン電極、
前記データ線下に形成されていて、前記ドレイン電極下まで延長された突出部を含む半導体を含み、
前記半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする薄膜トランジスタ表示板。
【請求項２】
前記ドレイン電極は、前記半導体が占有する領域の内部に位置することを特徴とする請求項１に記載の薄膜トランジスタ表示板。
【請求項３】
前記半導体の突出部は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする請求項１に記載の薄膜トランジスタ表示板。
【請求項４】
前記ドレイン電極と連結されている画素電極をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ表示板。
【請求項５】
前記画素電極は、前記ドレイン電極に向かってのびた枝部を含み、前記枝部は、前記ドレイン電極と連結されていることを特徴とする請求項４に記載の薄膜トランジスタ表示板。
【請求項６】
前記画素電極は、前記枝部を除く部分では前記ゲート線と重畳しないことを特徴とする請求項５に記載の薄膜トランジスタ表示板。
【請求項７】
前記画素電極は、前記ドレイン電極の上面及び側面と接触していることを特徴とする請求項４に記載の薄膜トランジスタ表示板。
【請求項８】
前記画素電極は、前記半導体とも接触していることを特徴とする請求項７に記載の薄膜トランジスタ表示板。
【請求項９】
絶縁基板、
前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、
前記ゲート線上に形成されているゲート絶縁膜、
前記ゲート絶縁膜上に形成されていて、突出部を含む線状半導体、
前記線状半導体上に形成されて前記ゲート線と交差する、ソース電極を含むデータ線、
前記線状半導体の突出部上に形成されているドレイン電極、
前記データ線及びドレイン電極上に形成されていて、前記ドレイン電極を露出する接触孔が形成されている保護膜、
前記保護膜上に形成されていて、前記接触孔を通じて前記ドレイン電極と連結されている画素電極を含み、
前記線状半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする薄膜トランジスタ表示板。
【請求項１０】
前記ドレイン電極は、前記半導体が占有する領域の内部に位置することを特徴とする請求項９に記載の薄膜トランジスタ表示板。
【請求項１１】
前記半導体の突出部は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする請求項９に記載の薄膜トランジスタ表示板。
【請求項１２】
前記画素電極は、前記ドレイン電極に向かってのびた枝部を含み、前記枝部は、前記ドレイン電極と連結されていることを特徴とする請求項９に記載の薄膜トランジスタ表示板。
【請求項１３】
前記画素電極は、前記枝部を除く部分では前記ゲート線と重畳しないことを特徴とする請求項１２に記載の薄膜トランジスタ表示板。
【請求項１４】
前記接触孔は、前記ドレイン電極及び前記ドレイン電極周辺の前記半導体を露出することを特徴とする請求項９に記載の薄膜トランジスタ表示板。
【請求項１５】
前記画素電極は、前記接触孔を通じて露出している前記ドレイン電極の上面及び側面と接触していることを特徴とする請求項１４に記載の薄膜トランジスタ表示板。
【請求項１６】
前記画素電極は、前記接触孔を通じて露出している前記半導体とも接触していることを特徴とする請求項１５に記載の薄膜トランジスタ表示板。
【請求項１７】
前記画素電極は、枝部を含み、前記枝部は、前記ドレイン電極及び前記半導体と連結されていることを特徴とする請求項１６に記載の薄膜トランジスタ表示板。
【請求項１８】
前記接触孔を通じて露出している前記半導体の部分のうちの一部だけが前記画素電極で覆われていることを特徴とする請求項１７に記載の薄膜トランジスタ表示板。
【請求項１】
絶縁基板、
前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、
前記ゲート線と絶縁されて交差する、ソース電極を含むデータ線、
前記ソース電極と、前記ゲート線上で対向しているドレイン電極、
前記データ線下に形成されていて、前記ドレイン電極下まで延長された突出部を含む半導体を含み、
前記半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする薄膜トランジスタ表示板。
【請求項２】
前記ドレイン電極は、前記半導体が占有する領域の内部に位置することを特徴とする請求項１に記載の薄膜トランジスタ表示板。
【請求項３】
前記半導体の突出部は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする請求項１に記載の薄膜トランジスタ表示板。
【請求項４】
前記ドレイン電極と連結されている画素電極をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ表示板。
【請求項５】
前記画素電極は、前記ドレイン電極に向かってのびた枝部を含み、前記枝部は、前記ドレイン電極と連結されていることを特徴とする請求項４に記載の薄膜トランジスタ表示板。
【請求項６】
前記画素電極は、前記枝部を除く部分では前記ゲート線と重畳しないことを特徴とする請求項５に記載の薄膜トランジスタ表示板。
【請求項７】
前記画素電極は、前記ドレイン電極の上面及び側面と接触していることを特徴とする請求項４に記載の薄膜トランジスタ表示板。
【請求項８】
前記画素電極は、前記半導体とも接触していることを特徴とする請求項７に記載の薄膜トランジスタ表示板。
【請求項９】
絶縁基板、
前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、
前記ゲート線上に形成されているゲート絶縁膜、
前記ゲート絶縁膜上に形成されていて、突出部を含む線状半導体、
前記線状半導体上に形成されて前記ゲート線と交差する、ソース電極を含むデータ線、
前記線状半導体の突出部上に形成されているドレイン電極、
前記データ線及びドレイン電極上に形成されていて、前記ドレイン電極を露出する接触孔が形成されている保護膜、
前記保護膜上に形成されていて、前記接触孔を通じて前記ドレイン電極と連結されている画素電極を含み、
前記線状半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする薄膜トランジスタ表示板。
【請求項１０】
前記ドレイン電極は、前記半導体が占有する領域の内部に位置することを特徴とする請求項９に記載の薄膜トランジスタ表示板。
【請求項１１】
前記半導体の突出部は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする請求項９に記載の薄膜トランジスタ表示板。
【請求項１２】
前記画素電極は、前記ドレイン電極に向かってのびた枝部を含み、前記枝部は、前記ドレイン電極と連結されていることを特徴とする請求項９に記載の薄膜トランジスタ表示板。
【請求項１３】
前記画素電極は、前記枝部を除く部分では前記ゲート線と重畳しないことを特徴とする請求項１２に記載の薄膜トランジスタ表示板。
【請求項１４】
前記接触孔は、前記ドレイン電極及び前記ドレイン電極周辺の前記半導体を露出することを特徴とする請求項９に記載の薄膜トランジスタ表示板。
【請求項１５】
前記画素電極は、前記接触孔を通じて露出している前記ドレイン電極の上面及び側面と接触していることを特徴とする請求項１４に記載の薄膜トランジスタ表示板。
【請求項１６】
前記画素電極は、前記接触孔を通じて露出している前記半導体とも接触していることを特徴とする請求項１５に記載の薄膜トランジスタ表示板。
【請求項１７】
前記画素電極は、枝部を含み、前記枝部は、前記ドレイン電極及び前記半導体と連結されていることを特徴とする請求項１６に記載の薄膜トランジスタ表示板。
【請求項１８】
前記接触孔を通じて露出している前記半導体の部分のうちの一部だけが前記画素電極で覆われていることを特徴とする請求項１７に記載の薄膜トランジスタ表示板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
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【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２００６−３４３７５５（Ｐ２００６−３４３７５５Ａ）
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願番号】特願２００６−１６１６２９（Ｐ２００６−１６１６２９）
【出願日】平成１８年６月９日（２００６．６．９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願日】平成１８年６月９日（２００６．６．９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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