GaN基板の製造方法、GaN基板及び半導体デバイス
【課題】表面における結晶軸のばらつきが少ないGaN基板の製造方法、GaN基板及びこのGaN基板を用いて作製した半導体デバイスを提供する。
【解決手段】GaN基板1の製造方法は、GaN単結晶からなる基板1の表面を、基板1表面における結晶軸x0,x1の方向a0,a1のばらつきに基づいて凹型の球面状に加工する工程を有する。GaN基板1の表面を凹型の球面状に加工することで、加工後のGaN基板1表面において、法線n0,n1に対する結晶軸x0,x1の方向a0,a1のばらつきが減少する。また、結晶軸x0,x1の方向a0,a1のばらつきが減少したGaN基板1を用いて半導体デバイスを製造することにより、一つのGaN基板1から作製される複数の半導体デバイスのデバイス特性を均一にできるため、半導体デバイスを作製する際の歩留まりを高めることができる。
【解決手段】GaN基板1の製造方法は、GaN単結晶からなる基板1の表面を、基板1表面における結晶軸x0,x1の方向a0,a1のばらつきに基づいて凹型の球面状に加工する工程を有する。GaN基板1の表面を凹型の球面状に加工することで、加工後のGaN基板1表面において、法線n0,n1に対する結晶軸x0,x1の方向a0,a1のばらつきが減少する。また、結晶軸x0,x1の方向a0,a1のばらつきが減少したGaN基板1を用いて半導体デバイスを製造することにより、一つのGaN基板1から作製される複数の半導体デバイスのデバイス特性を均一にできるため、半導体デバイスを作製する際の歩留まりを高めることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、GaN基板の製造方法、GaN基板及びこのGaN基板を用いて作製した半導体デバイスに関するものである。
【背景技術】
【0002】
従来より、LED等の半導体デバイスの作製には、発光効率等の各種素子特性の向上のため、単結晶のGaN基板が用いられている。このGaN基板を用いた半導体デバイスの特性を決定する要素の一つとして、GaN基板表面における結晶軸のばらつきがある。
【0003】
GaN基板表面において結晶軸のばらつきがあるとき、このような基板上に半導体層をエピタキシャル成長させると、エピタキシャル層の組成がばらつくことになる。このようなGaN基板を用いて、例えば発光デバイスを作製した場合、エピタキシャル層の組成のばらつきが原因で、基板面内で発光波長がばらつく。このため、この基板を用いて作製される発光デバイスは、同一の発光波長を持たず、ばらつきを有する可能性がある。
【0004】
このようにGaN基板における結晶軸のばらつきの発生は、GaN基板を用いた半導体デバイスの特性への影響が考えられるため、ばらつきの発生原因の調査及びその対策については種々の研究がなされている。例えば、特許文献1では、下地基板としてGaAs基板を用いてGaN単結晶を形成するとき、製造工程における熱処理等によってGaN単結晶に凸型の反りが発生することが示されている。また、この反りが発生したGaN単結晶を研磨することで、GaN基板表面の中心部及び端部において、結晶面の法線(結晶軸)とGaN基板表面の法線との角度にずれが発生することについて示されており、これらを回避するためのGaN単結晶基板の製造方法が開示されている。
【特許文献1】特開2000−22212号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
上記特許文献1に開示されている点の他に、GaN基板表面においてGaN結晶の結晶軸がばらつく原因として、GaN結晶の成長方向が傾いているという点がある。すなわち、下地基板上にGaN結晶を形成する際に、GaN結晶は下地基板の中心に向かうように傾きながら成長する。このため、GaN基板の中心付近の結晶軸がGaN基板表面の法線と一致するようにGaN結晶を加工した場合でも、基板の端部近傍では結晶軸とGaN基板表面の法線とが一致せず、GaN基板全体で見た場合には結晶軸のばらつきが発生するという問題があった。
【0006】
本発明は上記を鑑みてなされたものであり、表面における結晶軸のばらつきが少ないGaN基板の製造方法、GaN基板及びこのGaN基板を用いて作製した半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明のGaN基板の製造方法は、GaN単結晶からなる基板の表面を、当該基板表面における結晶軸の方向のばらつきに基づいて凹型の球面状に加工する工程を有することを特徴とする。
【0008】
また、本発明のGaN基板は、単結晶からなり、表面が、当該基板表面における結晶軸の方向のばらつきに応基づいて凹型の球面状に加工されたことを特徴とする。
【0009】
GaN基板の表面を凹型の球面状に加工することで、加工後のGaN基板表面において、法線に対する結晶軸の方向のばらつきが減少する。また、結晶軸の方向のばらつきが減少したGaN基板を用いて半導体デバイスを製造することにより、一つのGaN基板から作製される複数の半導体デバイスのデバイス特性を均一にできるため、半導体デバイスを製造する際の歩留まりを高めることができる。
【0010】
また、本発明のGaN基板の製造方法は、上記の加工する工程の際に、基板表面において、端面から5mmよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が0.25°以下となるように基板を加工することが好ましい。
【0011】
また、本発明のGaN基板は、GaN基板の表面において、端面から5mmよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が0.25°以下であることが好ましい。
【0012】
最大値と最小値との差が0.25°以下である場合、結晶軸の方向のばらつきが極めて小さいため、一枚のGaN基板を用いて作製される半導体デバイスのデバイス特性を均一にすることができる。
【0013】
さらに、本発明のGaN基板の製造方法は、上記の加工する工程の際に、基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が22μm以下となるように基板を加工することが好ましい。
【0014】
また、本発明のGaN基板は、GaN基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が22μm以下であることが好ましい。
【0015】
基板の中心の法線方向における中心の高さと端部の高さとの差が22μm以下である場合、このGaN基板上に半導体層をエピタキシャル成長させる際の温度分布や、原料ガスの分布を均一にすることができる。これによって、GaN基板上の半導体層を均一に成長させることができるため、このGaN基板を用いて作製される半導体デバイスの歩留まりを高めることができる。
【0016】
本発明の半導体デバイスは、上記のGaN基板の一部を用いた基部と、基部の表面上に積層された半導体層と、を有することが好ましい。また、本発明の半導体デバイスは、LED、LD、HEMT、ショットキーダイオード、MIS型トランジスタのいずれか一つであることが好ましい。
【発明の効果】
【0017】
本発明によれば、表面における結晶軸のばらつきが少ないGaN基板の製造方法、GaN基板及びこのGaN基板を用いて作製した半導体デバイスが提供される。
【発明を実施するための最良の形態】
【0018】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
【0019】
(第1実施形態)
図1は、本発明の第1実施形態に係るGaN基板1の断面図である。本実施形態に係るGaN基板1は、GaN単結晶からなり、基板の表面が凹型の球面状に加工されている。GaN結晶の結晶軸は、GaN基板1の中心付近では裏面に対してほぼ垂直方向であるが、中心から端部に向かうにつれて傾きを有している。このようにGaN基板1の結晶軸の方向は、基板の中心付近と端部近傍との間で差がある。この理由としては、下地基板上にGaN結晶を形成する際に、GaN結晶は下地基板の中心に向かうように傾きながら成長することによる。これに対して、図1のGaN基板1では結晶軸の傾きに応じ基板表面が凹型の球面状に加工されているため、結晶軸の方向と基板表面の法線とのなす角が小さくなっており、GaN基板1の表面において結晶軸の方向のばらつきが小さい。
【0020】
上記のGaN基板1の表面の形状について、具体的に説明する。図1で示す通り、このGaN基板1の中心をP0、GaN基板1の端面から5mm以上内側の地点をP1とする。中心P0において、基板表面の法線をn0とし、結晶軸x0の方向をa0とする。そして、中心P0における基板表面の法線n0と結晶軸a0とのなす角を角α0とする。同様に、P1においても、基板表面の法線をn1、結晶軸x1の方向をa1とし、法線n1と結晶軸の方向a1とのなす角を角α1とする。この場合、GaN基板1の表面における角α0と角α1との差は0.25°以下であることが好ましい。角α0と角α1との差は、より好ましくは0.2°以下、さらに好ましくは0.1°以下、最も好ましくは0°である。
【0021】
図2は、第1実施形態に係るGaN基板1の表面の形状を示す断面図である。図2のGaN基板1の中心P0は、図1の中心P0と同一の地点である。図2で示すように法線n0方向における端部P2の高さと中心P0の高さとの差をhとする。本実施形態のGaN基板1では、高さの差hが22μm以下であることが好ましい。高さの差hが22μmを超える場合、後工程でGaN基板1上に半導体層をエピタキシャル成長させる際に、基板全体の温度分布が均一にならない場合や、原料ガスが均一に行き届かない場合があるため、エピタキシャル層の組成が基板内でばらつくことがある。また、パターニング等を行う場合には、パターニングの精度が低下するおそれがある。上記の理由から、端部P2の高さと中心P0の高さとの差hは22μm以下であることが好ましい。また、GaN基板1の直径が2インチ(50.8mm)である場合には高さの差hは2μm以上であることが好ましく、直径が4インチ(101.6mm)である場合には高さの差hは4μm以上であることが好ましい。
【0022】
上記の第1実施形態に係るGaN基板の製造方法は以下の通りである。
【0023】
まず、下地基板上にGaN単結晶を成長させる。下地基板としては、サファイア、ZnO、SiC、AlN、GaAs、LiAlO、GaAlLiO又はGaNを用いることが好ましい。下地基板上にGaN単結晶を成長させる方法は特に限定されないが、MOCVD(Metal Organic Chemical Vapor Deposition:有機金属化学気相堆積)法、HVPE(HydrideVapor Phase Epitaxy:ハイドライド気相成長)法等を用いることができる。また、マスクを用いるELO(Epitaxial lateralovergrowth:選択横方向成長)法、PENDEO法(下地基板に溝加工を施し横方向に成長させる方法)、下地基板上に数μmのGaN層を成長させた後に遷移金属を成長させ、窒化処理を施した後に、GaN層を成長させるVAS(Void-AssistedSeparation:ボイド形成剥離)法等を用いてもよい。これらの方法で成長したGaN単結晶を下地基板から取り出し、GaN単結晶からなる基板を得る。なお、GaN単結晶を、ワイヤーソー、内周刃、外周刃等を用いてスライスした後に以下の工程へ進んでもよい。
【0024】
続いて、この基板の表面を、基板表面の結晶軸の方向のばらつきに応じた曲率半径で加工する。曲率半径は、例えばXRD装置を用いて、基板の中心及び端部のそれぞれにおける結晶方位又は結晶軸を測定し、表面に最も垂直な結晶方位又は結晶軸を有する部位(多くの場合、基板の中心付近)を求めた後に、当該部位と基板の端部との結晶軸の傾きの差を算出し、その算出結果に基づいて決定される。その他、GaN結晶が傷つかないようにGaN結晶から下地基板を剥離及び除去した後、下地基板とGaN結晶との界面であった面であるGaN結晶の裏面を、接触式形状測定機又は非接触式形状測定機等を用いて測定することにより結晶方位又は結晶軸を求めることもできる。これらの方法によって、基板表面に対する結晶軸方向のばらつきが求められ、結晶面の曲率半径を決定することができる。
【0025】
次に、基板表面と結晶方位あるいは結晶軸の傾きを設計する。すなわちオフ角を決定する。
【0026】
次に、この曲率半径及びオフ角を基に、基板の中心の法線方向における中心の高さと端部の高さ、すなわち図2における高さの差hを考慮して、加工治具を用いて基板表面を凹型に球面加工する。球面加工の方法は、特に限定されないが、例えば球面形状を有する研磨盤を用いることにより、簡易に実施することができる。
【0027】
以上により、第1実施形態に係るGaN基板1を作製することができる。
【0028】
本実施形態のように、結晶軸の方向のばらつきに応じた曲率半径で、基板表面を球面状に加工することにより、基板表面の法線と結晶軸とのなす角のばらつきを小さくすることができる。この点について従来のGaN基板と比較して説明する。
【0029】
図3は、従来の単結晶からなるGaN基板2の断面図である。従来のGaN基板2は、単結晶中の結晶軸の傾きについては図1のGaN基板1と同様であるが、表面は平坦に加工されている。この場合、図3に示すとおり、P0における基板表面の法線n0と結晶軸a0とのなす角α0は、図1のGaN基板1と同一である。しかし、地点P1においては、結晶軸x1の方向a1は図1と同一であるものの、基板表面が平坦に加工されていることにより、基板表面の法線n’1は、図1の基板表面の法線n1とは異なる角度をもつ。このため、地点P1における基板表面の法線n’1と結晶軸a1とがなす角α’1は、本発明の第1実施形態における角α1より大きくなる。このように、結晶軸のばらつきが大きい従来のGaN基板2の基板表面を、本発明の第1実施形態のように結晶軸の方向のばらつきに対応した曲率半径で加工することにより、図1のGaN基板1のように基板表面における結晶軸の方向のばらつきを減少させることができる。このように結晶軸のばらつきが減少した本実施形態におけるGaN基板1を用いて半導体デバイスを作製すれば、一枚のGaN基板を用いて作製した複数の半導体デバイスのデバイス特性のばらつきが減少し、半導体デバイス作製時の歩留まりを向上させることができる。
【0030】
以下の第2実施形態〜第6実施形態では、上記第1実施形態によって得られるGaN基板1を用いて作製した半導体デバイスについて詳細を説明する。なお、半導体デバイスの製造工程中でGaN基板1を複数のチップに分離するため、各半導体デバイスは、GaN基板1の一部である基部1Aを備えている。
【0031】
(第2実施形態)
図4は、本発明の第2実施形態に係る半導体デバイス110の断面図である。図4に示すように、本実施形態に係る半導体デバイス110は、基部1Aの表面に、n型GaN層201、n型AlGaN層202、発光層203、p型AlGaN層204、p型GaN層205を順次形成した半導体層と、p型GaN層205上に形成したp側電極251、基部1Aの裏面上に形成したn側電極252と、からなる。この半導体デバイス110は、LED(Light Emitting Diode:発光ダイオード)として機能する。なお、発光層203は、例えばGaN層とIn0.2Ga0.8N層とを交互に積層したMQW(Multi-QuantumWell:多重量子井戸)構造としてもよい。
【0032】
本実施形態の半導体デバイス110は、例えば以下の方法により作製される。まず、GaN基板1の表面にMOCVD法により、n型GaN層201となる層、n型AlGaN層202となる層、発光層203となる層、p型AlGaN層204となる層、p型GaN層205となる層を順次形成する。続いて、p型GaN層205となる層の上にp側電極251となる部分を形成する。さらに、基部1Aの裏面上にn側電極252となる電極を形成した後、チップに分離することにより、半導体デバイス110であるLEDが得られる。
【0033】
上記の第2実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないGaN基板1(図1参照)を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス(LED)を作製することができる。
【0034】
(第3実施形態)
図5(a)は、本発明の第3実施形態に係る半導体デバイス120の断面図である。図5(a)に示すように、本実施形態に係る半導体デバイス120は、基部1Aと、基部1Aの表面に、n型GaNバッファ層206、n型AlGaNクラッド層207、n型GaN光導波層208、活性層209、アンドープInGaN劣化防止層210、p型AlGaNギャップ層211、p型GaN光導波層212、p型AlGaNクラッド層213、p型GaNコンタクト層214を順次形成した半導体層と、p型GaNコンタクト層214の上部に形成したp側電極251と、基部1Aの裏面に形成したn側電極252と、p型AlGaNクラッド層213を覆うSiO2絶縁膜216と、からなる。この半導体デバイス120は、LD(Laser Diode:レーザダイオード)として、機能する。
【0035】
本実施形態の半導体デバイス120は、例えば以下の方法により作製される。まず、図5(b)に示すように、GaN基板1の表面にMOCVD法により、n型GaNバッファ層206、n型AlGaNクラッド層207、n型GaN光導波層208、活性層209、アンドープAlGaN劣化防止層210、p型AlGaNギャップ層211、p型GaN光導波層212、p型AlGaNクラッド層213、p型GaNコンタクト層214を順次形成する。次に、p型GaNコンタクト層214の表面全面にSiO2膜をCVD法により形成した後、リソグラフィによりパターンを形成する。次に、図5(a)に示したように、p型AlGaNクラッド層213の厚さ方向の所定の深さまでエッチングを行い、リッジ215を形成する。その後SiO2膜を除去した後に、基板全面にSiO2絶縁膜216を形成する。次にレジストパターン形成及びエッチングによりSiO2絶縁膜に開口216aを形成し、リフトオフ法によりp型GaNコンタクト層214の表面のみにp側電極251を形成する。その後、GaN基板1の裏面上にn側電極252を形成した後、チップに分離することにより、半導体デバイス120であるLDが得られる。
【0036】
なお、SiO2膜の形成には、真空蒸着法、スパッタリング法などを用いてもよく、SiO2膜のエッチングの方法は、フッ素を含むエッチングガスを用いたRIE法でもよい。
【0037】
上記の第3実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないGaN基板1(図1参照)を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス(LD)を作製することができる。
【0038】
(第4実施形態)
図6は、本発明の第4実施形態に係る半導体デバイス130の断面図である。図6に示すように、本実施形態に係る半導体デバイス130は、基部1Aと、基部1Aの表面にi型GaN層221a、i型AlGaN層221bが順次積層されたIII族窒化物半導体層221と、i型AlGaN層221b上に形成されたソース電極253、ゲート電極254及びドレイン電極255と、からなる。この半導体デバイス130は、HEMT(HighElectron Mobility Transistor:高電子移動度トランジスタ)として機能する。
【0039】
本実施形態の半導体デバイス130は、例えば以下の方法により作製される。GaN基板1の表面に、i型GaN層221aとなる層、i型AlGaN層221bとなる層を成長させる。次に、フォトリソグラフィ法及びリフトオフ法により、i型AlGaN層221bとなる層の上にソース電極253及びドレイン電極255を形成後、さらに、ゲート電極254を形成した後、チップに分離することにより、半導体デバイス130であるHEMTが得られる。
【0040】
上記の第4実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないGaN基板1(図1参照)を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス(HEMT)を作製することができる。
【0041】
(第5実施形態)
図7は、本発明の第5実施形態に係る半導体デバイス140の断面図である。図7に示すように、本実施形態に係る半導体デバイス140は、基部1Aの表面に、1層以上のIII族窒化物半導体層としてn−型GaN層221を有し、基部1Aの裏面にオーミック電極256を備える。また、半導体デバイス140は、n−型GaN層221の表面にショットキー電極257を備える。この半導体デバイス140は、ショットキーダイオードとして機能する。
【0042】
本実施形態の半導体デバイス140は、例えば以下の方法により作製される。GaN基板1上に、MOCVD法により、n−型GaN層221となる層を成長させる。次に、GaN基板1の裏面にオーミック電極256を形成する。さらに、フォトリソグラフィ法及びリフトオフ法により、n−型GaN層221となる層上にショットキー電極257を形成した後、チップに分離することにより、半導体デバイス140であるショットキーダイオードが得られる。
【0043】
上記の第5実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないGaN基板1(図1参照)を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス(ショットキーダイオード)を作製することができる。
【0044】
(第6実施形態)
図8は、本発明の第6実施形態に係る半導体デバイス150の断面図である。図8に示すように、本実施形態に係る半導体デバイス150は、基部1Aと、基板1Aの表面に形成されたn−型GaN層221c、n−型GaN層221c上の左右の二箇所に埋め込まれるように形成されたp型GaN層221d及びn+型GaN層221eからなるIII族窒化物半導体層221と、を有する。さらに、半導体デバイス150は、基部1Aの裏面に形成されたドレイン電極255と、n−型GaN層221c上に絶縁膜258を介して形成されたゲート電極254と、二箇所のn+型GaN層221e上に形成されたソース電極253と、を備える。この半導体デバイス150はMIS(MetalInsulator Semiconductor:金属−絶縁体−半導体)型トランジスタとして機能する。
【0045】
本実施形態の半導体デバイス150は、例えば以下の方法により作製される。GaN基板1上に、MOCVD法によりn−型GaN層221cとなる層を形成する。続いて、選択イオン注入法により、n−型GaN層となる層の表面の一部の領域にp型GaN層221d及びn+型GaN層221eを順次形成する。次に、SiO2膜を用いてn−型GaN層221cとなる部分の表面を保護した後アニールを行い、注入イオンを活性化させる。MIS用絶縁膜としてP−CVD(Plasma enhanced Chemical Vapor Deposition;プラズマ化学気相堆積)法によりSiO2膜を形成した後、フォトリソグラフィ法及びバッファードフッ酸を用いた選択エッチング法により、上記MIS用絶縁膜の一部をエッチングして、リフトオフ法により、n+型GaN層221eとなる層の上部にソース電極253を形成する。次に、フォトリソグラフィ法及びリフトオフ法により、上記MIS用絶縁膜256上に、ゲート電極254を形成する。さらに、GaN基板1の裏面全面にドレイン電極255を形成した後、チップに分離することにより、半導体デバイス150であるMIS型トランジスタが得られる。
【0046】
上記の第6実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないGaN基板を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス(MIS型トランジスタ)を作製することができる。
【実施例】
【0047】
以下、本発明に係る製造方法に基づいて作製されたGaN基板を用いて作製した半導体デバイスを実施例として、従来のGaN基板を用いて作製された半導体デバイスを比較例として、本発明を更に詳細に説明するが、本発明は以下の実施例に限定されるものではない。
【0048】
<1.実施例1〜4及び比較例1>
(基板の作製と曲率半径の算出)
直径51mmの(111)面GaAs基板上に、SiO2膜を、厚みが100nmとなるように形成した。次にこのSiO2膜をフォトリソグラフィにより図9に示すような四角穴状のマスクパターン(開口部10が一辺5μmの正方形であり、開口部同士の間隔が5μm)となるように、パターニングを行った。その後、GaAs基板をHVPE装置に挿入し、表1に示す条件でGaN層を成長させた。成長によって得られたGaN結晶から、GaAs基板を除去した後、GaN結晶の裏面の中心付近の面と平行にスライスした後、結晶の外周を加工し、厚みが400μm、直径50.8mm(2インチ)の、GaN単結晶からなる基板を得た。
【0049】
上記で得られた単結晶について、2結晶XRD装置を用いて、主面方位ならびに結晶軸(面方位)のばらつきを測定した。結晶軸の測定方法は、後述の基板表面加工後の測定方法に従った。主面方位は、表1に示すとおり、実施例1〜4及び比較例1のいずれも(0001)面であった。
【0050】
(基板表面の加工)
実施例1〜4について、それぞれ表1に示すとおり、曲率半径が10m、50m、20m、15mの加工治具を用いて、基板表面が球面状となるように加工した。比較例1については曲率半径が100,000,000mの加工治具を用いて、基板表面が平面となるように加工した。
【0051】
(加工後の基板の測定)
表面を加工した後のGaN結晶表面における結晶軸の方向のばらつきを、2結晶XRD装置を用いて測定した。
【0052】
測定方法は、以下の通りである。図10は、結晶軸の測定方法を示す図である。図10に示すように、単結晶表面の中心P0と、単結晶の外周から5mmの位置のポイントPaと、同じく単結晶の外周から5mmの位置であり、ポイントPaとポイントP0とを結ぶ直線と直交する直線状のポイントPbの3点において、結晶軸の方向を測定した。結晶軸の方向はP0とポイントPaとを結ぶ方向(x方向)と、x方向に直交するP0とPbとを結ぶ方向(y方向)の2成分について測定した。これらの2成分について、例えば中心P0における結晶軸の傾きのうちx方向の傾きをα0x、y方向の傾きをα0yとした。同様にPaにおける結晶軸の傾きをαax、αay、またPbにおける結晶軸の傾きをαbx、αbyとした。また、角度については、基板表面の法線方向を0°とし、x方向についてはP0からPaへ向かう方向の結晶軸の傾きを正とし、その逆方向の傾きを負とした。また、y方向についても同様に、P0からPbへ向かう方向の結晶軸の傾きを正とし、その逆方向の傾きを負とした。得られた結果を基に、P0とPaとの間について、x方向の傾きの差(|α0x|-|αax|)及びy方向の傾きの差(|α0y|−|αay|)を求めた。同様にP0とPbとの間についてもx方向の傾きの差(|α0x|−|αbx|)及びy方向の傾きの差(|α0y|−|αby|)を求めた。
【0053】
次に、中心P0の法線方向における中心P0と端部との高さの差を求めた。具体的には基板表面の中心P0と端部のうち任意の1点との計2点について、基板の厚みを測定し、その差を高さの差とした。
【0054】
(半導体デバイスの作製及び歩留まりの評価)
上記の実施例1〜4及び比較例1のGaN基板を用いて、本発明の第1実施形態に係る半導体デバイス110であるLEDを作製した。詳細な製造方法は以下の通りである。
【0055】
実施例1〜4及び比較例1のそれぞれのGaN基板上に、MOCVD法により、1層以上のIII族窒化物半導体層として、厚さ5μmのn型GaN層、厚さ3nmのIn0.2Ga0.8N層、厚さ60nmのAl0.2Ga0.8N層、厚さ150nmのp型GaN層を順次エピタキシャル成長させた。
【0056】
さらに、p型GaN層の表面に厚さ100nmのp側電極を形成した。次にチップに分離しやすくするため、p型GaN層の面を研磨用のホルダにはり付けた後、平均粒径30μmのSiC砥粒を含むスラリーを使用してGaN基板の厚さが400μmから100μmになるまで研磨を行った。
【0057】
その後、各チップに分離したときにGaN基板の裏面の中央部になる位置に直径80μm×厚さ100nmのn側電極を形成した後、400μm×400μmの各チップに分離した。以上によって実施例1〜4及び比較例1に係るLEDを作製した。
【0058】
上記で作製したLEDについての歩留まりについては以下の方法で評価を行った。まず上記方法で作製したLEDのうち、分離前のGaN基板の中心から半径2.5mm以内(中心領域)に位置するデバイスの発光強度を測定し、平均値Av及び標準偏差σを算出した。その後、当該GaN基板から作製されたすべてのデバイスの発光強度を測定し、中心領域のデバイスの発光強度の平均値と標準偏差との差(Av−σ)以上の結果であったものを合格とし、
デバイス合格率(%)(=合格デバイス数/全デバイス数×100)
を求めた。
【0059】
以上の結果を表1に示す。実施例1〜4の基板を用いて作製した半導体デバイス(LED)では、比較例1の基板を用いて半導体デバイスを作製した場合と比較して高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。
【0060】
【表1】
【0061】
<2.実施例5、6>
実施例5及び6は、GaN単結晶を形成する際のSiO2膜によるマスクの形状以外は実施例1〜4と同様である。すなわち、まずGaAs基板上に、SiO2膜を、厚みが100nmとなるように形成した。次にこのSiO2膜をフォトリソグラフィにより図11に示すようなマスクパターン(マスク部11が一辺30μmの正方形であり、マスク部のピッチが300μm)のドット状となるように、パターニングを行った。その後、GaAs基板をHVPE装置に挿入し、GaN結晶を成長させた。このように、SiO2膜をパターニング形成することで、低結晶欠陥領域の中に閉鎖欠陥領域がドット状に配置される構造を持つGaN結晶が作製された。
【0062】
このGaN結晶から得られた基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例5及び6に用いるGaN基板が得られた。このGaN基板について、表面の結晶軸の傾き及び中心と端部との間の高さの差を測定した。また、このGaN基板を用いて、上述の半導体デバイスの製造方法により実施例5及び6に係る半導体デバイス(LED)を作製し、歩留まりを評価した。
【0063】
<3.実施例7、8>
実施例7及び8は、GaN単結晶を形成する際のSiO2膜によるマスクの形状以外は実施例5及び6と同様である。すなわち、実施例7及び8では、SiO2膜を、マスク部の幅が30μm、ピッチが300μmのストライプ状となるように、パターニング形成を行った。このようにパターニング形成することで、低結晶欠陥領域と高結晶結果領域がストライプ状に交互に配置される構造を持つGaN結晶が作製された。
【0064】
このGaN結晶から得られた基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例7及び8に用いるGaN基板が得られた。このGaN基板について、表面の結晶軸の傾き及び中心と端部との間の高さの差を測定した。また、このGaN基板を用いて、上述の半導体デバイスの製造方法により実施例7及び8に係る半導体デバイス(LED)を作製し、歩留まりを評価した。
【0065】
実施例5〜8の基板の加工条件及び評価の結果を表2に示す。実施例5〜8の基板を用いて作製した半導体デバイス(LED)についても、高い歩留まりを得ることができた。
【0066】
【表2】
【0067】
<4.実施例9>
実施例9は直径51mmの(0001)面サファイア基板上に、MOCVD法によりGaN層を500nm成長させた。次に、このGaN層の上にチタン層を2μm蒸着した後、熱処理を施した。その後この基板をHVPE装置に挿入し、表3に示す条件でGaN層を成長させ、GaN結晶が得られた。
【0068】
このGaN結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例9に用いるGaN基板が得られた。このGaN基板について、表面の結晶軸の傾き及び中心と端部との高さの差を測定した。また、このGaN基板を用いて上述の半導体デバイスの製造方法により半導体デバイス(LED)を作製し、歩留まりを評価した。
【0069】
<5.実施例10>
実施例10は、下地基板として実施例2の方法を用いて作製したGaN結晶を用いた。2インチのGaN結晶をHVPE装置に挿入し、表1に示す条件で下地基板となるGaN結晶の(0001)面上にGaNを成長させ、GaN結晶を作製した。
【0070】
このGaN結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例10のGaN基板が得られた。このGaN基板について、表面の結晶軸の方向及び基板中心と端部との高さの差を測定した。また、このGaN基板を用いて上述の半導体デバイスの製造方法により半導体デバイス(LED)を作製し、歩留まりを評価した。
【0071】
実施例9及び10の基板の加工条件及び評価の結果を表3に示す。実施例9及び10の基板を用いて作製した半導体デバイス(LED)についても、高い歩留まりを得ることができた。
【0072】
【表3】
【0073】
<6.実施例11〜13>
実施例11〜13として、(111)面から<1−10>方向へそれぞれ、10°、20°、30°傾斜させたGaAs基板を用いて、オフ角を有するGaN結晶を成長させた。成長時の条件は、実施例5及び6と同じく、ドット状のマスクをパターニング形成した後にGaN結晶を成長させた。
【0074】
このGaN結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工してGaN基板を得た。このGaN基板を、XRD測定装置に<1−10>方向が図9のx方向となるように配置して、基板表面の結晶軸の方向を測定した。また、基板表面の中心と端部との高さの差を測定した。また、GaN基板を用いて上述の半導体デバイスの製造方法により半導体デバイス(LED)を作製し、歩留まりを評価した。
【0075】
実施例11〜13の基板の加工条件及び評価の結果を表4に示す。実施例11〜13のようにオフ角を有するGaN基板を用いて作製した半導体デバイス(LED)についても、高い歩留まりを得ることができた。
【0076】
【表4】
【0077】
<7.実施例14〜17>
実施例14〜17として、(0001)面に対して垂直であり、非極性な面方位を主面に持つGaN基板を作製した。表5に示すように、実施例14はサファイア基板の(11−20)のA面上にGaNを形成したほかは実施例9と同様の方法で、GaN結晶を作製した。また、下地基板として実施例15ではLiAlO2基板の(100)面、実施例16ではLiGaAlO4基板の(100)面をそれぞれ用いて、実施例7及び8と同様の方法でGaN結晶を作製した。上記実施例14〜16の方法で作製したGaN結晶の面方位は、(1−100)のM面であることが確認された。
【0078】
実施例17はサファイア基板の(1−102)のR面上にGaNを形成したほかは実施例9と同様の方法で、GaN結晶を作製した。このGaN結晶の面方位は(11−20)のA面であることが確認された。
【0079】
このGaN結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工してGaN基板を作製した後、GaN基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。またこのGaN基板を用いて上述の半導体デバイスの製造方法により半導体デバイス(LED)を作製し、歩留まりを評価した。
【0080】
実施例14〜17の基板の加工条件及び評価の結果を表5に示す。実施例14〜17のように非極性な面を主面に持つGaN基板を用いて作製した半導体デバイス(LED)についても、高い歩留まりを得ることができた。
【0081】
【表5】
【0082】
<8.実施例18〜20>
実施例18〜20として、サイズの大きな基板を用いた場合について評価を行った。表6に示すように、実施例18として直径102mmのGaAs基板の(111)面上にGaNを成長させた。また、実施例19として直径155mmのGaAs基板の(111)面上にGaNを成長させた。また、実施例20として直径102mmのサファイア基板の(0001)面上に、GaNを成長させた。この際、実施例18及び実施例19では、実施例5及び6と同様にドット状のSiO2膜をパターニング形成した後にGaN層を成長させた。また、実施例20では、実施例9と同様の方法によりGaN層を成長させた。
【0083】
このGaN結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工してGaN基板を作製した後、GaN基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。またこのGaN基板を用いて上述の半導体デバイスの製造方法により半導体デバイス(LED)を作製し、歩留まりを評価した。
【0084】
実施例18〜20の基板の加工条件及び評価の結果を表6に示す。実施例18〜20のよう大きなGaN基板を用いて作製した半導体デバイス(LED)についても、高い歩留まりを得ることができた。
【0085】
【表6】
【0086】
<9.実施例21〜28>
(GaN基板の作製)
実施例22、24、26及び28に用いるGaN基板は、実施例6と同様に、GaAs基板の(111)面上に、ドット状のSiO2膜をパターニング形成した後、GaN層を成長させることでGaN結晶からなる基板を作製した。この基板の表面を上述の基板表面の加工方法により、曲率半径90mの加工治具を用いて表面を球面状に加工することで、実施例22、24、26及び28に用いるGaN基板を作製し、基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。
【0087】
実施例21、23、25及び27に用いるGaN基板は実施例6と同様に、GaAs基板の(111)面上に、ドット状のSiO2膜をパターニング形成した後、GaN層を成長させてGaN結晶からなる基板を作製した。この基板の表面を、実施例1と同様に曲率半径10mの加工治具を用いて球状に加工し、実施例21、23、25及び27に用いるGaN基板を作製し、基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。
【0088】
(実施例21及び22)
上述の方法で作製したGaN基板を用いて、実施例21及び22として本発明の第3実施形態に係る半導体デバイス120であるLDを作製した。詳細な製造方法は以下の通りである。
【0089】
厚さ400μmのGaN基板の表面にMOCVD法により、III族窒化物半導体層として
Siをドープした、厚さが0.05μmのn型GaNバッファ層、
Siをドープした、厚さが1.0μmのn型Al0.08Ga0.92Nクラッド層、
Siをドープした、厚さが0.1μmのn型GaN光導波層、アンドープの厚さ3nmのIn0.15Ga0.85N層と、厚さが6nmのIn0.03Ga0.97N層とを5回繰り返した多重量子井戸構造の活性層、
アンドープの、厚さが0.01μmのAl0.2Ga0.8N劣化防止層、
マグネシウム(Mg)をドープした、厚さが10nmのp型Al0.2Ga0.8Nギャップ層、
Mgをドープした、厚さが0.1μmp型GaN光導波層、
Mgをドープした、厚さが0.3μmのp型Al0.08Ga0.92Nクラッド層、及び
Mgをドープした、p型GaNコンタクト層
を順次エピタキシャル成長させた後、GaN基板をMOCVD装置から取り出した。続いて、p型GaNコンタクト層の全面に厚さが0.1μmのSiO2膜をCVD法で形成した後、このSiO2膜上にリソグラフィによりリッジ部の形状に対応したパターンを形成した。
【0090】
次に、このSiO2膜をマスクとしてRIE法によりp型AlGaNクラッド層の厚さ方向の所定の深さまでエッチングを行うことにより、<1−100>方向に延在するリッジを形成した。このリッジの幅は2μmである。このRIEのエッチングガスとしては塩素系ガスを用いた。
【0091】
次に、エッチングマスクとして用いたSiO2膜をエッチング除去した後、基板全面にCVD法を用いて厚さが0.3μmのSiO2絶縁膜を成膜した。続いて、リソグラフィによりp側電極形成領域を除いた領域の絶縁膜の表面を覆うレジストパターンを形成した。このレジストパターンをマスクとして絶縁膜をエッチングすることにより、開口部を形成した。
【0092】
次に、レジストパターンを残したままの状態で、基板全面に真空蒸着法によりp側電極を形成したのち、レジストパターン上に形成したp側電極とともに除去して、p型GaNコンタクト層上のみp側電極を形成した。チップに分離しやすくするため、p型GaN層の面を研磨用のホルダにはり付けた後、平均粒径30μmのSiC砥粒を含むスラリーを使用してGaN基板の厚さが400μmから100μmになるまで研磨を行った。
【0093】
次に、GaN基板の裏面にn側電極を形成した。その後、素子領域の輪郭線に沿って、上述のようにしてレーザ構造が形成されたGaN基板のスクライビングを劈開により行ってバー状に加工し、一対の共振器端面を形成した。次に、これらの共振器端面に端面コーティングを施した後、再びこのレーザバーのスクライビングを劈開などにより行ってチップ化した。
【0094】
以上の方法によって実施例21及び22に係るLDを作製し、歩留まりを評価した。歩留まり評価方法は上述のLEDと同様であるが、LDのデバイス特性としてレーザ寿命を用いた。上記の結果を表7に示す。GaN基板の表面を球面状に加工することで、半導体デバイスとしてLDを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例21のGaN基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは18%程度であり、球面状に加工した場合と比較して低かった。
【0095】
【表7】
【0096】
(実施例23及び24)
上述の方法で作製したGaN基板を用いて、実施例23及び24として本発明の第4実施形態に係る半導体デバイス130であるHEMTを作製した。詳細な製造方法は以下の通りである。
【0097】
厚さ400μmのGaN基板の表面に、MOCVD法により、III族窒化物半導体層として、厚さ3μmのi型GaN層、厚さ30nmのi型Al0.15Ga0.85N層を成長させた。
【0098】
次に、フォトリソグラフィ法及びリフトオフ法により、i型Al0.15Ga0.85N層上にソース電極及びドレイン電極としてそれぞれTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した。さらに、ゲート電極として厚さ300nmのAu層を形成した。ゲート長は2μm、ゲート幅は150μmであった。
【0099】
チップに分離しやすくするため、p型GaN層の面を研磨用のホルダにはり付けた後、平均粒径30μmのSiC砥粒を含むスラリーを使用してGaN基板の厚さが400μmから100μmになるまで研磨を行った。次に、GaN基板及びIII族窒化物半導体層で構成される半導体を400μm×400μmの各チップに分離した。
【0100】
以上の方法によって実施例23及び24に係るHEMTを作製し、歩留まりを評価した。歩留まり評価方法は上述のLEDと同様であるが、HEMTのデバイス特性としてオン抵抗を用いた。上記の結果を表8に示す。GaN基板の表面を球面状に加工することで、半導体デバイスとしてHEMTを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例23のGaN基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは42%程度であり、球面状に加工した場合と比較して低かった。
【0101】
【表8】
【0102】
(実施例25及び26)
上述の方法で作製したGaN基板を用いて、実施例25及び26として本発明の第5実施形態に係る半導体デバイス140であるショットキーダイオードを作製した。詳細な製造方法は以下の通りである。
【0103】
厚さ400μmのGaN基板上に、MOCVD法により、III族窒化物半導体層として、厚さ5μmのn−型GaN層(電子濃度が1×1016cm−3)を成長させた。
【0104】
次に、GaN基板の裏面全面にオーミック電極としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した。さらに、フォトリソグラフィ法及びリフトオフ法により、n−型GaN層上にショットキー電極として直径200μm×厚さ300nmのAu層を形成した。
【0105】
チップに分離しやすくするため、p型GaN層の面を研磨用のホルダにはり付けた後、平均粒径30μmのSiC砥粒を含むスラリーを使用してGaN基板の厚さが400μmから100μmになるまで研磨を行った。次に、GaN基板及びIII族窒化物半導体層で構成される半導体を400μm×400μmの各チップに分離した。
【0106】
以上の方法によって実施例25及び26に係るショットキーダイオードを作製し、歩留まりを評価した。歩留まり評価方法は上述のLEDと同様であるが、ショットキーダイオードのデバイス特性としてオン抵抗を用いた。上記の結果を表9に示す。GaN基板の表面を球面状に加工することで、半導体デバイスとしてショットキーダイオードを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例25のGaN基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは37%程度であり、球面状に加工した場合と比較して低かった。
【0107】
【表9】
【0108】
(実施例27及び28)
上述の方法で作製したGaN基板を用いて、実施例27及び28として本発明の第6実施形態に係る半導体デバイス150であるMIS型トランジスタを作製した。詳細な製造方法は以下の通りである。
【0109】
厚さ400μmのGaN基板の表面に、MOCVD法により、1層以上のIII族窒化物半導体層として、厚さ5μmのn−型GaN層(電子濃度が1×1016cm−3)を成長させた。
【0110】
次に、選択イオン注入法により、p型GaN層及びn+型GaN層を形成した。ここで、p型GaN層はMgイオン注入により、n+型GaN層はSiイオン注入により形成した。次に、III族窒化物半導体層に保護膜として厚さ300nmのSiO2膜を形成した後、1250℃で30秒間アニールを行い、注入イオンを活性化させた。次に、フッ酸で上記保護膜を剥離した後、MIS用絶縁膜としてP−CVD(Plasmaenhanced Chemical Vapor Deposition:プラズマ化学気相堆積法)法により厚さ50nmのSiO2膜を形成した。
【0111】
次に、フォトリソグラフィ法及びバッファードフッ酸を用いた選択エッチング法により、上記MIS用絶縁膜の一部をエッチングして、リフトオフ法により、そのエッチングされた領域にソース電極としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した。次に、フォトリソグラフィ法及びリフトオフ法により、上記MIS用絶縁膜上に、ゲート電極として厚さ300nmのAl層を形成し、MIS構造を形成した。
【0112】
チップに分離しやすくするため、p型GaN層の面を研磨用のホルダにはり付けた後、平均粒径30μmのSiC砥粒を含むスラリーを使用してGaN基板の厚さが400μmから100μmになるまで研磨を行った。次に、GaN基板及びIII族窒化物半導体層で構成される半導体を400μm×400μmの各チップに分離した。分離した各チップのGaN基板の裏面の全面に、ドレイン電極としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した。
【0113】
以上の方法によって実施例27及び28に係るMIS型トランジスタを作製し、歩留まりを評価した。歩留まり評価方法は上述のLEDと同様であるが、MIS型トランジスタのデバイス特性としてオン抵抗を用いた。上記の結果を表10に示す。GaN基板の表面を球面状に加工することで、半導体デバイスとしてMIS型トランジスタを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例23のGaN基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは21%程度であり、球面状に加工した場合と比較して低かった。
【0114】
【表10】
【図面の簡単な説明】
【0115】
【図1】本発明の第1実施形態に係るGaN基板1の断面図である。
【図2】本発明の第1実施形態に係るGaN基板1の表面の形状を示す断面図である。
【図3】従来の単結晶からなるGaN基板2の断面図である。
【図4】本発明の第2実施形態に係る半導体デバイス110の断面図である。
【図5】本発明の第3実施形態に係る半導体デバイス120の断面図である。
【図6】本発明の第4実施形態に係る半導体デバイス130の断面図である。
【図7】本発明の第5実施形態に係る半導体デバイス140の断面図である。
【図8】本発明の第6実施形態に係る半導体デバイス150の断面図である。
【図9】SiO2膜によるパターニングのパターン(四角穴状)を示す図である。
【図10】結晶軸の測定方法を示す図である。
【図11】SiO2膜によるパターニングのパターン(ドット状)を示す図である。
【符号の説明】
【0116】
1…GaN基板、1A…基部、110…半導体デバイス(LED)、120…半導体デバイス(LD)、130…半導体デバイス(HEMT)、140…半導体デバイス(ショットキーダイオード)、150…半導体デバイス(MIS型トランジスタ)。
【技術分野】
【0001】
本発明は、GaN基板の製造方法、GaN基板及びこのGaN基板を用いて作製した半導体デバイスに関するものである。
【背景技術】
【0002】
従来より、LED等の半導体デバイスの作製には、発光効率等の各種素子特性の向上のため、単結晶のGaN基板が用いられている。このGaN基板を用いた半導体デバイスの特性を決定する要素の一つとして、GaN基板表面における結晶軸のばらつきがある。
【0003】
GaN基板表面において結晶軸のばらつきがあるとき、このような基板上に半導体層をエピタキシャル成長させると、エピタキシャル層の組成がばらつくことになる。このようなGaN基板を用いて、例えば発光デバイスを作製した場合、エピタキシャル層の組成のばらつきが原因で、基板面内で発光波長がばらつく。このため、この基板を用いて作製される発光デバイスは、同一の発光波長を持たず、ばらつきを有する可能性がある。
【0004】
このようにGaN基板における結晶軸のばらつきの発生は、GaN基板を用いた半導体デバイスの特性への影響が考えられるため、ばらつきの発生原因の調査及びその対策については種々の研究がなされている。例えば、特許文献1では、下地基板としてGaAs基板を用いてGaN単結晶を形成するとき、製造工程における熱処理等によってGaN単結晶に凸型の反りが発生することが示されている。また、この反りが発生したGaN単結晶を研磨することで、GaN基板表面の中心部及び端部において、結晶面の法線(結晶軸)とGaN基板表面の法線との角度にずれが発生することについて示されており、これらを回避するためのGaN単結晶基板の製造方法が開示されている。
【特許文献1】特開2000−22212号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
上記特許文献1に開示されている点の他に、GaN基板表面においてGaN結晶の結晶軸がばらつく原因として、GaN結晶の成長方向が傾いているという点がある。すなわち、下地基板上にGaN結晶を形成する際に、GaN結晶は下地基板の中心に向かうように傾きながら成長する。このため、GaN基板の中心付近の結晶軸がGaN基板表面の法線と一致するようにGaN結晶を加工した場合でも、基板の端部近傍では結晶軸とGaN基板表面の法線とが一致せず、GaN基板全体で見た場合には結晶軸のばらつきが発生するという問題があった。
【0006】
本発明は上記を鑑みてなされたものであり、表面における結晶軸のばらつきが少ないGaN基板の製造方法、GaN基板及びこのGaN基板を用いて作製した半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明のGaN基板の製造方法は、GaN単結晶からなる基板の表面を、当該基板表面における結晶軸の方向のばらつきに基づいて凹型の球面状に加工する工程を有することを特徴とする。
【0008】
また、本発明のGaN基板は、単結晶からなり、表面が、当該基板表面における結晶軸の方向のばらつきに応基づいて凹型の球面状に加工されたことを特徴とする。
【0009】
GaN基板の表面を凹型の球面状に加工することで、加工後のGaN基板表面において、法線に対する結晶軸の方向のばらつきが減少する。また、結晶軸の方向のばらつきが減少したGaN基板を用いて半導体デバイスを製造することにより、一つのGaN基板から作製される複数の半導体デバイスのデバイス特性を均一にできるため、半導体デバイスを製造する際の歩留まりを高めることができる。
【0010】
また、本発明のGaN基板の製造方法は、上記の加工する工程の際に、基板表面において、端面から5mmよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が0.25°以下となるように基板を加工することが好ましい。
【0011】
また、本発明のGaN基板は、GaN基板の表面において、端面から5mmよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が0.25°以下であることが好ましい。
【0012】
最大値と最小値との差が0.25°以下である場合、結晶軸の方向のばらつきが極めて小さいため、一枚のGaN基板を用いて作製される半導体デバイスのデバイス特性を均一にすることができる。
【0013】
さらに、本発明のGaN基板の製造方法は、上記の加工する工程の際に、基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が22μm以下となるように基板を加工することが好ましい。
【0014】
また、本発明のGaN基板は、GaN基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が22μm以下であることが好ましい。
【0015】
基板の中心の法線方向における中心の高さと端部の高さとの差が22μm以下である場合、このGaN基板上に半導体層をエピタキシャル成長させる際の温度分布や、原料ガスの分布を均一にすることができる。これによって、GaN基板上の半導体層を均一に成長させることができるため、このGaN基板を用いて作製される半導体デバイスの歩留まりを高めることができる。
【0016】
本発明の半導体デバイスは、上記のGaN基板の一部を用いた基部と、基部の表面上に積層された半導体層と、を有することが好ましい。また、本発明の半導体デバイスは、LED、LD、HEMT、ショットキーダイオード、MIS型トランジスタのいずれか一つであることが好ましい。
【発明の効果】
【0017】
本発明によれば、表面における結晶軸のばらつきが少ないGaN基板の製造方法、GaN基板及びこのGaN基板を用いて作製した半導体デバイスが提供される。
【発明を実施するための最良の形態】
【0018】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
【0019】
(第1実施形態)
図1は、本発明の第1実施形態に係るGaN基板1の断面図である。本実施形態に係るGaN基板1は、GaN単結晶からなり、基板の表面が凹型の球面状に加工されている。GaN結晶の結晶軸は、GaN基板1の中心付近では裏面に対してほぼ垂直方向であるが、中心から端部に向かうにつれて傾きを有している。このようにGaN基板1の結晶軸の方向は、基板の中心付近と端部近傍との間で差がある。この理由としては、下地基板上にGaN結晶を形成する際に、GaN結晶は下地基板の中心に向かうように傾きながら成長することによる。これに対して、図1のGaN基板1では結晶軸の傾きに応じ基板表面が凹型の球面状に加工されているため、結晶軸の方向と基板表面の法線とのなす角が小さくなっており、GaN基板1の表面において結晶軸の方向のばらつきが小さい。
【0020】
上記のGaN基板1の表面の形状について、具体的に説明する。図1で示す通り、このGaN基板1の中心をP0、GaN基板1の端面から5mm以上内側の地点をP1とする。中心P0において、基板表面の法線をn0とし、結晶軸x0の方向をa0とする。そして、中心P0における基板表面の法線n0と結晶軸a0とのなす角を角α0とする。同様に、P1においても、基板表面の法線をn1、結晶軸x1の方向をa1とし、法線n1と結晶軸の方向a1とのなす角を角α1とする。この場合、GaN基板1の表面における角α0と角α1との差は0.25°以下であることが好ましい。角α0と角α1との差は、より好ましくは0.2°以下、さらに好ましくは0.1°以下、最も好ましくは0°である。
【0021】
図2は、第1実施形態に係るGaN基板1の表面の形状を示す断面図である。図2のGaN基板1の中心P0は、図1の中心P0と同一の地点である。図2で示すように法線n0方向における端部P2の高さと中心P0の高さとの差をhとする。本実施形態のGaN基板1では、高さの差hが22μm以下であることが好ましい。高さの差hが22μmを超える場合、後工程でGaN基板1上に半導体層をエピタキシャル成長させる際に、基板全体の温度分布が均一にならない場合や、原料ガスが均一に行き届かない場合があるため、エピタキシャル層の組成が基板内でばらつくことがある。また、パターニング等を行う場合には、パターニングの精度が低下するおそれがある。上記の理由から、端部P2の高さと中心P0の高さとの差hは22μm以下であることが好ましい。また、GaN基板1の直径が2インチ(50.8mm)である場合には高さの差hは2μm以上であることが好ましく、直径が4インチ(101.6mm)である場合には高さの差hは4μm以上であることが好ましい。
【0022】
上記の第1実施形態に係るGaN基板の製造方法は以下の通りである。
【0023】
まず、下地基板上にGaN単結晶を成長させる。下地基板としては、サファイア、ZnO、SiC、AlN、GaAs、LiAlO、GaAlLiO又はGaNを用いることが好ましい。下地基板上にGaN単結晶を成長させる方法は特に限定されないが、MOCVD(Metal Organic Chemical Vapor Deposition:有機金属化学気相堆積)法、HVPE(HydrideVapor Phase Epitaxy:ハイドライド気相成長)法等を用いることができる。また、マスクを用いるELO(Epitaxial lateralovergrowth:選択横方向成長)法、PENDEO法(下地基板に溝加工を施し横方向に成長させる方法)、下地基板上に数μmのGaN層を成長させた後に遷移金属を成長させ、窒化処理を施した後に、GaN層を成長させるVAS(Void-AssistedSeparation:ボイド形成剥離)法等を用いてもよい。これらの方法で成長したGaN単結晶を下地基板から取り出し、GaN単結晶からなる基板を得る。なお、GaN単結晶を、ワイヤーソー、内周刃、外周刃等を用いてスライスした後に以下の工程へ進んでもよい。
【0024】
続いて、この基板の表面を、基板表面の結晶軸の方向のばらつきに応じた曲率半径で加工する。曲率半径は、例えばXRD装置を用いて、基板の中心及び端部のそれぞれにおける結晶方位又は結晶軸を測定し、表面に最も垂直な結晶方位又は結晶軸を有する部位(多くの場合、基板の中心付近)を求めた後に、当該部位と基板の端部との結晶軸の傾きの差を算出し、その算出結果に基づいて決定される。その他、GaN結晶が傷つかないようにGaN結晶から下地基板を剥離及び除去した後、下地基板とGaN結晶との界面であった面であるGaN結晶の裏面を、接触式形状測定機又は非接触式形状測定機等を用いて測定することにより結晶方位又は結晶軸を求めることもできる。これらの方法によって、基板表面に対する結晶軸方向のばらつきが求められ、結晶面の曲率半径を決定することができる。
【0025】
次に、基板表面と結晶方位あるいは結晶軸の傾きを設計する。すなわちオフ角を決定する。
【0026】
次に、この曲率半径及びオフ角を基に、基板の中心の法線方向における中心の高さと端部の高さ、すなわち図2における高さの差hを考慮して、加工治具を用いて基板表面を凹型に球面加工する。球面加工の方法は、特に限定されないが、例えば球面形状を有する研磨盤を用いることにより、簡易に実施することができる。
【0027】
以上により、第1実施形態に係るGaN基板1を作製することができる。
【0028】
本実施形態のように、結晶軸の方向のばらつきに応じた曲率半径で、基板表面を球面状に加工することにより、基板表面の法線と結晶軸とのなす角のばらつきを小さくすることができる。この点について従来のGaN基板と比較して説明する。
【0029】
図3は、従来の単結晶からなるGaN基板2の断面図である。従来のGaN基板2は、単結晶中の結晶軸の傾きについては図1のGaN基板1と同様であるが、表面は平坦に加工されている。この場合、図3に示すとおり、P0における基板表面の法線n0と結晶軸a0とのなす角α0は、図1のGaN基板1と同一である。しかし、地点P1においては、結晶軸x1の方向a1は図1と同一であるものの、基板表面が平坦に加工されていることにより、基板表面の法線n’1は、図1の基板表面の法線n1とは異なる角度をもつ。このため、地点P1における基板表面の法線n’1と結晶軸a1とがなす角α’1は、本発明の第1実施形態における角α1より大きくなる。このように、結晶軸のばらつきが大きい従来のGaN基板2の基板表面を、本発明の第1実施形態のように結晶軸の方向のばらつきに対応した曲率半径で加工することにより、図1のGaN基板1のように基板表面における結晶軸の方向のばらつきを減少させることができる。このように結晶軸のばらつきが減少した本実施形態におけるGaN基板1を用いて半導体デバイスを作製すれば、一枚のGaN基板を用いて作製した複数の半導体デバイスのデバイス特性のばらつきが減少し、半導体デバイス作製時の歩留まりを向上させることができる。
【0030】
以下の第2実施形態〜第6実施形態では、上記第1実施形態によって得られるGaN基板1を用いて作製した半導体デバイスについて詳細を説明する。なお、半導体デバイスの製造工程中でGaN基板1を複数のチップに分離するため、各半導体デバイスは、GaN基板1の一部である基部1Aを備えている。
【0031】
(第2実施形態)
図4は、本発明の第2実施形態に係る半導体デバイス110の断面図である。図4に示すように、本実施形態に係る半導体デバイス110は、基部1Aの表面に、n型GaN層201、n型AlGaN層202、発光層203、p型AlGaN層204、p型GaN層205を順次形成した半導体層と、p型GaN層205上に形成したp側電極251、基部1Aの裏面上に形成したn側電極252と、からなる。この半導体デバイス110は、LED(Light Emitting Diode:発光ダイオード)として機能する。なお、発光層203は、例えばGaN層とIn0.2Ga0.8N層とを交互に積層したMQW(Multi-QuantumWell:多重量子井戸)構造としてもよい。
【0032】
本実施形態の半導体デバイス110は、例えば以下の方法により作製される。まず、GaN基板1の表面にMOCVD法により、n型GaN層201となる層、n型AlGaN層202となる層、発光層203となる層、p型AlGaN層204となる層、p型GaN層205となる層を順次形成する。続いて、p型GaN層205となる層の上にp側電極251となる部分を形成する。さらに、基部1Aの裏面上にn側電極252となる電極を形成した後、チップに分離することにより、半導体デバイス110であるLEDが得られる。
【0033】
上記の第2実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないGaN基板1(図1参照)を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス(LED)を作製することができる。
【0034】
(第3実施形態)
図5(a)は、本発明の第3実施形態に係る半導体デバイス120の断面図である。図5(a)に示すように、本実施形態に係る半導体デバイス120は、基部1Aと、基部1Aの表面に、n型GaNバッファ層206、n型AlGaNクラッド層207、n型GaN光導波層208、活性層209、アンドープInGaN劣化防止層210、p型AlGaNギャップ層211、p型GaN光導波層212、p型AlGaNクラッド層213、p型GaNコンタクト層214を順次形成した半導体層と、p型GaNコンタクト層214の上部に形成したp側電極251と、基部1Aの裏面に形成したn側電極252と、p型AlGaNクラッド層213を覆うSiO2絶縁膜216と、からなる。この半導体デバイス120は、LD(Laser Diode:レーザダイオード)として、機能する。
【0035】
本実施形態の半導体デバイス120は、例えば以下の方法により作製される。まず、図5(b)に示すように、GaN基板1の表面にMOCVD法により、n型GaNバッファ層206、n型AlGaNクラッド層207、n型GaN光導波層208、活性層209、アンドープAlGaN劣化防止層210、p型AlGaNギャップ層211、p型GaN光導波層212、p型AlGaNクラッド層213、p型GaNコンタクト層214を順次形成する。次に、p型GaNコンタクト層214の表面全面にSiO2膜をCVD法により形成した後、リソグラフィによりパターンを形成する。次に、図5(a)に示したように、p型AlGaNクラッド層213の厚さ方向の所定の深さまでエッチングを行い、リッジ215を形成する。その後SiO2膜を除去した後に、基板全面にSiO2絶縁膜216を形成する。次にレジストパターン形成及びエッチングによりSiO2絶縁膜に開口216aを形成し、リフトオフ法によりp型GaNコンタクト層214の表面のみにp側電極251を形成する。その後、GaN基板1の裏面上にn側電極252を形成した後、チップに分離することにより、半導体デバイス120であるLDが得られる。
【0036】
なお、SiO2膜の形成には、真空蒸着法、スパッタリング法などを用いてもよく、SiO2膜のエッチングの方法は、フッ素を含むエッチングガスを用いたRIE法でもよい。
【0037】
上記の第3実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないGaN基板1(図1参照)を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス(LD)を作製することができる。
【0038】
(第4実施形態)
図6は、本発明の第4実施形態に係る半導体デバイス130の断面図である。図6に示すように、本実施形態に係る半導体デバイス130は、基部1Aと、基部1Aの表面にi型GaN層221a、i型AlGaN層221bが順次積層されたIII族窒化物半導体層221と、i型AlGaN層221b上に形成されたソース電極253、ゲート電極254及びドレイン電極255と、からなる。この半導体デバイス130は、HEMT(HighElectron Mobility Transistor:高電子移動度トランジスタ)として機能する。
【0039】
本実施形態の半導体デバイス130は、例えば以下の方法により作製される。GaN基板1の表面に、i型GaN層221aとなる層、i型AlGaN層221bとなる層を成長させる。次に、フォトリソグラフィ法及びリフトオフ法により、i型AlGaN層221bとなる層の上にソース電極253及びドレイン電極255を形成後、さらに、ゲート電極254を形成した後、チップに分離することにより、半導体デバイス130であるHEMTが得られる。
【0040】
上記の第4実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないGaN基板1(図1参照)を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス(HEMT)を作製することができる。
【0041】
(第5実施形態)
図7は、本発明の第5実施形態に係る半導体デバイス140の断面図である。図7に示すように、本実施形態に係る半導体デバイス140は、基部1Aの表面に、1層以上のIII族窒化物半導体層としてn−型GaN層221を有し、基部1Aの裏面にオーミック電極256を備える。また、半導体デバイス140は、n−型GaN層221の表面にショットキー電極257を備える。この半導体デバイス140は、ショットキーダイオードとして機能する。
【0042】
本実施形態の半導体デバイス140は、例えば以下の方法により作製される。GaN基板1上に、MOCVD法により、n−型GaN層221となる層を成長させる。次に、GaN基板1の裏面にオーミック電極256を形成する。さらに、フォトリソグラフィ法及びリフトオフ法により、n−型GaN層221となる層上にショットキー電極257を形成した後、チップに分離することにより、半導体デバイス140であるショットキーダイオードが得られる。
【0043】
上記の第5実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないGaN基板1(図1参照)を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス(ショットキーダイオード)を作製することができる。
【0044】
(第6実施形態)
図8は、本発明の第6実施形態に係る半導体デバイス150の断面図である。図8に示すように、本実施形態に係る半導体デバイス150は、基部1Aと、基板1Aの表面に形成されたn−型GaN層221c、n−型GaN層221c上の左右の二箇所に埋め込まれるように形成されたp型GaN層221d及びn+型GaN層221eからなるIII族窒化物半導体層221と、を有する。さらに、半導体デバイス150は、基部1Aの裏面に形成されたドレイン電極255と、n−型GaN層221c上に絶縁膜258を介して形成されたゲート電極254と、二箇所のn+型GaN層221e上に形成されたソース電極253と、を備える。この半導体デバイス150はMIS(MetalInsulator Semiconductor:金属−絶縁体−半導体)型トランジスタとして機能する。
【0045】
本実施形態の半導体デバイス150は、例えば以下の方法により作製される。GaN基板1上に、MOCVD法によりn−型GaN層221cとなる層を形成する。続いて、選択イオン注入法により、n−型GaN層となる層の表面の一部の領域にp型GaN層221d及びn+型GaN層221eを順次形成する。次に、SiO2膜を用いてn−型GaN層221cとなる部分の表面を保護した後アニールを行い、注入イオンを活性化させる。MIS用絶縁膜としてP−CVD(Plasma enhanced Chemical Vapor Deposition;プラズマ化学気相堆積)法によりSiO2膜を形成した後、フォトリソグラフィ法及びバッファードフッ酸を用いた選択エッチング法により、上記MIS用絶縁膜の一部をエッチングして、リフトオフ法により、n+型GaN層221eとなる層の上部にソース電極253を形成する。次に、フォトリソグラフィ法及びリフトオフ法により、上記MIS用絶縁膜256上に、ゲート電極254を形成する。さらに、GaN基板1の裏面全面にドレイン電極255を形成した後、チップに分離することにより、半導体デバイス150であるMIS型トランジスタが得られる。
【0046】
上記の第6実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないGaN基板を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス(MIS型トランジスタ)を作製することができる。
【実施例】
【0047】
以下、本発明に係る製造方法に基づいて作製されたGaN基板を用いて作製した半導体デバイスを実施例として、従来のGaN基板を用いて作製された半導体デバイスを比較例として、本発明を更に詳細に説明するが、本発明は以下の実施例に限定されるものではない。
【0048】
<1.実施例1〜4及び比較例1>
(基板の作製と曲率半径の算出)
直径51mmの(111)面GaAs基板上に、SiO2膜を、厚みが100nmとなるように形成した。次にこのSiO2膜をフォトリソグラフィにより図9に示すような四角穴状のマスクパターン(開口部10が一辺5μmの正方形であり、開口部同士の間隔が5μm)となるように、パターニングを行った。その後、GaAs基板をHVPE装置に挿入し、表1に示す条件でGaN層を成長させた。成長によって得られたGaN結晶から、GaAs基板を除去した後、GaN結晶の裏面の中心付近の面と平行にスライスした後、結晶の外周を加工し、厚みが400μm、直径50.8mm(2インチ)の、GaN単結晶からなる基板を得た。
【0049】
上記で得られた単結晶について、2結晶XRD装置を用いて、主面方位ならびに結晶軸(面方位)のばらつきを測定した。結晶軸の測定方法は、後述の基板表面加工後の測定方法に従った。主面方位は、表1に示すとおり、実施例1〜4及び比較例1のいずれも(0001)面であった。
【0050】
(基板表面の加工)
実施例1〜4について、それぞれ表1に示すとおり、曲率半径が10m、50m、20m、15mの加工治具を用いて、基板表面が球面状となるように加工した。比較例1については曲率半径が100,000,000mの加工治具を用いて、基板表面が平面となるように加工した。
【0051】
(加工後の基板の測定)
表面を加工した後のGaN結晶表面における結晶軸の方向のばらつきを、2結晶XRD装置を用いて測定した。
【0052】
測定方法は、以下の通りである。図10は、結晶軸の測定方法を示す図である。図10に示すように、単結晶表面の中心P0と、単結晶の外周から5mmの位置のポイントPaと、同じく単結晶の外周から5mmの位置であり、ポイントPaとポイントP0とを結ぶ直線と直交する直線状のポイントPbの3点において、結晶軸の方向を測定した。結晶軸の方向はP0とポイントPaとを結ぶ方向(x方向)と、x方向に直交するP0とPbとを結ぶ方向(y方向)の2成分について測定した。これらの2成分について、例えば中心P0における結晶軸の傾きのうちx方向の傾きをα0x、y方向の傾きをα0yとした。同様にPaにおける結晶軸の傾きをαax、αay、またPbにおける結晶軸の傾きをαbx、αbyとした。また、角度については、基板表面の法線方向を0°とし、x方向についてはP0からPaへ向かう方向の結晶軸の傾きを正とし、その逆方向の傾きを負とした。また、y方向についても同様に、P0からPbへ向かう方向の結晶軸の傾きを正とし、その逆方向の傾きを負とした。得られた結果を基に、P0とPaとの間について、x方向の傾きの差(|α0x|-|αax|)及びy方向の傾きの差(|α0y|−|αay|)を求めた。同様にP0とPbとの間についてもx方向の傾きの差(|α0x|−|αbx|)及びy方向の傾きの差(|α0y|−|αby|)を求めた。
【0053】
次に、中心P0の法線方向における中心P0と端部との高さの差を求めた。具体的には基板表面の中心P0と端部のうち任意の1点との計2点について、基板の厚みを測定し、その差を高さの差とした。
【0054】
(半導体デバイスの作製及び歩留まりの評価)
上記の実施例1〜4及び比較例1のGaN基板を用いて、本発明の第1実施形態に係る半導体デバイス110であるLEDを作製した。詳細な製造方法は以下の通りである。
【0055】
実施例1〜4及び比較例1のそれぞれのGaN基板上に、MOCVD法により、1層以上のIII族窒化物半導体層として、厚さ5μmのn型GaN層、厚さ3nmのIn0.2Ga0.8N層、厚さ60nmのAl0.2Ga0.8N層、厚さ150nmのp型GaN層を順次エピタキシャル成長させた。
【0056】
さらに、p型GaN層の表面に厚さ100nmのp側電極を形成した。次にチップに分離しやすくするため、p型GaN層の面を研磨用のホルダにはり付けた後、平均粒径30μmのSiC砥粒を含むスラリーを使用してGaN基板の厚さが400μmから100μmになるまで研磨を行った。
【0057】
その後、各チップに分離したときにGaN基板の裏面の中央部になる位置に直径80μm×厚さ100nmのn側電極を形成した後、400μm×400μmの各チップに分離した。以上によって実施例1〜4及び比較例1に係るLEDを作製した。
【0058】
上記で作製したLEDについての歩留まりについては以下の方法で評価を行った。まず上記方法で作製したLEDのうち、分離前のGaN基板の中心から半径2.5mm以内(中心領域)に位置するデバイスの発光強度を測定し、平均値Av及び標準偏差σを算出した。その後、当該GaN基板から作製されたすべてのデバイスの発光強度を測定し、中心領域のデバイスの発光強度の平均値と標準偏差との差(Av−σ)以上の結果であったものを合格とし、
デバイス合格率(%)(=合格デバイス数/全デバイス数×100)
を求めた。
【0059】
以上の結果を表1に示す。実施例1〜4の基板を用いて作製した半導体デバイス(LED)では、比較例1の基板を用いて半導体デバイスを作製した場合と比較して高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。
【0060】
【表1】
【0061】
<2.実施例5、6>
実施例5及び6は、GaN単結晶を形成する際のSiO2膜によるマスクの形状以外は実施例1〜4と同様である。すなわち、まずGaAs基板上に、SiO2膜を、厚みが100nmとなるように形成した。次にこのSiO2膜をフォトリソグラフィにより図11に示すようなマスクパターン(マスク部11が一辺30μmの正方形であり、マスク部のピッチが300μm)のドット状となるように、パターニングを行った。その後、GaAs基板をHVPE装置に挿入し、GaN結晶を成長させた。このように、SiO2膜をパターニング形成することで、低結晶欠陥領域の中に閉鎖欠陥領域がドット状に配置される構造を持つGaN結晶が作製された。
【0062】
このGaN結晶から得られた基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例5及び6に用いるGaN基板が得られた。このGaN基板について、表面の結晶軸の傾き及び中心と端部との間の高さの差を測定した。また、このGaN基板を用いて、上述の半導体デバイスの製造方法により実施例5及び6に係る半導体デバイス(LED)を作製し、歩留まりを評価した。
【0063】
<3.実施例7、8>
実施例7及び8は、GaN単結晶を形成する際のSiO2膜によるマスクの形状以外は実施例5及び6と同様である。すなわち、実施例7及び8では、SiO2膜を、マスク部の幅が30μm、ピッチが300μmのストライプ状となるように、パターニング形成を行った。このようにパターニング形成することで、低結晶欠陥領域と高結晶結果領域がストライプ状に交互に配置される構造を持つGaN結晶が作製された。
【0064】
このGaN結晶から得られた基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例7及び8に用いるGaN基板が得られた。このGaN基板について、表面の結晶軸の傾き及び中心と端部との間の高さの差を測定した。また、このGaN基板を用いて、上述の半導体デバイスの製造方法により実施例7及び8に係る半導体デバイス(LED)を作製し、歩留まりを評価した。
【0065】
実施例5〜8の基板の加工条件及び評価の結果を表2に示す。実施例5〜8の基板を用いて作製した半導体デバイス(LED)についても、高い歩留まりを得ることができた。
【0066】
【表2】
【0067】
<4.実施例9>
実施例9は直径51mmの(0001)面サファイア基板上に、MOCVD法によりGaN層を500nm成長させた。次に、このGaN層の上にチタン層を2μm蒸着した後、熱処理を施した。その後この基板をHVPE装置に挿入し、表3に示す条件でGaN層を成長させ、GaN結晶が得られた。
【0068】
このGaN結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例9に用いるGaN基板が得られた。このGaN基板について、表面の結晶軸の傾き及び中心と端部との高さの差を測定した。また、このGaN基板を用いて上述の半導体デバイスの製造方法により半導体デバイス(LED)を作製し、歩留まりを評価した。
【0069】
<5.実施例10>
実施例10は、下地基板として実施例2の方法を用いて作製したGaN結晶を用いた。2インチのGaN結晶をHVPE装置に挿入し、表1に示す条件で下地基板となるGaN結晶の(0001)面上にGaNを成長させ、GaN結晶を作製した。
【0070】
このGaN結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例10のGaN基板が得られた。このGaN基板について、表面の結晶軸の方向及び基板中心と端部との高さの差を測定した。また、このGaN基板を用いて上述の半導体デバイスの製造方法により半導体デバイス(LED)を作製し、歩留まりを評価した。
【0071】
実施例9及び10の基板の加工条件及び評価の結果を表3に示す。実施例9及び10の基板を用いて作製した半導体デバイス(LED)についても、高い歩留まりを得ることができた。
【0072】
【表3】
【0073】
<6.実施例11〜13>
実施例11〜13として、(111)面から<1−10>方向へそれぞれ、10°、20°、30°傾斜させたGaAs基板を用いて、オフ角を有するGaN結晶を成長させた。成長時の条件は、実施例5及び6と同じく、ドット状のマスクをパターニング形成した後にGaN結晶を成長させた。
【0074】
このGaN結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工してGaN基板を得た。このGaN基板を、XRD測定装置に<1−10>方向が図9のx方向となるように配置して、基板表面の結晶軸の方向を測定した。また、基板表面の中心と端部との高さの差を測定した。また、GaN基板を用いて上述の半導体デバイスの製造方法により半導体デバイス(LED)を作製し、歩留まりを評価した。
【0075】
実施例11〜13の基板の加工条件及び評価の結果を表4に示す。実施例11〜13のようにオフ角を有するGaN基板を用いて作製した半導体デバイス(LED)についても、高い歩留まりを得ることができた。
【0076】
【表4】
【0077】
<7.実施例14〜17>
実施例14〜17として、(0001)面に対して垂直であり、非極性な面方位を主面に持つGaN基板を作製した。表5に示すように、実施例14はサファイア基板の(11−20)のA面上にGaNを形成したほかは実施例9と同様の方法で、GaN結晶を作製した。また、下地基板として実施例15ではLiAlO2基板の(100)面、実施例16ではLiGaAlO4基板の(100)面をそれぞれ用いて、実施例7及び8と同様の方法でGaN結晶を作製した。上記実施例14〜16の方法で作製したGaN結晶の面方位は、(1−100)のM面であることが確認された。
【0078】
実施例17はサファイア基板の(1−102)のR面上にGaNを形成したほかは実施例9と同様の方法で、GaN結晶を作製した。このGaN結晶の面方位は(11−20)のA面であることが確認された。
【0079】
このGaN結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工してGaN基板を作製した後、GaN基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。またこのGaN基板を用いて上述の半導体デバイスの製造方法により半導体デバイス(LED)を作製し、歩留まりを評価した。
【0080】
実施例14〜17の基板の加工条件及び評価の結果を表5に示す。実施例14〜17のように非極性な面を主面に持つGaN基板を用いて作製した半導体デバイス(LED)についても、高い歩留まりを得ることができた。
【0081】
【表5】
【0082】
<8.実施例18〜20>
実施例18〜20として、サイズの大きな基板を用いた場合について評価を行った。表6に示すように、実施例18として直径102mmのGaAs基板の(111)面上にGaNを成長させた。また、実施例19として直径155mmのGaAs基板の(111)面上にGaNを成長させた。また、実施例20として直径102mmのサファイア基板の(0001)面上に、GaNを成長させた。この際、実施例18及び実施例19では、実施例5及び6と同様にドット状のSiO2膜をパターニング形成した後にGaN層を成長させた。また、実施例20では、実施例9と同様の方法によりGaN層を成長させた。
【0083】
このGaN結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工してGaN基板を作製した後、GaN基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。またこのGaN基板を用いて上述の半導体デバイスの製造方法により半導体デバイス(LED)を作製し、歩留まりを評価した。
【0084】
実施例18〜20の基板の加工条件及び評価の結果を表6に示す。実施例18〜20のよう大きなGaN基板を用いて作製した半導体デバイス(LED)についても、高い歩留まりを得ることができた。
【0085】
【表6】
【0086】
<9.実施例21〜28>
(GaN基板の作製)
実施例22、24、26及び28に用いるGaN基板は、実施例6と同様に、GaAs基板の(111)面上に、ドット状のSiO2膜をパターニング形成した後、GaN層を成長させることでGaN結晶からなる基板を作製した。この基板の表面を上述の基板表面の加工方法により、曲率半径90mの加工治具を用いて表面を球面状に加工することで、実施例22、24、26及び28に用いるGaN基板を作製し、基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。
【0087】
実施例21、23、25及び27に用いるGaN基板は実施例6と同様に、GaAs基板の(111)面上に、ドット状のSiO2膜をパターニング形成した後、GaN層を成長させてGaN結晶からなる基板を作製した。この基板の表面を、実施例1と同様に曲率半径10mの加工治具を用いて球状に加工し、実施例21、23、25及び27に用いるGaN基板を作製し、基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。
【0088】
(実施例21及び22)
上述の方法で作製したGaN基板を用いて、実施例21及び22として本発明の第3実施形態に係る半導体デバイス120であるLDを作製した。詳細な製造方法は以下の通りである。
【0089】
厚さ400μmのGaN基板の表面にMOCVD法により、III族窒化物半導体層として
Siをドープした、厚さが0.05μmのn型GaNバッファ層、
Siをドープした、厚さが1.0μmのn型Al0.08Ga0.92Nクラッド層、
Siをドープした、厚さが0.1μmのn型GaN光導波層、アンドープの厚さ3nmのIn0.15Ga0.85N層と、厚さが6nmのIn0.03Ga0.97N層とを5回繰り返した多重量子井戸構造の活性層、
アンドープの、厚さが0.01μmのAl0.2Ga0.8N劣化防止層、
マグネシウム(Mg)をドープした、厚さが10nmのp型Al0.2Ga0.8Nギャップ層、
Mgをドープした、厚さが0.1μmp型GaN光導波層、
Mgをドープした、厚さが0.3μmのp型Al0.08Ga0.92Nクラッド層、及び
Mgをドープした、p型GaNコンタクト層
を順次エピタキシャル成長させた後、GaN基板をMOCVD装置から取り出した。続いて、p型GaNコンタクト層の全面に厚さが0.1μmのSiO2膜をCVD法で形成した後、このSiO2膜上にリソグラフィによりリッジ部の形状に対応したパターンを形成した。
【0090】
次に、このSiO2膜をマスクとしてRIE法によりp型AlGaNクラッド層の厚さ方向の所定の深さまでエッチングを行うことにより、<1−100>方向に延在するリッジを形成した。このリッジの幅は2μmである。このRIEのエッチングガスとしては塩素系ガスを用いた。
【0091】
次に、エッチングマスクとして用いたSiO2膜をエッチング除去した後、基板全面にCVD法を用いて厚さが0.3μmのSiO2絶縁膜を成膜した。続いて、リソグラフィによりp側電極形成領域を除いた領域の絶縁膜の表面を覆うレジストパターンを形成した。このレジストパターンをマスクとして絶縁膜をエッチングすることにより、開口部を形成した。
【0092】
次に、レジストパターンを残したままの状態で、基板全面に真空蒸着法によりp側電極を形成したのち、レジストパターン上に形成したp側電極とともに除去して、p型GaNコンタクト層上のみp側電極を形成した。チップに分離しやすくするため、p型GaN層の面を研磨用のホルダにはり付けた後、平均粒径30μmのSiC砥粒を含むスラリーを使用してGaN基板の厚さが400μmから100μmになるまで研磨を行った。
【0093】
次に、GaN基板の裏面にn側電極を形成した。その後、素子領域の輪郭線に沿って、上述のようにしてレーザ構造が形成されたGaN基板のスクライビングを劈開により行ってバー状に加工し、一対の共振器端面を形成した。次に、これらの共振器端面に端面コーティングを施した後、再びこのレーザバーのスクライビングを劈開などにより行ってチップ化した。
【0094】
以上の方法によって実施例21及び22に係るLDを作製し、歩留まりを評価した。歩留まり評価方法は上述のLEDと同様であるが、LDのデバイス特性としてレーザ寿命を用いた。上記の結果を表7に示す。GaN基板の表面を球面状に加工することで、半導体デバイスとしてLDを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例21のGaN基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは18%程度であり、球面状に加工した場合と比較して低かった。
【0095】
【表7】
【0096】
(実施例23及び24)
上述の方法で作製したGaN基板を用いて、実施例23及び24として本発明の第4実施形態に係る半導体デバイス130であるHEMTを作製した。詳細な製造方法は以下の通りである。
【0097】
厚さ400μmのGaN基板の表面に、MOCVD法により、III族窒化物半導体層として、厚さ3μmのi型GaN層、厚さ30nmのi型Al0.15Ga0.85N層を成長させた。
【0098】
次に、フォトリソグラフィ法及びリフトオフ法により、i型Al0.15Ga0.85N層上にソース電極及びドレイン電極としてそれぞれTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した。さらに、ゲート電極として厚さ300nmのAu層を形成した。ゲート長は2μm、ゲート幅は150μmであった。
【0099】
チップに分離しやすくするため、p型GaN層の面を研磨用のホルダにはり付けた後、平均粒径30μmのSiC砥粒を含むスラリーを使用してGaN基板の厚さが400μmから100μmになるまで研磨を行った。次に、GaN基板及びIII族窒化物半導体層で構成される半導体を400μm×400μmの各チップに分離した。
【0100】
以上の方法によって実施例23及び24に係るHEMTを作製し、歩留まりを評価した。歩留まり評価方法は上述のLEDと同様であるが、HEMTのデバイス特性としてオン抵抗を用いた。上記の結果を表8に示す。GaN基板の表面を球面状に加工することで、半導体デバイスとしてHEMTを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例23のGaN基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは42%程度であり、球面状に加工した場合と比較して低かった。
【0101】
【表8】
【0102】
(実施例25及び26)
上述の方法で作製したGaN基板を用いて、実施例25及び26として本発明の第5実施形態に係る半導体デバイス140であるショットキーダイオードを作製した。詳細な製造方法は以下の通りである。
【0103】
厚さ400μmのGaN基板上に、MOCVD法により、III族窒化物半導体層として、厚さ5μmのn−型GaN層(電子濃度が1×1016cm−3)を成長させた。
【0104】
次に、GaN基板の裏面全面にオーミック電極としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した。さらに、フォトリソグラフィ法及びリフトオフ法により、n−型GaN層上にショットキー電極として直径200μm×厚さ300nmのAu層を形成した。
【0105】
チップに分離しやすくするため、p型GaN層の面を研磨用のホルダにはり付けた後、平均粒径30μmのSiC砥粒を含むスラリーを使用してGaN基板の厚さが400μmから100μmになるまで研磨を行った。次に、GaN基板及びIII族窒化物半導体層で構成される半導体を400μm×400μmの各チップに分離した。
【0106】
以上の方法によって実施例25及び26に係るショットキーダイオードを作製し、歩留まりを評価した。歩留まり評価方法は上述のLEDと同様であるが、ショットキーダイオードのデバイス特性としてオン抵抗を用いた。上記の結果を表9に示す。GaN基板の表面を球面状に加工することで、半導体デバイスとしてショットキーダイオードを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例25のGaN基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは37%程度であり、球面状に加工した場合と比較して低かった。
【0107】
【表9】
【0108】
(実施例27及び28)
上述の方法で作製したGaN基板を用いて、実施例27及び28として本発明の第6実施形態に係る半導体デバイス150であるMIS型トランジスタを作製した。詳細な製造方法は以下の通りである。
【0109】
厚さ400μmのGaN基板の表面に、MOCVD法により、1層以上のIII族窒化物半導体層として、厚さ5μmのn−型GaN層(電子濃度が1×1016cm−3)を成長させた。
【0110】
次に、選択イオン注入法により、p型GaN層及びn+型GaN層を形成した。ここで、p型GaN層はMgイオン注入により、n+型GaN層はSiイオン注入により形成した。次に、III族窒化物半導体層に保護膜として厚さ300nmのSiO2膜を形成した後、1250℃で30秒間アニールを行い、注入イオンを活性化させた。次に、フッ酸で上記保護膜を剥離した後、MIS用絶縁膜としてP−CVD(Plasmaenhanced Chemical Vapor Deposition:プラズマ化学気相堆積法)法により厚さ50nmのSiO2膜を形成した。
【0111】
次に、フォトリソグラフィ法及びバッファードフッ酸を用いた選択エッチング法により、上記MIS用絶縁膜の一部をエッチングして、リフトオフ法により、そのエッチングされた領域にソース電極としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した。次に、フォトリソグラフィ法及びリフトオフ法により、上記MIS用絶縁膜上に、ゲート電極として厚さ300nmのAl層を形成し、MIS構造を形成した。
【0112】
チップに分離しやすくするため、p型GaN層の面を研磨用のホルダにはり付けた後、平均粒径30μmのSiC砥粒を含むスラリーを使用してGaN基板の厚さが400μmから100μmになるまで研磨を行った。次に、GaN基板及びIII族窒化物半導体層で構成される半導体を400μm×400μmの各チップに分離した。分離した各チップのGaN基板の裏面の全面に、ドレイン電極としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した。
【0113】
以上の方法によって実施例27及び28に係るMIS型トランジスタを作製し、歩留まりを評価した。歩留まり評価方法は上述のLEDと同様であるが、MIS型トランジスタのデバイス特性としてオン抵抗を用いた。上記の結果を表10に示す。GaN基板の表面を球面状に加工することで、半導体デバイスとしてMIS型トランジスタを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例23のGaN基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは21%程度であり、球面状に加工した場合と比較して低かった。
【0114】
【表10】
【図面の簡単な説明】
【0115】
【図1】本発明の第1実施形態に係るGaN基板1の断面図である。
【図2】本発明の第1実施形態に係るGaN基板1の表面の形状を示す断面図である。
【図3】従来の単結晶からなるGaN基板2の断面図である。
【図4】本発明の第2実施形態に係る半導体デバイス110の断面図である。
【図5】本発明の第3実施形態に係る半導体デバイス120の断面図である。
【図6】本発明の第4実施形態に係る半導体デバイス130の断面図である。
【図7】本発明の第5実施形態に係る半導体デバイス140の断面図である。
【図8】本発明の第6実施形態に係る半導体デバイス150の断面図である。
【図9】SiO2膜によるパターニングのパターン(四角穴状)を示す図である。
【図10】結晶軸の測定方法を示す図である。
【図11】SiO2膜によるパターニングのパターン(ドット状)を示す図である。
【符号の説明】
【0116】
1…GaN基板、1A…基部、110…半導体デバイス(LED)、120…半導体デバイス(LD)、130…半導体デバイス(HEMT)、140…半導体デバイス(ショットキーダイオード)、150…半導体デバイス(MIS型トランジスタ)。
【特許請求の範囲】
【請求項1】
GaN単結晶からなる基板の表面を、当該基板表面における結晶軸の方向のばらつきに基づいて凹型の球面状に加工する工程を有することを特徴とする、GaN基板の製造方法。
【請求項2】
前記加工する工程の際に、
前記基板表面において、端面から5mmよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が0.25°以下となるように前記基板を加工することを特徴とする、請求項1記載のGaN基板の製造方法。
【請求項3】
前記加工する工程の際に、
前記基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が22μm以下となるように前記基板を加工することを特徴とする、請求項1又は2記載のGaN基板の製造方法。
【請求項4】
単結晶からなるGaN基板であって、
表面が、当該基板表面における結晶軸の方向のばらつきに基づいて凹型の球面状に加工されたことを特徴とするGaN基板。
【請求項5】
前記GaN基板の表面において、端面から5mmよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が0.25°以下であることを特徴とする、請求項4記載のGaN基板。
【請求項6】
前記基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が22μm以下であることを特徴とする、請求項4又は5記載のGaN基板。
【請求項7】
請求項4〜6のいずれか一項に記載のGaN基板の一部を用いた基部と、
前記基部の表面上に積層された半導体層と、
を有することを特徴とする、半導体デバイス。
【請求項8】
前記半導体デバイスが、LED、LD、HEMT、ショットキーダイオード、MIS型トランジスタのいずれか一つであることを特徴とする、請求項7記載の半導体デバイス。
【請求項1】
GaN単結晶からなる基板の表面を、当該基板表面における結晶軸の方向のばらつきに基づいて凹型の球面状に加工する工程を有することを特徴とする、GaN基板の製造方法。
【請求項2】
前記加工する工程の際に、
前記基板表面において、端面から5mmよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が0.25°以下となるように前記基板を加工することを特徴とする、請求項1記載のGaN基板の製造方法。
【請求項3】
前記加工する工程の際に、
前記基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が22μm以下となるように前記基板を加工することを特徴とする、請求項1又は2記載のGaN基板の製造方法。
【請求項4】
単結晶からなるGaN基板であって、
表面が、当該基板表面における結晶軸の方向のばらつきに基づいて凹型の球面状に加工されたことを特徴とするGaN基板。
【請求項5】
前記GaN基板の表面において、端面から5mmよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が0.25°以下であることを特徴とする、請求項4記載のGaN基板。
【請求項6】
前記基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が22μm以下であることを特徴とする、請求項4又は5記載のGaN基板。
【請求項7】
請求項4〜6のいずれか一項に記載のGaN基板の一部を用いた基部と、
前記基部の表面上に積層された半導体層と、
を有することを特徴とする、半導体デバイス。
【請求項8】
前記半導体デバイスが、LED、LD、HEMT、ショットキーダイオード、MIS型トランジスタのいずれか一つであることを特徴とする、請求項7記載の半導体デバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2009−126727(P2009−126727A)
【公開日】平成21年6月11日(2009.6.11)
【国際特許分類】
【出願番号】特願2007−300899(P2007−300899)
【出願日】平成19年11月20日(2007.11.20)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
【公開日】平成21年6月11日(2009.6.11)
【国際特許分類】
【出願日】平成19年11月20日(2007.11.20)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
[ Back to top ]