半導体装置および半導体装置の製造方法
【目的】水素終端よりも強い界面終端構造を有する半導体装置を提供することを目的の１つとする。
【構成】実施形態の半導体装置は、絶縁膜とＳｉ半導体部とを備えている。絶縁膜は、酸化物と窒化物と酸窒化物とのいずれかを用いて形成される。Ｓｉ半導体部２０２は、前記絶縁膜下に配置され、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素が前記絶縁膜との界面に存在する、シリコン（Ｓｉ）を用いて形成される。
【構成】実施形態の半導体装置は、絶縁膜とＳｉ半導体部とを備えている。絶縁膜は、酸化物と窒化物と酸窒化物とのいずれかを用いて形成される。Ｓｉ半導体部２０２は、前記絶縁膜下に配置され、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素が前記絶縁膜との界面に存在する、シリコン（Ｓｉ）を用いて形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、例えば、半導体シリコン（Ｓｉ）を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｓｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を作成する際に、半導体Ｓｉと絶縁膜の間の界面状態を終端するために、水素アニール（ＦＧＡ＝Ｆｏｒｍｉｎｇ Ｇａｓ Ａｎｎｅａｌ）が施されている場合がある。
【０００３】
しかしながら、水素アニールを施し、水素（Ｈ）により、界面終端を行うことで、ＭＯＳＦＥＴ界面を形成する場合、Ｈ終端では、チャネルを走る電荷と相互作用して、オプティカルフォノンとして、エネルギーを吸収してしまう。これにより、移動度を押し下げることになるといった問題があった。また、このオプティカルフォノンの振動が大きくなると、Ｈ終端が外れてしまうといった問題があった。さらに、水素終端は、外部からの水素アタックに弱く、簡単にＨ２になってしまう。そのため、Ｓｉの終端のＨが抜けてしまう。Ｈ終端が外れると、ダングリングボンドは、電荷トラップとなるので、閾値電圧を変動させたり、移動度を低下させたりするといった問題があった。
【０００４】
また、Ｓｉ半導体と絶縁膜との関係においては、Ｓｉナノワイアを形成する際にも問題がある。ワイア状のＳｉロッドを酸素雰囲気中で加熱して露出面から内部に向かって熱酸化膜を形成することでＳｉナノワイアを形成することができる。しかしながら、パターンの微細化に伴って、Ｓｉの酸化量を制御することが困難になってきている。その結果、Ｓｉナノワイアのサイズを制御することが困難となっている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】西他，ＳＳＤＭ２００９，ｐ７７１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、水素終端よりも強い界面終端構造を有する半導体装置およびその製造方法を提供することを目的の１つとする。また、Ｓｉナノワイアのサイズを制御することを可能とする半導体装置およびその製造方法を提供することを他の目的の１つとする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、絶縁膜とＳｉ半導体部とを備えている。絶縁膜は、酸化物と窒化物と酸窒化物とのいずれかを用いて形成される。Ｓｉ半導体部は、前記絶縁膜下に配置され、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素が前記絶縁膜との界面に存在する、シリコン（Ｓｉ）を用いて形成される。
【０００８】
また、実施形態の半導体装置の製造方法は、基板上に形成されたシリコン（Ｓｉ）半導体部に、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素を注入する工程と、前記元素が注入されたＳｉ半導体部上に、加熱処理を行いながら酸化物と窒化物と酸窒化物とのいずれかを用いた絶縁膜を形成する工程と、を備えたことを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態における半導体装置の構成の一例を示す断面図である。
【図２】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図３】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図４】第１の実施形態における半導体装置の製造方向の工程上面図と側面図である。
【図５】第１の実施形態における半導体装置の製造方向の工程断面図である。
【図６】第１の実施形態における酸化膜の形成状況を説明するための概念図である。
【図７】第１の実施形態におけるＳｉナノワイアとＳｉＯ２酸化膜の界面の結合状態を示す図である。
【図８】第１の実施形態における局所スピンの発生し易さを比較して説明するための概念図である。
【図９】第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の一例を示す図である。
【図１０】第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例を示す図である。
【図１１】第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例を示す図である。
【図１２】第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例を示す図である。
【図１３】第１の実施形態における半導体装置の構成の他の一例を示す断面図である。
【図１４】第２の実施形態における半導体装置の構成の一例を示す断面図である。
【図１５】第２の実施形態における半導体装置の製造方法の工程断面図である。
【図１６】第２の実施形態における半導体装置の製造方法の工程断面図である。
【図１７】第２の実施形態におけるワイア構造の長手方向に対する工程断面図である。
【図１８】第３の実施形態におけるＳｉ半導体基板の構成を示す図である。
【図１９】第３の実施形態におけるワイア加工されたＳｉ半導体部の構成を示す図である。
【図２０】第３の実施形態におけるワイア加工されたＳｉ半導体部を熱酸化させた後の構成を示す図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
第１の実施形態について、以下、図面を用いて説明する。
【００１１】
図１には、第１の実施形態における半導体装置の構成の一例を示す断面図が示されている。図１（ａ）では、第１の実施形態における半導体装置として、例えば、シリコン（Ｓｉ）ナノワイアによるメモリ素子の一例を示す。かかる半導体装置では、図面奥に向かって、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が多数個、一列に並んだ構造を有する。例えば、ＮＡＮＤ列、或いはＮＡＮＤ ｓｔｒｉｎｇ等と呼ばれる構造である。かかる半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリの一例となる。
【００１２】
図１（ａ）において、Ｓｉ半導体基板２００上には、Ｓｉ半導体膜２０２が形成される。Ｓｉ半導体膜２０２は、例えば、図面奥側に向かって延びる、ワイア状の構造に形成されている。そして、例えば、図面奥に向かって、ｐ型とｎ型のＳｉ半導体領域が交互に並んだ構造にすると好適である。Ｓｉ半導体膜２０２は、Ｓｉ半導体部の一例となる。例えば、１辺のサイズが１０ｎｍ以下のＳｉ半導体膜２０２が形成される。
【００１３】
Ｓｉ半導体膜２０２の周囲、ここでは、上面および側面には、シリコン酸化膜（ＳｉＯ２膜）２１０が形成される。ここでは、一例として、シリコン酸化膜２１０を用いているが、これに限るものではない。例えば、酸化物の代わりに、窒化物、或いは酸窒化物であっても構わない。具体的には、シリコン酸化膜２１０の代わりに、シリコン窒化膜（ＳｉＮ膜）或いはシリコン酸窒化膜（ＳｉＯＮ膜）であっても構わない。
【００１４】
第１の実施形態における半導体装置では、Ｓｉ半導体膜２０２とシリコン酸化膜２１０との界面に、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素（以下、これらの元素を総称して元素Ａともいう）を存在させる。かかる元素Ａは、図１（ｂ）に示すように、シリコン酸化膜２１０の酸素（Ｏ）と接続しない、Ｓｉ半導体膜２０２におけるＳｉのダングリングボンドと結合し、シリコン酸化膜２１０との界面において終端している。これにより、Ｓｉ半導体膜２０２とシリコン酸化膜２１０との界面を安定させることができる。シリコン酸化膜２１０は、例えばトンネル絶縁膜となる。シリコン酸化膜２１０は、例えば、１ｎｍの膜厚で形成される。
【００１５】
シリコン酸化膜２１０の周囲、ここでは、上面および側面には、Ｓｉ窒化膜（ＳｉＮ膜）２２０が形成される。Ｓｉ窒化膜２２０は、電荷蓄積膜の一例となる。Ｓｉ窒化膜２２０は、化学量論比（Ｓｉ３Ｎ４）よりもＳｉを多量に入れた窒化シリコン（ＳｉＮ）を用いると好適である。Ｓｉ窒化膜２２０は、例えば、０．５ｎｍの膜厚で形成される。
【００１６】
Ｓｉ窒化膜２２０の周囲、ここでは、上面および側面には、シリコン酸化膜（ＳｉＯ２膜）２３０が形成される。シリコン酸化膜２３０は、ブロック膜の一例となる。シリコン酸化膜２３０は、例えば、１ｎｍの膜厚で形成される。
【００１７】
そして、シリコン酸化膜２３０の周囲、ここでは、上面および側面であって、制御電極（ゲート電極）部分に、ポリシリコン膜２４０が形成される。また、ソース／ドレインの部分をレジストで覆い、制御電極（ゲート電極）部分に形成されたポリシリコン膜２４０にボロンがドープされている（ボロンドープポリシリコン）。かかるポリシリコン膜２４０は、制御電極の一例となる。制御電極は、ボロンがドープされたため、実効仕事関数が大きくなっている。これにより、バックトンネルによる消去不良などを抑制することができる。
【００１８】
ここで、Ｓｉ半導体基板２００として、例えば、ｐ型のＳｉ半導体基板を用いると好適である。或いは、ｎ型のＳｉ半導体基板であってもよい。ｎ型のＳｉ半導体基板を用いる場合にはｐ型半導体領域を形成する部分にｐ型不純物を注入すればよい。また、図示を省略しているが、Ｓｉ半導体基板２００の表面には酸化膜等の絶縁膜が形成されており、Ｓｉ半導体基板２００とポリシリコン膜２４０とは絶縁されている。或いは、Ｓｉ半導体基板２００として、予めＳｉＯ２膜がＳｉ半導体膜下に形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いても好適である。そして、ＳＯＩ基板の上層のＳｉ半導体膜を加工して、上述したＳｉ半導体膜２０２としても好適である。
【００１９】
図２には、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャートが示されている。図２において、第１の実施形態における半導体装置の製造方法は、ｎ型イオン注入工程（Ｓ１０２）と、Ｓイオン注入工程（Ｓ１０４）と、ワイア加工工程（Ｓ１０６）と、熱酸化処理工程（Ｓ１０８）と、Ｓｉ窒化膜形成工程（Ｓ１１０）と、Ｓｉ酸化膜形成工程（Ｓ１１２）と、電極形成工程（Ｓ１１４）という一連の工程を実施する。
【００２０】
図３には、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図３では、ｎ型イオン注入工程（Ｓ１０２）からＳイオン注入工程（Ｓ１０４）までの各工程を示す。
【００２１】
図３（ａ）において、ｎ型イオン注入工程（Ｓ１０２）として、ｐ型のＳｉ半導体基板２００上の一部に選択的にｎ型の不純物を注入し、ｐ型のＳｉ半導体領域中にｎ型の半導体領域２０を形成する。例えば、ライン幅２０ｎｍで、ｐ型のＳｉ半導体領域中にｎ型の半導体領域２０（ｎ型の半導体部）のラインを形成する。ここで、Ｓｉ半導体基板２００の上面は、結晶方位が（００１）のものを用いる。ｎ型のＳｉ半導体基板を用いる場合には、逆に、基板上の一部に選択的にｐ型の不純物を注入し、ｎ型のＳｉ半導体領域中にｐ型の半導体領域を形成すればよい。
【００２２】
図３（ｂ）において、Ｓイオン注入工程（Ｓ１０４）として、ｐ型の半導体領域１４とｎ型の半導体領域２０が交互に配置されたライン構造となったＳｉ半導体基板の表面全面に、Ｓをイオン注入する。注入する元素は、Ｓに限るものではない。上述したように、ＳとＳｅとＴｅとのうち少なくとも１種の元素Ａを用いることができる。
【００２３】
かかる元素Ａは、上述したＳｉ半導体膜２０２とシリコン酸化膜２１０との界面に存在させることになる。そして、Ｓｉの界面終端を行わせる。そこで、まず、界面終端に必要な量について以下に説明する。
【００２４】
（界面終端に必要な量）
界面でのＳ、Ｓｅ、Ｔｅの必要量について考察する。まず、上限について考察する。Ｓｉ（００１）面のダングリングボンドの密度は、１．４×１０１５ｃｍ−２である。二本のダングリングボンドを一つのＳ、Ｓｅ、Ｔｅが終端するので、面密度がその半分の７．０×１０１４ｃｍ−２以下でなくてはならない。しかし、現実には、基板ＳｉとＳｉＯ２中の酸素との結合も必要なので、Ｓによる終端は、強度の観点からも、半分以下である方が好ましい。つまり、３．５×１０１４ｃｍ−２以下の方が好ましい。
【００２５】
次に下限について考察する。熱酸化などで作った、Ｓｉ（００１）／ＳｉＯ２界面を用いたＭＯＳＦＥＴの、この界面での電荷トラップ密度は１０９ｃｍ−２オーダーから１０１２ｃｍ−２オーダーの間程度である。よって、少なくとも１．０×１０９ｃｍ−２以上でなくてはならない。酸化によるＳｉナノワイア形成では、酸素によりエッチングが起こる状態であるので、非常に多くのダングリングボンドが形成されると考えられる。よって、より好ましくは、１．０×１０１２ｃｍ−２以上と言える。
【００２６】
つまり、界面でのＳ、Ｓｅ、或いはＴｅに必要量は、面密度が１．０×１０９ｃｍ−２以上、７．０×１０１４ｃｍ−２以下にすると好適である。より好ましくは、１．０×１０１２ｃｍ−２以上、３．５×１０１４ｃｍ−２以下にするとなおよい。かかる量のＳ、Ｓｅ、或いはＴｅにより界面ダングリングボンドの殆ど全てを終端することができる。
【００２７】
ここで、Ｓ、Ｓｅ、或いはＴｅなどをＳｉ中に注入しておいて、後述するように、後から界面にＳ、Ｓｅ、或いはＴｅなどをパイルアップさせる（上面に集合させる）場合、余ったＳ、Ｓｅ、或いはＴｅなどは、Ｓｉナノワイア中には残らず、ゲート絶縁膜ＳｉＯ２中、或いはゲート電極中へと外方拡散してしまう。よって、これらの元素がＳｉナノワイアそのものに悪影響を及ぼすことはない。よって、界面にパイルアップするように、十分に多くのＳ、Ｓｅ、或いはＴｅをＳｉ中に注入しておけばよい。また、Ｓｉナノワイアを作る深さにＳ、Ｓｅ、Ｔｅを注入する。
【００２８】
次に、Ｓイオン注入工程（Ｓ１０４）における注入量について説明する。Ｓｉナノワイアを作成する前に、Ｓ、Ｓｅ、或いはＴｅなどをＳｉ中に注入する場合、それ程沢山の量を注入する必要はない。界面に向かって拡散して、界面のダングリングボンドを終端してくれればそれで良い。
【００２９】
ここで、注入量（濃度）を、５×１０１２ｃｍ−３、１×１０１３ｃｍ−３、１×１０１４ｃｍ−３、１×１０１５ｃｍ−３、１×１０１６ｃｍ−３、１×１０１７ｃｍ−３、１×１０１８ｃｍ−３、１×１０１９ｃｍ−３と増やしていくと、より早く界面の終端が完了することになり、大きなＳｉナノワイアが形成される。それぞれ注入量に対し、一辺の長さ（断面が長方形の場合は、短い辺の長さに対応している）は、約０．８ｎｍ、約１．６ｎｍ、約３．２ｎｍ、約６．４ｎｍ、約１０ｎｍ、約１３ｎｍ、約１６ｎｍ、約１９ｎｍとなった。一方、注入量（濃度）を１×１０１２ｃｍ−３未満にまで落とすと、注入しない場合と同様に、Ｓｉナノワイアは、酸化（窒化、酸窒化でも同様）プロセス中に消滅してしまうことがわかっている。よって、Ｓの注入量は１×１０１２ｃｍ−３以上が好適である。ここでは、例えば、１×１０１７ｃｍ−３の打ち込み量とする。
【００３０】
図４には、第１の実施形態における半導体装置の製造方向の工程上面図と側面図が示されている。図４では、ワイア加工工程（Ｓ１０６）について示している。図４（ａ）では、側面を示す。図４（ｂ）では上面を示す。
【００３１】
ワイア加工工程（Ｓ１０６）として、エッチングにより、上述したｎ型ラインと直交する方向に、ワイア状のＳｉ半導体膜２０２を形成する。例えば、ワイア構造部分（ライン部分）の幅を３０ｎｍとして、その両側を例えば１４ｎｍの深さで掘り込んで、スペース部分を形成する。これにより、図４（ａ）に示すように、Ｓｉ半導体基板２００の一部が凸のワイア構造部分（Ｓｉロッド）となるＳｉ半導体膜２０２を形成できる。これにより、Ｓｉ半導体膜２０２は、図４（ｂ）に示すように、ｐ型のＳｉ半導体領域１４とｎ型の半導体領域２０とが交互に配列された構造を形成できる。その際、Ｓｉ半導体膜２０２の面のうち、ワイアが延びる方向に向かって側面の結晶方位が（１００）、或いは（−１００）方位になるようにＳｉ半導体膜２０２を形成する。また、Ｓｉ半導体膜２０２の上面が（００１）方位になるようにＳｉ半導体膜２０２を形成する。ここでは、Ｓｉ半導体基板２００の表面の結晶方位が（００１）である基板を用いることで、Ｓｉ半導体膜２０２の上面が（００１）方位にできる。
【００３２】
ここで、第１の実施形態における第一原理計算は、局所密度近似による密度汎関数法に基づいている。Ｓｉはノルム保存擬ポテンシャル、Ｓ、Ｓｅ、Ｔｅ、Ｏは、バンダービルトらによって開発された、ウルトラソフト擬ポテンシャルを用いている。第一原理計算は、最適構造、及び、その構造での系の全エネルギーなどが計算できる手法である。ここでは、界面にＳ、Ｓｅ、Ｔｅがある場合の最適な構造と、その時の安定度合い、振動の様子などを計算により求めた。
【００３３】
上述したように、図４（ａ）で示すＳｉ半導体膜２０２の上面は、（００１）方位で形成される。また、長手方向（図面奥方向）に向かって側面は、（１００）、或いは（−１００）方位で形成される。Ｓｉ半導体膜２０２の（００１）面上のシリコン酸化膜２１０との界面には、図１（ｂ）で示すように、Ｓｉのダングリングボンド（ＤＢ）がペアになっている。このＤＢのペアは、Ｓ、Ｓｅ、或いはＴｅなどの元素によってブリッジ構造を形成することで、大きく安定化することが、第一原理計算により分かった。
【００３４】
Ｓ、Ｓｅ、或いはＴｅは、２つのＳｉと２配位で結合を持つことで、閉殻構造になることが可能なので、安定化するということが計算により明らかになった。この時、非常に安定であり、耐酸化性が高まる。
【００３５】
以上のことは、Ｓｉ（００１）面と同等の面で言えることである。よって、Ｓｉ（００１）基板上で、側面方向を（１００）、（−１００）方向とするように、シリコンのロッド構造を作成し、表面を酸化する場合には、表面の（００１）面と同様に、側面の（１００）及び（−１００）面と酸化膜との界面をＳ、Ｓｅ、或いはＴｅなどの元素にて終端することができる。しかし、側面を（１１０）方向などにすると、ＤＢの出現の仕方が変わってくるので、終端構造とすることが困難となる。ここで、シリコンロッド構造は、Ｓｉナノワイアと表現しているが、側面が長く、上下面が短い場合も含み、その場合は、ＳｉのＦｉｎ構造となる。
【００３６】
図５には、第１の実施形態における半導体装置の製造方向の工程断面図が示されている。図５では、熱酸化処理工程（Ｓ１０８）から電極形成工程（Ｓ１１４）までの各工程について示している。図５（ａ）〜図５（ｄ）ではＳｉ半導体膜２０２のうちｐ型半導体領域１４における断面を示している。
【００３７】
図５（ａ）において、熱酸化処理工程（Ｓ１０８）として、酸素雰囲気中で加熱処理することで、Ｓｉ半導体膜２０２の周囲、ここでは、上面および側面に、シリコン酸化膜２１０を形成する。プロセス条件として、例えば、酸素分圧が１．０ＴｏｒｒになるようにＡｒにより希釈してチャンバ内の全圧が１０Ｔｏｒｒとなった酸素プラズマ雰囲気下で、基板温度を１００℃に加熱することで作成できる。ここでは、Ｓを１×１０１７ｃｍ−３の濃度で打ち込んであったので、酸化は１ｎｍ程度進んで、ストップする。例えば２０秒程度の熱酸化をおこなうと、あとは酸化が進まない。Ｓ量が少ない場合は、Ｓｉナノワイアがより小さくなると同時に、酸化膜の厚みが厚くなる。この場合は、形成されたＳｉＯ２膜をエッチングにより薄くしても良い。
【００３８】
図６には、第１の実施形態における酸化膜の形成状況を説明するための概念図が示されている。図６（ａ）に示すワイア状のワイア構造部分（Ｓｉロッド）に対して、Ｓがドープされている場合とされていない場合とを比較する。例えば、Ｓｉナノワイアを作成する場合、Ｓｉ基板に、エッチングによりある程度の掘り込みを入れ、一辺の大きさが５０ｎｍから２０ｎｍ程度の大きなワイア構造にした後、酸化（特にことわらないが、窒化、或いは酸窒化でも同様）をすることで、一辺の大きさが３０〜１０ｎｍ程度の細さのナノワイアを作成する方法がある。しかし、一辺の大きさが１０ｎｍを切るような細さのナノワイアを作成しようとする場合、ＳｉにＳがドープされずに熱酸化処理を行うと、十分な制御が出来ずに、場合によるとすべてが酸化されてしまい、ワイアが消滅してしまうこともある。つまり、従来の手法では、１０ｎｍを切るような細さのナノワイアを安定して作成する方法が見つかっていなかった。具体的には、Ｓがドープされていない場合、熱酸化処理を行うと、図６（ｂ）に示すように、酸化が継続的に起こり、約１分後には、Ｓｉのライン部分が全て酸化されてしまう。つまり、Ｓｉナノワイアを得るには、時間制御をしなくてはならず、不均一なＳｉナノワイアしか得られない。特に、１０ｎｍを切るようなＳｉナノワイアを作成することは、非常に困難である。
【００３９】
これに対して、Ｓ、Ｓｅ、ＴｅをＳｉナノワイア作成に際し、ＳｉナノワイアとＳｉＯ２酸化膜（窒化ではＳｉＮ膜、酸窒化ではＳｉＯＮ膜となる）の界面に導入すると、界面のＳｉ表面ダングリングボンドがＳ、Ｓｅ、或いはＴｅによって終端され、酸化をストップさせることができる。これにより、１０ｎｍを切るような細さのＳｉナノワイアを作成することができる。そして、具体的な方法の一つとしては、上述したように、Ｓｉ基板にあらかじめＳ、Ｓｅ、Ｔｅから選ばれた元素をイオン打ち込みにより導入し、アニールを施し、結晶性を元に戻す。その後、上記のような加熱プロセスを行うと、Ｓｉ中のＳ、Ｓｅ、Ｔｅは、ＳｉとＳｉＯ２の界面に集まり（パイルアップし）、酸化がストップする。Ｓｉ基板中に導入したＳ、Ｓｅ、Ｔｅの量に応じて、界面の密度が決定されるため、Ｓｉ基板中に導入したＳ、Ｓｅ、Ｔｅの量によって、一辺の大きさを制御することができる。
【００４０】
ここで、Ｓ、Ｓｅ、Ｔｅが界面に集まる理由は、界面のダングリングボンドを終端すると、ギャップ中の余った電子が、エネルギーの安定な価電子帯に移動することができるためである。
【００４１】
よって、第１の実施形態のように、Ｓがドープされている場合、熱酸化処理を行うと、図６（ｃ）に示すように、酸化が止まってくれるので、所望するサイズのＳｉナノワイアを作成できる。よって、たとえ、１０ｎｍを切るようなＳｉナノワイアでも容易に製造できる。その場合には、例えば、Ｓ量を少なくする（例えば１×１０１６／ｃｍ−３程度のイオン打ち込みにする）ことで、酸化膜の膜厚を調整し、簡単に１０ｎｍ程度の大きさのＳｉナノワイアが得られる。
【００４２】
ここで、Ｓ量を少なくすると、Ｓｉナノワイアのサイズがより小さくなると同時に、周囲の酸化膜の厚みが厚くなる場合が考えられる。この場合は、はじめに窒化を行い、化学量論比（Ｓｉ３Ｎ４）よりもＳｉを多量に入れたＳｉＮ膜をまず作成しても良い。この場合は、窒化（窒素プラズマ、１００℃、窒素分圧１．０Ｔｏｒｒ、Ａｒにより希釈、全圧１０Ｔｏｒｒ、窒化は自然にストップする）によってＳｉナノワイアができる。できたものを酸化（酸素プラズマ、１００℃、酸素分圧１．０Ｔｏｒｒ、Ａｒにより希釈、全圧１０Ｔｏｒｒであり、直接酸化する場合と同様でよい）すると、Ｓｉ／ＳｉＮ界面、及び、ＳｉＮ両面に１ｎｍ程度の厚みのＳｉＯ２膜を形成することができる。このプロセスを用いても良い。
【００４３】
図７には、第１の実施形態におけるＳｉナノワイアとＳｉＯ２酸化膜の界面の結合状態が示されている。図７（ａ）に示すようなＳｉとＳｉＯ２膜の界面のダングリングボンドに対して、図７（ｂ）に示すように、従来の水素終端を施した場合、電子やホールがフォノン散乱を受けて、移動度を低下させてしまう。さらに、図７（ｃ）に示すように、水素アタックに対して容易に水素が外れてしまう。Ｈ終端が外れると、ダングリングボンドは、電荷トラップとなる。その結果、移動度を低下させ、さらに、閾値電圧を変動させてしまう。一方、図７（ａ）に示すようなＳｉとＳｉＯ２膜の界面のダングリングボンドに対して、図７（ｄ）に示すように、第１の実施形態におけるＳ、Ｓｅ、或いはＴｅといった元素で終端することで、Ｈ終端に比べてフォノン散乱を受けず、また、水素アタックによっても結合が外れにくい。よって、安定した終端を形成できる。
【００４４】
Ｈは、Ｓｉのダングリングボンド一本と結合しており、しかも、非常に軽い元素である。それに対し、Ｓ、Ｓｅ、及びＴｅはＳｉと結合する際、Ｓｉのダングリングボンド二本と結合する。さらに、Ｓ、Ｓｅ、及びＴｅは、シリコンに比較して、非常に重い元素である。よって、簡単な見積もりとして、結合力が２倍程度、重さがそれぞれ１６倍、３４倍、５２倍となる。かかる点を踏まえると、界面での振動は、Ｓ、Ｓｅ、Ｔｅが終端した場合には、√（結合力／重さ）に比例するので、それぞれ、１／３、１／４、１／５程度になる。つまり、振動を励起するには、それぞれ３倍、４倍、５倍程度のエネルギーが必要になるということである。その結果、電子やホールのエネルギーが、界面フォノンに吸収されないことを意味するので、電子やホールがフォノン散乱を受けずに大きな移動度を保つことができる。さらに、界面フォノンが励起されず、終端が外れることがないので、電荷トラップなども起こらない。この点も移動度劣化回避（クーロン散乱が起こらない）、閾値変動回避（電荷のトラップ・デトラップが起こらない）に非常に有効である。
【００４５】
図８を用いて、第１の実施形態における局所スピンの発生し易さを比較して説明する。図８（ａ）に示すように、ＳｉナノワイアとＳｉＯ２酸化膜の界面で終端されずにダングリングボンドが残っている場合、局所スピンが発生してしまい散乱源となってしまう。これに対し、第１の実施形態のように、Ｓ、Ｓｅ、或いはＴｅといった元素で終端することで、図８（ｂ）に示すように、局所スピンを回避できる。ここで、Ｓ、Ｓｅ、或いはＴｅといった元素は、ブリッジ構造を形成して終端する。そして、同様の構造として、酸素（Ｏ）によっても、図８（ｃ）に示すように、ブリッジ構造が形成可能である。しかし、酸素でブリッジすると局所スピンが発生してしまい、これも散乱源となってしまう。更に、スピンがあるために、安定度もあまり大きくない。よって、酸素による終端では、Ｓ、Ｓｅ、Ｔｅによる終端で引き出せた特性を引き出すことが困難となる。
【００４６】
図５（ｂ）において、Ｓｉ窒化膜形成工程（Ｓ１１０）として、化学気相成長（ＣＶＤ）法により、シリコン酸化膜２１０の周囲、ここでは、上面および側面に、Ｓｉ窒化膜２２０を形成する。ここでは、化学量論比（Ｓｉ３Ｎ４）よりもＳｉを多量に入れた窒化シリコン（ＳｉＮ）を成膜させる。
【００４７】
図５（ｃ）において、Ｓｉ酸化膜形成工程（Ｓ１１２）として、ＣＶＤ法を用いて、Ｓｉ窒化膜２２０の周囲、ここでは、上面および側面に、シリコン酸化膜２３０を形成する。
【００４８】
図５（ｄ）において、電極形成工程（Ｓ１１４）として、ＣＶＤ法を用いて、シリコン酸化膜２３０の周囲、ここでは、上面および側面に、ポリシリコン膜２４０を形成する。但し、ポリシリコン膜２４０は制御電極（ゲート電極）部分に形成する。具体的には、Ｓｉナノワイアを構成するＳｉ半導体膜２０２のうち、ｐ型半導体領域１４の上方部分と、ｐ型半導体領域１４の両側にそれぞれ隣接するｎ型半導体領域２０のｐ型半導体領域１４との接続部分の上方部分にだけポリシリコン膜２４０を形成する。
【００４９】
ここで、図５（ａ）〜図５（ｄ）では、Ｓｉ半導体膜２０２のｐ型半導体領域１４の周囲、ここでは、上面および側面に、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０が形成されているように図示しているが、Ｓｉナノワイアを構成するＳｉ半導体膜２０２以外のＳｉ半導体基板２００上にも、絶縁膜は形成される。図示していないが、例えば、Ｓｉ半導体膜２０２を構成する部分以外のＳｉ半導体基板２００上にもシリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０が形成される。ｐ型のＳｉ半導体基板２００を用いた場合、Ｓｉ半導体膜２０２以外のＳｉ半導体基板２００の領域はｐ型半導体により形成されている。よって、表面に絶縁膜を形成しておくことで、Ｓｉ半導体膜２０２の側面に形成されるポリシリコン膜２４０とｐ型のＳｉ半導体基板２００との直接の接触を回避し、絶縁できる。なお、Ｓｉナノワイアを構成するＳｉ半導体膜２０２以外のＳｉ半導体基板２００上の絶縁膜は、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０の少なくとも１つで構わない。使用しない絶縁膜はエッチング等により除去しておいてもよい。或いは、ポリシリコン膜２４０を形成する前にシリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０とは別の絶縁膜を形成しておいてもよい。一方、ＳＯＩ基板を用いた場合には、ＳＯＩ基板のシリコン酸化膜を用いてＳｉ半導体膜２０２の側面のポリシリコン膜２４０と基板、ひいてはＳｉ半導体膜２０２とを絶縁すればよい。
【００５０】
以上のように構成することにより、図５（ｄ）に対して奥側に向かってメモリセルが並んでいる構造の半導体装置を形成できる。図面奥行き方向には、ＮＡＮＤ列が配置されていることになる。
【００５１】
以上のようにして作成されたＮＡＮＤフラッスメモリは、従来のＨ終端よりも安定な界面終端を有しており、十分に低い界面準位が実現でき、動作中もそれを保つことができる。その結果、動作中の閾値変動が実質的に無く、移動度劣化も実質的に認められない。つまり、信頼性の高い、高速動作のメモリが得られる。
【００５２】
従来のＨ終端を用いると、Ｈ終端が外れるため、使用中に閾値が変動し、動作しなくなってしまう場合がある。セルとしての書き込み消去の繰り返し試験を行うと、１％程度のセルの閾値が１万回程度の試験において、０．２ボルト程度の変動を引き起こしている。この場合、かかるセルを含むＮＡＮＤ列を切り離して使用することになり、メモリ容量の低下を引き起こす。これに対し、第１の実施形態のように、Ｓ、Ｓｅ、或いはＴｅによって、終端を行った場合、同様の試験によっても、０．００１％以下のセルでしか、０．２ボルトの閾値変動が観測されない。この閾値変動に関しては、通常のｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴでのＰＢＴＩ、ＮＢＴＩに於いても同様の結果であった。よって、これらの半導体装置でも閾値変動を１０００分の１以下に抑えられると期待できる。
【００５３】
また、移動度に関しても、大幅な改善がある。従来のＨ終端では、ｎＭＯＳＦＥＴでは、ピーク値で３００ｃｍ２／Ｖｓ程度、ｐＭＯＳＦＥＴでは、５０ｃｍ２／Ｖｓ程度である。Ｈ終端では、使用中にＨ終端が外れることで、急激に特性が落ち込む。それぞれ、２００ｃｍ２／Ｖｓ以下、４０ｃｍ２／Ｖｓ以下へと落ち込んでいく。これに対し、第１の実施形態によれば、それぞれ、４００ｃｍ２／Ｖｓ程度、６０ｃｍ２／Ｖｓ程度へと向上し、しかも、時間変化が殆どない。
【００５４】
図９には、第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の一例が示されている。図９において、Ｓｉ半導体基板２００上にｎ型半導体領域２０とｐ型半導体領域１４とｎ型半導体領域２０とが隣接して配置される。そして、図９では、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、シリコン酸化膜２３０、及びポリシリコン膜２４０が、制御電極（ゲート電極）部分にのみ形成された例を示している。言い換えると、中央のｐ型半導体領域１４上とｐ型半導体領域１４に隣接する両側のｎ型半導体領域２０のうちのｐ型半導体領域１４と接触する部分上とにのみ、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、シリコン酸化膜２３０、及びポリシリコン膜２４０が形成される。かかる構成によって１つのメモリセルを構成する。かかる構成をＳｉナノワイアの延びる方向に向かって繰り返し形成することによって、ＮＡＮＤ列のメモリ構造を形成しても好適である。ここで、図９の構成において、チャネル長が短くなると、さらに、以下のように構成してもよい。
【００５５】
図１０には、第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例が示されている。チャネル長が短くなると、ソース／ドレイン領域を形成しない構成も可能になってくる。チャネル長が、例えば、２０ｎｍ以下に短くなると、ソース／ドレイン部分の大きさも２０ｎｍ以下になり、後のプロセスでの合わせ精度の向上が必要となってくる。しかし、例えば、２０ｎｍ以下のソース／ドレイン部分であれば、制御電極からの電場のみによって、反転させること、すなわち、ｐ型からｎ型へと変えることが可能となってくる。言い換えれば、ポリシリコン膜２４０が上部に形成されていないｐ型半導体領域をｎ型へと変えることが可能となる。よって、かかる場合、図１０に示すように、上述したｎ型イオン注入工程（Ｓ１０２）を省略できる。このように、ｎ型領域の作り込みを不要にできる。ｎ型領域を作らずに済むため、作成が容易になり、コスト削減と歩留まり向上に有効である。
【００５６】
図１１には、第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例が示されている。図１１において、図９と同様、Ｓｉ半導体基板２００上にｎ型半導体領域２０とｐ型半導体領域１４とｎ型半導体領域２０とが隣接して配置される。そして、図１１では、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０は、制御電極（ゲート電極）部分だけではなく、ソース／ドレイン領域にも形成される。そして、ポリシリコン膜２４０のみが、制御電極（ゲート電極）部分にのみ形成された例を示している。言い換えると、中央のｐ型半導体領域１４上とｐ型半導体領域１４に隣接する両側のｎ型半導体領域２０上全体に、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０の積層膜が形成される。一方、ポリシリコン膜２４０だけは、中央のｐ型半導体領域１４上とｐ型半導体領域１４に隣接する両側のｎ型半導体領域２０のうちのｐ型半導体領域１４と接触する部分上と、にのみに形成される。かかる構成によって１つのメモリセルを構成する。かかる構成をＳｉナノワイアの延びる方向に向かって繰り返し形成することによって、ＮＡＮＤ列のメモリ構造を形成しても好適である。ここでは、電荷蓄積層をポリシリコン等の導電膜ではなくＳｉ窒化膜２２０で構成しているので、ここでのメモリセルのＳｉ窒化膜２２０と隣に形成されるメモリセルのＳｉ窒化膜２２０同士が接触、或いは一体になっていても両者間の電荷蓄積への影響は実質的に無視できる。かかる構成により、ソース／ドレイン部分の絶縁膜部分（トンネル膜／トラップ膜／ブロック膜）を基板まで掘り込まなくてもよいので、基板や絶縁膜へのダメージを抑えることが可能である。図１１の構成においてもチャネル長が短くなると、さらに、以下のように構成してもよい。
【００５７】
図１２には、第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例が示されている。図１１の例でも、チャネル長が短くなると、ソース／ドレイン領域を形成しない構成も可能になってくる。例えば、２０ｎｍ以下のソース／ドレイン部分であれば、制御電極からの電場のみによって、反転させること、すなわち、ｐ型からｎ型へと変えることが可能となってくる。言い換えれば、ポリシリコン膜２４０が上部に形成されていないｐ型半導体領域をｎ型へと変えることが可能となる。よって、図１２に示すように、かかる場合、上述したｎ型イオン注入工程（Ｓ１０２）を省略できる。このように、ｎ型領域の作り込みを不要にできる。ｎ型領域を作らずに済むため、作成が容易になり、コスト削減と歩留まり向上に有効である。
【００５８】
上述した図９〜図１２の構成は、Ｓｉナノワイアに限らず、一般のＭＯＳＦＥＴにおいても同様に適用できる。言い換えれば、いずれのトランジスタ素子においてもゲート絶縁膜とその下層のＳｉとの界面でＳ、Ｓｅ、或いはＴｅによって、終端を行うことで上述した効果と同様の効果を得ることができる。
【００５９】
ここで、上述した例では、Ｓｉ半導体基板２００上に１列のＳｉナノワイアを形成する例を示したが、これに限るものではない。
【００６０】
図１３には、第１の実施形態における半導体装置の構成の他の一例が断面図として示されている。図１３では、図１で示したＳｉナノワイアを、基板面と水平方向（横方向）に複数列並べた半導体装置を示している。各Ｓｉナノワイアの構成は、図１と同様である。ここでは、一例として、３列のＳｉナノワイアを示している。いずれもの列もＭＯＳＦＥＴが多数個並んだ構造を有する。例えば、ＮＡＮＤ列、或いはＮＡＮＤ ｓｔｒｉｎｇ等と呼ばれる構造である。かかる半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリの一例となる。
【００６１】
具体的には、ｐ型のＳｉ半導体基板２００上に３つのＳｉ半導体膜２０２ａ，２０２ｂ，２０２ｃが形成される。Ｓｉ半導体膜２０２ａ，２０２ｂ，２０２ｃは、いずれもＳｉ半導体部の一例となる。例えば、１辺のサイズが１０ｎｍ以下のＳｉ半導体膜２０２が形成される。各Ｓｉ半導体膜２０２の周囲、ここでは、上面および側面には、シリコン酸化膜（ＳｉＯ２膜）２１０が形成される。酸化物の代わりに、窒化物、或いは酸窒化物であっても構わない。具体的には、シリコン酸化膜２１０の代わりに、シリコン窒化膜（ＳｉＮ膜）或いはシリコン酸窒化膜（ＳｉＯＮ膜）であっても構わない。そして、各Ｓｉ半導体膜２０２と対応するシリコン酸化膜２１０との界面に、ＳとＳｅとＴｅとのうち少なくとも１種の元素Ａを存在させる点は上述した通りである。そして、各シリコン酸化膜２１０の周囲、ここでは、上面および側面には、Ｓｉ窒化膜２２０が形成される。各Ｓｉ窒化膜２２０の周囲、ここでは、上面および側面には、シリコン酸化膜２３０が形成される。そして、各シリコン酸化膜２３０の周囲、ここでは、上面および側面であって、制御電極（ゲート電極）部分に、ポリシリコン膜２４０が形成される。
【００６２】
かかる複数列のＳｉナノワイアによる半導体装置を形成するには、上述したワイア加工工程（Ｓ１０６）において、エッチングにより、上述したｎ型ラインと直交する方向に、複数列のワイア状のＳｉ半導体膜２０２を形成すればよい。例えば、各ワイア構造部分（ライン部分）の幅を３０ｎｍとし、各ワイア構造部分間のスペース部分を５０ｎｍとする。そして、スペース部分を例えば１４ｎｍの深さで掘り込むことで、Ｓｉ半導体基板２００の一部が凸のワイア構造として並んだ３つのＳｉ半導体膜２０２を形成できる。これにより、各Ｓｉ半導体膜２０２は、上述したようにｐ型のＳｉ半導体領域１４とｎ型の半導体領域２０とが交互に配列された構造を形成できる。その際、各Ｓｉ半導体膜２０２の面のうち、ワイアが延びる方向に向かって側面の結晶方位が（１００）、或いは（−１００）方位になるように各Ｓｉ半導体膜２０２を形成し、各上面が（００１）方位になるように各Ｓｉ半導体膜２０２を形成する点は同様である。その他の製造工程は、上述した通りである。なお、Ｓｉ半導体基板２００上には図示しない絶縁膜が形成され、各ポリシリコン膜２４０と絶縁されている点も同様である。以上のように、複数列配置することで、メモリ容量を２次元方向に増やすことができる。
【００６３】
（第２の実施形態）
第１の実施形態では、図１に示したように、基板上にＭＯＳＦＥＴが多数個並んだ１列のＳｉナノワイアによるＮＡＮＤ型メモリについて、図１３に示したように、２次元方向に複数列のＳｉナノワイアを形成することでメモリ容量を増加させる例を説明した。第２の実施形態では、３次元方向にメモリ容量を増加させた半導体装置について説明する。以下、特に説明しない内容は、第１の実施形態と同様である。
【００６４】
図１４には、第２の実施形態における半導体装置の構成の一例を示す断面図が示されている。図１４では、第２の実施形態における半導体装置として、例えば、３次元方向に複数列並んだＳｉナノワイアによるメモリ素子の一例を示す。かかる半導体装置では、いずれの列も図面奥に向かって、ＭＯＳＦＥＴが多数個並んだ構造を有する。例えば、ＮＡＮＤ列、或いはＮＡＮＤ ｓｔｒｉｎｇ等と呼ばれる構造である。かかる半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリの一例となる。
【００６５】
図１４において、Ｓｉ半導体基板２００上には、３次元方向に複数列並んだＳｉ半導体膜２０２が形成される。１段目には、例えば３列のＳｉ半導体膜２０２ａ，２０２ａ，２０２ｃが配置される。２段目には、例えば３列のＳｉ半導体膜２０２ｄ，２０２ｅ，２０２ｆが配置される。３段目には、例えば３列のＳｉ半導体膜２０２ｇ，２０２ｈ，２０２ｉが配置される。各段および各列の間にはスペース部分が設けられている。各Ｓｉ半導体膜２０２の構成は、図１と同様である。具体的には、各Ｓｉ半導体膜２０２は、例えば、図面奥側に向かって延びる、ワイア状の構造に形成されている。そして、例えば、図面奥に向かって、ｐ型とｎ型のＳｉ半導体領域が交互に並んだ構造にすると好適である。各Ｓｉ半導体膜２０２は、Ｓｉ半導体部の一例となる。例えば、１辺のサイズが１０ｎｍ以下のＳｉ半導体膜２０２が形成される。
【００６６】
１段目の各Ｓｉ半導体膜２０２ａ，２０２ａ，２０２ｃの周囲、ここでは、上面および側面には、シリコン酸化膜２１０ａ，２１０ａ，２１０ｃが形成される。２段目以降の各Ｓｉ半導体膜２０２ｄ，２０２ｅ，２０２ｆ，２０２ｇ，２０２ｈ，２０２ｉの周囲、ここでは、上下面および側面には、シリコン酸化膜２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ，２１０ｉが形成される。ここでは、一例として、シリコン酸化膜２１０を用いているが、これに限るものではない。例えば、酸化物の代わりに、窒化物、或いは酸窒化物であっても構わない。
【００６７】
各Ｓｉ半導体膜２０２と、対応する各シリコン酸化膜２１０との界面に、ＳとＳｅとＴｅとのうち少なくとも１種の元素Ａを存在させる点は実施の形態１と同様である。これにより、各Ｓｉ半導体膜２０２におけるＳｉのダングリングボンドと元素Ａとを結合させ、シリコン酸化膜２１０との界面において終端させる。その結果、各Ｓｉ半導体膜２０２と対応する各シリコン酸化膜２１０との界面を安定させることができる。各シリコン酸化膜２１０は、例えばトンネル絶縁膜となる。各シリコン酸化膜２１０は、例えば、１ｎｍの膜厚で形成される。
【００６８】
１段目の各シリコン酸化膜２１０の周囲、ここでは、上面および側面には、Ｓｉ窒化膜２２０ａ，２２０ａ，２２０ｃが形成される。２段目以降の各シリコン酸化膜２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ，２１０ｉの周囲、ここでは、上下面および側面には、Ｓｉ窒化膜２２０ｄ，２２０ｅ，２２０ｆ，２２０ｇ，２２０ｈ，２２０ｉが形成される。各Ｓｉ窒化膜２２０は、電荷蓄積膜の一例となる。Ｓｉ窒化膜２２０は、化学量論比（Ｓｉ３Ｎ４）よりもＳｉを多量に入れた窒化シリコン（ＳｉＮ）を用いると好適である点は同様である。Ｓｉ窒化膜２２０は、例えば、０．５ｎｍの膜厚で形成される。
【００６９】
１段目の各Ｓｉ窒化膜２２０ａ，２２０ａ，２２０ｃの周囲、ここでは、上面および側面には、シリコン酸化膜２３０ａ，２３０ａ，２３０ｃが形成される。２段目以降の各Ｓｉ窒化膜２２０ｄ，２２０ｅ，２２０ｆ，２２０ｇ，２２０ｈ，２２０ｉの周囲、ここでは、上下面および側面には、シリコン酸化膜２３０ｄ，２３０ｅ，２３０ｆ，２３０ｇ，２３０ｈ，２３０ｉが形成される。シリコン酸化膜２３０は、ブロック膜の一例となる。各シリコン酸化膜２３０は、例えば、１ｎｍの膜厚で形成される。
【００７０】
そして、複数段の各列を独立して覆うように、制御電極（ゲート電極）部分に、ポリシリコン膜２４０ａ，２４０ａ，２４０ｃが形成される。具体的には、１列目の１，２，３段目の各シリコン酸化膜２３０ａ，２３０ｄ，２３０ｇの側面と、１，２段目の各シリコン酸化膜２３０ａ，２３０ｄ間の隙間と、２，３段目の各シリコン酸化膜２３０ｄ，２３０ｇ間の隙間と、及び３段目の各シリコン酸化膜２３０ｇの上面と、のうち、各制御電極（ゲート電極）部分に、ポリシリコン膜２４０ａが形成される。同様に、２列目の１，２，３段目の各シリコン酸化膜２３０ｂ，２３０ｅ，２３０ｈの側面と、１，２段目の各シリコン酸化膜２３０ｂ，２３０ｅ間の隙間と、２，３段目の各シリコン酸化膜２３０ｅ，２３０ｈ間の隙間と、及び３段目の各シリコン酸化膜２３０ｈの上面と、のうち、各制御電極（ゲート電極）部分に、ポリシリコン膜２４０ｂが形成される。同様に、３列目の１，２，３段目の各シリコン酸化膜２３０ｃ，２３０ｆ，２３０ｉの側面と、１，２段目の各シリコン酸化膜２３０ｃ，２３０ｆ間の隙間と、２，３段目の各シリコン酸化膜２３０ｆ，２３０ｉ間の隙間と、及び３段目の各シリコン酸化膜２３０ｉの上面と、のうち、各制御電極（ゲート電極）部分に、ポリシリコン膜２４０ｃが形成される。
【００７１】
また、図示を省略しているが、Ｓｉ半導体基板２００の表面には酸化膜等の絶縁膜が形成されており、Ｓｉ半導体基板２００と各ポリシリコン膜２４０ａ，２４０ａ，２４０ｃとは絶縁されている。或いは、Ｓｉ半導体基板２００として、予めＳＯＩ基板を用いても好適である。そして、ＳＯＩ基板の上層のＳｉ半導体膜を加工して、上述した１段目のＳｉ半導体膜２０２ａ，２０２ａ，２０２ｃとしても好適である。
【００７２】
図１５には、第２の実施形態における半導体装置の製造方法の工程断面図が示されている。図１５では、積層構造形成工程とｎ型イオン注入工程とＳイオン注入工程とを示している。
【００７３】
図１５（ａ）において、まず、積層構造形成工程として、ｐ型半導体基板２００上に、ＣＶＤ法を用いて、シリコンゲルマニウム（ＳｉＧｅ）膜２５０、ｐ型Ｓｉ膜２６０、ＳｉＧｅ膜２５２、及びｐ型Ｓｉ膜２６２の順で、エピタキシャル成長させる。Ｓｉをエピタキシャル成長させる際に、添加物として、Ｇｅとｐ型不純物とを交互に供給すればよい。
【００７４】
そして、ｎ型イオン注入工程として、ｐ型のＳｉ半導体基板２００、ＳｉＧｅ膜２５０、ｐ型Ｓｉ膜２６０、ＳｉＧｅ膜２５２、及びｐ型Ｓｉ膜２６２に選択的にｎ型の不純物を注入し、ｐ型のＳｉ半導体基板２００、ＳｉＧｅ膜２５０、ｐ型Ｓｉ膜２６０、ＳｉＧｅ膜２５２、及びｐ型Ｓｉ膜２６２中にｎ型の半導体領域２０を形成する。例えば、ライン幅２０ｎｍで、ｐ型のＳｉ半導体領域中にｎ型の半導体領域２０（ｎ型の半導体部）のラインを形成する。
【００７５】
図１５（ｂ）において、Ｓイオン注入工程として、ｐ型のＳｉ半導体基板２００、ＳｉＧｅ膜２５０、ｐ型Ｓｉ膜２６０、ＳｉＧｅ膜２５２、及びｐ型Ｓｉ膜２６２の全体に、ｐ型の半導体領域とｎ型の半導体領域とが交互に配置されたライン構造となった、積層膜が形成されたＳｉ半導体基板の表面全面に、Ｓをイオン注入する。ここでは、Ｓｉ半導体基板２００内にまで到達するようにＳイオンを打ち込む。注入する元素は、Ｓに限るものではない。上述したように、ＳとＳｅとＴｅとのうち少なくとも１種の元素Ａを用いることができる。ここでも、Ｓｉナノワイアの大きさを考えて、Ｓイオン打ち込み量を制御する。
【００７６】
図１６には、第２の実施形態における半導体装置の製造方法の工程断面図が示されている。図１６では、エッチング工程とＳｉＧｅ膜除去工程とを示している。
【００７７】
図１６（ａ）において、エッチング工程として、エッチングにより、ｐ型Ｓｉ膜２６２からＳｉ半導体基板２００の途中まで到達するように、上述したｎ型ラインと直交する方向に、複数列のワイア状の構造部を形成すればよい。例えば、各ワイア構造部分（ライン部分）の幅を３０ｎｍとし、各ワイア構造部分間のスペース部分を５０ｎｍとする。また、Ｓｉ半導体基板２００はスペース部分として例えば１４ｎｍの深さで掘り込む。かかる加工により、１列目のワイア構造部分は、下段側から、ｐ型のＳｉ半導体膜２０２ａ、ＳｉＧｅ膜２０４ａ、ｐ型Ｓｉ半導体膜２０２ｄ、ＳｉＧｅ膜２０４ｄ、及びｐ型Ｓｉ半導体膜２０２ｇが、かかる順で積層された構造となる。同様に、２列目のワイア構造部分は、下段側から、ｐ型のＳｉ半導体膜２０２ｂ、ＳｉＧｅ膜２０４ｂ、ｐ型Ｓｉ半導体膜２０２ｅ、ＳｉＧｅ膜２０４ｅ、及びｐ型Ｓｉ半導体膜２０２ｈが、かかる順で積層された構造となる。同様に、３列目のワイア構造部分は、下段側から、ｐ型のＳｉ半導体膜２０２ｃ、ＳｉＧｅ膜２０４ｃ、ｐ型Ｓｉ半導体膜２０２ｆ、ＳｉＧｅ膜２０４ｆ、及びｐ型Ｓｉ半導体膜２０２ｉが、かかる順で積層された構造となる。
【００７８】
図１６（ｂ）において、ＳｉＧｅ膜除去工程として、ウェットエッチング法により、各ＳｉＧｅ膜２０４を除去する。これにより、１列目のワイア構造部分では、下段側から、ｐ型のＳｉ半導体膜２０２ａ、ｐ型Ｓｉ半導体膜２０２ｄ、及びｐ型Ｓｉ半導体膜２０２ｇが隙間を空けて形成される。同様に、２列目のワイア構造部分では、下段側から、ｐ型のＳｉ半導体膜２０２ｂ、ｐ型Ｓｉ半導体膜２０２ｅ、及びｐ型Ｓｉ半導体膜２０２ｈが隙間を空けて形成される。同様に、３列目のワイア構造部分では、下段側から、ｐ型のＳｉ半導体膜２０２ｃ、ｐ型Ｓｉ半導体膜２０２ｆ、及びｐ型Ｓｉ半導体膜２０２ｉが隙間を空けて形成される。
【００７９】
図１７には、第２の実施形態におけるワイア構造の長手方向に対する工程断面図が示されている。図１７では、一例として、１列目のワイア構造部分を示している。図１７に示すように、各ワイア構造部分の両側には、各ワイア構造部分の梁を支える支持部分２７０が形成されていることは言うまでもない。
【００８０】
かかる立体ワイア構造を形成した後に、上述した熱酸化処理工程（Ｓ１０８）と、Ｓｉ窒化膜形成工程（Ｓ１１０）と、Ｓｉ酸化膜形成工程（Ｓ１１２）とを行うことで、１段目のＳｉ半導体膜２０２には上面および側面に、２段目以降のＳｉ半導体膜２０２には上下面および側面に、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０がかかる順序で形成される。各工程の内容は第１の実施形態と同様である。そして、熱酸化処理工程（Ｓ１０８）における加熱処理によって、イオン注入されていたＳが、各Ｓｉ半導体膜２０２の露出面（ＳｉとＳｉＯ２の界面）に集まり（パイルアップし）、シリコン酸化膜２１０との界面でＳｉのダングリングボンドを終端する。その結果、上述したように酸化を途中で停止させることができる。各Ｓｉナノワイアのサイズを小さいしたい場合には、上述したように、はじめに窒化を行い、化学量論比（Ｓｉ３Ｎ４）よりもＳｉを多量に入れたＳｉＮ膜をまず作成しても良い。この場合は、上述したように窒化（窒素プラズマ、１００℃、窒素分圧１．０Ｔｏｒｒ、Ａｒにより希釈、全圧１０Ｔｏｒｒ、窒化は自然にストップする）によってＳｉナノワイアができる。できたものを酸化（酸素プラズマ、１００℃、酸素分圧１．０Ｔｏｒｒ、Ａｒにより希釈、全圧１０Ｔｏｒｒであり、直接酸化する場合と同様でよい）すると、Ｓｉ／ＳｉＮ界面、及び、ＳｉＮ両面に１ｎｍ程度の厚みのＳｉＯ２膜を形成することができる。
【００８１】
そして、電極形成工程（Ｓ１１４）として、ＣＶＤ法を用いて、各列のワイア構造の制御電極（ゲート電極）部分に、ポリシリコン膜２４０ａ，２４０ａ，２４０ｃを形成する。以上のようにして、図１４に示す３次元構造のＳｉナノワイアによるＮＡＮＤ型メモリを形成できる。なお、基板上にエピタキシャル成長させたｐ型Ｓｉが３次元的に、チャネルを形成することになる。ポリシリコンのチャネルでは、抵抗が高く、３次元的な構造を作り込むことが困難であったが、上述した方法を用いれば、単結晶チャネルの高性能３次元メモリを実現させることができる。以上のように、複数段および複数列配置することで、メモリ容量を３次元方向に増やすことができる。
【００８２】
以上のように、第２の実施形態によれば、メモリ容量を３次元方向に増やすことができると共に、第１の実施形態と同様、移動度低下を抑制し、閾値電圧の変動を抑制する等の効果を得ることができる。
【００８３】
（第３の実施形態）
上述した各実施形態では、各Ｓｉナノワイアが複数個のＭＯＳＦＥＴがＮＡＮＤ列に繋がった構造である場合を説明したが、これに限るものではない。以下、特に説明しない内容は、第１の実施形態と同様である。
【００８４】
図１８には、第３の実施形態におけるＳｉ半導体基板の構成が示されている。図１８（ａ）では断面図、図１８（ｂ）では上面図、図１８（ｃ）では左側面図を示している。ｐ型半導体基板２００に、まず、素子分離領域（ＳＴＩ領域）のラインを形成する。かかる領域にはシリコン酸化膜等を埋め込んでおけばよい。
【００８５】
そして、ｎ型イオン注入工程（Ｓ１０２）として、ｐ型のＳｉ半導体基板２００に選択的にｎ型の不純物を注入し、ｐ型のＳｉ半導体基板２００中にｎ型の半導体領域２０を形成する。例えば、ライン幅２０ｎｍで、ｐ型のＳｉ半導体領域中にｎ型の半導体領域２０（ｎ型の半導体部）のラインを形成する。ここでは、ある素子領域中にｐ型半導体部１４とその両側のｎ型半導体部２０を形成し、ｎＭＯＳ構造の基礎を形成する。そして、素子分離領域を挟んで隣の素子領域中にｎ型半導体部２０とその両側のｐ型半導体部１４を形成し、ｐＭＯＳ構造の基礎を形成する。ｎ型半導体部２０は、かかるｎ型半導体部２０に相当する領域にライン状にｎ型不純物をイオン注入しておけばよい。
【００８６】
そして、Ｓイオン注入工程（Ｓ１０４）として、ｐ型のＳｉ半導体基板２００全体に、Ｓをイオン注入する。注入する元素は、Ｓに限るものではない。上述したように、ＳとＳｅとＴｅとのうち少なくとも１種の元素Ａを用いることができる。ここでも、Ｓｉナノワイアの大きさを考えて、Ｓイオン打ち込み量を制御する。
【００８７】
図１９には、第３の実施形態におけるワイア加工されたＳｉ半導体部の構成が示されている。図１９（ａ）では断面図、図１９（ｂ）では上面図、図１９（ｃ）では左側面図を示している。
【００８８】
ワイア加工工程（Ｓ１０６）として、エッチングにより、上述したｎ型ラインと直交する方向に、ワイア状のＳｉ半導体膜２０２を形成する。加工内容は第１の実施形態と同様である。
【００８９】
図２０には、第３の実施形態におけるワイア加工されたＳｉ半導体部を熱酸化させた後の構成が示されている。図２０（ａ）では断面図、図２０（ｂ）では上面図、図２０（ｃ）では左側面図を示している。
【００９０】
熱酸化処理工程（Ｓ１０８）として、酸素雰囲気中で加熱処理することで、Ｓｉ半導体膜２０２の周囲、ここでは、上面および側面に、シリコン酸化膜２１０を形成する。加熱処理によって、イオン注入されていたＳが、各Ｓｉ半導体膜２０２の露出面（ＳｉとＳｉＯ２の界面）に集まり（パイルアップし）、シリコン酸化膜２１０との界面でＳｉのダングリングボンドを終端する。その結果、上述したように酸化を途中で停止させることができる。プロセス内容は第１の実施形態と同様である。以降の各工程は第１の実施形態と同様である。
【００９１】
以上のようにして、ｎＭＯＳ構造とｐＭＯＳ構造とが交互に配置されたＳｉナノワイアを形成できる。
【００９２】
以上のように、第３の実施形態によれば、ＮＡＮＤ型メモリ以外のＭＯＳＦＥＴについても、第１の実施形態と同様、移動度低下を抑制し、閾値電圧の変動を抑制する等の効果を得ることができる。
【００９３】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００９４】
また、各層（膜）の膜厚や、サイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００９５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００９６】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【００９７】
２００ Ｓｉ半導体基板、２０２ Ｓｉ半導体部、２１０，２３０ シリコン酸化膜、２２０ シリコン窒化膜、２４０ ポリシリコン膜などで構成される制御電極、２６０，２６２ ｐ型シリコン膜、２５０，２５２ シリコンゲルマ膜
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、例えば、半導体シリコン（Ｓｉ）を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｓｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を作成する際に、半導体Ｓｉと絶縁膜の間の界面状態を終端するために、水素アニール（ＦＧＡ＝Ｆｏｒｍｉｎｇ Ｇａｓ Ａｎｎｅａｌ）が施されている場合がある。
【０００３】
しかしながら、水素アニールを施し、水素（Ｈ）により、界面終端を行うことで、ＭＯＳＦＥＴ界面を形成する場合、Ｈ終端では、チャネルを走る電荷と相互作用して、オプティカルフォノンとして、エネルギーを吸収してしまう。これにより、移動度を押し下げることになるといった問題があった。また、このオプティカルフォノンの振動が大きくなると、Ｈ終端が外れてしまうといった問題があった。さらに、水素終端は、外部からの水素アタックに弱く、簡単にＨ２になってしまう。そのため、Ｓｉの終端のＨが抜けてしまう。Ｈ終端が外れると、ダングリングボンドは、電荷トラップとなるので、閾値電圧を変動させたり、移動度を低下させたりするといった問題があった。
【０００４】
また、Ｓｉ半導体と絶縁膜との関係においては、Ｓｉナノワイアを形成する際にも問題がある。ワイア状のＳｉロッドを酸素雰囲気中で加熱して露出面から内部に向かって熱酸化膜を形成することでＳｉナノワイアを形成することができる。しかしながら、パターンの微細化に伴って、Ｓｉの酸化量を制御することが困難になってきている。その結果、Ｓｉナノワイアのサイズを制御することが困難となっている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】西他，ＳＳＤＭ２００９，ｐ７７１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、水素終端よりも強い界面終端構造を有する半導体装置およびその製造方法を提供することを目的の１つとする。また、Ｓｉナノワイアのサイズを制御することを可能とする半導体装置およびその製造方法を提供することを他の目的の１つとする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、絶縁膜とＳｉ半導体部とを備えている。絶縁膜は、酸化物と窒化物と酸窒化物とのいずれかを用いて形成される。Ｓｉ半導体部は、前記絶縁膜下に配置され、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素が前記絶縁膜との界面に存在する、シリコン（Ｓｉ）を用いて形成される。
【０００８】
また、実施形態の半導体装置の製造方法は、基板上に形成されたシリコン（Ｓｉ）半導体部に、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素を注入する工程と、前記元素が注入されたＳｉ半導体部上に、加熱処理を行いながら酸化物と窒化物と酸窒化物とのいずれかを用いた絶縁膜を形成する工程と、を備えたことを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態における半導体装置の構成の一例を示す断面図である。
【図２】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図３】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図４】第１の実施形態における半導体装置の製造方向の工程上面図と側面図である。
【図５】第１の実施形態における半導体装置の製造方向の工程断面図である。
【図６】第１の実施形態における酸化膜の形成状況を説明するための概念図である。
【図７】第１の実施形態におけるＳｉナノワイアとＳｉＯ２酸化膜の界面の結合状態を示す図である。
【図８】第１の実施形態における局所スピンの発生し易さを比較して説明するための概念図である。
【図９】第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の一例を示す図である。
【図１０】第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例を示す図である。
【図１１】第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例を示す図である。
【図１２】第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例を示す図である。
【図１３】第１の実施形態における半導体装置の構成の他の一例を示す断面図である。
【図１４】第２の実施形態における半導体装置の構成の一例を示す断面図である。
【図１５】第２の実施形態における半導体装置の製造方法の工程断面図である。
【図１６】第２の実施形態における半導体装置の製造方法の工程断面図である。
【図１７】第２の実施形態におけるワイア構造の長手方向に対する工程断面図である。
【図１８】第３の実施形態におけるＳｉ半導体基板の構成を示す図である。
【図１９】第３の実施形態におけるワイア加工されたＳｉ半導体部の構成を示す図である。
【図２０】第３の実施形態におけるワイア加工されたＳｉ半導体部を熱酸化させた後の構成を示す図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
第１の実施形態について、以下、図面を用いて説明する。
【００１１】
図１には、第１の実施形態における半導体装置の構成の一例を示す断面図が示されている。図１（ａ）では、第１の実施形態における半導体装置として、例えば、シリコン（Ｓｉ）ナノワイアによるメモリ素子の一例を示す。かかる半導体装置では、図面奥に向かって、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が多数個、一列に並んだ構造を有する。例えば、ＮＡＮＤ列、或いはＮＡＮＤ ｓｔｒｉｎｇ等と呼ばれる構造である。かかる半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリの一例となる。
【００１２】
図１（ａ）において、Ｓｉ半導体基板２００上には、Ｓｉ半導体膜２０２が形成される。Ｓｉ半導体膜２０２は、例えば、図面奥側に向かって延びる、ワイア状の構造に形成されている。そして、例えば、図面奥に向かって、ｐ型とｎ型のＳｉ半導体領域が交互に並んだ構造にすると好適である。Ｓｉ半導体膜２０２は、Ｓｉ半導体部の一例となる。例えば、１辺のサイズが１０ｎｍ以下のＳｉ半導体膜２０２が形成される。
【００１３】
Ｓｉ半導体膜２０２の周囲、ここでは、上面および側面には、シリコン酸化膜（ＳｉＯ２膜）２１０が形成される。ここでは、一例として、シリコン酸化膜２１０を用いているが、これに限るものではない。例えば、酸化物の代わりに、窒化物、或いは酸窒化物であっても構わない。具体的には、シリコン酸化膜２１０の代わりに、シリコン窒化膜（ＳｉＮ膜）或いはシリコン酸窒化膜（ＳｉＯＮ膜）であっても構わない。
【００１４】
第１の実施形態における半導体装置では、Ｓｉ半導体膜２０２とシリコン酸化膜２１０との界面に、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素（以下、これらの元素を総称して元素Ａともいう）を存在させる。かかる元素Ａは、図１（ｂ）に示すように、シリコン酸化膜２１０の酸素（Ｏ）と接続しない、Ｓｉ半導体膜２０２におけるＳｉのダングリングボンドと結合し、シリコン酸化膜２１０との界面において終端している。これにより、Ｓｉ半導体膜２０２とシリコン酸化膜２１０との界面を安定させることができる。シリコン酸化膜２１０は、例えばトンネル絶縁膜となる。シリコン酸化膜２１０は、例えば、１ｎｍの膜厚で形成される。
【００１５】
シリコン酸化膜２１０の周囲、ここでは、上面および側面には、Ｓｉ窒化膜（ＳｉＮ膜）２２０が形成される。Ｓｉ窒化膜２２０は、電荷蓄積膜の一例となる。Ｓｉ窒化膜２２０は、化学量論比（Ｓｉ３Ｎ４）よりもＳｉを多量に入れた窒化シリコン（ＳｉＮ）を用いると好適である。Ｓｉ窒化膜２２０は、例えば、０．５ｎｍの膜厚で形成される。
【００１６】
Ｓｉ窒化膜２２０の周囲、ここでは、上面および側面には、シリコン酸化膜（ＳｉＯ２膜）２３０が形成される。シリコン酸化膜２３０は、ブロック膜の一例となる。シリコン酸化膜２３０は、例えば、１ｎｍの膜厚で形成される。
【００１７】
そして、シリコン酸化膜２３０の周囲、ここでは、上面および側面であって、制御電極（ゲート電極）部分に、ポリシリコン膜２４０が形成される。また、ソース／ドレインの部分をレジストで覆い、制御電極（ゲート電極）部分に形成されたポリシリコン膜２４０にボロンがドープされている（ボロンドープポリシリコン）。かかるポリシリコン膜２４０は、制御電極の一例となる。制御電極は、ボロンがドープされたため、実効仕事関数が大きくなっている。これにより、バックトンネルによる消去不良などを抑制することができる。
【００１８】
ここで、Ｓｉ半導体基板２００として、例えば、ｐ型のＳｉ半導体基板を用いると好適である。或いは、ｎ型のＳｉ半導体基板であってもよい。ｎ型のＳｉ半導体基板を用いる場合にはｐ型半導体領域を形成する部分にｐ型不純物を注入すればよい。また、図示を省略しているが、Ｓｉ半導体基板２００の表面には酸化膜等の絶縁膜が形成されており、Ｓｉ半導体基板２００とポリシリコン膜２４０とは絶縁されている。或いは、Ｓｉ半導体基板２００として、予めＳｉＯ２膜がＳｉ半導体膜下に形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いても好適である。そして、ＳＯＩ基板の上層のＳｉ半導体膜を加工して、上述したＳｉ半導体膜２０２としても好適である。
【００１９】
図２には、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャートが示されている。図２において、第１の実施形態における半導体装置の製造方法は、ｎ型イオン注入工程（Ｓ１０２）と、Ｓイオン注入工程（Ｓ１０４）と、ワイア加工工程（Ｓ１０６）と、熱酸化処理工程（Ｓ１０８）と、Ｓｉ窒化膜形成工程（Ｓ１１０）と、Ｓｉ酸化膜形成工程（Ｓ１１２）と、電極形成工程（Ｓ１１４）という一連の工程を実施する。
【００２０】
図３には、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図３では、ｎ型イオン注入工程（Ｓ１０２）からＳイオン注入工程（Ｓ１０４）までの各工程を示す。
【００２１】
図３（ａ）において、ｎ型イオン注入工程（Ｓ１０２）として、ｐ型のＳｉ半導体基板２００上の一部に選択的にｎ型の不純物を注入し、ｐ型のＳｉ半導体領域中にｎ型の半導体領域２０を形成する。例えば、ライン幅２０ｎｍで、ｐ型のＳｉ半導体領域中にｎ型の半導体領域２０（ｎ型の半導体部）のラインを形成する。ここで、Ｓｉ半導体基板２００の上面は、結晶方位が（００１）のものを用いる。ｎ型のＳｉ半導体基板を用いる場合には、逆に、基板上の一部に選択的にｐ型の不純物を注入し、ｎ型のＳｉ半導体領域中にｐ型の半導体領域を形成すればよい。
【００２２】
図３（ｂ）において、Ｓイオン注入工程（Ｓ１０４）として、ｐ型の半導体領域１４とｎ型の半導体領域２０が交互に配置されたライン構造となったＳｉ半導体基板の表面全面に、Ｓをイオン注入する。注入する元素は、Ｓに限るものではない。上述したように、ＳとＳｅとＴｅとのうち少なくとも１種の元素Ａを用いることができる。
【００２３】
かかる元素Ａは、上述したＳｉ半導体膜２０２とシリコン酸化膜２１０との界面に存在させることになる。そして、Ｓｉの界面終端を行わせる。そこで、まず、界面終端に必要な量について以下に説明する。
【００２４】
（界面終端に必要な量）
界面でのＳ、Ｓｅ、Ｔｅの必要量について考察する。まず、上限について考察する。Ｓｉ（００１）面のダングリングボンドの密度は、１．４×１０１５ｃｍ−２である。二本のダングリングボンドを一つのＳ、Ｓｅ、Ｔｅが終端するので、面密度がその半分の７．０×１０１４ｃｍ−２以下でなくてはならない。しかし、現実には、基板ＳｉとＳｉＯ２中の酸素との結合も必要なので、Ｓによる終端は、強度の観点からも、半分以下である方が好ましい。つまり、３．５×１０１４ｃｍ−２以下の方が好ましい。
【００２５】
次に下限について考察する。熱酸化などで作った、Ｓｉ（００１）／ＳｉＯ２界面を用いたＭＯＳＦＥＴの、この界面での電荷トラップ密度は１０９ｃｍ−２オーダーから１０１２ｃｍ−２オーダーの間程度である。よって、少なくとも１．０×１０９ｃｍ−２以上でなくてはならない。酸化によるＳｉナノワイア形成では、酸素によりエッチングが起こる状態であるので、非常に多くのダングリングボンドが形成されると考えられる。よって、より好ましくは、１．０×１０１２ｃｍ−２以上と言える。
【００２６】
つまり、界面でのＳ、Ｓｅ、或いはＴｅに必要量は、面密度が１．０×１０９ｃｍ−２以上、７．０×１０１４ｃｍ−２以下にすると好適である。より好ましくは、１．０×１０１２ｃｍ−２以上、３．５×１０１４ｃｍ−２以下にするとなおよい。かかる量のＳ、Ｓｅ、或いはＴｅにより界面ダングリングボンドの殆ど全てを終端することができる。
【００２７】
ここで、Ｓ、Ｓｅ、或いはＴｅなどをＳｉ中に注入しておいて、後述するように、後から界面にＳ、Ｓｅ、或いはＴｅなどをパイルアップさせる（上面に集合させる）場合、余ったＳ、Ｓｅ、或いはＴｅなどは、Ｓｉナノワイア中には残らず、ゲート絶縁膜ＳｉＯ２中、或いはゲート電極中へと外方拡散してしまう。よって、これらの元素がＳｉナノワイアそのものに悪影響を及ぼすことはない。よって、界面にパイルアップするように、十分に多くのＳ、Ｓｅ、或いはＴｅをＳｉ中に注入しておけばよい。また、Ｓｉナノワイアを作る深さにＳ、Ｓｅ、Ｔｅを注入する。
【００２８】
次に、Ｓイオン注入工程（Ｓ１０４）における注入量について説明する。Ｓｉナノワイアを作成する前に、Ｓ、Ｓｅ、或いはＴｅなどをＳｉ中に注入する場合、それ程沢山の量を注入する必要はない。界面に向かって拡散して、界面のダングリングボンドを終端してくれればそれで良い。
【００２９】
ここで、注入量（濃度）を、５×１０１２ｃｍ−３、１×１０１３ｃｍ−３、１×１０１４ｃｍ−３、１×１０１５ｃｍ−３、１×１０１６ｃｍ−３、１×１０１７ｃｍ−３、１×１０１８ｃｍ−３、１×１０１９ｃｍ−３と増やしていくと、より早く界面の終端が完了することになり、大きなＳｉナノワイアが形成される。それぞれ注入量に対し、一辺の長さ（断面が長方形の場合は、短い辺の長さに対応している）は、約０．８ｎｍ、約１．６ｎｍ、約３．２ｎｍ、約６．４ｎｍ、約１０ｎｍ、約１３ｎｍ、約１６ｎｍ、約１９ｎｍとなった。一方、注入量（濃度）を１×１０１２ｃｍ−３未満にまで落とすと、注入しない場合と同様に、Ｓｉナノワイアは、酸化（窒化、酸窒化でも同様）プロセス中に消滅してしまうことがわかっている。よって、Ｓの注入量は１×１０１２ｃｍ−３以上が好適である。ここでは、例えば、１×１０１７ｃｍ−３の打ち込み量とする。
【００３０】
図４には、第１の実施形態における半導体装置の製造方向の工程上面図と側面図が示されている。図４では、ワイア加工工程（Ｓ１０６）について示している。図４（ａ）では、側面を示す。図４（ｂ）では上面を示す。
【００３１】
ワイア加工工程（Ｓ１０６）として、エッチングにより、上述したｎ型ラインと直交する方向に、ワイア状のＳｉ半導体膜２０２を形成する。例えば、ワイア構造部分（ライン部分）の幅を３０ｎｍとして、その両側を例えば１４ｎｍの深さで掘り込んで、スペース部分を形成する。これにより、図４（ａ）に示すように、Ｓｉ半導体基板２００の一部が凸のワイア構造部分（Ｓｉロッド）となるＳｉ半導体膜２０２を形成できる。これにより、Ｓｉ半導体膜２０２は、図４（ｂ）に示すように、ｐ型のＳｉ半導体領域１４とｎ型の半導体領域２０とが交互に配列された構造を形成できる。その際、Ｓｉ半導体膜２０２の面のうち、ワイアが延びる方向に向かって側面の結晶方位が（１００）、或いは（−１００）方位になるようにＳｉ半導体膜２０２を形成する。また、Ｓｉ半導体膜２０２の上面が（００１）方位になるようにＳｉ半導体膜２０２を形成する。ここでは、Ｓｉ半導体基板２００の表面の結晶方位が（００１）である基板を用いることで、Ｓｉ半導体膜２０２の上面が（００１）方位にできる。
【００３２】
ここで、第１の実施形態における第一原理計算は、局所密度近似による密度汎関数法に基づいている。Ｓｉはノルム保存擬ポテンシャル、Ｓ、Ｓｅ、Ｔｅ、Ｏは、バンダービルトらによって開発された、ウルトラソフト擬ポテンシャルを用いている。第一原理計算は、最適構造、及び、その構造での系の全エネルギーなどが計算できる手法である。ここでは、界面にＳ、Ｓｅ、Ｔｅがある場合の最適な構造と、その時の安定度合い、振動の様子などを計算により求めた。
【００３３】
上述したように、図４（ａ）で示すＳｉ半導体膜２０２の上面は、（００１）方位で形成される。また、長手方向（図面奥方向）に向かって側面は、（１００）、或いは（−１００）方位で形成される。Ｓｉ半導体膜２０２の（００１）面上のシリコン酸化膜２１０との界面には、図１（ｂ）で示すように、Ｓｉのダングリングボンド（ＤＢ）がペアになっている。このＤＢのペアは、Ｓ、Ｓｅ、或いはＴｅなどの元素によってブリッジ構造を形成することで、大きく安定化することが、第一原理計算により分かった。
【００３４】
Ｓ、Ｓｅ、或いはＴｅは、２つのＳｉと２配位で結合を持つことで、閉殻構造になることが可能なので、安定化するということが計算により明らかになった。この時、非常に安定であり、耐酸化性が高まる。
【００３５】
以上のことは、Ｓｉ（００１）面と同等の面で言えることである。よって、Ｓｉ（００１）基板上で、側面方向を（１００）、（−１００）方向とするように、シリコンのロッド構造を作成し、表面を酸化する場合には、表面の（００１）面と同様に、側面の（１００）及び（−１００）面と酸化膜との界面をＳ、Ｓｅ、或いはＴｅなどの元素にて終端することができる。しかし、側面を（１１０）方向などにすると、ＤＢの出現の仕方が変わってくるので、終端構造とすることが困難となる。ここで、シリコンロッド構造は、Ｓｉナノワイアと表現しているが、側面が長く、上下面が短い場合も含み、その場合は、ＳｉのＦｉｎ構造となる。
【００３６】
図５には、第１の実施形態における半導体装置の製造方向の工程断面図が示されている。図５では、熱酸化処理工程（Ｓ１０８）から電極形成工程（Ｓ１１４）までの各工程について示している。図５（ａ）〜図５（ｄ）ではＳｉ半導体膜２０２のうちｐ型半導体領域１４における断面を示している。
【００３７】
図５（ａ）において、熱酸化処理工程（Ｓ１０８）として、酸素雰囲気中で加熱処理することで、Ｓｉ半導体膜２０２の周囲、ここでは、上面および側面に、シリコン酸化膜２１０を形成する。プロセス条件として、例えば、酸素分圧が１．０ＴｏｒｒになるようにＡｒにより希釈してチャンバ内の全圧が１０Ｔｏｒｒとなった酸素プラズマ雰囲気下で、基板温度を１００℃に加熱することで作成できる。ここでは、Ｓを１×１０１７ｃｍ−３の濃度で打ち込んであったので、酸化は１ｎｍ程度進んで、ストップする。例えば２０秒程度の熱酸化をおこなうと、あとは酸化が進まない。Ｓ量が少ない場合は、Ｓｉナノワイアがより小さくなると同時に、酸化膜の厚みが厚くなる。この場合は、形成されたＳｉＯ２膜をエッチングにより薄くしても良い。
【００３８】
図６には、第１の実施形態における酸化膜の形成状況を説明するための概念図が示されている。図６（ａ）に示すワイア状のワイア構造部分（Ｓｉロッド）に対して、Ｓがドープされている場合とされていない場合とを比較する。例えば、Ｓｉナノワイアを作成する場合、Ｓｉ基板に、エッチングによりある程度の掘り込みを入れ、一辺の大きさが５０ｎｍから２０ｎｍ程度の大きなワイア構造にした後、酸化（特にことわらないが、窒化、或いは酸窒化でも同様）をすることで、一辺の大きさが３０〜１０ｎｍ程度の細さのナノワイアを作成する方法がある。しかし、一辺の大きさが１０ｎｍを切るような細さのナノワイアを作成しようとする場合、ＳｉにＳがドープされずに熱酸化処理を行うと、十分な制御が出来ずに、場合によるとすべてが酸化されてしまい、ワイアが消滅してしまうこともある。つまり、従来の手法では、１０ｎｍを切るような細さのナノワイアを安定して作成する方法が見つかっていなかった。具体的には、Ｓがドープされていない場合、熱酸化処理を行うと、図６（ｂ）に示すように、酸化が継続的に起こり、約１分後には、Ｓｉのライン部分が全て酸化されてしまう。つまり、Ｓｉナノワイアを得るには、時間制御をしなくてはならず、不均一なＳｉナノワイアしか得られない。特に、１０ｎｍを切るようなＳｉナノワイアを作成することは、非常に困難である。
【００３９】
これに対して、Ｓ、Ｓｅ、ＴｅをＳｉナノワイア作成に際し、ＳｉナノワイアとＳｉＯ２酸化膜（窒化ではＳｉＮ膜、酸窒化ではＳｉＯＮ膜となる）の界面に導入すると、界面のＳｉ表面ダングリングボンドがＳ、Ｓｅ、或いはＴｅによって終端され、酸化をストップさせることができる。これにより、１０ｎｍを切るような細さのＳｉナノワイアを作成することができる。そして、具体的な方法の一つとしては、上述したように、Ｓｉ基板にあらかじめＳ、Ｓｅ、Ｔｅから選ばれた元素をイオン打ち込みにより導入し、アニールを施し、結晶性を元に戻す。その後、上記のような加熱プロセスを行うと、Ｓｉ中のＳ、Ｓｅ、Ｔｅは、ＳｉとＳｉＯ２の界面に集まり（パイルアップし）、酸化がストップする。Ｓｉ基板中に導入したＳ、Ｓｅ、Ｔｅの量に応じて、界面の密度が決定されるため、Ｓｉ基板中に導入したＳ、Ｓｅ、Ｔｅの量によって、一辺の大きさを制御することができる。
【００４０】
ここで、Ｓ、Ｓｅ、Ｔｅが界面に集まる理由は、界面のダングリングボンドを終端すると、ギャップ中の余った電子が、エネルギーの安定な価電子帯に移動することができるためである。
【００４１】
よって、第１の実施形態のように、Ｓがドープされている場合、熱酸化処理を行うと、図６（ｃ）に示すように、酸化が止まってくれるので、所望するサイズのＳｉナノワイアを作成できる。よって、たとえ、１０ｎｍを切るようなＳｉナノワイアでも容易に製造できる。その場合には、例えば、Ｓ量を少なくする（例えば１×１０１６／ｃｍ−３程度のイオン打ち込みにする）ことで、酸化膜の膜厚を調整し、簡単に１０ｎｍ程度の大きさのＳｉナノワイアが得られる。
【００４２】
ここで、Ｓ量を少なくすると、Ｓｉナノワイアのサイズがより小さくなると同時に、周囲の酸化膜の厚みが厚くなる場合が考えられる。この場合は、はじめに窒化を行い、化学量論比（Ｓｉ３Ｎ４）よりもＳｉを多量に入れたＳｉＮ膜をまず作成しても良い。この場合は、窒化（窒素プラズマ、１００℃、窒素分圧１．０Ｔｏｒｒ、Ａｒにより希釈、全圧１０Ｔｏｒｒ、窒化は自然にストップする）によってＳｉナノワイアができる。できたものを酸化（酸素プラズマ、１００℃、酸素分圧１．０Ｔｏｒｒ、Ａｒにより希釈、全圧１０Ｔｏｒｒであり、直接酸化する場合と同様でよい）すると、Ｓｉ／ＳｉＮ界面、及び、ＳｉＮ両面に１ｎｍ程度の厚みのＳｉＯ２膜を形成することができる。このプロセスを用いても良い。
【００４３】
図７には、第１の実施形態におけるＳｉナノワイアとＳｉＯ２酸化膜の界面の結合状態が示されている。図７（ａ）に示すようなＳｉとＳｉＯ２膜の界面のダングリングボンドに対して、図７（ｂ）に示すように、従来の水素終端を施した場合、電子やホールがフォノン散乱を受けて、移動度を低下させてしまう。さらに、図７（ｃ）に示すように、水素アタックに対して容易に水素が外れてしまう。Ｈ終端が外れると、ダングリングボンドは、電荷トラップとなる。その結果、移動度を低下させ、さらに、閾値電圧を変動させてしまう。一方、図７（ａ）に示すようなＳｉとＳｉＯ２膜の界面のダングリングボンドに対して、図７（ｄ）に示すように、第１の実施形態におけるＳ、Ｓｅ、或いはＴｅといった元素で終端することで、Ｈ終端に比べてフォノン散乱を受けず、また、水素アタックによっても結合が外れにくい。よって、安定した終端を形成できる。
【００４４】
Ｈは、Ｓｉのダングリングボンド一本と結合しており、しかも、非常に軽い元素である。それに対し、Ｓ、Ｓｅ、及びＴｅはＳｉと結合する際、Ｓｉのダングリングボンド二本と結合する。さらに、Ｓ、Ｓｅ、及びＴｅは、シリコンに比較して、非常に重い元素である。よって、簡単な見積もりとして、結合力が２倍程度、重さがそれぞれ１６倍、３４倍、５２倍となる。かかる点を踏まえると、界面での振動は、Ｓ、Ｓｅ、Ｔｅが終端した場合には、√（結合力／重さ）に比例するので、それぞれ、１／３、１／４、１／５程度になる。つまり、振動を励起するには、それぞれ３倍、４倍、５倍程度のエネルギーが必要になるということである。その結果、電子やホールのエネルギーが、界面フォノンに吸収されないことを意味するので、電子やホールがフォノン散乱を受けずに大きな移動度を保つことができる。さらに、界面フォノンが励起されず、終端が外れることがないので、電荷トラップなども起こらない。この点も移動度劣化回避（クーロン散乱が起こらない）、閾値変動回避（電荷のトラップ・デトラップが起こらない）に非常に有効である。
【００４５】
図８を用いて、第１の実施形態における局所スピンの発生し易さを比較して説明する。図８（ａ）に示すように、ＳｉナノワイアとＳｉＯ２酸化膜の界面で終端されずにダングリングボンドが残っている場合、局所スピンが発生してしまい散乱源となってしまう。これに対し、第１の実施形態のように、Ｓ、Ｓｅ、或いはＴｅといった元素で終端することで、図８（ｂ）に示すように、局所スピンを回避できる。ここで、Ｓ、Ｓｅ、或いはＴｅといった元素は、ブリッジ構造を形成して終端する。そして、同様の構造として、酸素（Ｏ）によっても、図８（ｃ）に示すように、ブリッジ構造が形成可能である。しかし、酸素でブリッジすると局所スピンが発生してしまい、これも散乱源となってしまう。更に、スピンがあるために、安定度もあまり大きくない。よって、酸素による終端では、Ｓ、Ｓｅ、Ｔｅによる終端で引き出せた特性を引き出すことが困難となる。
【００４６】
図５（ｂ）において、Ｓｉ窒化膜形成工程（Ｓ１１０）として、化学気相成長（ＣＶＤ）法により、シリコン酸化膜２１０の周囲、ここでは、上面および側面に、Ｓｉ窒化膜２２０を形成する。ここでは、化学量論比（Ｓｉ３Ｎ４）よりもＳｉを多量に入れた窒化シリコン（ＳｉＮ）を成膜させる。
【００４７】
図５（ｃ）において、Ｓｉ酸化膜形成工程（Ｓ１１２）として、ＣＶＤ法を用いて、Ｓｉ窒化膜２２０の周囲、ここでは、上面および側面に、シリコン酸化膜２３０を形成する。
【００４８】
図５（ｄ）において、電極形成工程（Ｓ１１４）として、ＣＶＤ法を用いて、シリコン酸化膜２３０の周囲、ここでは、上面および側面に、ポリシリコン膜２４０を形成する。但し、ポリシリコン膜２４０は制御電極（ゲート電極）部分に形成する。具体的には、Ｓｉナノワイアを構成するＳｉ半導体膜２０２のうち、ｐ型半導体領域１４の上方部分と、ｐ型半導体領域１４の両側にそれぞれ隣接するｎ型半導体領域２０のｐ型半導体領域１４との接続部分の上方部分にだけポリシリコン膜２４０を形成する。
【００４９】
ここで、図５（ａ）〜図５（ｄ）では、Ｓｉ半導体膜２０２のｐ型半導体領域１４の周囲、ここでは、上面および側面に、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０が形成されているように図示しているが、Ｓｉナノワイアを構成するＳｉ半導体膜２０２以外のＳｉ半導体基板２００上にも、絶縁膜は形成される。図示していないが、例えば、Ｓｉ半導体膜２０２を構成する部分以外のＳｉ半導体基板２００上にもシリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０が形成される。ｐ型のＳｉ半導体基板２００を用いた場合、Ｓｉ半導体膜２０２以外のＳｉ半導体基板２００の領域はｐ型半導体により形成されている。よって、表面に絶縁膜を形成しておくことで、Ｓｉ半導体膜２０２の側面に形成されるポリシリコン膜２４０とｐ型のＳｉ半導体基板２００との直接の接触を回避し、絶縁できる。なお、Ｓｉナノワイアを構成するＳｉ半導体膜２０２以外のＳｉ半導体基板２００上の絶縁膜は、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０の少なくとも１つで構わない。使用しない絶縁膜はエッチング等により除去しておいてもよい。或いは、ポリシリコン膜２４０を形成する前にシリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０とは別の絶縁膜を形成しておいてもよい。一方、ＳＯＩ基板を用いた場合には、ＳＯＩ基板のシリコン酸化膜を用いてＳｉ半導体膜２０２の側面のポリシリコン膜２４０と基板、ひいてはＳｉ半導体膜２０２とを絶縁すればよい。
【００５０】
以上のように構成することにより、図５（ｄ）に対して奥側に向かってメモリセルが並んでいる構造の半導体装置を形成できる。図面奥行き方向には、ＮＡＮＤ列が配置されていることになる。
【００５１】
以上のようにして作成されたＮＡＮＤフラッスメモリは、従来のＨ終端よりも安定な界面終端を有しており、十分に低い界面準位が実現でき、動作中もそれを保つことができる。その結果、動作中の閾値変動が実質的に無く、移動度劣化も実質的に認められない。つまり、信頼性の高い、高速動作のメモリが得られる。
【００５２】
従来のＨ終端を用いると、Ｈ終端が外れるため、使用中に閾値が変動し、動作しなくなってしまう場合がある。セルとしての書き込み消去の繰り返し試験を行うと、１％程度のセルの閾値が１万回程度の試験において、０．２ボルト程度の変動を引き起こしている。この場合、かかるセルを含むＮＡＮＤ列を切り離して使用することになり、メモリ容量の低下を引き起こす。これに対し、第１の実施形態のように、Ｓ、Ｓｅ、或いはＴｅによって、終端を行った場合、同様の試験によっても、０．００１％以下のセルでしか、０．２ボルトの閾値変動が観測されない。この閾値変動に関しては、通常のｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴでのＰＢＴＩ、ＮＢＴＩに於いても同様の結果であった。よって、これらの半導体装置でも閾値変動を１０００分の１以下に抑えられると期待できる。
【００５３】
また、移動度に関しても、大幅な改善がある。従来のＨ終端では、ｎＭＯＳＦＥＴでは、ピーク値で３００ｃｍ２／Ｖｓ程度、ｐＭＯＳＦＥＴでは、５０ｃｍ２／Ｖｓ程度である。Ｈ終端では、使用中にＨ終端が外れることで、急激に特性が落ち込む。それぞれ、２００ｃｍ２／Ｖｓ以下、４０ｃｍ２／Ｖｓ以下へと落ち込んでいく。これに対し、第１の実施形態によれば、それぞれ、４００ｃｍ２／Ｖｓ程度、６０ｃｍ２／Ｖｓ程度へと向上し、しかも、時間変化が殆どない。
【００５４】
図９には、第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の一例が示されている。図９において、Ｓｉ半導体基板２００上にｎ型半導体領域２０とｐ型半導体領域１４とｎ型半導体領域２０とが隣接して配置される。そして、図９では、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、シリコン酸化膜２３０、及びポリシリコン膜２４０が、制御電極（ゲート電極）部分にのみ形成された例を示している。言い換えると、中央のｐ型半導体領域１４上とｐ型半導体領域１４に隣接する両側のｎ型半導体領域２０のうちのｐ型半導体領域１４と接触する部分上とにのみ、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、シリコン酸化膜２３０、及びポリシリコン膜２４０が形成される。かかる構成によって１つのメモリセルを構成する。かかる構成をＳｉナノワイアの延びる方向に向かって繰り返し形成することによって、ＮＡＮＤ列のメモリ構造を形成しても好適である。ここで、図９の構成において、チャネル長が短くなると、さらに、以下のように構成してもよい。
【００５５】
図１０には、第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例が示されている。チャネル長が短くなると、ソース／ドレイン領域を形成しない構成も可能になってくる。チャネル長が、例えば、２０ｎｍ以下に短くなると、ソース／ドレイン部分の大きさも２０ｎｍ以下になり、後のプロセスでの合わせ精度の向上が必要となってくる。しかし、例えば、２０ｎｍ以下のソース／ドレイン部分であれば、制御電極からの電場のみによって、反転させること、すなわち、ｐ型からｎ型へと変えることが可能となってくる。言い換えれば、ポリシリコン膜２４０が上部に形成されていないｐ型半導体領域をｎ型へと変えることが可能となる。よって、かかる場合、図１０に示すように、上述したｎ型イオン注入工程（Ｓ１０２）を省略できる。このように、ｎ型領域の作り込みを不要にできる。ｎ型領域を作らずに済むため、作成が容易になり、コスト削減と歩留まり向上に有効である。
【００５６】
図１１には、第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例が示されている。図１１において、図９と同様、Ｓｉ半導体基板２００上にｎ型半導体領域２０とｐ型半導体領域１４とｎ型半導体領域２０とが隣接して配置される。そして、図１１では、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０は、制御電極（ゲート電極）部分だけではなく、ソース／ドレイン領域にも形成される。そして、ポリシリコン膜２４０のみが、制御電極（ゲート電極）部分にのみ形成された例を示している。言い換えると、中央のｐ型半導体領域１４上とｐ型半導体領域１４に隣接する両側のｎ型半導体領域２０上全体に、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０の積層膜が形成される。一方、ポリシリコン膜２４０だけは、中央のｐ型半導体領域１４上とｐ型半導体領域１４に隣接する両側のｎ型半導体領域２０のうちのｐ型半導体領域１４と接触する部分上と、にのみに形成される。かかる構成によって１つのメモリセルを構成する。かかる構成をＳｉナノワイアの延びる方向に向かって繰り返し形成することによって、ＮＡＮＤ列のメモリ構造を形成しても好適である。ここでは、電荷蓄積層をポリシリコン等の導電膜ではなくＳｉ窒化膜２２０で構成しているので、ここでのメモリセルのＳｉ窒化膜２２０と隣に形成されるメモリセルのＳｉ窒化膜２２０同士が接触、或いは一体になっていても両者間の電荷蓄積への影響は実質的に無視できる。かかる構成により、ソース／ドレイン部分の絶縁膜部分（トンネル膜／トラップ膜／ブロック膜）を基板まで掘り込まなくてもよいので、基板や絶縁膜へのダメージを抑えることが可能である。図１１の構成においてもチャネル長が短くなると、さらに、以下のように構成してもよい。
【００５７】
図１２には、第１の実施形態におけるＳｉナノワイアの延びる方向に並ぶＭＯＳＦＥＴの断面の他の一例が示されている。図１１の例でも、チャネル長が短くなると、ソース／ドレイン領域を形成しない構成も可能になってくる。例えば、２０ｎｍ以下のソース／ドレイン部分であれば、制御電極からの電場のみによって、反転させること、すなわち、ｐ型からｎ型へと変えることが可能となってくる。言い換えれば、ポリシリコン膜２４０が上部に形成されていないｐ型半導体領域をｎ型へと変えることが可能となる。よって、図１２に示すように、かかる場合、上述したｎ型イオン注入工程（Ｓ１０２）を省略できる。このように、ｎ型領域の作り込みを不要にできる。ｎ型領域を作らずに済むため、作成が容易になり、コスト削減と歩留まり向上に有効である。
【００５８】
上述した図９〜図１２の構成は、Ｓｉナノワイアに限らず、一般のＭＯＳＦＥＴにおいても同様に適用できる。言い換えれば、いずれのトランジスタ素子においてもゲート絶縁膜とその下層のＳｉとの界面でＳ、Ｓｅ、或いはＴｅによって、終端を行うことで上述した効果と同様の効果を得ることができる。
【００５９】
ここで、上述した例では、Ｓｉ半導体基板２００上に１列のＳｉナノワイアを形成する例を示したが、これに限るものではない。
【００６０】
図１３には、第１の実施形態における半導体装置の構成の他の一例が断面図として示されている。図１３では、図１で示したＳｉナノワイアを、基板面と水平方向（横方向）に複数列並べた半導体装置を示している。各Ｓｉナノワイアの構成は、図１と同様である。ここでは、一例として、３列のＳｉナノワイアを示している。いずれもの列もＭＯＳＦＥＴが多数個並んだ構造を有する。例えば、ＮＡＮＤ列、或いはＮＡＮＤ ｓｔｒｉｎｇ等と呼ばれる構造である。かかる半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリの一例となる。
【００６１】
具体的には、ｐ型のＳｉ半導体基板２００上に３つのＳｉ半導体膜２０２ａ，２０２ｂ，２０２ｃが形成される。Ｓｉ半導体膜２０２ａ，２０２ｂ，２０２ｃは、いずれもＳｉ半導体部の一例となる。例えば、１辺のサイズが１０ｎｍ以下のＳｉ半導体膜２０２が形成される。各Ｓｉ半導体膜２０２の周囲、ここでは、上面および側面には、シリコン酸化膜（ＳｉＯ２膜）２１０が形成される。酸化物の代わりに、窒化物、或いは酸窒化物であっても構わない。具体的には、シリコン酸化膜２１０の代わりに、シリコン窒化膜（ＳｉＮ膜）或いはシリコン酸窒化膜（ＳｉＯＮ膜）であっても構わない。そして、各Ｓｉ半導体膜２０２と対応するシリコン酸化膜２１０との界面に、ＳとＳｅとＴｅとのうち少なくとも１種の元素Ａを存在させる点は上述した通りである。そして、各シリコン酸化膜２１０の周囲、ここでは、上面および側面には、Ｓｉ窒化膜２２０が形成される。各Ｓｉ窒化膜２２０の周囲、ここでは、上面および側面には、シリコン酸化膜２３０が形成される。そして、各シリコン酸化膜２３０の周囲、ここでは、上面および側面であって、制御電極（ゲート電極）部分に、ポリシリコン膜２４０が形成される。
【００６２】
かかる複数列のＳｉナノワイアによる半導体装置を形成するには、上述したワイア加工工程（Ｓ１０６）において、エッチングにより、上述したｎ型ラインと直交する方向に、複数列のワイア状のＳｉ半導体膜２０２を形成すればよい。例えば、各ワイア構造部分（ライン部分）の幅を３０ｎｍとし、各ワイア構造部分間のスペース部分を５０ｎｍとする。そして、スペース部分を例えば１４ｎｍの深さで掘り込むことで、Ｓｉ半導体基板２００の一部が凸のワイア構造として並んだ３つのＳｉ半導体膜２０２を形成できる。これにより、各Ｓｉ半導体膜２０２は、上述したようにｐ型のＳｉ半導体領域１４とｎ型の半導体領域２０とが交互に配列された構造を形成できる。その際、各Ｓｉ半導体膜２０２の面のうち、ワイアが延びる方向に向かって側面の結晶方位が（１００）、或いは（−１００）方位になるように各Ｓｉ半導体膜２０２を形成し、各上面が（００１）方位になるように各Ｓｉ半導体膜２０２を形成する点は同様である。その他の製造工程は、上述した通りである。なお、Ｓｉ半導体基板２００上には図示しない絶縁膜が形成され、各ポリシリコン膜２４０と絶縁されている点も同様である。以上のように、複数列配置することで、メモリ容量を２次元方向に増やすことができる。
【００６３】
（第２の実施形態）
第１の実施形態では、図１に示したように、基板上にＭＯＳＦＥＴが多数個並んだ１列のＳｉナノワイアによるＮＡＮＤ型メモリについて、図１３に示したように、２次元方向に複数列のＳｉナノワイアを形成することでメモリ容量を増加させる例を説明した。第２の実施形態では、３次元方向にメモリ容量を増加させた半導体装置について説明する。以下、特に説明しない内容は、第１の実施形態と同様である。
【００６４】
図１４には、第２の実施形態における半導体装置の構成の一例を示す断面図が示されている。図１４では、第２の実施形態における半導体装置として、例えば、３次元方向に複数列並んだＳｉナノワイアによるメモリ素子の一例を示す。かかる半導体装置では、いずれの列も図面奥に向かって、ＭＯＳＦＥＴが多数個並んだ構造を有する。例えば、ＮＡＮＤ列、或いはＮＡＮＤ ｓｔｒｉｎｇ等と呼ばれる構造である。かかる半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリの一例となる。
【００６５】
図１４において、Ｓｉ半導体基板２００上には、３次元方向に複数列並んだＳｉ半導体膜２０２が形成される。１段目には、例えば３列のＳｉ半導体膜２０２ａ，２０２ａ，２０２ｃが配置される。２段目には、例えば３列のＳｉ半導体膜２０２ｄ，２０２ｅ，２０２ｆが配置される。３段目には、例えば３列のＳｉ半導体膜２０２ｇ，２０２ｈ，２０２ｉが配置される。各段および各列の間にはスペース部分が設けられている。各Ｓｉ半導体膜２０２の構成は、図１と同様である。具体的には、各Ｓｉ半導体膜２０２は、例えば、図面奥側に向かって延びる、ワイア状の構造に形成されている。そして、例えば、図面奥に向かって、ｐ型とｎ型のＳｉ半導体領域が交互に並んだ構造にすると好適である。各Ｓｉ半導体膜２０２は、Ｓｉ半導体部の一例となる。例えば、１辺のサイズが１０ｎｍ以下のＳｉ半導体膜２０２が形成される。
【００６６】
１段目の各Ｓｉ半導体膜２０２ａ，２０２ａ，２０２ｃの周囲、ここでは、上面および側面には、シリコン酸化膜２１０ａ，２１０ａ，２１０ｃが形成される。２段目以降の各Ｓｉ半導体膜２０２ｄ，２０２ｅ，２０２ｆ，２０２ｇ，２０２ｈ，２０２ｉの周囲、ここでは、上下面および側面には、シリコン酸化膜２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ，２１０ｉが形成される。ここでは、一例として、シリコン酸化膜２１０を用いているが、これに限るものではない。例えば、酸化物の代わりに、窒化物、或いは酸窒化物であっても構わない。
【００６７】
各Ｓｉ半導体膜２０２と、対応する各シリコン酸化膜２１０との界面に、ＳとＳｅとＴｅとのうち少なくとも１種の元素Ａを存在させる点は実施の形態１と同様である。これにより、各Ｓｉ半導体膜２０２におけるＳｉのダングリングボンドと元素Ａとを結合させ、シリコン酸化膜２１０との界面において終端させる。その結果、各Ｓｉ半導体膜２０２と対応する各シリコン酸化膜２１０との界面を安定させることができる。各シリコン酸化膜２１０は、例えばトンネル絶縁膜となる。各シリコン酸化膜２１０は、例えば、１ｎｍの膜厚で形成される。
【００６８】
１段目の各シリコン酸化膜２１０の周囲、ここでは、上面および側面には、Ｓｉ窒化膜２２０ａ，２２０ａ，２２０ｃが形成される。２段目以降の各シリコン酸化膜２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ，２１０ｉの周囲、ここでは、上下面および側面には、Ｓｉ窒化膜２２０ｄ，２２０ｅ，２２０ｆ，２２０ｇ，２２０ｈ，２２０ｉが形成される。各Ｓｉ窒化膜２２０は、電荷蓄積膜の一例となる。Ｓｉ窒化膜２２０は、化学量論比（Ｓｉ３Ｎ４）よりもＳｉを多量に入れた窒化シリコン（ＳｉＮ）を用いると好適である点は同様である。Ｓｉ窒化膜２２０は、例えば、０．５ｎｍの膜厚で形成される。
【００６９】
１段目の各Ｓｉ窒化膜２２０ａ，２２０ａ，２２０ｃの周囲、ここでは、上面および側面には、シリコン酸化膜２３０ａ，２３０ａ，２３０ｃが形成される。２段目以降の各Ｓｉ窒化膜２２０ｄ，２２０ｅ，２２０ｆ，２２０ｇ，２２０ｈ，２２０ｉの周囲、ここでは、上下面および側面には、シリコン酸化膜２３０ｄ，２３０ｅ，２３０ｆ，２３０ｇ，２３０ｈ，２３０ｉが形成される。シリコン酸化膜２３０は、ブロック膜の一例となる。各シリコン酸化膜２３０は、例えば、１ｎｍの膜厚で形成される。
【００７０】
そして、複数段の各列を独立して覆うように、制御電極（ゲート電極）部分に、ポリシリコン膜２４０ａ，２４０ａ，２４０ｃが形成される。具体的には、１列目の１，２，３段目の各シリコン酸化膜２３０ａ，２３０ｄ，２３０ｇの側面と、１，２段目の各シリコン酸化膜２３０ａ，２３０ｄ間の隙間と、２，３段目の各シリコン酸化膜２３０ｄ，２３０ｇ間の隙間と、及び３段目の各シリコン酸化膜２３０ｇの上面と、のうち、各制御電極（ゲート電極）部分に、ポリシリコン膜２４０ａが形成される。同様に、２列目の１，２，３段目の各シリコン酸化膜２３０ｂ，２３０ｅ，２３０ｈの側面と、１，２段目の各シリコン酸化膜２３０ｂ，２３０ｅ間の隙間と、２，３段目の各シリコン酸化膜２３０ｅ，２３０ｈ間の隙間と、及び３段目の各シリコン酸化膜２３０ｈの上面と、のうち、各制御電極（ゲート電極）部分に、ポリシリコン膜２４０ｂが形成される。同様に、３列目の１，２，３段目の各シリコン酸化膜２３０ｃ，２３０ｆ，２３０ｉの側面と、１，２段目の各シリコン酸化膜２３０ｃ，２３０ｆ間の隙間と、２，３段目の各シリコン酸化膜２３０ｆ，２３０ｉ間の隙間と、及び３段目の各シリコン酸化膜２３０ｉの上面と、のうち、各制御電極（ゲート電極）部分に、ポリシリコン膜２４０ｃが形成される。
【００７１】
また、図示を省略しているが、Ｓｉ半導体基板２００の表面には酸化膜等の絶縁膜が形成されており、Ｓｉ半導体基板２００と各ポリシリコン膜２４０ａ，２４０ａ，２４０ｃとは絶縁されている。或いは、Ｓｉ半導体基板２００として、予めＳＯＩ基板を用いても好適である。そして、ＳＯＩ基板の上層のＳｉ半導体膜を加工して、上述した１段目のＳｉ半導体膜２０２ａ，２０２ａ，２０２ｃとしても好適である。
【００７２】
図１５には、第２の実施形態における半導体装置の製造方法の工程断面図が示されている。図１５では、積層構造形成工程とｎ型イオン注入工程とＳイオン注入工程とを示している。
【００７３】
図１５（ａ）において、まず、積層構造形成工程として、ｐ型半導体基板２００上に、ＣＶＤ法を用いて、シリコンゲルマニウム（ＳｉＧｅ）膜２５０、ｐ型Ｓｉ膜２６０、ＳｉＧｅ膜２５２、及びｐ型Ｓｉ膜２６２の順で、エピタキシャル成長させる。Ｓｉをエピタキシャル成長させる際に、添加物として、Ｇｅとｐ型不純物とを交互に供給すればよい。
【００７４】
そして、ｎ型イオン注入工程として、ｐ型のＳｉ半導体基板２００、ＳｉＧｅ膜２５０、ｐ型Ｓｉ膜２６０、ＳｉＧｅ膜２５２、及びｐ型Ｓｉ膜２６２に選択的にｎ型の不純物を注入し、ｐ型のＳｉ半導体基板２００、ＳｉＧｅ膜２５０、ｐ型Ｓｉ膜２６０、ＳｉＧｅ膜２５２、及びｐ型Ｓｉ膜２６２中にｎ型の半導体領域２０を形成する。例えば、ライン幅２０ｎｍで、ｐ型のＳｉ半導体領域中にｎ型の半導体領域２０（ｎ型の半導体部）のラインを形成する。
【００７５】
図１５（ｂ）において、Ｓイオン注入工程として、ｐ型のＳｉ半導体基板２００、ＳｉＧｅ膜２５０、ｐ型Ｓｉ膜２６０、ＳｉＧｅ膜２５２、及びｐ型Ｓｉ膜２６２の全体に、ｐ型の半導体領域とｎ型の半導体領域とが交互に配置されたライン構造となった、積層膜が形成されたＳｉ半導体基板の表面全面に、Ｓをイオン注入する。ここでは、Ｓｉ半導体基板２００内にまで到達するようにＳイオンを打ち込む。注入する元素は、Ｓに限るものではない。上述したように、ＳとＳｅとＴｅとのうち少なくとも１種の元素Ａを用いることができる。ここでも、Ｓｉナノワイアの大きさを考えて、Ｓイオン打ち込み量を制御する。
【００７６】
図１６には、第２の実施形態における半導体装置の製造方法の工程断面図が示されている。図１６では、エッチング工程とＳｉＧｅ膜除去工程とを示している。
【００７７】
図１６（ａ）において、エッチング工程として、エッチングにより、ｐ型Ｓｉ膜２６２からＳｉ半導体基板２００の途中まで到達するように、上述したｎ型ラインと直交する方向に、複数列のワイア状の構造部を形成すればよい。例えば、各ワイア構造部分（ライン部分）の幅を３０ｎｍとし、各ワイア構造部分間のスペース部分を５０ｎｍとする。また、Ｓｉ半導体基板２００はスペース部分として例えば１４ｎｍの深さで掘り込む。かかる加工により、１列目のワイア構造部分は、下段側から、ｐ型のＳｉ半導体膜２０２ａ、ＳｉＧｅ膜２０４ａ、ｐ型Ｓｉ半導体膜２０２ｄ、ＳｉＧｅ膜２０４ｄ、及びｐ型Ｓｉ半導体膜２０２ｇが、かかる順で積層された構造となる。同様に、２列目のワイア構造部分は、下段側から、ｐ型のＳｉ半導体膜２０２ｂ、ＳｉＧｅ膜２０４ｂ、ｐ型Ｓｉ半導体膜２０２ｅ、ＳｉＧｅ膜２０４ｅ、及びｐ型Ｓｉ半導体膜２０２ｈが、かかる順で積層された構造となる。同様に、３列目のワイア構造部分は、下段側から、ｐ型のＳｉ半導体膜２０２ｃ、ＳｉＧｅ膜２０４ｃ、ｐ型Ｓｉ半導体膜２０２ｆ、ＳｉＧｅ膜２０４ｆ、及びｐ型Ｓｉ半導体膜２０２ｉが、かかる順で積層された構造となる。
【００７８】
図１６（ｂ）において、ＳｉＧｅ膜除去工程として、ウェットエッチング法により、各ＳｉＧｅ膜２０４を除去する。これにより、１列目のワイア構造部分では、下段側から、ｐ型のＳｉ半導体膜２０２ａ、ｐ型Ｓｉ半導体膜２０２ｄ、及びｐ型Ｓｉ半導体膜２０２ｇが隙間を空けて形成される。同様に、２列目のワイア構造部分では、下段側から、ｐ型のＳｉ半導体膜２０２ｂ、ｐ型Ｓｉ半導体膜２０２ｅ、及びｐ型Ｓｉ半導体膜２０２ｈが隙間を空けて形成される。同様に、３列目のワイア構造部分では、下段側から、ｐ型のＳｉ半導体膜２０２ｃ、ｐ型Ｓｉ半導体膜２０２ｆ、及びｐ型Ｓｉ半導体膜２０２ｉが隙間を空けて形成される。
【００７９】
図１７には、第２の実施形態におけるワイア構造の長手方向に対する工程断面図が示されている。図１７では、一例として、１列目のワイア構造部分を示している。図１７に示すように、各ワイア構造部分の両側には、各ワイア構造部分の梁を支える支持部分２７０が形成されていることは言うまでもない。
【００８０】
かかる立体ワイア構造を形成した後に、上述した熱酸化処理工程（Ｓ１０８）と、Ｓｉ窒化膜形成工程（Ｓ１１０）と、Ｓｉ酸化膜形成工程（Ｓ１１２）とを行うことで、１段目のＳｉ半導体膜２０２には上面および側面に、２段目以降のＳｉ半導体膜２０２には上下面および側面に、シリコン酸化膜２１０、Ｓｉ窒化膜２２０、及びシリコン酸化膜２３０がかかる順序で形成される。各工程の内容は第１の実施形態と同様である。そして、熱酸化処理工程（Ｓ１０８）における加熱処理によって、イオン注入されていたＳが、各Ｓｉ半導体膜２０２の露出面（ＳｉとＳｉＯ２の界面）に集まり（パイルアップし）、シリコン酸化膜２１０との界面でＳｉのダングリングボンドを終端する。その結果、上述したように酸化を途中で停止させることができる。各Ｓｉナノワイアのサイズを小さいしたい場合には、上述したように、はじめに窒化を行い、化学量論比（Ｓｉ３Ｎ４）よりもＳｉを多量に入れたＳｉＮ膜をまず作成しても良い。この場合は、上述したように窒化（窒素プラズマ、１００℃、窒素分圧１．０Ｔｏｒｒ、Ａｒにより希釈、全圧１０Ｔｏｒｒ、窒化は自然にストップする）によってＳｉナノワイアができる。できたものを酸化（酸素プラズマ、１００℃、酸素分圧１．０Ｔｏｒｒ、Ａｒにより希釈、全圧１０Ｔｏｒｒであり、直接酸化する場合と同様でよい）すると、Ｓｉ／ＳｉＮ界面、及び、ＳｉＮ両面に１ｎｍ程度の厚みのＳｉＯ２膜を形成することができる。
【００８１】
そして、電極形成工程（Ｓ１１４）として、ＣＶＤ法を用いて、各列のワイア構造の制御電極（ゲート電極）部分に、ポリシリコン膜２４０ａ，２４０ａ，２４０ｃを形成する。以上のようにして、図１４に示す３次元構造のＳｉナノワイアによるＮＡＮＤ型メモリを形成できる。なお、基板上にエピタキシャル成長させたｐ型Ｓｉが３次元的に、チャネルを形成することになる。ポリシリコンのチャネルでは、抵抗が高く、３次元的な構造を作り込むことが困難であったが、上述した方法を用いれば、単結晶チャネルの高性能３次元メモリを実現させることができる。以上のように、複数段および複数列配置することで、メモリ容量を３次元方向に増やすことができる。
【００８２】
以上のように、第２の実施形態によれば、メモリ容量を３次元方向に増やすことができると共に、第１の実施形態と同様、移動度低下を抑制し、閾値電圧の変動を抑制する等の効果を得ることができる。
【００８３】
（第３の実施形態）
上述した各実施形態では、各Ｓｉナノワイアが複数個のＭＯＳＦＥＴがＮＡＮＤ列に繋がった構造である場合を説明したが、これに限るものではない。以下、特に説明しない内容は、第１の実施形態と同様である。
【００８４】
図１８には、第３の実施形態におけるＳｉ半導体基板の構成が示されている。図１８（ａ）では断面図、図１８（ｂ）では上面図、図１８（ｃ）では左側面図を示している。ｐ型半導体基板２００に、まず、素子分離領域（ＳＴＩ領域）のラインを形成する。かかる領域にはシリコン酸化膜等を埋め込んでおけばよい。
【００８５】
そして、ｎ型イオン注入工程（Ｓ１０２）として、ｐ型のＳｉ半導体基板２００に選択的にｎ型の不純物を注入し、ｐ型のＳｉ半導体基板２００中にｎ型の半導体領域２０を形成する。例えば、ライン幅２０ｎｍで、ｐ型のＳｉ半導体領域中にｎ型の半導体領域２０（ｎ型の半導体部）のラインを形成する。ここでは、ある素子領域中にｐ型半導体部１４とその両側のｎ型半導体部２０を形成し、ｎＭＯＳ構造の基礎を形成する。そして、素子分離領域を挟んで隣の素子領域中にｎ型半導体部２０とその両側のｐ型半導体部１４を形成し、ｐＭＯＳ構造の基礎を形成する。ｎ型半導体部２０は、かかるｎ型半導体部２０に相当する領域にライン状にｎ型不純物をイオン注入しておけばよい。
【００８６】
そして、Ｓイオン注入工程（Ｓ１０４）として、ｐ型のＳｉ半導体基板２００全体に、Ｓをイオン注入する。注入する元素は、Ｓに限るものではない。上述したように、ＳとＳｅとＴｅとのうち少なくとも１種の元素Ａを用いることができる。ここでも、Ｓｉナノワイアの大きさを考えて、Ｓイオン打ち込み量を制御する。
【００８７】
図１９には、第３の実施形態におけるワイア加工されたＳｉ半導体部の構成が示されている。図１９（ａ）では断面図、図１９（ｂ）では上面図、図１９（ｃ）では左側面図を示している。
【００８８】
ワイア加工工程（Ｓ１０６）として、エッチングにより、上述したｎ型ラインと直交する方向に、ワイア状のＳｉ半導体膜２０２を形成する。加工内容は第１の実施形態と同様である。
【００８９】
図２０には、第３の実施形態におけるワイア加工されたＳｉ半導体部を熱酸化させた後の構成が示されている。図２０（ａ）では断面図、図２０（ｂ）では上面図、図２０（ｃ）では左側面図を示している。
【００９０】
熱酸化処理工程（Ｓ１０８）として、酸素雰囲気中で加熱処理することで、Ｓｉ半導体膜２０２の周囲、ここでは、上面および側面に、シリコン酸化膜２１０を形成する。加熱処理によって、イオン注入されていたＳが、各Ｓｉ半導体膜２０２の露出面（ＳｉとＳｉＯ２の界面）に集まり（パイルアップし）、シリコン酸化膜２１０との界面でＳｉのダングリングボンドを終端する。その結果、上述したように酸化を途中で停止させることができる。プロセス内容は第１の実施形態と同様である。以降の各工程は第１の実施形態と同様である。
【００９１】
以上のようにして、ｎＭＯＳ構造とｐＭＯＳ構造とが交互に配置されたＳｉナノワイアを形成できる。
【００９２】
以上のように、第３の実施形態によれば、ＮＡＮＤ型メモリ以外のＭＯＳＦＥＴについても、第１の実施形態と同様、移動度低下を抑制し、閾値電圧の変動を抑制する等の効果を得ることができる。
【００９３】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００９４】
また、各層（膜）の膜厚や、サイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００９５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００９６】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【００９７】
２００ Ｓｉ半導体基板、２０２ Ｓｉ半導体部、２１０，２３０ シリコン酸化膜、２２０ シリコン窒化膜、２４０ ポリシリコン膜などで構成される制御電極、２６０，２６２ ｐ型シリコン膜、２５０，２５２ シリコンゲルマ膜
【特許請求の範囲】
【請求項１】
酸化物と窒化物と酸窒化物とのいずれかを用いて形成された絶縁膜と、
前記絶縁膜下に配置され、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素が前記絶縁膜との界面に存在する、シリコン（Ｓｉ）を用いて形成されたＳｉ半導体部と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記界面における前記元素の面密度が、１×１０９ｃｍ−２以上、７×１０１４ｃｍ−２以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｓｉ半導体部は、ワイア状の構造に形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ワイア状の構造の上面が、（００１）方位を有し、かつ、側面が、（１００）方位を有することを特徴とする請求項３記載の半導体装置。
【請求項５】
基板上に形成されたシリコン（Ｓｉ）半導体部に、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素を注入する工程と、
前記元素が注入されたＳｉ半導体部上に、加熱処理を行いながら酸化物と窒化物と酸窒化物とのいずれかを用いた絶縁膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１】
酸化物と窒化物と酸窒化物とのいずれかを用いて形成された絶縁膜と、
前記絶縁膜下に配置され、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素が前記絶縁膜との界面に存在する、シリコン（Ｓｉ）を用いて形成されたＳｉ半導体部と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記界面における前記元素の面密度が、１×１０９ｃｍ−２以上、７×１０１４ｃｍ−２以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｓｉ半導体部は、ワイア状の構造に形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ワイア状の構造の上面が、（００１）方位を有し、かつ、側面が、（１００）方位を有することを特徴とする請求項３記載の半導体装置。
【請求項５】
基板上に形成されたシリコン（Ｓｉ）半導体部に、硫黄（Ｓ）とセレン（Ｓｅ）とテルル（Ｔｅ）とのうち少なくとも１種の元素を注入する工程と、
前記元素が注入されたＳｉ半導体部上に、加熱処理を行いながら酸化物と窒化物と酸窒化物とのいずれかを用いた絶縁膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−１９１０８６（Ｐ２０１２−１９１０８６Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５４８５５（Ｐ２０１１−５４８５５）
【出願日】平成２３年３月１１日（２０１１．３．１１）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願 平成２１年度 独立行政法人新エネルギー・産業技術総合開発機構「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１１日（２０１１．３．１１）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願 平成２１年度 独立行政法人新エネルギー・産業技術総合開発機構「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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