半導体装置
【課題】IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置を提供する。
【解決手段】 縦型のIGBT100iとダイオード100dとが同じ半導体基板10に形成されてなり、半導体基板10の主面側において、IGBT100iのエミッタ領域およびダイオード100dのアノード領域に共通接続する下地金属層18が形成され、該下地金属層18上にメッキ電極層25が形成されてなる半導体装置であって、ダイオードセル領域における主面側の半導体基板10上に、酸化膜からなる所定の凸状パターン17aが形成され、該凸状パターン17a上に下地金属層18が積層されてなる半導体装置100とする。
【解決手段】 縦型のIGBT100iとダイオード100dとが同じ半導体基板10に形成されてなり、半導体基板10の主面側において、IGBT100iのエミッタ領域およびダイオード100dのアノード領域に共通接続する下地金属層18が形成され、該下地金属層18上にメッキ電極層25が形成されてなる半導体装置であって、ダイオードセル領域における主面側の半導体基板10上に、酸化膜からなる所定の凸状パターン17aが形成され、該凸状パターン17a上に下地金属層18が積層されてなる半導体装置100とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置に関する。
【背景技術】
【0002】
半導体チップに縦型素子であるIGBTが形成されてなり、半導体チップの主面側と裏面側の両方にメッキ電極層を有してなる半導体装置が、例えば、特開2007−19412号公報(特許文献1)と特開2005−33131号公報(特許文献2)に開示されている。
【0003】
図9は、特許文献1に開示された半導体装置で、トレンチゲート構造を有するFS型のIGBT(絶縁ゲート型バイポーラトランジスタの略称)を有した半導体装置80の概略断面図である。
【0004】
図9に示す半導体装置80は、N−型のシリコン基板10を用いて形成されたものであり、セル部と、セル部の外周に形成された外周耐圧部とが備えられた構成となっている。
【0005】
セル部には、多数のトレンチゲート14を有するIGBTが形成されている。シリコン基板10の主面側にはトレンチが形成され、このトレンチの内壁表面にゲート絶縁膜とゲート層とが順に形成されてトレンチゲート14の構造が構成されている。また、シリコン基板10の主面側においては、層間絶縁膜17を介して複数のトレンチゲート構造上にまたがるように第1表面電極18が形成され、多数のIGBTを共通に接続している。この第1表面電極18は、例えばAl−Si−Cu等のAlを主成分とするAl合金からなる金属材料で構成され、例えばスパッタリングにより形成される。図9の実施形態では、AlSiが採用され、厚さは例えば5μm以上になっている。また、図9には図示されていないが、IGBTと第1表面電極18との間に、例えばTiN等のバリアメタル層が形成されている。このバリアメタル層は、第1表面電極18を形成する際の熱処理等によって発生するアロイスパイクを防止するためのものである。尚、図9において、符号20の部分は、LOCOS酸化膜である。
【0006】
そして、シリコン基板10の主面側では、セル部および外周耐圧部において、第1表面電極18を覆う保護膜24が形成され、セル部および外周耐圧部の表面が保護されている。この保護膜24は、図9に示されるように、第1表面電極18の一部が露出するようにパターニングされている。図9の実施形態では、この保護膜24に例えばポリイミドが採用される。保護膜24のうち第1表面電極18が露出した部分には第2表面電極25が形成されており、その第2表面電極25の表面にメッキ層26が形成されている。したがって、第1、第2表面電極18、25およびメッキ層26によってIGBTのエミッタ電極が構成されている。図9の実施形態では、第2表面電極25およびメッキ層26は、それぞれ湿式メッキの方法によって形成される。第2表面電極25には例えばNi(ニッケル)が採用され、メッキ層26には、例えばAu(金)が採用される。
【0007】
図9に示す半導体装置80の裏面構造は、セル部および外周耐圧部で共通になっている。シリコン基板10の裏面側では、第1裏面電極31がスパッタリングにより形成され、第1裏面電極31の表面には第2裏面電極32が形成されている。第2裏面電極32は、表面が粗くされた第1裏面電極31の表面に湿式メッキにて形成される。このように第1裏面電極31の表面が凹凸形状になっていることで、第1裏面電極31に対する第2裏面電極32の接着面積が増加させることができると共に密着力を向上させることができる。そして、第2裏面電極32の表面にメッキ層33が形成されている。これら第1、第2裏面電極31、32、およびメッキ層33は、IGBTのコレクタ電極としての機能を果たす。図9の実施形態では、第1裏面電極31にAlSiが採用される。また、第2裏面電極32およびメッキ層33は湿式メッキの方法により形成され、第2裏面電極32には例えばNiが採用され、メッキ層33には例えばAuが採用される。
【0008】
図9の半導体装置80における主面側の第2表面電極25と裏面側の第2裏面電極32は、両面湿式メッキ工程にて、ウェハ表裏面に湿式のNiメッキを行うことにより同時形成される。そして、ウェハ表裏面に同時に湿式メッキを施し、第2表面電極25の表面と第2裏面電極32の表面それぞれに、例えばAuのメッキ層26、33を形成する。この後、ウェハをスクライブラインに沿ってダイシングカットし、個々の半導体チップに分割する。そして、各半導体チップの表裏面にはんだを介してヒートシンクを接合し、樹脂でモールドすることにより、半導体パッケージが完成する。
【0009】
図9の半導体装置80は、上述したように、ウェハ表裏面に同時に湿式メッキを施し、主面側と裏面側の電極を同時形成するため、安価に製造することが可能である。
【特許文献1】特開2007−19412号公報
【特許文献2】特開2005−33131号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
図10は、図9に示した半導体装置80の利用形態の一例を示した図で、3相インバータのパワーモジュールの要部を簡略化して示した回路図である。
【0011】
インバータ回路においては、IGBT(半導体装置80)とFWD(Free Wheel Diode)と呼ばれるダイオード81とが、一般的に図10に示すような逆並列に接続された状態で用いられる。ここで、IGBT80は、スイッチング素子として用いられる。また、ダイオード81は、IGBT80のオフ中に出力に接続されている負荷インダクタンスのモータMに流れる電流を迂回還流させ、モータMに流れる電流がIGBT80のスイッチングによって急激に変化しないようにしている。このIGBT80とダイオード81は、それぞれ別の半導体基板(半導体チップ)に形成して構成することも可能であるが、小型化のためには同じ半導体基板に形成されてなることが好ましい。
【0012】
図11は、上記したIGBTとダイオードとが同じ半導体基板に形成されてなる半導体装置の一例で、半導体装置90の模式的な断面図である。尚、図11に示す半導体装置90において、図9に示した半導体装置80と同様の部分については、同じ符号を付した。
【0013】
図11に示す半導体装置90においては、縦型のIGBT90iと、該IGBT90iに逆並列に接続される縦型のダイオード90dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。半導体装置90では、IGBT90iのセルの集合体であるIGBTセル領域とダイオード90dのセルの集合体であるダイオードセル領域とが、それぞれ、一つの纏まった領域として構成されている。半導体基板10の主面側では、アルミニウム(Al)合金からなる下地金属層18が、IGBT90iのエミッタ領域およびダイオード90dのアノード領域に共通接続するように形成されている。下地金属層18上には、ニッケル(Ni)および金(Au)の積層体からなるメッキ電極層25,26が、順次形成されている。半導体基板10の裏面側では、主面側と同様に、アルミニウム(Al)合金からなる下地金属層31が、IGBT90iのコレクタ領域およびダイオード90dのカソード領域に共通接続するように形成されている。また、ニッケル(Ni)および金(Au)の積層体からなるメッキ電極層32,33が、下地金属層31上に順次形成されている。
【0014】
図11の半導体装置90についても、図9の半導体装置80と同様に、ウェハ表裏面に同時に湿式メッキを施し、メッキ電極層25,32およびメッキ電極層26,33をそれぞれ同時形成するため、安価に製造することが可能である。一方、IGBT90iとダイオード90dとが同じ半導体基板10に形成される半導体装置90では、上記のようにウェハ表裏面に同時に湿式メッキを施す場合、次の図12(a),(b)に示すような問題が半導体装置90の主面側において発生し易い。
【0015】
図12(a)では、Al合金からなる下地金属層18がIGBTセル領域に較べて平坦となるダイオードセル領域において、Niメッキ電極層25が部分的に成長せずに、メッキ電極層25に穴欠陥D1ができている。該穴欠陥D1がメッキ電極層25に発生すると、メッキ電極層25,26をリードフレーム等にはんだ接続する際に、メッキ電極層25の剥離の要因となる。穴欠陥D1が発生する要因は、Niメッキ前に成長の種となる亜鉛(Zn)を付着するジンケート処理において、ダイオードセル領域の下地金属層18がIGBTセル領域に較べて平坦であるために、Znが付着し難いことにあると考えられる。
【0016】
上記問題を防止するため、図12(b)では、スパッタによる下地金属層18の形成後において、エッチング時間を長くして下地金属層18の表面を荒らし、ダイオードセル領域の下地金属層18にも凹凸をつけている。これによって、メッキ電極層25における穴欠陥D1の発生は抑制することができる。しかしながら、エッチング時間を長くすると、IGBTセル領域における下地金属層18の表面の凹凸が強調されすぎて、IGBTセル領域において下地金属層18が欠損した穴欠陥D2が発生し易くなる。該穴欠陥D2が下地金属層18に発生すると、デバイスの電気特性不良の要因となる。
【0017】
そこで本発明は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する小型で安価な半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【0018】
請求項1に記載の半導体装置は、縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、前記IGBTのセルの集合体でIGBTセル領域が構成され、前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、前記ダイオードセル領域における主面側の半導体基板上に、酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に前記主面側下地金属層が積層されてなることを特徴としている。
【0019】
上記半導体装置は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなる、小型の半導体装置である。また、上記半導体装置における主面側と裏面側のメッキ電極層は同時形成することができ、上記半導体装置は安価に製造することが可能である。
【0020】
上記半導体装置の主面側のダイオードセル領域においては、半導体基板上に酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に主面側下地金属層が積層されている。従って、該凸状パターンによる半導体基板上の凹凸を利用して、上記半導体装置においては、ゲート電極による凹凸が存在するIGBTセル領域上だけでなく、ダイオードセル領域上の主面側下地金属層の表面にも凹凸を形成することが可能となる。このため、該主面側下地金属層上に主面側メッキ電極層を形成する前段階において、例えばNiメッキにおけるジンケート処理の亜鉛(Zn)のような、メッキ膜成長の種を十分に付着させることができる。これによって、上記半導体装置では、従来の半導体装置のダイオードセル領域において発生していた主面側メッキ電極層の穴欠陥を抑制することができ、主面側下地金属層と主面側メッキ電極層の密着強度を高めることができる。
【0021】
また、上記ダイオードセル領域への酸化膜からなる凸状パターンの形成は、IGBTセル領域と独立に任意のパターン形状とすることができる。従って、該凸状パターンによる主面側下地金属層の表面の凹凸も、任意のパターン形状および高さ(荒さ)とすることが可能である。従って、例えばIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層の表面をエッチングで荒らす方法と異なり、上記半導体装置においては、IGBTセル領域における下地金属層への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。
【0022】
以上のようにして、上記半導体装置は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。
【0023】
上記半導体装置における前記凸状パターンは、例えば請求項2に記載のように、前記IGBTセル領域においてゲート電極を覆う酸化膜と同じ酸化膜で形成されてなることが好ましい。
【0024】
これによれば、該酸化膜の表面凹凸高さがIGBTセル領域とダイオードセル領域でほぼ等しくなるため、該酸化膜上に積層される主面側下地金属層の表面凹凸高さも、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。従って、主面側下地金属層に積層される主面側メッキ電極層の密着強度も、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。また、ダイオードセル領域における凸状パターンをIGBTセル領域においてゲート電極を覆う酸化膜と同じ酸化膜とすることで、凸状パターン形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【0025】
また、請求項3に記載のように、前記凸状パターンを、前記半導体基板上のLOCOS酸化膜で形成するようにしてもよい。この場合にも、凸状パターン形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【0026】
凸状パターンをLOCOS酸化膜で形成する場合には、請求項4に記載のように、前記LOCOS酸化膜からなる凸状パターンをイオン注入マスクとして利用し、前記凸状パターンを介してP導電型不純物をイオン注入することにより、ダイオードのアノード領域を形成することができる。この場合、LOCOS酸化膜のない凸状パターンの開口部を適宜設定することにより、ダイオードセル領域におけるアノード領域の不純物量を、IGBTセル領域におけるチャネル形成領域であるベース領域と独立して、所望する不純物量に適宜設定することが可能である。
【0027】
この場合、特に請求項5に記載のように、前記アノード領域と前記IGBTのベース領域が、前記イオン注入により、同時形成されてなることが好ましい。
【0028】
これによれば、アノード領域形成のための新たなイオン注入工程が必要なくなるため、製造コストの増大を抑制することができる。また、ダイオードセル領域にLOCOS酸化膜からなる凸状パターンを形成しない場合に較べて、アノード領域の不純物量を小さくできる。このため、例えばインバータ回路において当該半導体装置のダイオードをFWD(Free Wheel Diode)として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。
【0029】
上記半導体装においては、請求項6に記載のように、前記凸状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。これによれば、該凸状パターン上に積層される主面側下地金属層の表面における凹凸と、該主面側下地金属層に積層される主面側メッキ電極層の密着強度ついて、該凸状パターンが形成されているダイオードセル領域の全体に亘って均一なものとすることができる。
【0030】
この場合、請求項7に記載のように、前記間隔は、1μm以上、50μm以下であることが好ましい。ライン状またはドット状のパターンの繰り返し間隔が1μmより小さい場合には、酸化膜からなる凸状パターンの加工が困難であり、繰り返し間隔が50μmより大きい場合には、凸状パターンの形成による主面側下地金属層の表面への凹凸形成効果が小さくなってしまう。
【0031】
前記間隔は、特に請求項8に記載のように、前記ゲート電極の配置間隔に等しいことが好ましい。これによれば、IGBTセル領域とダイオードセル領域の全体に亘って、主面側下地金属層の表面における凹凸、および該主面側下地金属層に積層される主面側メッキ電極層の密着強度を、均一なものとすることができる。
【0032】
請求項9に記載の半導体装置は、縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、前記IGBTのセルの集合体でIGBTセル領域が構成され、前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、前記ダイオードセル領域における主面側の半導体基板上に、トレンチからなる所定の凹状パターンが形成され、該凹状パターン上に前記主面側下地金属層が積層されてなることを特徴としている。
【0033】
トレンチからなる所定の凹状パターンが形成された上記半導体装置についても、該凹状パターンによる半導体基板上の凹凸を利用して、ダイオードセル領域上の主面側下地金属層の表面に凹凸を形成することが可能となる。このため、該主面側下地金属層上に主面側メッキ電極層を形成する前段階において、例えばNiメッキにおけるジンケート処理の亜鉛(Zn)のような、メッキ膜成長の種を十分に付着させることができる。これによって、上記半導体装置では、従来の半導体装置のダイオードセル領域において発生していた主面側メッキ電極層の穴欠陥を抑制することができ、主面側下地金属層と主面側メッキ電極層の密着強度を高めることができる。
【0034】
また、上記凹状パターンは、IGBTセル領域と独立に形成することが可能であり、該凹状パターンによる主面側下地金属層の表面の凹凸も、任意のパターン形状および深さ(荒さ)とすることが可能である。従って、例えばIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層の表面をエッチングで荒らす方法と異なり、上記半導体装置においては、IGBTセル領域における下地金属層への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。
【0035】
以上のようにして、上記半導体装置も、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。尚、ダイオードセル領域に上記トレンチからなる凹状パターンを形成しない場合に較べて、アノード領域の不純物量を小さくできる。このため、例えばインバータ回路において当該半導体装置のダイオードをFWD(Free Wheel Diode)として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。
【0036】
上記半導体装置においても、前記酸化膜からなる凸状パターンの場合と同様で、請求項10に記載のように、前記凹状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。また、請求項11に記載のように、前記間隔が、1μm以上、50μm以下であることが好ましい。さらには、請求項12に記載のように、前記間隔が、前記ゲート電極の配置間隔に等しいことが好ましい。
【0037】
上記半導体装置における前記主面側下地金属層および裏面側下地金属層は、例えば請求項13に記載のように、配線層の形成に一般的に用いられる、アルミニウム(Al)またはアルミニウム(Al)合金であってよい。
【0038】
上記半導体装置における前記主面側メッキ電極層および裏面側メッキ電極層は、例えば請求項14に記載のように、安価なニッケル(Ni)またはニッケル(Ni)/金(Au)積層体であってよい。また、請求項15に記載のように、前記主面側メッキ電極層および裏面側メッキ電極層は、製造コストを低減するために、安価な湿式の無電解メッキにより同時形成されてなることが好ましい。
【0039】
また、上記半導体装置は、請求項16に記載のように、前記主面側メッキ電極層および裏面側メッキ電極層に、それぞれ、主面側リードフレームおよび裏面側リードフレームがはんだ接続されてなる構成とすることで、該半導体装置のチップの両面から放熱することが可能である。
【0040】
以上のように、上記半導体装置は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する小型で安価な半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置となっている。
【0041】
従って、上記半導体装置は、請求項17に記載のように、インバータ回路の構成に用いられて好適である。また、請求項18に記載のように、安価で高い信頼性が要求される車載用の半導体装置として好適である。
【発明を実施するための最良の形態】
【0042】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【0043】
(第1の実施形態)
図1は、本実施形態における半導体装置の一例を示す図で、半導体装置100の模式的な断面図である。尚、図1に示す半導体装置100において、図11に示した半導体装置90と同様の部分については、同じ符号を付した。
【0044】
図1に示す半導体装置100においては、図11に示した半導体装置90と同様に、縦型のIGBT100iと、該IGBT100iに逆並列に接続される縦型のダイオード100dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。半導体装置100では、IGBT100iのセルの集合体であるIGBTセル領域とダイオード100dのセルの集合体であるダイオードセル領域とが、それぞれ、一つの纏まった領域として構成されている。半導体基板10の主面側では、配線層の形成に一般的に用いられるアルミニウム(Al)またはアルミニウム(Al)合金からなる下地金属層18が、IGBT100iのエミッタ(n)領域とチャネル形成領域であるベース(p)領域およびダイオード100dのアノード(p)領域に共通接続するように形成されている。尚、IGBT100iのベース(p)領域とダイオード100dのアノード(p)領域は、一体の不純物層10aとして形成されている。下地金属層18上には、安価なニッケル(Ni)および金(Au)の積層体からなるメッキ電極層25,26が、順次形成されている。Auメッキ電極層33は、はんだ接続のために形成した層であり、はんだ接続等を行わない場合には省略してよい。半導体基板10の裏面側においても、主面側と同様に、アルミニウム(Al)またはアルミニウム(Al)合金からなる下地金属層31が、IGBT100iのコレクタ(p+)領域10cおよびダイオード100dのカソード(n)領域10bに共通接続するように形成されている。また、ニッケル(Ni)および金(Au)の積層体からなるメッキ電極層32,33が、下地金属層31上に順次形成されている。
【0045】
一方、図1に示す半導体装置100においては、図11に示した半導体装置90と異なり、ダイオードセル領域における主面側の半導体基板10上に、酸化膜からなる所定の凸状パターン17aが形成されている。この凸状パターン17aは、IGBTセル領域においてゲート電極を覆う酸化膜17と同じ酸化膜で形成されており、該凸状パターン17a上に下地金属層18が積層されている。
【0046】
次に、図1に示す半導体装置100の製造方法を説明する。図2〜図4は、半導体装置100の製造工程別の断面図である。
【0047】
最初に、図2(a)に示すように、シリコン(Si)からなる半導体基板10の主面側に、IGBTとダイオードの構造を、概略、以下のように形成する。
【0048】
LOCOS酸化膜20を介してP導電型の不純物をイオン注入し、IGBTのチャネル形成領域であるベース(p)領域およびダイオードのアノード(p)領域となる不純物層10aを形成する。次に、IGBTセル領域において、トレンチゲート14の構造を形成し、N導電型の不純物をイオン注入してエミッタ領域を形成する。
【0049】
次に、半導体基板10上にPSGやBPSG等の酸化膜を形成した後、所定形状にパターニングして、IGBTセル領域において(トレンチ)ゲート電極14を覆う酸化膜17とダイオードセル領域における所定の凸状パターン17aを形成する。ゲート電極14を覆う酸化膜17とダイオードセル領域における凸状パターン17aは、例えば、同じ4μmのピッチで同一形状のパターンに形成する。図11に示した半導体装置90のように、ダイオードセル領域に酸化膜を残さない場合には、酸化膜17を残すIGBTセル領域にエッチングレートを合わせると、ダイオードセル領域の端部でエッチングレートが高くなり、中央部でエッチングレートが低くなる。このため、ダイオードセル領域に酸化膜を残さない場合には、ダイオードセル領域の全体に亘って均一にエッチングすることが困難で、端部での過剰エッチングや中央部でのエッチング残りが発生し易い。これに対して、図2(a)のダイオードセル領域にも酸化膜からなる凸状パターン17aを残す場合には、ダイオードセル領域の全体に亘ってより均一なエッチングが可能となり、安定したエッチング工程が得られる。
【0050】
次に、図2(b)に示すように、主面側にアルミニウム(Al)またはアルミニウム(Al)−シリコン(Si)合金からなる下地金属層18を形成する。このとき、下地金属層18の表面Saは、半導体基板10上に形成されたIGBTセル領域の酸化膜17とダイオードセル領域の同じ酸化膜からなる凸状パターン17aの凹凸を反映して、図のように部分的に凹部が形成された表面となる。次に、下地金属層18を熱処理(アニール)すると、該凹部に縦に走る結晶粒界が生じる。
【0051】
次に、図2(c)に示すように、IGBTセル領域とダイオードセル領域の下地金属層18の表面Saを露出するようにして、保護膜24をパターニング形成する。
【0052】
次に、半導体基板10の裏面側を研削およびウェットエッチングした後、ホト工程、イオン注入工程、熱処理工程を施し、ダイオードのカソード(n)領域10bやIGBTのコレクタ(p+)領域10cとなる不純物層を形成する。
【0053】
次に、図3(a)に示すように、半導体基板10の裏面側に、アルミニウム(Al)またはアルミニウム(Al)−シリコン(Si)合金からなる下地金属層31を形成する。裏面側の下地金属層31は熱処理を行わず、表面Sbが次のエッチング工程により侵食され易い状態にしておく。
【0054】
次に、図3(b)に示すように、ウェハをエッチング液に入れ、主面側と裏面側の下地金属層18,31の表面Sa,Sbを同時にエッチングする。このとき、半導体基板10の主面側では、凹部の粒界にエッチング液が浸透しエッチングが加速されため、IGBTセル領域およびダイオードセル領域の全体に亘って凹凸が強調された表面Scとなる。半導体基板10の裏面側では、下地金属層31に熱処理が施されていないため、凹凸が発生した表面Sdとなる。
【0055】
次に、図4(a)に示すように、ウェハを亜鉛(Zn)を含む液に入れてジンケート処理を行い、下地金属層18,31の表面Sc,Sdに図中に黒丸で示したようにZnを付着させる。下地金属層18,31の表面Sc,Sdは、IGBTセル領域とダイオードセル領域の全体に亘ってほぼ等しい凹凸を形成しているため、Znを均等且つ稠密に付着させることができる。
【0056】
最後に、図4(b)に示すように、ウェハをメッキに入れて無電解メッキを行い、下地金属層18,31上に、ニッケル(Ni)メッキ電極層25,32およびおよび金(Au)メッキ電極層26,33を順次形成する。前述したジンケート処理で下地金属層18,31の表面Sc,SdにはZnが均等且つ稠密に付着されているため、Niメッキ時にはIGBTセル領域とダイオードセル領域の全体に亘ってNiイオンがZnと均一に置換し、安定したNiメッキ膜の成長が可能で、密着強度の高いメッキ電極層26,33を形成することができる。
【0057】
以上の工程により、図1に示した半導体装置100が製造される。
【0058】
半導体装置100は、図1に示すように、縦型のIGBT100iとダイオード100dが同じ半導体基板10に形成されてなる、小型の半導体装置である。また、半導体装置100における主面側と裏面側のメッキ電極層25,32および26,33は図4(b)に示したように同時形成することができ、半導体装置100は安価に製造することが可能である。
【0059】
図1に示す半導体装置100の主面側のダイオードセル領域においては、図11に示した従来の半導体装置90と異なり、半導体基板10上に酸化膜からなる所定の凸状パターン17aが形成され、該凸状パターン17a上に主面側下地金属層18が積層されている。従って、図2(b)に示したように、該凸状パターン17aによる半導体基板10上の凹凸を利用して、ゲート電極14による凹凸が存在するIGBTセル領域上だけでなく、ダイオードセル領域上の主面側下地金属層18の表面にも凹凸を形成することが可能となる。このため、図4(a)に示したように、該主面側下地金属層18上に主面側Niメッキ電極層25を形成する前段階(ジンケート処理)において、メッキ膜成長の種である亜鉛(Zn)を十分に付着させることができる。これによって、図1の半導体装置100では、従来の半導体装置90のダイオードセル領域において発生していた図12(a)に示す主面側メッキ電極層25の穴欠陥を抑制することができ、主面側下地金属層18と主面側メッキ電極層25の密着強度を高めることができる。
【0060】
また、半導体装置100におけるダイオードセル領域への酸化膜からなる凸状パターン17aの形成は、IGBTセル領域と独立に任意のパターン形状とすることができる。従って、該凸状パターン17aによる図2(b)示した主面側下地金属層18の表面Saの凹凸も、任意のパターン形状および高さ(荒さ)とすることが可能である。従って、例えば図12(b)において説明したIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層18の表面をエッチングで荒らす方法と異なり、半導体装置100においては、図12(b)に示した半導体装置90のIGBTセル領域における下地金属層18への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。
【0061】
以上のようにして、図1に示す半導体装置100は、縦型のIGBT100iとダイオード100dが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,26と32,33を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25,26もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保した半導体装置となっている。
【0062】
図5は、図1の半導体装置100の変形例で、図5(a)は、半導体装置101の模式的な断面図であり、図5(b)は、図2(a)に対応した半導体装置101の製造途中の一工程を示す図である。尚、図5に示す半導体装置101において、図1に示した半導体装置100と同様の部分については、同じ符号を付した。
【0063】
図5に示す半導体装置101においても、図1に示した半導体装置100と同様に、縦型のIGBT101iと、該IGBT101iに逆並列に接続される縦型のダイオード101dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。図5の半導体装置101における縦型のIGBT101iの構造は、図1に示した半導体装置100における縦型のIGBT100iの構造と同じである。
【0064】
一方、図1の半導体装置100におけるダイオード100dのアノード(p)領域は、IGBT100iのベース(p)領域と一体の不純物層10aとして形成されていた。該不純物層10aは、図2(a)で説明したように、LOCOS酸化膜20を介してP導電型の不純物をイオン注入することにより形成される。このように、ダイオード100dのアノード領域とIGBT100iのベース領域を一体の不純物層10aとして同一の工程で形成することで、製造コストを低減することができる。これに対して、図5の半導体装置101におけるダイオード101dのアノード(p)領域10dは、IGBT100iのベース(p)領域10eと別体の不純物領域として形成されている。該ダイオード101dのアノード領域10dとIGBT100iのベース領域10eは、それぞれ、所定のレジストマスクを介してP導電型の不純物をイオン注入することにより形成する。これによれば、ダイオード101dのアノード領域10dの不純物濃度とIGBT100iのベース領域10eの不純物濃度を、それぞれ、最適に設定することが可能である。また、レジストマスクを介してP導電型の不純物をイオン注入することにより島状に形成したアノード(p)領域10dは、例えば、ダイオード101dをMPS(Merged Pin/Schottky)構造とする場合に利用することができる。
【0065】
図5の半導体装置101においても、ダイオードセル領域における主面側の半導体基板10上に、IGBTセル領域においてゲート電極を覆う酸化膜17と同じ酸化膜で凸状パターン17aが形成されており、該凸状パターン17a上に下地金属層18が積層されている。従って、図1の半導体装置100と同様に、縦型のIGBT101iとダイオード101dが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,26と32,33を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25,26もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保した半導体装置とすることができる。
【0066】
上記した半導体装置のダイオードセル領域に形成する凸状パターンは、IGBTセル領域においてゲート電極を覆う酸化膜ではなく、別の酸化膜で形成することも可能である。しかしながら、半導体装置100,101のように、凸状パターン17aをIGBTセル領域においてゲート電極14を覆う酸化膜17と同じ酸化膜で形成することで、該酸化膜17,17aの表面凹凸高さがIGBTセル領域とダイオードセル領域でほぼ等しくなる。このため、該酸化膜17,17a上に積層される主面側下地金属層18の表面凹凸高さも、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。従って、これにより、主面側下地金属層18に積層される主面側メッキ電極層25の密着強度も、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。また、ダイオードセル領域における凸状パターン17aをIGBTセル領域においてゲート電極14を覆う酸化膜17と同じ酸化膜とすることで、凸状パターン17a形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【0067】
図6は、別の半導体装置の例で、図6(a)は、半導体装置102の模式的な断面図であり、図6(b)は、図2(a)に対応した半導体装置102の製造途中の一工程を示す図である。尚、図6に示す半導体装置102においも、図1に示した半導体装置100と同様の部分については、同じ符号を付した。
【0068】
図6に示す半導体装置102においても、図1に示した半導体装置100と同様に、縦型のIGBT102iと、該IGBT102iに逆並列に接続される縦型のダイオード102dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。図6の半導体装置102における縦型のIGBT102iの構造は、図1に示した半導体装置100における縦型のIGBT100iの構造と同じである。
【0069】
一方、図1の半導体装置100におけるダイオードセル領域には、ゲート電極14を覆う酸化膜17と同じ酸化膜で凸状パターン17aが形成されていた。これに対して、図6の半導体装置102におけるダイオードセル領域には、凸状パターン20aが、半導体基板10上のLOCOS酸化膜20で形成されている。この場合にも、凸状パターン20a形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【0070】
半導体装置102のように、凸状パターン20aをLOCOS酸化膜で形成する場合には、該凸状パターン20aをイオン注入マスクとして利用し、該凸状パターン20aを介してP導電型不純物をイオン注入することにより、ダイオード102dのアノード領域10fを形成することができる。この場合、LOCOS酸化膜のない凸状パターン20aの開口部を適宜設定することにより、ダイオードセル領域におけるアノード領域10fの不純物量を、IGBTセル領域におけるチャネル形成領域であるベース領域10gと独立して、所望する不純物量に適宜設定することが可能である。
【0071】
尚、ダイオード102dのアノード領域10fとIGBT102iのベース領域は、イオン注入により、同時形成されてなることが好ましい。これによれば、アノード領域10f形成のための新たなイオン注入工程が必要なくなるため、製造コストの増大を抑制することができる。また、ダイオードセル領域にLOCOS酸化膜からなる凸状パターン20aを形成しない場合に較べて、アノード領域10fの不純物量を小さくできる。このため、例えばインバータ回路において半導体装置102のダイオード102dをFWD(Free Wheel Diode)として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。
【0072】
半導体装置100〜102において、ダイオードセル領域に形成する凸状パターン17a,20aは、図中に示す等しい間隔Wa,Wbに並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。これによれば、該凸状パターン17a,20a上に積層される主面側下地金属層18の表面における凹凸と、該主面側下地金属層18に積層される主面側メッキ電極層25の密着強度ついて、該凸状パターン17a,20aが形成されているダイオードセル領域の全体に亘って均一なものとすることができる。
【0073】
この場合、間隔Wa,Wbは、1μm以上、50μm以下であることが好ましい。ライン状またはドット状のパターンの繰り返し間隔Wa,Wbが1μmより小さい場合には、酸化膜からなる凸状パターン17a,20aの加工が困難であり、繰り返し間隔Wa,Wbが50μmより大きい場合には、凸状パターン17a,20aの形成による主面側下地金属層18の表面への凹凸形成効果が小さくなってしまう。また、間隔Wa,Wbは、特に、IGBTセル領域におけるゲート電極14の配置間隔Wgに等しいことが好ましい。これによれば、IGBTセル領域とダイオードセル領域の全体に亘って、主面側下地金属層18の表面における凹凸、および該主面側下地金属層18に積層される主面側メッキ電極層25の密着強度を、均一なものとすることができる。例えば、IGBTセル領域におけるゲート電極14の配置をストライプ形状でピッチが4μmとする場合、凸状パターン17a,20aを、ピッチが4μmのストライプ形状パターンの繰り返しからなるように構成する。
(第2の実施形態)
第1実施形態の半導体装置100〜102においては、いずれも酸化膜からなる凸状パターンがダイオードセル領域に形成されていた。本実施形態は、トレンチからなる凹状パターンがダイオードセル領域に形成されてなる半導体装置に関する。
【0074】
図7は、本実施形態における半導体装置の一例を示す図で、図7(a)は、半導体装置103の模式的な断面図であり、図7(b)は、図2(a)に対応した半導体装置103の製造途中の一工程を示す図である。尚、図7に示す半導体装置103において、図1に示した半導体装置100と同様の部分については、同じ符号を付した。
【0075】
図7に示す半導体装置103においても、第1実施形態に示した半導体装置100〜102と同様に、縦型のIGBT103iと、該IGBT103iに逆並列に接続される縦型のダイオード103dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。図7の半導体装置103における縦型のIGBT103iの構造は、図1に示した半導体装置100における縦型のIGBT100iの構造と同じである。
【0076】
一方、第1実施形態の半導体装置100〜102では、いずれも酸化膜からなる凸状パターン17a,20aがダイオードセル領域に形成されていた。これに対して、図7の半導体装置102におけるダイオードセル領域には、トレンチからなる所定の凹状パターンTaが形成され、該凹状パターンTa上に主面側下地金属層18が積層されている。
【0077】
図7に示すトレンチからなる所定の凹状パターンTaが形成された半導体装置103についても、該凹状パターンTaによる半導体基板10上の凹凸を利用して、ダイオードセル領域上の主面側下地金属層18の表面に凹凸を形成することが可能となる。このため、該主面側下地金属層18上に主面側メッキ電極層25を形成する前段階において、図4(a)で説明したように、例えばNiメッキにおけるジンケート処理の亜鉛(Zn)のような、メッキ膜成長の種を十分に付着させることができる。これによって、半導体装置103では、従来の半導体装置90のダイオードセル領域において発生していた図12(a)に示す主面側メッキ電極層25の穴欠陥D1を抑制することができ、主面側下地金属層18と主面側メッキ電極層25の密着強度を高めることができる。
【0078】
また、上記凹状パターンTaは、IGBTセル領域と独立に形成することが可能であり、該凹状パターンTaによる主面側下地金属層18の表面の凹凸も、任意のパターン形状および深さ(荒さ)とすることが可能である。従って、例えばIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層18の表面をエッチングで荒らす方法と異なり、半導体装置103においては、図12(b)に示すIGBTセル領域における下地金属層18への穴欠陥D2の発生とそれによるデバイスの電気特性不良も抑制することができる。
【0079】
以上のようにして、図7に示す半導体装置103も、縦型のIGBT103iとダイオード103dが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,26および32,33を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。尚、図7の半導体装置103についても、図6に示した半導体装置102と同様で、ダイオードセル領域に上記トレンチからなる凹状パターンTaを形成しない場合に較べて、アノード領域の不純物量を小さくできる。また、アノード領域と下地金属層18のコンタクト抵抗も小さくすることができる。このため、例えばインバータ回路において当該半導体装置103のダイオード103dをFWD(Free Wheel Diode)として利用する場合には、スイッチング損失および定常損失を減らすことができる。
【0080】
また、上記半導体装置103においても、第1実施形態の半導体装置100〜102における酸化膜からなる凸状パター17a,20aの場合と同様で、該凹状パターンTaが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。また、図7に示す間隔Wcが、1μm以上、50μm以下であることが好ましい。さらには、間隔Wcが、ゲート電極14の配置間隔Wgに等しいことが好ましい。
【0081】
以上のようにして、上記した半導体装置100〜103は、いずれも縦型のIGBTとダイオードが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,32を有する小型で安価な半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置となっている。
【0082】
図8は、半導体装置100を例とした実装状態を示す図で、図8(a)は、リードフレームL1,L2が主面側と裏面側の両方ではんだ接続されている状態を示した模式的な上面図であり、図8(b)は、図8(a)における一点鎖線A−Aでの断面図である。
【0083】
上記半導体装置100〜103は、図8に示すように、主面側メッキ電極層26および裏面側メッキ電極層33に、それぞれ、主面側リードフレームL1および裏面側リードフレームL2をはんだ層H1,H2を介して接続することで、該半導体装置100〜103のチップの両面から放熱することが可能である。
【0084】
以上に示した半導体装置100〜103は、インバータ回路の構成に用いられて好適である。また、半導体装置100〜103は、安価で高い信頼性が要求される車載用の半導体装置として好適である。
【図面の簡単な説明】
【0085】
【図1】第1施形態における半導体装置の一例を示す図で、半導体装置100の模式的な断面図である。
【図2】(a)〜(c)は、半導体装置100の製造工程別の断面図である。
【図3】(a),(b)は、半導体装置100の製造工程別の断面図である。
【図4】(a),(b)は、半導体装置100の製造工程別の断面図である。
【図5】図1の半導体装置100の変形例で、(a)は、半導体装置101の模式的な断面図であり、(b)は、図2(a)に対応した半導体装置101の製造途中の一工程を示す図である。
【図6】別の半導体装置の例で、(a)は、半導体装置102の模式的な断面図であり、(b)は、図2(a)に対応した半導体装置102の製造途中の一工程を示す図である。
【図7】第2実施形態における半導体装置の一例を示す図で、(a)は、半導体装置103の模式的な断面図であり、(b)は、図2(a)に対応した半導体装置103の製造途中の一工程を示す図である。
【図8】半導体装置100を例とした実装状態を示す図で、(a)は、リードフレームL1,L2が主面側と裏面側の両方ではんだ接続されている状態を示した模式的な上面図であり、(b)は、(a)における一点鎖線A−Aでの断面図である。
【図9】特許文献1に開示された半導体装置で、トレンチゲート構造を有するFS型のIGBT(絶縁ゲート型バイポーラトランジスタの略称)を有した半導体装置80の概略断面図である。
【図10】図9に示した半導体装置80の利用形態の一例を示した図で、3相インバータのパワーモジュールの要部を簡略化して示した回路図である。
【図11】IGBTとダイオードとが同じ半導体基板に形成されてなる半導体装置の一例で、半導体装置90の模式的な断面図である。
【図12】(a),(b)は、半導体装置90においてウェハ表裏面に同時に湿式メッキを施す場合に発生する問題を示した図である。
【符号の説明】
【0086】
80,90,100〜103 半導体装置
90i,100i〜103i IGBT
90d,100d〜103d ダイオード
10 (シリコン)半導体基板
14 ゲート電極
17 ゲート電極を覆う酸化膜
20 LOCOS酸化膜
17a,20a 凸状パターン
Ta 凹状パターン
18 (主面側)下地金属層
31 (裏面側)下地金属層
25,26 (主面側)メッキ電極層
32,33 (裏面側)メッキ電極層
【技術分野】
【0001】
本発明は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置に関する。
【背景技術】
【0002】
半導体チップに縦型素子であるIGBTが形成されてなり、半導体チップの主面側と裏面側の両方にメッキ電極層を有してなる半導体装置が、例えば、特開2007−19412号公報(特許文献1)と特開2005−33131号公報(特許文献2)に開示されている。
【0003】
図9は、特許文献1に開示された半導体装置で、トレンチゲート構造を有するFS型のIGBT(絶縁ゲート型バイポーラトランジスタの略称)を有した半導体装置80の概略断面図である。
【0004】
図9に示す半導体装置80は、N−型のシリコン基板10を用いて形成されたものであり、セル部と、セル部の外周に形成された外周耐圧部とが備えられた構成となっている。
【0005】
セル部には、多数のトレンチゲート14を有するIGBTが形成されている。シリコン基板10の主面側にはトレンチが形成され、このトレンチの内壁表面にゲート絶縁膜とゲート層とが順に形成されてトレンチゲート14の構造が構成されている。また、シリコン基板10の主面側においては、層間絶縁膜17を介して複数のトレンチゲート構造上にまたがるように第1表面電極18が形成され、多数のIGBTを共通に接続している。この第1表面電極18は、例えばAl−Si−Cu等のAlを主成分とするAl合金からなる金属材料で構成され、例えばスパッタリングにより形成される。図9の実施形態では、AlSiが採用され、厚さは例えば5μm以上になっている。また、図9には図示されていないが、IGBTと第1表面電極18との間に、例えばTiN等のバリアメタル層が形成されている。このバリアメタル層は、第1表面電極18を形成する際の熱処理等によって発生するアロイスパイクを防止するためのものである。尚、図9において、符号20の部分は、LOCOS酸化膜である。
【0006】
そして、シリコン基板10の主面側では、セル部および外周耐圧部において、第1表面電極18を覆う保護膜24が形成され、セル部および外周耐圧部の表面が保護されている。この保護膜24は、図9に示されるように、第1表面電極18の一部が露出するようにパターニングされている。図9の実施形態では、この保護膜24に例えばポリイミドが採用される。保護膜24のうち第1表面電極18が露出した部分には第2表面電極25が形成されており、その第2表面電極25の表面にメッキ層26が形成されている。したがって、第1、第2表面電極18、25およびメッキ層26によってIGBTのエミッタ電極が構成されている。図9の実施形態では、第2表面電極25およびメッキ層26は、それぞれ湿式メッキの方法によって形成される。第2表面電極25には例えばNi(ニッケル)が採用され、メッキ層26には、例えばAu(金)が採用される。
【0007】
図9に示す半導体装置80の裏面構造は、セル部および外周耐圧部で共通になっている。シリコン基板10の裏面側では、第1裏面電極31がスパッタリングにより形成され、第1裏面電極31の表面には第2裏面電極32が形成されている。第2裏面電極32は、表面が粗くされた第1裏面電極31の表面に湿式メッキにて形成される。このように第1裏面電極31の表面が凹凸形状になっていることで、第1裏面電極31に対する第2裏面電極32の接着面積が増加させることができると共に密着力を向上させることができる。そして、第2裏面電極32の表面にメッキ層33が形成されている。これら第1、第2裏面電極31、32、およびメッキ層33は、IGBTのコレクタ電極としての機能を果たす。図9の実施形態では、第1裏面電極31にAlSiが採用される。また、第2裏面電極32およびメッキ層33は湿式メッキの方法により形成され、第2裏面電極32には例えばNiが採用され、メッキ層33には例えばAuが採用される。
【0008】
図9の半導体装置80における主面側の第2表面電極25と裏面側の第2裏面電極32は、両面湿式メッキ工程にて、ウェハ表裏面に湿式のNiメッキを行うことにより同時形成される。そして、ウェハ表裏面に同時に湿式メッキを施し、第2表面電極25の表面と第2裏面電極32の表面それぞれに、例えばAuのメッキ層26、33を形成する。この後、ウェハをスクライブラインに沿ってダイシングカットし、個々の半導体チップに分割する。そして、各半導体チップの表裏面にはんだを介してヒートシンクを接合し、樹脂でモールドすることにより、半導体パッケージが完成する。
【0009】
図9の半導体装置80は、上述したように、ウェハ表裏面に同時に湿式メッキを施し、主面側と裏面側の電極を同時形成するため、安価に製造することが可能である。
【特許文献1】特開2007−19412号公報
【特許文献2】特開2005−33131号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
図10は、図9に示した半導体装置80の利用形態の一例を示した図で、3相インバータのパワーモジュールの要部を簡略化して示した回路図である。
【0011】
インバータ回路においては、IGBT(半導体装置80)とFWD(Free Wheel Diode)と呼ばれるダイオード81とが、一般的に図10に示すような逆並列に接続された状態で用いられる。ここで、IGBT80は、スイッチング素子として用いられる。また、ダイオード81は、IGBT80のオフ中に出力に接続されている負荷インダクタンスのモータMに流れる電流を迂回還流させ、モータMに流れる電流がIGBT80のスイッチングによって急激に変化しないようにしている。このIGBT80とダイオード81は、それぞれ別の半導体基板(半導体チップ)に形成して構成することも可能であるが、小型化のためには同じ半導体基板に形成されてなることが好ましい。
【0012】
図11は、上記したIGBTとダイオードとが同じ半導体基板に形成されてなる半導体装置の一例で、半導体装置90の模式的な断面図である。尚、図11に示す半導体装置90において、図9に示した半導体装置80と同様の部分については、同じ符号を付した。
【0013】
図11に示す半導体装置90においては、縦型のIGBT90iと、該IGBT90iに逆並列に接続される縦型のダイオード90dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。半導体装置90では、IGBT90iのセルの集合体であるIGBTセル領域とダイオード90dのセルの集合体であるダイオードセル領域とが、それぞれ、一つの纏まった領域として構成されている。半導体基板10の主面側では、アルミニウム(Al)合金からなる下地金属層18が、IGBT90iのエミッタ領域およびダイオード90dのアノード領域に共通接続するように形成されている。下地金属層18上には、ニッケル(Ni)および金(Au)の積層体からなるメッキ電極層25,26が、順次形成されている。半導体基板10の裏面側では、主面側と同様に、アルミニウム(Al)合金からなる下地金属層31が、IGBT90iのコレクタ領域およびダイオード90dのカソード領域に共通接続するように形成されている。また、ニッケル(Ni)および金(Au)の積層体からなるメッキ電極層32,33が、下地金属層31上に順次形成されている。
【0014】
図11の半導体装置90についても、図9の半導体装置80と同様に、ウェハ表裏面に同時に湿式メッキを施し、メッキ電極層25,32およびメッキ電極層26,33をそれぞれ同時形成するため、安価に製造することが可能である。一方、IGBT90iとダイオード90dとが同じ半導体基板10に形成される半導体装置90では、上記のようにウェハ表裏面に同時に湿式メッキを施す場合、次の図12(a),(b)に示すような問題が半導体装置90の主面側において発生し易い。
【0015】
図12(a)では、Al合金からなる下地金属層18がIGBTセル領域に較べて平坦となるダイオードセル領域において、Niメッキ電極層25が部分的に成長せずに、メッキ電極層25に穴欠陥D1ができている。該穴欠陥D1がメッキ電極層25に発生すると、メッキ電極層25,26をリードフレーム等にはんだ接続する際に、メッキ電極層25の剥離の要因となる。穴欠陥D1が発生する要因は、Niメッキ前に成長の種となる亜鉛(Zn)を付着するジンケート処理において、ダイオードセル領域の下地金属層18がIGBTセル領域に較べて平坦であるために、Znが付着し難いことにあると考えられる。
【0016】
上記問題を防止するため、図12(b)では、スパッタによる下地金属層18の形成後において、エッチング時間を長くして下地金属層18の表面を荒らし、ダイオードセル領域の下地金属層18にも凹凸をつけている。これによって、メッキ電極層25における穴欠陥D1の発生は抑制することができる。しかしながら、エッチング時間を長くすると、IGBTセル領域における下地金属層18の表面の凹凸が強調されすぎて、IGBTセル領域において下地金属層18が欠損した穴欠陥D2が発生し易くなる。該穴欠陥D2が下地金属層18に発生すると、デバイスの電気特性不良の要因となる。
【0017】
そこで本発明は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する小型で安価な半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【0018】
請求項1に記載の半導体装置は、縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、前記IGBTのセルの集合体でIGBTセル領域が構成され、前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、前記ダイオードセル領域における主面側の半導体基板上に、酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に前記主面側下地金属層が積層されてなることを特徴としている。
【0019】
上記半導体装置は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなる、小型の半導体装置である。また、上記半導体装置における主面側と裏面側のメッキ電極層は同時形成することができ、上記半導体装置は安価に製造することが可能である。
【0020】
上記半導体装置の主面側のダイオードセル領域においては、半導体基板上に酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に主面側下地金属層が積層されている。従って、該凸状パターンによる半導体基板上の凹凸を利用して、上記半導体装置においては、ゲート電極による凹凸が存在するIGBTセル領域上だけでなく、ダイオードセル領域上の主面側下地金属層の表面にも凹凸を形成することが可能となる。このため、該主面側下地金属層上に主面側メッキ電極層を形成する前段階において、例えばNiメッキにおけるジンケート処理の亜鉛(Zn)のような、メッキ膜成長の種を十分に付着させることができる。これによって、上記半導体装置では、従来の半導体装置のダイオードセル領域において発生していた主面側メッキ電極層の穴欠陥を抑制することができ、主面側下地金属層と主面側メッキ電極層の密着強度を高めることができる。
【0021】
また、上記ダイオードセル領域への酸化膜からなる凸状パターンの形成は、IGBTセル領域と独立に任意のパターン形状とすることができる。従って、該凸状パターンによる主面側下地金属層の表面の凹凸も、任意のパターン形状および高さ(荒さ)とすることが可能である。従って、例えばIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層の表面をエッチングで荒らす方法と異なり、上記半導体装置においては、IGBTセル領域における下地金属層への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。
【0022】
以上のようにして、上記半導体装置は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。
【0023】
上記半導体装置における前記凸状パターンは、例えば請求項2に記載のように、前記IGBTセル領域においてゲート電極を覆う酸化膜と同じ酸化膜で形成されてなることが好ましい。
【0024】
これによれば、該酸化膜の表面凹凸高さがIGBTセル領域とダイオードセル領域でほぼ等しくなるため、該酸化膜上に積層される主面側下地金属層の表面凹凸高さも、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。従って、主面側下地金属層に積層される主面側メッキ電極層の密着強度も、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。また、ダイオードセル領域における凸状パターンをIGBTセル領域においてゲート電極を覆う酸化膜と同じ酸化膜とすることで、凸状パターン形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【0025】
また、請求項3に記載のように、前記凸状パターンを、前記半導体基板上のLOCOS酸化膜で形成するようにしてもよい。この場合にも、凸状パターン形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【0026】
凸状パターンをLOCOS酸化膜で形成する場合には、請求項4に記載のように、前記LOCOS酸化膜からなる凸状パターンをイオン注入マスクとして利用し、前記凸状パターンを介してP導電型不純物をイオン注入することにより、ダイオードのアノード領域を形成することができる。この場合、LOCOS酸化膜のない凸状パターンの開口部を適宜設定することにより、ダイオードセル領域におけるアノード領域の不純物量を、IGBTセル領域におけるチャネル形成領域であるベース領域と独立して、所望する不純物量に適宜設定することが可能である。
【0027】
この場合、特に請求項5に記載のように、前記アノード領域と前記IGBTのベース領域が、前記イオン注入により、同時形成されてなることが好ましい。
【0028】
これによれば、アノード領域形成のための新たなイオン注入工程が必要なくなるため、製造コストの増大を抑制することができる。また、ダイオードセル領域にLOCOS酸化膜からなる凸状パターンを形成しない場合に較べて、アノード領域の不純物量を小さくできる。このため、例えばインバータ回路において当該半導体装置のダイオードをFWD(Free Wheel Diode)として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。
【0029】
上記半導体装においては、請求項6に記載のように、前記凸状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。これによれば、該凸状パターン上に積層される主面側下地金属層の表面における凹凸と、該主面側下地金属層に積層される主面側メッキ電極層の密着強度ついて、該凸状パターンが形成されているダイオードセル領域の全体に亘って均一なものとすることができる。
【0030】
この場合、請求項7に記載のように、前記間隔は、1μm以上、50μm以下であることが好ましい。ライン状またはドット状のパターンの繰り返し間隔が1μmより小さい場合には、酸化膜からなる凸状パターンの加工が困難であり、繰り返し間隔が50μmより大きい場合には、凸状パターンの形成による主面側下地金属層の表面への凹凸形成効果が小さくなってしまう。
【0031】
前記間隔は、特に請求項8に記載のように、前記ゲート電極の配置間隔に等しいことが好ましい。これによれば、IGBTセル領域とダイオードセル領域の全体に亘って、主面側下地金属層の表面における凹凸、および該主面側下地金属層に積層される主面側メッキ電極層の密着強度を、均一なものとすることができる。
【0032】
請求項9に記載の半導体装置は、縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、前記IGBTのセルの集合体でIGBTセル領域が構成され、前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、前記ダイオードセル領域における主面側の半導体基板上に、トレンチからなる所定の凹状パターンが形成され、該凹状パターン上に前記主面側下地金属層が積層されてなることを特徴としている。
【0033】
トレンチからなる所定の凹状パターンが形成された上記半導体装置についても、該凹状パターンによる半導体基板上の凹凸を利用して、ダイオードセル領域上の主面側下地金属層の表面に凹凸を形成することが可能となる。このため、該主面側下地金属層上に主面側メッキ電極層を形成する前段階において、例えばNiメッキにおけるジンケート処理の亜鉛(Zn)のような、メッキ膜成長の種を十分に付着させることができる。これによって、上記半導体装置では、従来の半導体装置のダイオードセル領域において発生していた主面側メッキ電極層の穴欠陥を抑制することができ、主面側下地金属層と主面側メッキ電極層の密着強度を高めることができる。
【0034】
また、上記凹状パターンは、IGBTセル領域と独立に形成することが可能であり、該凹状パターンによる主面側下地金属層の表面の凹凸も、任意のパターン形状および深さ(荒さ)とすることが可能である。従って、例えばIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層の表面をエッチングで荒らす方法と異なり、上記半導体装置においては、IGBTセル領域における下地金属層への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。
【0035】
以上のようにして、上記半導体装置も、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。尚、ダイオードセル領域に上記トレンチからなる凹状パターンを形成しない場合に較べて、アノード領域の不純物量を小さくできる。このため、例えばインバータ回路において当該半導体装置のダイオードをFWD(Free Wheel Diode)として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。
【0036】
上記半導体装置においても、前記酸化膜からなる凸状パターンの場合と同様で、請求項10に記載のように、前記凹状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。また、請求項11に記載のように、前記間隔が、1μm以上、50μm以下であることが好ましい。さらには、請求項12に記載のように、前記間隔が、前記ゲート電極の配置間隔に等しいことが好ましい。
【0037】
上記半導体装置における前記主面側下地金属層および裏面側下地金属層は、例えば請求項13に記載のように、配線層の形成に一般的に用いられる、アルミニウム(Al)またはアルミニウム(Al)合金であってよい。
【0038】
上記半導体装置における前記主面側メッキ電極層および裏面側メッキ電極層は、例えば請求項14に記載のように、安価なニッケル(Ni)またはニッケル(Ni)/金(Au)積層体であってよい。また、請求項15に記載のように、前記主面側メッキ電極層および裏面側メッキ電極層は、製造コストを低減するために、安価な湿式の無電解メッキにより同時形成されてなることが好ましい。
【0039】
また、上記半導体装置は、請求項16に記載のように、前記主面側メッキ電極層および裏面側メッキ電極層に、それぞれ、主面側リードフレームおよび裏面側リードフレームがはんだ接続されてなる構成とすることで、該半導体装置のチップの両面から放熱することが可能である。
【0040】
以上のように、上記半導体装置は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する小型で安価な半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置となっている。
【0041】
従って、上記半導体装置は、請求項17に記載のように、インバータ回路の構成に用いられて好適である。また、請求項18に記載のように、安価で高い信頼性が要求される車載用の半導体装置として好適である。
【発明を実施するための最良の形態】
【0042】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【0043】
(第1の実施形態)
図1は、本実施形態における半導体装置の一例を示す図で、半導体装置100の模式的な断面図である。尚、図1に示す半導体装置100において、図11に示した半導体装置90と同様の部分については、同じ符号を付した。
【0044】
図1に示す半導体装置100においては、図11に示した半導体装置90と同様に、縦型のIGBT100iと、該IGBT100iに逆並列に接続される縦型のダイオード100dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。半導体装置100では、IGBT100iのセルの集合体であるIGBTセル領域とダイオード100dのセルの集合体であるダイオードセル領域とが、それぞれ、一つの纏まった領域として構成されている。半導体基板10の主面側では、配線層の形成に一般的に用いられるアルミニウム(Al)またはアルミニウム(Al)合金からなる下地金属層18が、IGBT100iのエミッタ(n)領域とチャネル形成領域であるベース(p)領域およびダイオード100dのアノード(p)領域に共通接続するように形成されている。尚、IGBT100iのベース(p)領域とダイオード100dのアノード(p)領域は、一体の不純物層10aとして形成されている。下地金属層18上には、安価なニッケル(Ni)および金(Au)の積層体からなるメッキ電極層25,26が、順次形成されている。Auメッキ電極層33は、はんだ接続のために形成した層であり、はんだ接続等を行わない場合には省略してよい。半導体基板10の裏面側においても、主面側と同様に、アルミニウム(Al)またはアルミニウム(Al)合金からなる下地金属層31が、IGBT100iのコレクタ(p+)領域10cおよびダイオード100dのカソード(n)領域10bに共通接続するように形成されている。また、ニッケル(Ni)および金(Au)の積層体からなるメッキ電極層32,33が、下地金属層31上に順次形成されている。
【0045】
一方、図1に示す半導体装置100においては、図11に示した半導体装置90と異なり、ダイオードセル領域における主面側の半導体基板10上に、酸化膜からなる所定の凸状パターン17aが形成されている。この凸状パターン17aは、IGBTセル領域においてゲート電極を覆う酸化膜17と同じ酸化膜で形成されており、該凸状パターン17a上に下地金属層18が積層されている。
【0046】
次に、図1に示す半導体装置100の製造方法を説明する。図2〜図4は、半導体装置100の製造工程別の断面図である。
【0047】
最初に、図2(a)に示すように、シリコン(Si)からなる半導体基板10の主面側に、IGBTとダイオードの構造を、概略、以下のように形成する。
【0048】
LOCOS酸化膜20を介してP導電型の不純物をイオン注入し、IGBTのチャネル形成領域であるベース(p)領域およびダイオードのアノード(p)領域となる不純物層10aを形成する。次に、IGBTセル領域において、トレンチゲート14の構造を形成し、N導電型の不純物をイオン注入してエミッタ領域を形成する。
【0049】
次に、半導体基板10上にPSGやBPSG等の酸化膜を形成した後、所定形状にパターニングして、IGBTセル領域において(トレンチ)ゲート電極14を覆う酸化膜17とダイオードセル領域における所定の凸状パターン17aを形成する。ゲート電極14を覆う酸化膜17とダイオードセル領域における凸状パターン17aは、例えば、同じ4μmのピッチで同一形状のパターンに形成する。図11に示した半導体装置90のように、ダイオードセル領域に酸化膜を残さない場合には、酸化膜17を残すIGBTセル領域にエッチングレートを合わせると、ダイオードセル領域の端部でエッチングレートが高くなり、中央部でエッチングレートが低くなる。このため、ダイオードセル領域に酸化膜を残さない場合には、ダイオードセル領域の全体に亘って均一にエッチングすることが困難で、端部での過剰エッチングや中央部でのエッチング残りが発生し易い。これに対して、図2(a)のダイオードセル領域にも酸化膜からなる凸状パターン17aを残す場合には、ダイオードセル領域の全体に亘ってより均一なエッチングが可能となり、安定したエッチング工程が得られる。
【0050】
次に、図2(b)に示すように、主面側にアルミニウム(Al)またはアルミニウム(Al)−シリコン(Si)合金からなる下地金属層18を形成する。このとき、下地金属層18の表面Saは、半導体基板10上に形成されたIGBTセル領域の酸化膜17とダイオードセル領域の同じ酸化膜からなる凸状パターン17aの凹凸を反映して、図のように部分的に凹部が形成された表面となる。次に、下地金属層18を熱処理(アニール)すると、該凹部に縦に走る結晶粒界が生じる。
【0051】
次に、図2(c)に示すように、IGBTセル領域とダイオードセル領域の下地金属層18の表面Saを露出するようにして、保護膜24をパターニング形成する。
【0052】
次に、半導体基板10の裏面側を研削およびウェットエッチングした後、ホト工程、イオン注入工程、熱処理工程を施し、ダイオードのカソード(n)領域10bやIGBTのコレクタ(p+)領域10cとなる不純物層を形成する。
【0053】
次に、図3(a)に示すように、半導体基板10の裏面側に、アルミニウム(Al)またはアルミニウム(Al)−シリコン(Si)合金からなる下地金属層31を形成する。裏面側の下地金属層31は熱処理を行わず、表面Sbが次のエッチング工程により侵食され易い状態にしておく。
【0054】
次に、図3(b)に示すように、ウェハをエッチング液に入れ、主面側と裏面側の下地金属層18,31の表面Sa,Sbを同時にエッチングする。このとき、半導体基板10の主面側では、凹部の粒界にエッチング液が浸透しエッチングが加速されため、IGBTセル領域およびダイオードセル領域の全体に亘って凹凸が強調された表面Scとなる。半導体基板10の裏面側では、下地金属層31に熱処理が施されていないため、凹凸が発生した表面Sdとなる。
【0055】
次に、図4(a)に示すように、ウェハを亜鉛(Zn)を含む液に入れてジンケート処理を行い、下地金属層18,31の表面Sc,Sdに図中に黒丸で示したようにZnを付着させる。下地金属層18,31の表面Sc,Sdは、IGBTセル領域とダイオードセル領域の全体に亘ってほぼ等しい凹凸を形成しているため、Znを均等且つ稠密に付着させることができる。
【0056】
最後に、図4(b)に示すように、ウェハをメッキに入れて無電解メッキを行い、下地金属層18,31上に、ニッケル(Ni)メッキ電極層25,32およびおよび金(Au)メッキ電極層26,33を順次形成する。前述したジンケート処理で下地金属層18,31の表面Sc,SdにはZnが均等且つ稠密に付着されているため、Niメッキ時にはIGBTセル領域とダイオードセル領域の全体に亘ってNiイオンがZnと均一に置換し、安定したNiメッキ膜の成長が可能で、密着強度の高いメッキ電極層26,33を形成することができる。
【0057】
以上の工程により、図1に示した半導体装置100が製造される。
【0058】
半導体装置100は、図1に示すように、縦型のIGBT100iとダイオード100dが同じ半導体基板10に形成されてなる、小型の半導体装置である。また、半導体装置100における主面側と裏面側のメッキ電極層25,32および26,33は図4(b)に示したように同時形成することができ、半導体装置100は安価に製造することが可能である。
【0059】
図1に示す半導体装置100の主面側のダイオードセル領域においては、図11に示した従来の半導体装置90と異なり、半導体基板10上に酸化膜からなる所定の凸状パターン17aが形成され、該凸状パターン17a上に主面側下地金属層18が積層されている。従って、図2(b)に示したように、該凸状パターン17aによる半導体基板10上の凹凸を利用して、ゲート電極14による凹凸が存在するIGBTセル領域上だけでなく、ダイオードセル領域上の主面側下地金属層18の表面にも凹凸を形成することが可能となる。このため、図4(a)に示したように、該主面側下地金属層18上に主面側Niメッキ電極層25を形成する前段階(ジンケート処理)において、メッキ膜成長の種である亜鉛(Zn)を十分に付着させることができる。これによって、図1の半導体装置100では、従来の半導体装置90のダイオードセル領域において発生していた図12(a)に示す主面側メッキ電極層25の穴欠陥を抑制することができ、主面側下地金属層18と主面側メッキ電極層25の密着強度を高めることができる。
【0060】
また、半導体装置100におけるダイオードセル領域への酸化膜からなる凸状パターン17aの形成は、IGBTセル領域と独立に任意のパターン形状とすることができる。従って、該凸状パターン17aによる図2(b)示した主面側下地金属層18の表面Saの凹凸も、任意のパターン形状および高さ(荒さ)とすることが可能である。従って、例えば図12(b)において説明したIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層18の表面をエッチングで荒らす方法と異なり、半導体装置100においては、図12(b)に示した半導体装置90のIGBTセル領域における下地金属層18への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。
【0061】
以上のようにして、図1に示す半導体装置100は、縦型のIGBT100iとダイオード100dが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,26と32,33を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25,26もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保した半導体装置となっている。
【0062】
図5は、図1の半導体装置100の変形例で、図5(a)は、半導体装置101の模式的な断面図であり、図5(b)は、図2(a)に対応した半導体装置101の製造途中の一工程を示す図である。尚、図5に示す半導体装置101において、図1に示した半導体装置100と同様の部分については、同じ符号を付した。
【0063】
図5に示す半導体装置101においても、図1に示した半導体装置100と同様に、縦型のIGBT101iと、該IGBT101iに逆並列に接続される縦型のダイオード101dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。図5の半導体装置101における縦型のIGBT101iの構造は、図1に示した半導体装置100における縦型のIGBT100iの構造と同じである。
【0064】
一方、図1の半導体装置100におけるダイオード100dのアノード(p)領域は、IGBT100iのベース(p)領域と一体の不純物層10aとして形成されていた。該不純物層10aは、図2(a)で説明したように、LOCOS酸化膜20を介してP導電型の不純物をイオン注入することにより形成される。このように、ダイオード100dのアノード領域とIGBT100iのベース領域を一体の不純物層10aとして同一の工程で形成することで、製造コストを低減することができる。これに対して、図5の半導体装置101におけるダイオード101dのアノード(p)領域10dは、IGBT100iのベース(p)領域10eと別体の不純物領域として形成されている。該ダイオード101dのアノード領域10dとIGBT100iのベース領域10eは、それぞれ、所定のレジストマスクを介してP導電型の不純物をイオン注入することにより形成する。これによれば、ダイオード101dのアノード領域10dの不純物濃度とIGBT100iのベース領域10eの不純物濃度を、それぞれ、最適に設定することが可能である。また、レジストマスクを介してP導電型の不純物をイオン注入することにより島状に形成したアノード(p)領域10dは、例えば、ダイオード101dをMPS(Merged Pin/Schottky)構造とする場合に利用することができる。
【0065】
図5の半導体装置101においても、ダイオードセル領域における主面側の半導体基板10上に、IGBTセル領域においてゲート電極を覆う酸化膜17と同じ酸化膜で凸状パターン17aが形成されており、該凸状パターン17a上に下地金属層18が積層されている。従って、図1の半導体装置100と同様に、縦型のIGBT101iとダイオード101dが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,26と32,33を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25,26もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保した半導体装置とすることができる。
【0066】
上記した半導体装置のダイオードセル領域に形成する凸状パターンは、IGBTセル領域においてゲート電極を覆う酸化膜ではなく、別の酸化膜で形成することも可能である。しかしながら、半導体装置100,101のように、凸状パターン17aをIGBTセル領域においてゲート電極14を覆う酸化膜17と同じ酸化膜で形成することで、該酸化膜17,17aの表面凹凸高さがIGBTセル領域とダイオードセル領域でほぼ等しくなる。このため、該酸化膜17,17a上に積層される主面側下地金属層18の表面凹凸高さも、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。従って、これにより、主面側下地金属層18に積層される主面側メッキ電極層25の密着強度も、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。また、ダイオードセル領域における凸状パターン17aをIGBTセル領域においてゲート電極14を覆う酸化膜17と同じ酸化膜とすることで、凸状パターン17a形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【0067】
図6は、別の半導体装置の例で、図6(a)は、半導体装置102の模式的な断面図であり、図6(b)は、図2(a)に対応した半導体装置102の製造途中の一工程を示す図である。尚、図6に示す半導体装置102においも、図1に示した半導体装置100と同様の部分については、同じ符号を付した。
【0068】
図6に示す半導体装置102においても、図1に示した半導体装置100と同様に、縦型のIGBT102iと、該IGBT102iに逆並列に接続される縦型のダイオード102dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。図6の半導体装置102における縦型のIGBT102iの構造は、図1に示した半導体装置100における縦型のIGBT100iの構造と同じである。
【0069】
一方、図1の半導体装置100におけるダイオードセル領域には、ゲート電極14を覆う酸化膜17と同じ酸化膜で凸状パターン17aが形成されていた。これに対して、図6の半導体装置102におけるダイオードセル領域には、凸状パターン20aが、半導体基板10上のLOCOS酸化膜20で形成されている。この場合にも、凸状パターン20a形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【0070】
半導体装置102のように、凸状パターン20aをLOCOS酸化膜で形成する場合には、該凸状パターン20aをイオン注入マスクとして利用し、該凸状パターン20aを介してP導電型不純物をイオン注入することにより、ダイオード102dのアノード領域10fを形成することができる。この場合、LOCOS酸化膜のない凸状パターン20aの開口部を適宜設定することにより、ダイオードセル領域におけるアノード領域10fの不純物量を、IGBTセル領域におけるチャネル形成領域であるベース領域10gと独立して、所望する不純物量に適宜設定することが可能である。
【0071】
尚、ダイオード102dのアノード領域10fとIGBT102iのベース領域は、イオン注入により、同時形成されてなることが好ましい。これによれば、アノード領域10f形成のための新たなイオン注入工程が必要なくなるため、製造コストの増大を抑制することができる。また、ダイオードセル領域にLOCOS酸化膜からなる凸状パターン20aを形成しない場合に較べて、アノード領域10fの不純物量を小さくできる。このため、例えばインバータ回路において半導体装置102のダイオード102dをFWD(Free Wheel Diode)として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。
【0072】
半導体装置100〜102において、ダイオードセル領域に形成する凸状パターン17a,20aは、図中に示す等しい間隔Wa,Wbに並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。これによれば、該凸状パターン17a,20a上に積層される主面側下地金属層18の表面における凹凸と、該主面側下地金属層18に積層される主面側メッキ電極層25の密着強度ついて、該凸状パターン17a,20aが形成されているダイオードセル領域の全体に亘って均一なものとすることができる。
【0073】
この場合、間隔Wa,Wbは、1μm以上、50μm以下であることが好ましい。ライン状またはドット状のパターンの繰り返し間隔Wa,Wbが1μmより小さい場合には、酸化膜からなる凸状パターン17a,20aの加工が困難であり、繰り返し間隔Wa,Wbが50μmより大きい場合には、凸状パターン17a,20aの形成による主面側下地金属層18の表面への凹凸形成効果が小さくなってしまう。また、間隔Wa,Wbは、特に、IGBTセル領域におけるゲート電極14の配置間隔Wgに等しいことが好ましい。これによれば、IGBTセル領域とダイオードセル領域の全体に亘って、主面側下地金属層18の表面における凹凸、および該主面側下地金属層18に積層される主面側メッキ電極層25の密着強度を、均一なものとすることができる。例えば、IGBTセル領域におけるゲート電極14の配置をストライプ形状でピッチが4μmとする場合、凸状パターン17a,20aを、ピッチが4μmのストライプ形状パターンの繰り返しからなるように構成する。
(第2の実施形態)
第1実施形態の半導体装置100〜102においては、いずれも酸化膜からなる凸状パターンがダイオードセル領域に形成されていた。本実施形態は、トレンチからなる凹状パターンがダイオードセル領域に形成されてなる半導体装置に関する。
【0074】
図7は、本実施形態における半導体装置の一例を示す図で、図7(a)は、半導体装置103の模式的な断面図であり、図7(b)は、図2(a)に対応した半導体装置103の製造途中の一工程を示す図である。尚、図7に示す半導体装置103において、図1に示した半導体装置100と同様の部分については、同じ符号を付した。
【0075】
図7に示す半導体装置103においても、第1実施形態に示した半導体装置100〜102と同様に、縦型のIGBT103iと、該IGBT103iに逆並列に接続される縦型のダイオード103dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。図7の半導体装置103における縦型のIGBT103iの構造は、図1に示した半導体装置100における縦型のIGBT100iの構造と同じである。
【0076】
一方、第1実施形態の半導体装置100〜102では、いずれも酸化膜からなる凸状パターン17a,20aがダイオードセル領域に形成されていた。これに対して、図7の半導体装置102におけるダイオードセル領域には、トレンチからなる所定の凹状パターンTaが形成され、該凹状パターンTa上に主面側下地金属層18が積層されている。
【0077】
図7に示すトレンチからなる所定の凹状パターンTaが形成された半導体装置103についても、該凹状パターンTaによる半導体基板10上の凹凸を利用して、ダイオードセル領域上の主面側下地金属層18の表面に凹凸を形成することが可能となる。このため、該主面側下地金属層18上に主面側メッキ電極層25を形成する前段階において、図4(a)で説明したように、例えばNiメッキにおけるジンケート処理の亜鉛(Zn)のような、メッキ膜成長の種を十分に付着させることができる。これによって、半導体装置103では、従来の半導体装置90のダイオードセル領域において発生していた図12(a)に示す主面側メッキ電極層25の穴欠陥D1を抑制することができ、主面側下地金属層18と主面側メッキ電極層25の密着強度を高めることができる。
【0078】
また、上記凹状パターンTaは、IGBTセル領域と独立に形成することが可能であり、該凹状パターンTaによる主面側下地金属層18の表面の凹凸も、任意のパターン形状および深さ(荒さ)とすることが可能である。従って、例えばIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層18の表面をエッチングで荒らす方法と異なり、半導体装置103においては、図12(b)に示すIGBTセル領域における下地金属層18への穴欠陥D2の発生とそれによるデバイスの電気特性不良も抑制することができる。
【0079】
以上のようにして、図7に示す半導体装置103も、縦型のIGBT103iとダイオード103dが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,26および32,33を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。尚、図7の半導体装置103についても、図6に示した半導体装置102と同様で、ダイオードセル領域に上記トレンチからなる凹状パターンTaを形成しない場合に較べて、アノード領域の不純物量を小さくできる。また、アノード領域と下地金属層18のコンタクト抵抗も小さくすることができる。このため、例えばインバータ回路において当該半導体装置103のダイオード103dをFWD(Free Wheel Diode)として利用する場合には、スイッチング損失および定常損失を減らすことができる。
【0080】
また、上記半導体装置103においても、第1実施形態の半導体装置100〜102における酸化膜からなる凸状パター17a,20aの場合と同様で、該凹状パターンTaが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。また、図7に示す間隔Wcが、1μm以上、50μm以下であることが好ましい。さらには、間隔Wcが、ゲート電極14の配置間隔Wgに等しいことが好ましい。
【0081】
以上のようにして、上記した半導体装置100〜103は、いずれも縦型のIGBTとダイオードが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,32を有する小型で安価な半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置となっている。
【0082】
図8は、半導体装置100を例とした実装状態を示す図で、図8(a)は、リードフレームL1,L2が主面側と裏面側の両方ではんだ接続されている状態を示した模式的な上面図であり、図8(b)は、図8(a)における一点鎖線A−Aでの断面図である。
【0083】
上記半導体装置100〜103は、図8に示すように、主面側メッキ電極層26および裏面側メッキ電極層33に、それぞれ、主面側リードフレームL1および裏面側リードフレームL2をはんだ層H1,H2を介して接続することで、該半導体装置100〜103のチップの両面から放熱することが可能である。
【0084】
以上に示した半導体装置100〜103は、インバータ回路の構成に用いられて好適である。また、半導体装置100〜103は、安価で高い信頼性が要求される車載用の半導体装置として好適である。
【図面の簡単な説明】
【0085】
【図1】第1施形態における半導体装置の一例を示す図で、半導体装置100の模式的な断面図である。
【図2】(a)〜(c)は、半導体装置100の製造工程別の断面図である。
【図3】(a),(b)は、半導体装置100の製造工程別の断面図である。
【図4】(a),(b)は、半導体装置100の製造工程別の断面図である。
【図5】図1の半導体装置100の変形例で、(a)は、半導体装置101の模式的な断面図であり、(b)は、図2(a)に対応した半導体装置101の製造途中の一工程を示す図である。
【図6】別の半導体装置の例で、(a)は、半導体装置102の模式的な断面図であり、(b)は、図2(a)に対応した半導体装置102の製造途中の一工程を示す図である。
【図7】第2実施形態における半導体装置の一例を示す図で、(a)は、半導体装置103の模式的な断面図であり、(b)は、図2(a)に対応した半導体装置103の製造途中の一工程を示す図である。
【図8】半導体装置100を例とした実装状態を示す図で、(a)は、リードフレームL1,L2が主面側と裏面側の両方ではんだ接続されている状態を示した模式的な上面図であり、(b)は、(a)における一点鎖線A−Aでの断面図である。
【図9】特許文献1に開示された半導体装置で、トレンチゲート構造を有するFS型のIGBT(絶縁ゲート型バイポーラトランジスタの略称)を有した半導体装置80の概略断面図である。
【図10】図9に示した半導体装置80の利用形態の一例を示した図で、3相インバータのパワーモジュールの要部を簡略化して示した回路図である。
【図11】IGBTとダイオードとが同じ半導体基板に形成されてなる半導体装置の一例で、半導体装置90の模式的な断面図である。
【図12】(a),(b)は、半導体装置90においてウェハ表裏面に同時に湿式メッキを施す場合に発生する問題を示した図である。
【符号の説明】
【0086】
80,90,100〜103 半導体装置
90i,100i〜103i IGBT
90d,100d〜103d ダイオード
10 (シリコン)半導体基板
14 ゲート電極
17 ゲート電極を覆う酸化膜
20 LOCOS酸化膜
17a,20a 凸状パターン
Ta 凹状パターン
18 (主面側)下地金属層
31 (裏面側)下地金属層
25,26 (主面側)メッキ電極層
32,33 (裏面側)メッキ電極層
【特許請求の範囲】
【請求項1】
縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、
前記IGBTのセルの集合体でIGBTセル領域が構成され、
前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、
前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、
前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、
前記ダイオードセル領域における主面側の半導体基板上に、酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に前記主面側下地金属層が積層されてなることを特徴とする半導体装置。
【請求項2】
前記凸状パターンが、前記IGBTセル領域においてゲート電極を覆う酸化膜と同じ酸化膜で形成されてなることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記凸状パターンが、前記半導体基板上のLOCOS酸化膜で形成されてなることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記アノード領域が、前記LOCOS酸化膜からなる凸状パターンを介してP導電型不純物をイオン注入することにより形成されてなることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記アノード領域と前記IGBTのチャネル形成領域であるベース領域が、前記イオン注入により、同時形成されてなることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記凸状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
【請求項7】
前記間隔が、1μm以上、50μm以下であることを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記間隔が、前記ゲート電極の配置間隔に等しいことを特徴とする請求項6または7に記載の半導体装置。
【請求項9】
縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、
前記IGBTのセルの集合体でIGBTセル領域が構成され、
前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、
前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、
前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、
前記ダイオードセル領域における主面側の半導体基板上に、トレンチからなる所定の凹状パターンが形成され、該凹状パターン上に前記主面側下地金属層が積層されてなることを特徴とする半導体装置。
【請求項10】
前記凹状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることを特徴とする請求項9に記載の半導体装置。
【請求項11】
前記間隔が、1μm以上、50μm以下であることを特徴とする請求項10に記載の半導体装置。
【請求項12】
前記間隔が、前記ゲート電極の配置間隔に等しいことを特徴とする請求項10または11に記載の半導体装置。
【請求項13】
前記主面側下地金属層および裏面側下地金属層が、アルミニウム(Al)またはアルミニウム(Al)合金からなることを特徴とする請求項1乃至12のいずれか一項に記載の半導体装置。
【請求項14】
前記主面側メッキ電極層および裏面側メッキ電極層が、ニッケル(Ni)またはニッケル(Ni)/金(Au)積層体からなることを特徴とする請求項1乃至13のいずれか一項に記載の半導体装置。
【請求項15】
前記主面側メッキ電極層および裏面側メッキ電極層が、無電解メッキにより同時形成されてなることを特徴とする請求項1乃至14のいずれか一項に記載の半導体装置。
【請求項16】
前記主面側メッキ電極層および裏面側メッキ電極層に、それぞれ、主面側リードフレームおよび裏面側リードフレームがはんだ接続されてなることを特徴とする請求項1乃至15のいずれか一項に記載の半導体装置。
【請求項17】
前記半導体装置が、インバータ回路の構成に用いられることを特徴とする請求項1乃至16のいずれか一項に記載の半導体装置。
【請求項18】
前記半導体装置が、車載用であることを特徴とする請求項1乃至17のいずれか一項に記載の半導体装置。
【請求項1】
縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、
前記IGBTのセルの集合体でIGBTセル領域が構成され、
前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、
前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、
前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、
前記ダイオードセル領域における主面側の半導体基板上に、酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に前記主面側下地金属層が積層されてなることを特徴とする半導体装置。
【請求項2】
前記凸状パターンが、前記IGBTセル領域においてゲート電極を覆う酸化膜と同じ酸化膜で形成されてなることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記凸状パターンが、前記半導体基板上のLOCOS酸化膜で形成されてなることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記アノード領域が、前記LOCOS酸化膜からなる凸状パターンを介してP導電型不純物をイオン注入することにより形成されてなることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記アノード領域と前記IGBTのチャネル形成領域であるベース領域が、前記イオン注入により、同時形成されてなることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記凸状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
【請求項7】
前記間隔が、1μm以上、50μm以下であることを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記間隔が、前記ゲート電極の配置間隔に等しいことを特徴とする請求項6または7に記載の半導体装置。
【請求項9】
縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、
前記IGBTのセルの集合体でIGBTセル領域が構成され、
前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、
前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、
前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、
前記ダイオードセル領域における主面側の半導体基板上に、トレンチからなる所定の凹状パターンが形成され、該凹状パターン上に前記主面側下地金属層が積層されてなることを特徴とする半導体装置。
【請求項10】
前記凹状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることを特徴とする請求項9に記載の半導体装置。
【請求項11】
前記間隔が、1μm以上、50μm以下であることを特徴とする請求項10に記載の半導体装置。
【請求項12】
前記間隔が、前記ゲート電極の配置間隔に等しいことを特徴とする請求項10または11に記載の半導体装置。
【請求項13】
前記主面側下地金属層および裏面側下地金属層が、アルミニウム(Al)またはアルミニウム(Al)合金からなることを特徴とする請求項1乃至12のいずれか一項に記載の半導体装置。
【請求項14】
前記主面側メッキ電極層および裏面側メッキ電極層が、ニッケル(Ni)またはニッケル(Ni)/金(Au)積層体からなることを特徴とする請求項1乃至13のいずれか一項に記載の半導体装置。
【請求項15】
前記主面側メッキ電極層および裏面側メッキ電極層が、無電解メッキにより同時形成されてなることを特徴とする請求項1乃至14のいずれか一項に記載の半導体装置。
【請求項16】
前記主面側メッキ電極層および裏面側メッキ電極層に、それぞれ、主面側リードフレームおよび裏面側リードフレームがはんだ接続されてなることを特徴とする請求項1乃至15のいずれか一項に記載の半導体装置。
【請求項17】
前記半導体装置が、インバータ回路の構成に用いられることを特徴とする請求項1乃至16のいずれか一項に記載の半導体装置。
【請求項18】
前記半導体装置が、車載用であることを特徴とする請求項1乃至17のいずれか一項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2009−111188(P2009−111188A)
【公開日】平成21年5月21日(2009.5.21)
【国際特許分類】
【出願番号】特願2007−282386(P2007−282386)
【出願日】平成19年10月30日(2007.10.30)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成21年5月21日(2009.5.21)
【国際特許分類】
【出願日】平成19年10月30日(2007.10.30)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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