半導体記憶装置及びその駆動方法
【課題】高速・不揮発性を有するワークメモリであるとともに、所望の状態への高速のイニシャライズが可能な半導体記憶装置及びその駆動方法を提供する。
【解決手段】一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層を有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子RRと、一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、固定磁化層の磁化方向と自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子RMとを有し、抵抗記憶素子RRの一方の電極と磁気抵抗効果素子RMの一方の電極とが接続されている。
【解決手段】一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層を有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子RRと、一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、固定磁化層の磁化方向と自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子RMとを有し、抵抗記憶素子RRの一方の電極と磁気抵抗効果素子RMの一方の電極とが接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体記憶装置及びその駆動方法に係り、特に不揮発性のメモリ素子を備えた半導体記憶装置及びその駆動方法に関する。
【背景技術】
【0002】
近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ(以下、MRAM:Magnetic Random Access Memoryという)が注目されている。MRAMは、2つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化(すなわち電流或いは電圧の変化)を検知することによって記憶情報の読み出しを行うものである。
【0003】
MRAMを構成する磁気抵抗効果素子としては、GMR(Giant Magnetoresistive)素子やTMR(Tunneling Magnetoresistive)素子が検討されている。なかでも、大きな抵抗変化が得られるTMR素子が、MRAMに用いる磁気抵抗効果素子として注目されている。
【0004】
TMR素子は、2つの強磁性層がトンネル絶縁膜を介して積層されたものであり、2つの強磁性層の磁化方向の関係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現象を利用したものである。すなわち、TMR素子は、2つの強磁性層の磁化方向が平行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この2つの状態をデータ“0”及びデータ“1”に関連づけることにより、記憶素子として用いることができる。
【0005】
また、近年、新たなメモリ素子として、RRAM(Resistance Random Access Memory)と呼ばれる不揮発性半導体記憶装置が注目されている。RRAMは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“0”と“1”とに対応づけることにより、メモリ素子として利用するものである。RRAMは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
【特許文献1】特開平11−317071号公報
【特許文献2】特開2002−359412号公報
【特許文献3】特開2004−158766号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
上記MRAMやRRAMは不揮発性の半導体記憶装置であり、電源を切断した後も記憶情報を保持することができる。一方、MRAMやRRAMをワークメモリとして使用する場合、内容を書き換えた後にその内容を初期状態にイニシャライズするためには、読み出し専用メモリ(ROM)やハードディスク装置等のストレージメモリから情報を読み出し、再度書き込む必要がある。しかしながら、このような初期化方法は、セル毎又は特定のブロックごとに行わなければならず、高速での初期化が困難であった。
【0007】
本発明の目的は、高速・不揮発性を有するワークメモリであるとともに、所望の状態への高速のイニシャライズが可能な半導体記憶装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【0008】
本発明の一観点によれば、一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続されていることを特徴とする半導体記憶装置が提供される。
【0009】
また、本発明の他の観点によれば、一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続された半導体記憶装置の駆動方法であって、前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写することを特徴とする半導体記憶装置の駆動方法が提供される。
【発明の効果】
【0010】
本発明によれば、磁気抵抗効果素子と抵抗記憶素子とを直列接続して1つのメモリセルを構成し、磁気抵抗効果素子をワークメモリとして用い、抵抗記憶素子をストレージメモリとして用いるので、高速且つ不揮発性を有するワークメモリを構成することができる。また、抵抗記憶素子から磁気抵抗効果素子への情報の転送は、抵抗記憶素子と磁気抵抗効果素子との直列接続体に所定の駆動電圧を印加するだけで実行できるため、磁気抵抗効果素子を所望の状態へ高速でイニシャライズすることができる。
【発明を実施するための最良の形態】
【0011】
本発明の一実施形態による半導体記憶装置及びその製造方法を図1乃至図12を用いて説明する。
【0012】
図1は本実施形態による半導体記憶装置の基本構造を示す回路図、図2は本実施形態による半導体記憶装置の基本構造を示す概略断面図、図3は本実施形態による半導体記憶装置の構造を示す回路図、図4は本実施形態による半導体記憶装置の構造を示す平面図、図5は本実施形態による半導体記憶装置の構造を示す概略断面図、図6は本実施形態による半導体記憶装置における磁気抵抗効果素子の構造を示す概略断面図、図7乃至図12は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【0013】
はじめに、本実施形態による半導体記憶装置の基本構造について図1及び図2を用いて説明する。
【0014】
本実施形態による半導体記憶装置は、図1に示すように、抵抗記憶素子RRと磁気抵抗効果素子RMとの直列接続体により単位セルが構成されたものである。抵抗記憶素子RRは、RRAMの単位記憶素子として用いられる可変抵抗素子であり、電流又は電圧の印加により抵抗値が変化する絶縁性の抵抗記憶材料と、これを挟持する一対の電極とにより構成される。磁気抵抗効果素子RMは、MRAMの単位記憶素子として用いられる可変抵抗素子であり、例えば、磁化の向きが固定された固定磁化層と、磁化の向きが変化する自由磁化層と、これらの間に挟持されたバリア層とにより構成されるスピン注入型のTMR素子である。
【0015】
抵抗記憶素子RRと磁気抵抗効果素子RMとは、一方の端子が互いに接続されており、この接続端子V2には駆動電圧を印加できるようになっている。磁気抵抗効果素子RMの他方の端子V1及び抵抗記憶素子RRの他方の端子V0には、それぞれ所定の駆動電圧を印加できるようになっている。
【0016】
図1に示す回路構成は、例えば図2に示す素子構造により実現することができる。
【0017】
電極10上には、抵抗記憶材料よりなる抵抗記憶層12が形成されている。抵抗記憶層12上には、電極14が形成されている。電極14上には、反強磁性層18が形成されている。反強磁性層18上には、固定磁化層20が形成されている。固定磁化層20上には、バリア層22が形成されている。バリア層22上には、自由磁化層24が形成されている。自由磁化層24上には、電極26が形成されている。こうして、電極10、抵抗記憶層12及び電極14よりなる抵抗記憶素子16と、電極14、反強磁性層18、固定磁化層20、バリア層22、自由磁化層24及び電極26よりなる磁気抵抗効果素子28とを有し、抵抗記憶素子16と磁気抵抗効果素子28とが電極14により直列接続された単位素子構造が形成されている。
【0018】
抵抗記憶素子RR及び磁気抵抗効果素子RMの素子パラメータは、端子V0と端子V1との間に抵抗記憶素子RRのセット電圧及びリセット電圧の何れよりも低い電圧を印加したときに、抵抗記憶素子RRが低抵抗状態の場合にのみ磁気抵抗効果素子RMの磁気反転電流密度以上の電流密度の書き込み電流を流すことができるように、適宜設定する。
【0019】
例えば、抵抗記憶素子RRは、高抵抗状態のときの抵抗値が400kΩ、低抵抗状態のときの抵抗値が40kΩ、セット電圧及びリセット電圧が4Vより大きくなるように、素子を設計する。また、磁気抵抗効果素子RMは、素子面積が0.1×0.1μm2、高抵抗状態のときの抵抗値が40kΩ、低抵抗状態のときの抵抗値が高抵抗状態のときの1/3(13.3kΩ)、磁化反転電流密度が5×105A/cm2(磁化反転電流Ic=0.05mA)、読み出し電流(Ic/5)が0.01mA、パルス電流による耐圧が2Vとなるように、素子を設計する。これらパラメータは、抵抗記憶素子及び磁気抵抗効果素子における一般的な範囲内であり、本発明の半導体記憶装置を構成するうえで特別な材料や構造を採用する必要はない。
【0020】
次に、本実施形態による半導体記憶装置の駆動方法について図1を用いて説明する。
【0021】
本実施形態による半導体記憶装置において、磁気抵抗効果素子RMは、ワークメモリとして使用する記憶素子である。抵抗記憶素子RRは、ワークメモリを初期化するための所定の情報を記憶するストレージメモリとして使用する記憶素子である。抵抗記憶素子RRに記憶された情報は、必要に応じて磁気抵抗効果素子RMに書き出され、磁気抵抗効果素子RMを初期化するために用いられる。
【0022】
まず、抵抗記憶素子RRに、イニシャル情報の書き込みを行う。抵抗記憶素子RRへの書き込みは、端子V0と端子V2との間に所定の書き込み電圧を印加することにより行う。抵抗記憶素子RRへの書き込みには、高抵抗状態を書き込むリセットと、低抵抗状態を書き込むセットとがある。通常は、低抵抗状態の書き込みに必要なセット電圧の方が、高抵抗状態の書き込みに必要なリセット電圧よりも高い。ここでは、抵抗記憶素子RRのセット電圧及びリセット電圧の何れもが、4Vより高い電圧であるものとする。また、抵抗記憶素子RRの高抵抗状態の抵抗値が400kΩ、低抵抗状態の抵抗値が40kΩであるものとする。
【0023】
なお、抵抗記憶素子RRへのイニシャル情報の書き込みは、必要に応じて行えばよく、必ずしも毎回行う必要はない。
【0024】
次に、磁気抵抗効果素子RMの記録情報をリセットする。磁気抵抗効果素子RMの記録情報のリセットは、磁気抵抗効果素子RMに所定の書き込み電流を流すことにより行う。ここでは、磁気抵抗効果素子RMの磁化反転に必要な書き込み電流の電流密度(磁化反転電流密度)Jcが5×105A/cm2以上であるものとする。また、磁気抵抗効果素子RMの素子面積は0.1×0.1μm2であり、初期状態における素子抵抗が13.3kΩ(低抵抗状態)であるものとする。
【0025】
端子V1に例えば0Vを印加し、端子V2に例えば0.7Vの電圧を印加すると、磁気抵抗効果素子RMには端子V2から端子V1方向へ、電流密度が約5.3×105A/cm2の書き込み電流I1が流れる。これにより、磁気抵抗効果素子RMでは固定磁化層に対する磁化方向が反平行となるように自由磁化層の磁化反転が生じ、低抵抗状態から高抵抗状態へと抵抗状態が変化する。これにより、磁気抵抗効果素子RMの素子抵抗は40kΩに増加し、磁気抵抗効果素子RMの高抵抗状態へのリセットが完了する。
【0026】
次いで、抵抗記憶素子RRに記録されている情報を、磁気抵抗効果素子RMに転写する。磁気抵抗効果素子RMへの情報の転写は、端子V0と端子V1との間に所定の駆動電圧を印加することにより行う。ここでは、端子V0と端子V1との間に、抵抗記憶素子RRのセット電圧及びリセット電圧の何れよりも低い電圧であって、抵抗記憶素子RRが低抵抗状態の場合にのみ磁気反転電流密度(5×105A/cm2)以上の電流密度の書き込み電流が流れるような電圧、例えば4Vを印加する。すなわち、端子V0へは例えば0Vを印加し、端子V1へは例えば4Vを印加する。
【0027】
このとき、抵抗記憶素子RRが低抵抗状態(40kΩ)の場合には、磁気抵抗効果素子RMには約2Vの電圧が印加され、磁化反転電流密度以上の電流密度(5×105A/cm2)を有する書き込み電流I2が端子V1から端子V0方向に流れる。これにより、磁気抵抗効果素子RMでは固定磁化層に対する磁化方向が平行となるように自由磁化層の磁化反転が生じ、高抵抗状態から低抵抗状態へと抵抗状態が変化する。
【0028】
一方、抵抗記憶素子RRが高抵抗状態(400kΩ)の場合には、磁気抵抗効果素子RMに印加される電圧は約0.4Vであり、磁気抵抗効果素子RMに流れる電流の電流密度は磁化反転電流密度よりも低い1×105A/cm2程度となる。これにより、磁気抵抗効果素子RMでは自由磁化層の磁化反転は生じず、磁気抵抗効果素子RMは高抵抗状態のまま維持される。
【0029】
こうして、抵抗記憶素子RRに記録されている情報が何れの抵抗状態の場合にも、その情報を磁気抵抗効果素子RMにそのまま転写することができる。
【0030】
この後、抵抗記憶素子RRに記録されていた情報を転写した磁気抵抗効果素子RMは、ワークメモリとして用いる。
【0031】
磁気抵抗効果素子RMからの情報の読み出しは、端子V1と端子V2との間に所定の読み出し電流を流し、端子V1と端子V2との間の電位差を検出することにより行う。端子V1と端子V2との間に流す読み出し電流値を例えば0.01mAとすると、磁気抵抗効果素子RMが低抵抗状態(13.3kΩ)のとき、端子V1と端子V2との間には0.133Vの読み出し電圧が出力される。また、磁気抵抗効果素子RMが高抵抗状態(40kΩ)のとき、端子V1と端子V2との間には0.4Vの読み出し電圧が出力される。したがって、磁気抵抗効果素子RMが低抵抗状態の場合と高抵抗状態の場合とで、約0.266V程度の十分な読み出し電圧マージンを確保することができる。
【0032】
磁気抵抗効果素子RMに記録された情報の書き換えは、端子V1と端子V2との間に所定の駆動電圧を印加して磁化反転電流密度以上の電流密度の書き込み電流を流すことにより行う。
【0033】
そして、ワークメモリの初期化が必要な場合には、上記と同様の手順により、磁気抵抗効果素子RMの情報のリセットと抵抗記憶素子RRからの情報の転写とを改めて行う。
【0034】
なお、上記手順では磁気抵抗効果素子RMの記録情報を高抵抗状態にリセットしたが、低抵抗状態にリセットすることもできる。
【0035】
磁気抵抗効果素子RMを低抵抗状態にリセットする場合、端子V2に例えば0Vを印加し、端子V1に例えば2Vの電圧を印加する。これにより、磁気抵抗効果素子RMには端子V1から端子V2方向へ、電流密度が約5×105A/cm2の書き込み電流が流れる。これにより、磁気抵抗効果素子RMでは固定磁化層に対する磁化方向が平行となるように自由磁化層の磁化反転が生じ、高抵抗状態から低抵抗状態へと抵抗状態が変化する。これにより、磁気抵抗効果素子RMの素子抵抗は13.3kΩに減少し、磁気抵抗効果素子RMの低抵抗状態へのリセットが完了する。
【0036】
磁気抵抗効果素子RMへの情報の転写は、端子V0と端子V1との間に所定の駆動電圧を印加することにより行う。ここでは、端子V0と端子V1との間に、抵抗記憶素子RRのセット電圧及びリセット電圧の何れよりも低い電圧であって、抵抗記憶素子RRが低抵抗状態の場合にのみ磁化反転電流密度(5×105A/cm2)以上の電流密度の書き込み電流が流れるような電圧、例えば2.7Vを印加する。すなわち、端子V0へは例えば2.7Vを印加し、端子V1へは例えば0Vを印加する。
【0037】
このとき、抵抗記憶素子RRが低抵抗状態(40kΩ)の場合には、磁気抵抗効果素子RMには約0.7Vの電圧が印加され、磁化反転電流密度以上の電流密度(5×105A/cm2)を有する書き込み電流が端子V0から端子V1方向に流れる。これにより、磁気抵抗効果素子RMでは固定磁化層に対する磁化方向が反平行になるように自由磁化層の磁化反転が生じ、低抵抗状態から高抵抗状態へと抵抗状態が変化する。
【0038】
一方、抵抗記憶素子RRが高抵抗状態(400kΩ)の場合には、磁気抵抗効果素子RMに印加される電圧は約0.1Vであり、磁気抵抗効果素子RMに流れる電流の電流密度は磁化反転電流密度よりも低い約0.6×105A/cm2程度となる。これにより、磁気抵抗効果素子RMでは自由磁化層の磁化反転は生じず、磁気抵抗効果素子RMは低抵抗状態のまま維持される。
【0039】
この場合、抵抗記憶素子RRの抵抗状態と磁気抵抗効果素子RMに転写した抵抗状態とは逆になるが、情報“0”,“1”と抵抗記憶素子RR及び磁気抵抗効果素子RMの抵抗状態との対応関係を予め定義しておけば、使用上問題はない。
【0040】
次に、本実施形態による半導体記憶装置の具体的な構造について図3乃至図6を用いて説明する。
【0041】
図3は、図1の単位素子構造を用いて構成したメモリセルアレイの一例を示す回路図である。図3に示すように、1つのメモリセルMCは、1つのセル選択トランジスタTrと、抵抗記憶素子RRと、磁気抵抗効果素子RMとを有している。セル選択トランジスタTrのソース端子はソース線SL(SL1)に接続され、ゲート端子はワード線WL(WL1)に接続されている。抵抗記憶素子RR及び磁気抵抗効果素子RMの一端は、セル選択トランジスタTrのドレイン端子にそれぞれ接続されている。抵抗記憶素子RR及び磁気抵抗効果素子RMの他端は、それぞれ別々のビット線BL(BL11,BL12)に接続されている。そして、このようなメモリセルMCが、列方向(図面縦方向)及び行方向(図面横方向)に隣接して形成されている。
【0042】
列方向には、複数のワード線WL1,WL2,WL3…が配されており、列方向に並ぶメモリセルMCに共通の信号線を構成している。また、列方向には、ソース線SL1,SL2…が配され、列方向に並ぶメモリセルMCに共通の信号線を構成している。
【0043】
行方向(図面横方向)には、複数のビット線BL11,BL12,BL21,BL22,BL31,BL32…が配されており、行方向に並ぶメモリセルMCに共通の信号線を構成している。
【0044】
図4及び図5は、図3の回路構成を実現する具体的な素子構造を示す平面図及び概略断面図である。図5(a)は図4のA−A′線断面図であり、図5(b)は図4のB−B′線断面図である。
【0045】
シリコン基板30には、素子領域を画定する素子分離膜32が形成されている。シリコン基板30の素子領域には、ゲート電極34及びソース/ドレイン領域36,38を有するセル選択トランジスタが形成されている。
【0046】
ゲート電極34は、図4に示すように、列方向(図面縦方向)に隣接するセル選択トランジスタのゲート電極34を共通接続するワード線WLとしても機能する。
【0047】
セル選択トランジスタが形成されたシリコン基板10上には、ソース/ドレイン領域36に電気的に接続されたコンタクトプラグ44が埋め込まれた層間絶縁膜40が形成されている。
【0048】
コンタクトプラグ44が埋め込まれた層間絶縁膜40上には、コンタクトプラグ44を介してソース/ドレイン領域36に電気的に接続されたソース線46が形成されている。
【0049】
ソース線42が形成された層間絶縁膜40上には、層間絶縁膜48が形成されている。層間絶縁膜48上には、行方向(図面横方向)に延在するビット線50が形成されている。ビット線50が形成された層間絶縁膜48上には、ビット線50に電気的に接続されたコンタクトプラグ56が埋め込まれた層間絶縁膜52が形成されている。
【0050】
コンタクトプラグ56が埋め込まれた層間絶縁膜52上には、コンタクトプラグ56を介してビット線50に電気的に接続された下部電極58と、下部電極58上に形成された抵抗記憶材料層60と、抵抗記憶材料層60上に形成された上部電極62とを有する抵抗記憶素子64が形成されている。
【0051】
抵抗記憶素子64が形成された層間絶縁膜52上には、抵抗記憶素子64の上部電極62に電気的に接続されたコンタクトプラグ74が埋め込まれた層間絶縁膜66が形成されている。層間絶縁膜66,52,48,40には、ソース/ドレイン領域38に電気的に接続されたコンタクトプラグ72が埋め込まれている。
【0052】
コンタクトプラグ72,74が埋め込まれた層間絶縁膜66上には、コンタクトプラグ72,74を電気的に接続する下部電極層76が形成されている。下部電極層72上には、磁気抵抗効果素子90が形成されている。磁気抵抗効果素子90は、図6に示すように、下部電極層76上に形成された下地層78と、下地層78上に形成された反強磁性層80と、反強磁性層80上に形成され、強磁性層82c/非磁性層82b/強磁性層82aの積層フェリ構造よりなる固定磁化層82と、固定磁化層82上に形成されたバリア層84と、バリア層84上に形成された自由磁化層86と、自由磁化層86上に形成されたキャップ層88とにより構成されている。
【0053】
下部電極層76及び磁気抵抗効果素子90が形成された層間絶縁膜66上には、磁気抵抗効果素子90に電気的に接続されたコンタクトプラグ96が埋め込まれた層間絶縁膜92が形成されている。
【0054】
層間絶縁膜92上には、コンタクトプラグ96を介して磁気抵抗効果素子90に電気的に接続され、行方向(図面横方向)に延在するビット線98が形成されている。
【0055】
こうして、図3に示す回路構成を有する半導体記憶装置が構成されている。
【0056】
次に、本実施形態による半導体記憶装置の製造方法について図7乃至図12を用いて説明する。なお、図7乃至図9は図4のA−A′線断面における工程断面図、図10乃至図12は図4のB−B′線断面における工程断面図である。
【0057】
まず、シリコン基板30内に、例えばSTI(Shallow Trench Isolation)法により、素子領域を画定する素子分離膜32を形成する。
【0058】
次いで、シリコン基板30の素子領域上に、通常のMOSトランジスタの製造方法と同様にして、ゲート電極34及びソース/ドレイン領域36,38を有するセル選択トランジスタを形成する(図7(a)、図10(a))。
【0059】
次いで、セル選択トランジスタが形成されたシリコン基板30上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜40を形成する。
【0060】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜40に、ソース/ドレイン領域36に達するコンタクトホール42を形成する。
【0061】
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール42内に、ソース/ドレイン領域36に電気的に接続されたコンタクトプラグ44を形成する。
【0062】
次いで、コンタクトプラグ44が埋め込まれた層間絶縁膜40上に、コンタクトプラグ44を介してソース/ドレイン領域36に電気的に接続されたソース線46を形成する(図7(b)、図10(b))。
【0063】
次いで、ソース線46が形成された層間絶縁膜40上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜48を形成する。
【0064】
次いで、層間絶縁膜48上に、ビット線50を形成する(図7(c)、図10(c))。
【0065】
次いで、ビット線50が形成された層間絶縁膜48上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜52を形成する。
【0066】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜52に、ビット線50に達するコンタクトホール54を形成する。
【0067】
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール54内に、ビット線50に電気的に接続されたコンタクトプラグ56を形成する(図8(a)、図11(a))。
【0068】
次いで、コンタクトプラグ56が埋め込まれた層間絶縁膜52上に、例えばプラチナよりなる下部電極58と、例えばPr1−xCaxMnO3よりなる抵抗記憶材料層60と、例えばプラチナよりなる上部電極62とを有する抵抗記憶素子64を形成する(図11(b))。下部電極58及び上部電極62を構成するプラチナは、例えばスパッタ法により形成することができる。また、Pr1−xCaxMnO3よりなる抵抗記憶材料層60は、レーザアブレーション法、ゾルゲル法、スパッタ法、MOCVD法等により形成することができる。
【0069】
下部電極58及び上部電極62は、プラチナのほか、例えばIr、W、Ni、Au、Cu、Ag、Pd、Zn、Cr、Al、Mn、Ta、Si、TaN、TiN、Ru、ITO、NiO、IrO、SrRuO、CoSi2、WSi2、NiSi、MoSi2、TiSi2、Al−Si、Al−Cu、Al−Si−Cu等により形成することができる。また、抵抗記憶材料層60は、Pr1−xCaxMnO3のほか、TiOx、NiOx、YOx、CeOx、MgOx、ZnOx、ZrOx、HfOx、WOx、NbOx、TaOx、CrOx、MnOx、AlOx、VOx、SiOx等や、La1−xCaxMnO3、SrTiO3、YBa2Cu3Oy、LaNiO等の複数の金属や半導体原子を含む酸化物材料により形成することができる。
【0070】
次いで、抵抗記憶素子64が形成された層間絶縁膜52上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜66を形成する。
【0071】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜66に、ソース/ドレイン領域38に達するコンタクトホール68及び抵抗記憶素子64の上部電極62に達するコンタクトホール70を形成する。
【0072】
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール68,70内に、ソース/ドレイン領域38に電気的に接続されたコンタクトプラグ72と、抵抗記憶素子64の上部電極62に電気的に接続されたコンタクトプラグ74とをそれぞれ形成する(図8(b)、図11(c))。
【0073】
次いで、コンタクトプラグ72,74が埋め込まれた層間絶縁膜66上に、例えばTaよりなり、プラグ72とプラグ74とをソース/ドレイン領域38に電気的に接続する下部電極層76と、下部電極層76上に形成された磁気抵抗効果素子90とを形成する(図9(a)、図12(a))。
【0074】
磁気抵抗効果素子90は、例えば図6に示すように、下部電極層76上に形成されたNiFeよりなる下地層78と、下地層78上に形成されたIrMnよりなる反強磁性層80と、反強磁性層80上に形成され、CoFeよりなる強磁性層82aと、Ruよりなる非磁性層82bと、CoFeBよりなる強磁性層82cとからなる積層フェリ構造の固定磁化層82と、固定磁化層82上に形成されたMgOよりなるバリア層84と、バリア層84上に形成されたCoFeBよりなる自由磁化層86と、自由磁化層86上に形成されたTaよりなるキャップ層(上部電極層)88とにより構成する。
【0075】
次いで、下部電極層76及び磁気抵抗効果素子90が形成された層間絶縁膜66上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜92を形成する。
【0076】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜92に、磁気抵抗効果素子90に達するコンタクトホール94を形成する。
【0077】
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール94内に、磁気抵抗効果素子90に電気的に接続されたコンタクトプラグ96を形成する。
【0078】
次いで、コンタクトプラグ96が埋め込まれた層間絶縁膜92上に、コンタクトプラグ96を介して磁気抵抗効果素子90に電気的に接続されたビット線98を形成する。
(図9(b)、図12(b))。
【0079】
この後、必要に応じて更に上層の配線層を形成し、本実施形態による半導体記憶装置を完成する。
【0080】
このように、本実施形態によれば、1つのメモリセルを磁気抵抗効果素子と抵抗記憶素子とにより構成し、磁気抵抗効果素子をワークメモリとして用い、抵抗記憶素子をストレージメモリとして用いるので、高速且つ不揮発性を有するワークメモリを構成することができる。また、抵抗記憶素子から磁気抵抗効果素子への情報の転送は、抵抗記憶素子と磁気抵抗効果素子との直列接続体に所定の駆動電圧を印加するだけで実行できるため、磁気抵抗効果素子を所望の状態へ高速でイニシャライズすることができる。
【0081】
また、抵抗記憶素子と磁気抵抗効果素子とは垂直方向に積層することができる。これにより、単位メモリセルに必要とされる床面積を大幅に狭くすることができ、半導体記憶装置の集積度を向上することができる。
【0082】
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
【0083】
例えば、上記実施形態では、抵抗記憶素子64と磁気抵抗効果素子90とをシリコン基板10上に積層して配置したが、これら素子は必ずしも積層する必要はない。本発明の半導体記憶装置は、図3に示す回路構成を基本とするものであり、各素子の配置は図5に記載の構造に限定されるものではない。例えば、図5において、下部電極層76上に抵抗記憶素子64及び磁気抵抗効果素子90を形成し、層間絶縁膜92上にビット線50,98を形成することも可能である。
【0084】
また、上記実施形態では、スピン注入により磁気抵抗効果素子90の記憶情報をリセットしたが、磁気抵抗効果素子90に所定方向の磁界を印加して自由磁化層を磁化反転することにより記憶情報をリセットしてもよい。この場合、総ての又は特定ブロックの磁気抵抗効果素子を一括してリセットすることも可能である。
【0085】
また、上記実施形態では、磁気抵抗効果素子として、2つの強磁性層間にトンネル絶縁膜を挟んで構成されるTMR型のスピン注入磁化反転素子を適用した場合について示したが、2つの強磁性層間にCu,Ag,Au,Ru等の非磁性金属中間層を挟んで構成されるGMR型のスピン注入磁化反転素子においても同様に適用することができる。
【0086】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【0087】
(付記1) 一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、
前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続されている
ことを特徴とする半導体記憶装置。
【0088】
(付記2) 請求項1記載の半導体記憶装置において、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する情報初期化手段を更に有する
ことを特徴とする半導体記憶装置。
【0089】
(付記3) 請求項1又は2記載の半導体記憶装置において、
前記磁気抵抗効果素子は、スピンの注入により前記自由磁化層の磁化反転を行うスピン注入磁化反転型の素子である
ことを特徴とする半導体記憶装置。
【0090】
(付記4) 請求項1乃至3のいずれか1項に記載の半導体記憶装置において、
前記抵抗記憶素子の前記一対の電極のうちの前記一方と前記磁気抵抗効果素子の前記一対の電極のうちの前記一方との接続部分に接続されたセル選択トランジスタを更に有する
ことを特徴とする半導体記憶装置。
【0091】
(付記5) 一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続された半導体記憶装置の駆動方法であって、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する
ことを特徴とする半導体記憶装置の駆動方法。
【0092】
(付記6) 請求項5記載の半導体記憶装置の駆動方法において、
前記抵抗記憶素子の前記一対の電極のうちの前記他方と前記磁気抵抗効果素子の前記一対の電極のうちの前記他方との間に印加する前記電圧は、前記抵抗記憶素子が前記低抵抗状態のときには前記自由磁化層が磁化反転する磁化反転電流密度以上の電流が流れ、前記抵抗記憶素子が前記高抵抗状態のときには前記磁化反転電流密度より小さい電流が流れる値に設定する
ことを特徴とする半導体記憶装置の駆動方法。
【0093】
(付記7) 請求項5又は6記載の半導体装置の駆動方法において、
前記抵抗記憶素子に記録された前記情報を前記磁気抵抗効果素子に転写する前に、前記磁気抵抗効果素子に記録されている情報をリセットする
ことを特徴とする半導体記憶装置の駆動方法。
【図面の簡単な説明】
【0094】
【図1】本発明の一実施形態による半導体記憶装置の基本構造を示す回路図である。
【図2】本発明の一実施形態による半導体記憶装置の基本構造を示す概略断面図である。
【図3】本発明の一実施形態による半導体記憶装置の構造を示す回路図である。
【図4】本発明の一実施形態による半導体記憶装置の構造を示す平面図である。
【図5】本発明の一実施形態による半導体記憶装置の構造を示す概略断面図である。
【図6】本発明の一実施形態による半導体記憶装置における磁気抵抗効果素子の構造を示す概略断面図である。
【図7】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その1)である。
【図8】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その2)である。
【図9】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その3)である。
【図10】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その4)である。
【図11】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その5)である。
【図12】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その6)である。
【符号の説明】
【0095】
10,14,26…電極
12…抵抗記憶材料層
16…抵抗記憶素子
18…反強磁性層
20…固定磁化層
22…バリア層
24…自由磁化層
28…磁気抵抗効果素子
30…シリコン基板
32…素子分離膜
34…ゲート電極
36,38…ソース/ドレイン領域
40,48,52,66,92…層間絶縁膜
42,54,68,70,94…コンタクトホール
44,56,72,74,96…コンタクトプラグ
46…ソース線
50,98…ビット線
58…下部電極
60…抵抗記憶材料層
62…上部電極
64…抵抗記憶素子
76…下部電極層
78…下地層
80…反強磁性層
82…固定磁化層
82a,82c…強磁性層
82b…非磁性層
84…バリア層
86…自由磁化層
88…キャップ層
90…磁気抵抗効果素子
【技術分野】
【0001】
本発明は、半導体記憶装置及びその駆動方法に係り、特に不揮発性のメモリ素子を備えた半導体記憶装置及びその駆動方法に関する。
【背景技術】
【0002】
近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ(以下、MRAM:Magnetic Random Access Memoryという)が注目されている。MRAMは、2つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化(すなわち電流或いは電圧の変化)を検知することによって記憶情報の読み出しを行うものである。
【0003】
MRAMを構成する磁気抵抗効果素子としては、GMR(Giant Magnetoresistive)素子やTMR(Tunneling Magnetoresistive)素子が検討されている。なかでも、大きな抵抗変化が得られるTMR素子が、MRAMに用いる磁気抵抗効果素子として注目されている。
【0004】
TMR素子は、2つの強磁性層がトンネル絶縁膜を介して積層されたものであり、2つの強磁性層の磁化方向の関係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現象を利用したものである。すなわち、TMR素子は、2つの強磁性層の磁化方向が平行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この2つの状態をデータ“0”及びデータ“1”に関連づけることにより、記憶素子として用いることができる。
【0005】
また、近年、新たなメモリ素子として、RRAM(Resistance Random Access Memory)と呼ばれる不揮発性半導体記憶装置が注目されている。RRAMは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“0”と“1”とに対応づけることにより、メモリ素子として利用するものである。RRAMは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
【特許文献1】特開平11−317071号公報
【特許文献2】特開2002−359412号公報
【特許文献3】特開2004−158766号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
上記MRAMやRRAMは不揮発性の半導体記憶装置であり、電源を切断した後も記憶情報を保持することができる。一方、MRAMやRRAMをワークメモリとして使用する場合、内容を書き換えた後にその内容を初期状態にイニシャライズするためには、読み出し専用メモリ(ROM)やハードディスク装置等のストレージメモリから情報を読み出し、再度書き込む必要がある。しかしながら、このような初期化方法は、セル毎又は特定のブロックごとに行わなければならず、高速での初期化が困難であった。
【0007】
本発明の目的は、高速・不揮発性を有するワークメモリであるとともに、所望の状態への高速のイニシャライズが可能な半導体記憶装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【0008】
本発明の一観点によれば、一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続されていることを特徴とする半導体記憶装置が提供される。
【0009】
また、本発明の他の観点によれば、一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続された半導体記憶装置の駆動方法であって、前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写することを特徴とする半導体記憶装置の駆動方法が提供される。
【発明の効果】
【0010】
本発明によれば、磁気抵抗効果素子と抵抗記憶素子とを直列接続して1つのメモリセルを構成し、磁気抵抗効果素子をワークメモリとして用い、抵抗記憶素子をストレージメモリとして用いるので、高速且つ不揮発性を有するワークメモリを構成することができる。また、抵抗記憶素子から磁気抵抗効果素子への情報の転送は、抵抗記憶素子と磁気抵抗効果素子との直列接続体に所定の駆動電圧を印加するだけで実行できるため、磁気抵抗効果素子を所望の状態へ高速でイニシャライズすることができる。
【発明を実施するための最良の形態】
【0011】
本発明の一実施形態による半導体記憶装置及びその製造方法を図1乃至図12を用いて説明する。
【0012】
図1は本実施形態による半導体記憶装置の基本構造を示す回路図、図2は本実施形態による半導体記憶装置の基本構造を示す概略断面図、図3は本実施形態による半導体記憶装置の構造を示す回路図、図4は本実施形態による半導体記憶装置の構造を示す平面図、図5は本実施形態による半導体記憶装置の構造を示す概略断面図、図6は本実施形態による半導体記憶装置における磁気抵抗効果素子の構造を示す概略断面図、図7乃至図12は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【0013】
はじめに、本実施形態による半導体記憶装置の基本構造について図1及び図2を用いて説明する。
【0014】
本実施形態による半導体記憶装置は、図1に示すように、抵抗記憶素子RRと磁気抵抗効果素子RMとの直列接続体により単位セルが構成されたものである。抵抗記憶素子RRは、RRAMの単位記憶素子として用いられる可変抵抗素子であり、電流又は電圧の印加により抵抗値が変化する絶縁性の抵抗記憶材料と、これを挟持する一対の電極とにより構成される。磁気抵抗効果素子RMは、MRAMの単位記憶素子として用いられる可変抵抗素子であり、例えば、磁化の向きが固定された固定磁化層と、磁化の向きが変化する自由磁化層と、これらの間に挟持されたバリア層とにより構成されるスピン注入型のTMR素子である。
【0015】
抵抗記憶素子RRと磁気抵抗効果素子RMとは、一方の端子が互いに接続されており、この接続端子V2には駆動電圧を印加できるようになっている。磁気抵抗効果素子RMの他方の端子V1及び抵抗記憶素子RRの他方の端子V0には、それぞれ所定の駆動電圧を印加できるようになっている。
【0016】
図1に示す回路構成は、例えば図2に示す素子構造により実現することができる。
【0017】
電極10上には、抵抗記憶材料よりなる抵抗記憶層12が形成されている。抵抗記憶層12上には、電極14が形成されている。電極14上には、反強磁性層18が形成されている。反強磁性層18上には、固定磁化層20が形成されている。固定磁化層20上には、バリア層22が形成されている。バリア層22上には、自由磁化層24が形成されている。自由磁化層24上には、電極26が形成されている。こうして、電極10、抵抗記憶層12及び電極14よりなる抵抗記憶素子16と、電極14、反強磁性層18、固定磁化層20、バリア層22、自由磁化層24及び電極26よりなる磁気抵抗効果素子28とを有し、抵抗記憶素子16と磁気抵抗効果素子28とが電極14により直列接続された単位素子構造が形成されている。
【0018】
抵抗記憶素子RR及び磁気抵抗効果素子RMの素子パラメータは、端子V0と端子V1との間に抵抗記憶素子RRのセット電圧及びリセット電圧の何れよりも低い電圧を印加したときに、抵抗記憶素子RRが低抵抗状態の場合にのみ磁気抵抗効果素子RMの磁気反転電流密度以上の電流密度の書き込み電流を流すことができるように、適宜設定する。
【0019】
例えば、抵抗記憶素子RRは、高抵抗状態のときの抵抗値が400kΩ、低抵抗状態のときの抵抗値が40kΩ、セット電圧及びリセット電圧が4Vより大きくなるように、素子を設計する。また、磁気抵抗効果素子RMは、素子面積が0.1×0.1μm2、高抵抗状態のときの抵抗値が40kΩ、低抵抗状態のときの抵抗値が高抵抗状態のときの1/3(13.3kΩ)、磁化反転電流密度が5×105A/cm2(磁化反転電流Ic=0.05mA)、読み出し電流(Ic/5)が0.01mA、パルス電流による耐圧が2Vとなるように、素子を設計する。これらパラメータは、抵抗記憶素子及び磁気抵抗効果素子における一般的な範囲内であり、本発明の半導体記憶装置を構成するうえで特別な材料や構造を採用する必要はない。
【0020】
次に、本実施形態による半導体記憶装置の駆動方法について図1を用いて説明する。
【0021】
本実施形態による半導体記憶装置において、磁気抵抗効果素子RMは、ワークメモリとして使用する記憶素子である。抵抗記憶素子RRは、ワークメモリを初期化するための所定の情報を記憶するストレージメモリとして使用する記憶素子である。抵抗記憶素子RRに記憶された情報は、必要に応じて磁気抵抗効果素子RMに書き出され、磁気抵抗効果素子RMを初期化するために用いられる。
【0022】
まず、抵抗記憶素子RRに、イニシャル情報の書き込みを行う。抵抗記憶素子RRへの書き込みは、端子V0と端子V2との間に所定の書き込み電圧を印加することにより行う。抵抗記憶素子RRへの書き込みには、高抵抗状態を書き込むリセットと、低抵抗状態を書き込むセットとがある。通常は、低抵抗状態の書き込みに必要なセット電圧の方が、高抵抗状態の書き込みに必要なリセット電圧よりも高い。ここでは、抵抗記憶素子RRのセット電圧及びリセット電圧の何れもが、4Vより高い電圧であるものとする。また、抵抗記憶素子RRの高抵抗状態の抵抗値が400kΩ、低抵抗状態の抵抗値が40kΩであるものとする。
【0023】
なお、抵抗記憶素子RRへのイニシャル情報の書き込みは、必要に応じて行えばよく、必ずしも毎回行う必要はない。
【0024】
次に、磁気抵抗効果素子RMの記録情報をリセットする。磁気抵抗効果素子RMの記録情報のリセットは、磁気抵抗効果素子RMに所定の書き込み電流を流すことにより行う。ここでは、磁気抵抗効果素子RMの磁化反転に必要な書き込み電流の電流密度(磁化反転電流密度)Jcが5×105A/cm2以上であるものとする。また、磁気抵抗効果素子RMの素子面積は0.1×0.1μm2であり、初期状態における素子抵抗が13.3kΩ(低抵抗状態)であるものとする。
【0025】
端子V1に例えば0Vを印加し、端子V2に例えば0.7Vの電圧を印加すると、磁気抵抗効果素子RMには端子V2から端子V1方向へ、電流密度が約5.3×105A/cm2の書き込み電流I1が流れる。これにより、磁気抵抗効果素子RMでは固定磁化層に対する磁化方向が反平行となるように自由磁化層の磁化反転が生じ、低抵抗状態から高抵抗状態へと抵抗状態が変化する。これにより、磁気抵抗効果素子RMの素子抵抗は40kΩに増加し、磁気抵抗効果素子RMの高抵抗状態へのリセットが完了する。
【0026】
次いで、抵抗記憶素子RRに記録されている情報を、磁気抵抗効果素子RMに転写する。磁気抵抗効果素子RMへの情報の転写は、端子V0と端子V1との間に所定の駆動電圧を印加することにより行う。ここでは、端子V0と端子V1との間に、抵抗記憶素子RRのセット電圧及びリセット電圧の何れよりも低い電圧であって、抵抗記憶素子RRが低抵抗状態の場合にのみ磁気反転電流密度(5×105A/cm2)以上の電流密度の書き込み電流が流れるような電圧、例えば4Vを印加する。すなわち、端子V0へは例えば0Vを印加し、端子V1へは例えば4Vを印加する。
【0027】
このとき、抵抗記憶素子RRが低抵抗状態(40kΩ)の場合には、磁気抵抗効果素子RMには約2Vの電圧が印加され、磁化反転電流密度以上の電流密度(5×105A/cm2)を有する書き込み電流I2が端子V1から端子V0方向に流れる。これにより、磁気抵抗効果素子RMでは固定磁化層に対する磁化方向が平行となるように自由磁化層の磁化反転が生じ、高抵抗状態から低抵抗状態へと抵抗状態が変化する。
【0028】
一方、抵抗記憶素子RRが高抵抗状態(400kΩ)の場合には、磁気抵抗効果素子RMに印加される電圧は約0.4Vであり、磁気抵抗効果素子RMに流れる電流の電流密度は磁化反転電流密度よりも低い1×105A/cm2程度となる。これにより、磁気抵抗効果素子RMでは自由磁化層の磁化反転は生じず、磁気抵抗効果素子RMは高抵抗状態のまま維持される。
【0029】
こうして、抵抗記憶素子RRに記録されている情報が何れの抵抗状態の場合にも、その情報を磁気抵抗効果素子RMにそのまま転写することができる。
【0030】
この後、抵抗記憶素子RRに記録されていた情報を転写した磁気抵抗効果素子RMは、ワークメモリとして用いる。
【0031】
磁気抵抗効果素子RMからの情報の読み出しは、端子V1と端子V2との間に所定の読み出し電流を流し、端子V1と端子V2との間の電位差を検出することにより行う。端子V1と端子V2との間に流す読み出し電流値を例えば0.01mAとすると、磁気抵抗効果素子RMが低抵抗状態(13.3kΩ)のとき、端子V1と端子V2との間には0.133Vの読み出し電圧が出力される。また、磁気抵抗効果素子RMが高抵抗状態(40kΩ)のとき、端子V1と端子V2との間には0.4Vの読み出し電圧が出力される。したがって、磁気抵抗効果素子RMが低抵抗状態の場合と高抵抗状態の場合とで、約0.266V程度の十分な読み出し電圧マージンを確保することができる。
【0032】
磁気抵抗効果素子RMに記録された情報の書き換えは、端子V1と端子V2との間に所定の駆動電圧を印加して磁化反転電流密度以上の電流密度の書き込み電流を流すことにより行う。
【0033】
そして、ワークメモリの初期化が必要な場合には、上記と同様の手順により、磁気抵抗効果素子RMの情報のリセットと抵抗記憶素子RRからの情報の転写とを改めて行う。
【0034】
なお、上記手順では磁気抵抗効果素子RMの記録情報を高抵抗状態にリセットしたが、低抵抗状態にリセットすることもできる。
【0035】
磁気抵抗効果素子RMを低抵抗状態にリセットする場合、端子V2に例えば0Vを印加し、端子V1に例えば2Vの電圧を印加する。これにより、磁気抵抗効果素子RMには端子V1から端子V2方向へ、電流密度が約5×105A/cm2の書き込み電流が流れる。これにより、磁気抵抗効果素子RMでは固定磁化層に対する磁化方向が平行となるように自由磁化層の磁化反転が生じ、高抵抗状態から低抵抗状態へと抵抗状態が変化する。これにより、磁気抵抗効果素子RMの素子抵抗は13.3kΩに減少し、磁気抵抗効果素子RMの低抵抗状態へのリセットが完了する。
【0036】
磁気抵抗効果素子RMへの情報の転写は、端子V0と端子V1との間に所定の駆動電圧を印加することにより行う。ここでは、端子V0と端子V1との間に、抵抗記憶素子RRのセット電圧及びリセット電圧の何れよりも低い電圧であって、抵抗記憶素子RRが低抵抗状態の場合にのみ磁化反転電流密度(5×105A/cm2)以上の電流密度の書き込み電流が流れるような電圧、例えば2.7Vを印加する。すなわち、端子V0へは例えば2.7Vを印加し、端子V1へは例えば0Vを印加する。
【0037】
このとき、抵抗記憶素子RRが低抵抗状態(40kΩ)の場合には、磁気抵抗効果素子RMには約0.7Vの電圧が印加され、磁化反転電流密度以上の電流密度(5×105A/cm2)を有する書き込み電流が端子V0から端子V1方向に流れる。これにより、磁気抵抗効果素子RMでは固定磁化層に対する磁化方向が反平行になるように自由磁化層の磁化反転が生じ、低抵抗状態から高抵抗状態へと抵抗状態が変化する。
【0038】
一方、抵抗記憶素子RRが高抵抗状態(400kΩ)の場合には、磁気抵抗効果素子RMに印加される電圧は約0.1Vであり、磁気抵抗効果素子RMに流れる電流の電流密度は磁化反転電流密度よりも低い約0.6×105A/cm2程度となる。これにより、磁気抵抗効果素子RMでは自由磁化層の磁化反転は生じず、磁気抵抗効果素子RMは低抵抗状態のまま維持される。
【0039】
この場合、抵抗記憶素子RRの抵抗状態と磁気抵抗効果素子RMに転写した抵抗状態とは逆になるが、情報“0”,“1”と抵抗記憶素子RR及び磁気抵抗効果素子RMの抵抗状態との対応関係を予め定義しておけば、使用上問題はない。
【0040】
次に、本実施形態による半導体記憶装置の具体的な構造について図3乃至図6を用いて説明する。
【0041】
図3は、図1の単位素子構造を用いて構成したメモリセルアレイの一例を示す回路図である。図3に示すように、1つのメモリセルMCは、1つのセル選択トランジスタTrと、抵抗記憶素子RRと、磁気抵抗効果素子RMとを有している。セル選択トランジスタTrのソース端子はソース線SL(SL1)に接続され、ゲート端子はワード線WL(WL1)に接続されている。抵抗記憶素子RR及び磁気抵抗効果素子RMの一端は、セル選択トランジスタTrのドレイン端子にそれぞれ接続されている。抵抗記憶素子RR及び磁気抵抗効果素子RMの他端は、それぞれ別々のビット線BL(BL11,BL12)に接続されている。そして、このようなメモリセルMCが、列方向(図面縦方向)及び行方向(図面横方向)に隣接して形成されている。
【0042】
列方向には、複数のワード線WL1,WL2,WL3…が配されており、列方向に並ぶメモリセルMCに共通の信号線を構成している。また、列方向には、ソース線SL1,SL2…が配され、列方向に並ぶメモリセルMCに共通の信号線を構成している。
【0043】
行方向(図面横方向)には、複数のビット線BL11,BL12,BL21,BL22,BL31,BL32…が配されており、行方向に並ぶメモリセルMCに共通の信号線を構成している。
【0044】
図4及び図5は、図3の回路構成を実現する具体的な素子構造を示す平面図及び概略断面図である。図5(a)は図4のA−A′線断面図であり、図5(b)は図4のB−B′線断面図である。
【0045】
シリコン基板30には、素子領域を画定する素子分離膜32が形成されている。シリコン基板30の素子領域には、ゲート電極34及びソース/ドレイン領域36,38を有するセル選択トランジスタが形成されている。
【0046】
ゲート電極34は、図4に示すように、列方向(図面縦方向)に隣接するセル選択トランジスタのゲート電極34を共通接続するワード線WLとしても機能する。
【0047】
セル選択トランジスタが形成されたシリコン基板10上には、ソース/ドレイン領域36に電気的に接続されたコンタクトプラグ44が埋め込まれた層間絶縁膜40が形成されている。
【0048】
コンタクトプラグ44が埋め込まれた層間絶縁膜40上には、コンタクトプラグ44を介してソース/ドレイン領域36に電気的に接続されたソース線46が形成されている。
【0049】
ソース線42が形成された層間絶縁膜40上には、層間絶縁膜48が形成されている。層間絶縁膜48上には、行方向(図面横方向)に延在するビット線50が形成されている。ビット線50が形成された層間絶縁膜48上には、ビット線50に電気的に接続されたコンタクトプラグ56が埋め込まれた層間絶縁膜52が形成されている。
【0050】
コンタクトプラグ56が埋め込まれた層間絶縁膜52上には、コンタクトプラグ56を介してビット線50に電気的に接続された下部電極58と、下部電極58上に形成された抵抗記憶材料層60と、抵抗記憶材料層60上に形成された上部電極62とを有する抵抗記憶素子64が形成されている。
【0051】
抵抗記憶素子64が形成された層間絶縁膜52上には、抵抗記憶素子64の上部電極62に電気的に接続されたコンタクトプラグ74が埋め込まれた層間絶縁膜66が形成されている。層間絶縁膜66,52,48,40には、ソース/ドレイン領域38に電気的に接続されたコンタクトプラグ72が埋め込まれている。
【0052】
コンタクトプラグ72,74が埋め込まれた層間絶縁膜66上には、コンタクトプラグ72,74を電気的に接続する下部電極層76が形成されている。下部電極層72上には、磁気抵抗効果素子90が形成されている。磁気抵抗効果素子90は、図6に示すように、下部電極層76上に形成された下地層78と、下地層78上に形成された反強磁性層80と、反強磁性層80上に形成され、強磁性層82c/非磁性層82b/強磁性層82aの積層フェリ構造よりなる固定磁化層82と、固定磁化層82上に形成されたバリア層84と、バリア層84上に形成された自由磁化層86と、自由磁化層86上に形成されたキャップ層88とにより構成されている。
【0053】
下部電極層76及び磁気抵抗効果素子90が形成された層間絶縁膜66上には、磁気抵抗効果素子90に電気的に接続されたコンタクトプラグ96が埋め込まれた層間絶縁膜92が形成されている。
【0054】
層間絶縁膜92上には、コンタクトプラグ96を介して磁気抵抗効果素子90に電気的に接続され、行方向(図面横方向)に延在するビット線98が形成されている。
【0055】
こうして、図3に示す回路構成を有する半導体記憶装置が構成されている。
【0056】
次に、本実施形態による半導体記憶装置の製造方法について図7乃至図12を用いて説明する。なお、図7乃至図9は図4のA−A′線断面における工程断面図、図10乃至図12は図4のB−B′線断面における工程断面図である。
【0057】
まず、シリコン基板30内に、例えばSTI(Shallow Trench Isolation)法により、素子領域を画定する素子分離膜32を形成する。
【0058】
次いで、シリコン基板30の素子領域上に、通常のMOSトランジスタの製造方法と同様にして、ゲート電極34及びソース/ドレイン領域36,38を有するセル選択トランジスタを形成する(図7(a)、図10(a))。
【0059】
次いで、セル選択トランジスタが形成されたシリコン基板30上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜40を形成する。
【0060】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜40に、ソース/ドレイン領域36に達するコンタクトホール42を形成する。
【0061】
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール42内に、ソース/ドレイン領域36に電気的に接続されたコンタクトプラグ44を形成する。
【0062】
次いで、コンタクトプラグ44が埋め込まれた層間絶縁膜40上に、コンタクトプラグ44を介してソース/ドレイン領域36に電気的に接続されたソース線46を形成する(図7(b)、図10(b))。
【0063】
次いで、ソース線46が形成された層間絶縁膜40上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜48を形成する。
【0064】
次いで、層間絶縁膜48上に、ビット線50を形成する(図7(c)、図10(c))。
【0065】
次いで、ビット線50が形成された層間絶縁膜48上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜52を形成する。
【0066】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜52に、ビット線50に達するコンタクトホール54を形成する。
【0067】
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール54内に、ビット線50に電気的に接続されたコンタクトプラグ56を形成する(図8(a)、図11(a))。
【0068】
次いで、コンタクトプラグ56が埋め込まれた層間絶縁膜52上に、例えばプラチナよりなる下部電極58と、例えばPr1−xCaxMnO3よりなる抵抗記憶材料層60と、例えばプラチナよりなる上部電極62とを有する抵抗記憶素子64を形成する(図11(b))。下部電極58及び上部電極62を構成するプラチナは、例えばスパッタ法により形成することができる。また、Pr1−xCaxMnO3よりなる抵抗記憶材料層60は、レーザアブレーション法、ゾルゲル法、スパッタ法、MOCVD法等により形成することができる。
【0069】
下部電極58及び上部電極62は、プラチナのほか、例えばIr、W、Ni、Au、Cu、Ag、Pd、Zn、Cr、Al、Mn、Ta、Si、TaN、TiN、Ru、ITO、NiO、IrO、SrRuO、CoSi2、WSi2、NiSi、MoSi2、TiSi2、Al−Si、Al−Cu、Al−Si−Cu等により形成することができる。また、抵抗記憶材料層60は、Pr1−xCaxMnO3のほか、TiOx、NiOx、YOx、CeOx、MgOx、ZnOx、ZrOx、HfOx、WOx、NbOx、TaOx、CrOx、MnOx、AlOx、VOx、SiOx等や、La1−xCaxMnO3、SrTiO3、YBa2Cu3Oy、LaNiO等の複数の金属や半導体原子を含む酸化物材料により形成することができる。
【0070】
次いで、抵抗記憶素子64が形成された層間絶縁膜52上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜66を形成する。
【0071】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜66に、ソース/ドレイン領域38に達するコンタクトホール68及び抵抗記憶素子64の上部電極62に達するコンタクトホール70を形成する。
【0072】
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール68,70内に、ソース/ドレイン領域38に電気的に接続されたコンタクトプラグ72と、抵抗記憶素子64の上部電極62に電気的に接続されたコンタクトプラグ74とをそれぞれ形成する(図8(b)、図11(c))。
【0073】
次いで、コンタクトプラグ72,74が埋め込まれた層間絶縁膜66上に、例えばTaよりなり、プラグ72とプラグ74とをソース/ドレイン領域38に電気的に接続する下部電極層76と、下部電極層76上に形成された磁気抵抗効果素子90とを形成する(図9(a)、図12(a))。
【0074】
磁気抵抗効果素子90は、例えば図6に示すように、下部電極層76上に形成されたNiFeよりなる下地層78と、下地層78上に形成されたIrMnよりなる反強磁性層80と、反強磁性層80上に形成され、CoFeよりなる強磁性層82aと、Ruよりなる非磁性層82bと、CoFeBよりなる強磁性層82cとからなる積層フェリ構造の固定磁化層82と、固定磁化層82上に形成されたMgOよりなるバリア層84と、バリア層84上に形成されたCoFeBよりなる自由磁化層86と、自由磁化層86上に形成されたTaよりなるキャップ層(上部電極層)88とにより構成する。
【0075】
次いで、下部電極層76及び磁気抵抗効果素子90が形成された層間絶縁膜66上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜92を形成する。
【0076】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜92に、磁気抵抗効果素子90に達するコンタクトホール94を形成する。
【0077】
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール94内に、磁気抵抗効果素子90に電気的に接続されたコンタクトプラグ96を形成する。
【0078】
次いで、コンタクトプラグ96が埋め込まれた層間絶縁膜92上に、コンタクトプラグ96を介して磁気抵抗効果素子90に電気的に接続されたビット線98を形成する。
(図9(b)、図12(b))。
【0079】
この後、必要に応じて更に上層の配線層を形成し、本実施形態による半導体記憶装置を完成する。
【0080】
このように、本実施形態によれば、1つのメモリセルを磁気抵抗効果素子と抵抗記憶素子とにより構成し、磁気抵抗効果素子をワークメモリとして用い、抵抗記憶素子をストレージメモリとして用いるので、高速且つ不揮発性を有するワークメモリを構成することができる。また、抵抗記憶素子から磁気抵抗効果素子への情報の転送は、抵抗記憶素子と磁気抵抗効果素子との直列接続体に所定の駆動電圧を印加するだけで実行できるため、磁気抵抗効果素子を所望の状態へ高速でイニシャライズすることができる。
【0081】
また、抵抗記憶素子と磁気抵抗効果素子とは垂直方向に積層することができる。これにより、単位メモリセルに必要とされる床面積を大幅に狭くすることができ、半導体記憶装置の集積度を向上することができる。
【0082】
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
【0083】
例えば、上記実施形態では、抵抗記憶素子64と磁気抵抗効果素子90とをシリコン基板10上に積層して配置したが、これら素子は必ずしも積層する必要はない。本発明の半導体記憶装置は、図3に示す回路構成を基本とするものであり、各素子の配置は図5に記載の構造に限定されるものではない。例えば、図5において、下部電極層76上に抵抗記憶素子64及び磁気抵抗効果素子90を形成し、層間絶縁膜92上にビット線50,98を形成することも可能である。
【0084】
また、上記実施形態では、スピン注入により磁気抵抗効果素子90の記憶情報をリセットしたが、磁気抵抗効果素子90に所定方向の磁界を印加して自由磁化層を磁化反転することにより記憶情報をリセットしてもよい。この場合、総ての又は特定ブロックの磁気抵抗効果素子を一括してリセットすることも可能である。
【0085】
また、上記実施形態では、磁気抵抗効果素子として、2つの強磁性層間にトンネル絶縁膜を挟んで構成されるTMR型のスピン注入磁化反転素子を適用した場合について示したが、2つの強磁性層間にCu,Ag,Au,Ru等の非磁性金属中間層を挟んで構成されるGMR型のスピン注入磁化反転素子においても同様に適用することができる。
【0086】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【0087】
(付記1) 一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、
前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続されている
ことを特徴とする半導体記憶装置。
【0088】
(付記2) 請求項1記載の半導体記憶装置において、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する情報初期化手段を更に有する
ことを特徴とする半導体記憶装置。
【0089】
(付記3) 請求項1又は2記載の半導体記憶装置において、
前記磁気抵抗効果素子は、スピンの注入により前記自由磁化層の磁化反転を行うスピン注入磁化反転型の素子である
ことを特徴とする半導体記憶装置。
【0090】
(付記4) 請求項1乃至3のいずれか1項に記載の半導体記憶装置において、
前記抵抗記憶素子の前記一対の電極のうちの前記一方と前記磁気抵抗効果素子の前記一対の電極のうちの前記一方との接続部分に接続されたセル選択トランジスタを更に有する
ことを特徴とする半導体記憶装置。
【0091】
(付記5) 一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続された半導体記憶装置の駆動方法であって、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する
ことを特徴とする半導体記憶装置の駆動方法。
【0092】
(付記6) 請求項5記載の半導体記憶装置の駆動方法において、
前記抵抗記憶素子の前記一対の電極のうちの前記他方と前記磁気抵抗効果素子の前記一対の電極のうちの前記他方との間に印加する前記電圧は、前記抵抗記憶素子が前記低抵抗状態のときには前記自由磁化層が磁化反転する磁化反転電流密度以上の電流が流れ、前記抵抗記憶素子が前記高抵抗状態のときには前記磁化反転電流密度より小さい電流が流れる値に設定する
ことを特徴とする半導体記憶装置の駆動方法。
【0093】
(付記7) 請求項5又は6記載の半導体装置の駆動方法において、
前記抵抗記憶素子に記録された前記情報を前記磁気抵抗効果素子に転写する前に、前記磁気抵抗効果素子に記録されている情報をリセットする
ことを特徴とする半導体記憶装置の駆動方法。
【図面の簡単な説明】
【0094】
【図1】本発明の一実施形態による半導体記憶装置の基本構造を示す回路図である。
【図2】本発明の一実施形態による半導体記憶装置の基本構造を示す概略断面図である。
【図3】本発明の一実施形態による半導体記憶装置の構造を示す回路図である。
【図4】本発明の一実施形態による半導体記憶装置の構造を示す平面図である。
【図5】本発明の一実施形態による半導体記憶装置の構造を示す概略断面図である。
【図6】本発明の一実施形態による半導体記憶装置における磁気抵抗効果素子の構造を示す概略断面図である。
【図7】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その1)である。
【図8】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その2)である。
【図9】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その3)である。
【図10】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その4)である。
【図11】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その5)である。
【図12】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図(その6)である。
【符号の説明】
【0095】
10,14,26…電極
12…抵抗記憶材料層
16…抵抗記憶素子
18…反強磁性層
20…固定磁化層
22…バリア層
24…自由磁化層
28…磁気抵抗効果素子
30…シリコン基板
32…素子分離膜
34…ゲート電極
36,38…ソース/ドレイン領域
40,48,52,66,92…層間絶縁膜
42,54,68,70,94…コンタクトホール
44,56,72,74,96…コンタクトプラグ
46…ソース線
50,98…ビット線
58…下部電極
60…抵抗記憶材料層
62…上部電極
64…抵抗記憶素子
76…下部電極層
78…下地層
80…反強磁性層
82…固定磁化層
82a,82c…強磁性層
82b…非磁性層
84…バリア層
86…自由磁化層
88…キャップ層
90…磁気抵抗効果素子
【特許請求の範囲】
【請求項1】
一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、
前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続されている
ことを特徴とする半導体記憶装置。
【請求項2】
請求項1記載の半導体記憶装置において、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する情報初期化手段を更に有する
ことを特徴とする半導体記憶装置。
【請求項3】
一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続された半導体記憶装置の駆動方法であって、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する
ことを特徴とする半導体記憶装置の駆動方法。
【請求項4】
請求項3記載の半導体記憶装置の駆動方法において、
前記抵抗記憶素子の前記一対の電極のうちの前記他方と前記磁気抵抗効果素子の前記一対の電極のうちの前記他方との間に印加する前記電圧は、前記抵抗記憶素子が前記低抵抗状態のときには前記自由磁化層が磁化反転する磁化反転電流密度以上の電流が流れ、前記抵抗記憶素子が前記高抵抗状態のときには前記磁化反転電流密度より小さい電流が流れる値に設定する
ことを特徴とする半導体記憶装置の駆動方法。
【請求項5】
請求項3又は4記載の半導体装置の駆動方法において、
前記抵抗記憶素子に記録された前記情報を前記磁気抵抗効果素子に転写する前に、前記磁気抵抗効果素子に記録されている情報をリセットする
ことを特徴とする半導体記憶装置の駆動方法。
【請求項1】
一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、
前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続されている
ことを特徴とする半導体記憶装置。
【請求項2】
請求項1記載の半導体記憶装置において、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する情報初期化手段を更に有する
ことを特徴とする半導体記憶装置。
【請求項3】
一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続された半導体記憶装置の駆動方法であって、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する
ことを特徴とする半導体記憶装置の駆動方法。
【請求項4】
請求項3記載の半導体記憶装置の駆動方法において、
前記抵抗記憶素子の前記一対の電極のうちの前記他方と前記磁気抵抗効果素子の前記一対の電極のうちの前記他方との間に印加する前記電圧は、前記抵抗記憶素子が前記低抵抗状態のときには前記自由磁化層が磁化反転する磁化反転電流密度以上の電流が流れ、前記抵抗記憶素子が前記高抵抗状態のときには前記磁化反転電流密度より小さい電流が流れる値に設定する
ことを特徴とする半導体記憶装置の駆動方法。
【請求項5】
請求項3又は4記載の半導体装置の駆動方法において、
前記抵抗記憶素子に記録された前記情報を前記磁気抵抗効果素子に転写する前に、前記磁気抵抗効果素子に記録されている情報をリセットする
ことを特徴とする半導体記憶装置の駆動方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2007−258533(P2007−258533A)
【公開日】平成19年10月4日(2007.10.4)
【国際特許分類】
【出願番号】特願2006−82541(P2006−82541)
【出願日】平成18年3月24日(2006.3.24)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成19年10月4日(2007.10.4)
【国際特許分類】
【出願日】平成18年3月24日(2006.3.24)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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