表示装置
【課題】画素アレイ部の各走査線から周辺回路部側へと引き出された引出し配線の断線を起因とする表示不良を防止できるようにする。
【解決手段】引出し配線Ｌdrawn を、第１配線層Ｌ１の第１引出し配線Ｌdrawn_L1と第２配線層Ｌ２の第２引出し配線Ｌdrawn_L2で形成し、その長手方向の端部で、コンタクトLCにより電気的な接続をとる。引出し配線Ｌdrawn を複数の配線層に配設することで、コンタクトLC間において何れかの配線層で断線しても、他方の配線層の引出し配線の存在により、コンタクトLC間の電気的な接続が維持されるので、断線を起因とする表示不良の発生は防止される。
【解決手段】引出し配線Ｌdrawn を、第１配線層Ｌ１の第１引出し配線Ｌdrawn_L1と第２配線層Ｌ２の第２引出し配線Ｌdrawn_L2で形成し、その長手方向の端部で、コンタクトLCにより電気的な接続をとる。引出し配線Ｌdrawn を複数の配線層に配設することで、コンタクトLC間において何れかの配線層で断線しても、他方の配線層の引出し配線の存在により、コンタクトLC間の電気的な接続が維持されるので、断線を起因とする表示不良の発生は防止される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動信号の大小によって輝度が変化する電流駆動型の電気光学素子（表示素子や発光素子とも称される）を具備する画素回路（画素とも称される）が行列状に配置された画素アレイ部を主要部に有する表示パネル部を具備し、画素回路ごとに能動素子を有して当該能動素子によって画素単位で表示駆動が行なわれるアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
近年、表示装置の分野では、パネル型の表示装置が、薄型、軽量、高精細などの特長を有するために、従来のＣＲＴ（Cathode Ray Tube）表示装置に代わって主流になりつつある。
【０００３】
パネル型の表示装置の中には、画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電圧駆動型の電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電流駆動型の電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す）素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００４】
パネル型の表示装置では、ＴＦＴや電気光学素子などの画素回路を構成する素子を行列状に配置した画素アレイ部と、画素アレイ部の周辺に配置され、各画素を駆動するための走査線と接続された走査部（水平駆動部や垂直駆動部）を主要部とする制御部と、これらを制御部を動作させるための各種の信号を生成する駆動信号生成部や映像信号処理部を備えて装置の全体が構成されるのが一般的である。画素アレイ部と、画素アレイ部以外の走査回路などとの間は、走査線や電源線などが引き延ばされ、画素回路を構成する薄膜トランジスタや電気光学素子に電源電圧や信号を入力する走査回路から信号を供給する形態が採られる。
【０００５】
このとき、画素アレイ部以外の回路をどのように配置するかについては種々の方法が考えられているが、一例としては、画素アレイ部以外の回路をパネル外に配置して、パネル辺縁部の端子領域にまで走査線（たとえば書込走査線、電源供給線、映像信号線）を引き延ばして、走査回路や電源回路などから、画素回路を構成する薄膜トランジスタや電気光学素子に電源電圧や信号供給する形態が採られることがある（特許文献１参照）。
【０００６】
【特許文献１】特開２００７−０４１５６１号公報
【０００７】
ここで、電流駆動型の電気光学素子は、発光層と２つの電極（下部電極と上部電極と称する）で挟んだ積層構造をなしている。たとえば、有機ＥＬ素子は下部電極と上部電極との間に有機正孔輸送層や有機発光層を積層させてなる有機薄膜（有機層）を設けてなり、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、有機ＥＬ素子を流れる電流値を制御することで発色の階調を得ている。一方の電極（上部電極）側から光を取り出すことで表示を行なう。
【０００８】
このため、光が透過する側（表示面側と称する）の上部電極は光透過性を持つものが使用され電極抵抗が高くなり易い。この問題を緩和する仕組みとして、もう一方の下部電極が配される層と同じ層に補助配線を設ける仕組みが考えられている（特許文献２参照）。
【０００９】
【特許文献２】特開２００４−２０７２１７号公報
【００１０】
特許文献２に記載の仕組みでは、画素アレイ部内に２次元マトリクス状に配置される画素回路を取り囲むように補助配線を格子状に形成し、さらに、画素アレイ部の外周を取り囲むように補助配線を形成している。そして、この外周部の全体で上部電極との電気的な接続をとることでコンタクト抵抗を下げるようにしている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、画素アレイ部の各画素回路を駆動するには、画素アレイ部に２次元マトリクス状に配された各画素回路から引き出される垂直走査線や水平走査線と駆動回路側とを接続しなければならない。特許文献２に記載の仕組みのように、画素アレイ部の外周部の全体で補助配線と上部電極との電気的な接続をとるようにすると、画素アレイ部の外部の回路との接続をとるための引出し用の走査線（特に画素アレイ部内の配線と区別して引出し配線とも称する）が長くなる。また、静電気保護回路やテストスイッチ回路などのような付加回路（詳細は後述する）を設けると、さらに、その配線長が長くなる。
【００１２】
ここで、接続用の画素アレイ部外の配線（引出し配線）は、画素アレイ部外の限られた面積内でレイアウトする必要があるため、大電流を必要としないものは、パターン設計ルール上の最小線幅で形成されるのが一般的である。しかしながら、配線幅が狭いと、断線し易い。そして、引出し配線が断線すると、画素回路を駆動する信号がトランジスタに伝達されなくなるので、適正な表示が行なわれなくなってしまう。さらに、この問題は、特許文献２に記載の仕組みのように画素アレイ部の外周を取り囲むように補助配線を形成する、あるいは静電気保護回路やテストスイッチ回路などの付加回路を設けるなどして、配線長が長くなるほど、その発生の機会が増える（長い分だけ断線対象箇所が増えるからである）。
【００１３】
このような問題を解消するには、配線幅を広くすることが考えられるが、前述のように、画素アレイ部外の限られた面積内でレイアウトする必要があるため採用するのは困難である。
【００１４】
本発明は、上記事情に鑑みてなされたものであり、画素アレイ部の各画素回路に信号を供給する走査線（画素アレイ部外の引出し配線）の断線を起因とする表示不良を防止することのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る表示装置の一形態は、信号振幅に応じた表示を行なう電気光学素子を含む画素回路および走査線が行列状に配された画素アレイ部と、画素アレイ部の各走査線から引き出され、画素回路を駆動するための各種の信号を伝送する配線である引出し配線と、を備える。
【００１６】
引出し配線は、画素アレイ部の周辺部に配置された、走査線に信号を供給する半導体素子を有する走査回路、あるいは製造検査を行なうための検査装置から入力されるテスト信号を走査線に供給するためのスイッチ素子を有するテストスイッチ回路、あるいは、走査線に印加される静電気による静電破壊からの保護を図る保護素子を有する静電気保護回路を含む周辺回路部側へと引き出される。
【００１７】
加えて、引出し配線を、複数の配線層に形成し、各配線層の引出し配線の電気的な接続をとるコンタクトを引出し配線の長手方向の少なくとも２箇所に形成する。
【００１８】
引出し配線を複数の配線層に配設することで、つまり引出し配線を複層化することで、コンタクト間において何れかの配線層の引出し配線が断線しても、他方の配線層の引出し配線の存在により、コンタクト間の電気的な接続が維持される。
【発明の効果】
【００１９】
本発明の一形態によれば、コンタクト間において何れかの配線層の引出し配線が断線しても、他方の配線層の引出し配線の存在によりコンタクト間の電気的な接続が維持されるので、断線を起因とする表示不良の発生は防止される。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００２１】
＜表示装置の全体概要＞
図１および図１Ａは、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで、図１はＣＯＧ実装技術（詳細は後述する）により画素アレイ部が搭載されたガラス基板上に制御部用の半導体チップを直接実装するＣＯＧ搭載構成の場合を示し、図１Ａは表示パネル部には画素アレイ部を搭載し、それとは別基板（たとえばフレキシブル基板）上に制御部を搭載する周辺回路パネル外配置構成の場合を示す。
【００２２】
ここで示す構成例では、たとえば画素の表示素子（電気光学素子、発光素子）として電流駆動型の素子である有機ＥＬ素子を、また能動素子として薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に採って説明する。
【００２３】
薄膜トランジスタとしては、大別すると、能動領域であるチャネル層を構成する半導体の種別によって、たとえば、非晶質シリコンからなるアモルファスシリコンＴＦＴ、微結晶シリコン（ナノ結晶シリコン）からなる微結晶シリコンＴＦＴ、多結晶シリコンからなる低温ポリシリコンＴＦＴ（無アルカリガラス基板）あるいは高温ポリシリコンＴＦＴ（石英ガラス基板）があるし、また、これらの組合せでチャネル層を２層構造にする仕組みも考えられている（参考文献１〜４を参照）。その種別によって、たとえば閾値電圧Ｖthや移動度μの大きさや素子ばらつきや経時的な安定性などの素子特性に相違があるが、本実施形態では、画素アレイ部１０２やその周辺部の全てに、チャネル層を構成する半導体には、閾値電圧Ｖthのばらつき（面内の均一性）や経時的な安定性が比較的良好で、またアモルファスシリコンＴＦＴよりも大きな移動度が得られる微結晶シリコンＴＦＴで、かつゲート電極が基板側に配されたボトムゲート構造のものを適用する例で説明する。
【００２４】
参考文献１：特開平１０−２４２０５２号公報
参考文献２：特開２００７−５５０８号公報
参考文献３：特開２００７−３５９６４号公報
参考文献４：鵜飼育弘、“薄膜トランジスタ技術のすべて−構造，特性，製造プロセスから次世代ＴＦＴまで−”、初版、日本、工業調査会、２００７年１０月２５日、特にｐ７４〜８８
【００２５】
表示装置１は、様々な電子機器、たとえば半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。
【００２６】
なお、以下の全体構成の説明においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する電気光学素子の全てに、後述する全ての実施形態が同様に適用できるし、電流駆動に限らず、電圧駆動で発光する電気光学素子の全てにも、後述する全ての実施形態が同様に適用できる。
【００２７】
図１や図１Ａに示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）Ｐが表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された画素アレイ部１０２を主要部に備える表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部（いわゆるタイミングジェネレータ）２００と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。
【００２８】
図１に示すＣＯＧ搭載構成の場合、表示パネル部１００は、基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２が配置され、さらに画素回路Ｐを垂直方向に走査する垂直駆動部１０３、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６がＣＯＧ実装技術により搭載され、さらに、外部接続用の端子部（パッド部）１０８が表示パネル部１００の一辺の端部に配置されている。なお、必要に応じて、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部がＣＯＧ実装技術により搭載されることもある。
【００２９】
垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００３０】
垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成され、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路として機能するようになっている。
【００３１】
図示した垂直駆動部１０３および対応する走査線の構成は、画素回路Ｐが後述する本実施形態の２ＴＲ構成の場合に適合させて示したものであるが、画素回路Ｐの構成によっては、その他の走査部および走査線が設けられることもある。
【００３２】
また、表示パネル部１００上には、さらに、垂直駆動部１０３および水平駆動部１０６のそれぞれについて、周辺回路部１４０の一例として、保護回路１４２およびテストスイッチ回路１４４が搭載可能となっている。保護回路１４２とテストスイッチ回路１４４を纏めて付加回路１４８と称する。保護回路１４２としては、垂直駆動部１０３用の保護回路１４２Ｖと水平駆動部１０６用の保護回路１４２Ｈが走査線ごとに設けられ、テストスイッチ回路１４４としては垂直駆動部１０３用のテストスイッチ回路１４４Ｖと水平駆動部１０６用のテストスイッチ回路１４４Ｈが走査線ごとに設けられている。
【００３３】
保護回路１４２Ｖ，１４０Ｈおよびテストスイッチ回路１４４Ｖ，１４２Ｈは、ＣＯＧ実装技術ではなく、画素アレイ部１０２のＴＦＴを生成する工程にて同時に各ＴＦＴを生成する仕組み（ＴＦＴ一体構成）にて作り込まれている。なお、本実施形態においては、発明課題との関係から、保護回路１４２Ｖ（垂直駆動部１０３用），１４０Ｈ（水平駆動部１０６用）を備えることは必須ではない。
【００３４】
ここで、付加回路１４８として保護回路１４２やテストスイッチ回路１４４を設けることの意義について説明すると以下の通りである。先ず、製品形態としては、画素アレイ部１０２と制御部１０９とを同一のガラス基板上に搭載した表示パネル部１００と駆動信号生成部２００や映像信号処理部２２０を別体とする形態（パネル上配置構成と称する）や、表示パネル部１００には画素アレイ部１０２を搭載し、それとは別基板（たとえばフレキシブル基板）上に制御部１０９や駆動信号生成部２００や映像信号処理部２２０などの周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）が考えられる。
【００３５】
また、画素アレイ部１０２と制御部１０９とを同一のガラス基板（基板１０１）上に搭載して表示パネル部１００を構成するパネル上配置構成の場合、画素アレイ部１０２のＴＦＴを生成する工程にて同時に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部２２０も）用の各ＴＦＴを生成する仕組み（ＴＦＴ一体構成と称する）と、ＣＯＧ（Chip On Glass ）実装技術により画素アレイ部１０２が搭載された基板１０１上に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部２２０も）用の半導体チップを直接実装する仕組み（ＣＯＧ搭載構成と称する）が考えられる。
【００３６】
周辺回路パネル外配置構成やＣＯＧ搭載構成（纏めて制御部後付け構成とも称する）では、画素アレイ部１０２と制御部１０９とが別体である時点が存在する。画素アレイ部１０２と制御部１０９を接続しないと、画表示を行なうことができないために、画素アレイ部１０２の各画素の欠陥（ＴＦＴの短絡や開放）や走査線の欠陥（断線や隣接する走査線との接触）などの検査を行なうことができない。
【００３７】
このため、制御部後付け構成を採る場合、画素アレイ部１０２の周辺部に、制御部１０９を画素アレイ部１０２に接続せずに画素アレイ部１０２の各画素や走査線の検査を行なうことを目的として、画素アレイ部１０２の外部から各走査線にテスト信号を供給可能とするテストスイッチ回路１４４を設けて簡易点灯検査を行なうのである。
【００３８】
テストスイッチ回路１４４としては様々な構成が考えられるが、たとえば、静電気保護用の保護回路１４２とテストスイッチ回路１４４とを別の回路素子で構成する仕組みと、保護回路１４２の回路素子をテスト信号を走査線に供給するテストスイッチ回路１４４を構成するスイッチ素子として兼用するようにした保護＆テストスイッチ回路とする仕組みが考えられる（詳細は後述する）。なお、保護回路１４２は、制御部後付け構成では、画素アレイ部１０２と制御部１０９とが別体である時点が存在するので、完成品にする過程で画素アレイ部１０２上の走査線に人体や製造機材などを介して静電気が印加され回路素子が破壊される可能性がＴＦＴ一体構成の場合よりも多くなるため、静電気による静電破壊からの回路素子の保護を目的として走査線ごとに設けるものである。
【００３９】
このように、実装状態では、垂直駆動部１０３や水平駆動部１０６や保護回路１４２Ｖ，１４０Ｈおよびテストスイッチ回路１４４Ｖ，１４２Ｈなどの周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に搭載された構成となっている。図示した例では、制御部１０９を構成する書込走査部１０４、駆動走査部１０５、および水平駆動部１０６を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載する例を示しており、このことを図からも明らかにするべく、制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）を点線で示している。また、ＣＯＧ搭載時に表示パネル部１００上の配線との接続をとるための電気的接続端子PAD1（Contact Pad ）を模式的に示している。
【００４０】
ＣＯＧ実装技術により表示パネル部１００に制御部１０９などのＩＣチップ（ＩＣ：Integrated Circuit）を実装する方法としては、たとえば、電気的接合端子（バンプ）に電解めっきによる金バンプを使用し、表示パネル部１００上の電極へＡＣＦ（Anisotropic Conductive Film ）により実装する手法が知られている。もちろん、これ以外の手法を適用してもよい。
【００４１】
保護回路１４２Ｖ，１４０Ｈおよびテストスイッチ回路１４４Ｖ，１４２Ｈとしては、たとえば、静電気保護回路とテストスイッチ回路とを別の回路素子で構成する仕組みを採用してもよいし、静電気保護回路の回路素子をテスト信号を走査線に供給するテストスイッチ回路を構成するスイッチ素子として兼用するようにした保護＆テストスイッチ回路とする仕組みを採用してもよい。
【００４２】
なお図１に示す例では、パルス信号を表示パネル部１００の外部から端子部１０８を介して入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載することも可能である。
【００４３】
端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部２２０から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｇ，Ｂが供給される。
【００４４】
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。
【００４５】
端子部１０８の各端子は、信号線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００４６】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるともに、列ごとに信号線が配線された構成となっている。
【００４７】
たとえば、画素アレイ部１０２には、画素アレイ部１０２には、垂直走査側の各走査線１０４WS，１０５DSL と水平走査側の走査線である映像信号線（データ線）１０６HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００４８】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００４９】
書込走査部１０４および駆動走査部１０５は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する、すなわち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。
【００５０】
水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを列単位で選択する、すなわち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００５１】
本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、あるいは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００５２】
なお、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、および映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置として提供することも可能であるし、画素アレイ部１０２のみで表示装置として提供することも可能である。
【００５３】
たとえば、表示装置１は、封止された構成のモジュール形状のものをも含む。たとえば、図１Ａに示すように、周辺回路パネル外配置構成の場合が該当する。この場合、画素アレイ部１０２に透明なガラスなどの対向部に貼り付けられて形成された表示パネル部１００のみでなる表示モジュールとして構成される。透明な対向部には、表示層（本例であれば有機層やその両側の電極層）、カラーフィルタ、保護膜、遮光膜などが設けられる。
【００５４】
図１Ａに示す周辺回路パネル外配置構成（表示モジュール）の場合、画素アレイ部１０２の他にも、外部から画素アレイ部１０２への映像信号Ｖsig や各種の駆動パルスを入出力するための回路部（垂直駆動部１０３や水平駆動部１０６に相当するものやその出力ドライバなど）を搭載したＦＰＣ（フレキシブルプリントサーキット）との間で、ＴＣＰ（Tape Carrier Package）方式やＣＯＦ（Chip On Flexible）方式で接続をとる際の外部接続端子となる電気的接続端子PAD2が、表示パネル部１００の辺縁に設けられる。ＴＣＰは、フレキシブル・テープにドライバＬＳＩ（Large Scale Integrated Circuit）をボンディングで搭載したものの呼称であり、その手法は通常ＴＡＢ（Tape Automated Bonding）が用いられる。因みに、図１ＡではＣＯＦ方式の例で示しているが、ＴＣＰ方式の例は、後述する図４や図４Ａで示す。その他の点は、基本的には、ＣＯＧ搭載構成の場合と同様である。
【００５５】
なお図１および図１Ａでは、画素アレイ部１０２の一方側にのみ垂直駆動部１０３の各要素（書込走査部１０４や駆動走査部１０５）や保護回路１４２Ｖおよびテストスイッチ回路１４４Ｖを配置する構成を示しているが、これらを画素アレイ部１０２を挟んで左右両側に配置する構成を採ることも可能である。同様に、図１および図１Ａでは、画素アレイ部１０２の一方側にのみ水平駆動部１０６や保護回路１４２Ｈおよびテストスイッチ回路１４４Ｈを配置する構成を示しているが、これらを画素アレイ部１０２を挟んで上下両側に配置する構成を採ることも可能である。
【００５６】
また、制御部１０９の実装形態に関しては、図１ではパネル上配置構成の一例としてＣＯＧ搭載構成の場合を示し、図１Ａでは周辺回路パネル外配置構成の場合を示したが、前述のようにパネル上配置構成としては原理的にはＣＯＧ搭載構成に限らずＴＦＴ一体構成の場合であってもよい。ここで「原理的には」と称したのは、考え方としてはＴＦＴ一体構成を採ることができるが、付加回路１４８（保護回路１４２やテストスイッチ回路１４４）が必要となる背景を踏まえると、実体面としては、ＴＦＴ一体構成を採りつつ保護回路１４２やテストスイッチ回路１４４を備える構成を採ることは殆ど無いと考えてよいからである。
【００５７】
ただし、ＴＦＴ一体構成の場合において、後述する本実施形態の仕組みを制御部１０９へ適用することを排除するものではない。この場合、制御部１０９を構成するＴＦＴは画素アレイ部１０２の各画素回路Ｐを構成するＴＦＴと一体的に製造されるので、保護回路１４２やテストスイッチ回路１４４は基本的には不要となり、その代わりに制御部１０９を周辺回路部１４０として取り扱って、後述する実施形態を適用すればよい。もちろん、ＴＦＴ一体構成の場合に、保護回路１４２やテストスイッチ回路１４４を備えておくことを排除するものでもない。この場合、制御部１０９や保護回路１４２やテストスイッチ回路１４４に、後述する実施形態を適用すればよい。
【００５８】
＜画素回路＞
図２は、本実施形態の基本構成の画素回路Ｐと、当該画素回路Ｐを備えた有機ＥＬ表示装置の一実施形態を示す図である。本実施形態の基本構成の画素回路Ｐを画素アレイ部１０２に備える表示装置１を本実施形態の基本構成の表示装置１と称する。なお、表示パネル部１００の基板１０１上において画素アレイ部１０２の周辺部に配置される垂直駆動部１０３、水平駆動部１０６、保護回路１４２Ｖ，１４０Ｈ、およびテストスイッチ回路１４４Ｖ，１４２Ｈも合わせて示している。周辺回路パネル外配置構成やＣＯＧ搭載構成（纏めて制御部後付け構成とも称する）では制御部１０９が画素アレイ部１０２と別体である時点が存在することを示すために、制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）を点線で示している。
【００５９】
ここで、前述のように、保護回路１４２Ｖ，１４０Ｈは、書込走査線１０４WS、電源供給線１０５DSL 、および映像信号線１０６HSの全てについて走査線ごとに設けられている。一方、テストスイッチ回路１４４Ｖ，１４２Ｈは、書込走査線１０４WSおよび映像信号線１０６HSについて走査線ごとに設けられるのに対して、電源供給線１０５DSL については設けられていない。
【００６０】
駆動トランジスタを始めとする各トランジスタとしてはＭＯＳトランジスタを使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端およびドレイン端の何れか一方を入力端として取り扱い、他方を出力端として取り扱う。また、特に有機ＥＬ素子１２７に駆動電流を供給する駆動トランジスタに関してはソース端およびドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。
【００６１】
以下、２ＴＲ構成での画素回路Ｐの一例について具体的に説明する。図２に示す本実施形態の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている点に特徴を有する。また、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備える。
【００６２】
また駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法として、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処するのである。
【００６３】
また本実施形態の画素回路Ｐは、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有するのである。
【００６４】
因みに、駆動トランジスタ１２１は、低温ポリシリコンＴＦＴを使用する場合は閾値電圧の基板面内の不均一性が大きく、閾値補正機能がほぼ必須となるのに対して、微結晶シリコンＴＦＴを使用する場合は、閾値電圧の基板面内の不均一性が小さく要求仕様との関係では閾値補正機能を取り外すことも可能と考えられる。ここでは、前記の各機能（閾値補正機能、移動度補正機能、ブートストラップ機能）の全てを適用する例で説明する。
【００６５】
具体的には図２に示すように、本実施形態の画素回路Ｐは、それぞれｎチャネル型の駆動トランジスタ１２１およびサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７を有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。なお、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。
【００６６】
駆動トランジスタ１２１のソース端（ノードＮＤ１２１）とゲート端（ノードＮＤ１２２）の間に保持容量１２０が接続され、駆動トランジスタ１２１のソース端が直接に有機ＥＬ素子１２７のアノード端に接続されている。保持容量１２０は、ブートストラップ容量としても機能するようになっている。有機ＥＬ素子１２７のカソード端Ｋは基準電位としてのカソード電位Ｖcathとされる。このカソード電位Ｖcathは、基準電位を供給する全画素共通の接地配線Ｖcath（一例としてGND ）に接続されている。
【００６７】
なお、接地配線Ｖcathは、それ用の単一層の配線（上層配線）のみとしてもよいし、たとえばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線（補助電極）を設けてカソード配線の抵抗値を低減する。この補助配線は、たとえば、画素アレイ部１０２（表示エリア）内に格子状または列または行状に配線され、さらに画素アレイ部１０２の周辺部にも配線され、上層配線と同電位となるように接続され、固定電位が与えられる。この補助配線の詳細については後で説明する。
【００６８】
サンプリングトランジスタ１２５は、ゲート端が書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端が映像信号線１０６HSに接続され、ソース端が駆動トランジスタ１２１のゲート端（ノードＮＤ１２２）に接続されている。そのゲート端には、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端とドレイン端とを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ１２５としては、ディプレション型およびエンハンスメント型の何れをも使用できる。
【００６９】
駆動トランジスタ１２１のドレイン端は、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。具体的には、駆動走査部１０５は、駆動トランジスタ１２１のドレイン端に対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖccと低電圧側の第２電位Ｖssとを切り替えて供給する電源電圧切替回路を具備している。
【００７０】
第２電位Ｖssとしては、映像信号線１０６HSにおける映像信号Ｖsig のオフセット電位Ｖofs より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖssを設定する。なお、オフセット電位Ｖofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【００７１】
画素回路Ｐを駆動するため、画素アレイ部１０２の周辺部には、書込走査部１０４、駆動走査部１０５および、水平駆動部１０６を配置する。制御部１０９は、駆動タイミングを適正化することで、駆動トランジスタ１２１に流れる駆動電流Ｉdsを一定に維持する駆動信号一定化回路として機能するようにする。このため、先ず駆動走査部１０５は、好ましくは、保持容量１２０に信号振幅Ｖinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsig の供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。
【００７２】
制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。すなわち、信号電位がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。
【００７３】
また、制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにするのである。
【００７４】
また、好ましくは、制御部１０９は、オフセット電位Ｖofs がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。この閾値補正動作は、必要に応じて、信号振幅Ｖinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行して、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのがよい。
【００７５】
また、さらに好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端にオフセット電位Ｖofs が供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておくのである。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定するのである。
【００７６】
＜＜駆動電流を一定に維持する基本動作＞＞
２ＴＲ駆動構成における閾値補正に当たっては、制御部１０９の駆動走査部１０５は、書込走査部１０４での走査に合わせて１行分の各画素回路Ｐに、駆動電流Ｉdsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖccと第１電位Ｖccとは異なる第２電位Ｖssとを切り替えて出力する。書込走査部１０４は、駆動トランジスタ１２１の電源供給端子に第１電位Ｖccに対応する電圧が供給され、かつサンプリングトランジスタ１２１に信号電位が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御する。
【００７７】
また、２ＴＲ駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖssに対応する電圧が供給され、かつサンプリングトランジスタ１２５に信号電位が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端の電位を基準電位Ｖinに、また出力端の電位を第２電位Ｖssに初期化するのがよい。
【００７８】
さらに好ましくは、制御部１０９は、閾値補正動作の後、駆動トランジスタ１２１に第１電位Ｖccに対応する電圧が供給され、サンプリングトランジスタ１２５に信号電位が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで保持容量１２０に信号振幅Ｖinの情報を書き込む際、駆動トランジスタ１２１の移動度μに対する補正分を保持容量１２０に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ１２５に信号電位が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ１２５を導通させるとよい。
【００７９】
駆動トランジスタ１２１のゲートとソースとの間に保持容量１２０を配置して、駆動トランジスタ１２１のソース端の電位Ｖｓの変動にゲート端の電位Ｖｇが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとすることで、有機ＥＬ素子１２７の特性の経時変動による有機ＥＬ素子１２７のアノード電位変動（つまりソース電位変動）があっても、その変動を相殺するようにゲート電位Ｖｇを変動させることで、画面輝度の均一性（ユニフォーミティ）を確保できる。ブートストラップ機能が、有機ＥＬ素子を代表とする電流駆動型の発光素子の経時劣化補正能力を向上させることができる。もちろん、このブートストラップ機能は、発光開始時点で、有機ＥＬ素子１２７に発光電流Ｉelが流れ始め、それによってアノード・カソード間電圧Ｖelが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Ｖelの変動に伴って駆動トランジスタ１２１のソース電位Ｖｓが変動する際にも機能する。
【００８０】
また、駆動トランジスタ１２１の製造プロセスのばらつきにより、画素回路Ｐごとに閾値電圧や移動度などの特性変動がある。駆動トランジスタ１２１を飽和領域で駆動する場合においても、この特性変動により、駆動トランジスタ１２１に同一のゲート電位を与えても、画素回路Ｐごとにドレイン電流（駆動電流Ｉds）が変動し、発光輝度のばらつきになって現れる。
【００８１】
これに対して、閾値補正機能および移動度補正機能を実現する駆動タイミングとすることで、それらの変動の影響を抑制でき、画面輝度の均一性（ユニフォーミティ）を確保できる。本実施形態の閾値補正動作および移動度補正動作では、詳細は割愛するが、書込みゲインが１（理想値）であると仮定した場合、発光時のゲート・ソース間電圧Ｖgsが“Ｖin＋Ｖth−ΔＶ”で表されるようにすることで、ドレイン・ソース間電流Ｉdsが、閾値電圧Ｖthのばらつきや変動に依存しないようにするとともに、移動度μのばらつきや変動に依存しないようにする。結果として、閾値電圧Ｖthや移動度μが製造プロセスにより変動しても、駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。
【００８２】
＜画素回路の動作：本実施形態＞
図２Ａは、図２に示した本実施形態の画素回路Ｐに関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャートである。ここで、図２Ａに示す例は、信号振幅Ｖinに応じた情報を保持容量１２０に書き込む動作と移動度補正を、書込走査線１０４WSに印加する書込駆動パルスWSの立上りと立下りで決定する態様である。
【００８３】
以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して、保持容量１２０に信号振幅Ｖinの情報を、書き込む、保持する、あるいはサンプリングするなどと簡潔に記して説明する。実際には、書込みゲインが１未満となり、保持容量１２０には信号振幅Ｖinの大きさそのものではなく、信号振幅Ｖinの大きさに対応するゲイン倍された情報が保持されることになる。また、説明や理解を容易にするため、特段の断りのない限り、ブートストラップゲインが１（理想値）であると仮定して簡潔に記して説明する。
【００８４】
２ＴＲ構成の画素回路Ｐにおける駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Ｖsig は、オフセット電位Ｖofs と信号電位（Ｖofs ＋Ｖin）を１Ｈ期間内において時分割で有し、非有効期間であるオフセット電位Ｖofs にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖofs ＋Ｖin）にある期間を１水平期間の後半部とする。
【００８５】
また、信号書込みに用いる書込駆動パルスWSを閾値補正や移動度補正にも用いることし、好ましくは書込駆動パルスWSを１Ｈ期間内に２回アクティブにしてサンプリングトランジスタ１２５をオンする。信号振幅Ｖinの情報のサンプリング（書き込む動作）と移動度補正を、書込走査線１０４WSに印加する書込駆動パルスWSの立上りと立下りで決定するためである。そして、１回目のオンタイミングにて閾値補正を行ない、２回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なう。その後、駆動トランジスタ１２１は、第１電位（高電位側）にある電源供給線１０５DSL から電流の供給を受け保持容量１２０に保持された信号電位（映像信号Ｖsig の有効期間の電位に対応する電位）に応じて駆動電流Ｉdsを有機ＥＬ素子１２７に流す。
【００８６】
たとえば、発光期間Ｂ，Ｉでは電源駆動パルスDSL が第１電位Ｖccにあり、書込駆動パルスWSがインアクティブＬでサンプリングトランジスタ１２５Ｔ１がオフした状態である。このとき、駆動トランジスタ１２１は飽和領域で動作するように設定されているため、有機ＥＬ素子１２７に流れる駆動電流Ｉdsは駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsに応じた値をとる。飽和領域で動作するトランジスタのドレイン端−ソース間に流れる電流をＩds、移動度をμ、チャネル幅（ゲート幅）をＷ、チャネル長（ゲート長）をＬ、ゲート容量（単位面積当たりのゲート酸化膜容量）をＣoxは、トランジスタの閾値電圧をＶthとすると、駆動トランジスタ１２１は下記の式（１）に示した値を持つ定電流源となっている。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉdsはゲート・ソース間電圧Ｖgsによって制御される。
【００８７】
【数１】
【００８８】
次に非発光期間に入ると、先ず放電期間Ｃにおいて、電源駆動パルスDSL を第２電位Ｖssとすると、有機ＥＬ素子１２７は消光し、電源駆動パルスDSL が駆動トランジスタ１２１のソースとなり、有機ＥＬ素子１２７のアノードは第２電位Ｖssに充電される。さらに、初期化期間Ｄにて映像信号線１０６HSの電位がオフセット電位Ｖofs なったときに書込駆動パルスWSをアクティブＨにしてサンプリングトランジスタ１２５をオンさせて駆動トランジスタ１２１のゲート電位をオフセット電位Ｖofs とする。
【００８９】
その後、閾値補正期間Ｅにおいて、電源供給線１０５DSL の電位が低電位側の第２電位Ｖssから高電位側の第１電位Ｖccに遷移することで、駆動トランジスタ１２１のゲート端はオフセット電位Ｖofs に保持されたまま、駆動電流Ｉdsにより保持容量１２０と寄生容量Ｃelを充電し、一定時間経過後、書込駆動パルスWSをインアクティブＬにしてサンプリングトランジスタ１２５をオフする。閾値補正期間が十分であれば、この動作により、駆動トランジスタ１２１のゲート・ソース間電圧ＶgsはＶthという値をとる。
【００９０】
すなわち、ノードＮＤ１２１の電位（ソース電位Ｖｓ）とノードＮＤ１２２の電圧（ゲート電位Ｖｇ）との電位差がちょうど閾値電圧Ｖthとなったところで駆動トランジスタ１２１はオン状態からオフ状態となり（カットオフし）、駆動トランジスタ１２１のソース電位Ｖｓは“Ｖofs −Ｖth”となってドレイン電流は流れなくなり、閾値補正期間が終了する。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。この閾値補正機能により、画素回路Ｐごとにばらつく駆動トランジスタ１２１の閾値電圧Ｖthの影響をキャンセルすることができる。このとき、有機ＥＬ素子１２７には逆バイアスがかかっているため有機ＥＬ素子１２７が発光することはない。
【００９１】
ここで、閾値補正動作は１回のみ実行するものとすることもできるが、このことは必須ではない。必要に応じて、１水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返すようにしてもよい。たとえば、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端とソース端と間に接続された保持容量１２０に書き込まれることになる。しかしながら、閾値補正期間Ｅは、書込駆動パルスWSをアクティブＨにしたタイミングからインアクティブＬに戻すタイミングまでであり、この期間が十分に確保されていないときには、それ以前に終了してしまうことなる。この問題を解消するには、閾値補正動作を複数回繰り返すのがよい。ここでは、そのタイミングについては図示を割愛するが、信号振幅Ｖinの保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのである。
【００９２】
本実施形態の制御部１０９においては、閾値補正機能に加えて、保持容量１２０に信号振幅Ｖinに応じた情報を保持する際、同時に駆動トランジスタ１２１の移動度μに対する補正を加える移動度補正機能を備えている。因みに、水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs ＋Ｖin）を実際に供給して、書込駆動パルスWSをアクティブＨにする期間を、保持容量１２０への信号振幅Ｖinの書込み期間（サンプリング期間とも称する）とする。２Ａでは、サンプリング期間と移動度補正期間を同じに扱って、書込み＆移動度補正期間Ｈと称している。
【００９３】
書込み＆移動度補正期間Ｈにおいては、駆動トランジスタ１２１のゲート電位Ｖｇが信号電位（Ｖofs ＋Ｖin）にある状態でサンプリングトランジスタ１２５が導通（オン）状態となるので、駆動トランジスタ１２１のゲート端が信号電位（Ｖofs ＋Ｖin）に固定された状態で、駆動トランジスタ１２１に電源供給線１０５DSL から駆動電流Ｉdsが流れ、保持容量１２０の容量値Ｃｓと有機ＥＬ素子１２７の寄生容量（等価容量）Ｃelの容量値Ｃelの両者を結合した容量“Ｃ＝Ｃｓ＋Ｃel”（その他の寄生容量は無視する）に流れ込み充電を開始するためソース電位Ｖｓは時間とともに上昇してゆく。このとき、駆動トランジスタ１２１の閾値補正動作は完了しているため、駆動トランジスタ１２１が流す駆動電流Ｉdsは移動度μを反映したものとなる。これによって、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは移動度μを反映して小さくなり一定時間経過後に完全に移動度μを補正するゲート・ソース間電圧Ｖgsとなる。図２Ａのタイミングチャートでは、この上昇分をΔＶで表してある。この上昇分、すなわち移動度補正パラメータである負帰還量ΔＶは、閾値補正によって保持容量１２０に保持されるゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth”から差し引かれることになり、“Ｖgs＝Ｖin＋Ｖth−ΔＶ”となるので、負帰還をかけたことになる。
【００９４】
その後、書込走査部１０４は、保持容量１２０に信号振幅Ｖinの情報が保持された段階で書込走査線１０４WSに対する書込駆動パルスWSの印加を解除し（すなわちインアクティブＬ（ロー）にして）、サンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１のゲート端を映像信号線１０６HSから電気的に切り離すことで発光期間Ｉに入る。発光期間Ｉに進むと、水平駆動部１０６は、その後の適当な時点で映像信号線１０６HSの電位をオフセット電位Ｖofs に戻す。この後、次のフレーム（もしくはフィールド）に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、および発光動作が繰り返される。
【００９５】
発光期間Ｉでは、駆動トランジスタ１２１のゲート端への信号電位（Ｖofs ＋Ｖin）の印加が解除されるので、駆動トランジスタ１２１のゲート電位Ｖｇは上昇可能となる。駆動トランジスタ１２１のゲート端とソース端と間には保持容量１２０が接続されており、その保持容量１２０による効果によって、ブートストラップ機能が実現される。ブートストラップゲインが１（理想値）であると仮定した場合、駆動トランジスタ１２１のソース電位Ｖｓの変動にゲート電位Ｖｇが完全に連動するようになり、ゲート・ソース間電圧Ｖgsを一定に維持することができる。
【００９６】
このとき、駆動トランジスタ１２１に流れる駆動電流Ｉdsは有機ＥＬ素子１２７に流れ、有機ＥＬ素子１２７のアノード電位は駆動電流Ｉdsに応じて上昇する。この上昇分をＶelとする。やがて、ソース電位Ｖｓの上昇に伴い、有機ＥＬ素子１２７の逆バイアス状態は解消されるので、駆動電流Ｉdsの流入により有機ＥＬ素子１２７は実際に発光を開始する。このときの有機ＥＬ素子１２７のアノード電位の上昇（Ｖel）は、駆動トランジスタ１２１のソース電位Ｖｓの上昇に他ならず、駆動トランジスタ１２１のソース電位Ｖｓは、Ｖel分上昇する。
【００９７】
駆動電流Ｉds対ゲート電圧Ｖgsの関係は、書込みゲインを“１”とすれば先のトランジスタ特性を表した式（１）のＶgsに“Ｖin−ΔＶ＋Ｖth”を代入することで、式（２）のように表すことができる。式（２）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃoxである。
【００９８】
【数２】
【００９９】
この式（２）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。基本的に駆動電流Ｉdsは信号振幅Ｖin（詳しくは信号振幅Ｖinに対応して保持容量１２０に保持されるサンプリング電圧＝Ｖgs）によって決まるので、有機ＥＬ素子１２７は信号振幅Ｖinに応じた輝度で発光することになる。その際、保持容量１２０に保持される情報は帰還量ΔＶで補正されている。この補正量ΔＶはちょうど式（２）の係数部に位置する移動度μの効果を打ち消すように働く。したがって、駆動電流Ｉdsは実質的に信号振幅Ｖinのみに依存することになる。駆動電流Ｉdsは閾値電圧Ｖthに依存しないので、閾値電圧Ｖthが製造プロセスにより変動しても、ドレイン・ソース間の駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。
【０１００】
また、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsを一定に維持したまま、駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓが上昇し、ゲート電位Ｖｇは“Ｖofs ＋Ｖin＋Ｖel”となる。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流す。その結果、有機ＥＬ素子１２７のアノード端Ａの電位（＝ノードＮＤ１２１の電位）は、有機ＥＬ素子１２７に飽和状態での駆動電流Ｉdsという電流が流れ得る電圧まで上昇する。
【０１０１】
ここで、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまうため、時間の経過ともにノードＮＤ１２１の電位も変化するが、保持容量１２０によるブートストラップ機能によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定に保たれるため、有機ＥＬ素子１２７に流れる電流は変わらず、有機ＥＬ素子１２７の発光輝度も一定に保たれる。
＜＜補助配線のレイアウト＞＞
図３および図３Ａは、画素アレイ部１０２の周辺に配される制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と画素アレイ部１０２との間の配線に関する問題点を説明する図である。ここで、図３は、有機ＥＬ素子１２７の下部電極と補助配線の第１例のレイアウトを示した全体概要図である。図３Ａは、図３に対する変形例である第２例のレイアウトを示した図である。
【０１０２】
有機ＥＬ素子１２７の下部電極と補助配線の第１例のレイアウトが図３に示されている。この図に示すように、有機ＥＬ素子１２７の下部電極５０４は、マトリクス状に配置された画素回路Ｐの配列に対応して、２次元マトリクス状に配置されている。有機ＥＬ素子１２７は、下部電極５０４と有機層５０６と上部電極５０８の積層構造をなしている。そして、この下部電極５０４間に、下部電極５０４と同一層で構成された補助配線５１５が、下部電極５０４（つまり画素回路Ｐ）を取り囲むように格子状に配置され、さらに外周にも画素アレイ部１０２の全体を取り囲むように配線された構成となっている。補助配線５１５の内、画素アレイ部１０２の全体を取り囲む部分を画素アレイ部１０２内の格子状の補助配線と区別して特に環状補助配線と称する。下部電極５０４が形成されるアノード層Ｌ３の補助配線５１５は、適当な箇所にて（図の例では各画素間の中心および外周全体）、カソードコンタクトKCにより、その上層の上部電極５０８と接続される。
【０１０３】
また、図３Ａに示す第２例のレイアウトでは、トップエミッション方式での高精細画素構造とする場合において、画素開口率を稼ぐために、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配置するだけで、画素アレイ部１０２（表示エリア）内に格子状または列または行状に配線するレイアウトを用いていない。たとえば、高精細画素では、開口率を稼ぐために、画素内の補助配線レイアウトを使用しないことがある。
【０１０４】
何れの構成でも、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配線して、外周全体で上部電極とのコンタクトをとることで、上部電極（カソード電極）とのコンタクト抵抗を下げるようにしている。このように、補助配線５１５が上部電極とのコンタクト抵抗を下げるために画素アレイ部１０２より広くとられると、図３や図３Ａ（後述の図４や図７も参照）に示すように、補助配線５１５は、制御部１０９からそれぞれ画素アレイ部１０２へと接続される各走査線Ｌscan（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）と広範囲でオーバーラップすることになる。
【０１０５】
＜＜パネル辺縁部の配線構造の問題点＞＞
図４〜図５Ｈは、画素アレイ部１０２周辺の実装態様の比較例を説明する図である。これらの図により、パネル辺縁部の配線構造の問題点が説明される。ここで、図４および図４Ａは図１Ａに示した周辺回路パネル外配置構成の場合を示し、特に図４ＡはＴＣＰ実装の詳細を示す。
【０１０６】
また、図５は、比較例における補助配線５１５と各走査線Ｌscanの配置関係を説明する平面透視図である。図５Ａ（１）は図５における走査線Ｌscanの長手方向と直交する方向（ａ−ａ’線）の断面図であり、図５Ａ（２）は図５における走査線Ｌscanの長手方向（ｂ−ｂ’線）の断面図である。
【０１０７】
また、図５Ｂ〜図５Ｅは、垂直走査系統の走査線に着目して、表示領域である画素アレイ部１０２の外周部において、引出し配線Ｌdrawn が画素アレイ部１０２に接続する箇所の概要を説明する図である。ここで、図５Ｂはそのレイアウト例（平面図）であり、図５Ｃはその全体概要の平面図であり、図５Ｄは図５Ｃ中の点線部分の拡大図（平面図と断面図）であり、図５Ｅは第１配線層Ｌ１と第２配線層Ｌ２の交差部分の詳細を説明する図である。
【０１０８】
また、図５Ｆ〜図５Ｈは、画素アレイ部１０２の外周部に保護回路１４２やテストスイッチ回路１４４が設けられた状態を説明する図である。ここで、図５Ｆは垂直走査系統の走査線に着目したレイアウト例（平面図）であり、図５Ｇはその内の保護回路１４２の回路図およびレイアウトの概要を示す平面図である。図５Ｈはテストスイッチ回路１４４の回路図および水平走査系統の走査線（Ｒ，Ｇ，Ｂの各映像信号線１０６HS）に着目したときのレイアウトの概要を示す平面図である。
【０１０９】
図４や図４Ａに示すように、表示パネル部１００の基板１０１の端縁部分には、ＣＯＦ方式で接続をとるための電気的接続端子PAD2が設けられる。基板１０１上には、表示領域となる画素アレイ部１０２が設けられ、この画素アレイ部１０２の外側にまで補助配線５１５が設けられている。補助配線５１５は図示を割愛した上部電極とともに、全画素共通の接地配線Ｖcathとなるもので、表示パネル部１００の基板１０１の端縁部分に設けられた電気的接続端子PAD2の一例である電源供給ＴＣＰ５２０から基準電圧（一例としてGND ）が供給される。図４では電源供給ＴＣＰ５２０を２箇所設けており、また図４Ａでは電源供給ＴＣＰ５２０を４箇所設けているが、その数は任意である。
【０１１０】
また、制御部１０９用の電気的接続端子PAD2に関しても電源供給ＴＣＰ５２０と概ね同様であり、表示パネル部１００の基板１０１の端縁部分に設けられた書込駆動パルスWS用の信号供給ＴＡＢ５３０_WS ，電源駆動パルスDSL 用の電源入力部５３０_DSL、映像信号Ｖsig 用の信号供給ＴＡＢ５３０_sigから各信号が供給される。各信号供給ＴＡＢ５３０には、ドライバＬＳＩ５３２がＴＡＢ方式でボンディングされ、基板１０１のエッジにドライバの出力を接続し、ドライバＬＳＩ５３２が基板１０１の外になるように実装される。図示しないが、各信号供給ＴＡＢ５３０の基板１０１とは反対側には、ドライバＬＳＩ５３２に信号を供給する前段回路（たとえばシフトレジスタなど）が搭載された回路基板が接続される。
【０１１１】
ここで、図４や図４Ａに示した比較例の実装態様では、画素アレイ部１０２周辺部の付加回路１４８の全体を、アノード層Ｌ３の補助配線５１５を用いてベタ膜で遮光している。つまり、比較例の実装態様では、補助配線５１５は、画素アレイ部１０２外周部のカソードコンタクトKC用の領域を超えてさらに広く設けられ、補助配線５１５が付加回路１４８の全体を覆うようになっている。こうすることで、光が周辺回路部１４０のトランジスタに入り込む現象を防止するようにしている。
【０１１２】
画素アレイ部１０２の周辺部では、つまり、画素アレイ部１０２と制御部１０９との間では、図５および図５Ａから分かるように、下部電極５０４（本例ではアノード電極）と同一層の補助配線５１５が、走査線Ｌscan（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）の引出し配線Ｌdrawn と間に誘電体である層間絶縁膜５０２ｂおよび層間絶縁膜５０３が挟まれた構造（オーバーラップした構造）である。その分、引出し配線Ｌdrawn の長さが長くなる。加えて、本例では、画素アレイ部１０２と制御部１０９との間に周辺回路部１４０を配しているので、その分の長さが必要にもなる。
【０１１３】
走査線Ｌscanの材質を如何様にするかは様々であるが、たとえば、以下のような観点から選択される。先ず、画素アレイ部１０２内に着目すると、少なくとも垂直走査系統に関わる書込走査線１０４WSおよび電源供給線１０５DSL が縦／横の一方の配線（たとえば横配線とする）となり、これに対して水平走査系統に関わる映像信号線１０６HSが縦／横の他方の配線（たとえば縦配線とする）となる。また、有機ＥＬ素子１２７のカソード電位Ｖcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Ｖcath用の配線（カソード配線）が横配線もしくは縦配線となる。
【０１１４】
前述の各配線（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）は、横方向または縦方向に延び、画素アレイ部１０２の周辺に設けられた対応する走査部（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と接続される。画面の左右方向について考察した場合、詳細説明図は割愛するが、１行内の全ての画素回路Ｐに対して書込駆動パルスWSは書込走査部１０４から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部１０４から遠い画素回路Ｐ（遠側画素と称する）の方が書込走査部１０４から近い画素回路Ｐ（近側画素と称する）よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。同様のことは、電源供給線１０５DSL や映像信号線１０６HS（あるいはカソード配線）についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
【０１１５】
これらの点を考慮して、各配線は、低抵抗にするべく、アルミニウムＡｌやモリブデンＭｏやチタンＴｉなどの単層あるいはそれらの多層による光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも２層（本例では第１配線層Ｌ１と第２配線層Ｌ２）の金属配線が必要になる。
【０１１６】
さらに、第１配線層Ｌ１と第２配線層Ｌ２の相違に着目すると、第１配線層Ｌ１は薄膜トランジスタ形成のための熱処理（アニール処理）工程のため、熱に対して耐性が必要であり、アルミニウムＡｌやチタンＴｉに比べると高抵抗ではあるがモリブデンＭｏを使用するのが好ましい。すなわち、熱処理工程でヒートシンクとしての役割をなすように、第１配線層Ｌ１の電極材料の熱容量はできるだけ小さいのが好ましい。アルミニウムＡｌあるいはその合金材料は、熱処理工程でヒートロックやウイスカもしくはボイドを発生させるので第１配線層Ｌ１の電極材としては適さない。
【０１１７】
特に、薄膜トランジスタとして微結晶シリコンＴＦＴを使用する場合は、耐熱性の要求度合いは強くなる。何故なら、微結晶シリコンＴＦＴの形成のために、エキシマレーザーによる熱処理とは異なり、ライン状あるいは方形状に整形した光強度プロファイルを持つ高出力半導体レーザ装置から連続発振のレーザ光（連続レーザ光と称する）を発し、非晶質シリコン膜に対して一列ごとに一定速度で移動させ（スキャンし）、次の列にスライドさせた後、前の列におけるのと同方向または逆方向のスキャンを開始する動作を繰り返すことによって全域に亘る照射を図り、非晶質シリコン膜を微結晶シリコン膜に変化させる。そのため、結晶化に必要な熱量が非常に大きくなる。
【０１１８】
一方、第２配線層Ｌ２は、第１配線層Ｌ１に比べると耐熱性は要求されず、主に低抵抗化の観点から、たとえば、モリブデンＭｏよりも低抵抗であるアルミニウムＡｌやチタンＴｉあるいはそれらの合金材料（Ｔｉ−Ａｌ−Ｔｉなど）を使用するのが好ましい。
【０１１９】
また、画素アレイ部１０２の周辺部に着目すると、画素アレイ部１０２内が第１配線層Ｌ１であるか第２配線層Ｌ２であるかを問わず、引出し配線Ｌdrawn は、パネル外周から画素回路Ｐへ接続し長配線であり、モリブデンは高抵抗であるために、低抵抗化の観点からモリブデンＭｏよりも低抵抗である電極材が適用される第２配線層Ｌ２とする。因みに、画素アレイ部１０２内が第１配線層Ｌ１である走査線Ｌscanは、画素アレイ部１０２の辺縁で第２配線層Ｌ２に引き渡す処理が必要になる。
【０１２０】
ここで、接続用の画素アレイ部外の配線（引出し配線）は、画素アレイ部外の限られた面積内でレイアウトする必要があるため、大電流を必要とする電源供給線１０５DSL は比較的幅広とするが、それ以外の書込走査線１０４WSや映像信号線１０６HSは、パターン設計ルール上の最小線幅で形成する。
【０１２１】
しかしながら、配線幅が狭いと、断線し易く、断線のため画素アレイ部１０２の画素回路Ｐが正常に機能せず表示不良が起き易くなる。たとえば、製造工程内での機械的なストレスが加わることで断線してしまうことがある。
【０１２２】
さらに、図５Ｂ〜図５Ｅに示すように、画素アレイ部１０２（引出し配線部周辺）の層構造と引出し配線の層構造が異なると、段差が生じ、引出し配線がさらに断線し易くなる。すなわち、表示領域外周部（画素アレイ部１０２の近傍）には、第２配線層Ｌ２にて補助配線５１５が環状に配置されている。第１配線層Ｌ１と第２配線層Ｌ２の交差部分は層間ショートの発生を防ぐためにゲート絶縁膜以外にＴＦＴを形成するａ−Ｓｉとエッチングストップ層を配置している。画素アレイ部１０２（画素領域）および画素領域外周において、第１配線層Ｌ１と第２配線層Ｌ２の交差部分では、第１配線層Ｌ１は低抵抗化を図るために、図５Ｅに示すように、たとえば、ＭＯ，Ｃｌａｄ（ＡｌＮｄ）などの低抵抗金属を抱合（積層）する構造にしている。また、図５Ｆ〜図５Ｈに示すように、画素アレイ部１０２の外周部に保護回路１４２やテストスイッチ回路１４４を設けるときには、保護回路１４２やテストスイッチ回路１４４（引出し配線部周辺）の層構造と引出し配線の層構造が異なるので、やはり、段差が生じ、引出し配線がさらに断線し易くなる。
【０１２３】
さらに、第２配線層Ｌ２を形成後の後工程で、たとえば有機ＥＬ素子１２７の形成時に熱処理が加わる場合にも、耐熱性に劣る電極材を使用している第２配線層Ｌ２で引出し配線Ｌdrawn を形成すると、熱ストレスのために断線し易くなる。
【０１２４】
＜改善手法：基本概念＞
そこで、本実施形態においては、各引出し配線Ｌdrawn をそれぞれ、第２配線層Ｌ２以外の配線層も利用して複数の配線層に配設する（引出し配線Ｌdrawn の冗長を図る）ことで、前記の「断線」に起因する表示不良の問題を解決することにする。何れかの配線層の引出し配線Ｌdrawn が断線しても他方の配線層の引出し配線Ｌdrawn の存在により表示不良の発生を防止するという、いわゆるバックアップの考え方を採り入れるのである。
【０１２５】
ここで、引出し配線Ｌdrawn を複数の配線層に配設する場合において第２配線層Ｌ２以外の配線層を如何様に設定するかは様々な仕組みが考えられる、一例としては、第１配線層Ｌ１に配設することが考えられるし、第１配線層Ｌ１および第２配線層Ｌ２以外の第３・第４などの配線層を追加することも考えられる。ただし、第３・第４などの配線層を追加することは製造プロセスが煩雑化しコストアップを招くなどの不利益か考えられる。そこで、本実施形態では、画素アレイ部１０２から外周部へと引き出される各走査線Ｌscanの引出し配線Ｌdrawn を第１配線層Ｌ１および第２配線層Ｌ２で形成することにする。以下、第１配線層Ｌ１の引出し配線Ｌdrawn を第１引出し配線Ｌdrawn_L1と称し、第２配線層Ｌ２の引出し配線Ｌdrawn を第２引出し配線Ｌdrawn_L2と称する。
【０１２６】
そして、２層で形成される引出し配線Ｌdrawn は、その長手方向において、少なくとも２箇所で（好ましくは層内の端部近傍で）電気的な接続（その接続点をコンタクトLCと称する）を取る。こうすることで、コンタクトLC間においては、第１配線層Ｌ１および第２配線層Ｌ２の何れかで断線しても他方の配線層が接続されていることで、全体としては電気的な接続が維持され、パネル外周部のパッドやＩＣと画素回路Ｐの未接続が防止できるようにする。コンタクトLCをとる箇所が多いほど各層での断線に対する耐性が大きい。また、付加的な効果として、断線が発生していないときには、配線抵抗が下がるので引出し配線Ｌdrawn の電圧降下を抑制できる。
【０１２７】
また、第１配線層Ｌ１利用した付加的な効果として、微結晶シリコンＴＦＴの形成時の連続レーザ光によるアニール処理時のパネル内の熱プロファイルを均一にすることで、ＴＦＴの特性ばらつきを抑えることができる。
【０１２８】
＜＜改善手法：第１実施形態＞＞
図６〜図６Ｂは、引出し配線Ｌdrawn の断線に起因する表示不良を防止し得るようにした配線配置（レイアウト）の第１実施形態を説明する図である。ここで、図６は、第１実施形態における補助配線５１５と各走査線Ｌscanの配置関係を説明する平面透視図である。図６Ａは図６における走査線Ｌscanの長手方向と直交する方向（ａ−ａ’線）の断面図であり、図６Ｂは図６における走査線Ｌscanの長手方向（ｂ−ｂ’線）の付加回路１４８（特に保護回路１４２）のトランジスタにも着目した平面透視図（１）および断面図（２）である。
【０１２９】
第１実施形態は、パッドや制御部１０９と画素アレイ部１０２の間に付加回路１４８（保護回路１４２やテストスイッチ回路１４４）を設けている場合のレイアウトの一例である。第１実施形態は、後述する第２実施形態との相違点として、引出し配線Ｌdrawn の長手方向において、付加回路１４８が配設される領域については、第２配線層Ｌ２のみとする点に特徴を有する。これは、図５Ｆ〜図５Ｈから理解されるように、付加回路１４８が配設される領域には、色々な配線が通る（クロスする）ため、実際上のレイアウト面においては引出し配線Ｌdrawn の複層化が困難になるからである。ただし、レイアウト面で解決できれば、付加回路１４８が配設される領域についても引出し配線Ｌdrawn を複層化するのがよい。
【０１３０】
第１実施形態の仕組みでは、図６〜図６Ｂから理解されるように、画素アレイ部１０２から外周部へと引き出される各走査線Ｌscanの引出し配線Ｌdrawn が第１配線層Ｌ１および第２配線層Ｌ２で形成され、その長手方向における信号入力部側の端部、付加回路１４８の領域（付加回路領域と称する）の両端部、および画素アレイ部１０２側の端部それぞれにおいてコンタクトLCで電気的な接続がとられている。このため、引出し配線Ｌdrawn の長手方向における付加回路領域を除く部分において、つまり信号入力部と付加回路領域の間や付加回路領域と画素アレイ部１０２との間において、第１引出し配線Ｌdrawn_L1および第２引出し配線Ｌdrawn_L2の何れかで断線しても、他方の配線層が接続されていることで、全体としては電気的な接続が維持されるので、信号入力部と画素アレイ部１０２との間の未接続が防止できる。
【０１３１】
＜微結晶シリコンＴＦＴについて＞
図７は、微結晶シリコンＴＦＴの断面模式図である。微結晶シリコンＴＦＴの形成時には、先ず、ガラス基板上の第１配線層Ｌ１にゲート電極形成膜を成膜する。このとき、本実施形態では、走査線Ｌscan用の引出し配線Ｌdrawn も形成する。ゲート電極形成膜は、たとえば、スパッタリング法によって、モリブデン膜を９０ｎｍの厚さに形成する。次いで、フォトリソグラフィー工程、エッチング工程を経て、ゲート電極形成膜で所定の形状にパターニングしてゲート電極や引出し配線Ｌdrawn を作製する。
【０１３２】
次に、ゲート電極や引出し配線Ｌdrawn を被覆する状態に基板上に層間絶縁膜５０２ａ（ゲート絶縁膜）を形成する。この層間絶縁膜５０２ａは、たとえば、窒化シリコン膜（膜厚はたとえば５０ｎｍ）と酸化シリコン膜（膜厚はたとえば１２０ｎｍ）の積層膜で形成する。さらに、層間絶縁膜５０２ａにチャネル層を形成する膜として、たとえばプラズマエンハンスメント−化学的気相成長法（ＰＥ−ＣＶＤ法）などにより非晶質シリコン膜をたとえば１５ｎｍの厚さに形成する。
【０１３３】
次に、非晶質シリコン膜上に酸化シリコン膜をたとえば２０ｎｍの厚さに成膜してバッファ膜を形成する。次いで、バッファ膜上に、たとえばＰＥ−ＣＶＤ法やスパッタリング法などにより、モリブデンをたとえば１００ｎｍの厚さに堆積して光−熱変換膜を形成する。バッファ膜は、レーザ光照射時に高温となる光−熱変換膜のモリブデン（Ｍｏ）が非晶質シリコン膜の膜内に拡散してモリブデンシリサイドが生成されることを防止する役割を果たす。
【０１３４】
次に、光−熱変換膜上にレーザ光を照射して光−熱変換膜を加熱し、この熱によって下層にある非晶質シリコン膜を微結晶シリコン膜に変化させる。このときのレーザアニール工程において使用するレーザ光源は、たとえば波長８０８ｎｍのブロードエリア型高出力半導体レーザ装置で、連続発振にて約４Ｗの光出力（連続レーザ光）が得られるものとする。マイクロレンズアレイなどを用いた均一照明光学系に半導体レーザ装置から射出されたレーザ光を通し、長軸側の光強度プロファイルが平坦なトップハット型で、短軸側の光強度プロファイルがガウシアン型の矩形ビームに整形し、そのビームを約２ｍＷ／μｍ^2の光強度に集光して光−熱変換膜上に照射し、基板を約４０ｍｍ／sの一定速度で移動させる。高い光強度の半導体レーザ光の照射によってモリブデン膜が高温に加熱され、この熱が熱伝導によって下層の酸化シリコンからなるバッファ膜、非晶質シリコン膜に伝わり、非晶質シリコン膜が融点に達する。溶融した非晶質シリコン膜は照射光が通り過ぎることによって冷却固化して微結晶シリコンに変化し、微結晶シリコン膜が形成される。
【０１３５】
次に、トランジスタを構成する上で不要となる光−熱変換膜およびバッファ膜を除去する。次に、必要に応じて、微結晶シリコン膜上に非晶質シリコン膜をたとえばＰＥ−ＣＶＤ法によりたとえば１２０ｎｍの厚さに形成する。こうすることで、微結晶シリコン膜と非晶質シリコン膜とからなる２層チャネル構造のチャネル層が作製される。
【０１３６】
次に、一般的な非晶質シリコンＴＦＴの製造プロセスと同様な工程を行なう。たとえば、非晶質シリコン膜上にたとえば化学的気相成長法により、たとえば窒化シリコン膜で、チャネル保護膜を形成する。その後、通常のフォトリソグラフィー工程およびエッチング工程によりチャネル層の上部にチャネル保護膜を用いてストッパー層を形成する。さらに、非晶質シリコン膜上のソース・ドレインが形成される領域に、ｎ型不純物として、たとえばリンをドープした非晶質シリコン層（ｎ＋ａ−Ｓｉ層）をたとえば化学的気相成長法によって形成する。その後、反応性イオンエッチング装置を用いるなどして、フォトリソグラフィー工程とドライエッチング工程によってアイランド構造を作製する。
【０１３７】
次に、ｎ＋ａ−Ｓｉ層を被覆するように、たとえばスパッタリングなどにより、第２配線層Ｌ２に、モリブデンＭｏよりも低抵抗であるアルミニウムＡｌやチタンＴｉあるいはそれらの合金材料（Ｔｉ−Ａｌ−Ｔｉなど）により、ソース電極およびドレイン電極や第２引出し配線Ｌdrawn_L2を形成するための電極膜を形成する。さらに、たとえば反応性イオンエッチング装置を用いるなどして、フォトリソグラフィー工程とドライエッチング工程によって、電極膜をパターニングしてソース電極、ドレイン電極、および第２引出し配線Ｌdrawn_L2を形成する。
【０１３８】
以上の工程により、チャネル層が微結晶シリコン膜および非晶質シリコン膜の２層構造からなる逆スタガー型の薄膜トランジスタ１が成される。
【０１３９】
ここで、本実施形態のボトムゲート構造の微結晶シリコンＴＦＴのチャネル層の形成時には、第１配線層Ｌ１には、ゲート電極だけでなく第１引出し配線Ｌdrawn_L1も存在するので、第１配線層Ｌ１がパネル内の全面にレイアウトされるようになり、非晶質シリコン膜を微結晶シリコン膜に変化させるために高出力の連続レーザ光を照射する過程では、パネル全体の熱プロファイルが、第１引出し配線Ｌdrawn_L1が存在しないときよりも均一になり、ＴＦＴの特性ばらつきが抑えられる。
【０１４０】
微結晶シリコンＴＦＴに限らず、その他の薄膜トランジスタでもレーザ光（たとえば固体レーザ）でアニール処理がなされる場合は熱プロファイルの不均一性が問題となり得るが、高出力の連続レーザ光が使用される微結晶シリコンＴＦＴに比べるとその問題は小さく、特に、微結晶シリコンＴＦＴにおいて引出し配線Ｌdrawn の一方の配線層を第１配線層Ｌ１にする効果が高い。
【０１４１】
＜＜改善手法：第２実施形態＞＞
図８および図８Ａは、引出し配線Ｌdrawn の断線に起因する表示不良を防止し得るようにした配線配置（レイアウト）の第２実施形態を説明する図である。ここで、図８は、第２実施形態における補助配線５１５と各走査線Ｌscanの配置関係を説明する平面透視図である。図８Ａは図８における走査線Ｌscanの長手方向（ｂ−ｂ’線）の付加回路１４８（特に保護回路１４２）のトランジスタにも着目した平面透視図（１）および断面図（２）である。図８における走査線Ｌscanの長手方向と直交する方向（ａ−ａ’線）の断面図は図示を割愛するが、第１実施形態と同様である。
【０１４２】
第２実施形態は、パッドや制御部１０９と画素アレイ部１０２の間に付加回路１４８（保護回路１４２やテストスイッチ回路１４４）を設けている場合のレイアウトの他の例である。第２実施形態は、前述の第１実施形態との相違点として、引出し配線Ｌdrawn の長手方向において、付加回路１４８が配設される領域についても、第１配線層Ｌ１と第２配線層Ｌ２に引出し配線Ｌdrawn を配置する点に特徴を有する。
【０１４３】
第２実施形態の仕組みでは、図８や図８Ａから理解されるように、画素アレイ部１０２から外周部へと引き出される各走査線Ｌscanの引出し配線Ｌdrawn が第１配線層Ｌ１および第２配線層Ｌ２で形成され、その長手方向における信号入力部側および画素アレイ部１０２側のそれぞれにおいてコンタクトLCで電気的な接続がとられている。このため、引出し配線Ｌdrawn の長手方向における付加回路領域をも含む部分において、つまり長手方向における全範囲において、第１引出し配線Ｌdrawn_L1および第２引出し配線Ｌdrawn_L2の何れかで断線しても、他方の配線層が接続されていることで、全体としては電気的な接続が維持されるので、信号入力部と画素アレイ部１０２との間の未接続が防止できる。
【０１４４】
＜＜改善手法：第３実施形態＞＞
図９〜図９Ｂは、引出し配線Ｌdrawn の断線に起因する表示不良を防止し得るようにした配線配置（レイアウト）の第３実施形態を説明する図である。ここで、図９は、第３実施形態における画素アレイ部１０２周辺の実装態様を説明する図である。図９Ａは、第３実施形態における補助配線５１５と各走査線Ｌscanの配置関係を説明する平面透視図である。図９Ｂは図９Ａにおける走査線Ｌscanの長手方向（ｂ−ｂ’線）の断面図である。図９Ａにおける走査線Ｌscanの長手方向と直交する方向（ａ−ａ’線）の断面図は図示を割愛するが、第１実施形態と同様である。
【０１４５】
第３実施形態は、図９〜図９Ｂから明らかなように、引出し配線Ｌdrawn の長手方向における信号入力部側と画素アレイ部１０２側の間に付加回路１４８を設けない場合の例である。付加回路１４８が存在しないので、引出し配線Ｌdrawn の長さは短くできている。
【０１４６】
第３実施形態の仕組みでは、図９Ａおよび図９Ｂから理解されるように、画素アレイ部１０２から外周部へと引き出される各走査線Ｌscanの引出し配線Ｌdrawn が第１配線層Ｌ１および第２配線層Ｌ２で形成され、その長手方向における信号入力部側および画素アレイ部１０２側のそれぞれにおいてコンタクトLCで電気的な接続がとられている。このため、引出し配線Ｌdrawn の長手方向における全範囲において、第１引出し配線Ｌdrawn_L1および第２引出し配線Ｌdrawn_L2の何れかで断線しても、他方の配線層が接続されていることで、全体としては電気的な接続が維持されるので、信号入力部と画素アレイ部１０２との間の未接続が防止できる。
【図面の簡単な説明】
【０１４７】
【図１】本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図（ＣＯＧ搭載構成）である。
【図１Ａ】本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図（周辺回路パネル外配置構成）である。
【図２】本実施形態の基本構成の画素回路と、当該画素回路を備えた有機ＥＬ表示装置の一実施形態を示す図である。
【図２Ａ】図２に示した本実施形態の画素回路に関する駆動タイミングの一例を示すタイミングチャートである。
【図３】有機ＥＬ素子の下部電極と補助配線の第１比較例のレイアウトを示した全体概要図である。
【図３Ａ】図３に対する変形例である第２比較例のレイアウトを示した図である。
【図４】図１Ａに示した周辺回路パネル外配置構成の場合の実装例を説明する図である。
【図４Ａ】図１Ａに示した周辺回路パネル外配置構成の場合のＴＣＰ実装の詳細を説明する図である。
【図５】比較例における補助配線と各走査線の配置関係を説明する平面透視図である。
【図５Ａ】図５における走査線の長手方向と直交する方向（ａ−ａ’線）の断面図（１）、走査線Ｌscanの長手方向（ｂ−ｂ’線）の断面図（２）である。
【図５Ｂ】画素アレイ部の外周部において、引出し配線が画素アレイ部に接続する箇所のレイアウト例（平面図）である。
【図５Ｃ】図５Ｂの概要の平面図である。
【図５Ｄ】図５Ｃ中の点線部分の拡大図である。
【図５Ｅ】第１配線層と第２配線層の交差部分の詳細を説明する図である。
【図５Ｆ】画素アレイ部の外周部に保護回路やテストスイッチ回路が設けられた状態のレイアウト例（平面図）である。
【図５Ｇ】保護回路の概要を示す図である。
【図５Ｈ】テストスイッチ回路の概要を示す図である。
【図６】第１実施形態における補助配線と各走査線の配置関係を説明する平面透視図である。
【図６Ａ】図６における走査線の長手方向と直交する方向（ａ−ａ’線）の断面図である。
【図６Ｂ】図６における走査線の長手方向（ｂ−ｂ’線）の保護回路のトランジスタにも着目した平面透視図（１）および断面図（２）である。
【図７】微結晶シリコンＴＦＴの断面模式図である。
【図８】第２実施形態における補助配線と各走査線の配置関係を説明する平面透視図である。
【図８Ａ】図８における走査線の長手方向（ｂ−ｂ’線）の保護回路のトランジスタにも着目した平面透視図（１）および断面図（２）である。
【図９】第３実施形態における画素アレイ部周辺の実装態様を説明する図である。
【図９Ａ】第３実施形態における補助配線と各走査線の配置関係を説明する平面透視図である。
【図９Ｂ】図９Ａにおける走査線の長手方向（ｂ−ｂ’線）の断面図である。
【符号の説明】
【０１４８】
１…表示装置、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DSL …電源供給線、１０６…水平駆動部、１０６HS…映像信号線、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、１４０…周辺回路部、１４２…保護回路、１４４…テストスイッチ回路、１４８…付加回路、２００…駆動信号生成部、２２０…映像信号処理部、５０４…下部電極（アノード電極）、５０６…有機層、５０８…上部電極（カソード電極）、５１５…補助配線、LC…コンタクト、Ｌscan…走査線、Ｌdrawn ，Ｌdrawn_L1，Ｌdrawn_L2…引出し配線
【技術分野】
【０００１】
本発明は、駆動信号の大小によって輝度が変化する電流駆動型の電気光学素子（表示素子や発光素子とも称される）を具備する画素回路（画素とも称される）が行列状に配置された画素アレイ部を主要部に有する表示パネル部を具備し、画素回路ごとに能動素子を有して当該能動素子によって画素単位で表示駆動が行なわれるアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
近年、表示装置の分野では、パネル型の表示装置が、薄型、軽量、高精細などの特長を有するために、従来のＣＲＴ（Cathode Ray Tube）表示装置に代わって主流になりつつある。
【０００３】
パネル型の表示装置の中には、画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電圧駆動型の電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電流駆動型の電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す）素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００４】
パネル型の表示装置では、ＴＦＴや電気光学素子などの画素回路を構成する素子を行列状に配置した画素アレイ部と、画素アレイ部の周辺に配置され、各画素を駆動するための走査線と接続された走査部（水平駆動部や垂直駆動部）を主要部とする制御部と、これらを制御部を動作させるための各種の信号を生成する駆動信号生成部や映像信号処理部を備えて装置の全体が構成されるのが一般的である。画素アレイ部と、画素アレイ部以外の走査回路などとの間は、走査線や電源線などが引き延ばされ、画素回路を構成する薄膜トランジスタや電気光学素子に電源電圧や信号を入力する走査回路から信号を供給する形態が採られる。
【０００５】
このとき、画素アレイ部以外の回路をどのように配置するかについては種々の方法が考えられているが、一例としては、画素アレイ部以外の回路をパネル外に配置して、パネル辺縁部の端子領域にまで走査線（たとえば書込走査線、電源供給線、映像信号線）を引き延ばして、走査回路や電源回路などから、画素回路を構成する薄膜トランジスタや電気光学素子に電源電圧や信号供給する形態が採られることがある（特許文献１参照）。
【０００６】
【特許文献１】特開２００７−０４１５６１号公報
【０００７】
ここで、電流駆動型の電気光学素子は、発光層と２つの電極（下部電極と上部電極と称する）で挟んだ積層構造をなしている。たとえば、有機ＥＬ素子は下部電極と上部電極との間に有機正孔輸送層や有機発光層を積層させてなる有機薄膜（有機層）を設けてなり、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、有機ＥＬ素子を流れる電流値を制御することで発色の階調を得ている。一方の電極（上部電極）側から光を取り出すことで表示を行なう。
【０００８】
このため、光が透過する側（表示面側と称する）の上部電極は光透過性を持つものが使用され電極抵抗が高くなり易い。この問題を緩和する仕組みとして、もう一方の下部電極が配される層と同じ層に補助配線を設ける仕組みが考えられている（特許文献２参照）。
【０００９】
【特許文献２】特開２００４−２０７２１７号公報
【００１０】
特許文献２に記載の仕組みでは、画素アレイ部内に２次元マトリクス状に配置される画素回路を取り囲むように補助配線を格子状に形成し、さらに、画素アレイ部の外周を取り囲むように補助配線を形成している。そして、この外周部の全体で上部電極との電気的な接続をとることでコンタクト抵抗を下げるようにしている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、画素アレイ部の各画素回路を駆動するには、画素アレイ部に２次元マトリクス状に配された各画素回路から引き出される垂直走査線や水平走査線と駆動回路側とを接続しなければならない。特許文献２に記載の仕組みのように、画素アレイ部の外周部の全体で補助配線と上部電極との電気的な接続をとるようにすると、画素アレイ部の外部の回路との接続をとるための引出し用の走査線（特に画素アレイ部内の配線と区別して引出し配線とも称する）が長くなる。また、静電気保護回路やテストスイッチ回路などのような付加回路（詳細は後述する）を設けると、さらに、その配線長が長くなる。
【００１２】
ここで、接続用の画素アレイ部外の配線（引出し配線）は、画素アレイ部外の限られた面積内でレイアウトする必要があるため、大電流を必要としないものは、パターン設計ルール上の最小線幅で形成されるのが一般的である。しかしながら、配線幅が狭いと、断線し易い。そして、引出し配線が断線すると、画素回路を駆動する信号がトランジスタに伝達されなくなるので、適正な表示が行なわれなくなってしまう。さらに、この問題は、特許文献２に記載の仕組みのように画素アレイ部の外周を取り囲むように補助配線を形成する、あるいは静電気保護回路やテストスイッチ回路などの付加回路を設けるなどして、配線長が長くなるほど、その発生の機会が増える（長い分だけ断線対象箇所が増えるからである）。
【００１３】
このような問題を解消するには、配線幅を広くすることが考えられるが、前述のように、画素アレイ部外の限られた面積内でレイアウトする必要があるため採用するのは困難である。
【００１４】
本発明は、上記事情に鑑みてなされたものであり、画素アレイ部の各画素回路に信号を供給する走査線（画素アレイ部外の引出し配線）の断線を起因とする表示不良を防止することのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る表示装置の一形態は、信号振幅に応じた表示を行なう電気光学素子を含む画素回路および走査線が行列状に配された画素アレイ部と、画素アレイ部の各走査線から引き出され、画素回路を駆動するための各種の信号を伝送する配線である引出し配線と、を備える。
【００１６】
引出し配線は、画素アレイ部の周辺部に配置された、走査線に信号を供給する半導体素子を有する走査回路、あるいは製造検査を行なうための検査装置から入力されるテスト信号を走査線に供給するためのスイッチ素子を有するテストスイッチ回路、あるいは、走査線に印加される静電気による静電破壊からの保護を図る保護素子を有する静電気保護回路を含む周辺回路部側へと引き出される。
【００１７】
加えて、引出し配線を、複数の配線層に形成し、各配線層の引出し配線の電気的な接続をとるコンタクトを引出し配線の長手方向の少なくとも２箇所に形成する。
【００１８】
引出し配線を複数の配線層に配設することで、つまり引出し配線を複層化することで、コンタクト間において何れかの配線層の引出し配線が断線しても、他方の配線層の引出し配線の存在により、コンタクト間の電気的な接続が維持される。
【発明の効果】
【００１９】
本発明の一形態によれば、コンタクト間において何れかの配線層の引出し配線が断線しても、他方の配線層の引出し配線の存在によりコンタクト間の電気的な接続が維持されるので、断線を起因とする表示不良の発生は防止される。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００２１】
＜表示装置の全体概要＞
図１および図１Ａは、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで、図１はＣＯＧ実装技術（詳細は後述する）により画素アレイ部が搭載されたガラス基板上に制御部用の半導体チップを直接実装するＣＯＧ搭載構成の場合を示し、図１Ａは表示パネル部には画素アレイ部を搭載し、それとは別基板（たとえばフレキシブル基板）上に制御部を搭載する周辺回路パネル外配置構成の場合を示す。
【００２２】
ここで示す構成例では、たとえば画素の表示素子（電気光学素子、発光素子）として電流駆動型の素子である有機ＥＬ素子を、また能動素子として薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に採って説明する。
【００２３】
薄膜トランジスタとしては、大別すると、能動領域であるチャネル層を構成する半導体の種別によって、たとえば、非晶質シリコンからなるアモルファスシリコンＴＦＴ、微結晶シリコン（ナノ結晶シリコン）からなる微結晶シリコンＴＦＴ、多結晶シリコンからなる低温ポリシリコンＴＦＴ（無アルカリガラス基板）あるいは高温ポリシリコンＴＦＴ（石英ガラス基板）があるし、また、これらの組合せでチャネル層を２層構造にする仕組みも考えられている（参考文献１〜４を参照）。その種別によって、たとえば閾値電圧Ｖthや移動度μの大きさや素子ばらつきや経時的な安定性などの素子特性に相違があるが、本実施形態では、画素アレイ部１０２やその周辺部の全てに、チャネル層を構成する半導体には、閾値電圧Ｖthのばらつき（面内の均一性）や経時的な安定性が比較的良好で、またアモルファスシリコンＴＦＴよりも大きな移動度が得られる微結晶シリコンＴＦＴで、かつゲート電極が基板側に配されたボトムゲート構造のものを適用する例で説明する。
【００２４】
参考文献１：特開平１０−２４２０５２号公報
参考文献２：特開２００７−５５０８号公報
参考文献３：特開２００７−３５９６４号公報
参考文献４：鵜飼育弘、“薄膜トランジスタ技術のすべて−構造，特性，製造プロセスから次世代ＴＦＴまで−”、初版、日本、工業調査会、２００７年１０月２５日、特にｐ７４〜８８
【００２５】
表示装置１は、様々な電子機器、たとえば半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。
【００２６】
なお、以下の全体構成の説明においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する電気光学素子の全てに、後述する全ての実施形態が同様に適用できるし、電流駆動に限らず、電圧駆動で発光する電気光学素子の全てにも、後述する全ての実施形態が同様に適用できる。
【００２７】
図１や図１Ａに示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）Ｐが表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された画素アレイ部１０２を主要部に備える表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部（いわゆるタイミングジェネレータ）２００と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。
【００２８】
図１に示すＣＯＧ搭載構成の場合、表示パネル部１００は、基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２が配置され、さらに画素回路Ｐを垂直方向に走査する垂直駆動部１０３、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６がＣＯＧ実装技術により搭載され、さらに、外部接続用の端子部（パッド部）１０８が表示パネル部１００の一辺の端部に配置されている。なお、必要に応じて、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部がＣＯＧ実装技術により搭載されることもある。
【００２９】
垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００３０】
垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成され、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路として機能するようになっている。
【００３１】
図示した垂直駆動部１０３および対応する走査線の構成は、画素回路Ｐが後述する本実施形態の２ＴＲ構成の場合に適合させて示したものであるが、画素回路Ｐの構成によっては、その他の走査部および走査線が設けられることもある。
【００３２】
また、表示パネル部１００上には、さらに、垂直駆動部１０３および水平駆動部１０６のそれぞれについて、周辺回路部１４０の一例として、保護回路１４２およびテストスイッチ回路１４４が搭載可能となっている。保護回路１４２とテストスイッチ回路１４４を纏めて付加回路１４８と称する。保護回路１４２としては、垂直駆動部１０３用の保護回路１４２Ｖと水平駆動部１０６用の保護回路１４２Ｈが走査線ごとに設けられ、テストスイッチ回路１４４としては垂直駆動部１０３用のテストスイッチ回路１４４Ｖと水平駆動部１０６用のテストスイッチ回路１４４Ｈが走査線ごとに設けられている。
【００３３】
保護回路１４２Ｖ，１４０Ｈおよびテストスイッチ回路１４４Ｖ，１４２Ｈは、ＣＯＧ実装技術ではなく、画素アレイ部１０２のＴＦＴを生成する工程にて同時に各ＴＦＴを生成する仕組み（ＴＦＴ一体構成）にて作り込まれている。なお、本実施形態においては、発明課題との関係から、保護回路１４２Ｖ（垂直駆動部１０３用），１４０Ｈ（水平駆動部１０６用）を備えることは必須ではない。
【００３４】
ここで、付加回路１４８として保護回路１４２やテストスイッチ回路１４４を設けることの意義について説明すると以下の通りである。先ず、製品形態としては、画素アレイ部１０２と制御部１０９とを同一のガラス基板上に搭載した表示パネル部１００と駆動信号生成部２００や映像信号処理部２２０を別体とする形態（パネル上配置構成と称する）や、表示パネル部１００には画素アレイ部１０２を搭載し、それとは別基板（たとえばフレキシブル基板）上に制御部１０９や駆動信号生成部２００や映像信号処理部２２０などの周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）が考えられる。
【００３５】
また、画素アレイ部１０２と制御部１０９とを同一のガラス基板（基板１０１）上に搭載して表示パネル部１００を構成するパネル上配置構成の場合、画素アレイ部１０２のＴＦＴを生成する工程にて同時に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部２２０も）用の各ＴＦＴを生成する仕組み（ＴＦＴ一体構成と称する）と、ＣＯＧ（Chip On Glass ）実装技術により画素アレイ部１０２が搭載された基板１０１上に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部２２０も）用の半導体チップを直接実装する仕組み（ＣＯＧ搭載構成と称する）が考えられる。
【００３６】
周辺回路パネル外配置構成やＣＯＧ搭載構成（纏めて制御部後付け構成とも称する）では、画素アレイ部１０２と制御部１０９とが別体である時点が存在する。画素アレイ部１０２と制御部１０９を接続しないと、画表示を行なうことができないために、画素アレイ部１０２の各画素の欠陥（ＴＦＴの短絡や開放）や走査線の欠陥（断線や隣接する走査線との接触）などの検査を行なうことができない。
【００３７】
このため、制御部後付け構成を採る場合、画素アレイ部１０２の周辺部に、制御部１０９を画素アレイ部１０２に接続せずに画素アレイ部１０２の各画素や走査線の検査を行なうことを目的として、画素アレイ部１０２の外部から各走査線にテスト信号を供給可能とするテストスイッチ回路１４４を設けて簡易点灯検査を行なうのである。
【００３８】
テストスイッチ回路１４４としては様々な構成が考えられるが、たとえば、静電気保護用の保護回路１４２とテストスイッチ回路１４４とを別の回路素子で構成する仕組みと、保護回路１４２の回路素子をテスト信号を走査線に供給するテストスイッチ回路１４４を構成するスイッチ素子として兼用するようにした保護＆テストスイッチ回路とする仕組みが考えられる（詳細は後述する）。なお、保護回路１４２は、制御部後付け構成では、画素アレイ部１０２と制御部１０９とが別体である時点が存在するので、完成品にする過程で画素アレイ部１０２上の走査線に人体や製造機材などを介して静電気が印加され回路素子が破壊される可能性がＴＦＴ一体構成の場合よりも多くなるため、静電気による静電破壊からの回路素子の保護を目的として走査線ごとに設けるものである。
【００３９】
このように、実装状態では、垂直駆動部１０３や水平駆動部１０６や保護回路１４２Ｖ，１４０Ｈおよびテストスイッチ回路１４４Ｖ，１４２Ｈなどの周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に搭載された構成となっている。図示した例では、制御部１０９を構成する書込走査部１０４、駆動走査部１０５、および水平駆動部１０６を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載する例を示しており、このことを図からも明らかにするべく、制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）を点線で示している。また、ＣＯＧ搭載時に表示パネル部１００上の配線との接続をとるための電気的接続端子PAD1（Contact Pad ）を模式的に示している。
【００４０】
ＣＯＧ実装技術により表示パネル部１００に制御部１０９などのＩＣチップ（ＩＣ：Integrated Circuit）を実装する方法としては、たとえば、電気的接合端子（バンプ）に電解めっきによる金バンプを使用し、表示パネル部１００上の電極へＡＣＦ（Anisotropic Conductive Film ）により実装する手法が知られている。もちろん、これ以外の手法を適用してもよい。
【００４１】
保護回路１４２Ｖ，１４０Ｈおよびテストスイッチ回路１４４Ｖ，１４２Ｈとしては、たとえば、静電気保護回路とテストスイッチ回路とを別の回路素子で構成する仕組みを採用してもよいし、静電気保護回路の回路素子をテスト信号を走査線に供給するテストスイッチ回路を構成するスイッチ素子として兼用するようにした保護＆テストスイッチ回路とする仕組みを採用してもよい。
【００４２】
なお図１に示す例では、パルス信号を表示パネル部１００の外部から端子部１０８を介して入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載することも可能である。
【００４３】
端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部２２０から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｇ，Ｂが供給される。
【００４４】
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。
【００４５】
端子部１０８の各端子は、信号線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００４６】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるともに、列ごとに信号線が配線された構成となっている。
【００４７】
たとえば、画素アレイ部１０２には、画素アレイ部１０２には、垂直走査側の各走査線１０４WS，１０５DSL と水平走査側の走査線である映像信号線（データ線）１０６HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００４８】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００４９】
書込走査部１０４および駆動走査部１０５は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する、すなわち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。
【００５０】
水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを列単位で選択する、すなわち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００５１】
本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、あるいは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００５２】
なお、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、および映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置として提供することも可能であるし、画素アレイ部１０２のみで表示装置として提供することも可能である。
【００５３】
たとえば、表示装置１は、封止された構成のモジュール形状のものをも含む。たとえば、図１Ａに示すように、周辺回路パネル外配置構成の場合が該当する。この場合、画素アレイ部１０２に透明なガラスなどの対向部に貼り付けられて形成された表示パネル部１００のみでなる表示モジュールとして構成される。透明な対向部には、表示層（本例であれば有機層やその両側の電極層）、カラーフィルタ、保護膜、遮光膜などが設けられる。
【００５４】
図１Ａに示す周辺回路パネル外配置構成（表示モジュール）の場合、画素アレイ部１０２の他にも、外部から画素アレイ部１０２への映像信号Ｖsig や各種の駆動パルスを入出力するための回路部（垂直駆動部１０３や水平駆動部１０６に相当するものやその出力ドライバなど）を搭載したＦＰＣ（フレキシブルプリントサーキット）との間で、ＴＣＰ（Tape Carrier Package）方式やＣＯＦ（Chip On Flexible）方式で接続をとる際の外部接続端子となる電気的接続端子PAD2が、表示パネル部１００の辺縁に設けられる。ＴＣＰは、フレキシブル・テープにドライバＬＳＩ（Large Scale Integrated Circuit）をボンディングで搭載したものの呼称であり、その手法は通常ＴＡＢ（Tape Automated Bonding）が用いられる。因みに、図１ＡではＣＯＦ方式の例で示しているが、ＴＣＰ方式の例は、後述する図４や図４Ａで示す。その他の点は、基本的には、ＣＯＧ搭載構成の場合と同様である。
【００５５】
なお図１および図１Ａでは、画素アレイ部１０２の一方側にのみ垂直駆動部１０３の各要素（書込走査部１０４や駆動走査部１０５）や保護回路１４２Ｖおよびテストスイッチ回路１４４Ｖを配置する構成を示しているが、これらを画素アレイ部１０２を挟んで左右両側に配置する構成を採ることも可能である。同様に、図１および図１Ａでは、画素アレイ部１０２の一方側にのみ水平駆動部１０６や保護回路１４２Ｈおよびテストスイッチ回路１４４Ｈを配置する構成を示しているが、これらを画素アレイ部１０２を挟んで上下両側に配置する構成を採ることも可能である。
【００５６】
また、制御部１０９の実装形態に関しては、図１ではパネル上配置構成の一例としてＣＯＧ搭載構成の場合を示し、図１Ａでは周辺回路パネル外配置構成の場合を示したが、前述のようにパネル上配置構成としては原理的にはＣＯＧ搭載構成に限らずＴＦＴ一体構成の場合であってもよい。ここで「原理的には」と称したのは、考え方としてはＴＦＴ一体構成を採ることができるが、付加回路１４８（保護回路１４２やテストスイッチ回路１４４）が必要となる背景を踏まえると、実体面としては、ＴＦＴ一体構成を採りつつ保護回路１４２やテストスイッチ回路１４４を備える構成を採ることは殆ど無いと考えてよいからである。
【００５７】
ただし、ＴＦＴ一体構成の場合において、後述する本実施形態の仕組みを制御部１０９へ適用することを排除するものではない。この場合、制御部１０９を構成するＴＦＴは画素アレイ部１０２の各画素回路Ｐを構成するＴＦＴと一体的に製造されるので、保護回路１４２やテストスイッチ回路１４４は基本的には不要となり、その代わりに制御部１０９を周辺回路部１４０として取り扱って、後述する実施形態を適用すればよい。もちろん、ＴＦＴ一体構成の場合に、保護回路１４２やテストスイッチ回路１４４を備えておくことを排除するものでもない。この場合、制御部１０９や保護回路１４２やテストスイッチ回路１４４に、後述する実施形態を適用すればよい。
【００５８】
＜画素回路＞
図２は、本実施形態の基本構成の画素回路Ｐと、当該画素回路Ｐを備えた有機ＥＬ表示装置の一実施形態を示す図である。本実施形態の基本構成の画素回路Ｐを画素アレイ部１０２に備える表示装置１を本実施形態の基本構成の表示装置１と称する。なお、表示パネル部１００の基板１０１上において画素アレイ部１０２の周辺部に配置される垂直駆動部１０３、水平駆動部１０６、保護回路１４２Ｖ，１４０Ｈ、およびテストスイッチ回路１４４Ｖ，１４２Ｈも合わせて示している。周辺回路パネル外配置構成やＣＯＧ搭載構成（纏めて制御部後付け構成とも称する）では制御部１０９が画素アレイ部１０２と別体である時点が存在することを示すために、制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）を点線で示している。
【００５９】
ここで、前述のように、保護回路１４２Ｖ，１４０Ｈは、書込走査線１０４WS、電源供給線１０５DSL 、および映像信号線１０６HSの全てについて走査線ごとに設けられている。一方、テストスイッチ回路１４４Ｖ，１４２Ｈは、書込走査線１０４WSおよび映像信号線１０６HSについて走査線ごとに設けられるのに対して、電源供給線１０５DSL については設けられていない。
【００６０】
駆動トランジスタを始めとする各トランジスタとしてはＭＯＳトランジスタを使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端およびドレイン端の何れか一方を入力端として取り扱い、他方を出力端として取り扱う。また、特に有機ＥＬ素子１２７に駆動電流を供給する駆動トランジスタに関してはソース端およびドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。
【００６１】
以下、２ＴＲ構成での画素回路Ｐの一例について具体的に説明する。図２に示す本実施形態の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている点に特徴を有する。また、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備える。
【００６２】
また駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法として、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処するのである。
【００６３】
また本実施形態の画素回路Ｐは、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有するのである。
【００６４】
因みに、駆動トランジスタ１２１は、低温ポリシリコンＴＦＴを使用する場合は閾値電圧の基板面内の不均一性が大きく、閾値補正機能がほぼ必須となるのに対して、微結晶シリコンＴＦＴを使用する場合は、閾値電圧の基板面内の不均一性が小さく要求仕様との関係では閾値補正機能を取り外すことも可能と考えられる。ここでは、前記の各機能（閾値補正機能、移動度補正機能、ブートストラップ機能）の全てを適用する例で説明する。
【００６５】
具体的には図２に示すように、本実施形態の画素回路Ｐは、それぞれｎチャネル型の駆動トランジスタ１２１およびサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７を有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。なお、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。
【００６６】
駆動トランジスタ１２１のソース端（ノードＮＤ１２１）とゲート端（ノードＮＤ１２２）の間に保持容量１２０が接続され、駆動トランジスタ１２１のソース端が直接に有機ＥＬ素子１２７のアノード端に接続されている。保持容量１２０は、ブートストラップ容量としても機能するようになっている。有機ＥＬ素子１２７のカソード端Ｋは基準電位としてのカソード電位Ｖcathとされる。このカソード電位Ｖcathは、基準電位を供給する全画素共通の接地配線Ｖcath（一例としてGND ）に接続されている。
【００６７】
なお、接地配線Ｖcathは、それ用の単一層の配線（上層配線）のみとしてもよいし、たとえばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線（補助電極）を設けてカソード配線の抵抗値を低減する。この補助配線は、たとえば、画素アレイ部１０２（表示エリア）内に格子状または列または行状に配線され、さらに画素アレイ部１０２の周辺部にも配線され、上層配線と同電位となるように接続され、固定電位が与えられる。この補助配線の詳細については後で説明する。
【００６８】
サンプリングトランジスタ１２５は、ゲート端が書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端が映像信号線１０６HSに接続され、ソース端が駆動トランジスタ１２１のゲート端（ノードＮＤ１２２）に接続されている。そのゲート端には、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端とドレイン端とを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ１２５としては、ディプレション型およびエンハンスメント型の何れをも使用できる。
【００６９】
駆動トランジスタ１２１のドレイン端は、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。具体的には、駆動走査部１０５は、駆動トランジスタ１２１のドレイン端に対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖccと低電圧側の第２電位Ｖssとを切り替えて供給する電源電圧切替回路を具備している。
【００７０】
第２電位Ｖssとしては、映像信号線１０６HSにおける映像信号Ｖsig のオフセット電位Ｖofs より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖssを設定する。なお、オフセット電位Ｖofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【００７１】
画素回路Ｐを駆動するため、画素アレイ部１０２の周辺部には、書込走査部１０４、駆動走査部１０５および、水平駆動部１０６を配置する。制御部１０９は、駆動タイミングを適正化することで、駆動トランジスタ１２１に流れる駆動電流Ｉdsを一定に維持する駆動信号一定化回路として機能するようにする。このため、先ず駆動走査部１０５は、好ましくは、保持容量１２０に信号振幅Ｖinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsig の供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。
【００７２】
制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。すなわち、信号電位がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。
【００７３】
また、制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにするのである。
【００７４】
また、好ましくは、制御部１０９は、オフセット電位Ｖofs がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。この閾値補正動作は、必要に応じて、信号振幅Ｖinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行して、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのがよい。
【００７５】
また、さらに好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端にオフセット電位Ｖofs が供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておくのである。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定するのである。
【００７６】
＜＜駆動電流を一定に維持する基本動作＞＞
２ＴＲ駆動構成における閾値補正に当たっては、制御部１０９の駆動走査部１０５は、書込走査部１０４での走査に合わせて１行分の各画素回路Ｐに、駆動電流Ｉdsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖccと第１電位Ｖccとは異なる第２電位Ｖssとを切り替えて出力する。書込走査部１０４は、駆動トランジスタ１２１の電源供給端子に第１電位Ｖccに対応する電圧が供給され、かつサンプリングトランジスタ１２１に信号電位が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御する。
【００７７】
また、２ＴＲ駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖssに対応する電圧が供給され、かつサンプリングトランジスタ１２５に信号電位が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端の電位を基準電位Ｖinに、また出力端の電位を第２電位Ｖssに初期化するのがよい。
【００７８】
さらに好ましくは、制御部１０９は、閾値補正動作の後、駆動トランジスタ１２１に第１電位Ｖccに対応する電圧が供給され、サンプリングトランジスタ１２５に信号電位が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで保持容量１２０に信号振幅Ｖinの情報を書き込む際、駆動トランジスタ１２１の移動度μに対する補正分を保持容量１２０に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ１２５に信号電位が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ１２５を導通させるとよい。
【００７９】
駆動トランジスタ１２１のゲートとソースとの間に保持容量１２０を配置して、駆動トランジスタ１２１のソース端の電位Ｖｓの変動にゲート端の電位Ｖｇが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとすることで、有機ＥＬ素子１２７の特性の経時変動による有機ＥＬ素子１２７のアノード電位変動（つまりソース電位変動）があっても、その変動を相殺するようにゲート電位Ｖｇを変動させることで、画面輝度の均一性（ユニフォーミティ）を確保できる。ブートストラップ機能が、有機ＥＬ素子を代表とする電流駆動型の発光素子の経時劣化補正能力を向上させることができる。もちろん、このブートストラップ機能は、発光開始時点で、有機ＥＬ素子１２７に発光電流Ｉelが流れ始め、それによってアノード・カソード間電圧Ｖelが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Ｖelの変動に伴って駆動トランジスタ１２１のソース電位Ｖｓが変動する際にも機能する。
【００８０】
また、駆動トランジスタ１２１の製造プロセスのばらつきにより、画素回路Ｐごとに閾値電圧や移動度などの特性変動がある。駆動トランジスタ１２１を飽和領域で駆動する場合においても、この特性変動により、駆動トランジスタ１２１に同一のゲート電位を与えても、画素回路Ｐごとにドレイン電流（駆動電流Ｉds）が変動し、発光輝度のばらつきになって現れる。
【００８１】
これに対して、閾値補正機能および移動度補正機能を実現する駆動タイミングとすることで、それらの変動の影響を抑制でき、画面輝度の均一性（ユニフォーミティ）を確保できる。本実施形態の閾値補正動作および移動度補正動作では、詳細は割愛するが、書込みゲインが１（理想値）であると仮定した場合、発光時のゲート・ソース間電圧Ｖgsが“Ｖin＋Ｖth−ΔＶ”で表されるようにすることで、ドレイン・ソース間電流Ｉdsが、閾値電圧Ｖthのばらつきや変動に依存しないようにするとともに、移動度μのばらつきや変動に依存しないようにする。結果として、閾値電圧Ｖthや移動度μが製造プロセスにより変動しても、駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。
【００８２】
＜画素回路の動作：本実施形態＞
図２Ａは、図２に示した本実施形態の画素回路Ｐに関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャートである。ここで、図２Ａに示す例は、信号振幅Ｖinに応じた情報を保持容量１２０に書き込む動作と移動度補正を、書込走査線１０４WSに印加する書込駆動パルスWSの立上りと立下りで決定する態様である。
【００８３】
以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して、保持容量１２０に信号振幅Ｖinの情報を、書き込む、保持する、あるいはサンプリングするなどと簡潔に記して説明する。実際には、書込みゲインが１未満となり、保持容量１２０には信号振幅Ｖinの大きさそのものではなく、信号振幅Ｖinの大きさに対応するゲイン倍された情報が保持されることになる。また、説明や理解を容易にするため、特段の断りのない限り、ブートストラップゲインが１（理想値）であると仮定して簡潔に記して説明する。
【００８４】
２ＴＲ構成の画素回路Ｐにおける駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Ｖsig は、オフセット電位Ｖofs と信号電位（Ｖofs ＋Ｖin）を１Ｈ期間内において時分割で有し、非有効期間であるオフセット電位Ｖofs にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖofs ＋Ｖin）にある期間を１水平期間の後半部とする。
【００８５】
また、信号書込みに用いる書込駆動パルスWSを閾値補正や移動度補正にも用いることし、好ましくは書込駆動パルスWSを１Ｈ期間内に２回アクティブにしてサンプリングトランジスタ１２５をオンする。信号振幅Ｖinの情報のサンプリング（書き込む動作）と移動度補正を、書込走査線１０４WSに印加する書込駆動パルスWSの立上りと立下りで決定するためである。そして、１回目のオンタイミングにて閾値補正を行ない、２回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なう。その後、駆動トランジスタ１２１は、第１電位（高電位側）にある電源供給線１０５DSL から電流の供給を受け保持容量１２０に保持された信号電位（映像信号Ｖsig の有効期間の電位に対応する電位）に応じて駆動電流Ｉdsを有機ＥＬ素子１２７に流す。
【００８６】
たとえば、発光期間Ｂ，Ｉでは電源駆動パルスDSL が第１電位Ｖccにあり、書込駆動パルスWSがインアクティブＬでサンプリングトランジスタ１２５Ｔ１がオフした状態である。このとき、駆動トランジスタ１２１は飽和領域で動作するように設定されているため、有機ＥＬ素子１２７に流れる駆動電流Ｉdsは駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsに応じた値をとる。飽和領域で動作するトランジスタのドレイン端−ソース間に流れる電流をＩds、移動度をμ、チャネル幅（ゲート幅）をＷ、チャネル長（ゲート長）をＬ、ゲート容量（単位面積当たりのゲート酸化膜容量）をＣoxは、トランジスタの閾値電圧をＶthとすると、駆動トランジスタ１２１は下記の式（１）に示した値を持つ定電流源となっている。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉdsはゲート・ソース間電圧Ｖgsによって制御される。
【００８７】
【数１】
【００８８】
次に非発光期間に入ると、先ず放電期間Ｃにおいて、電源駆動パルスDSL を第２電位Ｖssとすると、有機ＥＬ素子１２７は消光し、電源駆動パルスDSL が駆動トランジスタ１２１のソースとなり、有機ＥＬ素子１２７のアノードは第２電位Ｖssに充電される。さらに、初期化期間Ｄにて映像信号線１０６HSの電位がオフセット電位Ｖofs なったときに書込駆動パルスWSをアクティブＨにしてサンプリングトランジスタ１２５をオンさせて駆動トランジスタ１２１のゲート電位をオフセット電位Ｖofs とする。
【００８９】
その後、閾値補正期間Ｅにおいて、電源供給線１０５DSL の電位が低電位側の第２電位Ｖssから高電位側の第１電位Ｖccに遷移することで、駆動トランジスタ１２１のゲート端はオフセット電位Ｖofs に保持されたまま、駆動電流Ｉdsにより保持容量１２０と寄生容量Ｃelを充電し、一定時間経過後、書込駆動パルスWSをインアクティブＬにしてサンプリングトランジスタ１２５をオフする。閾値補正期間が十分であれば、この動作により、駆動トランジスタ１２１のゲート・ソース間電圧ＶgsはＶthという値をとる。
【００９０】
すなわち、ノードＮＤ１２１の電位（ソース電位Ｖｓ）とノードＮＤ１２２の電圧（ゲート電位Ｖｇ）との電位差がちょうど閾値電圧Ｖthとなったところで駆動トランジスタ１２１はオン状態からオフ状態となり（カットオフし）、駆動トランジスタ１２１のソース電位Ｖｓは“Ｖofs −Ｖth”となってドレイン電流は流れなくなり、閾値補正期間が終了する。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。この閾値補正機能により、画素回路Ｐごとにばらつく駆動トランジスタ１２１の閾値電圧Ｖthの影響をキャンセルすることができる。このとき、有機ＥＬ素子１２７には逆バイアスがかかっているため有機ＥＬ素子１２７が発光することはない。
【００９１】
ここで、閾値補正動作は１回のみ実行するものとすることもできるが、このことは必須ではない。必要に応じて、１水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返すようにしてもよい。たとえば、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端とソース端と間に接続された保持容量１２０に書き込まれることになる。しかしながら、閾値補正期間Ｅは、書込駆動パルスWSをアクティブＨにしたタイミングからインアクティブＬに戻すタイミングまでであり、この期間が十分に確保されていないときには、それ以前に終了してしまうことなる。この問題を解消するには、閾値補正動作を複数回繰り返すのがよい。ここでは、そのタイミングについては図示を割愛するが、信号振幅Ｖinの保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのである。
【００９２】
本実施形態の制御部１０９においては、閾値補正機能に加えて、保持容量１２０に信号振幅Ｖinに応じた情報を保持する際、同時に駆動トランジスタ１２１の移動度μに対する補正を加える移動度補正機能を備えている。因みに、水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs ＋Ｖin）を実際に供給して、書込駆動パルスWSをアクティブＨにする期間を、保持容量１２０への信号振幅Ｖinの書込み期間（サンプリング期間とも称する）とする。２Ａでは、サンプリング期間と移動度補正期間を同じに扱って、書込み＆移動度補正期間Ｈと称している。
【００９３】
書込み＆移動度補正期間Ｈにおいては、駆動トランジスタ１２１のゲート電位Ｖｇが信号電位（Ｖofs ＋Ｖin）にある状態でサンプリングトランジスタ１２５が導通（オン）状態となるので、駆動トランジスタ１２１のゲート端が信号電位（Ｖofs ＋Ｖin）に固定された状態で、駆動トランジスタ１２１に電源供給線１０５DSL から駆動電流Ｉdsが流れ、保持容量１２０の容量値Ｃｓと有機ＥＬ素子１２７の寄生容量（等価容量）Ｃelの容量値Ｃelの両者を結合した容量“Ｃ＝Ｃｓ＋Ｃel”（その他の寄生容量は無視する）に流れ込み充電を開始するためソース電位Ｖｓは時間とともに上昇してゆく。このとき、駆動トランジスタ１２１の閾値補正動作は完了しているため、駆動トランジスタ１２１が流す駆動電流Ｉdsは移動度μを反映したものとなる。これによって、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは移動度μを反映して小さくなり一定時間経過後に完全に移動度μを補正するゲート・ソース間電圧Ｖgsとなる。図２Ａのタイミングチャートでは、この上昇分をΔＶで表してある。この上昇分、すなわち移動度補正パラメータである負帰還量ΔＶは、閾値補正によって保持容量１２０に保持されるゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth”から差し引かれることになり、“Ｖgs＝Ｖin＋Ｖth−ΔＶ”となるので、負帰還をかけたことになる。
【００９４】
その後、書込走査部１０４は、保持容量１２０に信号振幅Ｖinの情報が保持された段階で書込走査線１０４WSに対する書込駆動パルスWSの印加を解除し（すなわちインアクティブＬ（ロー）にして）、サンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１のゲート端を映像信号線１０６HSから電気的に切り離すことで発光期間Ｉに入る。発光期間Ｉに進むと、水平駆動部１０６は、その後の適当な時点で映像信号線１０６HSの電位をオフセット電位Ｖofs に戻す。この後、次のフレーム（もしくはフィールド）に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、および発光動作が繰り返される。
【００９５】
発光期間Ｉでは、駆動トランジスタ１２１のゲート端への信号電位（Ｖofs ＋Ｖin）の印加が解除されるので、駆動トランジスタ１２１のゲート電位Ｖｇは上昇可能となる。駆動トランジスタ１２１のゲート端とソース端と間には保持容量１２０が接続されており、その保持容量１２０による効果によって、ブートストラップ機能が実現される。ブートストラップゲインが１（理想値）であると仮定した場合、駆動トランジスタ１２１のソース電位Ｖｓの変動にゲート電位Ｖｇが完全に連動するようになり、ゲート・ソース間電圧Ｖgsを一定に維持することができる。
【００９６】
このとき、駆動トランジスタ１２１に流れる駆動電流Ｉdsは有機ＥＬ素子１２７に流れ、有機ＥＬ素子１２７のアノード電位は駆動電流Ｉdsに応じて上昇する。この上昇分をＶelとする。やがて、ソース電位Ｖｓの上昇に伴い、有機ＥＬ素子１２７の逆バイアス状態は解消されるので、駆動電流Ｉdsの流入により有機ＥＬ素子１２７は実際に発光を開始する。このときの有機ＥＬ素子１２７のアノード電位の上昇（Ｖel）は、駆動トランジスタ１２１のソース電位Ｖｓの上昇に他ならず、駆動トランジスタ１２１のソース電位Ｖｓは、Ｖel分上昇する。
【００９７】
駆動電流Ｉds対ゲート電圧Ｖgsの関係は、書込みゲインを“１”とすれば先のトランジスタ特性を表した式（１）のＶgsに“Ｖin−ΔＶ＋Ｖth”を代入することで、式（２）のように表すことができる。式（２）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃoxである。
【００９８】
【数２】
【００９９】
この式（２）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。基本的に駆動電流Ｉdsは信号振幅Ｖin（詳しくは信号振幅Ｖinに対応して保持容量１２０に保持されるサンプリング電圧＝Ｖgs）によって決まるので、有機ＥＬ素子１２７は信号振幅Ｖinに応じた輝度で発光することになる。その際、保持容量１２０に保持される情報は帰還量ΔＶで補正されている。この補正量ΔＶはちょうど式（２）の係数部に位置する移動度μの効果を打ち消すように働く。したがって、駆動電流Ｉdsは実質的に信号振幅Ｖinのみに依存することになる。駆動電流Ｉdsは閾値電圧Ｖthに依存しないので、閾値電圧Ｖthが製造プロセスにより変動しても、ドレイン・ソース間の駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。
【０１００】
また、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsを一定に維持したまま、駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓが上昇し、ゲート電位Ｖｇは“Ｖofs ＋Ｖin＋Ｖel”となる。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流す。その結果、有機ＥＬ素子１２７のアノード端Ａの電位（＝ノードＮＤ１２１の電位）は、有機ＥＬ素子１２７に飽和状態での駆動電流Ｉdsという電流が流れ得る電圧まで上昇する。
【０１０１】
ここで、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまうため、時間の経過ともにノードＮＤ１２１の電位も変化するが、保持容量１２０によるブートストラップ機能によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定に保たれるため、有機ＥＬ素子１２７に流れる電流は変わらず、有機ＥＬ素子１２７の発光輝度も一定に保たれる。
＜＜補助配線のレイアウト＞＞
図３および図３Ａは、画素アレイ部１０２の周辺に配される制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と画素アレイ部１０２との間の配線に関する問題点を説明する図である。ここで、図３は、有機ＥＬ素子１２７の下部電極と補助配線の第１例のレイアウトを示した全体概要図である。図３Ａは、図３に対する変形例である第２例のレイアウトを示した図である。
【０１０２】
有機ＥＬ素子１２７の下部電極と補助配線の第１例のレイアウトが図３に示されている。この図に示すように、有機ＥＬ素子１２７の下部電極５０４は、マトリクス状に配置された画素回路Ｐの配列に対応して、２次元マトリクス状に配置されている。有機ＥＬ素子１２７は、下部電極５０４と有機層５０６と上部電極５０８の積層構造をなしている。そして、この下部電極５０４間に、下部電極５０４と同一層で構成された補助配線５１５が、下部電極５０４（つまり画素回路Ｐ）を取り囲むように格子状に配置され、さらに外周にも画素アレイ部１０２の全体を取り囲むように配線された構成となっている。補助配線５１５の内、画素アレイ部１０２の全体を取り囲む部分を画素アレイ部１０２内の格子状の補助配線と区別して特に環状補助配線と称する。下部電極５０４が形成されるアノード層Ｌ３の補助配線５１５は、適当な箇所にて（図の例では各画素間の中心および外周全体）、カソードコンタクトKCにより、その上層の上部電極５０８と接続される。
【０１０３】
また、図３Ａに示す第２例のレイアウトでは、トップエミッション方式での高精細画素構造とする場合において、画素開口率を稼ぐために、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配置するだけで、画素アレイ部１０２（表示エリア）内に格子状または列または行状に配線するレイアウトを用いていない。たとえば、高精細画素では、開口率を稼ぐために、画素内の補助配線レイアウトを使用しないことがある。
【０１０４】
何れの構成でも、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配線して、外周全体で上部電極とのコンタクトをとることで、上部電極（カソード電極）とのコンタクト抵抗を下げるようにしている。このように、補助配線５１５が上部電極とのコンタクト抵抗を下げるために画素アレイ部１０２より広くとられると、図３や図３Ａ（後述の図４や図７も参照）に示すように、補助配線５１５は、制御部１０９からそれぞれ画素アレイ部１０２へと接続される各走査線Ｌscan（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）と広範囲でオーバーラップすることになる。
【０１０５】
＜＜パネル辺縁部の配線構造の問題点＞＞
図４〜図５Ｈは、画素アレイ部１０２周辺の実装態様の比較例を説明する図である。これらの図により、パネル辺縁部の配線構造の問題点が説明される。ここで、図４および図４Ａは図１Ａに示した周辺回路パネル外配置構成の場合を示し、特に図４ＡはＴＣＰ実装の詳細を示す。
【０１０６】
また、図５は、比較例における補助配線５１５と各走査線Ｌscanの配置関係を説明する平面透視図である。図５Ａ（１）は図５における走査線Ｌscanの長手方向と直交する方向（ａ−ａ’線）の断面図であり、図５Ａ（２）は図５における走査線Ｌscanの長手方向（ｂ−ｂ’線）の断面図である。
【０１０７】
また、図５Ｂ〜図５Ｅは、垂直走査系統の走査線に着目して、表示領域である画素アレイ部１０２の外周部において、引出し配線Ｌdrawn が画素アレイ部１０２に接続する箇所の概要を説明する図である。ここで、図５Ｂはそのレイアウト例（平面図）であり、図５Ｃはその全体概要の平面図であり、図５Ｄは図５Ｃ中の点線部分の拡大図（平面図と断面図）であり、図５Ｅは第１配線層Ｌ１と第２配線層Ｌ２の交差部分の詳細を説明する図である。
【０１０８】
また、図５Ｆ〜図５Ｈは、画素アレイ部１０２の外周部に保護回路１４２やテストスイッチ回路１４４が設けられた状態を説明する図である。ここで、図５Ｆは垂直走査系統の走査線に着目したレイアウト例（平面図）であり、図５Ｇはその内の保護回路１４２の回路図およびレイアウトの概要を示す平面図である。図５Ｈはテストスイッチ回路１４４の回路図および水平走査系統の走査線（Ｒ，Ｇ，Ｂの各映像信号線１０６HS）に着目したときのレイアウトの概要を示す平面図である。
【０１０９】
図４や図４Ａに示すように、表示パネル部１００の基板１０１の端縁部分には、ＣＯＦ方式で接続をとるための電気的接続端子PAD2が設けられる。基板１０１上には、表示領域となる画素アレイ部１０２が設けられ、この画素アレイ部１０２の外側にまで補助配線５１５が設けられている。補助配線５１５は図示を割愛した上部電極とともに、全画素共通の接地配線Ｖcathとなるもので、表示パネル部１００の基板１０１の端縁部分に設けられた電気的接続端子PAD2の一例である電源供給ＴＣＰ５２０から基準電圧（一例としてGND ）が供給される。図４では電源供給ＴＣＰ５２０を２箇所設けており、また図４Ａでは電源供給ＴＣＰ５２０を４箇所設けているが、その数は任意である。
【０１１０】
また、制御部１０９用の電気的接続端子PAD2に関しても電源供給ＴＣＰ５２０と概ね同様であり、表示パネル部１００の基板１０１の端縁部分に設けられた書込駆動パルスWS用の信号供給ＴＡＢ５３０_WS ，電源駆動パルスDSL 用の電源入力部５３０_DSL、映像信号Ｖsig 用の信号供給ＴＡＢ５３０_sigから各信号が供給される。各信号供給ＴＡＢ５３０には、ドライバＬＳＩ５３２がＴＡＢ方式でボンディングされ、基板１０１のエッジにドライバの出力を接続し、ドライバＬＳＩ５３２が基板１０１の外になるように実装される。図示しないが、各信号供給ＴＡＢ５３０の基板１０１とは反対側には、ドライバＬＳＩ５３２に信号を供給する前段回路（たとえばシフトレジスタなど）が搭載された回路基板が接続される。
【０１１１】
ここで、図４や図４Ａに示した比較例の実装態様では、画素アレイ部１０２周辺部の付加回路１４８の全体を、アノード層Ｌ３の補助配線５１５を用いてベタ膜で遮光している。つまり、比較例の実装態様では、補助配線５１５は、画素アレイ部１０２外周部のカソードコンタクトKC用の領域を超えてさらに広く設けられ、補助配線５１５が付加回路１４８の全体を覆うようになっている。こうすることで、光が周辺回路部１４０のトランジスタに入り込む現象を防止するようにしている。
【０１１２】
画素アレイ部１０２の周辺部では、つまり、画素アレイ部１０２と制御部１０９との間では、図５および図５Ａから分かるように、下部電極５０４（本例ではアノード電極）と同一層の補助配線５１５が、走査線Ｌscan（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）の引出し配線Ｌdrawn と間に誘電体である層間絶縁膜５０２ｂおよび層間絶縁膜５０３が挟まれた構造（オーバーラップした構造）である。その分、引出し配線Ｌdrawn の長さが長くなる。加えて、本例では、画素アレイ部１０２と制御部１０９との間に周辺回路部１４０を配しているので、その分の長さが必要にもなる。
【０１１３】
走査線Ｌscanの材質を如何様にするかは様々であるが、たとえば、以下のような観点から選択される。先ず、画素アレイ部１０２内に着目すると、少なくとも垂直走査系統に関わる書込走査線１０４WSおよび電源供給線１０５DSL が縦／横の一方の配線（たとえば横配線とする）となり、これに対して水平走査系統に関わる映像信号線１０６HSが縦／横の他方の配線（たとえば縦配線とする）となる。また、有機ＥＬ素子１２７のカソード電位Ｖcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Ｖcath用の配線（カソード配線）が横配線もしくは縦配線となる。
【０１１４】
前述の各配線（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）は、横方向または縦方向に延び、画素アレイ部１０２の周辺に設けられた対応する走査部（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と接続される。画面の左右方向について考察した場合、詳細説明図は割愛するが、１行内の全ての画素回路Ｐに対して書込駆動パルスWSは書込走査部１０４から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部１０４から遠い画素回路Ｐ（遠側画素と称する）の方が書込走査部１０４から近い画素回路Ｐ（近側画素と称する）よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。同様のことは、電源供給線１０５DSL や映像信号線１０６HS（あるいはカソード配線）についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
【０１１５】
これらの点を考慮して、各配線は、低抵抗にするべく、アルミニウムＡｌやモリブデンＭｏやチタンＴｉなどの単層あるいはそれらの多層による光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも２層（本例では第１配線層Ｌ１と第２配線層Ｌ２）の金属配線が必要になる。
【０１１６】
さらに、第１配線層Ｌ１と第２配線層Ｌ２の相違に着目すると、第１配線層Ｌ１は薄膜トランジスタ形成のための熱処理（アニール処理）工程のため、熱に対して耐性が必要であり、アルミニウムＡｌやチタンＴｉに比べると高抵抗ではあるがモリブデンＭｏを使用するのが好ましい。すなわち、熱処理工程でヒートシンクとしての役割をなすように、第１配線層Ｌ１の電極材料の熱容量はできるだけ小さいのが好ましい。アルミニウムＡｌあるいはその合金材料は、熱処理工程でヒートロックやウイスカもしくはボイドを発生させるので第１配線層Ｌ１の電極材としては適さない。
【０１１７】
特に、薄膜トランジスタとして微結晶シリコンＴＦＴを使用する場合は、耐熱性の要求度合いは強くなる。何故なら、微結晶シリコンＴＦＴの形成のために、エキシマレーザーによる熱処理とは異なり、ライン状あるいは方形状に整形した光強度プロファイルを持つ高出力半導体レーザ装置から連続発振のレーザ光（連続レーザ光と称する）を発し、非晶質シリコン膜に対して一列ごとに一定速度で移動させ（スキャンし）、次の列にスライドさせた後、前の列におけるのと同方向または逆方向のスキャンを開始する動作を繰り返すことによって全域に亘る照射を図り、非晶質シリコン膜を微結晶シリコン膜に変化させる。そのため、結晶化に必要な熱量が非常に大きくなる。
【０１１８】
一方、第２配線層Ｌ２は、第１配線層Ｌ１に比べると耐熱性は要求されず、主に低抵抗化の観点から、たとえば、モリブデンＭｏよりも低抵抗であるアルミニウムＡｌやチタンＴｉあるいはそれらの合金材料（Ｔｉ−Ａｌ−Ｔｉなど）を使用するのが好ましい。
【０１１９】
また、画素アレイ部１０２の周辺部に着目すると、画素アレイ部１０２内が第１配線層Ｌ１であるか第２配線層Ｌ２であるかを問わず、引出し配線Ｌdrawn は、パネル外周から画素回路Ｐへ接続し長配線であり、モリブデンは高抵抗であるために、低抵抗化の観点からモリブデンＭｏよりも低抵抗である電極材が適用される第２配線層Ｌ２とする。因みに、画素アレイ部１０２内が第１配線層Ｌ１である走査線Ｌscanは、画素アレイ部１０２の辺縁で第２配線層Ｌ２に引き渡す処理が必要になる。
【０１２０】
ここで、接続用の画素アレイ部外の配線（引出し配線）は、画素アレイ部外の限られた面積内でレイアウトする必要があるため、大電流を必要とする電源供給線１０５DSL は比較的幅広とするが、それ以外の書込走査線１０４WSや映像信号線１０６HSは、パターン設計ルール上の最小線幅で形成する。
【０１２１】
しかしながら、配線幅が狭いと、断線し易く、断線のため画素アレイ部１０２の画素回路Ｐが正常に機能せず表示不良が起き易くなる。たとえば、製造工程内での機械的なストレスが加わることで断線してしまうことがある。
【０１２２】
さらに、図５Ｂ〜図５Ｅに示すように、画素アレイ部１０２（引出し配線部周辺）の層構造と引出し配線の層構造が異なると、段差が生じ、引出し配線がさらに断線し易くなる。すなわち、表示領域外周部（画素アレイ部１０２の近傍）には、第２配線層Ｌ２にて補助配線５１５が環状に配置されている。第１配線層Ｌ１と第２配線層Ｌ２の交差部分は層間ショートの発生を防ぐためにゲート絶縁膜以外にＴＦＴを形成するａ−Ｓｉとエッチングストップ層を配置している。画素アレイ部１０２（画素領域）および画素領域外周において、第１配線層Ｌ１と第２配線層Ｌ２の交差部分では、第１配線層Ｌ１は低抵抗化を図るために、図５Ｅに示すように、たとえば、ＭＯ，Ｃｌａｄ（ＡｌＮｄ）などの低抵抗金属を抱合（積層）する構造にしている。また、図５Ｆ〜図５Ｈに示すように、画素アレイ部１０２の外周部に保護回路１４２やテストスイッチ回路１４４を設けるときには、保護回路１４２やテストスイッチ回路１４４（引出し配線部周辺）の層構造と引出し配線の層構造が異なるので、やはり、段差が生じ、引出し配線がさらに断線し易くなる。
【０１２３】
さらに、第２配線層Ｌ２を形成後の後工程で、たとえば有機ＥＬ素子１２７の形成時に熱処理が加わる場合にも、耐熱性に劣る電極材を使用している第２配線層Ｌ２で引出し配線Ｌdrawn を形成すると、熱ストレスのために断線し易くなる。
【０１２４】
＜改善手法：基本概念＞
そこで、本実施形態においては、各引出し配線Ｌdrawn をそれぞれ、第２配線層Ｌ２以外の配線層も利用して複数の配線層に配設する（引出し配線Ｌdrawn の冗長を図る）ことで、前記の「断線」に起因する表示不良の問題を解決することにする。何れかの配線層の引出し配線Ｌdrawn が断線しても他方の配線層の引出し配線Ｌdrawn の存在により表示不良の発生を防止するという、いわゆるバックアップの考え方を採り入れるのである。
【０１２５】
ここで、引出し配線Ｌdrawn を複数の配線層に配設する場合において第２配線層Ｌ２以外の配線層を如何様に設定するかは様々な仕組みが考えられる、一例としては、第１配線層Ｌ１に配設することが考えられるし、第１配線層Ｌ１および第２配線層Ｌ２以外の第３・第４などの配線層を追加することも考えられる。ただし、第３・第４などの配線層を追加することは製造プロセスが煩雑化しコストアップを招くなどの不利益か考えられる。そこで、本実施形態では、画素アレイ部１０２から外周部へと引き出される各走査線Ｌscanの引出し配線Ｌdrawn を第１配線層Ｌ１および第２配線層Ｌ２で形成することにする。以下、第１配線層Ｌ１の引出し配線Ｌdrawn を第１引出し配線Ｌdrawn_L1と称し、第２配線層Ｌ２の引出し配線Ｌdrawn を第２引出し配線Ｌdrawn_L2と称する。
【０１２６】
そして、２層で形成される引出し配線Ｌdrawn は、その長手方向において、少なくとも２箇所で（好ましくは層内の端部近傍で）電気的な接続（その接続点をコンタクトLCと称する）を取る。こうすることで、コンタクトLC間においては、第１配線層Ｌ１および第２配線層Ｌ２の何れかで断線しても他方の配線層が接続されていることで、全体としては電気的な接続が維持され、パネル外周部のパッドやＩＣと画素回路Ｐの未接続が防止できるようにする。コンタクトLCをとる箇所が多いほど各層での断線に対する耐性が大きい。また、付加的な効果として、断線が発生していないときには、配線抵抗が下がるので引出し配線Ｌdrawn の電圧降下を抑制できる。
【０１２７】
また、第１配線層Ｌ１利用した付加的な効果として、微結晶シリコンＴＦＴの形成時の連続レーザ光によるアニール処理時のパネル内の熱プロファイルを均一にすることで、ＴＦＴの特性ばらつきを抑えることができる。
【０１２８】
＜＜改善手法：第１実施形態＞＞
図６〜図６Ｂは、引出し配線Ｌdrawn の断線に起因する表示不良を防止し得るようにした配線配置（レイアウト）の第１実施形態を説明する図である。ここで、図６は、第１実施形態における補助配線５１５と各走査線Ｌscanの配置関係を説明する平面透視図である。図６Ａは図６における走査線Ｌscanの長手方向と直交する方向（ａ−ａ’線）の断面図であり、図６Ｂは図６における走査線Ｌscanの長手方向（ｂ−ｂ’線）の付加回路１４８（特に保護回路１４２）のトランジスタにも着目した平面透視図（１）および断面図（２）である。
【０１２９】
第１実施形態は、パッドや制御部１０９と画素アレイ部１０２の間に付加回路１４８（保護回路１４２やテストスイッチ回路１４４）を設けている場合のレイアウトの一例である。第１実施形態は、後述する第２実施形態との相違点として、引出し配線Ｌdrawn の長手方向において、付加回路１４８が配設される領域については、第２配線層Ｌ２のみとする点に特徴を有する。これは、図５Ｆ〜図５Ｈから理解されるように、付加回路１４８が配設される領域には、色々な配線が通る（クロスする）ため、実際上のレイアウト面においては引出し配線Ｌdrawn の複層化が困難になるからである。ただし、レイアウト面で解決できれば、付加回路１４８が配設される領域についても引出し配線Ｌdrawn を複層化するのがよい。
【０１３０】
第１実施形態の仕組みでは、図６〜図６Ｂから理解されるように、画素アレイ部１０２から外周部へと引き出される各走査線Ｌscanの引出し配線Ｌdrawn が第１配線層Ｌ１および第２配線層Ｌ２で形成され、その長手方向における信号入力部側の端部、付加回路１４８の領域（付加回路領域と称する）の両端部、および画素アレイ部１０２側の端部それぞれにおいてコンタクトLCで電気的な接続がとられている。このため、引出し配線Ｌdrawn の長手方向における付加回路領域を除く部分において、つまり信号入力部と付加回路領域の間や付加回路領域と画素アレイ部１０２との間において、第１引出し配線Ｌdrawn_L1および第２引出し配線Ｌdrawn_L2の何れかで断線しても、他方の配線層が接続されていることで、全体としては電気的な接続が維持されるので、信号入力部と画素アレイ部１０２との間の未接続が防止できる。
【０１３１】
＜微結晶シリコンＴＦＴについて＞
図７は、微結晶シリコンＴＦＴの断面模式図である。微結晶シリコンＴＦＴの形成時には、先ず、ガラス基板上の第１配線層Ｌ１にゲート電極形成膜を成膜する。このとき、本実施形態では、走査線Ｌscan用の引出し配線Ｌdrawn も形成する。ゲート電極形成膜は、たとえば、スパッタリング法によって、モリブデン膜を９０ｎｍの厚さに形成する。次いで、フォトリソグラフィー工程、エッチング工程を経て、ゲート電極形成膜で所定の形状にパターニングしてゲート電極や引出し配線Ｌdrawn を作製する。
【０１３２】
次に、ゲート電極や引出し配線Ｌdrawn を被覆する状態に基板上に層間絶縁膜５０２ａ（ゲート絶縁膜）を形成する。この層間絶縁膜５０２ａは、たとえば、窒化シリコン膜（膜厚はたとえば５０ｎｍ）と酸化シリコン膜（膜厚はたとえば１２０ｎｍ）の積層膜で形成する。さらに、層間絶縁膜５０２ａにチャネル層を形成する膜として、たとえばプラズマエンハンスメント−化学的気相成長法（ＰＥ−ＣＶＤ法）などにより非晶質シリコン膜をたとえば１５ｎｍの厚さに形成する。
【０１３３】
次に、非晶質シリコン膜上に酸化シリコン膜をたとえば２０ｎｍの厚さに成膜してバッファ膜を形成する。次いで、バッファ膜上に、たとえばＰＥ−ＣＶＤ法やスパッタリング法などにより、モリブデンをたとえば１００ｎｍの厚さに堆積して光−熱変換膜を形成する。バッファ膜は、レーザ光照射時に高温となる光−熱変換膜のモリブデン（Ｍｏ）が非晶質シリコン膜の膜内に拡散してモリブデンシリサイドが生成されることを防止する役割を果たす。
【０１３４】
次に、光−熱変換膜上にレーザ光を照射して光−熱変換膜を加熱し、この熱によって下層にある非晶質シリコン膜を微結晶シリコン膜に変化させる。このときのレーザアニール工程において使用するレーザ光源は、たとえば波長８０８ｎｍのブロードエリア型高出力半導体レーザ装置で、連続発振にて約４Ｗの光出力（連続レーザ光）が得られるものとする。マイクロレンズアレイなどを用いた均一照明光学系に半導体レーザ装置から射出されたレーザ光を通し、長軸側の光強度プロファイルが平坦なトップハット型で、短軸側の光強度プロファイルがガウシアン型の矩形ビームに整形し、そのビームを約２ｍＷ／μｍ^2の光強度に集光して光−熱変換膜上に照射し、基板を約４０ｍｍ／sの一定速度で移動させる。高い光強度の半導体レーザ光の照射によってモリブデン膜が高温に加熱され、この熱が熱伝導によって下層の酸化シリコンからなるバッファ膜、非晶質シリコン膜に伝わり、非晶質シリコン膜が融点に達する。溶融した非晶質シリコン膜は照射光が通り過ぎることによって冷却固化して微結晶シリコンに変化し、微結晶シリコン膜が形成される。
【０１３５】
次に、トランジスタを構成する上で不要となる光−熱変換膜およびバッファ膜を除去する。次に、必要に応じて、微結晶シリコン膜上に非晶質シリコン膜をたとえばＰＥ−ＣＶＤ法によりたとえば１２０ｎｍの厚さに形成する。こうすることで、微結晶シリコン膜と非晶質シリコン膜とからなる２層チャネル構造のチャネル層が作製される。
【０１３６】
次に、一般的な非晶質シリコンＴＦＴの製造プロセスと同様な工程を行なう。たとえば、非晶質シリコン膜上にたとえば化学的気相成長法により、たとえば窒化シリコン膜で、チャネル保護膜を形成する。その後、通常のフォトリソグラフィー工程およびエッチング工程によりチャネル層の上部にチャネル保護膜を用いてストッパー層を形成する。さらに、非晶質シリコン膜上のソース・ドレインが形成される領域に、ｎ型不純物として、たとえばリンをドープした非晶質シリコン層（ｎ＋ａ−Ｓｉ層）をたとえば化学的気相成長法によって形成する。その後、反応性イオンエッチング装置を用いるなどして、フォトリソグラフィー工程とドライエッチング工程によってアイランド構造を作製する。
【０１３７】
次に、ｎ＋ａ−Ｓｉ層を被覆するように、たとえばスパッタリングなどにより、第２配線層Ｌ２に、モリブデンＭｏよりも低抵抗であるアルミニウムＡｌやチタンＴｉあるいはそれらの合金材料（Ｔｉ−Ａｌ−Ｔｉなど）により、ソース電極およびドレイン電極や第２引出し配線Ｌdrawn_L2を形成するための電極膜を形成する。さらに、たとえば反応性イオンエッチング装置を用いるなどして、フォトリソグラフィー工程とドライエッチング工程によって、電極膜をパターニングしてソース電極、ドレイン電極、および第２引出し配線Ｌdrawn_L2を形成する。
【０１３８】
以上の工程により、チャネル層が微結晶シリコン膜および非晶質シリコン膜の２層構造からなる逆スタガー型の薄膜トランジスタ１が成される。
【０１３９】
ここで、本実施形態のボトムゲート構造の微結晶シリコンＴＦＴのチャネル層の形成時には、第１配線層Ｌ１には、ゲート電極だけでなく第１引出し配線Ｌdrawn_L1も存在するので、第１配線層Ｌ１がパネル内の全面にレイアウトされるようになり、非晶質シリコン膜を微結晶シリコン膜に変化させるために高出力の連続レーザ光を照射する過程では、パネル全体の熱プロファイルが、第１引出し配線Ｌdrawn_L1が存在しないときよりも均一になり、ＴＦＴの特性ばらつきが抑えられる。
【０１４０】
微結晶シリコンＴＦＴに限らず、その他の薄膜トランジスタでもレーザ光（たとえば固体レーザ）でアニール処理がなされる場合は熱プロファイルの不均一性が問題となり得るが、高出力の連続レーザ光が使用される微結晶シリコンＴＦＴに比べるとその問題は小さく、特に、微結晶シリコンＴＦＴにおいて引出し配線Ｌdrawn の一方の配線層を第１配線層Ｌ１にする効果が高い。
【０１４１】
＜＜改善手法：第２実施形態＞＞
図８および図８Ａは、引出し配線Ｌdrawn の断線に起因する表示不良を防止し得るようにした配線配置（レイアウト）の第２実施形態を説明する図である。ここで、図８は、第２実施形態における補助配線５１５と各走査線Ｌscanの配置関係を説明する平面透視図である。図８Ａは図８における走査線Ｌscanの長手方向（ｂ−ｂ’線）の付加回路１４８（特に保護回路１４２）のトランジスタにも着目した平面透視図（１）および断面図（２）である。図８における走査線Ｌscanの長手方向と直交する方向（ａ−ａ’線）の断面図は図示を割愛するが、第１実施形態と同様である。
【０１４２】
第２実施形態は、パッドや制御部１０９と画素アレイ部１０２の間に付加回路１４８（保護回路１４２やテストスイッチ回路１４４）を設けている場合のレイアウトの他の例である。第２実施形態は、前述の第１実施形態との相違点として、引出し配線Ｌdrawn の長手方向において、付加回路１４８が配設される領域についても、第１配線層Ｌ１と第２配線層Ｌ２に引出し配線Ｌdrawn を配置する点に特徴を有する。
【０１４３】
第２実施形態の仕組みでは、図８や図８Ａから理解されるように、画素アレイ部１０２から外周部へと引き出される各走査線Ｌscanの引出し配線Ｌdrawn が第１配線層Ｌ１および第２配線層Ｌ２で形成され、その長手方向における信号入力部側および画素アレイ部１０２側のそれぞれにおいてコンタクトLCで電気的な接続がとられている。このため、引出し配線Ｌdrawn の長手方向における付加回路領域をも含む部分において、つまり長手方向における全範囲において、第１引出し配線Ｌdrawn_L1および第２引出し配線Ｌdrawn_L2の何れかで断線しても、他方の配線層が接続されていることで、全体としては電気的な接続が維持されるので、信号入力部と画素アレイ部１０２との間の未接続が防止できる。
【０１４４】
＜＜改善手法：第３実施形態＞＞
図９〜図９Ｂは、引出し配線Ｌdrawn の断線に起因する表示不良を防止し得るようにした配線配置（レイアウト）の第３実施形態を説明する図である。ここで、図９は、第３実施形態における画素アレイ部１０２周辺の実装態様を説明する図である。図９Ａは、第３実施形態における補助配線５１５と各走査線Ｌscanの配置関係を説明する平面透視図である。図９Ｂは図９Ａにおける走査線Ｌscanの長手方向（ｂ−ｂ’線）の断面図である。図９Ａにおける走査線Ｌscanの長手方向と直交する方向（ａ−ａ’線）の断面図は図示を割愛するが、第１実施形態と同様である。
【０１４５】
第３実施形態は、図９〜図９Ｂから明らかなように、引出し配線Ｌdrawn の長手方向における信号入力部側と画素アレイ部１０２側の間に付加回路１４８を設けない場合の例である。付加回路１４８が存在しないので、引出し配線Ｌdrawn の長さは短くできている。
【０１４６】
第３実施形態の仕組みでは、図９Ａおよび図９Ｂから理解されるように、画素アレイ部１０２から外周部へと引き出される各走査線Ｌscanの引出し配線Ｌdrawn が第１配線層Ｌ１および第２配線層Ｌ２で形成され、その長手方向における信号入力部側および画素アレイ部１０２側のそれぞれにおいてコンタクトLCで電気的な接続がとられている。このため、引出し配線Ｌdrawn の長手方向における全範囲において、第１引出し配線Ｌdrawn_L1および第２引出し配線Ｌdrawn_L2の何れかで断線しても、他方の配線層が接続されていることで、全体としては電気的な接続が維持されるので、信号入力部と画素アレイ部１０２との間の未接続が防止できる。
【図面の簡単な説明】
【０１４７】
【図１】本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図（ＣＯＧ搭載構成）である。
【図１Ａ】本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図（周辺回路パネル外配置構成）である。
【図２】本実施形態の基本構成の画素回路と、当該画素回路を備えた有機ＥＬ表示装置の一実施形態を示す図である。
【図２Ａ】図２に示した本実施形態の画素回路に関する駆動タイミングの一例を示すタイミングチャートである。
【図３】有機ＥＬ素子の下部電極と補助配線の第１比較例のレイアウトを示した全体概要図である。
【図３Ａ】図３に対する変形例である第２比較例のレイアウトを示した図である。
【図４】図１Ａに示した周辺回路パネル外配置構成の場合の実装例を説明する図である。
【図４Ａ】図１Ａに示した周辺回路パネル外配置構成の場合のＴＣＰ実装の詳細を説明する図である。
【図５】比較例における補助配線と各走査線の配置関係を説明する平面透視図である。
【図５Ａ】図５における走査線の長手方向と直交する方向（ａ−ａ’線）の断面図（１）、走査線Ｌscanの長手方向（ｂ−ｂ’線）の断面図（２）である。
【図５Ｂ】画素アレイ部の外周部において、引出し配線が画素アレイ部に接続する箇所のレイアウト例（平面図）である。
【図５Ｃ】図５Ｂの概要の平面図である。
【図５Ｄ】図５Ｃ中の点線部分の拡大図である。
【図５Ｅ】第１配線層と第２配線層の交差部分の詳細を説明する図である。
【図５Ｆ】画素アレイ部の外周部に保護回路やテストスイッチ回路が設けられた状態のレイアウト例（平面図）である。
【図５Ｇ】保護回路の概要を示す図である。
【図５Ｈ】テストスイッチ回路の概要を示す図である。
【図６】第１実施形態における補助配線と各走査線の配置関係を説明する平面透視図である。
【図６Ａ】図６における走査線の長手方向と直交する方向（ａ−ａ’線）の断面図である。
【図６Ｂ】図６における走査線の長手方向（ｂ−ｂ’線）の保護回路のトランジスタにも着目した平面透視図（１）および断面図（２）である。
【図７】微結晶シリコンＴＦＴの断面模式図である。
【図８】第２実施形態における補助配線と各走査線の配置関係を説明する平面透視図である。
【図８Ａ】図８における走査線の長手方向（ｂ−ｂ’線）の保護回路のトランジスタにも着目した平面透視図（１）および断面図（２）である。
【図９】第３実施形態における画素アレイ部周辺の実装態様を説明する図である。
【図９Ａ】第３実施形態における補助配線と各走査線の配置関係を説明する平面透視図である。
【図９Ｂ】図９Ａにおける走査線の長手方向（ｂ−ｂ’線）の断面図である。
【符号の説明】
【０１４８】
１…表示装置、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DSL …電源供給線、１０６…水平駆動部、１０６HS…映像信号線、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、１４０…周辺回路部、１４２…保護回路、１４４…テストスイッチ回路、１４８…付加回路、２００…駆動信号生成部、２２０…映像信号処理部、５０４…下部電極（アノード電極）、５０６…有機層、５０８…上部電極（カソード電極）、５１５…補助配線、LC…コンタクト、Ｌscan…走査線、Ｌdrawn ，Ｌdrawn_L1，Ｌdrawn_L2…引出し配線
【特許請求の範囲】
【請求項１】
信号振幅に応じた表示を行なう電気光学素子を含む画素回路および走査線が行列状に配された画素アレイ部と、
前記画素アレイ部の各走査線から周辺回路側へ引き出され、前記画素回路を駆動するための各種の信号を伝送する配線である引出し配線と、
を備え、
前記引出し配線は、複数の配線層に形成されており、
前記各配線層の引出し配線の電気的な接続をとるコンタクトが、前記引出し配線の長手方向の少なくとも２箇所に形成されている
ことを特徴とする表示装置。
【請求項２】
前記周辺回路を構成するトランジスタは、ゲート電極が基板側に配されたボトムゲート構造のものであり、
前記引出し配線は、基板上の前記ゲート電極が配設される配線層である第１配線層と、前記第１配線層の次に配設される配線層である第２配線層に形成されている
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記トランジスタは半導体層が微結晶シリコンで形成されたものである
ことを特徴とする請求項２に記載の表示装置。
【請求項１】
信号振幅に応じた表示を行なう電気光学素子を含む画素回路および走査線が行列状に配された画素アレイ部と、
前記画素アレイ部の各走査線から周辺回路側へ引き出され、前記画素回路を駆動するための各種の信号を伝送する配線である引出し配線と、
を備え、
前記引出し配線は、複数の配線層に形成されており、
前記各配線層の引出し配線の電気的な接続をとるコンタクトが、前記引出し配線の長手方向の少なくとも２箇所に形成されている
ことを特徴とする表示装置。
【請求項２】
前記周辺回路を構成するトランジスタは、ゲート電極が基板側に配されたボトムゲート構造のものであり、
前記引出し配線は、基板上の前記ゲート電極が配設される配線層である第１配線層と、前記第１配線層の次に配設される配線層である第２配線層に形成されている
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記トランジスタは半導体層が微結晶シリコンで形成されたものである
ことを特徴とする請求項２に記載の表示装置。
【図１】
【図１Ａ】
【図２】
【図２Ａ】
【図３】
【図３Ａ】
【図４】
【図４Ａ】
【図５】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図６】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図８Ａ】
【図９】
【図９Ａ】
【図９Ｂ】
【図１Ａ】
【図２】
【図２Ａ】
【図３】
【図３Ａ】
【図４】
【図４Ａ】
【図５】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図６】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図８Ａ】
【図９】
【図９Ａ】
【図９Ｂ】
【公開番号】特開２００９−１８６５６６（Ｐ２００９−１８６５６６Ａ）
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願番号】特願２００８−２３８４５（Ｐ２００８−２３８４５）
【出願日】平成２０年２月４日（２００８．２．４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願日】平成２０年２月４日（２００８．２．４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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