ＭＯＳ電界効果半導体装置の製造方法及びＭＯＳ電界効果半導体装置
【課題】メタルゲート電極を用いた高性能のＣＭＯＳ電界効果半導体装置を提供する。
【解決手段】ｎ型ゲート電極及びｐ型ゲート電極を同一のメタルで構成し、且つ、そのＮ濃度をｎ型ゲート電極とｐ型ゲート電極とで異ならせる。それにより、所定の仕事関数差のｎ型ゲート電極及びｐ型ゲート電極を備える高性能のＣＭＯＳ電界効果半導体装置が実現可能になる。また、そのように同一のメタルで構成されたＮ濃度の異なる層上に低抵抗層を形成することにより、ｎ型ゲート電極とｐ型ゲート電極の仕事関数を制御しつつそれらの低抵抗化を図ることが可能になり、より高性能のＣＭＯＳ電界効果半導体装置が実現可能になる。
【解決手段】ｎ型ゲート電極及びｐ型ゲート電極を同一のメタルで構成し、且つ、そのＮ濃度をｎ型ゲート電極とｐ型ゲート電極とで異ならせる。それにより、所定の仕事関数差のｎ型ゲート電極及びｐ型ゲート電極を備える高性能のＣＭＯＳ電界効果半導体装置が実現可能になる。また、そのように同一のメタルで構成されたＮ濃度の異なる層上に低抵抗層を形成することにより、ｎ型ゲート電極とｐ型ゲート電極の仕事関数を制御しつつそれらの低抵抗化を図ることが可能になり、より高性能のＣＭＯＳ電界効果半導体装置が実現可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳ電界効果半導体装置の製造方法及びＭＯＳ電界効果半導体装置に関し、特に仕事関数差をもつことが必要なｎ型ゲート電極及びｐ型ゲート電極を備えたＭＯＳ電界効果半導体装置の製造方法及びＭＯＳ電界効果半導体装置に関する。
【背景技術】
【０００２】
従来、ＭＯＳ電界効果半導体装置に於いて、ゲート電極を作製する場合、多結晶Ｓｉゲート電極に不純物を導入することでｎ型とｐ型とを作り分けることが行われ、それ等のゲート電極に於ける仕事関数差は、約１ｅＶになっている。
【０００３】
また、ゲート電極をメタル化した場合にも、従来の多結晶Ｓｉ（シリコン）ゲート電極で実現していたチャネル不純物濃度、及び、不純物濃度プロファイルを変更しないためには、ｎ型及びｐ型のメタルゲート電極の仕事関数差が１ｅＶ程度存在することが必要である。
【０００４】
然しながら、メタルゲート電極をｎ型及びｐ型に作り分ける場合、多結晶Ｓｉの場合のように導入する不純物の種類を選択することで実現することはできず、それぞれの材料を変えることで仕事関数差、従って、閾値電圧差をもたせているのであるが、そのようにした場合、製造工程数が増加し、製造歩留りが低下することは回避できない。
【０００５】
ところで、近年、メタルゲート電極をＮ化（窒化）することにより、仕事関数を変化させ得ることが報告されている（例えば、特許文献１及び非特許文献１を参照。）。
然しながら、ｎ型Ｓｉ及びｐ型Ｓｉに合致する仕事関数を得るための具体的な手段は判っていないのが現状であり、また、その時の仕事関数制御範囲（ΔＶFB）も不明であるから、メタルゲート電極をＮ化させた場合に於けるｎ型／ｐ型ゲート電極の仕事関数制御範囲、及び、その場合のＮ濃度も明らかではない。
【０００６】
従って、現在、メタルゲート電極をＮ化して仕事関数を変化させる技術を利用して実用になるＭＯＳ電界効果半導体装置を実現することは不可能な状態にある。
【特許文献１】特開２０００−３１２９６号公報
【非特許文献１】IEEE ELECTRON DEVICE LETTERS, VOL.25, No.2, Feb 2004, "Robust High-Quality HfN-HfO2 Gate Stack for Advanced MOS Device Applications"
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明では、ＭＯＳ電界効果半導体装置に於けるｎ型及びｐ型ゲート電極を同材料でメタル化した場合に於いて、ｎ型及びｐ型ゲート電極に於ける仕事関数差の１ｅＶを実現できるようにし、従来の多結晶Ｓｉゲート電極で実現していたチャネル不純物濃度、及び、不純物濃度プロファイルを変更しなくてよい旨の利点を享受できるようにする。
【０００８】
さらに、本発明では、メタルゲート電極を用いた高性能のＭＯＳ電界効果半導体装置の製造方法及びＭＯＳ電界効果半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者等は、ＭＯＳ電界効果半導体装置に於けるｎ型ゲート電極及びｐ型ゲート電極をメタル化するに際し、同一材料からなるメタルゲート電極中のＮ化濃度差によって得られる仕事関数を明確化し、従って、その際の仕事関数制御範囲を明確化し、もって、従来の多結晶Ｓｉゲート電極と同じ仕事関数を実現する場合の手段を提示する。
【００１０】
そこで、本発明によるＭＯＳ電界効果半導体装置に於いては、ｎ型及びｐ型の各活性領域をもつ半導体層上のゲート絶縁膜上に形成されたｎ型ゲート電極及びｐ型ゲート電極が同一のメタルで構成され、且つ、該メタルのＮ濃度が前記ｎ型ゲート電極及び前記ｐ型ゲート電極とで相違することを特徴とする。
【００１１】
また、本発明では、相補型のＭＯＳ電界効果半導体装置の製造方法に於いて、ｎ型ＭＯＳトランジスタ形成領域とｐ型ＭＯＳトランジスタ形成領域の半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる仕事関数制御層を形成する工程と、前記仕事関数制御層上に低抵抗層を形成する工程と、を有することを特徴とするＭＯＳ電界効果半導体装置の製造方法が提供される。
【００１２】
このようなＭＯＳ電界効果半導体装置の製造方法によれば、ｎ型ゲート電極及びｐ型ゲート電極が共に仕事関数制御層上に低抵抗層が形成され、ｎ型ゲート電極及びｐ型ゲート電極の低抵抗化が図られた相補型のＭＯＳ電界効果半導体装置が形成されるようになる。
【００１３】
また、本発明では、相補型のＭＯＳ電界効果半導体装置に於いて、ｎ型ゲート電極とｐ型ゲート電極とが、同一のメタルを用いて形成された仕事関数制御層を有し、前記ｎ型ゲート電極と前記ｐ型ゲート電極のそれぞれの前記仕事関数制御層上にそれぞれの前記仕事関数制御層より低抵抗のメタルを用いて形成された低抵抗層を有していることを特徴とするＭＯＳ電界効果半導体装置が提供される。
【００１４】
このようなＭＯＳ電界効果半導体装置によれば、ｎ型ゲート電極及びｐ型ゲート電極が共に仕事関数制御層上に低抵抗層が形成された構成を有するため、ｎ型ゲート電極及びｐ型ゲート電極の低抵抗化が図られるようになる。
【発明の効果】
【００１５】
前記手段を採ることにより、同一メタルを用い、そのメタル中のＮ濃度を変えることで容易且つ簡単に仕事関数差が１ｅＶのｎ型ゲート電極及びｐ型ゲート電極を実現することができる。
【００１６】
また、本発明では、ｎ型ゲート電極及びｐ型ゲート電極を仕事関数制御層上に低抵抗層を形成した構成とする。これにより、ｎ型ゲート電極とｐ型ゲート電極の仕事関数を制御しつつそれらの低抵抗化を図ることができ、より高性能なＭＯＳ電界効果半導体装置が実現可能になる。
【発明を実施するための最良の形態】
【００１７】
図１はＨｆメタル中のＮ濃度プロファイルを表す線図であり、また、図２はＮ濃度と仕事関数の関係を表す線図である。尚、図１はＨｆ（ハフニウム）中のＮ濃度プロファイルを深さ方向ＳＩＭＳ（Secondary Ion Mass Spectrometry）分析して得たものであり、横軸は深さ（ｎｍ）を表し、縦軸はＮ濃度（ｃｍ-3）を表している。また、図２において、横軸はＨｆＮ（窒化ハフニウム）のＮ濃度（ｃｍ-3）を表し、縦軸はＨｆＮの仕事関数（ｅＶ）を表している。
【００１８】
図１及び図２のデータを得た際の実験では、Ｈｆからなるｎ型ゲート電極界面にＮを５×１０21ｃｍ-3の濃度で導入し、また、同じ材料からなるｐ型ゲート電極界面にＮを１×１０22ｃｍ-3の濃度で導入することで、ＨｆＮの仕事関数差は０．８ｅＶ以上にすることができた。
【００１９】
即ち、例えば、Ｈｆ中のＮ濃度を５×１０21ｃｍ-3とすることにより、ＨｆＮの仕事関数は４．１ｅＶとなり、そして、Ｎ濃度を１×１０22ｃｍ-3とすることにより、ＨｆＮの仕事関数は５．１ｅＶとなっている。
【００２０】
このように、同一材料からなるメタルゲート電極であっても、仕事関数差を作り出すことができ、従って、通常の多結晶Ｓｉゲート電極の場合と同様、同じチャネル不純物濃度及びプロファイルを利用することができる。
【００２１】
また、図１からすると、ゲート絶縁膜（ＳｉＯ2（酸化シリコン））界面付近のＨｆにＮがパイルアップされることが看取され、効率的に仕事関数差を実現できることが明らかである。
【００２２】
また、図２からすると、Ｎ濃度が低い場合、或いは、高い場合には、従来の多結晶Ｓｉゲート電極と同じ仕事関数を実現できないことが明らかである。
尚、ここではＨｆを例にして述べたが、Ｚｒ（ジルコニウム）を用いた場合にも同様の結果を得ることができ、ｎ型ゲート電極界面及びｐ型ゲート電極界面にそれぞれ上記濃度でＮを導入することで、仕事関数差が０．８ｅＶ以上のＺｒＮ（窒化ジルコニウム）を得ることができた。
【００２３】
（実施例）
ゲート電極用材料膜として、ＨｆＮ（Ｎ濃度５×１０21ｃｍ-3）膜を成膜し、ｎ型ゲート電極上のみレジスト等の保護膜で覆い、ｐ型ゲート電極を露出させ、イオン注入法を適用してＮ（窒素）イオンを１×１０22ｃｍ-3の濃度となるように打ち込みを行う。次いで、温度５００℃、時間３０分程度の熱処理を行う。
【００２４】
これにより、ｎ型ゲート電極のＨｆＮに於けるゲート絶縁膜界面のＮ濃度は５×１０21ｃｍ-3となり、ｐ型ゲート電極のＨｆＮに於けるゲート絶縁膜界面のＮ濃度は１×１０22ｃｍ-3となる。
【００２５】
このようにすることで、同一メタルでＮ濃度を変えることにより仕事関数差が１ｅＶのゲート電極を実現することができた。また、ＨｆＮ膜上にＭｏＮ（窒化モリブデン）膜を成膜して２層構造とし、ＨｆＮの酸化を防止することができるので、後工程での熱処理プロセスにも耐えることができ、高性能のメタルゲート電極をもつＣＭＯＳ電界効果半導体装置を提供することができる。また、ＨｆＮ膜上にＭｏＮ膜を成膜して２層構造とした場合には、ゲート電極の低抵抗化を図ることも可能になる。この点については後述する。
【００２６】
図３は本発明によって作製したＨｆＮゲート電極をもつＭＯＳダイオードのＣＶ測定データ及び従来の多結晶Ｓｉゲート電極のＣＶ測定データを比較して表す線図である。尚、図３において、横軸はゲート電圧Ｖg（Ｖ）を表し、縦軸は容量Ｃ（Ｆ）を表している。
【００２７】
図３からすると、Ｂ+（ボロン）をドーピングした多結晶Ｓｉからなるｐ型ゲート電極（図中ｃ）と、ゲート絶縁膜界面のＮ濃度が１×１０22ｃｍ-3であるＨｆＮからなるｐ型ゲート電極（図中ｅ）とのＶFBが同じであることが看取され、そして、Ａｓ+（砒素）をドーピングした多結晶Ｓｉからなるｎ型ゲート電極（図中ｄ）と、ゲート絶縁膜界面のＮ濃度が５×１０21ｃｍ-3であるＨｆＮからなるｎ型ゲート電極（図中ｆ）とのＶFBが同じであることも看取できる。
【００２８】
尚、図２に示したように、ＨｆＮは、そのＮ濃度の増加に伴い仕事関数が増加する傾向があり、特にＮ濃度が５×１０21ｃｍ-3から１×１０22ｃｍ-3の間で仕事関数が大きく変化する。そして、ｎ型ゲート電極のＨｆＮに濃度５×１０21ｃｍ-3以下のＮが含有され、ｐ型ゲート電極のＨｆＮに濃度１×１０22ｃｍ-3以上のＮが含有されている場合に、ｎ型ゲート電極とｐ型ゲート電極の双方に多結晶Ｓｉを用いたときを上回る仕事関数差を得ることも可能である。然しながら、例えば、上記のように、ｎ型ゲート電極の場合には５×１０21ｃｍ-3に、ｐ型ゲート電極の場合には１×１０22ｃｍ-3に、それぞれ設定することにより、多結晶Ｓｉゲート電極の場合と同等の仕事関数差が得られるようになる。
【００２９】
次に、メタルゲート電極の抵抗について説明する。
上記のように、メタルゲート電極のＮ化に於いては、導入するＮの濃度によって仕事関数の制御が可能であるが、Ｎが導入されることによってメタルゲート電極の抵抗は上昇するようになる。
【００３０】
図４はメタルゲート電極の仕事関数制御範囲と抵抗率の関係を示す図である。図４に於いて、横軸は仕事関数制御範囲ΔＶFB（Ｖ）を表し、縦軸は抵抗率（μΩｃｍ）を表している。
【００３１】
図４より、ＨｆＮ及びＺｒＮの仕事関数制御範囲ΔＶFBを増加させていく、即ちＨｆ及びＺｒへのＮの導入量を増加させていくと、ＨｆＮ及びＺｒＮの抵抗率は上昇する。このように、Ｎの導入量の増加に伴い、メタルゲート電極の抵抗率は上昇していくようになる。
【００３２】
ＨｆＮやＺｒＮをゲート電極として用いたときのこのような抵抗の上昇を抑制するため、ここでは、ＨｆＮやＺｒＮの層の上に低抵抗のメタル或いは窒化メタル（単に「メタル」という。）の層を積層したゲート電極（「積層メタルゲート電極」という。）を構成する。
【００３３】
図５は積層メタルゲート電極を用いたＭＯＳ構造の一例の概略模式図である。
図５に示すＭＯＳ構造では、Ｓｉ基板１上にＳｉＯ2等のゲート絶縁膜２を介して、積層メタルゲート電極３が形成されている。積層メタルゲート電極３は、下層に仕事関数を制御するための層（「仕事関数制御層」という。）３ａが形成され、上層にゲート電極の低抵抗化を図るための層（「低抵抗層」という。）３ｂが形成されている。
【００３４】
仕事関数制御層３ａには、上記のような所定濃度のＮを含有するＨｆＮ層或いはＺｒＮ層を用いることができる。即ち、ｎ型の積層メタルゲート電極３を形成する場合には、その仕事関数制御層３ａとして、Ｎ濃度が５×１０21ｃｍ-3以下のＨｆＮ層或いはＺｒＮ層を用いることができ、ｐ型の積層メタルゲート電極３を形成する場合には、その仕事関数制御層３ａとして、Ｎ濃度が１×１０22ｃｍ-3以上のＨｆＮ層或いはＺｒＮ層を用いることができる。
【００３５】
低抵抗層３ｂには、低抵抗のメタル、例えば、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｆｅ（鉄）、Ｍｏ（モリブデン）、Ｃｕ（銅）、Ｏｓ（オスミウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｃｏ（コバルト）、Ａｕ（金）、Ｎｉ（ニッケル）、Ｉｒ（イリジウム）、Ｐｔ（白金）等のうちの１種又は２種以上からなるメタルやその窒化物を用いることができる。このようなメタルは、ＨｆＮ層やＺｒＮ層に比べて抵抗率が低く、また、融点が１０００℃以上になるため以後の熱処理プロセスに於いても安定である。
【００３６】
このようなＭＯＳ構造は、例えば、常法に従ってＳｉ基板１上にＳｉＯ2のゲート絶縁膜２を形成した後、仕事関数制御層３ａとしてＨｆＮ層或いはＺｒＮ層をスパッタ法やＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。そして、さらに必要に応じイオン注入法を用いてＮを導入し、所定のＮ濃度のＨｆＮ層或いはＺｒＮ層を形成する。また、Ｈｆ層或いはＺｒ層の形成後にイオン注入法を用いてＮを導入し、所定のＮ濃度のＨｆＮ層或いはＺｒＮ層を形成するようにしてもよい。このようにして仕事関数制御層３ａを形成した後は、低抵抗層３ｂとしてのメタル層をスパッタ法やＣＶＤ法を用いて形成する。最後に、適当なゲート加工処理を行い、ゲート絶縁膜２上に所定形状の積層メタルゲート電極３を形成すればよい。
【００３７】
なお、ゲート絶縁膜２には、ＳｉＯ2のほか、酸窒化シリコン（ＳｉＯＮ）、或いは酸化ハフニウム（ＨｆＯ2）やハフニウムシリケート（ＨｆＳｉＯ）等の高誘電率（Ｈｉｇｈ−ｋ）材料も用いることができる。その場合も、上記同様にして積層メタルゲート電極３の形成が可能である。
【００３８】
ここで、低抵抗層３ｂを積層することによるゲート電極の抵抗低減効果について、具体例を挙げて説明する。
図６はｎ型積層メタルゲート電極を用いたＭＯＳ構造の要部断面模式図である。
【００３９】
この図６に示すＭＯＳ構造は、Ｓｉ基板１０上にゲート絶縁膜１１を介して、仕事関数制御層のＨｆＮ層１２ａと低抵抗層のＰｔ層１２ｂが積層されたｎ型積層メタルゲート電極１２が形成されている。このｎ型積層メタルゲート電極１２のＨｆＮ層１２ａには、ここでは濃度５×１０21ｃｍ-3のＮが導入されている。また、ＨｆＮ層１２ａとその上層のＰｔ層１２ｂの膜厚比は、１：９（ＨｆＮ層：Ｐｔ層＝１：９）に設定されている。このような構成を有するｎ型積層メタルゲート電極１２の抵抗率の測定結果を次の図７に示す。
【００４０】
図７はｎ型積層メタルゲート電極の抵抗率の測定結果を示す図である。尚、図７には、ｎ型積層メタルゲート電極１２の抵抗率の測定結果のほか、ｎ型ゲート電極相当のＮを含有するＨｆＮ層１２ａ及びＰｔ層１２ｂをそれぞれ単独でＳｉ基板１０のゲート絶縁膜１１上に形成したときの抵抗率の測定結果についても併せて図示している。
【００４１】
図７より、まず、Ｐｔ層１２ｂ（図７中、「Ｐｔ層」と表記。）の抵抗率は１６．７μΩｃｍであり、ｎ型ゲート電極相当のＮ濃度のＨｆＮ層１２ａ（図７中、「ＨｆＮ層（ｎ）」と表記。）の抵抗率は２１８μΩｃｍであった。そして、ＨｆＮ層１２ａとＰｔ層１２ｂを積層したｎ型積層メタルゲート電極１２（図７中、「Ｐｔ層＋ＨｆＮ層（ｎ）」と表記。）では、その抵抗率は２３．１μΩｃｍになった。
【００４２】
このように、ＨｆＮ層１２ａ上にＰｔ層１２ｂを積層することにより、その抵抗率は２１８μΩｃｍから２３．１μΩｃｍへと大幅に低下し、Ｐｔ層１２ｂ単独の場合と同程度の抵抗率が得られるようになった。これにより、Ｎ濃度によって仕事関数が制御され且つ非常に低抵抗なメタルゲート電極が形成されていることが確認された。
【００４３】
尚、ここでは、ＨｆＮ層１２ａとＰｔ層１２ｂの膜厚比が１：９のｎ型積層メタルゲート電極１２の場合を例にして述べたが、ＨｆＮ層１２ａの膜厚割合を変化させて同様の測定を行ったところ、ＨｆＮ層１２ａの膜厚割合の増加に伴いｎ型積層メタルゲート電極１２の抵抗率が上昇していく傾向が認められた。さらに、ｎ型積層メタルゲート電極の低抵抗層にその他のメタルを用いて同様の測定を行ったところ、ＨｆＮ層上に低抵抗層を積層することにより、ＨｆＮ層単独の場合に比べ、低抵抗化を図ることができた。さらに、この場合にも、上記同様、ＨｆＮ層の膜厚割合の増加に伴いｎ型積層メタルゲート電極の抵抗率が上昇していく傾向が認められた。
【００４４】
また、図８はｐ型積層メタルゲート電極を用いたＭＯＳ構造の要部断面模式図である。
この図８に示すＭＯＳ構造は、Ｓｉ基板２０上にゲート絶縁膜２１を介して、仕事関数制御層のＨｆＮ層２２ａと低抵抗層のＭｏＮ層２２ｂが積層されたｐ型積層メタルゲート電極２２が形成されている。ｐ型積層メタルゲート電極２２のＨｆＮ層２２ａには、ここでは濃度１×１０22ｃｍ-3のＮが導入されている。また、ＨｆＮ層２２ａとその上層のＭｏＮ層２２ｂの膜厚比は、２：８（ＨｆＮ層：ＭｏＮ層＝２：８）に設定されている。このような構成を有するｐ型積層メタルゲート電極２２の抵抗率の測定結果を次の図９に示す。
【００４５】
図９はｐ型積層メタルゲート電極の抵抗率の測定結果を示す図である。尚、図９には、ｐ型積層メタルゲート電極２２の抵抗率の測定結果のほか、ｐ型ゲート電極相当のＮを含有するＨｆＮ層２２ａ、及びＭｏＮ層２２ｂをそれぞれ単独でＳｉ基板２０のゲート絶縁膜２１上に形成したときの抵抗率の測定結果についても併せて図示している。
【００４６】
図９より、まず、ＭｏＮ層２２ｂ（図９中、「ＭｏＮ層」と表記。）の抵抗率は３１３μΩｃｍであり、ｐ型ゲート電極相当のＮ濃度のＨｆＮ層２２ａ（図９中、「ＨｆＮ層（ｐ）」と表記。）の抵抗率は１９８０μΩｃｍであった。そして、ＨｆＮ層２２ａとＭｏＮ層２２ｂを積層したｐ型積層メタルゲート電極２２（図９中、「ＭｏＮ層＋ＨｆＮ層（ｐ）」と表記。）では、その抵抗率は６１６μΩｃｍになった。
【００４７】
このように、ＨｆＮ層２２ａ上にＭｏＮ層２２ｂを積層することにより、その抵抗率は１９８０μΩｃｍから６１６μΩｃｍへと大幅に低下した。これにより、Ｎ濃度によって仕事関数が制御され且つ非常に低抵抗なメタルゲート電極が形成されていることが確認された。
【００４８】
尚、ここでは、ＨｆＮ層２２ａとＭｏＮ層２２ｂの膜厚比が２：８のｐ型積層メタルゲート電極２２の場合を例にして述べたが、ＨｆＮ層２２ａの膜厚割合を変化させて同様の測定を行ったところ、ＨｆＮ層２２ａの膜厚割合の増加に伴いｐ型積層メタルゲート電極２２の抵抗率が上昇していく傾向が認められた。さらに、ｐ型積層メタルゲート電極の低抵抗層にその他のメタルを用いて同様の測定を行ったところ、ＨｆＮ層上に低抵抗層を積層することにより、ＨｆＮ層単独の場合に比べ、低抵抗化を図ることができた。さらに、この場合にも、上記同様、ＨｆＮ層の膜厚割合の増加に伴いｐ型積層メタルゲート電極の抵抗率が上昇していく傾向が認められた。
【００４９】
続いて、積層メタルゲート電極を用いたＣＭＯＳ電界効果半導体装置の形成フローについて説明する。
図１０から図１３はＣＭＯＳ電界効果半導体装置の形成フローの第１の例の説明図であって、図１０は第１の例のＨｆＮ層形成工程の要部断面模式図、図１１は第１の例のＮ導入工程の要部断面模式図、図１２は第１の例の低抵抗層形成工程の要部断面模式図、図１３は第１の例のゲート加工工程の要部断面模式図である。
【００５０】
この第１の例のＣＭＯＳ電界効果半導体装置形成では、まず、従来公知の方法を用い、素子分離領域（図示せず。）が形成されたＳｉ基板３０のｎ型ＭＯＳトランジスタ形成領域３１にｐ型ウェル（図示せず。）を、ｐ型ＭＯＳトランジスタ形成領域３２にｎ型ウェル（図示せず。）を、それぞれ形成する。そして、ダミーのゲート電極（図示せず。）を形成した後、ソース・ドレイン・エクステンション領域（図示せず。）を形成し、サイドウォール３３を形成してからソース・ドレイン領域（図示せず。）を形成する。次いで、層間絶縁膜３４を形成し、必要に応じ表面を研磨してダミーのゲート電極の上面を表出させ、そのダミーのゲート電極を除去する。これにより、ｎ型，ｐ型ＭＯＳトランジスタ形成領域３１，３２の双方にサイドウォール３３に囲まれたゲートパターンの凹部３５，３６がそれぞれ形成され、それらの凹部３５，３６の底にＳｉ基板３０のチャネル領域が表出されるようになる。
【００５１】
その後、ＣＶＤ法を用いて全面にＳｉＯ2等のゲート絶縁膜３７を形成し、さらにその上に、例えば、ＣＶＤ法を用いてＮ濃度５×１０21ｃｍ-3のＨｆＮ層３８ａを膜厚約１０ｎｍで形成する。これにより、図１０に示したような状態を得る。
【００５２】
次いで、図１１に示すように、ｎ型ＭＯＳトランジスタ形成領域３１側をレジスト３９で覆い、ｐ型ＭＯＳトランジスタ形成領域３２のＨｆＮ層３８ａに濃度５×１０21ｃｍ-3相当のＮをイオン注入法により導入し、先にＨｆＮ層３８ａに導入されていたＮとの合計でＮ濃度が１×１０22ｃｍ-3のＨｆＮ層３８ｂを形成する。その後、レジスト３９は除去する。これにより、ｎ型，ｐ型ＭＯＳトランジスタ形成領域３１，３２にそれぞれ仕事関数制御層として、所定Ｎ濃度のＨｆＮ層３８ａ，３８ｂが形成されるようになる。
【００５３】
ＨｆＮ層３８ａ，３８ｂの形成後は、図１２に示すように、例えば、ＣＶＤ法を用いて全面にＰｔ層４０を、チャネル領域直上に於ける膜厚が約９０ｎｍになるように形成する。そして、最後に、図１３に示すように、ゲート加工を行ってｎ型，ｐ型ＭＯＳトランジスタ形成領域３１，３２間を電気的に分離する。これにより、ｎ型ＭＯＳトランジスタ形成領域３１には、Ｎ濃度が５×１０21ｃｍ-3のＨｆＮ層３８ａとＰｔ層４０の積層メタルゲート電極が形成され、ｐ型ＭＯＳトランジスタ形成領域３２には、Ｎ濃度１×１０22ｃｍ-3のＨｆＮ層３８ｂとＰｔ層４０の積層メタルゲート電極が形成されて、図１３に示したような所定の仕事関数差を有する積層メタルゲート電極を備えたＣＭＯＳ電界効果半導体装置の基本構造が完成する。
【００５４】
図１４から図１８はＣＭＯＳ電界効果半導体装置の形成フローの第２の例の説明図であって、図１４は第２の例のＨｆＮ層形成工程の要部断面模式図、図１５は第２の例のＮ導入工程の要部断面模式図、図１６は第２の例の低抵抗層形成工程の要部断面模式図、図１７は第２の例のゲート加工工程の要部断面模式図、図１８は第２の例のトランジスタ構造形成工程の要部断面模式図である。
【００５５】
この第１の例のＣＭＯＳ電界効果半導体装置形成では、まず、従来公知の方法を用い、素子分離領域（図示せず。）が形成されたＳｉ基板５０のｎ型ＭＯＳトランジスタ形成領域５１にｐ型ウェル（図示せず。）を、ｐ型ＭＯＳトランジスタ形成領域５２にｎ型ウェル（図示せず。）を、それぞれ形成する。次いで、図１４に示したように、例えば、熱酸化法を用いてＳｉ基板５０上にＳｉＯ2のゲート絶縁膜５３を形成した後、例えば、ＣＶＤ法を用い全面にＮ濃度５×１０21ｃｍ-3のＨｆＮ層５４ａを膜厚約１０ｎｍで形成する。
【００５６】
次いで、図１５に示すように、ｎ型ＭＯＳトランジスタ形成領域５１側をレジスト５５で覆い、ｐ型ＭＯＳトランジスタ形成領域５２のＨｆＮ層５４ａに濃度５×１０21ｃｍ-3相当のＮをイオン注入法により導入し、先にＨｆＮ層５４ａに導入されていたＮとの合計でＮ濃度が１×１０22ｃｍ-3のＨｆＮ層５４ｂを形成する。その後、レジスト５５は除去する。これにより、ｎ型，ｐ型ＭＯＳトランジスタ形成領域５１，５２にそれぞれ仕事関数制御層として、所定Ｎ濃度のＨｆＮ層５４ａ，５４ｂが形成されるようになる。
【００５７】
ＨｆＮ層５４ａ，５４ｂの形成後は、図１６に示すように、例えば、ＣＶＤ法を用いて全面にＰｔ層５６を膜厚約９０ｎｍで形成する。そして、図１７に示すように、ｎ型，ｐ型ＭＯＳトランジスタ形成領域５１，５２のＨｆＮ層５４ａ，５４ｂ、Ｐｔ層５６及びゲート絶縁膜５３に対するゲート加工を行う。最後に、ソース・ドレイン・エクステンション領域（図示せず。）を形成し、サイドウォール５７を形成してからソース・ドレイン領域（図示せず。）を形成し、層間絶縁膜５８を形成する。
【００５８】
これにより、ｎ型ＭＯＳトランジスタ形成領域５１には、Ｎ濃度５×１０21ｃｍ-3のＨｆＮ層５４ａとＰｔ層５６の積層メタルゲート電極が形成され、ｐ型ＭＯＳトランジスタ形成領域５２には、Ｎ濃度１×１０22ｃｍ-3のＨｆＮ層５４ｂとＰｔ層５６の積層メタルゲート電極が形成されて、図１８に示したような所定の仕事関数差を有する積層メタルゲート電極を備えたＣＭＯＳ電界効果半導体装置の基本構造が完成する。
【００５９】
このように、上記第１，第２の例に示したような形成フローにより、積層メタルゲート電極を有するＣＭＯＳ電界効果半導体装置を形成することができる。
尚、Ｈｆ層上にＰｔ層を形成した場合には、適当な熱処理プロセスによってＨｆとＰｔが合金化する場合がある。然しながら、上記第１，第２の例に於いては、Ｎを含有するＨｆＮ層３８ａ，３８ｂ，５４ａ，５４ｂの上層にＰｔ層４０，５６が形成されているため、熱処理プロセスに於いてもそれらの合金化が抑えられ、ゲート電極の積層構造が維持されるようになっている。
【００６０】
また、上記第１，第２の例では、仕事関数制御層にＨｆＮを用いた場合を例にして述べたが、ＨｆＮに替えてＺｒＮを用いることも可能であり、その場合にも上記同様の手順でＣＭＯＳ電界効果半導体装置の形成が可能である。また、上記第１，第２の例では、低抵抗層にＰｔを用いた場合を例にして述べたが、Ｐｔ以外にも、例えば先に例示したような種々のメタルを用いることが可能であり、その場合にも上記同様の手順でＣＭＯＳ電界効果半導体装置の形成が可能である。
【００６１】
また、上記第１，第２の例では、ｎ型積層メタルゲート電極とｐ型積層メタルゲート電極の仕事関数制御層にＨｆＮを用い、低抵抗層にＰｔを用いた場合を例にして述べたが、ｎ型積層メタルゲート電極とｐ型積層メタルゲート電極の低抵抗層を異なるメタルを用いて形成することも可能である。
【００６２】
即ち、ｎ型積層メタルゲート電極の仕事関数制御層上にはその仕事関数制御層より低抵抗のメタルを用いた低抵抗層を形成し、ｐ型積層メタルゲート電極の仕事関数制御層上にはその仕事関数制御層より低抵抗のメタルを用いた低抵抗層を形成する。その場合は、例えば上記第１，第２の例において、図１２，図１６に示したように全面にＰｔ層４０，５６を形成した後に、ｎ型ＭＯＳトランジスタ形成領域３１，５１をレジスト等でマスクしてｐ型ＭＯＳトランジスタ形成領域３２，５２のＰｔ層４０，５６を除去し、その除去した部分に他のメタル層を形成するようにすればよい。或いは、図１０，図１４の工程後に、図１２，図１６に示したように全面にＰｔ層４０，５６を形成し、ｎ型ＭＯＳトランジスタ形成領域３１，５１をマスクしてｐ型ＭＯＳトランジスタ形成領域３２，５２のＰｔ層４０，５６及びＨｆＮ層３８ａ，５４ａを除去し、その除去した部分に所定のＮ濃度のＨｆＮ層３８ｂ，５４ｂ及び再度Ｐｔ層４０，５６を形成するようにしてもよい。
【００６３】
ただし、ＣＭＯＳ電界効果半導体装置の製造に於いては、ｎ型，ｐ型積層メタルゲート電極の低抵抗層を上記第１，第２の例のように同一メタルで構成する場合の方が、製造プロセスの簡素化を図ることができる点では有効である。
【００６４】
また、上記第１，第２の例で述べた各部の膜厚や成膜条件等は一例であって、形成すべきＣＭＯＳ電界効果半導体装置の形態やその要求特性等に応じて適当に設定可能である。
尚、以上の説明では、積層メタルゲート電極の仕事関数制御層に用いるメタルとしてＨｆＮやＺｒＮを用いたが、これらのほか、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＭｏＮ、ＷＮ（窒化タングステン）等を用いることもできる。或いはＨｆ、Ｚｒ、Ｔｉ（チタン）、Ｔａ、Ｍｏ、Ｗのうちの１種又は２種以上からなるメタルや、２種以上を含む窒化物を用いることも可能である。
【００６５】
（付記１） 相補型のＭＯＳ電界効果半導体装置の製造方法に於いて、
ｎ型ＭＯＳトランジスタ形成領域とｐ型ＭＯＳトランジスタ形成領域の半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる仕事関数制御層を形成する工程と、
前記仕事関数制御層上に低抵抗層を形成する工程と、
を有することを特徴とするＭＯＳ電界効果半導体装置の製造方法。
【００６６】
（付記２） 前記ゲート絶縁膜上に前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる前記仕事関数制御層を形成する工程に於いては、
前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とに所定濃度のＮを含有するメタル層を形成し、
前記ｎ型ＭＯＳトランジスタ形成領域をマスクして前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層に所定量のＮを導入して、
前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる前記メタル層によって前記仕事関数制御層を形成することを特徴とする付記１記載のＭＯＳ電界効果半導体装置の製造方法。
【００６７】
（付記３） 前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とに所定濃度のＮを含有する前記メタル層を形成する際には、
前記メタル層をＮ濃度が５×１０21ｃｍ-3以下になるように形成することを特徴とする付記２記載のＭＯＳ電界効果半導体装置の製造方法。
【００６８】
（付記４） 前記ｎ型ＭＯＳトランジスタ形成領域をマスクして前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層に所定量のＮを導入する際には、
前記メタル層に所定量のＮを導入することによって前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層のＮ濃度が１×１０22ｃｍ-3以上になるようにすることを特徴とする付記２記載のＭＯＳ電界効果半導体装置の製造方法。
【００６９】
（付記５） 前記仕事関数制御層上に前記低抵抗層を形成する工程に於いては、
前記ｎ型ＭＯＳトランジスタ形成領域の前記仕事関数制御層上に一のメタルを用いて一のメタル層を形成し、
前記ｐ型ＭＯＳトランジスタ形成領域の前記仕事関数制御層上に他のメタルを用いて他のメタル層を形成して、
前記一のメタル層及び前記他のメタル層によって前記低抵抗層を形成することを特徴とする付記１記載のＭＯＳ電界効果半導体装置の製造方法。
【００７０】
（付記６） 前記仕事関数制御層は、ＨｆＮ，ＺｒＮ，ＴｉＮ，ＴａＮ，ＭｏＮ，ＷＮのうちの少なくとも１種を含むことを特徴とする付記１記載のＭＯＳ電界効果半導体装置の製造方法。
【００７１】
（付記７） 前記低抵抗層は、融点が１０００℃以上であることを特徴とする付記１記載のＭＯＳ電界効果半導体装置の製造方法。
（付記８） 前記低抵抗層は、Ｎｂ，Ｔａ，Ｗ，Ｆｅ，Ｍｏ，Ｃｕ，Ｏｓ，Ｒｕ，Ｒｈ，Ｃｏ，Ａｕ，Ｎｉ，Ｉｒ，Ｐｔ又はそれらの窒化物のうちの少なくとも１種を含むことを特徴とする付記１記載のＭＯＳ電界効果半導体装置の製造方法。
【００７２】
（付記９） ｎ型及びｐ型の各活性領域をもつ半導体層上のゲート絶縁膜上に形成されたｎ型ゲート電極及びｐ型ゲート電極が同一のメタルで構成され、且つ、該メタルのゲート絶縁膜界面に於けるＮ濃度が前記ｎ型ゲート電極及び前記ｐ型ゲート電極とで相違することを特徴とするＭＯＳ電界効果半導体装置。
【００７３】
（付記１０） 前記ｎ型ゲート電極が５×１０21ｃｍ-3以下のＮ濃度であることを特徴とする付記９記載のＭＯＳ電界効果半導体装置。
（付記１１） 前記ｐ型ゲート電極が１×１０22ｃｍ-3以上のＮ濃度であることを特徴とする付記９記載のＭＯＳ電界効果半導体装置。
【００７４】
（付記１２） 前記ｎ型ゲート電極と前記ｐ型ゲート電極の仕事関数差が０．８ｅＶ以上であることを特徴とする付記９記載のＭＯＳ電界効果半導体装置。
（付記１３） 相補型のＭＯＳ電界効果半導体装置に於いて、
ｎ型ゲート電極とｐ型ゲート電極とが、同一のメタルを用いて形成された仕事関数制御層を有し、前記ｎ型ゲート電極と前記ｐ型ゲート電極のそれぞれの前記仕事関数制御層上にそれぞれの前記仕事関数制御層より低抵抗のメタルを用いて形成された低抵抗層を有していることを特徴とするＭＯＳ電界効果半導体装置。
【００７５】
（付記１４） 前記仕事関数制御層は、ＨｆＮ，ＺｒＮ，ＴｉＮ，ＴａＮ，ＭｏＮ，ＷＮのうちの少なくとも１種を含むことを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
【００７６】
（付記１５） 前記ｎ型ゲート電極の前記仕事関数制御層は、５×１０21ｃｍ-3以下のＮ濃度であることを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
（付記１６） 前記ｐ型ゲート電極の前記仕事関数制御層は、１×１０22ｃｍ-3以上のＮ濃度であることを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
【００７７】
（付記１７） 前記低抵抗層は、融点が１０００℃以上であることを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
（付記１８） 前記低抵抗層は、Ｎｂ，Ｔａ，Ｗ，Ｆｅ，Ｍｏ，Ｃｕ，Ｏｓ，Ｒｕ，Ｒｈ，Ｃｏ，Ａｕ，Ｎｉ，Ｉｒ，Ｐｔ又はそれらの窒化物のうちの少なくとも１種を含むことを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
【００７８】
（付記１９） 前記ｎ型ゲート電極と前記ｐ型ゲート電極の仕事関数差が０．８ｅＶ以上であることを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
【図面の簡単な説明】
【００７９】
【図１】Ｈｆメタル中のＮ濃度プロファイルを表す線図である。
【図２】Ｎ濃度と仕事関数の関係を表す線図である。
【図３】Ｃ−Ｖ特性を表す線図である。
【図４】メタルゲート電極の仕事関数制御範囲と抵抗率の関係を示す図である。
【図５】積層メタルゲート電極を用いたＭＯＳ構造の一例の概略模式図である。
【図６】ｎ型積層メタルゲート電極を用いたＭＯＳ構造の要部断面模式図である。
【図７】ｎ型積層メタルゲート電極の抵抗率の測定結果を示す図である。
【図８】ｐ型積層メタルゲート電極を用いたＭＯＳ構造の要部断面模式図である。
【図９】ｐ型積層メタルゲート電極の抵抗率の測定結果を示す図である。
【図１０】第１の例のＨｆＮ層形成工程の要部断面模式図である。
【図１１】第１の例のＮ導入工程の要部断面模式図である。
【図１２】第１の例の低抵抗層形成工程の要部断面模式図である。
【図１３】第１の例のゲート加工工程の要部断面模式図である。
【図１４】第２の例のＨｆＮ層形成工程の要部断面模式図である。
【図１５】第２の例のＮ導入工程の要部断面模式図である。
【図１６】第２の例の低抵抗層形成工程の要部断面模式図である。
【図１７】第２の例のゲート加工工程の要部断面模式図である。
【図１８】第２の例のトランジスタ構造形成工程の要部断面模式図である。
【符号の説明】
【００８０】
１，１０，２０，３０，５０ Ｓｉ基板
２，１１，２１，３７，５３ ゲート絶縁膜
３ 積層メタルゲート電極
３ａ 仕事関数制御層
３ｂ 低抵抗層
１２ ｎ型積層メタルゲート電極
１２ａ，２２ａ，３８ａ，３８ｂ，５４ａ，５４ｂ ＨｆＮ層
１２ｂ，４０，５６ Ｐｔ層
２２ ｐ型積層メタルゲート電極
２２ｂ ＭｏＮ層
３１，５１ ｎ型ＭＯＳトランジスタ形成領域
３２，５２ ｐ型ＭＯＳトランジスタ形成領域
３３，５７ サイドウォール
３４，５８ 層間絶縁膜
３５，３６ 凹部
３９，５５ レジスト
【技術分野】
【０００１】
本発明はＭＯＳ電界効果半導体装置の製造方法及びＭＯＳ電界効果半導体装置に関し、特に仕事関数差をもつことが必要なｎ型ゲート電極及びｐ型ゲート電極を備えたＭＯＳ電界効果半導体装置の製造方法及びＭＯＳ電界効果半導体装置に関する。
【背景技術】
【０００２】
従来、ＭＯＳ電界効果半導体装置に於いて、ゲート電極を作製する場合、多結晶Ｓｉゲート電極に不純物を導入することでｎ型とｐ型とを作り分けることが行われ、それ等のゲート電極に於ける仕事関数差は、約１ｅＶになっている。
【０００３】
また、ゲート電極をメタル化した場合にも、従来の多結晶Ｓｉ（シリコン）ゲート電極で実現していたチャネル不純物濃度、及び、不純物濃度プロファイルを変更しないためには、ｎ型及びｐ型のメタルゲート電極の仕事関数差が１ｅＶ程度存在することが必要である。
【０００４】
然しながら、メタルゲート電極をｎ型及びｐ型に作り分ける場合、多結晶Ｓｉの場合のように導入する不純物の種類を選択することで実現することはできず、それぞれの材料を変えることで仕事関数差、従って、閾値電圧差をもたせているのであるが、そのようにした場合、製造工程数が増加し、製造歩留りが低下することは回避できない。
【０００５】
ところで、近年、メタルゲート電極をＮ化（窒化）することにより、仕事関数を変化させ得ることが報告されている（例えば、特許文献１及び非特許文献１を参照。）。
然しながら、ｎ型Ｓｉ及びｐ型Ｓｉに合致する仕事関数を得るための具体的な手段は判っていないのが現状であり、また、その時の仕事関数制御範囲（ΔＶFB）も不明であるから、メタルゲート電極をＮ化させた場合に於けるｎ型／ｐ型ゲート電極の仕事関数制御範囲、及び、その場合のＮ濃度も明らかではない。
【０００６】
従って、現在、メタルゲート電極をＮ化して仕事関数を変化させる技術を利用して実用になるＭＯＳ電界効果半導体装置を実現することは不可能な状態にある。
【特許文献１】特開２０００−３１２９６号公報
【非特許文献１】IEEE ELECTRON DEVICE LETTERS, VOL.25, No.2, Feb 2004, "Robust High-Quality HfN-HfO2 Gate Stack for Advanced MOS Device Applications"
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明では、ＭＯＳ電界効果半導体装置に於けるｎ型及びｐ型ゲート電極を同材料でメタル化した場合に於いて、ｎ型及びｐ型ゲート電極に於ける仕事関数差の１ｅＶを実現できるようにし、従来の多結晶Ｓｉゲート電極で実現していたチャネル不純物濃度、及び、不純物濃度プロファイルを変更しなくてよい旨の利点を享受できるようにする。
【０００８】
さらに、本発明では、メタルゲート電極を用いた高性能のＭＯＳ電界効果半導体装置の製造方法及びＭＯＳ電界効果半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者等は、ＭＯＳ電界効果半導体装置に於けるｎ型ゲート電極及びｐ型ゲート電極をメタル化するに際し、同一材料からなるメタルゲート電極中のＮ化濃度差によって得られる仕事関数を明確化し、従って、その際の仕事関数制御範囲を明確化し、もって、従来の多結晶Ｓｉゲート電極と同じ仕事関数を実現する場合の手段を提示する。
【００１０】
そこで、本発明によるＭＯＳ電界効果半導体装置に於いては、ｎ型及びｐ型の各活性領域をもつ半導体層上のゲート絶縁膜上に形成されたｎ型ゲート電極及びｐ型ゲート電極が同一のメタルで構成され、且つ、該メタルのＮ濃度が前記ｎ型ゲート電極及び前記ｐ型ゲート電極とで相違することを特徴とする。
【００１１】
また、本発明では、相補型のＭＯＳ電界効果半導体装置の製造方法に於いて、ｎ型ＭＯＳトランジスタ形成領域とｐ型ＭＯＳトランジスタ形成領域の半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる仕事関数制御層を形成する工程と、前記仕事関数制御層上に低抵抗層を形成する工程と、を有することを特徴とするＭＯＳ電界効果半導体装置の製造方法が提供される。
【００１２】
このようなＭＯＳ電界効果半導体装置の製造方法によれば、ｎ型ゲート電極及びｐ型ゲート電極が共に仕事関数制御層上に低抵抗層が形成され、ｎ型ゲート電極及びｐ型ゲート電極の低抵抗化が図られた相補型のＭＯＳ電界効果半導体装置が形成されるようになる。
【００１３】
また、本発明では、相補型のＭＯＳ電界効果半導体装置に於いて、ｎ型ゲート電極とｐ型ゲート電極とが、同一のメタルを用いて形成された仕事関数制御層を有し、前記ｎ型ゲート電極と前記ｐ型ゲート電極のそれぞれの前記仕事関数制御層上にそれぞれの前記仕事関数制御層より低抵抗のメタルを用いて形成された低抵抗層を有していることを特徴とするＭＯＳ電界効果半導体装置が提供される。
【００１４】
このようなＭＯＳ電界効果半導体装置によれば、ｎ型ゲート電極及びｐ型ゲート電極が共に仕事関数制御層上に低抵抗層が形成された構成を有するため、ｎ型ゲート電極及びｐ型ゲート電極の低抵抗化が図られるようになる。
【発明の効果】
【００１５】
前記手段を採ることにより、同一メタルを用い、そのメタル中のＮ濃度を変えることで容易且つ簡単に仕事関数差が１ｅＶのｎ型ゲート電極及びｐ型ゲート電極を実現することができる。
【００１６】
また、本発明では、ｎ型ゲート電極及びｐ型ゲート電極を仕事関数制御層上に低抵抗層を形成した構成とする。これにより、ｎ型ゲート電極とｐ型ゲート電極の仕事関数を制御しつつそれらの低抵抗化を図ることができ、より高性能なＭＯＳ電界効果半導体装置が実現可能になる。
【発明を実施するための最良の形態】
【００１７】
図１はＨｆメタル中のＮ濃度プロファイルを表す線図であり、また、図２はＮ濃度と仕事関数の関係を表す線図である。尚、図１はＨｆ（ハフニウム）中のＮ濃度プロファイルを深さ方向ＳＩＭＳ（Secondary Ion Mass Spectrometry）分析して得たものであり、横軸は深さ（ｎｍ）を表し、縦軸はＮ濃度（ｃｍ-3）を表している。また、図２において、横軸はＨｆＮ（窒化ハフニウム）のＮ濃度（ｃｍ-3）を表し、縦軸はＨｆＮの仕事関数（ｅＶ）を表している。
【００１８】
図１及び図２のデータを得た際の実験では、Ｈｆからなるｎ型ゲート電極界面にＮを５×１０21ｃｍ-3の濃度で導入し、また、同じ材料からなるｐ型ゲート電極界面にＮを１×１０22ｃｍ-3の濃度で導入することで、ＨｆＮの仕事関数差は０．８ｅＶ以上にすることができた。
【００１９】
即ち、例えば、Ｈｆ中のＮ濃度を５×１０21ｃｍ-3とすることにより、ＨｆＮの仕事関数は４．１ｅＶとなり、そして、Ｎ濃度を１×１０22ｃｍ-3とすることにより、ＨｆＮの仕事関数は５．１ｅＶとなっている。
【００２０】
このように、同一材料からなるメタルゲート電極であっても、仕事関数差を作り出すことができ、従って、通常の多結晶Ｓｉゲート電極の場合と同様、同じチャネル不純物濃度及びプロファイルを利用することができる。
【００２１】
また、図１からすると、ゲート絶縁膜（ＳｉＯ2（酸化シリコン））界面付近のＨｆにＮがパイルアップされることが看取され、効率的に仕事関数差を実現できることが明らかである。
【００２２】
また、図２からすると、Ｎ濃度が低い場合、或いは、高い場合には、従来の多結晶Ｓｉゲート電極と同じ仕事関数を実現できないことが明らかである。
尚、ここではＨｆを例にして述べたが、Ｚｒ（ジルコニウム）を用いた場合にも同様の結果を得ることができ、ｎ型ゲート電極界面及びｐ型ゲート電極界面にそれぞれ上記濃度でＮを導入することで、仕事関数差が０．８ｅＶ以上のＺｒＮ（窒化ジルコニウム）を得ることができた。
【００２３】
（実施例）
ゲート電極用材料膜として、ＨｆＮ（Ｎ濃度５×１０21ｃｍ-3）膜を成膜し、ｎ型ゲート電極上のみレジスト等の保護膜で覆い、ｐ型ゲート電極を露出させ、イオン注入法を適用してＮ（窒素）イオンを１×１０22ｃｍ-3の濃度となるように打ち込みを行う。次いで、温度５００℃、時間３０分程度の熱処理を行う。
【００２４】
これにより、ｎ型ゲート電極のＨｆＮに於けるゲート絶縁膜界面のＮ濃度は５×１０21ｃｍ-3となり、ｐ型ゲート電極のＨｆＮに於けるゲート絶縁膜界面のＮ濃度は１×１０22ｃｍ-3となる。
【００２５】
このようにすることで、同一メタルでＮ濃度を変えることにより仕事関数差が１ｅＶのゲート電極を実現することができた。また、ＨｆＮ膜上にＭｏＮ（窒化モリブデン）膜を成膜して２層構造とし、ＨｆＮの酸化を防止することができるので、後工程での熱処理プロセスにも耐えることができ、高性能のメタルゲート電極をもつＣＭＯＳ電界効果半導体装置を提供することができる。また、ＨｆＮ膜上にＭｏＮ膜を成膜して２層構造とした場合には、ゲート電極の低抵抗化を図ることも可能になる。この点については後述する。
【００２６】
図３は本発明によって作製したＨｆＮゲート電極をもつＭＯＳダイオードのＣＶ測定データ及び従来の多結晶Ｓｉゲート電極のＣＶ測定データを比較して表す線図である。尚、図３において、横軸はゲート電圧Ｖg（Ｖ）を表し、縦軸は容量Ｃ（Ｆ）を表している。
【００２７】
図３からすると、Ｂ+（ボロン）をドーピングした多結晶Ｓｉからなるｐ型ゲート電極（図中ｃ）と、ゲート絶縁膜界面のＮ濃度が１×１０22ｃｍ-3であるＨｆＮからなるｐ型ゲート電極（図中ｅ）とのＶFBが同じであることが看取され、そして、Ａｓ+（砒素）をドーピングした多結晶Ｓｉからなるｎ型ゲート電極（図中ｄ）と、ゲート絶縁膜界面のＮ濃度が５×１０21ｃｍ-3であるＨｆＮからなるｎ型ゲート電極（図中ｆ）とのＶFBが同じであることも看取できる。
【００２８】
尚、図２に示したように、ＨｆＮは、そのＮ濃度の増加に伴い仕事関数が増加する傾向があり、特にＮ濃度が５×１０21ｃｍ-3から１×１０22ｃｍ-3の間で仕事関数が大きく変化する。そして、ｎ型ゲート電極のＨｆＮに濃度５×１０21ｃｍ-3以下のＮが含有され、ｐ型ゲート電極のＨｆＮに濃度１×１０22ｃｍ-3以上のＮが含有されている場合に、ｎ型ゲート電極とｐ型ゲート電極の双方に多結晶Ｓｉを用いたときを上回る仕事関数差を得ることも可能である。然しながら、例えば、上記のように、ｎ型ゲート電極の場合には５×１０21ｃｍ-3に、ｐ型ゲート電極の場合には１×１０22ｃｍ-3に、それぞれ設定することにより、多結晶Ｓｉゲート電極の場合と同等の仕事関数差が得られるようになる。
【００２９】
次に、メタルゲート電極の抵抗について説明する。
上記のように、メタルゲート電極のＮ化に於いては、導入するＮの濃度によって仕事関数の制御が可能であるが、Ｎが導入されることによってメタルゲート電極の抵抗は上昇するようになる。
【００３０】
図４はメタルゲート電極の仕事関数制御範囲と抵抗率の関係を示す図である。図４に於いて、横軸は仕事関数制御範囲ΔＶFB（Ｖ）を表し、縦軸は抵抗率（μΩｃｍ）を表している。
【００３１】
図４より、ＨｆＮ及びＺｒＮの仕事関数制御範囲ΔＶFBを増加させていく、即ちＨｆ及びＺｒへのＮの導入量を増加させていくと、ＨｆＮ及びＺｒＮの抵抗率は上昇する。このように、Ｎの導入量の増加に伴い、メタルゲート電極の抵抗率は上昇していくようになる。
【００３２】
ＨｆＮやＺｒＮをゲート電極として用いたときのこのような抵抗の上昇を抑制するため、ここでは、ＨｆＮやＺｒＮの層の上に低抵抗のメタル或いは窒化メタル（単に「メタル」という。）の層を積層したゲート電極（「積層メタルゲート電極」という。）を構成する。
【００３３】
図５は積層メタルゲート電極を用いたＭＯＳ構造の一例の概略模式図である。
図５に示すＭＯＳ構造では、Ｓｉ基板１上にＳｉＯ2等のゲート絶縁膜２を介して、積層メタルゲート電極３が形成されている。積層メタルゲート電極３は、下層に仕事関数を制御するための層（「仕事関数制御層」という。）３ａが形成され、上層にゲート電極の低抵抗化を図るための層（「低抵抗層」という。）３ｂが形成されている。
【００３４】
仕事関数制御層３ａには、上記のような所定濃度のＮを含有するＨｆＮ層或いはＺｒＮ層を用いることができる。即ち、ｎ型の積層メタルゲート電極３を形成する場合には、その仕事関数制御層３ａとして、Ｎ濃度が５×１０21ｃｍ-3以下のＨｆＮ層或いはＺｒＮ層を用いることができ、ｐ型の積層メタルゲート電極３を形成する場合には、その仕事関数制御層３ａとして、Ｎ濃度が１×１０22ｃｍ-3以上のＨｆＮ層或いはＺｒＮ層を用いることができる。
【００３５】
低抵抗層３ｂには、低抵抗のメタル、例えば、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｆｅ（鉄）、Ｍｏ（モリブデン）、Ｃｕ（銅）、Ｏｓ（オスミウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｃｏ（コバルト）、Ａｕ（金）、Ｎｉ（ニッケル）、Ｉｒ（イリジウム）、Ｐｔ（白金）等のうちの１種又は２種以上からなるメタルやその窒化物を用いることができる。このようなメタルは、ＨｆＮ層やＺｒＮ層に比べて抵抗率が低く、また、融点が１０００℃以上になるため以後の熱処理プロセスに於いても安定である。
【００３６】
このようなＭＯＳ構造は、例えば、常法に従ってＳｉ基板１上にＳｉＯ2のゲート絶縁膜２を形成した後、仕事関数制御層３ａとしてＨｆＮ層或いはＺｒＮ層をスパッタ法やＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。そして、さらに必要に応じイオン注入法を用いてＮを導入し、所定のＮ濃度のＨｆＮ層或いはＺｒＮ層を形成する。また、Ｈｆ層或いはＺｒ層の形成後にイオン注入法を用いてＮを導入し、所定のＮ濃度のＨｆＮ層或いはＺｒＮ層を形成するようにしてもよい。このようにして仕事関数制御層３ａを形成した後は、低抵抗層３ｂとしてのメタル層をスパッタ法やＣＶＤ法を用いて形成する。最後に、適当なゲート加工処理を行い、ゲート絶縁膜２上に所定形状の積層メタルゲート電極３を形成すればよい。
【００３７】
なお、ゲート絶縁膜２には、ＳｉＯ2のほか、酸窒化シリコン（ＳｉＯＮ）、或いは酸化ハフニウム（ＨｆＯ2）やハフニウムシリケート（ＨｆＳｉＯ）等の高誘電率（Ｈｉｇｈ−ｋ）材料も用いることができる。その場合も、上記同様にして積層メタルゲート電極３の形成が可能である。
【００３８】
ここで、低抵抗層３ｂを積層することによるゲート電極の抵抗低減効果について、具体例を挙げて説明する。
図６はｎ型積層メタルゲート電極を用いたＭＯＳ構造の要部断面模式図である。
【００３９】
この図６に示すＭＯＳ構造は、Ｓｉ基板１０上にゲート絶縁膜１１を介して、仕事関数制御層のＨｆＮ層１２ａと低抵抗層のＰｔ層１２ｂが積層されたｎ型積層メタルゲート電極１２が形成されている。このｎ型積層メタルゲート電極１２のＨｆＮ層１２ａには、ここでは濃度５×１０21ｃｍ-3のＮが導入されている。また、ＨｆＮ層１２ａとその上層のＰｔ層１２ｂの膜厚比は、１：９（ＨｆＮ層：Ｐｔ層＝１：９）に設定されている。このような構成を有するｎ型積層メタルゲート電極１２の抵抗率の測定結果を次の図７に示す。
【００４０】
図７はｎ型積層メタルゲート電極の抵抗率の測定結果を示す図である。尚、図７には、ｎ型積層メタルゲート電極１２の抵抗率の測定結果のほか、ｎ型ゲート電極相当のＮを含有するＨｆＮ層１２ａ及びＰｔ層１２ｂをそれぞれ単独でＳｉ基板１０のゲート絶縁膜１１上に形成したときの抵抗率の測定結果についても併せて図示している。
【００４１】
図７より、まず、Ｐｔ層１２ｂ（図７中、「Ｐｔ層」と表記。）の抵抗率は１６．７μΩｃｍであり、ｎ型ゲート電極相当のＮ濃度のＨｆＮ層１２ａ（図７中、「ＨｆＮ層（ｎ）」と表記。）の抵抗率は２１８μΩｃｍであった。そして、ＨｆＮ層１２ａとＰｔ層１２ｂを積層したｎ型積層メタルゲート電極１２（図７中、「Ｐｔ層＋ＨｆＮ層（ｎ）」と表記。）では、その抵抗率は２３．１μΩｃｍになった。
【００４２】
このように、ＨｆＮ層１２ａ上にＰｔ層１２ｂを積層することにより、その抵抗率は２１８μΩｃｍから２３．１μΩｃｍへと大幅に低下し、Ｐｔ層１２ｂ単独の場合と同程度の抵抗率が得られるようになった。これにより、Ｎ濃度によって仕事関数が制御され且つ非常に低抵抗なメタルゲート電極が形成されていることが確認された。
【００４３】
尚、ここでは、ＨｆＮ層１２ａとＰｔ層１２ｂの膜厚比が１：９のｎ型積層メタルゲート電極１２の場合を例にして述べたが、ＨｆＮ層１２ａの膜厚割合を変化させて同様の測定を行ったところ、ＨｆＮ層１２ａの膜厚割合の増加に伴いｎ型積層メタルゲート電極１２の抵抗率が上昇していく傾向が認められた。さらに、ｎ型積層メタルゲート電極の低抵抗層にその他のメタルを用いて同様の測定を行ったところ、ＨｆＮ層上に低抵抗層を積層することにより、ＨｆＮ層単独の場合に比べ、低抵抗化を図ることができた。さらに、この場合にも、上記同様、ＨｆＮ層の膜厚割合の増加に伴いｎ型積層メタルゲート電極の抵抗率が上昇していく傾向が認められた。
【００４４】
また、図８はｐ型積層メタルゲート電極を用いたＭＯＳ構造の要部断面模式図である。
この図８に示すＭＯＳ構造は、Ｓｉ基板２０上にゲート絶縁膜２１を介して、仕事関数制御層のＨｆＮ層２２ａと低抵抗層のＭｏＮ層２２ｂが積層されたｐ型積層メタルゲート電極２２が形成されている。ｐ型積層メタルゲート電極２２のＨｆＮ層２２ａには、ここでは濃度１×１０22ｃｍ-3のＮが導入されている。また、ＨｆＮ層２２ａとその上層のＭｏＮ層２２ｂの膜厚比は、２：８（ＨｆＮ層：ＭｏＮ層＝２：８）に設定されている。このような構成を有するｐ型積層メタルゲート電極２２の抵抗率の測定結果を次の図９に示す。
【００４５】
図９はｐ型積層メタルゲート電極の抵抗率の測定結果を示す図である。尚、図９には、ｐ型積層メタルゲート電極２２の抵抗率の測定結果のほか、ｐ型ゲート電極相当のＮを含有するＨｆＮ層２２ａ、及びＭｏＮ層２２ｂをそれぞれ単独でＳｉ基板２０のゲート絶縁膜２１上に形成したときの抵抗率の測定結果についても併せて図示している。
【００４６】
図９より、まず、ＭｏＮ層２２ｂ（図９中、「ＭｏＮ層」と表記。）の抵抗率は３１３μΩｃｍであり、ｐ型ゲート電極相当のＮ濃度のＨｆＮ層２２ａ（図９中、「ＨｆＮ層（ｐ）」と表記。）の抵抗率は１９８０μΩｃｍであった。そして、ＨｆＮ層２２ａとＭｏＮ層２２ｂを積層したｐ型積層メタルゲート電極２２（図９中、「ＭｏＮ層＋ＨｆＮ層（ｐ）」と表記。）では、その抵抗率は６１６μΩｃｍになった。
【００４７】
このように、ＨｆＮ層２２ａ上にＭｏＮ層２２ｂを積層することにより、その抵抗率は１９８０μΩｃｍから６１６μΩｃｍへと大幅に低下した。これにより、Ｎ濃度によって仕事関数が制御され且つ非常に低抵抗なメタルゲート電極が形成されていることが確認された。
【００４８】
尚、ここでは、ＨｆＮ層２２ａとＭｏＮ層２２ｂの膜厚比が２：８のｐ型積層メタルゲート電極２２の場合を例にして述べたが、ＨｆＮ層２２ａの膜厚割合を変化させて同様の測定を行ったところ、ＨｆＮ層２２ａの膜厚割合の増加に伴いｐ型積層メタルゲート電極２２の抵抗率が上昇していく傾向が認められた。さらに、ｐ型積層メタルゲート電極の低抵抗層にその他のメタルを用いて同様の測定を行ったところ、ＨｆＮ層上に低抵抗層を積層することにより、ＨｆＮ層単独の場合に比べ、低抵抗化を図ることができた。さらに、この場合にも、上記同様、ＨｆＮ層の膜厚割合の増加に伴いｐ型積層メタルゲート電極の抵抗率が上昇していく傾向が認められた。
【００４９】
続いて、積層メタルゲート電極を用いたＣＭＯＳ電界効果半導体装置の形成フローについて説明する。
図１０から図１３はＣＭＯＳ電界効果半導体装置の形成フローの第１の例の説明図であって、図１０は第１の例のＨｆＮ層形成工程の要部断面模式図、図１１は第１の例のＮ導入工程の要部断面模式図、図１２は第１の例の低抵抗層形成工程の要部断面模式図、図１３は第１の例のゲート加工工程の要部断面模式図である。
【００５０】
この第１の例のＣＭＯＳ電界効果半導体装置形成では、まず、従来公知の方法を用い、素子分離領域（図示せず。）が形成されたＳｉ基板３０のｎ型ＭＯＳトランジスタ形成領域３１にｐ型ウェル（図示せず。）を、ｐ型ＭＯＳトランジスタ形成領域３２にｎ型ウェル（図示せず。）を、それぞれ形成する。そして、ダミーのゲート電極（図示せず。）を形成した後、ソース・ドレイン・エクステンション領域（図示せず。）を形成し、サイドウォール３３を形成してからソース・ドレイン領域（図示せず。）を形成する。次いで、層間絶縁膜３４を形成し、必要に応じ表面を研磨してダミーのゲート電極の上面を表出させ、そのダミーのゲート電極を除去する。これにより、ｎ型，ｐ型ＭＯＳトランジスタ形成領域３１，３２の双方にサイドウォール３３に囲まれたゲートパターンの凹部３５，３６がそれぞれ形成され、それらの凹部３５，３６の底にＳｉ基板３０のチャネル領域が表出されるようになる。
【００５１】
その後、ＣＶＤ法を用いて全面にＳｉＯ2等のゲート絶縁膜３７を形成し、さらにその上に、例えば、ＣＶＤ法を用いてＮ濃度５×１０21ｃｍ-3のＨｆＮ層３８ａを膜厚約１０ｎｍで形成する。これにより、図１０に示したような状態を得る。
【００５２】
次いで、図１１に示すように、ｎ型ＭＯＳトランジスタ形成領域３１側をレジスト３９で覆い、ｐ型ＭＯＳトランジスタ形成領域３２のＨｆＮ層３８ａに濃度５×１０21ｃｍ-3相当のＮをイオン注入法により導入し、先にＨｆＮ層３８ａに導入されていたＮとの合計でＮ濃度が１×１０22ｃｍ-3のＨｆＮ層３８ｂを形成する。その後、レジスト３９は除去する。これにより、ｎ型，ｐ型ＭＯＳトランジスタ形成領域３１，３２にそれぞれ仕事関数制御層として、所定Ｎ濃度のＨｆＮ層３８ａ，３８ｂが形成されるようになる。
【００５３】
ＨｆＮ層３８ａ，３８ｂの形成後は、図１２に示すように、例えば、ＣＶＤ法を用いて全面にＰｔ層４０を、チャネル領域直上に於ける膜厚が約９０ｎｍになるように形成する。そして、最後に、図１３に示すように、ゲート加工を行ってｎ型，ｐ型ＭＯＳトランジスタ形成領域３１，３２間を電気的に分離する。これにより、ｎ型ＭＯＳトランジスタ形成領域３１には、Ｎ濃度が５×１０21ｃｍ-3のＨｆＮ層３８ａとＰｔ層４０の積層メタルゲート電極が形成され、ｐ型ＭＯＳトランジスタ形成領域３２には、Ｎ濃度１×１０22ｃｍ-3のＨｆＮ層３８ｂとＰｔ層４０の積層メタルゲート電極が形成されて、図１３に示したような所定の仕事関数差を有する積層メタルゲート電極を備えたＣＭＯＳ電界効果半導体装置の基本構造が完成する。
【００５４】
図１４から図１８はＣＭＯＳ電界効果半導体装置の形成フローの第２の例の説明図であって、図１４は第２の例のＨｆＮ層形成工程の要部断面模式図、図１５は第２の例のＮ導入工程の要部断面模式図、図１６は第２の例の低抵抗層形成工程の要部断面模式図、図１７は第２の例のゲート加工工程の要部断面模式図、図１８は第２の例のトランジスタ構造形成工程の要部断面模式図である。
【００５５】
この第１の例のＣＭＯＳ電界効果半導体装置形成では、まず、従来公知の方法を用い、素子分離領域（図示せず。）が形成されたＳｉ基板５０のｎ型ＭＯＳトランジスタ形成領域５１にｐ型ウェル（図示せず。）を、ｐ型ＭＯＳトランジスタ形成領域５２にｎ型ウェル（図示せず。）を、それぞれ形成する。次いで、図１４に示したように、例えば、熱酸化法を用いてＳｉ基板５０上にＳｉＯ2のゲート絶縁膜５３を形成した後、例えば、ＣＶＤ法を用い全面にＮ濃度５×１０21ｃｍ-3のＨｆＮ層５４ａを膜厚約１０ｎｍで形成する。
【００５６】
次いで、図１５に示すように、ｎ型ＭＯＳトランジスタ形成領域５１側をレジスト５５で覆い、ｐ型ＭＯＳトランジスタ形成領域５２のＨｆＮ層５４ａに濃度５×１０21ｃｍ-3相当のＮをイオン注入法により導入し、先にＨｆＮ層５４ａに導入されていたＮとの合計でＮ濃度が１×１０22ｃｍ-3のＨｆＮ層５４ｂを形成する。その後、レジスト５５は除去する。これにより、ｎ型，ｐ型ＭＯＳトランジスタ形成領域５１，５２にそれぞれ仕事関数制御層として、所定Ｎ濃度のＨｆＮ層５４ａ，５４ｂが形成されるようになる。
【００５７】
ＨｆＮ層５４ａ，５４ｂの形成後は、図１６に示すように、例えば、ＣＶＤ法を用いて全面にＰｔ層５６を膜厚約９０ｎｍで形成する。そして、図１７に示すように、ｎ型，ｐ型ＭＯＳトランジスタ形成領域５１，５２のＨｆＮ層５４ａ，５４ｂ、Ｐｔ層５６及びゲート絶縁膜５３に対するゲート加工を行う。最後に、ソース・ドレイン・エクステンション領域（図示せず。）を形成し、サイドウォール５７を形成してからソース・ドレイン領域（図示せず。）を形成し、層間絶縁膜５８を形成する。
【００５８】
これにより、ｎ型ＭＯＳトランジスタ形成領域５１には、Ｎ濃度５×１０21ｃｍ-3のＨｆＮ層５４ａとＰｔ層５６の積層メタルゲート電極が形成され、ｐ型ＭＯＳトランジスタ形成領域５２には、Ｎ濃度１×１０22ｃｍ-3のＨｆＮ層５４ｂとＰｔ層５６の積層メタルゲート電極が形成されて、図１８に示したような所定の仕事関数差を有する積層メタルゲート電極を備えたＣＭＯＳ電界効果半導体装置の基本構造が完成する。
【００５９】
このように、上記第１，第２の例に示したような形成フローにより、積層メタルゲート電極を有するＣＭＯＳ電界効果半導体装置を形成することができる。
尚、Ｈｆ層上にＰｔ層を形成した場合には、適当な熱処理プロセスによってＨｆとＰｔが合金化する場合がある。然しながら、上記第１，第２の例に於いては、Ｎを含有するＨｆＮ層３８ａ，３８ｂ，５４ａ，５４ｂの上層にＰｔ層４０，５６が形成されているため、熱処理プロセスに於いてもそれらの合金化が抑えられ、ゲート電極の積層構造が維持されるようになっている。
【００６０】
また、上記第１，第２の例では、仕事関数制御層にＨｆＮを用いた場合を例にして述べたが、ＨｆＮに替えてＺｒＮを用いることも可能であり、その場合にも上記同様の手順でＣＭＯＳ電界効果半導体装置の形成が可能である。また、上記第１，第２の例では、低抵抗層にＰｔを用いた場合を例にして述べたが、Ｐｔ以外にも、例えば先に例示したような種々のメタルを用いることが可能であり、その場合にも上記同様の手順でＣＭＯＳ電界効果半導体装置の形成が可能である。
【００６１】
また、上記第１，第２の例では、ｎ型積層メタルゲート電極とｐ型積層メタルゲート電極の仕事関数制御層にＨｆＮを用い、低抵抗層にＰｔを用いた場合を例にして述べたが、ｎ型積層メタルゲート電極とｐ型積層メタルゲート電極の低抵抗層を異なるメタルを用いて形成することも可能である。
【００６２】
即ち、ｎ型積層メタルゲート電極の仕事関数制御層上にはその仕事関数制御層より低抵抗のメタルを用いた低抵抗層を形成し、ｐ型積層メタルゲート電極の仕事関数制御層上にはその仕事関数制御層より低抵抗のメタルを用いた低抵抗層を形成する。その場合は、例えば上記第１，第２の例において、図１２，図１６に示したように全面にＰｔ層４０，５６を形成した後に、ｎ型ＭＯＳトランジスタ形成領域３１，５１をレジスト等でマスクしてｐ型ＭＯＳトランジスタ形成領域３２，５２のＰｔ層４０，５６を除去し、その除去した部分に他のメタル層を形成するようにすればよい。或いは、図１０，図１４の工程後に、図１２，図１６に示したように全面にＰｔ層４０，５６を形成し、ｎ型ＭＯＳトランジスタ形成領域３１，５１をマスクしてｐ型ＭＯＳトランジスタ形成領域３２，５２のＰｔ層４０，５６及びＨｆＮ層３８ａ，５４ａを除去し、その除去した部分に所定のＮ濃度のＨｆＮ層３８ｂ，５４ｂ及び再度Ｐｔ層４０，５６を形成するようにしてもよい。
【００６３】
ただし、ＣＭＯＳ電界効果半導体装置の製造に於いては、ｎ型，ｐ型積層メタルゲート電極の低抵抗層を上記第１，第２の例のように同一メタルで構成する場合の方が、製造プロセスの簡素化を図ることができる点では有効である。
【００６４】
また、上記第１，第２の例で述べた各部の膜厚や成膜条件等は一例であって、形成すべきＣＭＯＳ電界効果半導体装置の形態やその要求特性等に応じて適当に設定可能である。
尚、以上の説明では、積層メタルゲート電極の仕事関数制御層に用いるメタルとしてＨｆＮやＺｒＮを用いたが、これらのほか、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＭｏＮ、ＷＮ（窒化タングステン）等を用いることもできる。或いはＨｆ、Ｚｒ、Ｔｉ（チタン）、Ｔａ、Ｍｏ、Ｗのうちの１種又は２種以上からなるメタルや、２種以上を含む窒化物を用いることも可能である。
【００６５】
（付記１） 相補型のＭＯＳ電界効果半導体装置の製造方法に於いて、
ｎ型ＭＯＳトランジスタ形成領域とｐ型ＭＯＳトランジスタ形成領域の半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる仕事関数制御層を形成する工程と、
前記仕事関数制御層上に低抵抗層を形成する工程と、
を有することを特徴とするＭＯＳ電界効果半導体装置の製造方法。
【００６６】
（付記２） 前記ゲート絶縁膜上に前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる前記仕事関数制御層を形成する工程に於いては、
前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とに所定濃度のＮを含有するメタル層を形成し、
前記ｎ型ＭＯＳトランジスタ形成領域をマスクして前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層に所定量のＮを導入して、
前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる前記メタル層によって前記仕事関数制御層を形成することを特徴とする付記１記載のＭＯＳ電界効果半導体装置の製造方法。
【００６７】
（付記３） 前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とに所定濃度のＮを含有する前記メタル層を形成する際には、
前記メタル層をＮ濃度が５×１０21ｃｍ-3以下になるように形成することを特徴とする付記２記載のＭＯＳ電界効果半導体装置の製造方法。
【００６８】
（付記４） 前記ｎ型ＭＯＳトランジスタ形成領域をマスクして前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層に所定量のＮを導入する際には、
前記メタル層に所定量のＮを導入することによって前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層のＮ濃度が１×１０22ｃｍ-3以上になるようにすることを特徴とする付記２記載のＭＯＳ電界効果半導体装置の製造方法。
【００６９】
（付記５） 前記仕事関数制御層上に前記低抵抗層を形成する工程に於いては、
前記ｎ型ＭＯＳトランジスタ形成領域の前記仕事関数制御層上に一のメタルを用いて一のメタル層を形成し、
前記ｐ型ＭＯＳトランジスタ形成領域の前記仕事関数制御層上に他のメタルを用いて他のメタル層を形成して、
前記一のメタル層及び前記他のメタル層によって前記低抵抗層を形成することを特徴とする付記１記載のＭＯＳ電界効果半導体装置の製造方法。
【００７０】
（付記６） 前記仕事関数制御層は、ＨｆＮ，ＺｒＮ，ＴｉＮ，ＴａＮ，ＭｏＮ，ＷＮのうちの少なくとも１種を含むことを特徴とする付記１記載のＭＯＳ電界効果半導体装置の製造方法。
【００７１】
（付記７） 前記低抵抗層は、融点が１０００℃以上であることを特徴とする付記１記載のＭＯＳ電界効果半導体装置の製造方法。
（付記８） 前記低抵抗層は、Ｎｂ，Ｔａ，Ｗ，Ｆｅ，Ｍｏ，Ｃｕ，Ｏｓ，Ｒｕ，Ｒｈ，Ｃｏ，Ａｕ，Ｎｉ，Ｉｒ，Ｐｔ又はそれらの窒化物のうちの少なくとも１種を含むことを特徴とする付記１記載のＭＯＳ電界効果半導体装置の製造方法。
【００７２】
（付記９） ｎ型及びｐ型の各活性領域をもつ半導体層上のゲート絶縁膜上に形成されたｎ型ゲート電極及びｐ型ゲート電極が同一のメタルで構成され、且つ、該メタルのゲート絶縁膜界面に於けるＮ濃度が前記ｎ型ゲート電極及び前記ｐ型ゲート電極とで相違することを特徴とするＭＯＳ電界効果半導体装置。
【００７３】
（付記１０） 前記ｎ型ゲート電極が５×１０21ｃｍ-3以下のＮ濃度であることを特徴とする付記９記載のＭＯＳ電界効果半導体装置。
（付記１１） 前記ｐ型ゲート電極が１×１０22ｃｍ-3以上のＮ濃度であることを特徴とする付記９記載のＭＯＳ電界効果半導体装置。
【００７４】
（付記１２） 前記ｎ型ゲート電極と前記ｐ型ゲート電極の仕事関数差が０．８ｅＶ以上であることを特徴とする付記９記載のＭＯＳ電界効果半導体装置。
（付記１３） 相補型のＭＯＳ電界効果半導体装置に於いて、
ｎ型ゲート電極とｐ型ゲート電極とが、同一のメタルを用いて形成された仕事関数制御層を有し、前記ｎ型ゲート電極と前記ｐ型ゲート電極のそれぞれの前記仕事関数制御層上にそれぞれの前記仕事関数制御層より低抵抗のメタルを用いて形成された低抵抗層を有していることを特徴とするＭＯＳ電界効果半導体装置。
【００７５】
（付記１４） 前記仕事関数制御層は、ＨｆＮ，ＺｒＮ，ＴｉＮ，ＴａＮ，ＭｏＮ，ＷＮのうちの少なくとも１種を含むことを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
【００７６】
（付記１５） 前記ｎ型ゲート電極の前記仕事関数制御層は、５×１０21ｃｍ-3以下のＮ濃度であることを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
（付記１６） 前記ｐ型ゲート電極の前記仕事関数制御層は、１×１０22ｃｍ-3以上のＮ濃度であることを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
【００７７】
（付記１７） 前記低抵抗層は、融点が１０００℃以上であることを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
（付記１８） 前記低抵抗層は、Ｎｂ，Ｔａ，Ｗ，Ｆｅ，Ｍｏ，Ｃｕ，Ｏｓ，Ｒｕ，Ｒｈ，Ｃｏ，Ａｕ，Ｎｉ，Ｉｒ，Ｐｔ又はそれらの窒化物のうちの少なくとも１種を含むことを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
【００７８】
（付記１９） 前記ｎ型ゲート電極と前記ｐ型ゲート電極の仕事関数差が０．８ｅＶ以上であることを特徴とする付記１３記載のＭＯＳ電界効果半導体装置。
【図面の簡単な説明】
【００７９】
【図１】Ｈｆメタル中のＮ濃度プロファイルを表す線図である。
【図２】Ｎ濃度と仕事関数の関係を表す線図である。
【図３】Ｃ−Ｖ特性を表す線図である。
【図４】メタルゲート電極の仕事関数制御範囲と抵抗率の関係を示す図である。
【図５】積層メタルゲート電極を用いたＭＯＳ構造の一例の概略模式図である。
【図６】ｎ型積層メタルゲート電極を用いたＭＯＳ構造の要部断面模式図である。
【図７】ｎ型積層メタルゲート電極の抵抗率の測定結果を示す図である。
【図８】ｐ型積層メタルゲート電極を用いたＭＯＳ構造の要部断面模式図である。
【図９】ｐ型積層メタルゲート電極の抵抗率の測定結果を示す図である。
【図１０】第１の例のＨｆＮ層形成工程の要部断面模式図である。
【図１１】第１の例のＮ導入工程の要部断面模式図である。
【図１２】第１の例の低抵抗層形成工程の要部断面模式図である。
【図１３】第１の例のゲート加工工程の要部断面模式図である。
【図１４】第２の例のＨｆＮ層形成工程の要部断面模式図である。
【図１５】第２の例のＮ導入工程の要部断面模式図である。
【図１６】第２の例の低抵抗層形成工程の要部断面模式図である。
【図１７】第２の例のゲート加工工程の要部断面模式図である。
【図１８】第２の例のトランジスタ構造形成工程の要部断面模式図である。
【符号の説明】
【００８０】
１，１０，２０，３０，５０ Ｓｉ基板
２，１１，２１，３７，５３ ゲート絶縁膜
３ 積層メタルゲート電極
３ａ 仕事関数制御層
３ｂ 低抵抗層
１２ ｎ型積層メタルゲート電極
１２ａ，２２ａ，３８ａ，３８ｂ，５４ａ，５４ｂ ＨｆＮ層
１２ｂ，４０，５６ Ｐｔ層
２２ ｐ型積層メタルゲート電極
２２ｂ ＭｏＮ層
３１，５１ ｎ型ＭＯＳトランジスタ形成領域
３２，５２ ｐ型ＭＯＳトランジスタ形成領域
３３，５７ サイドウォール
３４，５８ 層間絶縁膜
３５，３６ 凹部
３９，５５ レジスト
【特許請求の範囲】
【請求項１】
相補型のＭＯＳ電界効果半導体装置の製造方法に於いて、
ｎ型ＭＯＳトランジスタ形成領域とｐ型ＭＯＳトランジスタ形成領域の半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる仕事関数制御層を形成する工程と、
前記仕事関数制御層上に低抵抗層を形成する工程と、
を有することを特徴とするＭＯＳ電界効果半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜上に前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる前記仕事関数制御層を形成する工程に於いては、
前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とに所定濃度のＮを含有するメタル層を形成し、
前記ｎ型ＭＯＳトランジスタ形成領域をマスクして前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層に所定量のＮを導入して、
前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる前記メタル層によって前記仕事関数制御層を形成することを特徴とする請求項１記載のＭＯＳ電界効果半導体装置の製造方法。
【請求項３】
前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とに所定濃度のＮを含有する前記メタル層を形成する際には、
前記メタル層をＮ濃度が５×１０21ｃｍ-3以下になるように形成することを特徴とする請求項２記載のＭＯＳ電界効果半導体装置の製造方法。
【請求項４】
前記ｎ型ＭＯＳトランジスタ形成領域をマスクして前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層に所定量のＮを導入する際には、
前記メタル層に所定量のＮを導入することによって前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層のＮ濃度が１×１０22ｃｍ-3以上になるようにすることを特徴とする請求項２記載のＭＯＳ電界効果半導体装置の製造方法。
【請求項５】
前記仕事関数制御層上に前記低抵抗層を形成する工程に於いては、
前記ｎ型ＭＯＳトランジスタ形成領域の前記仕事関数制御層上に一のメタルを用いて一のメタル層を形成し、
前記ｐ型ＭＯＳトランジスタ形成領域の前記仕事関数制御層上に他のメタルを用いて他のメタル層を形成して、
前記一のメタル層及び前記他のメタル層によって前記低抵抗層を形成することを特徴とする請求項１記載のＭＯＳ電界効果半導体装置の製造方法。
【請求項６】
相補型のＭＯＳ電界効果半導体装置に於いて、
ｎ型ゲート電極とｐ型ゲート電極とが、同一のメタルを用いて形成された仕事関数制御層を有し、前記ｎ型ゲート電極と前記ｐ型ゲート電極のそれぞれの前記仕事関数制御層上にそれぞれの前記仕事関数制御層より低抵抗のメタルを用いて形成された低抵抗層を有していることを特徴とするＭＯＳ電界効果半導体装置。
【請求項７】
前記仕事関数制御層は、ＨｆＮ，ＺｒＮ，ＴｉＮ，ＴａＮ，ＭｏＮ，ＷＮのうちの少なくとも１種を含むことを特徴とする請求項６記載のＭＯＳ電界効果半導体装置。
【請求項８】
前記ｎ型ゲート電極の前記仕事関数制御層は、５×１０21ｃｍ-3以下のＮ濃度であることを特徴とする請求項６記載のＭＯＳ電界効果半導体装置。
【請求項９】
前記ｐ型ゲート電極の前記仕事関数制御層は、１×１０22ｃｍ-3以上のＮ濃度であることを特徴とする請求項６記載のＭＯＳ電界効果半導体装置。
【請求項１０】
前記低抵抗層は、Ｎｂ，Ｔａ，Ｗ，Ｆｅ，Ｍｏ，Ｃｕ，Ｏｓ，Ｒｕ，Ｒｈ，Ｃｏ，Ａｕ，Ｎｉ，Ｉｒ，Ｐｔ又はそれらの窒化物のうちの少なくとも１種を含むことを特徴とする請求項６記載のＭＯＳ電界効果半導体装置。
【請求項１】
相補型のＭＯＳ電界効果半導体装置の製造方法に於いて、
ｎ型ＭＯＳトランジスタ形成領域とｐ型ＭＯＳトランジスタ形成領域の半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる仕事関数制御層を形成する工程と、
前記仕事関数制御層上に低抵抗層を形成する工程と、
を有することを特徴とするＭＯＳ電界効果半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜上に前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる前記仕事関数制御層を形成する工程に於いては、
前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とに所定濃度のＮを含有するメタル層を形成し、
前記ｎ型ＭＯＳトランジスタ形成領域をマスクして前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層に所定量のＮを導入して、
前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とでＮ濃度が異なる前記メタル層によって前記仕事関数制御層を形成することを特徴とする請求項１記載のＭＯＳ電界効果半導体装置の製造方法。
【請求項３】
前記ｎ型ＭＯＳトランジスタ形成領域と前記ｐ型ＭＯＳトランジスタ形成領域とに所定濃度のＮを含有する前記メタル層を形成する際には、
前記メタル層をＮ濃度が５×１０21ｃｍ-3以下になるように形成することを特徴とする請求項２記載のＭＯＳ電界効果半導体装置の製造方法。
【請求項４】
前記ｎ型ＭＯＳトランジスタ形成領域をマスクして前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層に所定量のＮを導入する際には、
前記メタル層に所定量のＮを導入することによって前記ｐ型ＭＯＳトランジスタ形成領域の前記メタル層のＮ濃度が１×１０22ｃｍ-3以上になるようにすることを特徴とする請求項２記載のＭＯＳ電界効果半導体装置の製造方法。
【請求項５】
前記仕事関数制御層上に前記低抵抗層を形成する工程に於いては、
前記ｎ型ＭＯＳトランジスタ形成領域の前記仕事関数制御層上に一のメタルを用いて一のメタル層を形成し、
前記ｐ型ＭＯＳトランジスタ形成領域の前記仕事関数制御層上に他のメタルを用いて他のメタル層を形成して、
前記一のメタル層及び前記他のメタル層によって前記低抵抗層を形成することを特徴とする請求項１記載のＭＯＳ電界効果半導体装置の製造方法。
【請求項６】
相補型のＭＯＳ電界効果半導体装置に於いて、
ｎ型ゲート電極とｐ型ゲート電極とが、同一のメタルを用いて形成された仕事関数制御層を有し、前記ｎ型ゲート電極と前記ｐ型ゲート電極のそれぞれの前記仕事関数制御層上にそれぞれの前記仕事関数制御層より低抵抗のメタルを用いて形成された低抵抗層を有していることを特徴とするＭＯＳ電界効果半導体装置。
【請求項７】
前記仕事関数制御層は、ＨｆＮ，ＺｒＮ，ＴｉＮ，ＴａＮ，ＭｏＮ，ＷＮのうちの少なくとも１種を含むことを特徴とする請求項６記載のＭＯＳ電界効果半導体装置。
【請求項８】
前記ｎ型ゲート電極の前記仕事関数制御層は、５×１０21ｃｍ-3以下のＮ濃度であることを特徴とする請求項６記載のＭＯＳ電界効果半導体装置。
【請求項９】
前記ｐ型ゲート電極の前記仕事関数制御層は、１×１０22ｃｍ-3以上のＮ濃度であることを特徴とする請求項６記載のＭＯＳ電界効果半導体装置。
【請求項１０】
前記低抵抗層は、Ｎｂ，Ｔａ，Ｗ，Ｆｅ，Ｍｏ，Ｃｕ，Ｏｓ，Ｒｕ，Ｒｈ，Ｃｏ，Ａｕ，Ｎｉ，Ｉｒ，Ｐｔ又はそれらの窒化物のうちの少なくとも１種を含むことを特徴とする請求項６記載のＭＯＳ電界効果半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００６−２９５１２３（Ｐ２００６−２９５１２３Ａ）
【公開日】平成１８年１０月２６日（２００６．１０．２６）
【国際特許分類】
【出願番号】特願２００５−３６３１１２（Ｐ２００５−３６３１１２）
【出願日】平成１７年１２月１６日（２００５．１２．１６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年１０月２６日（２００６．１０．２６）
【国際特許分類】
【出願日】平成１７年１２月１６日（２００５．１２．１６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]