不揮発性メモリ及び前記不揮発性メモリを有する半導体装置
【課題】消費電力を低減した不揮発性メモリを提供することを課題とする。
【解決手段】低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、抵抗部と、書き込み回路へ書き込み電圧を入力する電源入力端子と、記憶素子と書き込み回路とを接続するか否かを選択するビット線駆動回路と、記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有する不揮発性メモリであって、記憶素子への書き込み時に流れる電流は電源入力端子から書き込み回路を介して供給されており、抵抗部はこの電流経路上に設けられている。このような構成とすることで書き込み時の消費電流を低減し、低い消費電力の不揮発性メモリを実現することができる。さらに、このような不揮発性メモリにより電池の寿命が長いアクティブ型、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。
【解決手段】低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、抵抗部と、書き込み回路へ書き込み電圧を入力する電源入力端子と、記憶素子と書き込み回路とを接続するか否かを選択するビット線駆動回路と、記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有する不揮発性メモリであって、記憶素子への書き込み時に流れる電流は電源入力端子から書き込み回路を介して供給されており、抵抗部はこの電流経路上に設けられている。このような構成とすることで書き込み時の消費電流を低減し、低い消費電力の不揮発性メモリを実現することができる。さらに、このような不揮発性メモリにより電池の寿命が長いアクティブ型、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ及びそれを有する半導体装置に関する。
【背景技術】
【０００２】
不揮発性メモリを構成する記憶素子は低抵抗状態と高抵抗状態を有し、初期状態の抵抗値が高い場合はアンチヒューズ型、初期状態の抵抗値が低い場合はヒューズ型と呼ばれる。
【０００３】
これらの不揮発性メモリを無線通信を行うタグ（ＲＦＩＤタグ、無線タグなどとも呼ぶ）に搭載する場合、データを保持する際に電源を要しないため有効である。特に、ライトワンスメモリは一度書いたら消去することが出来ないため、高いセキュリティを有するメモリとしても注目されている。なお、無線タグは、駆動するための電源（例えば電池）を内蔵しているアクティブ型の無線タグと、外部からの電波または電磁波（搬送波）の電力を利用して駆動するパッシブ型との二種に大きく分けることができる（アクティブ型に関しては特許文献１、パッシブ型に関しては特許文献２を参照）。
【特許文献１】特開２００５−３１６７２４号公報
【特許文献２】特表２００６−５０３３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アクティブ型の無線タグでは、通信に必要な電波の強度に応じて電池は経時的に消耗していき、最終的には駆動に必要な電力が得られないといった課題があった。また、パッシブ型の無線タグでは、通信距離が近いものに限られるという課題があった。
【０００５】
さらに、不揮発性メモリへの書き込みは、通常高電圧あるいは高電流を要するため消費電力が大きい動作である。そのため、このような不揮発性メモリを有するアクティブ型の無線タグでは電池の寿命がより短いものとなり、パッシブ型の無線タグではメモリへの書き込み可能な通信距離がより短くなってしまう。このように、消費電力が大きい不揮発性メモリを無線タグに搭載する場合、各々の無線タグに対し挙げられる課題、即ち問題はより顕著なものとなる。
【０００６】
上記問題を鑑み、本発明では消費電力を低減した不揮発性メモリを実現することを課題とする。また、電池の寿命が長いアクティブ型の無線タグ、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを提供することを課題とする。
【課題を解決するための手段】
【０００７】
メモリへの書き込み時の消費電流を低減するには、書き込み電圧を下げる、書き込み期間を短縮するなどが考えられるが、いずれも記憶素子の特性改善が必要となる。発明者は、アンチヒューズ型の不揮発性メモリの書き込み動作において、記憶素子が高抵抗状態から低抵抗状態に変わった直後に大電流が流れ、消費電力が大きくなることに着目した。そして、大電流が流れる電流経路上に抵抗部を挿入する構成、即ち記憶素子に対し直列に抵抗部を設ける本発明の構成に至った。
【０００８】
本発明の一は、低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、前記抵抗部は前記電流の経路上に設けられていることを特徴とする不揮発性メモリである。
【０００９】
本発明の一は、低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、読み出し回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路もしくは読み出し回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、前記抵抗部は前記電流の経路上に設けられていることを特徴とする不揮発性メモリである。
【００１０】
本発明の一は、低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、読み出し回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路もしくは読み出し回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、前記抵抗部は前記電流の経路上で、なおかつ読み出し時に当該記憶素子に流れる電流の経路外に設けられていることを特徴とする不揮発性メモリである。
【００１１】
本発明の一は、低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記ビット線駆動回路はビット線を介して前記記憶素子と接続され、前記記憶素子への書き込み時には、当該記憶素子に接続されたビット線と前記電源入力端子との間に書き込み電圧が伝達される電気経路が形成され、前記抵抗部は前記電気経路上に設けられていることを特徴とする不揮発性メモリである。
【００１２】
本発明の一は、低抵抗状態と高抵抗状態を有する記憶素子を含むメモリセルと、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記記憶素子の第１の電極はビット線を介して前記ビット線駆動回路と接続され、前記記憶素子の第２の電極はワード線を介して前記ワード線駆動回路と接続され、前記抵抗部は前記電源入力端子と前記メモリセルとの間に当該記憶素子に対し直列に設けられていることを特徴とする不揮発性メモリである。
【００１３】
上記構成において、前記メモリセルは前記記憶素子と直列に接続されたダイオードを有していても良い。また、前記記憶素子は書き込みにより高抵抗状態から低抵抗状態に移行する状態を有する。
【００１４】
本発明の一は、メモリセルと、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記メモリセルは低抵抗状態と高抵抗状態を有する記憶素子とトランジスタとを有し、前記ビット線駆動回路はビット線及び前記トランジスタを介して前記記憶素子と接続され、前記ワード線駆動回路はワード線を介して前記トランジスタのゲート電極と接続され、前記記憶素子は前記電源入力端子から電位を供給することにより高抵抗状態から低抵抗状態へと移行し、前記抵抗部は前記電源入力端子と前記メモリセルとの間に当該記憶素子に対し直列に設けられていることを特徴とする不揮発性メモリである。
【００１５】
もちろん、不揮発性メモリはメモリセルを複数有する構成としても良い。
【００１６】
なお、抵抗部は、高抵抗状態の記憶素子の抵抗値に比べて小さいことが好ましい。代表的には１／３以下、より好適には１／１０以下とすることで、書き込み電圧を低く抑えることができるため、好ましい。また、抵抗部は、低抵抗状態の記憶素子の抵抗値に比べて大きいことが好ましい。代表的には等倍以上、より好適には３倍以上とすることで、消費電流を小さく抑えることができるため、好ましい。
【００１７】
従って、記憶素子は、高抵抗状態の抵抗値と低抵抗状態の抵抗値が大きく異なることがより好ましい。代表的には１０倍以上、より好適には１００倍以上の抵抗比を有することが好ましい。
【００１８】
なお、抵抗部は、例えば半導体層によって構成される抵抗素子、金属薄膜、ダイオード接続されたトランジスタ、もしくはゲート電極を制御されたトランジスタを用いて形成することができる。
【００１９】
このような構成とすることで、書き込み性能に影響をほとんど与えずに、書き込み時の大電流を抑制できる。よって、消費電力の低い不揮発性メモリを提供することが可能となる。
【００２０】
また、本発明の一を本発明の不揮発性メモリを有する無線通信を行う半導体装置、例えば無線タグとしても良い。なお、無線通信には例えばアンテナを用いて行えば良い。また、半導体装置は、さらにバッテリーを有していても良い。
【００２１】
本発明において、トランジスタは特に限定されない。非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯやａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ等を適用することができる。また、トランジスタが配置されている基板の種類についても特に限定されず、例えば、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板等を用いることができる。
【００２２】
また、明細書に示すスイッチは、電気的スイッチでも機械的なスイッチでも良く、電流の流れを制御できるものなら特に限定されない。トランジスタでもよいし、ダイオードやそれらを組み合わせた論理回路でもよい。例えば、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方の極性であることが望ましい。例えば、オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けている構成のものやマルチゲート構造にしている構成のものなどがある。
【発明の効果】
【００２３】
本発明により、書き込み時の消費電流を低減した、低い消費電力の不揮発性メモリを実現することができる。さらに、本発明の不揮発性メモリを有することにより電池の寿命が長いアクティブ型の無線タグ、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
（実施の形態１）
本発明の不揮発性メモリの一構成例を、図１に示すブロック図を用いて説明する。
【００２５】
図１に示す不揮発性メモリは、書き込み回路１０１、ワード線駆動回路１０２、ビット線駆動回路１０３、読み出し回路１０４、および複数のメモリセル１０６を含むメモリセルアレイ１０５を有する。メモリセル１０６は、トランジスタ１０８と記憶素子１０９を有する。
【００２６】
ビット線駆動回路１０３はコラムアドレスを入力して、アドレスが指定する列のビット線を書き込み回路１０１もしくは読み出し回路１０４に接続する。ワード線駆動回路１０２はローアドレスを入力して、アドレスが指定する行のワード線を、書き込み回路１０１もしくは所定の電源線に接続する。読み出し回路には読み出し制御信号ＲＥが入力され、読み出し時に選択されたメモリセル１０６が有する記憶素子１０９の状態に基づいてデータ信号ＤＡＴＡ ＯＵＴを生成する。書き込み回路１０１は、書き込み制御信号ＷＥが入力され、書き込み時にはビット線駆動回路１０３やワード線駆動回路１０２へ書き込みに必要な電位が供給される。
【００２７】
図１には書き込み動作に関わる経路を、点線を用いて示している。書き込み回路の高電位入力端子１１１に供給される電位であって、記憶素子の書き込みに要する電位を電位ＶＨＨとする。なお、電位ＶＨＨは書き込み用電源電位ＶＨＨともいう。書き込み時に高電位がメモリセルへ伝達される経路は、書き込み回路の高電位入力端子１１１とノード１１２を繋ぐ経路１１５、ノード１１２とビット線に接続されるメモリセルの端子１１３とを繋ぐ経路１１６、及びノード１１２とワード線に接続されるメモリセルの端子１１４とを繋ぐ経路１１７に分けられる。また、経路１１６上には、抵抗部１０７（抵抗値Ｒ１）が記憶素子１０９に対し直列に接続されている。
【００２８】
なお、ここでは記憶素子１０９として、アンチヒューズ型の記憶素子の例を用いて説明する。記憶素子１０９は低抵抗状態（実効的な抵抗値ＲＬ）と高抵抗状態（実効的な抵抗値ＲＨ）を有し、記憶素子に所定の電圧（Ｖ１）を印加することで高抵抗状態から低抵抗状態へ移行する、即ち書き込む場合について述べる。
【００２９】
書き込み時には、経路１１７を介してトランジスタ１０８のゲート電極に高電位を印加して、トランジスタ１０８をオン状態とするとともに、経路１１６を介して端子１１４へ高電位を印加する。その結果、記憶素子１０９には所定の電圧Ｖ１が印加され、書き込みが行われる。
【００３０】
このような書き込み動作において、記憶素子１０９が高抵抗状態から低抵抗状態へ移行すると、記憶素子に流れる電流値も変化する。例えば、記憶素子１０９に一定電圧Ｖ１が印加されているとすると、記憶素子１０９の抵抗値に反比例した電流値の電流が流れる。従って、低抵抗状態に移行した後に、記憶素子１０９に大電流が流れてしまう可能性があるが、抵抗部１０７を有することにより低抵抗状態の記憶素子１０９に流れる電流を低減することができる。
【００３１】
低抵抗状態の記憶素子１０９に流れる電流は、抵抗部１０７がない場合にはＩ１＝ＶＨＨ／（ＲＬ＋Ｒｐ）、抵抗部１０７がある場合にはＩ２＝ＶＨＨ／（ＲＬ＋Ｒ１＋Ｒｐ）程度である。なお、抵抗Ｒｐは記憶素子１０９と抵抗部１０７以外の電流経路１１５及び１１６上の抵抗成分の合計を表す。よって、Ｉ１＞Ｉ２より抵抗部１０７が存在することで記憶素子１０９に流れる電流値が低減されることがわかる。
【００３２】
次に、抵抗部１０７の抵抗値Ｒ１について考察する。
【００３３】
抵抗部１０７の抵抗値Ｒ１は、高抵抗状態の記憶素子１０９の抵抗値ＲＨよりも小さいことが好ましい。抵抗値Ｒ１が小さいと、記憶素子１０９が高抵抗状態の場合の抵抗部１０７による電圧降下は小さく、高電位入力端子１１１に印加する電圧ＶＨＨを低減することができる。
【００３４】
例えば、Ｒ１とＲＨが同程度であれば、ＶＨＨはＶ１の約２倍の電圧が必要となってしまう。一方、抵抗値Ｒ１を抵抗値ＲＨの１／３以下とすると、ＶＨＨはＶ１の高々３割増程度に抑えられるため好ましい。さらに、抵抗値Ｒ１を抵抗値ＲＨの１／１０以下とすると、ＶＨＨはＶ１の高々１割増程度に抑えられ、書き込みに必要となる電圧はより低く抑えられため、好ましい。
【００３５】
また、抵抗部１０７の抵抗値Ｒ１は、低抵抗状態の記憶素子１０９の抵抗値ＲＬよりも大きいことが好ましい。これは、上記の電流値Ｉ１とＩ２の比較から明らかである。例えば、記憶素子１０９と抵抗部１０７以外の抵抗成分が小さい（Ｒｐ＜＜ＲＬ）とすると、Ｒ１とＲＬが同程度であればＩ２はＩ１の約１／２に抑えられる。また、抵抗値Ｒ１を抵抗値ＲＬの３倍以上とすると、Ｉ２はＩ１の約１／４以下に抑えられる。
【００３６】
従って、記憶素子１０９における高抵抗状態と低抵抗状態の抵抗値は大きく異なることが好ましい。記憶素子１０９の高抵抗状態と低抵抗状態の抵抗値が大きく異なることで、抵抗値Ｒ１をより好ましい抵抗値とすることができ、書き込み用電源電位には影響を与えずに低抵抗状態の記憶素子に流れる電流を低減することが可能となる。
【００３７】
ＲＨがＲＬの１０倍以上であれば、例えば、抵抗部１０７の抵抗値Ｒ１をＲＬと同程度とした場合、抵抗部１０７による書き込み用電源電位の上昇をほぼ招くことなく、低抵抗状態での消費電流を約１／２に抑えられるため、好ましい。また、ＲＨがＲＬの１００倍以上であれば、例えば、抵抗部１０７の抵抗値Ｒ１をＲＬの１０倍程度とした場合、抵抗部１０７による書き込み用電源電位の上昇をほぼ招くことなく、低抵抗状態での消費電流を約１／１０に抑えられるため、非常に好ましい。
【００３８】
次に、抵抗部１０７を接続する位置について考察する。
【００３９】
上述したように、抵抗部１０７は記憶素子１０９に流れる電流が通る経路に記憶素子１０９に対し直列に接続されていれば良い。従って、例えば、図１に示したように経路１１６に抵抗部１０７が設けられていることが好ましい。一方、経路１１７では電流がほとんど消費されないため、経路１１７に抵抗部１０７を設けても消費電流を低減する効果は得られない。また、経路１１５に抵抗部１０７を設けることは、経路１１６に抵抗部１０７を設けることと同程度に有効である。
【００４０】
また、抵抗部１０７は、読み出し時に記憶素子１０９に流れる電流の経路上にはないことが好ましい。こうすることで、読み出し動作に影響なく、書き込み時の消費電流を低減することが可能となる。なお、抵抗部１０７が読み出し時に記憶素子１０９に流れる電流の経路上に設けられても構わない。このような場合、抵抗部１０７を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【００４１】
以上のようにして、本発明は、書き込み時の消費電流を低減した、低い消費電力の不揮発性メモリを実現することができる。
【００４２】
なお、抵抗部１０７は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【００４３】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることができる。
【００４４】
（実施の形態２）
本実施形態では、本発明の不揮発性メモリの一構成例を、図２を用いて説明する。
【００４５】
図２に示す不揮発性メモリは、書き込み回路２０１、ワード線駆動回路２０２、ビット線駆動回路２０３、読み出し回路２０４、およびｍ行ｎ列に配置されたメモリセルを含むメモリセルアレイ２０５を有する。
【００４６】
ビット線駆動回路２０３は、コラムデコーダ２３０とスイッチ２３１（１）〜２３１（ｎ）を有し、コラムアドレスが入力される。また、ビット線駆動回路２０３はメモリセルアレイ２０５とｎ本のビット線Ｂ（１）〜Ｂ（ｎ）で接続されている。ビット線駆動回路２０３はコラムアドレスが指定する列（第ｋ列とする）のスイッチ２３１（ｋ）をオンにして、ビット線Ｂ（ｋ）を書き込み回路２０１もしくは読み出し回路２０４に接続する。
【００４７】
ワード線駆動回路２０２は、ローデコーダ２２０とスイッチ２２１（１）〜２２１（ｍ）を有し、ローアドレスが入力される。また、ワード線駆動回路２０２はメモリセルアレイ２０５とｍ本のワード線Ｗ（１）〜Ｗ（ｍ）で接続されている。ワード線駆動回路２０２は、スイッチ２２１（１）〜２２１（ｍ）を制御して、ローアドレスが指定する行（第ｊ行とする）のワード線Ｗ（ｊ）を書き込み回路２０１に接続し、他の行のワード線を接地電源線に接続する。
【００４８】
なお、図２に示す不揮発性メモリは、メモリセル（１，１）を選択した状態を表す。
【００４９】
メモリセルアレイ２０５が有する各々のメモリセル（ｊ、ｋ）（ｊは１〜ｍの整数、ｋは１〜ｎの整数）は、トランジスタ２５０と記憶素子２５１とを有し、トランジスタ２５０のゲート電極はワード線Ｗ（ｊ）と接続され、トランジスタ２５０のソース電極もしくはドレイン電極の一方はビット線Ｂ（ｋ）と接続され、他方は記憶素子２５１の第１の電極と接続される。また、記憶素子の第２の電極には共通電位ＶＣＯＭが供給される。
【００５０】
記憶素子２５１としてアンチヒューズ型の記憶素子の例を用いて説明する。なお、ここでは記憶素子２５１に所定の電圧を印加することにより、記憶素子を高抵抗状態（実効的な抵抗値ＲＨ）から低抵抗状態（実効的な抵抗値ＲＬ）へ移行させることで書き込み動作を行う。
【００５１】
書き込み回路２０１は、スイッチ２１０、スイッチ２１１、抵抗部２１２を有し、書き込み用電源電位ＶＨＨ、電源電位ＶＤＤ、および書き込み制御信号ＷＥが入力される。信号ＷＥがアサートされた場合、スイッチ２１０がオンとなり、ビット線駆動回路２０３へ抵抗部２１２を介して電位ＶＨＨが供給される。また、スイッチ２１１により、ワード線駆動回路２０２へ電位ＶＨＨが供給される。一方、信号ＷＥがデアサートされた場合、スイッチ２１０がオフとなり、ビット線駆動回路２０３に電位ＶＨＨは供給されない。また、スイッチ２１１により、ワード線駆動回路２０２へは電位ＶＤＤが供給される。
【００５２】
読み出し回路２０４は、スイッチ２４１、トランジスタ２４０、インバータ２４２を有し、読み出し制御信号ＲＥが入力され、信号ＤＡＴＡ ＯＵＴを出力する。信号ＲＥがアサートされた場合、スイッチ２４１はオンとなり、トランジスタ２４０はビット線駆動回路２０３と電気的に接続される。その結果、選択されたメモリセル内の記憶素子の状態に応じた電流が読み出し回路２０４に入力され、信号ＤＡＴＡ ＯＵＴの電位が決まる。
【００５３】
選択されたメモリセル内の記憶素子が低抵抗状態であれば、記憶素子に流れる電流は大きくなり、トランジスタ２４０による電圧降下も大きくなる。よって、インバータ２４２への入力電位はインバータのしきい値電位よりも低くなる。その結果、信号ＤＡＴＡ ＯＵＴの電位はＶＤＤとなる。逆に、選択されたメモリセル内の記憶素子が高抵抗状態であれば、記憶素子に流れる電流は小さくなり、トランジスタ２４０による電圧降下も小さくなる。よって、インバータ２４２への入力電位はインバータのしきい値電位よりも高くなる。その結果、信号ＤＡＴＡ ＯＵＴの電位はＧＮＤとなる。このようにして、記憶素子の状態に基づいてデータ信号ＤＡＴＡ ＯＵＴが生成されることにより、記憶素子が低抵抗状態もしくは高抵抗状態であることを読み取ることができる。
【００５４】
なお、信号ＲＥがデアサートされた場合、スイッチ２４１はオフとなり、メモリセルの読み出しは行わない。
【００５５】
本発明の不揮発性メモリは抵抗部２１２を有する。抵抗部２１２は、読み出し動作へは影響を与えずに書き込み時の消費電流を低減することができる。これについて以下に説明する。
【００５６】
書き込み時には信号ＷＥがアサートされ、信号ＲＥはデアサートされる。ビット線駆動回路２０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、書き込み回路２０１から供給される電位ＶＨＨをビット線Ｂ（ｋ）に供給する。ワード線駆動回路２０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路２０１から供給される電位ＶＨＨをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルへの書き込みを行う。
【００５７】
書き込み動作では、スイッチ２１０、抵抗部２１２、スイッチ２３１、トランジスタ２５０、記憶素子２５１の経路に電流が流れる。この電流経路に、抵抗部２１２が存在することで、消費電流を低減することが可能となる。抵抗部２１２の抵抗値は、記憶素子の高抵抗状態の抵抗値ＲＨよりも小さく、低抵抗状態の抵抗値ＲＬよりも大きい値を採用することが好ましい。特に、記憶素子の高抵抗状態の抵抗値ＲＨの１／３以下、より好ましくは１／１０以下、低抵抗状態の抵抗値ＲＬよりも等倍以上、より好ましくは３倍以上の抵抗値を有する抵抗部２１２を用いることが好ましい。このような抵抗部２１２を用いることで、書き込み用電源電位ＶＨＨの上昇を抑え、かつ記憶素子が高抵抗状態から低抵抗状態へ移行した際の消費電流を低減することができる。その結果、書き込みを行った際の消費電流を低減することが可能となる。
【００５８】
一方、読み出し時には信号ＲＥがアサートされ、信号ＷＥがデアサートされる。ビット線駆動回路２０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、読み出し回路２０４とビット線Ｂ（ｋ）を接続する。ワード線駆動回路２０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路２０１から供給される電位ＶＤＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルの読み出しを行う。
【００５９】
読み出し動作では、トランジスタ２４０、スイッチ２４１、スイッチ２３１、トランジスタ２５０、記憶素子２５１の経路に電流が流れる。この電流経路には抵抗部２１２が存在しないため、抵抗部２１２は読み出し動作へは影響しない。
【００６０】
なお、抵抗部２１２は書き込み時に記憶素子２５１に流れる電流の経路上に設けられていれば良く、読み出し時に記憶素子２５１に流れる電流の経路上にはないことが好ましい。ただし、実施の形態１で述べたように、読み出し時に記憶素子２５１に流れる電流の経路上に抵抗部２１２を設けた場合には、抵抗部２１２を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【００６１】
また、抵抗部２１２は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【００６２】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることもできる。
【００６３】
以上のようにして、本発明は、書き込み時の消費電流を低減した不揮発性メモリを実現することができる。
【００６４】
なお、本実施の形態は、他の実施の形態もしくは後述の実施例と適宜組み合わせることが可能である。
【００６５】
（実施の形態３）
本実施形態では、本発明の不揮発性メモリの一構成例を、図３を用いて説明する。
【００６６】
図３に示す不揮発性メモリは、書き込み回路３０１、ワード線駆動回路３０２、ビット線駆動回路３０３、及びｍ行ｎ列に配置されたメモリセルを含むメモリセルアレイ３０５を有する。なお、読み出し回路はビット線駆動回路３０３に含まれる構成となっている。
【００６７】
ビット線駆動回路３０３は、コラムデコーダ３３０とスイッチ３３１（１）〜３３１（ｎ）、スイッチ３３２（１）〜３３２（ｎ）と、トランジスタのダイオード接続によって構成された抵抗部３３３（１）〜３３３（ｎ）、読み出し回路３０４（１）〜３０４（ｎ）を有し、コラムアドレスが入力される。また、ビット線駆動回路３０３はメモリセルアレイ３０５とｎ本のビット線Ｂ（１）〜Ｂ（ｎ）で接続されている。ビット線駆動回路３０３はコラムアドレスが指定する列（第ｋ列とする）のスイッチ３３１（ｋ）、スイッチ３３２（ｋ）をオンにして、ビット線Ｂ（ｋ）を読み出し回路３０４（ｋ）に、また、抵抗部３３３（ｋ）を介して書き込み回路３０１に接続する。また、読み出し回路３０４（ｋ）内のスイッチ３４３（ｋ）をオンにして、読み出し回路３０４（ｋ）を選択する。
【００６８】
ワード線駆動回路３０２は、ローデコーダ３２０とスイッチ３２１（１）〜３２１（ｍ）を有し、ローアドレスが入力される。また、ワード線駆動回路３０２はメモリセルアレイ３０５とｍ本のワード線Ｗ（１）〜Ｗ（ｍ）で接続されている。ワード線駆動回路３０２は、スイッチ３２１（１）〜３２１（ｍ）を制御して、ローアドレスが指定する行（第ｊ行とする）のワード線Ｗ（ｊ）を書き込み回路３０１に接続し、他の行のワード線を接地電源線に接続する。
【００６９】
なお、図３に示す不揮発性メモリは、メモリセル（１，１）を選択した状態を表す。
【００７０】
メモリセルアレイ３０５が有する各々のメモリセル（ｊ、ｋ）（ｊは１〜ｍの整数、ｋは１〜ｎの整数）は、トランジスタ３５０と記憶素子３５１とを有し、トランジスタ３５０のゲート電極はワード線Ｗ（ｊ）と接続され、トランジスタ３５０のソース電極もしくはドレイン電極の一方はビット線Ｂ（ｋ）と接続され、他方は記憶素子３５１の第１の電極と接続される。記憶素子の第２の電極には共通電位ＶＣＯＭが供給される。
【００７１】
なお、記憶素子３５１としてアンチヒューズ型の記憶素子の例を用いて説明する。なお、ここでは記憶素子３５１に所定の電圧を印加することにより、記憶素子を高抵抗状態（実効的な抵抗値ＲＨ）から低抵抗状態（実効的な抵抗値ＲＬ）へ移行させることで書き込み動作を行う。
【００７２】
書き込み回路３０１は、スイッチ３１０、スイッチ３１１を有し、書き込み用電源電位ＶＨＨ、電源電位ＶＤＤ、および書き込み制御信号ＷＥが入力される。信号ＷＥがアサートされた場合、スイッチ３１０がオンとなり、ビット線駆動回路３０３へ電位ＶＨＨが供給される。また、スイッチ３１１により、ワード線駆動回路３０２へ電位ＶＨＨが供給される。一方、信号ＷＥがデアサートされた場合、スイッチ３１０がオフとなり、ビット線駆動回路３０３には電位が供給されない。また、スイッチ３１１により、ワード線駆動回路３０２へは電位ＶＤＤが供給される。
【００７３】
読み出し回路３０４（１）〜（ｎ）は、スイッチ３４１（１）〜（ｎ）、トランジスタ３４０（１）〜（ｎ）、インバータ３４２（１）〜（ｎ）、スイッチ３４３（１）〜（ｎ）をそれぞれ有し、読み出し制御信号ＲＥとコラムデコーダ３３０の出力信号が入力され、信号ＤＡＴＡ ＯＵＴを出力する。信号ＲＥがアサートされた場合、スイッチ３４１（１）〜（ｎ）はオンとなる。また、コラムアドレスが指定する列（第ｋ列）の読み出し回路３０４（ｋ）は、ビット線Ｂ（ｋ）と接続され、トランジスタ３４０（ｋ）には選択されたメモリセルの状態に応じた電流が流れ、インバータ３４２（ｋ）の出力電位が決まる。同時に、スイッチ３４３（ｋ）がオン状態となり、信号ＤＡＴＡ ＯＵＴが出力される。この信号ＤＡＴＡ ＯＵＴを用いて、記憶素子の状態を読み取ることができる。
【００７４】
なお、信号ＲＥがデアサートされた場合、スイッチ３４１（１）〜（ｎ）はオフとなり、メモリセルの読み出しは行わない。
【００７５】
本発明の不揮発性メモリは抵抗部３３３（１）〜（ｎ）を有する。抵抗部３３３（１）〜（ｎ）は読み出しに影響を与えずに書き込み時の消費電流を低減することができる。これについて以下に説明する。
【００７６】
書き込み時には信号ＷＥがアサートされ、信号ＲＥはデアサートされる。ビット線駆動回路３０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、書き込み回路３０１から供給される電位ＶＨＨをビット線Ｂ（ｋ）に供給する。ワード線駆動回路３０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路３０１から供給される電位ＶＨＨをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルへの書き込みを行う。
【００７７】
書き込み動作では、スイッチ３１０、抵抗部３３３（ｋ）、スイッチ３３１（ｋ）、トランジスタ３５０、記憶素子３５１の経路に電流が流れる。この電流経路に、抵抗部３３３（ｋ）が存在することで、消費電流を低減することが可能となる。抵抗部３３３（ｋ）の抵抗値は、記憶素子の高抵抗状態の抵抗値ＲＨよりも小さく、低抵抗状態の抵抗値ＲＬよりも大きい値を採用することが好ましい。特に、記憶素子の高抵抗状態の抵抗値ＲＨの１／３以下、より好ましくは１／１０以下であり、低抵抗状態の抵抗値ＲＬよりも等倍以上、より好ましくは３倍以上の抵抗値を有する抵抗部３３３（ｋ）を用いることが好ましい。このような抵抗部３３３（ｋ）を用いることで、書き込み用電源電位ＶＨＨの上昇を抑え、かつ記憶素子が高抵抗状態から低抵抗状態へ移行した際の消費電流を低減することができる。その結果、書き込みを行った際の消費電流を低減することが可能となる。
【００７８】
一方、読み出し時には信号ＲＥがアサートされ、信号ＷＥがデアサートされる。ビット線駆動回路３０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、読み出し回路３０４（ｋ）とビット線Ｂ（ｋ）を接続する。ワード線駆動回路３０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路３０１から供給される電位ＶＤＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルの読み出しを行う。
【００７９】
読み出し動作では、トランジスタ３４０（ｋ）、スイッチ３４１（ｋ）、スイッチ３３２（ｋ）、トランジスタ３５０、記憶素子３５１の経路に電流が流れる。この電流経路には抵抗部３３３（ｋ）が存在しないため、抵抗部３３３（ｋ）は読み出し動作へは影響しない。
【００８０】
なお、本実施の形態のように各ビット線に対し読み出し回路を設けることで、記憶素子３５１から読み出し回路までの引き回し配線を短くすることができ、配線の寄生抵抗や寄生容量を低減することができる。その結果、読み出し速度を向上させることが可能となる。また、インバータ３４２（ｋ）に入力される電位は、記憶素子の状態に応じて変化するが、引き回し配線を短くすることで寄生抵抗や寄生容量を低減することができるため、その変化前後の電位差が縮まることを抑制できる。よって、読み出し動作を安定化させることができる。ここでは、各ビット線に対し読み出し回路を設けているが、読み出し回路に対するビット線の本数は特に限定されない。
【００８１】
なお、抵抗部３３３（ｋ）は書き込み時に記憶素子３５１に流れる電流の経路上に設けられていれば良く、読み出し時に記憶素子３５１に流れる電流の経路上にはないことが好ましい。ただし、実施の形態１で述べたように、読み出し時に記憶素子３５１に流れる電流の経路上に抵抗部３３３（ｋ）を設けた場合には、抵抗部３３３（ｋ）を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【００８２】
また、抵抗部３３３（ｋ）は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【００８３】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることもできる。
【００８４】
以上のようにして、本発明は、書き込み時の消費電流を低減した不揮発性メモリを実現することができる。
【００８５】
なお、本実施の形態は、他の実施の形態もしくは後述の実施例と適宜組み合わせることが可能である。
【００８６】
（実施の形態４）
本実施形態では、本発明の不揮発性メモリの一構成例を、図４を用いて説明する。
【００８７】
図４に示す不揮発性メモリは、書き込み回路４０１、ワード線駆動回路４０２、ビット線駆動回路４０３、読み出し回路４０４、及びｍ行ｎ列に配置されたメモリセルからなるメモリセルアレイ４０５を有する。
【００８８】
ビット線駆動回路４０３は、コラムデコーダ４３０とスイッチ４３１（１）〜４３１（ｎ）とレベルシフタ４３２（１）〜４３２（ｎ）を有し、コラムアドレスを入力する。また、メモリセルアレイ４０５とｎ本のビット線Ｂ（１）〜Ｂ（ｎ）で接続されている。レベルシフタ４３２（１）〜４３２（ｎ）は、スイッチ４３１（１）〜４３１（ｎ）に入力される制御信号の振幅が書き込み回路４０１よりビット線駆動回路４０３に供給される電位の振幅以上となるようにコラムデコーダ４３０の出力信号の振幅を増大させる回路である。コラムデコーダ４３０の出力信号の振幅を増大することで、スイッチ４３１（１）〜４３１（ｎ）の制御を確実に行うことができる。
【００８９】
ビット線駆動回路４０３はコラムアドレスが指定する列（第ｋ列とする）のスイッチ４３１（ｋ）をオンにして、ビット線（ｋ）を書き込み回路４０１もしくは読み出し回路４０４に接続する。
【００９０】
ワード線駆動回路４０２は、ローデコーダ４２０とスイッチ４２１（１）〜４２１（ｍ）とレベルシフタ４２２（１）〜４２２（ｍ）を有し、ローアドレスが入力される。また、ワード線駆動回路４０２はメモリセルアレイ４０５とｍ本のワード線Ｗ（１）〜Ｗ（ｍ）で接続されている。レベルシフタ４２２（１）〜４２２（ｍ）は、スイッチ４２１（１）〜４２１（ｍ）に入力される制御信号の振幅が書き込み回路４０１よりワード線駆動回路４０２に供給される電位の振幅以上となるようにローデコーダ４２０の出力信号の振幅を増大させる回路である。ローデコーダ４２０の出力信号の振幅を増大することで、スイッチ４２１（１）〜４２１（ｍ）の制御を確実に行うことができる。ワード線駆動回路４０２は、スイッチ４２１（１）〜４２１（ｍ）を制御して、ローアドレスが指定する行（第ｊ行とする）のワード線Ｗ（ｊ）を書き込み回路４０１に接続し、他の行のワード線を接地電源線に接続する。
【００９１】
なお、図４に示す不揮発性メモリは、メモリセル（１，１）を選択した状態を表す。
【００９２】
メモリセルアレイ４０５が有する各々のメモリセル（ｊ、ｋ）（ｊは１〜ｍの整数、ｋは１〜ｎの整数）は、トランジスタ４５０と記憶素子４５１を有し、トランジスタ４５０のゲート電極はワード線Ｗ（ｊ）と接続され、トランジスタ４５０のソース電極もしくはドレイン電極の一方はビット線Ｂ（ｋ）と接続され、他方は記憶素子４５１の第１の電極と接続される。また、記憶素子４５１の第２の電極には共通電位ＶＣＯＭが供給される。
【００９３】
記憶素子４５１としてアンチヒューズ型の記憶素子の例を用いて説明する。なお、ここでは記憶素子２５１に所定の電圧を印加することにより、記憶素子を高抵抗状態（実効的な抵抗値ＲＨ）から低抵抗状態（実効的な抵抗値ＲＬ）へ移行させることで書き込み動作を行う。
【００９４】
書き込み回路４０１は、スイッチ４１０、スイッチ４１１、ゲート電極に電位Ｖｒｅｆ１が印加されたトランジスタによって構成される抵抗部４１２、レベルシフタ４１３を有し、書き込み用電源電位ＶＨＨ、電源電位ＶＤＤ、および書き込み制御信号ＷＥが入力される。レベルシフタ４１３は、スイッチ４１０、スイッチ４１１に入力されるＷＥ信号の振幅が書き込み回路４０１の高電位入力端子より入力される電位の振幅以上となるように、信号ＷＥの振幅を増大させる回路である。信号ＷＥの振幅を増大することで、スイッチ４１０、スイッチ４１１の制御を確実に行うことができる。
【００９５】
信号ＷＥがアサートされた場合、スイッチ４１０がオンとなり、ビット線駆動回路４０３へ抵抗部４１２を介して電位ＶＨＨが供給される。また、スイッチ４１１により、ワード線駆動回路４０２へ抵抗部４１２を介して電位ＶＨＨが供給される。一方、信号ＷＥがデアサートされた場合、スイッチ４１０がオフとなり、ビット線駆動回路４０３には電位が供給されない。また、スイッチ４１１により、ワード線駆動回路４０２へ電位ＶＤＤが供給される。
【００９６】
読み出し回路４０４は、スイッチ４４１、センスアンプ４４２、抵抗部４４３、レベルシフタ４４４を有し、読み出し制御信号ＲＥを入力し、信号ＤＡＴＡ ＯＵＴを出力する。レベルシフタ４４４は、スイッチ４４１に入力される信号ＲＥの振幅が書き込み回路４０１よりビット線駆動回路４０３に供給される電位の振幅以上となるように、信号ＲＥの振幅を増大させる回路である。よって、信号ＲＥの振幅を増大させることでスイッチ４４１の制御を確実に行うことができ、書き込み回路４０１から供給される電位をより確実に遮断することができる。信号ＲＥがアサートされた場合、スイッチ４４１はオンとなり、抵抗部４４３はビット線駆動回路４０３と電気的に接続される。その結果、選択されたメモリセル内の記憶素子の状態に応じた電流が流れ、センスアンプ４４２へ入力される電位が決まる。その電位と電位Ｖｒｅｆ２との大小関係により、信号ＤＡＴＡ ＯＵＴの電位が決まる。
【００９７】
選択されたメモリセル内の記憶素子が低抵抗状態であれば、記憶素子に流れる電流は大きくなり、抵抗部４４３による電圧降下も大きくなる。よって、センスアンプ４４２への入力電位は電位Ｖｒｅｆ２よりも低くなる。その結果、信号ＤＡＴＡ ＯＵＴの電位はＶＤＤとなる。逆に、選択されたメモリセル内の記憶素子が高抵抗状態であれば、記憶素子に流れる電流は小さくなり、抵抗部４４３による電圧降下も小さくなる。よって、センスアンプ４４２への入力電位は電位Ｖｒｅｆ２よりも高くなる。その結果、信号ＤＡＴＡ ＯＵＴの電位はＧＮＤとなる。このようにして、記憶素子の状態に基づいてデータ信号ＤＡＴＡ ＯＵＴが生成されることにより、記憶素子が低抵抗状態もしくは高抵抗状態であることを読み取ることができる。
【００９８】
なお、信号ＲＥがデアサートされた場合、スイッチ４４１はオフとなり、メモリセルの読み出しは行わない。
【００９９】
本発明の不揮発性メモリは抵抗部４１２を有する。抵抗部４１２は、読み出し動作への影響を与えずに書き込み時の消費電流を低減することができる。これについて以下に説明する。
【０１００】
書き込み時には信号ＷＥがアサートされ、信号ＲＥはデアサートされる。ビット線駆動回路４０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、書き込み回路４０１から供給される電位ＶＨＨをビット線Ｂ（ｋ）に供給する。ワード線駆動回路４０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路４０１から供給される電位ＶＨＨをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルへの書き込みを行う。
【０１０１】
書き込み動作では、抵抗部４１２、スイッチ４１０、スイッチ４３１（ｋ）、トランジスタ４５０、記憶素子４５１の経路に電流が流れる。この電流経路に、抵抗部４１２が存在することで、消費電流を低減することが可能となる。抵抗部４１２の抵抗値は、記憶素子の高抵抗状態の抵抗値ＲＨよりも小さく、低抵抗状態の抵抗値ＲＬよりも大きい値を採用することが好ましい。特に、記憶素子の高抵抗状態の抵抗値ＲＨの１／３以下、より好ましくは１／１０以下であり、低抵抗状態の抵抗値ＲＬよりも等倍以上、より好ましくは３倍以上の抵抗値を有する抵抗部４１２を用いることが好ましい。このような抵抗部４１２を用いることで、書き込み用電源電位ＶＨＨの上昇を抑え、かつ記憶素子が高抵抗状態から低抵抗状態へ移行した際の消費電流を低減することができる。その結果、書き込みを行った際の消費電流を低減することが可能となる。
【０１０２】
なお、抵抗部４１２はワード線Ｗ（ｊ）に電圧を印加する経路上にも接続されているが、この経路には電流がほとんど流れないため、抵抗部４１２がワード線Ｗ（ｊ）の動作に影響することはない。
【０１０３】
一方、読み出し時には信号ＲＥがアサートされ、信号ＷＥがデアサートされる。ビット線駆動回路４０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、読み出し回路４０４とビット線Ｂ（ｋ）を接続する。ワード線駆動回路４０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路４０１から供給される電位ＶＤＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルの読み出しを行う。
【０１０４】
読み出し動作では、抵抗部４４３、スイッチ４４１、スイッチ４３１（ｋ）、トランジスタ４５０、記憶素子４５１の経路に電流が流れる。この電流経路には抵抗部４１２が存在しないため、抵抗部４１２は読み出し動作へは影響しない。
【０１０５】
なお、抵抗部４１２は書き込み時に記憶素子４５１に流れる電流の経路上に設けられていれば良く、読み出し時に記憶素子４５１に流れる電流の経路上にはないことが好ましい。ただし、実施の形態１で述べたように、読み出し時に記憶素子４５１に流れる電流の経路上に抵抗部４１２を設けた場合には、抵抗部４１２を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【０１０６】
また、抵抗部４１２は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【０１０７】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることもできる。
【０１０８】
以上のようにして、本発明は、書き込み時の消費電流を低減した不揮発性メモリを実現することができる。
【０１０９】
なお、本実施の形態は、他の実施の形態もしくは後述の実施例と適宜組み合わせることが可能である。
【０１１０】
（実施の形態５）
本実施形態では、本発明の不揮発性メモリの一構成例を、図５を用いて説明する。
【０１１１】
図５に示す不揮発性メモリは、書き込み回路５０１、ワード線駆動回路５０２、ビット線駆動回路５０３、読み出し回路５０４、及びｍ行ｎ列に配置されたメモリセルからなるメモリセルアレイ５０５を有する。
【０１１２】
ビット線駆動回路５０３は、コラムデコーダ５３０とスイッチ５３１（１）〜５３１（ｎ）を有し、コラムアドレスが入力される。また、ビット線駆動回路５０３は、メモリセルアレイ５０５とｎ本のビット線Ｂ（１）〜Ｂ（ｎ）で接続されている。ビット線駆動回路５０３はコラムアドレスが指定する列（第ｋ列とする）のスイッチ５３１（ｋ）をオンにして、ビット線Ｂ（ｋ）を書き込み回路５０１もしくは読み出し回路５０４に接続する。
【０１１３】
ワード線駆動回路５０２は、ローデコーダ５２０とスイッチ５２１（１）〜５２１（ｍ）を有し、ローアドレスが入力される。また、ワード線駆動回路５０２は、メモリセルアレイ５０５とｍ本のワード線Ｗ（１）〜Ｗ（ｍ）で接続されている。ワード線駆動回路５０２はローアドレスが指定する行（第ｊ行とする）のスイッチ５２１（ｊ）をオンにして、ワード線Ｗ（ｊ）を接地電源線と接続する。
【０１１４】
なお、図５に示す不揮発性メモリは、メモリセル（１，１）を選択した状態を表す。
【０１１５】
メモリセルアレイ５０５が有する各々のメモリセル（ｊ、ｋ）（ｊは１〜ｍの整数、ｋは１〜ｎの整数）は、ダイオード５５０と記憶素子５５１を有する。ここでは、記憶素子５５１としてアンチヒューズ型の記憶素子を用いた場合について示す。なお、記憶素子５５１への書き込みは、所定の電圧を印加することで高抵抗状態（実効的な抵抗値ＲＨ）から低抵抗状態（実効的な抵抗値ＲＬ）へ移行させることで行うことができる。
【０１１６】
ダイオード５５０と記憶素子５５１は直列に接続され、記憶素子５５１はビット線Ｂ（ｋ）と接続され、ダイオード５５０はワード線Ｗ（ｊ）に向けて電流が流れる向きでワード線Ｗ（ｊ）と接続されている。
【０１１７】
なお、ダイオード５５０と記憶素子５５１の接続順番は逆でも構わない。つまり、記憶素子５５１がワード線Ｗ（ｊ）と接続され、ダイオード５５０はワード線Ｗ（ｊ）に向けて電流が流れる向きでビット線Ｂ（ｋ）と接続されていても構わない。
【０１１８】
また、ダイオード５５０は、ワード線Ｗ（ｊ）に向けて電流が流れる向きに限られるわけではなく、記憶素子５５１に書き込みを行う際に記憶素子５５１に流れる電流の向きと一致するよう設ければ良い。
【０１１９】
書き込み回路５０１は、スイッチ５１０、抵抗部５１１を有し、書き込み用電源電位ＶＨＨおよび書き込み制御信号ＷＥが入力される。信号ＷＥがアサートされた場合、スイッチ５１０がオンとなり、ビット線駆動回路５０３へ抵抗部５１１を介して電位ＶＨＨが供給される。一方、信号ＷＥがデアサートされた場合、スイッチ５１０がオフとなり、ビット線駆動回路５０３に電位ＶＨＨは供給されない。
【０１２０】
読み出し回路５０４は、スイッチ５４１、トランジスタ５４０、インバータ５４２を有し、読み出し制御信号ＲＥが入され、信号ＤＡＴＡ ＯＵＴを出力する。信号ＲＥがアサートされた場合、スイッチ５４１はオンとなり、トランジスタ５４０はビット線駆動回路５０３と電気的に接続される。その結果、選択されたメモリセル内の記憶素子の状態に応じた電流が流れ、信号ＤＡＴＡ ＯＵＴの電位が決まる。一方、信号ＲＥがデアサートされた場合、スイッチ２４１はオフとなり、メモリセルの読み出しは行わない。
【０１２１】
本発明の不揮発性メモリは抵抗部５１１を有する。抵抗部５１１は読み出し動作へは影響を与えずに書き込み時の消費電流を低減することができる。これについて以下に説明する。
【０１２２】
書き込み時には信号ＷＥがアサートされ、信号ＲＥはデアサートされる。ビット線駆動回路５０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、書き込み回路５０１から供給される電位ＶＨＨをビット線Ｂ（ｋ）に供給する。ワード線駆動回路５０２はローアドレスに基づいて行（第ｊ行とする）を選択し、接地電位ＧＮＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルへの書き込みを行う。
【０１２３】
書き込み動作では、スイッチ５１０、抵抗部５１１、スイッチ５３１、記憶素子５５１、ダイオード５５０、スイッチ５２１の経路に電流が流れる。この電流経路に、抵抗部５１１が存在することで、消費電流を低減することが可能となる。抵抗部５１１の抵抗値は、記憶素子の高抵抗状態の抵抗値ＲＨよりも小さく、低抵抗状態の抵抗値ＲＬよりも大きい値を採用することが好ましい。特に、記憶素子の高抵抗状態の抵抗値ＲＨの１／３以下、より好ましくは１／１０以下であり、低抵抗状態の抵抗値ＲＬよりも等倍以上、より好ましくは３倍以上の抵抗値を有する抵抗部５１１を用いることが好ましい。このような抵抗部５１１を用いることで、書き込み用電源電位ＶＨＨの上昇を抑え、かつ記憶素子が高抵抗状態から低抵抗状態へ移行した際の消費電流を低減することができる。その結果、書き込みを行った際の消費電流を低減することが可能となる。
【０１２４】
一方、読み出し時には信号ＲＥがアサートされ、信号ＷＥがデアサートされる。ビット線駆動回路５０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、読み出し回路５０４とビット線Ｂ（ｋ）を接続する。ワード線駆動回路５０２はローアドレスに基づいて行（第ｊ行とする）を選択し、接地電位ＧＮＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルの読み出しを行う。
【０１２５】
読み出し動作では、トランジスタ５４０、スイッチ５４１、スイッチ５３１、記憶素子５５１、ダイオード５５０の経路に電流が流れる。この電流経路には抵抗部５１１が存在しないため、抵抗部５１１は読み出し動作へは影響しない。
【０１２６】
なお、抵抗部５１１は書き込み時に記憶素子５５１に流れる電流の経路上に設けられていれば良く、読み出し時に記憶素子５５１に流れる電流の経路上にはないことが好ましい。ただし、実施の形態１で述べたように、読み出し時に記憶素子５５１に流れる電流の経路上に抵抗部５１１を設けた場合には、抵抗部５１１を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【０１２７】
また、抵抗部５１１は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【０１２８】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることもできる。
【０１２９】
以上のようにして、本発明は、書き込み時の消費電流を低減した不揮発性メモリを実現することができる。
【０１３０】
なお、本実施の形態は、他の実施の形態もしくは後述の実施例と適宜組み合わせることが可能である。
【０１３１】
（実施の形態６）
本実施形態では、本発明の不揮発性メモリの一構成例を、図６を用いて説明する。
【０１３２】
図６に示す不揮発性メモリは、書き込み回路６０１、ワード線駆動回路６０２、ビット線駆動回路６０３、読み出し回路６０４、及びｍ行ｎ列が配置されたメモリセルを含むメモリセルアレイ６０５を有する。
【０１３３】
ビット線駆動回路６０３は、コラムデコーダ６３０とスイッチ６３１（１）〜６３１（ｎ）を有し、コラムアドレスが入力される。また、ビット線駆動回路６０３はメモリセルアレイ６０５とｎ本のビット線Ｂ（１）〜Ｂ（ｎ）で接続されている。ビット線駆動回路６０３はコラムアドレスが指定する列（第ｋ列とする）のスイッチ６３１（ｋ）をオンにして、ビット線Ｂ（ｋ）を書き込み回路６０１もしくは読み出し回路６０４に接続する。
【０１３４】
ワード線駆動回路６０２は、ローデコーダ６２０とスイッチ６２１（１）〜６２１（ｍ）を有し、ローアドレスが入力される。また、ワード線駆動回路６０２はメモリセルアレイ６０５とｍ本のワード線Ｗ（１）〜Ｗ（ｍ）で接続されている。ワード線駆動回路６０２はローアドレスが指定する行（第ｊ行とする）のスイッチ６２１（ｊ）をオンにして、ワード線Ｗ（ｊ）を書き込み回路６０１に接続する。
【０１３５】
なお、図６に示す不揮発性メモリは、メモリセル（１，１）を選択した状態を表す。
【０１３６】
メモリセルアレイ６０５が有する各々のメモリセル（ｊ、ｋ）（ｊは１〜ｍの整数、ｋは１〜ｎの整数）は、ダイオード６５０と記憶素子６５１を有する。ここでは、記憶素子６５１としてアンチヒューズ型の記憶素子を用いた場合について示す。なお、記憶素子６５１への書き込みは、所定の電圧を印加することで高抵抗状態（実効的な抵抗値ＲＨ）から低抵抗状態（実効的な抵抗値ＲＬ）へ移行させることで行うことができる。
【０１３７】
ダイオード６５０と記憶素子６５１は直列に接続され、記憶素子６５１はワード線Ｗ（ｊ）と接続され、ダイオード６５０はビット線Ｂ（ｋ）に向けて電流が流れる向きでビット線Ｂ（ｋ）と接続されている。
【０１３８】
なお、ダイオード６５０と記憶素子６５１の接続順番は逆でも構わない。つまり、記憶素子６５１はビット線Ｂ（ｋ）と接続され、ダイオードはビット線Ｂ（ｋ）に向けて電流が流れる向きでワード線Ｗ（ｊ）と接続されていても構わない。
【０１３９】
さらに、ダイオード６５０は、ビット線Ｂ（ｋ）に向けて電流が流れる向きに限られるわけではなく、記憶素子６５１に書き込みを行う際に記憶素子６５１に流れる電流の向きと一致するように設ければよい。
【０１４０】
書き込み回路６０１は、スイッチ６１０、スイッチ６１１、スイッチ６１２、及び抵抗部６１３を有し、書き込み用電源電位ＶＨＨ、電源電位ＶＤＤ、電位ＶＳＳ、及び書き込み制御信号ＷＥが入力される。信号ＷＥがアサートされた場合、スイッチ６１０がオンとなり、ビット線駆動回路６０３へ電位ＶＳＳが供給される。また、スイッチ６１１がオン、６１２がオフとなり、ワード線駆動回路６０２へ抵抗部６１３を介して電位ＶＨＨが供給される。一方、信号ＷＥがデアサートされた場合、スイッチ６１０がオフとなり、ビット線駆動回路６０３にＶＨＨは供給されない。また、スイッチ６１１がオフ、６１２がオンとなり、ワード線駆動回路６０２へ電位ＶＤＤが供給される。
【０１４１】
読み出し回路６０４は、スイッチ６４１、トランジスタ６４０、インバータ６４２を有し、読み出し制御信号ＲＥが入力され、信号ＤＡＴＡ ＯＵＴを出力する。信号ＲＥがアサートされた場合、スイッチ６４１はオンとなり、トランジスタ６４０はビット線駆動回路６０３と電気的に接続される。その結果、選択されたメモリセル内の記憶素子の状態に応じた電流が流れ、信号ＤＡＴＡ ＯＵＴの電位が決まる。一方、信号ＲＥがデアサートされた場合、スイッチ６４１はオフとなり、メモリセルの読み出しは行わない。
【０１４２】
本発明の不揮発性メモリは抵抗部６１３を有する。抵抗部６１３は、読み出し動作へは影響を与えずに書き込み時の消費電流を低減することができる。これについて以下に説明する。
【０１４３】
書き込み時には信号ＷＥがアサートされ、信号ＲＥはデアサートされる。ビット線駆動回路６０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、書き込み回路６０１から供給される電位ＶＳＳをビット線Ｂ（ｋ）に供給する。ワード線駆動回路６０２はローアドレスに基づいて行（第ｊ行とする）を選択し、電位ＶＨＨをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルへの書き込みを行う。
【０１４４】
書き込み動作では、スイッチ６１１、抵抗部６１３、スイッチ６２１（ｊ）、記憶素子６５１、ダイオード６５０、スイッチ６３１（ｋ）、スイッチ６１０の経路に電流が流れる。この電流経路に、抵抗部６１３が存在することで、消費電流を低減することが可能となる。抵抗部６１３の抵抗値は、記憶素子の高抵抗状態の抵抗値ＲＨよりも小さく、低抵抗状態の抵抗値ＲＬよりも大きい値を採用することが好ましい。特に、記憶素子の高抵抗状態の抵抗値ＲＨの１／３以下、より好ましくは１／１０以下であり、低抵抗状態の抵抗値ＲＬよりも等倍以上、より好ましくは３倍以上の抵抗値を有する抵抗部６１３を用いることが好ましい。このような抵抗部６１３を用いることで、書き込み用電源電位ＶＨＨの上昇を抑え、かつ記憶素子が高抵抗状態から低抵抗状態へ移行した際の消費電流を低減することができる。その結果、書き込みを行った際の消費電流を低減することが可能となる。
【０１４５】
一方、読み出し時には信号ＲＥがアサートされ、信号ＷＥがデアサートされる。ビット線駆動回路６０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、読み出し回路６０４とビット線Ｂ（ｋ）を接続する。ワード線駆動回路６０２はローアドレスに基づいて行（第ｊ行とする）を選択し、電位ＶＤＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルの読み出しを行う。
【０１４６】
読み出し動作では、スイッチ６１２、スイッチ６２１（ｊ）、記憶素子６５１、ダイオード６５０、スイッチ６３１（ｋ）、スイッチ６４１、トランジスタ６４０の経路に電流が流れる。この電流経路には抵抗部６１３が存在しないため、抵抗部６１３は読み出し動作へは影響しない。
【０１４７】
なお、抵抗部６１３は書き込み時に記憶素子６５１に流れる電流の経路上に設けられていれば良く、読み出し時に記憶素子６５１に流れる電流の経路上にはないことが好ましい。ただし、実施の形態１で述べたように、読み出し時に記憶素子６５１に流れる電流の経路上に抵抗部６１３を設けた場合には、抵抗部６１３を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【０１４８】
また、抵抗部６１３は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【０１４９】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることもできる。
【０１５０】
以上のようにして、本発明は、書き込み時の消費電流を低減した不揮発性メモリを実現することができる。
【０１５１】
なお、本実施の形態は、他の実施の形態もしくは後述の実施例と適宜組み合わせることが可能である。
【実施例１】
【０１５２】
本実施例では、本発明の不揮発性メモリを有する半導体装置の一構成例を図７にブロック図として示す。
【０１５３】
図７に示す半導体装置は、アンテナ７０１とＩＣチップ７０２からなる無線タグである。ＩＣチップ７０２は電源回路７０３、復調回路７０４、変調回路７０５、ロジック回路７０６、電源回路７０７、不揮発性メモリ７０８を有する。
【０１５４】
電源回路７０３はアンテナ７０１から入力される交流信号を整流し、所定の電源電圧ＶＤＤを生成する。得られた電源電圧ＶＤＤはＩＣチップ７０２が有する回路に供給される。復調回路７０４はアンテナ７０１から入力される交流信号から情報を抽出し復調信号を出力する。例えば、振幅変調（ＡＳＫ）の場合は、整流及び濾波により復調信号を生成する。変調回路７０５は変調信号を入力し、負荷変調などによりＩＣチップ７０２のインピーダンスを変化させる。これにより、無線タグは応答信号を送信する。ロジック回路７０６はクロック信号と復調信号を入力し、変調信号を出力する。また、ロジック回路７０６は復号回路、命令解析部、受信データの整合性をチェックするチェック回路、メモリ制御回路、変調信号を生成する出力回路などを有し、受信した命令に従った処理を行う。特に、ロジック回路７０６が有するメモリ制御回路は、不揮発性メモリ７０８からの読み出しや書き込みの制御、あるいは不揮発性メモリ７０８への電源供給の制御を行う。電源回路７０７は、電位ＶＤＤより不揮発性メモリ７０８へ供給する電源を生成する。具体的には、電源回路７０７は昇圧回路を有し、書き込み時に供給する高電位ＶＨＨを生成する。また、不揮発性メモリ７０８は、書き込み動作において記憶素子に流れる電流の経路上に抵抗部が設けられた構成を有し、例えば上述の実施形態に示した不揮発性メモリを用いることができる。
【０１５５】
なお、アンテナ７０１は、コイルアンテナ、ループアンテナ等の電磁誘導方式のアンテナや、ダイポールアンテナ、スリットアンテナ、逆Ｌ型アンテナ、パッチアンテナなどの電波方式のアンテナ等を用いることが出来る。
【０１５６】
また、ＩＣチップとは集積回路が形成されたチップの総称であり、集積回路の基体にはシリコン、ガラス、プラスチック、紙などを用いることができる。また、図７に示したＩＣチップ７０２を、複数のＩＣチップによって構成しても構わない。
【０１５７】
図７において、アンテナ７０１はＩＣチップ７０２に外付けとする構成について示したが、ＩＣチップ７０２がアンテナ７０１を内蔵した構成でも構わない。また、通信方式は、電波方式、電磁誘導方式のいずれでも構わない。
【０１５８】
本発明の半導体装置が有する不揮発性メモリは、書き込み時の消費電流を低減し、低い消費電力とすることができる。よって、このような不揮発性メモリを有することにより、電池の寿命が長いアクティブ型の無線タグ、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。
【０１５９】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例２】
【０１６０】
本実施例では、本発明の不揮発性メモリを有する半導体装置の一構成例を示す。なお、本実施例ではバッテリーを設けた半導体装置の例に関して図８を参照して説明する。
【０１６１】
図８に示す半導体装置は、アンテナ７０１、アンテナ８０１及びＩＣチップ８０２からなるバッテリーを有する無線タグである。なお、ＩＣチップ８０２は、バッテリー８０７を有する電源供給部８０４と信号処理部８０３とを有している。
【０１６２】
電源供給部８０４は、電源回路８０５、充電制御回路８０６、バッテリー８０７、放電制御回路８０８を有する。また、信号処理部８０３は、復調回路７０４、変調回路７０５、ロジック回路７０６、電源回路７０７、不揮発性メモリ７０８を有する。
【０１６３】
まず、電源供給部８０４の動作について説明する。電源回路８０５はアンテナ８０１から入力された交流信号を整流し、平滑化された電位Ｖ１を出力する。充電制御回路８０６には、平滑化された電位Ｖ１が入力され、バッテリーの充電を開始する。充電制御回路８０６は電圧検出回路を有し、電位Ｖ１がある値を以上になったら充電を開始する構成としても良い。また、充電制御回路８０６はバッテリーの過充電を防止するためにバッテリーの電位Ｖ２を充電制御回路８０６へ入力し、電位Ｖ２がある値以上になったら充電を停止する構成としても良い。
【０１６４】
放電制御回路８０８は、バッテリーの電位Ｖ２が入力され、電源電圧ＶＤＤを出力する。放電制御回路８０８は電圧検出回路を有し、電位Ｖ２がある値を以上になったら放電を開始する構成としても良い。またある値以下になったら放電を停止する構成としても良い。なお、得られた電位ＶＤＤは信号処理部８０３が有する回路に供給される。
【０１６５】
次に、信号処理部８０３の動作について説明する。復調回路７０４はアンテナ７０１から入力される交流信号から情報を抽出し復調信号を出力する。例えば、振幅変調（ＡＳＫ）の場合は、整流及び濾波により包絡線を抽出して復調信号を生成する。変調回路７０５は変調信号を入力し、負荷変調などによりＩＣチップ８０２のインピーダンスを変化させる。これにより、無線タグは応答信号を送信する。なお、ロジック回路７０６はクロック信号と復調信号を入力し、変調信号を出力する。また、ロジック回路７０６は復号回路、命令解析部、受信データの整合性をチェックするチェック回路、メモリ制御回路、変調信号を生成する出力回路などを有し、受信した命令に従った処理を行う。特に、ロジック回路７０６が有するメモリ制御回路は、不揮発性メモリ７０８からの読み出しや書き込みの制御、あるいは不揮発性メモリ７０８への電源供給の制御を行う。電源回路７０７は、電位ＶＤＤより不揮発性メモリ７０８へ供給する電源を生成する。具体的には、電源回路７０７は昇圧回路を有し、書き込み時に供給する高電位ＶＨＨを生成する。また、不揮発性メモリ７０８は、書き込み動作において記憶素子に流れる電流の経路上に抵抗部が設けられた構成を有し、例えば上述の実施形態に示した不揮発性メモリを用いることができる。
【０１６６】
図８における信号処理部８０３の電源は、バッテリー８０７によって放電制御回路８０８を介して供給されている。
【０１６７】
アンテナ７０１は無線タグの通信規格に合せた構成とする。例えば、通信信号を１３．５６ＭＨｚとする場合は、アンテナ７０１は１３．５６ＭＨｚ帯用のアンテナ（代表的にはコイルアンテナ）とする。
【０１６８】
この時、アンテナ８０１も１３．５６ＭＨｚ帯用のアンテナとし、バッテリー８０７を充電するためのリーダライタからの電磁波の周波数も共通としてもよい。その場合、充電のための信号と、通信のための信号とを同一の周波数帯にすることでアンテナ８０１とアンテナ７０１を一つにまとめることができる。アンテナ７０１とアンテナ８０１を共有化することにより、半導体装置を小型化することができる。
【０１６９】
また、アンテナ８０１は外部に無作為に生じている電磁波を受信する構成としても良い。その場合、アンテナ８０１は外部に無作為に生じている微弱な電磁波を取り込んで、バッテリー８０７に少しずつ充電を行う。
【０１７０】
なお、バッテリーとは、充電することで連続使用時間を回復することができる電池のことをいう。なお、バッテリーとしては、シート状に形成された電池を用いることが好ましく、例えばゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いることで、小型化が可能である。もちろん、充電可能な電池であれば何でもよく、ニッケル水素電池、ニッケルカドミウム電池などであってもよいし、また大容量のコンデンサーなどを用いても良い。
【０１７１】
本発明の半導体装置が有する不揮発性メモリは、書き込み時の消費電流を低減し、低い消費電力とすることができる。よって、このような不揮発性メモリを有することにより、電池の寿命が長いアクティブ型の無線タグ、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。
【０１７２】
本発明の半導体装置は無線で充電可能なバッテリーを有しているため、このバッテリーを電源として用いることで通信範囲をさらに拡大することが可能となる。また、本発明の不揮発性メモリを用いることで、書き込み時の消費電力が低減され、バッテリーの負荷も軽減される。その結果、バッテリーの小型化や電源の安定化による性能改善が可能となる。
【０１７３】
なお、ＩＣチップとは、集積回路が形成されたチップの総称であり、集積回路の基体にはシリコン、ガラス、プラスチック、紙などを用いることができる。また、図８に示したＩＣチップ８０２を、複数のＩＣチップによって構成しても構わない。
【０１７４】
図８において、アンテナ７０１、８０１はＩＣチップ８０２に外付けとする構成について示したが、ＩＣチップ８０２がアンテナ７０１、アンテナ８０１のいずれか一方もしくは両方を内蔵した構成としても構わない。また、通信方式は、電波方式、電磁誘導方式のいずれでも構わない。
【０１７５】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例３】
【０１７６】
本実施例では、本発明の不揮発性メモリを有する半導体装置の一構成例を示す。なお、本実施例ではバッテリーを設けた半導体装置の例に関して図９を参照して説明する。
【０１７７】
図９に示す半導体装置は、アンテナ７０１、アンテナ９０１及びＩＣチップ９０２からなるバッテリーを有する無線タグである。なお、ＩＣチップ９０２は、バッテリー９０７を有する電源供給部９０４と、信号処理部９０３とを有している。
【０１７８】
電源供給部９０４は、電源回路９０５、充電制御回路９０６、バッテリー９０７、放電制御回路９０８を有する。また、信号処理部９０３は、電源回路７０３、復調回路７０４、変調回路７０５、ロジック回路７０６、電源回路７０７、不揮発性メモリ７０８を有する。
【０１７９】
まず、電源供給部９０４の動作について説明する。電源回路９０５はアンテナ９０１から入力された交流信号を整流し、平滑化された電位Ｖ１を出力する。充電制御回路９０６は、平滑化された電位Ｖ１が入力され、バッテリーの充電を開始する。充電制御回路９０６は電圧検出回路を有し、電位Ｖ１がある値を以上になったら充電を開始する構成としても良い。また、充電制御回路９０６はバッテリーの過充電を防止するために、バッテリーの電位Ｖ２を充電制御回路９０６へ入力し、電位Ｖ２がある値以上になったら充電を停止する構成としても良い。
【０１８０】
放電制御回路９０８は、バッテリーの電位Ｖ２が入力され、電源電圧ＶＤＤ２を出力する。放電制御回路９０８は電圧検出回路を有し、電位Ｖ２がある値を以上になったら放電を開始する構成としても良い。またある値以下になったら放電を停止する構成としても良い。なお、電源電位ＶＤＤ２は、バッテリーを介することにより後述の電源回路７０３によって生成される電源電位ＶＤＤより安定な電位とすることができる。
【０１８１】
次に、信号処理部９０３の動作について説明する。電源回路７０３はアンテナ７０１から入力される交流信号を整流し、所定の電源電圧ＶＤＤを生成する。なお、得られた電位ＶＤＤは信号処理部９０３が有する回路に供給される。復調回路７０４はアンテナ７０１から入力される交流信号から情報を抽出し復調信号を出力する。例えば振幅変調（ＡＳＫ）の場合は、整流及び濾波により包絡線を抽出して復調信号を生成する。変調回路７０５は変調信号を入力し、負荷変調などによりＩＣチップ９０２のインピーダンスを変化させる。これにより、無線タグは応答信号を送信する。ロジック回路７０６はクロック信号と復調信号を入力し、変調信号を出力する。また、ロジック回路７０６は復号回路、命令解析部、受信データの整合性をチェックするチェック回路、メモリ制御回路、変調信号を生成する出力回路などを有し、受信した命令に従った処理を行う。特に、ロジック回路７０６が有するメモリ制御回路は、不揮発性メモリ７０８からの読み出しや書き込みの制御、あるいは不揮発性メモリ７０８への電源供給の制御を行う。電源回路７０７は、不揮発性メモリ７０８へ供給する電源を生成する。具体的には、電源回路７０７は昇圧回路を有し、電位ＶＤＤ２より書き込み時に供給する高電位ＶＨＨを生成する。また、不揮発性メモリ７０８は、書き込み動作において記憶素子に流れる電流の経路上に抵抗部が設けられた構成を有し、例えば上述の実施形態に示した不揮発性メモリを用いることができる。
【０１８２】
なお、信号処理部９０３の電源は、電源回路７０３および電源供給部９０４によって供給されている。信号処理部９０３は、通常用いられる電源（電位ＶＤＤ）と、不揮発性メモリ７０８への書き込み時のみ用いられる高電位電源（ＶＨＨ）に分けられ、図９に示した構成では、電位ＶＤＤは電源回路７０３によって供給され、電位ＶＨＨは、電源供給部９０４によって供給される電源電位ＶＤＤ２をもとに生成される。
【０１８３】
不揮発性メモリへの書き込み動作は、通常消費電力の高い動作であるが、本構成により、電位ＶＨＨを電位ＶＤＤ２より生成することができるため、書き込み動作をより安定に行うことができる。
【０１８４】
また、高電位電源（ＶＨＨ）と通常の電源（ＶＤＤ）に限らず、電源系統を２つに分けて、その一方を電源供給部９０４からより安定な電位を供給する構成とすることは有効である。例えば、ＩＣチップ９０２が有する回路を電源の変動に対して弱いアナログ領域と、比較的電源の変動に強いロジック領域とに分け、アナログ領域への電源供給は電源供給部９０４から行うこととすることで、ＩＣチップ９０２は安定した動作が可能となる。
【０１８５】
アンテナ７０１は無線タグの通信規格に合せた構成とする。例えば、通信信号を１３．５６ＭＨｚとする場合は、アンテナ７０１は１３．５６ＭＨｚ帯用のアンテナ（代表的にはコイルアンテナ）とする。
【０１８６】
この時、アンテナ９０１も１３．５６ＭＨｚ帯用のアンテナとし、バッテリー９０７を充電するためのリーダライタからの電磁波の周波数も共通としてもよい。その場合、充電のための信号と、通信のための信号とを同一の周波数帯にすることでアンテナ９０１とアンテナ７０１を一つにまとめることができる。アンテナ７０１とアンテナ９０１を共有化することにより、半導体装置を小型化することができる。
【０１８７】
また、アンテナ９０１は外部に無作為に生じている電磁波を受信する構成としても良い。その場合、アンテナ９０１は外部に無作為に生じている微弱な電磁波を取り込んで、バッテリー９０７に少しずつ充電を行う。
【０１８８】
本発明の半導体装置が有する不揮発性メモリは、書き込み時の消費電流を低減し、低い消費電力とすることができる。よって、このような不揮発性メモリを有することにより、電池の寿命が長いアクティブ型の無線タグ、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。
【０１８９】
さらに、本発明の半導体装置は無線で充電可能なバッテリーを有しているため、このバッテリーをメモリの高電源電圧として用いることで、書き込み動作の通信範囲を拡大することが可能となる。また、本発明の不揮発性メモリを用いることで、書き込み時の消費電力が低減され、バッテリーの負荷も軽減される。その結果、バッテリーの小型化や電源の安定化による性能改善が可能となる。
【０１９０】
なお、ＩＣチップとは、集積回路が形成されたチップの総称であり、集積回路の基体にはシリコン、ガラス、プラスチック、紙などを用いることができる。また、図９に示したＩＣチップ９０２を、複数のＩＣチップによって構成しても構わない。
【０１９１】
なお、図９において、アンテナ７０１、９０１はＩＣチップ９０２に外付けとする構成について示したが、ＩＣチップ９０２がアンテナ７０１、アンテナ９０１を内蔵した構成としても構わない。また、通信方式は、電波方式、電磁誘導方式のいずれでも構わない。
【０１９２】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例４】
【０１９３】
本実施例では、上記実施例で示した本発明の半導体装置の作製方法の一例に関して、部分断面図を用いて説明する。
【０１９４】
まず、図１０（Ａ）に示すように、基板１００１の一表面に絶縁膜１００２を介して剥離層１００３を形成し、続けて下地膜として機能する絶縁膜１００４と半導体膜１００５（例えば、非晶質珪素を含む膜）を積層して形成する。なお、絶縁膜１００２、剥離層１００３、絶縁膜１００４および半導体膜１００５は、連続して形成することができる。
【０１９５】
なお、基板１００１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１００３は、絶縁膜１００２を介して基板１００１の全面に設けているが、必要に応じて、基板１００１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【０１９６】
また、絶縁膜１００２、絶縁膜１００４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１００２、１００４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１００２は、基板１００１から剥離層１００３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１００４は基板１００１、剥離層１００３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１００２、１００４を形成することによって、基板１００１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１００３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１００１として石英を用いるような場合には絶縁膜１００２、１００４を省略してもよい。
【０１９７】
また、剥離層１００３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または当該元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気下またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気下またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。また、この場合、タングステンの酸化物は、ＷＯｘで表され、Ｘは２〜３であり、Ｘが２の場合（ＷＯ２）、Ｘが２．５の場合（Ｗ２Ｏ５）、Ｘが２．７５の場合（Ｗ４Ｏ１１）、Ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【０１９８】
また、半導体膜１００５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。
【０１９９】
次に、図１０（Ｂ）に示すように、半導体膜１００５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜１００５の結晶化を行ってもよい。その後、得られた半導体膜を所望の形状にエッチングして、結晶化した半導体膜１００５ａ〜１００５ｆを形成し、当該半導体膜１００５ａ〜１００５ｆを覆うようにゲート絶縁膜１００６を形成する。
【０２００】
なお、ゲート絶縁膜１００６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１００６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【０２０１】
半導体膜１００５ａ〜１００５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶化された半導体膜１００５ａ〜１００５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【０２０２】
なお、結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【０２０３】
また、ゲート絶縁膜１００６は、半導体膜１００５ａ〜１００５ｆに対し高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【０２０４】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【０２０５】
なお、ゲート絶縁膜１００６は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。もちろん、ＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、この膜に対し高密後プラズマ処理を施しても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【０２０６】
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１００５ａ〜１００５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
【０２０７】
次に、ゲート絶縁膜１００６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成しても良い。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０２０８】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１００５ａ〜１００５ｆの上方にゲート電極１００７を形成する。ここでは、ゲート電極１００７として、第１の導電膜１００７ａと第２の導電膜１００７ｂの積層構造で設けた例を示しているが、積層数には特に限定はない。
【０２０９】
次に、図１０（Ｃ）に示すように、ゲート電極１００７をマスクとして半導体膜１００５ａ〜１００５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１００５ａ〜１００５ｆに選択的に導入し、ｎ型を示す不純物領域１００８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に半導体膜１００５ｃ、１００５ｅに導入し、ｐ型を示す不純物領域１００９を形成する。
【０２１０】
続いて、ゲート絶縁膜１００６とゲート電極１００７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物等の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１００７の側面に接する絶縁膜１０１０（サイドウォールともよばれる）を形成する。絶縁膜１０１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【０２１１】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１００７および絶縁膜１０１０をマスクとして用いて、半導体膜１００５ａ、１００５ｂ、１００５ｄ、１００５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１０１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように半導体膜１００５ａ、１００５ｂ、１００５ｄ、１００５ｆに選択的に導入し、不純物領域１００８より高濃度のｎ型を示す不純物領域１０１１を形成する。
【０２１２】
以上の工程により、図１０（Ｄ）に示すように、ｎチャネル型薄膜トランジスタ１０００ａ、１０００ｂ、１０００ｄ、１０００ｆとｐチャネル型薄膜トランジスタ１０００ｃ、１０００ｅが形成される。なお、ここでは薄膜トランジスタ１０００ａ、１０００ｂは本発明の不揮発性メモリのメモリセルアレイ部に用いられる薄膜トランジスタであり、薄膜トランジスタ１０００ｃ〜１０００ｅは半導体装置が有するその他の薄膜トランジスタを示している。なお、メモリセルアレイ部に用いられる薄膜トランジスタ１０００ａ、１０００ｂ及び書き込み時に用いられる一部のトランジスタは他のトランジスタに比べ、高い電位が印加される。そのため、高耐圧なトランジスタであることが好ましい。よって、少なくとも薄膜トランジスタ１０００ａ、１０００ｂのチャネル長Ｌは他のトランジスタのチャネル長より長い方が良い。もちろん、薄膜トランジスタ１０００ｃ〜１０００ｅも、本発明の不揮発性メモリを構成する薄膜トランジスタとして用いることも可能である。
【０２１３】
なお、ｎチャネル型薄膜トランジスタ１０００ａは、ゲート電極１００７と重なる半導体膜１００５ａの領域にチャネル形成領域が形成され、ゲート電極１００７及び絶縁膜１０１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１０１１が形成され、絶縁膜１０１０と重なる領域であってチャネル形成領域と不純物領域１０１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１０００ｂ、１０００ｄ、１０００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１０１１が形成されている。
【０２１４】
また、ｐチャネル型薄膜トランジスタ１０００ｃは、ゲート電極１００７と重なる半導体膜１００５ｃの領域にチャネル形成領域が形成され、ゲート電極１００７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１００９が形成されている。また、ｐチャネル型薄膜トランジスタ１０００ｅも同様にチャネル形成領域及び不純物領域１００９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１０００ｃ、１０００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【０２１５】
次に、図１１（Ａ）に示すように、半導体膜１００５ａ〜１００５ｆ、ゲート電極１００７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１０００ａ〜１０００ｆのソース領域又はドレイン領域を形成する不純物領域１００９、１０１１と電気的に接続する導電膜１０１３を形成する。絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１０１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１０１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１０１３は、薄膜トランジスタ１０００ａ〜１０００ｆのソース電極又はドレイン電極を形成する。
【０２１６】
なお、絶縁膜１０１２ａ、１０１２ｂを形成する前、または絶縁膜１０１２ａ、１０１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。
【０２１７】
また、導電膜１０１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１０１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１０１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、半導体膜と良好なコンタクトをとることができる。
【０２１８】
次に、導電膜１０１３を覆うように絶縁膜１０１４を形成し、当該絶縁膜１０１４上に、薄膜トランジスタのソース電極又はドレイン電極を形成する導電膜１０１３と電気的に接続する導電膜１０１５ａ、１０１５ｂを形成する。図１１（Ｂ）では、メモリセルアレイ部分を構成する薄膜トランジスタ１０００ａ及び薄膜トランジスタ１０００ｂのソース電極又はドレイン電極を形成する導電膜１０１３と電気的に接続された導電膜として導電膜１０１５ａが、薄膜トランジスタ１０００ｆのソース電極又はドレイン電極を形成する導電膜１０１３と電気的に接続された導電膜として導電膜１０１５ｂが図示されている。なお、導電膜１０１５ａは後に形成される記憶素子の第１の電極として機能する。また、導電膜１０１５ｂは後に形成されるアンテナの下地膜として機能する。この導電膜１０１５ｂにより、薄膜トランジスタ１０００ｆとアンテナとの接続をより確実に行うことや絶縁膜１０１４とアンテナとの密着性を向上させることができる。導電膜１０１５ａ及び導電膜１０１５ｂは、上述した導電膜１０１３で示したいずれかの材料を用いて形成することができる。
【０２１９】
なお、絶縁膜１０１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０２２０】
次に、メモリセルアレイ部分を構成する各々の記憶素子を分離するため、各記憶素子の第１の電極の間に隔壁（絶縁層）１０１６を形成する。なお、隔壁（絶縁層）１０１６の断面において、隔壁（絶縁層）１０１６の側面は、第１の電極の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。
【０２２１】
なお、隔壁（絶縁層）１０１６には、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド、芳香族ポリアミド、ポリベンゾイミダゾールなどの耐熱性高分子、又はシロキサン材料を用いることができる。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いることもできる。ベンゾシクロブテン、パリレン、ポリイミドなどの有機材料、重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いてもよい。なお、作製法としては、ＣＶＤ法、スパッタリング法、液滴吐出法、ディスペンサ法、印刷法等を用いることができる。また、スピンコート法で得られる薄膜なども用いることができる。
【０２２２】
次に、導電膜１０１５ｂと電気的に接続されるアンテナとして機能する導電膜１０２１を形成する。
【０２２３】
導電膜１０２１は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０２２４】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１０２１を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０２２５】
次に、メモリセルアレイ部分を構成する記憶素子を形成する。まず、隔壁（絶縁層）１０１６及び記憶素子の第１の電極、即ち導電膜１０１５ａ上にメモリ層１０１７を形成する。ここでは、メモリ層１０１７として有機化合物層を用いた例について説明する。この有機化合物層は、電圧を印加することで第１の電極及び第２の電極の一部が接続、つまり短絡する性質を有する。よって、記憶素子に所定の電圧を印加することで高抵抗状態から低抵抗状態へ移行し、書き込む動作を行うことができる。なお、本実施例ではメモリ層１０１７として有機化合物層を用いた場合について述べるが、電圧の印加によって低抵抗状態へ移行することが可能な物質より形成された層であれば良い。
【０２２６】
メモリ層１０１７に用いる有機化合物として、正孔輸送性もしくは電子輸送性を有する有機化合物を用いて形成することができる。なお、ここで正孔輸送性を有する化合物とは正孔のみを輸送するものではなく、電子輸送性も有するが、電子の移動度よりも正孔の移動度が大きい化合物を意味する。また、電子輸送性を有する化合物とは電子のみを輸送するものではなく、正孔輸送性も有するが、正孔の移動度よりも電子の移動度が大きい化合物を意味する。従って、正孔と電子の両方を輸送する材料もこれらの範疇に含まれる。
【０２２７】
例えば、正孔輸送性を有する有機化合物としては、２，７−ジ（Ｎ−カルバゾリル）−スピロ−９，９’−ビフルオレン（略称：ＳＦＤＣｚ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）のようなフタロシアニン化合物等が挙げられる。電子輸送性の高い有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等が挙げられる。
【０２２８】
上記の他、例えば２，３−ビス（４−ジフェニルアミノフェニル）キノキサリン（略称：ＴＰＡＱｎ）、１，３，５−トリ（Ｎ−カルバゾリル）ベンゼン（略称：ＴＣｚＢ）、９−［４−（Ｎ−カルバゾリル）］フェニル−１０−フェニルアントラセン（略称：ＣｚＰＡ）、３，６−ジフェニル−９−［４−（１０−フェニル−９−アントリル）フェニル］−９Ｈ−カルバゾール（略称：ＤＰＣｚＰＡ）、２−ｔ−ブチル−９、１０−ビス（４−（Ｎ−カルバゾリル）フェニル）アントラセン（略称：ＣｚＢＰＡ）、３−［Ｎ−（９−フェニルカルバゾール−３−イル）−Ｎ−フェニルアミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＡ１）、３，６−ビス［Ｎ−（９−フェニルカルバゾール−３−イル）−Ｎ−フェニルアミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＡ２）、３−［Ｎ−（１−ナフチル）−Ｎ−（９−フェニルカルバゾール−３−イル）アミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＮ１）、４，４’−ジ（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）、１，３，５−トリス［４−（Ｎ−カルバゾリル）フェニル］ベンゼン（略称：ＴＣＰＢ）、Ｎ−（２−ナフチル）カルバゾール（略称：ＮＣｚ）等を用いて形成してもよい。
【０２２９】
また、有機化合物層は、蒸着法、電子ビーム蒸着法、スパッタ法、ＣＶＤ法等を用いて形成することができる。また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせてもよい。
【０２３０】
また、有機化合物層には、正孔輸送性もしくは電子輸送性を有する有機化合物に絶縁物が混合されていても良いし、第１の電極とメモリ層との間に半導体層を有していても良い。
【０２３１】
次に、メモリ層１０１７上に第２の電極として機能する導電膜１０１８を形成する。この導電膜１０１８は、上述した導電膜１０１３で示したいずれかの材料を用いて形成することができる。
【０２３２】
以上のようにして、第１の電極として機能する導電膜１０１５ａと、メモリ層１０１７と、第２の電極として機能する導電膜１０１８とを有する記憶素子１０１９ａ、１０１９ｂを形成することができる。なお、これらの記憶素子は、隔壁（絶縁層）１０１６によって分離されており、隣接する記憶素子間への電界の影響を防止するだけではなく、メモリ層１０１７を設ける際に導電膜１０１５ａの段差により生じるメモリ層１０１７の段切れを隔壁（絶縁層）１０１６を用いて防止することができる。なお、隔壁（絶縁層）１０１６を設けずにメモリ層１０１７が隣接する記憶素子間で分離できる構成としている場合には特に設ける必要はない。
【０２３３】
次に、図１１（Ｃ）に示すように、導電膜１０２１や記憶素子１０１９ａ、１０１９ｂを覆うように絶縁膜１０２２を形成した後、薄膜トランジスタ１０００ａ〜１０００ｆ、導電膜１０２１、記憶素子１０１９ａ、１０１９ｂ等を含む層（以下、「素子形成層１０」と記す）を基板１００１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１０００ａ〜１０００ｆを避けた領域に開口部を形成後、物理的な力を用いて基板１００１から素子形成層１０を剥離することができる。また、基板１００１から素子形成層１０を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１００３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１０は、基板１００１から剥離された状態となる。なお、剥離層１００３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１００３の除去を行った後にも、基板１００１上に素子形成層１０を保持しておくことが可能となる。また、素子形成層１０が剥離された基板１００１を再利用することによって、コストの削減をすることができる。
【０２３４】
絶縁膜１０２２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【０２３５】
本実施例では、図１２（Ａ）に示すように、レーザー光の照射により素子形成層１０に開口部を形成した後に、当該素子形成層１０の一方の面（絶縁膜１０２２の露出した面）に第１のシート材１０２３を貼り合わせた後、基板１００１から素子形成層１０を剥離する。
【０２３６】
次に、図１２（Ｂ）に示すように、素子形成層１０の他方の面（剥離により露出した面）に、加熱処理と加圧処理の一方又は両方を行って第２のシート材１０２４を貼り合わせる。なお、第１のシート材１０２３、第２のシート材１０２４として、ホットメルトフィルム等を用いることができる。
【０２３７】
また、第１のシート材１０２３、第２のシート材１０２４として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０２３８】
以上の工程により、本発明の不揮発性メモリを有する半導体装置を作製することができる。なお、本実施例では、アンテナを薄膜トランジスタと同じ基板上に形成している例について説明したが、本発明はこの構成に限定されない。薄膜トランジスタを有する層が形成される第１の基板と、アンテナとして機能する導電層が形成される第２の基板とを導電性粒子を含む樹脂により貼り合わせることで、薄膜トランジスタとアンテナとを電気的に接続してもよい。
【０２３９】
また、上記では基板上に薄膜トランジスタ等の素子を形成した後に剥離する工程を示したが、剥離を行わずそのまま製品としてもよい。また、ガラス基板上に薄膜トランジスタ等の素子を設けた後に、当該ガラス基板を素子が設けられた面と反対側から研磨することにより半導体装置の薄膜化、小型化を行うことができる。
【０２４０】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例５】
【０２４１】
本実施例では、上記実施例とは異なる本発明の不揮発性メモリもしくは半導体装置が有するトランジスタの作製方法について説明する。本発明の不揮発性メモリもしくは半導体装置が有するトランジスタは、上記実施例で説明した絶縁基板上の薄膜トランジスタの他、単結晶基板上のＭＯＳトランジスタで構成することもできる。
【０２４２】
本実施例では、本発明の不揮発性メモリもしくは半導体装置が有するトランジスタの作製方法の一例に関して、図１３乃至図１５に示す部分断面図を用いて説明する。
【０２４３】
まず、半導体基板１３００に素子を分離した領域１３０２、１３０３（以下、領域１３０２、１３０３とも記す）を形成する（図１３（Ａ）参照）。半導体基板１３００に設けられた領域１３０２、１３０３は、それぞれ絶縁膜１３０１（フィールド酸化膜ともいう）によって分離されている。なお、ここでは、半導体基板１３００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板１３００の領域１３０３にｐウェル１３０４を設けた例を示している。
【０２４４】
基板１３００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０２４５】
素子分離領域１３０２、１３０３は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。
【０２４６】
また、半導体基板１３００の領域１３０３に形成されたｐウェルは、半導体基板１３００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０２４７】
なお、本実施例では、半導体基板１３００としてｎ型の導電型を有する半導体基板を用いているため、領域１３０２には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域１３０２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域１３０２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域１３０３には不純物元素の導入を行わない構成としてもよい。
【０２４８】
次に、図１３（Ｂ）に示すように領域１３０２、１３０３を覆うように絶縁膜１３０５、１３０６をそれぞれ形成する。
【０２４９】
絶縁膜１３０５、１３０６は、例えば、熱処理を行い半導体基板１３００に設けられた領域１３０２、１３０３の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０２５０】
他にも、上述したように、プラズマ処理を用いて絶縁膜１３０５、１３０６を形成してもよい。例えば、半導体基板１３００に設けられた領域１３０２、１３０３の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜１３０５、１３０６として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域１３０２、１３０３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域１３０２、１３０３の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜１３０５、１３０６は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域１３０２、１３０３の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０２５１】
なお、絶縁膜１３０５、１３０６は、後に完成されるトランジスタにおいてゲート絶縁膜として機能する。
【０２５２】
次に、図１３（Ｃ）に示すように領域１３０２、１３０３の上方に形成された絶縁膜１３０５、１３０６を覆うように導電膜を形成する。ここでは、導電膜として、導電膜１３０７と導電膜１３０８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０２５３】
導電膜１３０７、１３０８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０２５４】
ここでは、導電膜１３０７として窒化タンタルを用いて形成し、その上に導電膜１３０８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜１３０７として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜１３０８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０２５５】
次に、積層して設けられた導電膜１３０７、１３０８を選択的にエッチングして除去することによって、領域１３０２、１３０３の上方の一部に導電膜１３０７、１３０８を残存させ、図１４（Ａ）に示すようにそれぞれゲート電極１３０９、１３１０を形成する。
【０２５６】
次に、領域１３０２を覆うようにレジストマスク１３１１を選択的に形成し、当該レジストマスク１３１１、ゲート電極１３１０をマスクとして領域１３０３に不純物元素を導入することによって不純物領域を形成する（図１４（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０２５７】
不純物元素を導入することによって、図１４（Ｂ）に示すように領域１３０３にソース領域又はドレイン領域を形成する不純物領域１３１２とチャネル形成領域１３１３が形成される。
【０２５８】
次に、図１４（Ｃ）に示すように領域１３０３を覆うようにレジストマスク１３１４を選択的に形成し、当該レジストマスク１３１４、ゲート電極１３０９をマスクとして領域１３０２に不純物元素を導入することによって不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１４（Ｃ）で領域１３０３に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域１３０２にソース領域又はドレイン領域を形成する不純物領域１３１５とチャネル形成領域１３１６が形成される。
【０２５９】
次に、図１５に示すように絶縁膜１３０５、１３０６、ゲート電極１３０９、１３１０を覆うように第２の絶縁膜１３１７を形成し、当該第２の絶縁膜１３１７上に領域１３０２、１３０３にそれぞれ形成された不純物領域１３１２、１３１５と電気的に接続する配線１３１８を形成する。
【０２６０】
第２の絶縁膜１３１７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０２６１】
配線１３１８は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線１３１８は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線１３１８を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０２６２】
以上のようにして、単結晶基板を用いてＭＯＳトランジスタを作製することができる。なお、トランジスタの構造は上記の構造に限定されるものではく、例えば、逆スタガ構造、フィンＦＥＴ構造等でも良い。なお、フィンＦＥＴ構造では、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができる。
【０２６３】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例６】
【０２６４】
本実施例では、上記実施例とは異なる本発明の不揮発性メモリもしくは半導体装置が有するトランジスタの作製方法について説明する。本発明の不揮発性メモリもしくは半導体装置におけるトランジスタは、上記実施例で説明した単結晶基板上のＭＯＳトランジスタとは異なる作製方法で設けられたＭＯＳトランジスタで構成することもできる。
【０２６５】
本実施例では、本発明の不揮発性メモリもしくは半導体装置が有するトランジスタの作製方法の一例に関して、図１６乃至図１９に示す部分断面図を用いて説明する。
【０２６６】
まず、図１６（Ａ）に示すように基板１６００上に絶縁膜を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉを基板１６００として用い、当該基板１６００上に絶縁膜１６０１と絶縁膜１６０２を形成する。例えば、基板１６００に熱処理を行うことにより絶縁膜１６０１として酸化珪素（ＳｉＯｘ）を形成し、当該絶縁膜１６０１上にＣＶＤ法を用いて窒化珪素（ＳｉＮｘ）を成膜する。
【０２６７】
また、基板１６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０２６８】
また、絶縁膜１６０２は、絶縁膜１６０１を形成した後に高密度プラズマ処理により当該絶縁膜１６０１を窒化することにより設けてもよい。なお、基板１６００上に設ける絶縁膜は単層又は３層以上の積層構造で設けてもよい。
【０２６９】
次に、図１６（Ｂ）に示すように絶縁膜１６０２上に選択的にレジストマスク１６０３のパターンを形成し、当該レジストマスク１６０３をマスクとして選択的にエッチングを行うことによって、基板１６００に選択的に凹部１６０４を形成する。基板１６００、絶縁膜１６０１、１６０２のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。
【０２７０】
次に、図１６（Ｃ）に示すようにレジストマスク１６０３のパターンを除去した後、基板１６００に形成された凹部１６０４を充填するように絶縁膜１６０５を形成する。
【０２７１】
絶縁膜１６０５は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。ここでは、絶縁膜１６０５として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエトキシシラン）ガスを用いて酸化珪素膜を形成する。
【０２７２】
次に、図１７（Ａ）に示すように研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板１６００の表面を露出させる。ここでは、基板１６００の表面を露出させることにより、基板１６００の凹部１６０４に形成された絶縁膜１６０６間に領域１６０７、１６０８が設けられる。なお、絶縁膜１６０６は、基板１６００の表面に形成された絶縁膜１６０５が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、領域１６０８にｐウェル１６０９を形成する。
【０２７３】
ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域１６０８に導入する。
【０２７４】
なお、本実施例では、基板１６００としてｎ型の導電型を有する半導体基板を用いているため、領域１６０７には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域１６０７にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
【０２７５】
一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域１６０７にｎ型を示す不純物元素を導入してｎウェルを形成し、領域１６０８には不純物元素の導入を行わない構成としてもよい。
【０２７６】
次に、図１７（Ｂ）に示すように基板１６００の領域１６０７、１６０８の表面上に絶縁膜１６１０、１６１１をそれぞれ形成する。
【０２７７】
絶縁膜１６１０、１６１１は、例えば、熱処理を行い基板１６００に設けられた領域１６０７、１６０８の表面を酸化させることにより酸化珪素膜で絶縁膜１６１０、１６１１を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０２７８】
他にも、上述したように、プラズマ処理を用いて絶縁膜１６１０、１６１１を形成してもよい。例えば、基板１６００に設けられた領域１６０７、１６０８の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜１６１０、１６１１として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域１６０７、１６０８の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域１６０７、１６０８の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜１６１０、１６１１は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域１６０７、１６０８の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０２７９】
なお、基板１６００の領域１６０７、１６０８に形成された絶縁膜１６１０、１６１１は、後に完成されるトランジスタにおいてゲート絶縁膜として機能する。
【０２８０】
次に、図１７（Ｃ）に示すように基板１６００に設けられた領域１６０７、１６０８の上方に形成された絶縁膜１６１０、１６１１を覆うように導電膜を形成する。ここでは、導電膜として、導電膜１６１２と導電膜１６１３を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０２８１】
導電膜１６１２、１６１３としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０２８２】
ここでは、導電膜１６１２として窒化タンタルを用いて形成し、その上に導電膜１６１３としてタングステンを用いて積層構造で設ける。また、他にも、導電膜１６１２として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜１６１３として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０２８３】
次に、図１８（Ａ）に示すように積層して設けられた導電膜１６１２、１６１３を選択的にエッチングして除去することによって、基板１６００の領域１６０７、１６０８の上方の一部に導電膜１６１２、１６１３を残存させ、それぞれゲート電極として機能する導電膜１６１４、１６１５を形成する。また、ここでは、基板１６００において、導電膜１６１４、１６１５と重ならない領域１６０７、１６０８の表面が露出するようにする。
【０２８４】
具体的には、基板１６００の領域１６０７において、導電膜１６１４の下方に形成された絶縁膜１６１０のうち当該導電膜１６１４と重ならない部分を選択的に除去し、導電膜１６１４と絶縁膜１６１０の端部が概略一致するように形成する。また、領域１６０８において、導電膜１６１５の下方に形成された絶縁膜１６１１のうち当該導電膜１６１５と重ならない部分を選択的に除去し、導電膜１６１５と絶縁膜１６１１の端部が概略一致するように形成する。
【０２８５】
この場合、導電膜１６１４、１６１５の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜１６１４、１６１５を形成後残存したレジストマスク又は当該導電膜１６１４、１６１５をマスクとして重ならない部分の絶縁膜等を除去してもよい。
【０２８６】
次に、図１８（Ｂ）に示すように基板１６００の領域１６０７、１６０８に不純物元素を選択的に導入する。ここでは、領域１６０８に導電膜１６１５をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入し、不純物領域１６１７を形成する。一方、領域１６０７には導電膜１６１４をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入し、不純物領域１６１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０２８７】
次に、導電膜１６１４、１６１５の側面に接するサイドウォール１６１８を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜１６１４、１６１５の側面に接するように形成することができる。なお、サイドウォール１６１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール１６１８は、導電膜１６１４、１６１５の下方に形成された絶縁膜や浮遊ゲート電極の側面にも接するように形成されている。
【０２８８】
続いて、当該サイドウォール１６１８、導電膜１６１４、１６１５をマスクとして基板１６００の領域１６０７、１６０８に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図１８（Ｃ）参照）。ここでは、基板１６００の領域１６０８にサイドウォール１６１８と導電膜１６１５をマスクとして高濃度のｎ型を付与する不純物元素を導入し、領域１６０７にサイドウォール１６１８と導電膜１６１４をマスクとして高濃度のｐ型を付与する不純物元素を導入する。
【０２８９】
その結果、基板１６００の領域１６０７には、ソース領域又はドレイン領域を形成する不純物領域１６２０と、ＬＤＤ領域を形成する低濃度不純物領域１６２１と、チャネル形成領域１６２２が形成される。また、基板１６００の領域１６０８には、ソース領域又はドレイン領域を形成する不純物領域１６２３と、ＬＤＤ領域を形成する低濃度不純物領域１６２４と、チャネル形成領域１６２５が形成される。
【０２９０】
なお、本実施例では、導電膜１６１４、１６１５と重ならない基板１６００の領域１６０７、１６０８を露出させた状態で不純物元素の導入を行っている。従って、基板１６００の領域１６０７、１６０８にそれぞれ形成されるチャネル形成領域１６２２、１６２５は導電膜１６１４、１６１５と自己整合的に形成することができる。
【０２９１】
次に、図１９（Ａ）に示すように基板１６００の領域１６０７、１６０８上に設けられた絶縁膜や導電膜等を覆うように第２の絶縁膜１６２６を形成し、当該絶縁膜１６２６に開口部１６２７を形成する。
【０２９２】
第２の絶縁膜１６２６は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０２９３】
次に、図１９（Ｂ）に示すようにＣＶＤ法を用いて開口部１６２７に導電膜１６２８を形成し、当該導電膜１６２８と電気的に接続するように絶縁膜１６２６上に導電膜１６２９ａ〜１６２９ｄを選択的に形成する。
【０２９４】
導電膜１６２８、１６２９ａ〜１６２９ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１６２８、１６２９ａ〜１６２９ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１６２８を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜１６２８はＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。
【０２９５】
以上の工程により、基板１６００の領域１６０７に形成されたｐ型のトランジスタと、領域１６０８に形成されたｎ型のトランジスタとを作製することができる。
【０２９６】
なお、トランジスタの構造は上記の構造に限定されるものではく、例えば、逆スタガ構造、フィンＦＥＴ構造等でも良い。なお、フィンＦＥＴ構造では、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができる。
【０２９７】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例７】
【０２９８】
本実施例では、本発明の半導体装置の利用形態の一例である無線タグの用途について説明する。無線タグは、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等）、包装用容器類（包装紙やボトル等）、記録媒体（ＤＶＤソフトやビデオテープ等）、乗物類（自転車等）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札等の物品に設けることができ、いわゆるＩＤラベル、ＩＤタグ、ＩＤカードとして使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。以下に、図２０を参照して、本発明の応用例、及びそれらを付した商品の一例について説明する。
【０２９９】
図２０（Ａ）は、本発明に係る無線タグの完成品の状態の一例である。ラベル台紙２００１（セパレート紙）上に、無線タグ２００２を内蔵した複数のＩＤラベル２００３が形成されている。ＩＤラベル２００３は、ボックス２００４内に収納されている。また、ＩＤラベル２００３上には、その商品や役務に関する情報（商品名、ブランド、商標、商標権者、販売者、製造者等）が記されている。一方、内蔵されている無線タグには、その商品（又は商品の種類）固有のＩＤナンバーが付されており、偽造や、商標権、特許権等の知的財産権侵害、不正競争等の不法行為を容易に把握することができる。また、無線タグ内には、商品の容器やラベルに明記しきれない多大な情報、例えば、商品の産地、販売地、品質、原材料、効能、用途、数量、形状、価格、生産方法、使用方法、生産時期、使用時期、賞味期限、取扱説明、商品に関する知的財産情報等を入力しておくことができ、取引者や消費者は、簡易なリーダによって、それらの情報にアクセスすることができる。なお、無線タグが内蔵するメモリはライトワンスメモリであればデータの書き換えが不可能であるため高いセキュリティを実現することができる。また、書き換えが可能なメモリであっても、パスワード等を利用することにより、取引者、消費者側からは書換え、消去等ができない仕組みにすることが可能である。なお、無線タグに表示部を設け、これらの情報を表示できる構成としてもよい。
【０３００】
図２０（Ｂ）は、無線タグ２０１２を内蔵したラベル状の無線タグ２０１１を示している。無線タグ２０１１を商品に備え付けることにより、商品管理が容易になる。例えば、商品が盗難された場合に、商品の経路を辿ることによって、その犯人を迅速に把握することができる。このように、無線タグを備えることにより、所謂トレーサビリティに優れた商品を流通させることができる。
【０３０１】
図２０（Ｃ）は、無線タグ２０２２を内包したＩＤカード２０２１の完成品の状態の一例である。上記ＩＤカード２０２１としては、キャッシュカード、クレジットカード、プリペイドカード、電子乗車券、電子マネー、テレフォンカード、会員カード等のあらゆるカード類が含まれる。また、ＩＤカード２０２１の表面に表示部を設け、様々な情報を表示させる構成としてもよい。
【０３０２】
図２０（Ｄ）は、無記名債券２０３１の完成品の状態を示している。無記名債券２０３１には、無線タグ２０３２が埋め込まれており、その周囲は樹脂によって成形され、無線タグを保護している。ここで、該樹脂中にはフィラーが充填された構成となっている。無記名債券２０３１は、本発明に係る無線タグと同じ要領で作製することができる。なお、上記無記名債券類には、切手、切符、チケット、入場券、商品券、図書券、文具券、ビール券、おこめ券、各種ギフト券、各種サービス券等が含まれるが、勿論これらに限定されるものではない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の無線タグ２０３２を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。
【０３０３】
図２０（Ｅ）は無線タグ２０４２を内包したＩＤラベル２０４１を貼付した書籍２０４３を示している。本発明の無線タグ２０４２は、表面に貼ったり、埋め込んだりして、物品に固定することができる。図２０（Ｅ）に示すように、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の無線タグ２０４２は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。
【０３０４】
また、ここでは図示しないが、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の無線タグを設けることにより、検品システム等のシステムの効率化を図ることができる。また乗物類に無線タグを設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物に無線タグを埋め込むことによって、生まれた年や性別または種類等を容易に識別することが可能となる。
【０３０５】
このように、本発明の無線タグは、あらゆる商品に利用することができる。特に、本発明の無線タグは、内蔵する不揮発性メモリの書き込み時の消費電流を低減することで、パッシブ型の無線タグであれば書き込み可能な通信範囲が広く、アクティブ型の無線タグであれば電池寿命が長いという特徴を有し、使い勝手がよく有効である。
【０３０６】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【図面の簡単な説明】
【０３０７】
【図１】本発明の不揮発性メモリを説明する図。
【図２】本発明の不揮発性メモリを説明する図。
【図３】本発明の不揮発性メモリを説明する図。
【図４】本発明の不揮発性メモリを説明する図。
【図５】本発明の不揮発性メモリを説明する図。
【図６】本発明の不揮発性メモリを説明する図。
【図７】本発明の半導体装置を説明する図。
【図８】本発明の半導体装置を説明する図。
【図９】本発明の半導体装置を説明する図。
【図１０】本発明の半導体装置の部分断面図。
【図１１】本発明の半導体装置の部分断面図。
【図１２】本発明の半導体装置の部分断面図。
【図１３】本発明の半導体装置が有するトランジスタの部分断面図。
【図１４】本発明の半導体装置が有するトランジスタの部分断面図。
【図１５】本発明の半導体装置が有するトランジスタの部分断面図。
【図１６】本発明の半導体装置が有するトランジスタの部分断面図。
【図１７】本発明の半導体装置が有するトランジスタの部分断面図。
【図１８】本発明の半導体装置が有するトランジスタの部分断面図。
【図１９】本発明の半導体装置が有するトランジスタの部分断面図。
【図２０】本発明の半導体装置の利用形態を説明する図。
【符号の説明】
【０３０８】
１０１ 書き込み回路
１０２ ワード線駆動回路
１０３ ビット線駆動回路
１０４ 読み出し回路
１０５ メモリセルアレイ
１０６ メモリセル
１０７ 抵抗部
１０８ トランジスタ
１０９ 記憶素子
１１１ 高電位入力端子
１１２ ノード
１１３ 端子
１１４ 端子
１１５ 経路
１１６ 経路
１１７ 経路
２０１ 書き込み回路
２０２ ワード線駆動回路
２０３ ビット線駆動回路
２０４ 読み出し回路
２０５ メモリセルアレイ
２１０ スイッチ
２１１ スイッチ
２１２ 抵抗部
２２０ ローデコーダ
２２１ スイッチ
２３０ コラムデコーダ
２３１ スイッチ
２４０ トランジスタ
２４１ スイッチ
２４２ インバータ
２５０ トランジスタ
２５１ 記憶素子
３０１ 書き込み回路
３０２ ワード線駆動回路
３０３ ビット線駆動回路
３０４ 読み出し回路
３０５ メモリセルアレイ
３１０ スイッチ
３１１ スイッチ
３２０ ローデコーダ
３２１ スイッチ
３３０ コラムデコーダ
３３１ スイッチ
３３２ スイッチ
３３３ 抵抗部
３４０ トランジスタ
３４１ スイッチ
３４２ インバータ
３４３ スイッチ
３５０ トランジスタ
３５１ 記憶素子
４０１ 書き込み回路
４０２ ワード線駆動回路
４０３ ビット線駆動回路
４０４ 読み出し回路
４０５ メモリセルアレイ
４１０ スイッチ
４１１ スイッチ
４１２ 抵抗部
４１３ レベルシフタ
４２０ ローデコーダ
４２１ スイッチ
４２２ レベルシフタ
４３０ コラムデコーダ
４３１ スイッチ
４３２ レベルシフタ
４４１ スイッチ
４４２ センスアンプ
４４３ 抵抗部
４４４ レベルシフタ
４５０ トランジスタ
４５１ 記憶素子
【技術分野】
【０００１】
本発明は、不揮発性メモリ及びそれを有する半導体装置に関する。
【背景技術】
【０００２】
不揮発性メモリを構成する記憶素子は低抵抗状態と高抵抗状態を有し、初期状態の抵抗値が高い場合はアンチヒューズ型、初期状態の抵抗値が低い場合はヒューズ型と呼ばれる。
【０００３】
これらの不揮発性メモリを無線通信を行うタグ（ＲＦＩＤタグ、無線タグなどとも呼ぶ）に搭載する場合、データを保持する際に電源を要しないため有効である。特に、ライトワンスメモリは一度書いたら消去することが出来ないため、高いセキュリティを有するメモリとしても注目されている。なお、無線タグは、駆動するための電源（例えば電池）を内蔵しているアクティブ型の無線タグと、外部からの電波または電磁波（搬送波）の電力を利用して駆動するパッシブ型との二種に大きく分けることができる（アクティブ型に関しては特許文献１、パッシブ型に関しては特許文献２を参照）。
【特許文献１】特開２００５−３１６７２４号公報
【特許文献２】特表２００６−５０３３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アクティブ型の無線タグでは、通信に必要な電波の強度に応じて電池は経時的に消耗していき、最終的には駆動に必要な電力が得られないといった課題があった。また、パッシブ型の無線タグでは、通信距離が近いものに限られるという課題があった。
【０００５】
さらに、不揮発性メモリへの書き込みは、通常高電圧あるいは高電流を要するため消費電力が大きい動作である。そのため、このような不揮発性メモリを有するアクティブ型の無線タグでは電池の寿命がより短いものとなり、パッシブ型の無線タグではメモリへの書き込み可能な通信距離がより短くなってしまう。このように、消費電力が大きい不揮発性メモリを無線タグに搭載する場合、各々の無線タグに対し挙げられる課題、即ち問題はより顕著なものとなる。
【０００６】
上記問題を鑑み、本発明では消費電力を低減した不揮発性メモリを実現することを課題とする。また、電池の寿命が長いアクティブ型の無線タグ、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを提供することを課題とする。
【課題を解決するための手段】
【０００７】
メモリへの書き込み時の消費電流を低減するには、書き込み電圧を下げる、書き込み期間を短縮するなどが考えられるが、いずれも記憶素子の特性改善が必要となる。発明者は、アンチヒューズ型の不揮発性メモリの書き込み動作において、記憶素子が高抵抗状態から低抵抗状態に変わった直後に大電流が流れ、消費電力が大きくなることに着目した。そして、大電流が流れる電流経路上に抵抗部を挿入する構成、即ち記憶素子に対し直列に抵抗部を設ける本発明の構成に至った。
【０００８】
本発明の一は、低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、前記抵抗部は前記電流の経路上に設けられていることを特徴とする不揮発性メモリである。
【０００９】
本発明の一は、低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、読み出し回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路もしくは読み出し回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、前記抵抗部は前記電流の経路上に設けられていることを特徴とする不揮発性メモリである。
【００１０】
本発明の一は、低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、読み出し回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路もしくは読み出し回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、前記抵抗部は前記電流の経路上で、なおかつ読み出し時に当該記憶素子に流れる電流の経路外に設けられていることを特徴とする不揮発性メモリである。
【００１１】
本発明の一は、低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記ビット線駆動回路はビット線を介して前記記憶素子と接続され、前記記憶素子への書き込み時には、当該記憶素子に接続されたビット線と前記電源入力端子との間に書き込み電圧が伝達される電気経路が形成され、前記抵抗部は前記電気経路上に設けられていることを特徴とする不揮発性メモリである。
【００１２】
本発明の一は、低抵抗状態と高抵抗状態を有する記憶素子を含むメモリセルと、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記記憶素子の第１の電極はビット線を介して前記ビット線駆動回路と接続され、前記記憶素子の第２の電極はワード線を介して前記ワード線駆動回路と接続され、前記抵抗部は前記電源入力端子と前記メモリセルとの間に当該記憶素子に対し直列に設けられていることを特徴とする不揮発性メモリである。
【００１３】
上記構成において、前記メモリセルは前記記憶素子と直列に接続されたダイオードを有していても良い。また、前記記憶素子は書き込みにより高抵抗状態から低抵抗状態に移行する状態を有する。
【００１４】
本発明の一は、メモリセルと、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、前記メモリセルは低抵抗状態と高抵抗状態を有する記憶素子とトランジスタとを有し、前記ビット線駆動回路はビット線及び前記トランジスタを介して前記記憶素子と接続され、前記ワード線駆動回路はワード線を介して前記トランジスタのゲート電極と接続され、前記記憶素子は前記電源入力端子から電位を供給することにより高抵抗状態から低抵抗状態へと移行し、前記抵抗部は前記電源入力端子と前記メモリセルとの間に当該記憶素子に対し直列に設けられていることを特徴とする不揮発性メモリである。
【００１５】
もちろん、不揮発性メモリはメモリセルを複数有する構成としても良い。
【００１６】
なお、抵抗部は、高抵抗状態の記憶素子の抵抗値に比べて小さいことが好ましい。代表的には１／３以下、より好適には１／１０以下とすることで、書き込み電圧を低く抑えることができるため、好ましい。また、抵抗部は、低抵抗状態の記憶素子の抵抗値に比べて大きいことが好ましい。代表的には等倍以上、より好適には３倍以上とすることで、消費電流を小さく抑えることができるため、好ましい。
【００１７】
従って、記憶素子は、高抵抗状態の抵抗値と低抵抗状態の抵抗値が大きく異なることがより好ましい。代表的には１０倍以上、より好適には１００倍以上の抵抗比を有することが好ましい。
【００１８】
なお、抵抗部は、例えば半導体層によって構成される抵抗素子、金属薄膜、ダイオード接続されたトランジスタ、もしくはゲート電極を制御されたトランジスタを用いて形成することができる。
【００１９】
このような構成とすることで、書き込み性能に影響をほとんど与えずに、書き込み時の大電流を抑制できる。よって、消費電力の低い不揮発性メモリを提供することが可能となる。
【００２０】
また、本発明の一を本発明の不揮発性メモリを有する無線通信を行う半導体装置、例えば無線タグとしても良い。なお、無線通信には例えばアンテナを用いて行えば良い。また、半導体装置は、さらにバッテリーを有していても良い。
【００２１】
本発明において、トランジスタは特に限定されない。非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯやａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ等を適用することができる。また、トランジスタが配置されている基板の種類についても特に限定されず、例えば、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板等を用いることができる。
【００２２】
また、明細書に示すスイッチは、電気的スイッチでも機械的なスイッチでも良く、電流の流れを制御できるものなら特に限定されない。トランジスタでもよいし、ダイオードやそれらを組み合わせた論理回路でもよい。例えば、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方の極性であることが望ましい。例えば、オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けている構成のものやマルチゲート構造にしている構成のものなどがある。
【発明の効果】
【００２３】
本発明により、書き込み時の消費電流を低減した、低い消費電力の不揮発性メモリを実現することができる。さらに、本発明の不揮発性メモリを有することにより電池の寿命が長いアクティブ型の無線タグ、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
（実施の形態１）
本発明の不揮発性メモリの一構成例を、図１に示すブロック図を用いて説明する。
【００２５】
図１に示す不揮発性メモリは、書き込み回路１０１、ワード線駆動回路１０２、ビット線駆動回路１０３、読み出し回路１０４、および複数のメモリセル１０６を含むメモリセルアレイ１０５を有する。メモリセル１０６は、トランジスタ１０８と記憶素子１０９を有する。
【００２６】
ビット線駆動回路１０３はコラムアドレスを入力して、アドレスが指定する列のビット線を書き込み回路１０１もしくは読み出し回路１０４に接続する。ワード線駆動回路１０２はローアドレスを入力して、アドレスが指定する行のワード線を、書き込み回路１０１もしくは所定の電源線に接続する。読み出し回路には読み出し制御信号ＲＥが入力され、読み出し時に選択されたメモリセル１０６が有する記憶素子１０９の状態に基づいてデータ信号ＤＡＴＡ ＯＵＴを生成する。書き込み回路１０１は、書き込み制御信号ＷＥが入力され、書き込み時にはビット線駆動回路１０３やワード線駆動回路１０２へ書き込みに必要な電位が供給される。
【００２７】
図１には書き込み動作に関わる経路を、点線を用いて示している。書き込み回路の高電位入力端子１１１に供給される電位であって、記憶素子の書き込みに要する電位を電位ＶＨＨとする。なお、電位ＶＨＨは書き込み用電源電位ＶＨＨともいう。書き込み時に高電位がメモリセルへ伝達される経路は、書き込み回路の高電位入力端子１１１とノード１１２を繋ぐ経路１１５、ノード１１２とビット線に接続されるメモリセルの端子１１３とを繋ぐ経路１１６、及びノード１１２とワード線に接続されるメモリセルの端子１１４とを繋ぐ経路１１７に分けられる。また、経路１１６上には、抵抗部１０７（抵抗値Ｒ１）が記憶素子１０９に対し直列に接続されている。
【００２８】
なお、ここでは記憶素子１０９として、アンチヒューズ型の記憶素子の例を用いて説明する。記憶素子１０９は低抵抗状態（実効的な抵抗値ＲＬ）と高抵抗状態（実効的な抵抗値ＲＨ）を有し、記憶素子に所定の電圧（Ｖ１）を印加することで高抵抗状態から低抵抗状態へ移行する、即ち書き込む場合について述べる。
【００２９】
書き込み時には、経路１１７を介してトランジスタ１０８のゲート電極に高電位を印加して、トランジスタ１０８をオン状態とするとともに、経路１１６を介して端子１１４へ高電位を印加する。その結果、記憶素子１０９には所定の電圧Ｖ１が印加され、書き込みが行われる。
【００３０】
このような書き込み動作において、記憶素子１０９が高抵抗状態から低抵抗状態へ移行すると、記憶素子に流れる電流値も変化する。例えば、記憶素子１０９に一定電圧Ｖ１が印加されているとすると、記憶素子１０９の抵抗値に反比例した電流値の電流が流れる。従って、低抵抗状態に移行した後に、記憶素子１０９に大電流が流れてしまう可能性があるが、抵抗部１０７を有することにより低抵抗状態の記憶素子１０９に流れる電流を低減することができる。
【００３１】
低抵抗状態の記憶素子１０９に流れる電流は、抵抗部１０７がない場合にはＩ１＝ＶＨＨ／（ＲＬ＋Ｒｐ）、抵抗部１０７がある場合にはＩ２＝ＶＨＨ／（ＲＬ＋Ｒ１＋Ｒｐ）程度である。なお、抵抗Ｒｐは記憶素子１０９と抵抗部１０７以外の電流経路１１５及び１１６上の抵抗成分の合計を表す。よって、Ｉ１＞Ｉ２より抵抗部１０７が存在することで記憶素子１０９に流れる電流値が低減されることがわかる。
【００３２】
次に、抵抗部１０７の抵抗値Ｒ１について考察する。
【００３３】
抵抗部１０７の抵抗値Ｒ１は、高抵抗状態の記憶素子１０９の抵抗値ＲＨよりも小さいことが好ましい。抵抗値Ｒ１が小さいと、記憶素子１０９が高抵抗状態の場合の抵抗部１０７による電圧降下は小さく、高電位入力端子１１１に印加する電圧ＶＨＨを低減することができる。
【００３４】
例えば、Ｒ１とＲＨが同程度であれば、ＶＨＨはＶ１の約２倍の電圧が必要となってしまう。一方、抵抗値Ｒ１を抵抗値ＲＨの１／３以下とすると、ＶＨＨはＶ１の高々３割増程度に抑えられるため好ましい。さらに、抵抗値Ｒ１を抵抗値ＲＨの１／１０以下とすると、ＶＨＨはＶ１の高々１割増程度に抑えられ、書き込みに必要となる電圧はより低く抑えられため、好ましい。
【００３５】
また、抵抗部１０７の抵抗値Ｒ１は、低抵抗状態の記憶素子１０９の抵抗値ＲＬよりも大きいことが好ましい。これは、上記の電流値Ｉ１とＩ２の比較から明らかである。例えば、記憶素子１０９と抵抗部１０７以外の抵抗成分が小さい（Ｒｐ＜＜ＲＬ）とすると、Ｒ１とＲＬが同程度であればＩ２はＩ１の約１／２に抑えられる。また、抵抗値Ｒ１を抵抗値ＲＬの３倍以上とすると、Ｉ２はＩ１の約１／４以下に抑えられる。
【００３６】
従って、記憶素子１０９における高抵抗状態と低抵抗状態の抵抗値は大きく異なることが好ましい。記憶素子１０９の高抵抗状態と低抵抗状態の抵抗値が大きく異なることで、抵抗値Ｒ１をより好ましい抵抗値とすることができ、書き込み用電源電位には影響を与えずに低抵抗状態の記憶素子に流れる電流を低減することが可能となる。
【００３７】
ＲＨがＲＬの１０倍以上であれば、例えば、抵抗部１０７の抵抗値Ｒ１をＲＬと同程度とした場合、抵抗部１０７による書き込み用電源電位の上昇をほぼ招くことなく、低抵抗状態での消費電流を約１／２に抑えられるため、好ましい。また、ＲＨがＲＬの１００倍以上であれば、例えば、抵抗部１０７の抵抗値Ｒ１をＲＬの１０倍程度とした場合、抵抗部１０７による書き込み用電源電位の上昇をほぼ招くことなく、低抵抗状態での消費電流を約１／１０に抑えられるため、非常に好ましい。
【００３８】
次に、抵抗部１０７を接続する位置について考察する。
【００３９】
上述したように、抵抗部１０７は記憶素子１０９に流れる電流が通る経路に記憶素子１０９に対し直列に接続されていれば良い。従って、例えば、図１に示したように経路１１６に抵抗部１０７が設けられていることが好ましい。一方、経路１１７では電流がほとんど消費されないため、経路１１７に抵抗部１０７を設けても消費電流を低減する効果は得られない。また、経路１１５に抵抗部１０７を設けることは、経路１１６に抵抗部１０７を設けることと同程度に有効である。
【００４０】
また、抵抗部１０７は、読み出し時に記憶素子１０９に流れる電流の経路上にはないことが好ましい。こうすることで、読み出し動作に影響なく、書き込み時の消費電流を低減することが可能となる。なお、抵抗部１０７が読み出し時に記憶素子１０９に流れる電流の経路上に設けられても構わない。このような場合、抵抗部１０７を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【００４１】
以上のようにして、本発明は、書き込み時の消費電流を低減した、低い消費電力の不揮発性メモリを実現することができる。
【００４２】
なお、抵抗部１０７は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【００４３】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることができる。
【００４４】
（実施の形態２）
本実施形態では、本発明の不揮発性メモリの一構成例を、図２を用いて説明する。
【００４５】
図２に示す不揮発性メモリは、書き込み回路２０１、ワード線駆動回路２０２、ビット線駆動回路２０３、読み出し回路２０４、およびｍ行ｎ列に配置されたメモリセルを含むメモリセルアレイ２０５を有する。
【００４６】
ビット線駆動回路２０３は、コラムデコーダ２３０とスイッチ２３１（１）〜２３１（ｎ）を有し、コラムアドレスが入力される。また、ビット線駆動回路２０３はメモリセルアレイ２０５とｎ本のビット線Ｂ（１）〜Ｂ（ｎ）で接続されている。ビット線駆動回路２０３はコラムアドレスが指定する列（第ｋ列とする）のスイッチ２３１（ｋ）をオンにして、ビット線Ｂ（ｋ）を書き込み回路２０１もしくは読み出し回路２０４に接続する。
【００４７】
ワード線駆動回路２０２は、ローデコーダ２２０とスイッチ２２１（１）〜２２１（ｍ）を有し、ローアドレスが入力される。また、ワード線駆動回路２０２はメモリセルアレイ２０５とｍ本のワード線Ｗ（１）〜Ｗ（ｍ）で接続されている。ワード線駆動回路２０２は、スイッチ２２１（１）〜２２１（ｍ）を制御して、ローアドレスが指定する行（第ｊ行とする）のワード線Ｗ（ｊ）を書き込み回路２０１に接続し、他の行のワード線を接地電源線に接続する。
【００４８】
なお、図２に示す不揮発性メモリは、メモリセル（１，１）を選択した状態を表す。
【００４９】
メモリセルアレイ２０５が有する各々のメモリセル（ｊ、ｋ）（ｊは１〜ｍの整数、ｋは１〜ｎの整数）は、トランジスタ２５０と記憶素子２５１とを有し、トランジスタ２５０のゲート電極はワード線Ｗ（ｊ）と接続され、トランジスタ２５０のソース電極もしくはドレイン電極の一方はビット線Ｂ（ｋ）と接続され、他方は記憶素子２５１の第１の電極と接続される。また、記憶素子の第２の電極には共通電位ＶＣＯＭが供給される。
【００５０】
記憶素子２５１としてアンチヒューズ型の記憶素子の例を用いて説明する。なお、ここでは記憶素子２５１に所定の電圧を印加することにより、記憶素子を高抵抗状態（実効的な抵抗値ＲＨ）から低抵抗状態（実効的な抵抗値ＲＬ）へ移行させることで書き込み動作を行う。
【００５１】
書き込み回路２０１は、スイッチ２１０、スイッチ２１１、抵抗部２１２を有し、書き込み用電源電位ＶＨＨ、電源電位ＶＤＤ、および書き込み制御信号ＷＥが入力される。信号ＷＥがアサートされた場合、スイッチ２１０がオンとなり、ビット線駆動回路２０３へ抵抗部２１２を介して電位ＶＨＨが供給される。また、スイッチ２１１により、ワード線駆動回路２０２へ電位ＶＨＨが供給される。一方、信号ＷＥがデアサートされた場合、スイッチ２１０がオフとなり、ビット線駆動回路２０３に電位ＶＨＨは供給されない。また、スイッチ２１１により、ワード線駆動回路２０２へは電位ＶＤＤが供給される。
【００５２】
読み出し回路２０４は、スイッチ２４１、トランジスタ２４０、インバータ２４２を有し、読み出し制御信号ＲＥが入力され、信号ＤＡＴＡ ＯＵＴを出力する。信号ＲＥがアサートされた場合、スイッチ２４１はオンとなり、トランジスタ２４０はビット線駆動回路２０３と電気的に接続される。その結果、選択されたメモリセル内の記憶素子の状態に応じた電流が読み出し回路２０４に入力され、信号ＤＡＴＡ ＯＵＴの電位が決まる。
【００５３】
選択されたメモリセル内の記憶素子が低抵抗状態であれば、記憶素子に流れる電流は大きくなり、トランジスタ２４０による電圧降下も大きくなる。よって、インバータ２４２への入力電位はインバータのしきい値電位よりも低くなる。その結果、信号ＤＡＴＡ ＯＵＴの電位はＶＤＤとなる。逆に、選択されたメモリセル内の記憶素子が高抵抗状態であれば、記憶素子に流れる電流は小さくなり、トランジスタ２４０による電圧降下も小さくなる。よって、インバータ２４２への入力電位はインバータのしきい値電位よりも高くなる。その結果、信号ＤＡＴＡ ＯＵＴの電位はＧＮＤとなる。このようにして、記憶素子の状態に基づいてデータ信号ＤＡＴＡ ＯＵＴが生成されることにより、記憶素子が低抵抗状態もしくは高抵抗状態であることを読み取ることができる。
【００５４】
なお、信号ＲＥがデアサートされた場合、スイッチ２４１はオフとなり、メモリセルの読み出しは行わない。
【００５５】
本発明の不揮発性メモリは抵抗部２１２を有する。抵抗部２１２は、読み出し動作へは影響を与えずに書き込み時の消費電流を低減することができる。これについて以下に説明する。
【００５６】
書き込み時には信号ＷＥがアサートされ、信号ＲＥはデアサートされる。ビット線駆動回路２０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、書き込み回路２０１から供給される電位ＶＨＨをビット線Ｂ（ｋ）に供給する。ワード線駆動回路２０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路２０１から供給される電位ＶＨＨをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルへの書き込みを行う。
【００５７】
書き込み動作では、スイッチ２１０、抵抗部２１２、スイッチ２３１、トランジスタ２５０、記憶素子２５１の経路に電流が流れる。この電流経路に、抵抗部２１２が存在することで、消費電流を低減することが可能となる。抵抗部２１２の抵抗値は、記憶素子の高抵抗状態の抵抗値ＲＨよりも小さく、低抵抗状態の抵抗値ＲＬよりも大きい値を採用することが好ましい。特に、記憶素子の高抵抗状態の抵抗値ＲＨの１／３以下、より好ましくは１／１０以下、低抵抗状態の抵抗値ＲＬよりも等倍以上、より好ましくは３倍以上の抵抗値を有する抵抗部２１２を用いることが好ましい。このような抵抗部２１２を用いることで、書き込み用電源電位ＶＨＨの上昇を抑え、かつ記憶素子が高抵抗状態から低抵抗状態へ移行した際の消費電流を低減することができる。その結果、書き込みを行った際の消費電流を低減することが可能となる。
【００５８】
一方、読み出し時には信号ＲＥがアサートされ、信号ＷＥがデアサートされる。ビット線駆動回路２０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、読み出し回路２０４とビット線Ｂ（ｋ）を接続する。ワード線駆動回路２０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路２０１から供給される電位ＶＤＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルの読み出しを行う。
【００５９】
読み出し動作では、トランジスタ２４０、スイッチ２４１、スイッチ２３１、トランジスタ２５０、記憶素子２５１の経路に電流が流れる。この電流経路には抵抗部２１２が存在しないため、抵抗部２１２は読み出し動作へは影響しない。
【００６０】
なお、抵抗部２１２は書き込み時に記憶素子２５１に流れる電流の経路上に設けられていれば良く、読み出し時に記憶素子２５１に流れる電流の経路上にはないことが好ましい。ただし、実施の形態１で述べたように、読み出し時に記憶素子２５１に流れる電流の経路上に抵抗部２１２を設けた場合には、抵抗部２１２を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【００６１】
また、抵抗部２１２は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【００６２】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることもできる。
【００６３】
以上のようにして、本発明は、書き込み時の消費電流を低減した不揮発性メモリを実現することができる。
【００６４】
なお、本実施の形態は、他の実施の形態もしくは後述の実施例と適宜組み合わせることが可能である。
【００６５】
（実施の形態３）
本実施形態では、本発明の不揮発性メモリの一構成例を、図３を用いて説明する。
【００６６】
図３に示す不揮発性メモリは、書き込み回路３０１、ワード線駆動回路３０２、ビット線駆動回路３０３、及びｍ行ｎ列に配置されたメモリセルを含むメモリセルアレイ３０５を有する。なお、読み出し回路はビット線駆動回路３０３に含まれる構成となっている。
【００６７】
ビット線駆動回路３０３は、コラムデコーダ３３０とスイッチ３３１（１）〜３３１（ｎ）、スイッチ３３２（１）〜３３２（ｎ）と、トランジスタのダイオード接続によって構成された抵抗部３３３（１）〜３３３（ｎ）、読み出し回路３０４（１）〜３０４（ｎ）を有し、コラムアドレスが入力される。また、ビット線駆動回路３０３はメモリセルアレイ３０５とｎ本のビット線Ｂ（１）〜Ｂ（ｎ）で接続されている。ビット線駆動回路３０３はコラムアドレスが指定する列（第ｋ列とする）のスイッチ３３１（ｋ）、スイッチ３３２（ｋ）をオンにして、ビット線Ｂ（ｋ）を読み出し回路３０４（ｋ）に、また、抵抗部３３３（ｋ）を介して書き込み回路３０１に接続する。また、読み出し回路３０４（ｋ）内のスイッチ３４３（ｋ）をオンにして、読み出し回路３０４（ｋ）を選択する。
【００６８】
ワード線駆動回路３０２は、ローデコーダ３２０とスイッチ３２１（１）〜３２１（ｍ）を有し、ローアドレスが入力される。また、ワード線駆動回路３０２はメモリセルアレイ３０５とｍ本のワード線Ｗ（１）〜Ｗ（ｍ）で接続されている。ワード線駆動回路３０２は、スイッチ３２１（１）〜３２１（ｍ）を制御して、ローアドレスが指定する行（第ｊ行とする）のワード線Ｗ（ｊ）を書き込み回路３０１に接続し、他の行のワード線を接地電源線に接続する。
【００６９】
なお、図３に示す不揮発性メモリは、メモリセル（１，１）を選択した状態を表す。
【００７０】
メモリセルアレイ３０５が有する各々のメモリセル（ｊ、ｋ）（ｊは１〜ｍの整数、ｋは１〜ｎの整数）は、トランジスタ３５０と記憶素子３５１とを有し、トランジスタ３５０のゲート電極はワード線Ｗ（ｊ）と接続され、トランジスタ３５０のソース電極もしくはドレイン電極の一方はビット線Ｂ（ｋ）と接続され、他方は記憶素子３５１の第１の電極と接続される。記憶素子の第２の電極には共通電位ＶＣＯＭが供給される。
【００７１】
なお、記憶素子３５１としてアンチヒューズ型の記憶素子の例を用いて説明する。なお、ここでは記憶素子３５１に所定の電圧を印加することにより、記憶素子を高抵抗状態（実効的な抵抗値ＲＨ）から低抵抗状態（実効的な抵抗値ＲＬ）へ移行させることで書き込み動作を行う。
【００７２】
書き込み回路３０１は、スイッチ３１０、スイッチ３１１を有し、書き込み用電源電位ＶＨＨ、電源電位ＶＤＤ、および書き込み制御信号ＷＥが入力される。信号ＷＥがアサートされた場合、スイッチ３１０がオンとなり、ビット線駆動回路３０３へ電位ＶＨＨが供給される。また、スイッチ３１１により、ワード線駆動回路３０２へ電位ＶＨＨが供給される。一方、信号ＷＥがデアサートされた場合、スイッチ３１０がオフとなり、ビット線駆動回路３０３には電位が供給されない。また、スイッチ３１１により、ワード線駆動回路３０２へは電位ＶＤＤが供給される。
【００７３】
読み出し回路３０４（１）〜（ｎ）は、スイッチ３４１（１）〜（ｎ）、トランジスタ３４０（１）〜（ｎ）、インバータ３４２（１）〜（ｎ）、スイッチ３４３（１）〜（ｎ）をそれぞれ有し、読み出し制御信号ＲＥとコラムデコーダ３３０の出力信号が入力され、信号ＤＡＴＡ ＯＵＴを出力する。信号ＲＥがアサートされた場合、スイッチ３４１（１）〜（ｎ）はオンとなる。また、コラムアドレスが指定する列（第ｋ列）の読み出し回路３０４（ｋ）は、ビット線Ｂ（ｋ）と接続され、トランジスタ３４０（ｋ）には選択されたメモリセルの状態に応じた電流が流れ、インバータ３４２（ｋ）の出力電位が決まる。同時に、スイッチ３４３（ｋ）がオン状態となり、信号ＤＡＴＡ ＯＵＴが出力される。この信号ＤＡＴＡ ＯＵＴを用いて、記憶素子の状態を読み取ることができる。
【００７４】
なお、信号ＲＥがデアサートされた場合、スイッチ３４１（１）〜（ｎ）はオフとなり、メモリセルの読み出しは行わない。
【００７５】
本発明の不揮発性メモリは抵抗部３３３（１）〜（ｎ）を有する。抵抗部３３３（１）〜（ｎ）は読み出しに影響を与えずに書き込み時の消費電流を低減することができる。これについて以下に説明する。
【００７６】
書き込み時には信号ＷＥがアサートされ、信号ＲＥはデアサートされる。ビット線駆動回路３０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、書き込み回路３０１から供給される電位ＶＨＨをビット線Ｂ（ｋ）に供給する。ワード線駆動回路３０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路３０１から供給される電位ＶＨＨをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルへの書き込みを行う。
【００７７】
書き込み動作では、スイッチ３１０、抵抗部３３３（ｋ）、スイッチ３３１（ｋ）、トランジスタ３５０、記憶素子３５１の経路に電流が流れる。この電流経路に、抵抗部３３３（ｋ）が存在することで、消費電流を低減することが可能となる。抵抗部３３３（ｋ）の抵抗値は、記憶素子の高抵抗状態の抵抗値ＲＨよりも小さく、低抵抗状態の抵抗値ＲＬよりも大きい値を採用することが好ましい。特に、記憶素子の高抵抗状態の抵抗値ＲＨの１／３以下、より好ましくは１／１０以下であり、低抵抗状態の抵抗値ＲＬよりも等倍以上、より好ましくは３倍以上の抵抗値を有する抵抗部３３３（ｋ）を用いることが好ましい。このような抵抗部３３３（ｋ）を用いることで、書き込み用電源電位ＶＨＨの上昇を抑え、かつ記憶素子が高抵抗状態から低抵抗状態へ移行した際の消費電流を低減することができる。その結果、書き込みを行った際の消費電流を低減することが可能となる。
【００７８】
一方、読み出し時には信号ＲＥがアサートされ、信号ＷＥがデアサートされる。ビット線駆動回路３０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、読み出し回路３０４（ｋ）とビット線Ｂ（ｋ）を接続する。ワード線駆動回路３０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路３０１から供給される電位ＶＤＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルの読み出しを行う。
【００７９】
読み出し動作では、トランジスタ３４０（ｋ）、スイッチ３４１（ｋ）、スイッチ３３２（ｋ）、トランジスタ３５０、記憶素子３５１の経路に電流が流れる。この電流経路には抵抗部３３３（ｋ）が存在しないため、抵抗部３３３（ｋ）は読み出し動作へは影響しない。
【００８０】
なお、本実施の形態のように各ビット線に対し読み出し回路を設けることで、記憶素子３５１から読み出し回路までの引き回し配線を短くすることができ、配線の寄生抵抗や寄生容量を低減することができる。その結果、読み出し速度を向上させることが可能となる。また、インバータ３４２（ｋ）に入力される電位は、記憶素子の状態に応じて変化するが、引き回し配線を短くすることで寄生抵抗や寄生容量を低減することができるため、その変化前後の電位差が縮まることを抑制できる。よって、読み出し動作を安定化させることができる。ここでは、各ビット線に対し読み出し回路を設けているが、読み出し回路に対するビット線の本数は特に限定されない。
【００８１】
なお、抵抗部３３３（ｋ）は書き込み時に記憶素子３５１に流れる電流の経路上に設けられていれば良く、読み出し時に記憶素子３５１に流れる電流の経路上にはないことが好ましい。ただし、実施の形態１で述べたように、読み出し時に記憶素子３５１に流れる電流の経路上に抵抗部３３３（ｋ）を設けた場合には、抵抗部３３３（ｋ）を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【００８２】
また、抵抗部３３３（ｋ）は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【００８３】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることもできる。
【００８４】
以上のようにして、本発明は、書き込み時の消費電流を低減した不揮発性メモリを実現することができる。
【００８５】
なお、本実施の形態は、他の実施の形態もしくは後述の実施例と適宜組み合わせることが可能である。
【００８６】
（実施の形態４）
本実施形態では、本発明の不揮発性メモリの一構成例を、図４を用いて説明する。
【００８７】
図４に示す不揮発性メモリは、書き込み回路４０１、ワード線駆動回路４０２、ビット線駆動回路４０３、読み出し回路４０４、及びｍ行ｎ列に配置されたメモリセルからなるメモリセルアレイ４０５を有する。
【００８８】
ビット線駆動回路４０３は、コラムデコーダ４３０とスイッチ４３１（１）〜４３１（ｎ）とレベルシフタ４３２（１）〜４３２（ｎ）を有し、コラムアドレスを入力する。また、メモリセルアレイ４０５とｎ本のビット線Ｂ（１）〜Ｂ（ｎ）で接続されている。レベルシフタ４３２（１）〜４３２（ｎ）は、スイッチ４３１（１）〜４３１（ｎ）に入力される制御信号の振幅が書き込み回路４０１よりビット線駆動回路４０３に供給される電位の振幅以上となるようにコラムデコーダ４３０の出力信号の振幅を増大させる回路である。コラムデコーダ４３０の出力信号の振幅を増大することで、スイッチ４３１（１）〜４３１（ｎ）の制御を確実に行うことができる。
【００８９】
ビット線駆動回路４０３はコラムアドレスが指定する列（第ｋ列とする）のスイッチ４３１（ｋ）をオンにして、ビット線（ｋ）を書き込み回路４０１もしくは読み出し回路４０４に接続する。
【００９０】
ワード線駆動回路４０２は、ローデコーダ４２０とスイッチ４２１（１）〜４２１（ｍ）とレベルシフタ４２２（１）〜４２２（ｍ）を有し、ローアドレスが入力される。また、ワード線駆動回路４０２はメモリセルアレイ４０５とｍ本のワード線Ｗ（１）〜Ｗ（ｍ）で接続されている。レベルシフタ４２２（１）〜４２２（ｍ）は、スイッチ４２１（１）〜４２１（ｍ）に入力される制御信号の振幅が書き込み回路４０１よりワード線駆動回路４０２に供給される電位の振幅以上となるようにローデコーダ４２０の出力信号の振幅を増大させる回路である。ローデコーダ４２０の出力信号の振幅を増大することで、スイッチ４２１（１）〜４２１（ｍ）の制御を確実に行うことができる。ワード線駆動回路４０２は、スイッチ４２１（１）〜４２１（ｍ）を制御して、ローアドレスが指定する行（第ｊ行とする）のワード線Ｗ（ｊ）を書き込み回路４０１に接続し、他の行のワード線を接地電源線に接続する。
【００９１】
なお、図４に示す不揮発性メモリは、メモリセル（１，１）を選択した状態を表す。
【００９２】
メモリセルアレイ４０５が有する各々のメモリセル（ｊ、ｋ）（ｊは１〜ｍの整数、ｋは１〜ｎの整数）は、トランジスタ４５０と記憶素子４５１を有し、トランジスタ４５０のゲート電極はワード線Ｗ（ｊ）と接続され、トランジスタ４５０のソース電極もしくはドレイン電極の一方はビット線Ｂ（ｋ）と接続され、他方は記憶素子４５１の第１の電極と接続される。また、記憶素子４５１の第２の電極には共通電位ＶＣＯＭが供給される。
【００９３】
記憶素子４５１としてアンチヒューズ型の記憶素子の例を用いて説明する。なお、ここでは記憶素子２５１に所定の電圧を印加することにより、記憶素子を高抵抗状態（実効的な抵抗値ＲＨ）から低抵抗状態（実効的な抵抗値ＲＬ）へ移行させることで書き込み動作を行う。
【００９４】
書き込み回路４０１は、スイッチ４１０、スイッチ４１１、ゲート電極に電位Ｖｒｅｆ１が印加されたトランジスタによって構成される抵抗部４１２、レベルシフタ４１３を有し、書き込み用電源電位ＶＨＨ、電源電位ＶＤＤ、および書き込み制御信号ＷＥが入力される。レベルシフタ４１３は、スイッチ４１０、スイッチ４１１に入力されるＷＥ信号の振幅が書き込み回路４０１の高電位入力端子より入力される電位の振幅以上となるように、信号ＷＥの振幅を増大させる回路である。信号ＷＥの振幅を増大することで、スイッチ４１０、スイッチ４１１の制御を確実に行うことができる。
【００９５】
信号ＷＥがアサートされた場合、スイッチ４１０がオンとなり、ビット線駆動回路４０３へ抵抗部４１２を介して電位ＶＨＨが供給される。また、スイッチ４１１により、ワード線駆動回路４０２へ抵抗部４１２を介して電位ＶＨＨが供給される。一方、信号ＷＥがデアサートされた場合、スイッチ４１０がオフとなり、ビット線駆動回路４０３には電位が供給されない。また、スイッチ４１１により、ワード線駆動回路４０２へ電位ＶＤＤが供給される。
【００９６】
読み出し回路４０４は、スイッチ４４１、センスアンプ４４２、抵抗部４４３、レベルシフタ４４４を有し、読み出し制御信号ＲＥを入力し、信号ＤＡＴＡ ＯＵＴを出力する。レベルシフタ４４４は、スイッチ４４１に入力される信号ＲＥの振幅が書き込み回路４０１よりビット線駆動回路４０３に供給される電位の振幅以上となるように、信号ＲＥの振幅を増大させる回路である。よって、信号ＲＥの振幅を増大させることでスイッチ４４１の制御を確実に行うことができ、書き込み回路４０１から供給される電位をより確実に遮断することができる。信号ＲＥがアサートされた場合、スイッチ４４１はオンとなり、抵抗部４４３はビット線駆動回路４０３と電気的に接続される。その結果、選択されたメモリセル内の記憶素子の状態に応じた電流が流れ、センスアンプ４４２へ入力される電位が決まる。その電位と電位Ｖｒｅｆ２との大小関係により、信号ＤＡＴＡ ＯＵＴの電位が決まる。
【００９７】
選択されたメモリセル内の記憶素子が低抵抗状態であれば、記憶素子に流れる電流は大きくなり、抵抗部４４３による電圧降下も大きくなる。よって、センスアンプ４４２への入力電位は電位Ｖｒｅｆ２よりも低くなる。その結果、信号ＤＡＴＡ ＯＵＴの電位はＶＤＤとなる。逆に、選択されたメモリセル内の記憶素子が高抵抗状態であれば、記憶素子に流れる電流は小さくなり、抵抗部４４３による電圧降下も小さくなる。よって、センスアンプ４４２への入力電位は電位Ｖｒｅｆ２よりも高くなる。その結果、信号ＤＡＴＡ ＯＵＴの電位はＧＮＤとなる。このようにして、記憶素子の状態に基づいてデータ信号ＤＡＴＡ ＯＵＴが生成されることにより、記憶素子が低抵抗状態もしくは高抵抗状態であることを読み取ることができる。
【００９８】
なお、信号ＲＥがデアサートされた場合、スイッチ４４１はオフとなり、メモリセルの読み出しは行わない。
【００９９】
本発明の不揮発性メモリは抵抗部４１２を有する。抵抗部４１２は、読み出し動作への影響を与えずに書き込み時の消費電流を低減することができる。これについて以下に説明する。
【０１００】
書き込み時には信号ＷＥがアサートされ、信号ＲＥはデアサートされる。ビット線駆動回路４０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、書き込み回路４０１から供給される電位ＶＨＨをビット線Ｂ（ｋ）に供給する。ワード線駆動回路４０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路４０１から供給される電位ＶＨＨをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルへの書き込みを行う。
【０１０１】
書き込み動作では、抵抗部４１２、スイッチ４１０、スイッチ４３１（ｋ）、トランジスタ４５０、記憶素子４５１の経路に電流が流れる。この電流経路に、抵抗部４１２が存在することで、消費電流を低減することが可能となる。抵抗部４１２の抵抗値は、記憶素子の高抵抗状態の抵抗値ＲＨよりも小さく、低抵抗状態の抵抗値ＲＬよりも大きい値を採用することが好ましい。特に、記憶素子の高抵抗状態の抵抗値ＲＨの１／３以下、より好ましくは１／１０以下であり、低抵抗状態の抵抗値ＲＬよりも等倍以上、より好ましくは３倍以上の抵抗値を有する抵抗部４１２を用いることが好ましい。このような抵抗部４１２を用いることで、書き込み用電源電位ＶＨＨの上昇を抑え、かつ記憶素子が高抵抗状態から低抵抗状態へ移行した際の消費電流を低減することができる。その結果、書き込みを行った際の消費電流を低減することが可能となる。
【０１０２】
なお、抵抗部４１２はワード線Ｗ（ｊ）に電圧を印加する経路上にも接続されているが、この経路には電流がほとんど流れないため、抵抗部４１２がワード線Ｗ（ｊ）の動作に影響することはない。
【０１０３】
一方、読み出し時には信号ＲＥがアサートされ、信号ＷＥがデアサートされる。ビット線駆動回路４０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、読み出し回路４０４とビット線Ｂ（ｋ）を接続する。ワード線駆動回路４０２はローアドレスに基づいて行（第ｊ行とする）を選択し、書き込み回路４０１から供給される電位ＶＤＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルの読み出しを行う。
【０１０４】
読み出し動作では、抵抗部４４３、スイッチ４４１、スイッチ４３１（ｋ）、トランジスタ４５０、記憶素子４５１の経路に電流が流れる。この電流経路には抵抗部４１２が存在しないため、抵抗部４１２は読み出し動作へは影響しない。
【０１０５】
なお、抵抗部４１２は書き込み時に記憶素子４５１に流れる電流の経路上に設けられていれば良く、読み出し時に記憶素子４５１に流れる電流の経路上にはないことが好ましい。ただし、実施の形態１で述べたように、読み出し時に記憶素子４５１に流れる電流の経路上に抵抗部４１２を設けた場合には、抵抗部４１２を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【０１０６】
また、抵抗部４１２は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【０１０７】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることもできる。
【０１０８】
以上のようにして、本発明は、書き込み時の消費電流を低減した不揮発性メモリを実現することができる。
【０１０９】
なお、本実施の形態は、他の実施の形態もしくは後述の実施例と適宜組み合わせることが可能である。
【０１１０】
（実施の形態５）
本実施形態では、本発明の不揮発性メモリの一構成例を、図５を用いて説明する。
【０１１１】
図５に示す不揮発性メモリは、書き込み回路５０１、ワード線駆動回路５０２、ビット線駆動回路５０３、読み出し回路５０４、及びｍ行ｎ列に配置されたメモリセルからなるメモリセルアレイ５０５を有する。
【０１１２】
ビット線駆動回路５０３は、コラムデコーダ５３０とスイッチ５３１（１）〜５３１（ｎ）を有し、コラムアドレスが入力される。また、ビット線駆動回路５０３は、メモリセルアレイ５０５とｎ本のビット線Ｂ（１）〜Ｂ（ｎ）で接続されている。ビット線駆動回路５０３はコラムアドレスが指定する列（第ｋ列とする）のスイッチ５３１（ｋ）をオンにして、ビット線Ｂ（ｋ）を書き込み回路５０１もしくは読み出し回路５０４に接続する。
【０１１３】
ワード線駆動回路５０２は、ローデコーダ５２０とスイッチ５２１（１）〜５２１（ｍ）を有し、ローアドレスが入力される。また、ワード線駆動回路５０２は、メモリセルアレイ５０５とｍ本のワード線Ｗ（１）〜Ｗ（ｍ）で接続されている。ワード線駆動回路５０２はローアドレスが指定する行（第ｊ行とする）のスイッチ５２１（ｊ）をオンにして、ワード線Ｗ（ｊ）を接地電源線と接続する。
【０１１４】
なお、図５に示す不揮発性メモリは、メモリセル（１，１）を選択した状態を表す。
【０１１５】
メモリセルアレイ５０５が有する各々のメモリセル（ｊ、ｋ）（ｊは１〜ｍの整数、ｋは１〜ｎの整数）は、ダイオード５５０と記憶素子５５１を有する。ここでは、記憶素子５５１としてアンチヒューズ型の記憶素子を用いた場合について示す。なお、記憶素子５５１への書き込みは、所定の電圧を印加することで高抵抗状態（実効的な抵抗値ＲＨ）から低抵抗状態（実効的な抵抗値ＲＬ）へ移行させることで行うことができる。
【０１１６】
ダイオード５５０と記憶素子５５１は直列に接続され、記憶素子５５１はビット線Ｂ（ｋ）と接続され、ダイオード５５０はワード線Ｗ（ｊ）に向けて電流が流れる向きでワード線Ｗ（ｊ）と接続されている。
【０１１７】
なお、ダイオード５５０と記憶素子５５１の接続順番は逆でも構わない。つまり、記憶素子５５１がワード線Ｗ（ｊ）と接続され、ダイオード５５０はワード線Ｗ（ｊ）に向けて電流が流れる向きでビット線Ｂ（ｋ）と接続されていても構わない。
【０１１８】
また、ダイオード５５０は、ワード線Ｗ（ｊ）に向けて電流が流れる向きに限られるわけではなく、記憶素子５５１に書き込みを行う際に記憶素子５５１に流れる電流の向きと一致するよう設ければ良い。
【０１１９】
書き込み回路５０１は、スイッチ５１０、抵抗部５１１を有し、書き込み用電源電位ＶＨＨおよび書き込み制御信号ＷＥが入力される。信号ＷＥがアサートされた場合、スイッチ５１０がオンとなり、ビット線駆動回路５０３へ抵抗部５１１を介して電位ＶＨＨが供給される。一方、信号ＷＥがデアサートされた場合、スイッチ５１０がオフとなり、ビット線駆動回路５０３に電位ＶＨＨは供給されない。
【０１２０】
読み出し回路５０４は、スイッチ５４１、トランジスタ５４０、インバータ５４２を有し、読み出し制御信号ＲＥが入され、信号ＤＡＴＡ ＯＵＴを出力する。信号ＲＥがアサートされた場合、スイッチ５４１はオンとなり、トランジスタ５４０はビット線駆動回路５０３と電気的に接続される。その結果、選択されたメモリセル内の記憶素子の状態に応じた電流が流れ、信号ＤＡＴＡ ＯＵＴの電位が決まる。一方、信号ＲＥがデアサートされた場合、スイッチ２４１はオフとなり、メモリセルの読み出しは行わない。
【０１２１】
本発明の不揮発性メモリは抵抗部５１１を有する。抵抗部５１１は読み出し動作へは影響を与えずに書き込み時の消費電流を低減することができる。これについて以下に説明する。
【０１２２】
書き込み時には信号ＷＥがアサートされ、信号ＲＥはデアサートされる。ビット線駆動回路５０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、書き込み回路５０１から供給される電位ＶＨＨをビット線Ｂ（ｋ）に供給する。ワード線駆動回路５０２はローアドレスに基づいて行（第ｊ行とする）を選択し、接地電位ＧＮＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルへの書き込みを行う。
【０１２３】
書き込み動作では、スイッチ５１０、抵抗部５１１、スイッチ５３１、記憶素子５５１、ダイオード５５０、スイッチ５２１の経路に電流が流れる。この電流経路に、抵抗部５１１が存在することで、消費電流を低減することが可能となる。抵抗部５１１の抵抗値は、記憶素子の高抵抗状態の抵抗値ＲＨよりも小さく、低抵抗状態の抵抗値ＲＬよりも大きい値を採用することが好ましい。特に、記憶素子の高抵抗状態の抵抗値ＲＨの１／３以下、より好ましくは１／１０以下であり、低抵抗状態の抵抗値ＲＬよりも等倍以上、より好ましくは３倍以上の抵抗値を有する抵抗部５１１を用いることが好ましい。このような抵抗部５１１を用いることで、書き込み用電源電位ＶＨＨの上昇を抑え、かつ記憶素子が高抵抗状態から低抵抗状態へ移行した際の消費電流を低減することができる。その結果、書き込みを行った際の消費電流を低減することが可能となる。
【０１２４】
一方、読み出し時には信号ＲＥがアサートされ、信号ＷＥがデアサートされる。ビット線駆動回路５０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、読み出し回路５０４とビット線Ｂ（ｋ）を接続する。ワード線駆動回路５０２はローアドレスに基づいて行（第ｊ行とする）を選択し、接地電位ＧＮＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルの読み出しを行う。
【０１２５】
読み出し動作では、トランジスタ５４０、スイッチ５４１、スイッチ５３１、記憶素子５５１、ダイオード５５０の経路に電流が流れる。この電流経路には抵抗部５１１が存在しないため、抵抗部５１１は読み出し動作へは影響しない。
【０１２６】
なお、抵抗部５１１は書き込み時に記憶素子５５１に流れる電流の経路上に設けられていれば良く、読み出し時に記憶素子５５１に流れる電流の経路上にはないことが好ましい。ただし、実施の形態１で述べたように、読み出し時に記憶素子５５１に流れる電流の経路上に抵抗部５１１を設けた場合には、抵抗部５１１を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【０１２７】
また、抵抗部５１１は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【０１２８】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることもできる。
【０１２９】
以上のようにして、本発明は、書き込み時の消費電流を低減した不揮発性メモリを実現することができる。
【０１３０】
なお、本実施の形態は、他の実施の形態もしくは後述の実施例と適宜組み合わせることが可能である。
【０１３１】
（実施の形態６）
本実施形態では、本発明の不揮発性メモリの一構成例を、図６を用いて説明する。
【０１３２】
図６に示す不揮発性メモリは、書き込み回路６０１、ワード線駆動回路６０２、ビット線駆動回路６０３、読み出し回路６０４、及びｍ行ｎ列が配置されたメモリセルを含むメモリセルアレイ６０５を有する。
【０１３３】
ビット線駆動回路６０３は、コラムデコーダ６３０とスイッチ６３１（１）〜６３１（ｎ）を有し、コラムアドレスが入力される。また、ビット線駆動回路６０３はメモリセルアレイ６０５とｎ本のビット線Ｂ（１）〜Ｂ（ｎ）で接続されている。ビット線駆動回路６０３はコラムアドレスが指定する列（第ｋ列とする）のスイッチ６３１（ｋ）をオンにして、ビット線Ｂ（ｋ）を書き込み回路６０１もしくは読み出し回路６０４に接続する。
【０１３４】
ワード線駆動回路６０２は、ローデコーダ６２０とスイッチ６２１（１）〜６２１（ｍ）を有し、ローアドレスが入力される。また、ワード線駆動回路６０２はメモリセルアレイ６０５とｍ本のワード線Ｗ（１）〜Ｗ（ｍ）で接続されている。ワード線駆動回路６０２はローアドレスが指定する行（第ｊ行とする）のスイッチ６２１（ｊ）をオンにして、ワード線Ｗ（ｊ）を書き込み回路６０１に接続する。
【０１３５】
なお、図６に示す不揮発性メモリは、メモリセル（１，１）を選択した状態を表す。
【０１３６】
メモリセルアレイ６０５が有する各々のメモリセル（ｊ、ｋ）（ｊは１〜ｍの整数、ｋは１〜ｎの整数）は、ダイオード６５０と記憶素子６５１を有する。ここでは、記憶素子６５１としてアンチヒューズ型の記憶素子を用いた場合について示す。なお、記憶素子６５１への書き込みは、所定の電圧を印加することで高抵抗状態（実効的な抵抗値ＲＨ）から低抵抗状態（実効的な抵抗値ＲＬ）へ移行させることで行うことができる。
【０１３７】
ダイオード６５０と記憶素子６５１は直列に接続され、記憶素子６５１はワード線Ｗ（ｊ）と接続され、ダイオード６５０はビット線Ｂ（ｋ）に向けて電流が流れる向きでビット線Ｂ（ｋ）と接続されている。
【０１３８】
なお、ダイオード６５０と記憶素子６５１の接続順番は逆でも構わない。つまり、記憶素子６５１はビット線Ｂ（ｋ）と接続され、ダイオードはビット線Ｂ（ｋ）に向けて電流が流れる向きでワード線Ｗ（ｊ）と接続されていても構わない。
【０１３９】
さらに、ダイオード６５０は、ビット線Ｂ（ｋ）に向けて電流が流れる向きに限られるわけではなく、記憶素子６５１に書き込みを行う際に記憶素子６５１に流れる電流の向きと一致するように設ければよい。
【０１４０】
書き込み回路６０１は、スイッチ６１０、スイッチ６１１、スイッチ６１２、及び抵抗部６１３を有し、書き込み用電源電位ＶＨＨ、電源電位ＶＤＤ、電位ＶＳＳ、及び書き込み制御信号ＷＥが入力される。信号ＷＥがアサートされた場合、スイッチ６１０がオンとなり、ビット線駆動回路６０３へ電位ＶＳＳが供給される。また、スイッチ６１１がオン、６１２がオフとなり、ワード線駆動回路６０２へ抵抗部６１３を介して電位ＶＨＨが供給される。一方、信号ＷＥがデアサートされた場合、スイッチ６１０がオフとなり、ビット線駆動回路６０３にＶＨＨは供給されない。また、スイッチ６１１がオフ、６１２がオンとなり、ワード線駆動回路６０２へ電位ＶＤＤが供給される。
【０１４１】
読み出し回路６０４は、スイッチ６４１、トランジスタ６４０、インバータ６４２を有し、読み出し制御信号ＲＥが入力され、信号ＤＡＴＡ ＯＵＴを出力する。信号ＲＥがアサートされた場合、スイッチ６４１はオンとなり、トランジスタ６４０はビット線駆動回路６０３と電気的に接続される。その結果、選択されたメモリセル内の記憶素子の状態に応じた電流が流れ、信号ＤＡＴＡ ＯＵＴの電位が決まる。一方、信号ＲＥがデアサートされた場合、スイッチ６４１はオフとなり、メモリセルの読み出しは行わない。
【０１４２】
本発明の不揮発性メモリは抵抗部６１３を有する。抵抗部６１３は、読み出し動作へは影響を与えずに書き込み時の消費電流を低減することができる。これについて以下に説明する。
【０１４３】
書き込み時には信号ＷＥがアサートされ、信号ＲＥはデアサートされる。ビット線駆動回路６０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、書き込み回路６０１から供給される電位ＶＳＳをビット線Ｂ（ｋ）に供給する。ワード線駆動回路６０２はローアドレスに基づいて行（第ｊ行とする）を選択し、電位ＶＨＨをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルへの書き込みを行う。
【０１４４】
書き込み動作では、スイッチ６１１、抵抗部６１３、スイッチ６２１（ｊ）、記憶素子６５１、ダイオード６５０、スイッチ６３１（ｋ）、スイッチ６１０の経路に電流が流れる。この電流経路に、抵抗部６１３が存在することで、消費電流を低減することが可能となる。抵抗部６１３の抵抗値は、記憶素子の高抵抗状態の抵抗値ＲＨよりも小さく、低抵抗状態の抵抗値ＲＬよりも大きい値を採用することが好ましい。特に、記憶素子の高抵抗状態の抵抗値ＲＨの１／３以下、より好ましくは１／１０以下であり、低抵抗状態の抵抗値ＲＬよりも等倍以上、より好ましくは３倍以上の抵抗値を有する抵抗部６１３を用いることが好ましい。このような抵抗部６１３を用いることで、書き込み用電源電位ＶＨＨの上昇を抑え、かつ記憶素子が高抵抗状態から低抵抗状態へ移行した際の消費電流を低減することができる。その結果、書き込みを行った際の消費電流を低減することが可能となる。
【０１４５】
一方、読み出し時には信号ＲＥがアサートされ、信号ＷＥがデアサートされる。ビット線駆動回路６０３はコラムアドレスに基づいて列（第ｋ列とする）を選択し、読み出し回路６０４とビット線Ｂ（ｋ）を接続する。ワード線駆動回路６０２はローアドレスに基づいて行（第ｊ行とする）を選択し、電位ＶＤＤをワード線Ｗ（ｊ）に供給する。そして、選択したメモリセルの読み出しを行う。
【０１４６】
読み出し動作では、スイッチ６１２、スイッチ６２１（ｊ）、記憶素子６５１、ダイオード６５０、スイッチ６３１（ｋ）、スイッチ６４１、トランジスタ６４０の経路に電流が流れる。この電流経路には抵抗部６１３が存在しないため、抵抗部６１３は読み出し動作へは影響しない。
【０１４７】
なお、抵抗部６１３は書き込み時に記憶素子６５１に流れる電流の経路上に設けられていれば良く、読み出し時に記憶素子６５１に流れる電流の経路上にはないことが好ましい。ただし、実施の形態１で述べたように、読み出し時に記憶素子６５１に流れる電流の経路上に抵抗部６１３を設けた場合には、抵抗部６１３を考慮した読み出し回路を設けることで読み出しを行うことも可能である。
【０１４８】
また、抵抗部６１３は、半導体領域を用いた抵抗素子や、金属薄膜を用いた抵抗素子を用いても良いし、ゲート電極を制御されたトランジスタやダイオードなどの非線形素子を用いて構成しても良い。
【０１４９】
また、不揮発性メモリは上述したようなアンチヒューズ型の不揮発性メモリに限らず、低抵抗状態を含む複数の状態を有する記憶素子を用いた書き換え可能な不揮発性メモリを用いることもできる。
【０１５０】
以上のようにして、本発明は、書き込み時の消費電流を低減した不揮発性メモリを実現することができる。
【０１５１】
なお、本実施の形態は、他の実施の形態もしくは後述の実施例と適宜組み合わせることが可能である。
【実施例１】
【０１５２】
本実施例では、本発明の不揮発性メモリを有する半導体装置の一構成例を図７にブロック図として示す。
【０１５３】
図７に示す半導体装置は、アンテナ７０１とＩＣチップ７０２からなる無線タグである。ＩＣチップ７０２は電源回路７０３、復調回路７０４、変調回路７０５、ロジック回路７０６、電源回路７０７、不揮発性メモリ７０８を有する。
【０１５４】
電源回路７０３はアンテナ７０１から入力される交流信号を整流し、所定の電源電圧ＶＤＤを生成する。得られた電源電圧ＶＤＤはＩＣチップ７０２が有する回路に供給される。復調回路７０４はアンテナ７０１から入力される交流信号から情報を抽出し復調信号を出力する。例えば、振幅変調（ＡＳＫ）の場合は、整流及び濾波により復調信号を生成する。変調回路７０５は変調信号を入力し、負荷変調などによりＩＣチップ７０２のインピーダンスを変化させる。これにより、無線タグは応答信号を送信する。ロジック回路７０６はクロック信号と復調信号を入力し、変調信号を出力する。また、ロジック回路７０６は復号回路、命令解析部、受信データの整合性をチェックするチェック回路、メモリ制御回路、変調信号を生成する出力回路などを有し、受信した命令に従った処理を行う。特に、ロジック回路７０６が有するメモリ制御回路は、不揮発性メモリ７０８からの読み出しや書き込みの制御、あるいは不揮発性メモリ７０８への電源供給の制御を行う。電源回路７０７は、電位ＶＤＤより不揮発性メモリ７０８へ供給する電源を生成する。具体的には、電源回路７０７は昇圧回路を有し、書き込み時に供給する高電位ＶＨＨを生成する。また、不揮発性メモリ７０８は、書き込み動作において記憶素子に流れる電流の経路上に抵抗部が設けられた構成を有し、例えば上述の実施形態に示した不揮発性メモリを用いることができる。
【０１５５】
なお、アンテナ７０１は、コイルアンテナ、ループアンテナ等の電磁誘導方式のアンテナや、ダイポールアンテナ、スリットアンテナ、逆Ｌ型アンテナ、パッチアンテナなどの電波方式のアンテナ等を用いることが出来る。
【０１５６】
また、ＩＣチップとは集積回路が形成されたチップの総称であり、集積回路の基体にはシリコン、ガラス、プラスチック、紙などを用いることができる。また、図７に示したＩＣチップ７０２を、複数のＩＣチップによって構成しても構わない。
【０１５７】
図７において、アンテナ７０１はＩＣチップ７０２に外付けとする構成について示したが、ＩＣチップ７０２がアンテナ７０１を内蔵した構成でも構わない。また、通信方式は、電波方式、電磁誘導方式のいずれでも構わない。
【０１５８】
本発明の半導体装置が有する不揮発性メモリは、書き込み時の消費電流を低減し、低い消費電力とすることができる。よって、このような不揮発性メモリを有することにより、電池の寿命が長いアクティブ型の無線タグ、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。
【０１５９】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例２】
【０１６０】
本実施例では、本発明の不揮発性メモリを有する半導体装置の一構成例を示す。なお、本実施例ではバッテリーを設けた半導体装置の例に関して図８を参照して説明する。
【０１６１】
図８に示す半導体装置は、アンテナ７０１、アンテナ８０１及びＩＣチップ８０２からなるバッテリーを有する無線タグである。なお、ＩＣチップ８０２は、バッテリー８０７を有する電源供給部８０４と信号処理部８０３とを有している。
【０１６２】
電源供給部８０４は、電源回路８０５、充電制御回路８０６、バッテリー８０７、放電制御回路８０８を有する。また、信号処理部８０３は、復調回路７０４、変調回路７０５、ロジック回路７０６、電源回路７０７、不揮発性メモリ７０８を有する。
【０１６３】
まず、電源供給部８０４の動作について説明する。電源回路８０５はアンテナ８０１から入力された交流信号を整流し、平滑化された電位Ｖ１を出力する。充電制御回路８０６には、平滑化された電位Ｖ１が入力され、バッテリーの充電を開始する。充電制御回路８０６は電圧検出回路を有し、電位Ｖ１がある値を以上になったら充電を開始する構成としても良い。また、充電制御回路８０６はバッテリーの過充電を防止するためにバッテリーの電位Ｖ２を充電制御回路８０６へ入力し、電位Ｖ２がある値以上になったら充電を停止する構成としても良い。
【０１６４】
放電制御回路８０８は、バッテリーの電位Ｖ２が入力され、電源電圧ＶＤＤを出力する。放電制御回路８０８は電圧検出回路を有し、電位Ｖ２がある値を以上になったら放電を開始する構成としても良い。またある値以下になったら放電を停止する構成としても良い。なお、得られた電位ＶＤＤは信号処理部８０３が有する回路に供給される。
【０１６５】
次に、信号処理部８０３の動作について説明する。復調回路７０４はアンテナ７０１から入力される交流信号から情報を抽出し復調信号を出力する。例えば、振幅変調（ＡＳＫ）の場合は、整流及び濾波により包絡線を抽出して復調信号を生成する。変調回路７０５は変調信号を入力し、負荷変調などによりＩＣチップ８０２のインピーダンスを変化させる。これにより、無線タグは応答信号を送信する。なお、ロジック回路７０６はクロック信号と復調信号を入力し、変調信号を出力する。また、ロジック回路７０６は復号回路、命令解析部、受信データの整合性をチェックするチェック回路、メモリ制御回路、変調信号を生成する出力回路などを有し、受信した命令に従った処理を行う。特に、ロジック回路７０６が有するメモリ制御回路は、不揮発性メモリ７０８からの読み出しや書き込みの制御、あるいは不揮発性メモリ７０８への電源供給の制御を行う。電源回路７０７は、電位ＶＤＤより不揮発性メモリ７０８へ供給する電源を生成する。具体的には、電源回路７０７は昇圧回路を有し、書き込み時に供給する高電位ＶＨＨを生成する。また、不揮発性メモリ７０８は、書き込み動作において記憶素子に流れる電流の経路上に抵抗部が設けられた構成を有し、例えば上述の実施形態に示した不揮発性メモリを用いることができる。
【０１６６】
図８における信号処理部８０３の電源は、バッテリー８０７によって放電制御回路８０８を介して供給されている。
【０１６７】
アンテナ７０１は無線タグの通信規格に合せた構成とする。例えば、通信信号を１３．５６ＭＨｚとする場合は、アンテナ７０１は１３．５６ＭＨｚ帯用のアンテナ（代表的にはコイルアンテナ）とする。
【０１６８】
この時、アンテナ８０１も１３．５６ＭＨｚ帯用のアンテナとし、バッテリー８０７を充電するためのリーダライタからの電磁波の周波数も共通としてもよい。その場合、充電のための信号と、通信のための信号とを同一の周波数帯にすることでアンテナ８０１とアンテナ７０１を一つにまとめることができる。アンテナ７０１とアンテナ８０１を共有化することにより、半導体装置を小型化することができる。
【０１６９】
また、アンテナ８０１は外部に無作為に生じている電磁波を受信する構成としても良い。その場合、アンテナ８０１は外部に無作為に生じている微弱な電磁波を取り込んで、バッテリー８０７に少しずつ充電を行う。
【０１７０】
なお、バッテリーとは、充電することで連続使用時間を回復することができる電池のことをいう。なお、バッテリーとしては、シート状に形成された電池を用いることが好ましく、例えばゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いることで、小型化が可能である。もちろん、充電可能な電池であれば何でもよく、ニッケル水素電池、ニッケルカドミウム電池などであってもよいし、また大容量のコンデンサーなどを用いても良い。
【０１７１】
本発明の半導体装置が有する不揮発性メモリは、書き込み時の消費電流を低減し、低い消費電力とすることができる。よって、このような不揮発性メモリを有することにより、電池の寿命が長いアクティブ型の無線タグ、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。
【０１７２】
本発明の半導体装置は無線で充電可能なバッテリーを有しているため、このバッテリーを電源として用いることで通信範囲をさらに拡大することが可能となる。また、本発明の不揮発性メモリを用いることで、書き込み時の消費電力が低減され、バッテリーの負荷も軽減される。その結果、バッテリーの小型化や電源の安定化による性能改善が可能となる。
【０１７３】
なお、ＩＣチップとは、集積回路が形成されたチップの総称であり、集積回路の基体にはシリコン、ガラス、プラスチック、紙などを用いることができる。また、図８に示したＩＣチップ８０２を、複数のＩＣチップによって構成しても構わない。
【０１７４】
図８において、アンテナ７０１、８０１はＩＣチップ８０２に外付けとする構成について示したが、ＩＣチップ８０２がアンテナ７０１、アンテナ８０１のいずれか一方もしくは両方を内蔵した構成としても構わない。また、通信方式は、電波方式、電磁誘導方式のいずれでも構わない。
【０１７５】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例３】
【０１７６】
本実施例では、本発明の不揮発性メモリを有する半導体装置の一構成例を示す。なお、本実施例ではバッテリーを設けた半導体装置の例に関して図９を参照して説明する。
【０１７７】
図９に示す半導体装置は、アンテナ７０１、アンテナ９０１及びＩＣチップ９０２からなるバッテリーを有する無線タグである。なお、ＩＣチップ９０２は、バッテリー９０７を有する電源供給部９０４と、信号処理部９０３とを有している。
【０１７８】
電源供給部９０４は、電源回路９０５、充電制御回路９０６、バッテリー９０７、放電制御回路９０８を有する。また、信号処理部９０３は、電源回路７０３、復調回路７０４、変調回路７０５、ロジック回路７０６、電源回路７０７、不揮発性メモリ７０８を有する。
【０１７９】
まず、電源供給部９０４の動作について説明する。電源回路９０５はアンテナ９０１から入力された交流信号を整流し、平滑化された電位Ｖ１を出力する。充電制御回路９０６は、平滑化された電位Ｖ１が入力され、バッテリーの充電を開始する。充電制御回路９０６は電圧検出回路を有し、電位Ｖ１がある値を以上になったら充電を開始する構成としても良い。また、充電制御回路９０６はバッテリーの過充電を防止するために、バッテリーの電位Ｖ２を充電制御回路９０６へ入力し、電位Ｖ２がある値以上になったら充電を停止する構成としても良い。
【０１８０】
放電制御回路９０８は、バッテリーの電位Ｖ２が入力され、電源電圧ＶＤＤ２を出力する。放電制御回路９０８は電圧検出回路を有し、電位Ｖ２がある値を以上になったら放電を開始する構成としても良い。またある値以下になったら放電を停止する構成としても良い。なお、電源電位ＶＤＤ２は、バッテリーを介することにより後述の電源回路７０３によって生成される電源電位ＶＤＤより安定な電位とすることができる。
【０１８１】
次に、信号処理部９０３の動作について説明する。電源回路７０３はアンテナ７０１から入力される交流信号を整流し、所定の電源電圧ＶＤＤを生成する。なお、得られた電位ＶＤＤは信号処理部９０３が有する回路に供給される。復調回路７０４はアンテナ７０１から入力される交流信号から情報を抽出し復調信号を出力する。例えば振幅変調（ＡＳＫ）の場合は、整流及び濾波により包絡線を抽出して復調信号を生成する。変調回路７０５は変調信号を入力し、負荷変調などによりＩＣチップ９０２のインピーダンスを変化させる。これにより、無線タグは応答信号を送信する。ロジック回路７０６はクロック信号と復調信号を入力し、変調信号を出力する。また、ロジック回路７０６は復号回路、命令解析部、受信データの整合性をチェックするチェック回路、メモリ制御回路、変調信号を生成する出力回路などを有し、受信した命令に従った処理を行う。特に、ロジック回路７０６が有するメモリ制御回路は、不揮発性メモリ７０８からの読み出しや書き込みの制御、あるいは不揮発性メモリ７０８への電源供給の制御を行う。電源回路７０７は、不揮発性メモリ７０８へ供給する電源を生成する。具体的には、電源回路７０７は昇圧回路を有し、電位ＶＤＤ２より書き込み時に供給する高電位ＶＨＨを生成する。また、不揮発性メモリ７０８は、書き込み動作において記憶素子に流れる電流の経路上に抵抗部が設けられた構成を有し、例えば上述の実施形態に示した不揮発性メモリを用いることができる。
【０１８２】
なお、信号処理部９０３の電源は、電源回路７０３および電源供給部９０４によって供給されている。信号処理部９０３は、通常用いられる電源（電位ＶＤＤ）と、不揮発性メモリ７０８への書き込み時のみ用いられる高電位電源（ＶＨＨ）に分けられ、図９に示した構成では、電位ＶＤＤは電源回路７０３によって供給され、電位ＶＨＨは、電源供給部９０４によって供給される電源電位ＶＤＤ２をもとに生成される。
【０１８３】
不揮発性メモリへの書き込み動作は、通常消費電力の高い動作であるが、本構成により、電位ＶＨＨを電位ＶＤＤ２より生成することができるため、書き込み動作をより安定に行うことができる。
【０１８４】
また、高電位電源（ＶＨＨ）と通常の電源（ＶＤＤ）に限らず、電源系統を２つに分けて、その一方を電源供給部９０４からより安定な電位を供給する構成とすることは有効である。例えば、ＩＣチップ９０２が有する回路を電源の変動に対して弱いアナログ領域と、比較的電源の変動に強いロジック領域とに分け、アナログ領域への電源供給は電源供給部９０４から行うこととすることで、ＩＣチップ９０２は安定した動作が可能となる。
【０１８５】
アンテナ７０１は無線タグの通信規格に合せた構成とする。例えば、通信信号を１３．５６ＭＨｚとする場合は、アンテナ７０１は１３．５６ＭＨｚ帯用のアンテナ（代表的にはコイルアンテナ）とする。
【０１８６】
この時、アンテナ９０１も１３．５６ＭＨｚ帯用のアンテナとし、バッテリー９０７を充電するためのリーダライタからの電磁波の周波数も共通としてもよい。その場合、充電のための信号と、通信のための信号とを同一の周波数帯にすることでアンテナ９０１とアンテナ７０１を一つにまとめることができる。アンテナ７０１とアンテナ９０１を共有化することにより、半導体装置を小型化することができる。
【０１８７】
また、アンテナ９０１は外部に無作為に生じている電磁波を受信する構成としても良い。その場合、アンテナ９０１は外部に無作為に生じている微弱な電磁波を取り込んで、バッテリー９０７に少しずつ充電を行う。
【０１８８】
本発明の半導体装置が有する不揮発性メモリは、書き込み時の消費電流を低減し、低い消費電力とすることができる。よって、このような不揮発性メモリを有することにより、電池の寿命が長いアクティブ型の無線タグ、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。
【０１８９】
さらに、本発明の半導体装置は無線で充電可能なバッテリーを有しているため、このバッテリーをメモリの高電源電圧として用いることで、書き込み動作の通信範囲を拡大することが可能となる。また、本発明の不揮発性メモリを用いることで、書き込み時の消費電力が低減され、バッテリーの負荷も軽減される。その結果、バッテリーの小型化や電源の安定化による性能改善が可能となる。
【０１９０】
なお、ＩＣチップとは、集積回路が形成されたチップの総称であり、集積回路の基体にはシリコン、ガラス、プラスチック、紙などを用いることができる。また、図９に示したＩＣチップ９０２を、複数のＩＣチップによって構成しても構わない。
【０１９１】
なお、図９において、アンテナ７０１、９０１はＩＣチップ９０２に外付けとする構成について示したが、ＩＣチップ９０２がアンテナ７０１、アンテナ９０１を内蔵した構成としても構わない。また、通信方式は、電波方式、電磁誘導方式のいずれでも構わない。
【０１９２】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例４】
【０１９３】
本実施例では、上記実施例で示した本発明の半導体装置の作製方法の一例に関して、部分断面図を用いて説明する。
【０１９４】
まず、図１０（Ａ）に示すように、基板１００１の一表面に絶縁膜１００２を介して剥離層１００３を形成し、続けて下地膜として機能する絶縁膜１００４と半導体膜１００５（例えば、非晶質珪素を含む膜）を積層して形成する。なお、絶縁膜１００２、剥離層１００３、絶縁膜１００４および半導体膜１００５は、連続して形成することができる。
【０１９５】
なお、基板１００１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１００３は、絶縁膜１００２を介して基板１００１の全面に設けているが、必要に応じて、基板１００１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【０１９６】
また、絶縁膜１００２、絶縁膜１００４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１００２、１００４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１００２は、基板１００１から剥離層１００３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１００４は基板１００１、剥離層１００３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１００２、１００４を形成することによって、基板１００１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１００３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１００１として石英を用いるような場合には絶縁膜１００２、１００４を省略してもよい。
【０１９７】
また、剥離層１００３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または当該元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気下またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気下またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。また、この場合、タングステンの酸化物は、ＷＯｘで表され、Ｘは２〜３であり、Ｘが２の場合（ＷＯ２）、Ｘが２．５の場合（Ｗ２Ｏ５）、Ｘが２．７５の場合（Ｗ４Ｏ１１）、Ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【０１９８】
また、半導体膜１００５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。
【０１９９】
次に、図１０（Ｂ）に示すように、半導体膜１００５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜１００５の結晶化を行ってもよい。その後、得られた半導体膜を所望の形状にエッチングして、結晶化した半導体膜１００５ａ〜１００５ｆを形成し、当該半導体膜１００５ａ〜１００５ｆを覆うようにゲート絶縁膜１００６を形成する。
【０２００】
なお、ゲート絶縁膜１００６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１００６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【０２０１】
半導体膜１００５ａ〜１００５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶化された半導体膜１００５ａ〜１００５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【０２０２】
なお、結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【０２０３】
また、ゲート絶縁膜１００６は、半導体膜１００５ａ〜１００５ｆに対し高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【０２０４】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【０２０５】
なお、ゲート絶縁膜１００６は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。もちろん、ＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、この膜に対し高密後プラズマ処理を施しても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【０２０６】
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１００５ａ〜１００５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
【０２０７】
次に、ゲート絶縁膜１００６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成しても良い。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０２０８】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１００５ａ〜１００５ｆの上方にゲート電極１００７を形成する。ここでは、ゲート電極１００７として、第１の導電膜１００７ａと第２の導電膜１００７ｂの積層構造で設けた例を示しているが、積層数には特に限定はない。
【０２０９】
次に、図１０（Ｃ）に示すように、ゲート電極１００７をマスクとして半導体膜１００５ａ〜１００５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１００５ａ〜１００５ｆに選択的に導入し、ｎ型を示す不純物領域１００８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に半導体膜１００５ｃ、１００５ｅに導入し、ｐ型を示す不純物領域１００９を形成する。
【０２１０】
続いて、ゲート絶縁膜１００６とゲート電極１００７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物等の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１００７の側面に接する絶縁膜１０１０（サイドウォールともよばれる）を形成する。絶縁膜１０１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【０２１１】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１００７および絶縁膜１０１０をマスクとして用いて、半導体膜１００５ａ、１００５ｂ、１００５ｄ、１００５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１０１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように半導体膜１００５ａ、１００５ｂ、１００５ｄ、１００５ｆに選択的に導入し、不純物領域１００８より高濃度のｎ型を示す不純物領域１０１１を形成する。
【０２１２】
以上の工程により、図１０（Ｄ）に示すように、ｎチャネル型薄膜トランジスタ１０００ａ、１０００ｂ、１０００ｄ、１０００ｆとｐチャネル型薄膜トランジスタ１０００ｃ、１０００ｅが形成される。なお、ここでは薄膜トランジスタ１０００ａ、１０００ｂは本発明の不揮発性メモリのメモリセルアレイ部に用いられる薄膜トランジスタであり、薄膜トランジスタ１０００ｃ〜１０００ｅは半導体装置が有するその他の薄膜トランジスタを示している。なお、メモリセルアレイ部に用いられる薄膜トランジスタ１０００ａ、１０００ｂ及び書き込み時に用いられる一部のトランジスタは他のトランジスタに比べ、高い電位が印加される。そのため、高耐圧なトランジスタであることが好ましい。よって、少なくとも薄膜トランジスタ１０００ａ、１０００ｂのチャネル長Ｌは他のトランジスタのチャネル長より長い方が良い。もちろん、薄膜トランジスタ１０００ｃ〜１０００ｅも、本発明の不揮発性メモリを構成する薄膜トランジスタとして用いることも可能である。
【０２１３】
なお、ｎチャネル型薄膜トランジスタ１０００ａは、ゲート電極１００７と重なる半導体膜１００５ａの領域にチャネル形成領域が形成され、ゲート電極１００７及び絶縁膜１０１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１０１１が形成され、絶縁膜１０１０と重なる領域であってチャネル形成領域と不純物領域１０１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１０００ｂ、１０００ｄ、１０００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１０１１が形成されている。
【０２１４】
また、ｐチャネル型薄膜トランジスタ１０００ｃは、ゲート電極１００７と重なる半導体膜１００５ｃの領域にチャネル形成領域が形成され、ゲート電極１００７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１００９が形成されている。また、ｐチャネル型薄膜トランジスタ１０００ｅも同様にチャネル形成領域及び不純物領域１００９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１０００ｃ、１０００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【０２１５】
次に、図１１（Ａ）に示すように、半導体膜１００５ａ〜１００５ｆ、ゲート電極１００７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１０００ａ〜１０００ｆのソース領域又はドレイン領域を形成する不純物領域１００９、１０１１と電気的に接続する導電膜１０１３を形成する。絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１０１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１０１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１０１３は、薄膜トランジスタ１０００ａ〜１０００ｆのソース電極又はドレイン電極を形成する。
【０２１６】
なお、絶縁膜１０１２ａ、１０１２ｂを形成する前、または絶縁膜１０１２ａ、１０１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。
【０２１７】
また、導電膜１０１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１０１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１０１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、半導体膜と良好なコンタクトをとることができる。
【０２１８】
次に、導電膜１０１３を覆うように絶縁膜１０１４を形成し、当該絶縁膜１０１４上に、薄膜トランジスタのソース電極又はドレイン電極を形成する導電膜１０１３と電気的に接続する導電膜１０１５ａ、１０１５ｂを形成する。図１１（Ｂ）では、メモリセルアレイ部分を構成する薄膜トランジスタ１０００ａ及び薄膜トランジスタ１０００ｂのソース電極又はドレイン電極を形成する導電膜１０１３と電気的に接続された導電膜として導電膜１０１５ａが、薄膜トランジスタ１０００ｆのソース電極又はドレイン電極を形成する導電膜１０１３と電気的に接続された導電膜として導電膜１０１５ｂが図示されている。なお、導電膜１０１５ａは後に形成される記憶素子の第１の電極として機能する。また、導電膜１０１５ｂは後に形成されるアンテナの下地膜として機能する。この導電膜１０１５ｂにより、薄膜トランジスタ１０００ｆとアンテナとの接続をより確実に行うことや絶縁膜１０１４とアンテナとの密着性を向上させることができる。導電膜１０１５ａ及び導電膜１０１５ｂは、上述した導電膜１０１３で示したいずれかの材料を用いて形成することができる。
【０２１９】
なお、絶縁膜１０１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０２２０】
次に、メモリセルアレイ部分を構成する各々の記憶素子を分離するため、各記憶素子の第１の電極の間に隔壁（絶縁層）１０１６を形成する。なお、隔壁（絶縁層）１０１６の断面において、隔壁（絶縁層）１０１６の側面は、第１の電極の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。
【０２２１】
なお、隔壁（絶縁層）１０１６には、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド、芳香族ポリアミド、ポリベンゾイミダゾールなどの耐熱性高分子、又はシロキサン材料を用いることができる。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いることもできる。ベンゾシクロブテン、パリレン、ポリイミドなどの有機材料、重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いてもよい。なお、作製法としては、ＣＶＤ法、スパッタリング法、液滴吐出法、ディスペンサ法、印刷法等を用いることができる。また、スピンコート法で得られる薄膜なども用いることができる。
【０２２２】
次に、導電膜１０１５ｂと電気的に接続されるアンテナとして機能する導電膜１０２１を形成する。
【０２２３】
導電膜１０２１は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０２２４】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１０２１を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０２２５】
次に、メモリセルアレイ部分を構成する記憶素子を形成する。まず、隔壁（絶縁層）１０１６及び記憶素子の第１の電極、即ち導電膜１０１５ａ上にメモリ層１０１７を形成する。ここでは、メモリ層１０１７として有機化合物層を用いた例について説明する。この有機化合物層は、電圧を印加することで第１の電極及び第２の電極の一部が接続、つまり短絡する性質を有する。よって、記憶素子に所定の電圧を印加することで高抵抗状態から低抵抗状態へ移行し、書き込む動作を行うことができる。なお、本実施例ではメモリ層１０１７として有機化合物層を用いた場合について述べるが、電圧の印加によって低抵抗状態へ移行することが可能な物質より形成された層であれば良い。
【０２２６】
メモリ層１０１７に用いる有機化合物として、正孔輸送性もしくは電子輸送性を有する有機化合物を用いて形成することができる。なお、ここで正孔輸送性を有する化合物とは正孔のみを輸送するものではなく、電子輸送性も有するが、電子の移動度よりも正孔の移動度が大きい化合物を意味する。また、電子輸送性を有する化合物とは電子のみを輸送するものではなく、正孔輸送性も有するが、正孔の移動度よりも電子の移動度が大きい化合物を意味する。従って、正孔と電子の両方を輸送する材料もこれらの範疇に含まれる。
【０２２７】
例えば、正孔輸送性を有する有機化合物としては、２，７−ジ（Ｎ−カルバゾリル）−スピロ−９，９’−ビフルオレン（略称：ＳＦＤＣｚ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）のようなフタロシアニン化合物等が挙げられる。電子輸送性の高い有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等が挙げられる。
【０２２８】
上記の他、例えば２，３−ビス（４−ジフェニルアミノフェニル）キノキサリン（略称：ＴＰＡＱｎ）、１，３，５−トリ（Ｎ−カルバゾリル）ベンゼン（略称：ＴＣｚＢ）、９−［４−（Ｎ−カルバゾリル）］フェニル−１０−フェニルアントラセン（略称：ＣｚＰＡ）、３，６−ジフェニル−９−［４−（１０−フェニル−９−アントリル）フェニル］−９Ｈ−カルバゾール（略称：ＤＰＣｚＰＡ）、２−ｔ−ブチル−９、１０−ビス（４−（Ｎ−カルバゾリル）フェニル）アントラセン（略称：ＣｚＢＰＡ）、３−［Ｎ−（９−フェニルカルバゾール−３−イル）−Ｎ−フェニルアミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＡ１）、３，６−ビス［Ｎ−（９−フェニルカルバゾール−３−イル）−Ｎ−フェニルアミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＡ２）、３−［Ｎ−（１−ナフチル）−Ｎ−（９−フェニルカルバゾール−３−イル）アミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＮ１）、４，４’−ジ（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）、１，３，５−トリス［４−（Ｎ−カルバゾリル）フェニル］ベンゼン（略称：ＴＣＰＢ）、Ｎ−（２−ナフチル）カルバゾール（略称：ＮＣｚ）等を用いて形成してもよい。
【０２２９】
また、有機化合物層は、蒸着法、電子ビーム蒸着法、スパッタ法、ＣＶＤ法等を用いて形成することができる。また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせてもよい。
【０２３０】
また、有機化合物層には、正孔輸送性もしくは電子輸送性を有する有機化合物に絶縁物が混合されていても良いし、第１の電極とメモリ層との間に半導体層を有していても良い。
【０２３１】
次に、メモリ層１０１７上に第２の電極として機能する導電膜１０１８を形成する。この導電膜１０１８は、上述した導電膜１０１３で示したいずれかの材料を用いて形成することができる。
【０２３２】
以上のようにして、第１の電極として機能する導電膜１０１５ａと、メモリ層１０１７と、第２の電極として機能する導電膜１０１８とを有する記憶素子１０１９ａ、１０１９ｂを形成することができる。なお、これらの記憶素子は、隔壁（絶縁層）１０１６によって分離されており、隣接する記憶素子間への電界の影響を防止するだけではなく、メモリ層１０１７を設ける際に導電膜１０１５ａの段差により生じるメモリ層１０１７の段切れを隔壁（絶縁層）１０１６を用いて防止することができる。なお、隔壁（絶縁層）１０１６を設けずにメモリ層１０１７が隣接する記憶素子間で分離できる構成としている場合には特に設ける必要はない。
【０２３３】
次に、図１１（Ｃ）に示すように、導電膜１０２１や記憶素子１０１９ａ、１０１９ｂを覆うように絶縁膜１０２２を形成した後、薄膜トランジスタ１０００ａ〜１０００ｆ、導電膜１０２１、記憶素子１０１９ａ、１０１９ｂ等を含む層（以下、「素子形成層１０」と記す）を基板１００１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１０００ａ〜１０００ｆを避けた領域に開口部を形成後、物理的な力を用いて基板１００１から素子形成層１０を剥離することができる。また、基板１００１から素子形成層１０を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１００３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１０は、基板１００１から剥離された状態となる。なお、剥離層１００３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１００３の除去を行った後にも、基板１００１上に素子形成層１０を保持しておくことが可能となる。また、素子形成層１０が剥離された基板１００１を再利用することによって、コストの削減をすることができる。
【０２３４】
絶縁膜１０２２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【０２３５】
本実施例では、図１２（Ａ）に示すように、レーザー光の照射により素子形成層１０に開口部を形成した後に、当該素子形成層１０の一方の面（絶縁膜１０２２の露出した面）に第１のシート材１０２３を貼り合わせた後、基板１００１から素子形成層１０を剥離する。
【０２３６】
次に、図１２（Ｂ）に示すように、素子形成層１０の他方の面（剥離により露出した面）に、加熱処理と加圧処理の一方又は両方を行って第２のシート材１０２４を貼り合わせる。なお、第１のシート材１０２３、第２のシート材１０２４として、ホットメルトフィルム等を用いることができる。
【０２３７】
また、第１のシート材１０２３、第２のシート材１０２４として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０２３８】
以上の工程により、本発明の不揮発性メモリを有する半導体装置を作製することができる。なお、本実施例では、アンテナを薄膜トランジスタと同じ基板上に形成している例について説明したが、本発明はこの構成に限定されない。薄膜トランジスタを有する層が形成される第１の基板と、アンテナとして機能する導電層が形成される第２の基板とを導電性粒子を含む樹脂により貼り合わせることで、薄膜トランジスタとアンテナとを電気的に接続してもよい。
【０２３９】
また、上記では基板上に薄膜トランジスタ等の素子を形成した後に剥離する工程を示したが、剥離を行わずそのまま製品としてもよい。また、ガラス基板上に薄膜トランジスタ等の素子を設けた後に、当該ガラス基板を素子が設けられた面と反対側から研磨することにより半導体装置の薄膜化、小型化を行うことができる。
【０２４０】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例５】
【０２４１】
本実施例では、上記実施例とは異なる本発明の不揮発性メモリもしくは半導体装置が有するトランジスタの作製方法について説明する。本発明の不揮発性メモリもしくは半導体装置が有するトランジスタは、上記実施例で説明した絶縁基板上の薄膜トランジスタの他、単結晶基板上のＭＯＳトランジスタで構成することもできる。
【０２４２】
本実施例では、本発明の不揮発性メモリもしくは半導体装置が有するトランジスタの作製方法の一例に関して、図１３乃至図１５に示す部分断面図を用いて説明する。
【０２４３】
まず、半導体基板１３００に素子を分離した領域１３０２、１３０３（以下、領域１３０２、１３０３とも記す）を形成する（図１３（Ａ）参照）。半導体基板１３００に設けられた領域１３０２、１３０３は、それぞれ絶縁膜１３０１（フィールド酸化膜ともいう）によって分離されている。なお、ここでは、半導体基板１３００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板１３００の領域１３０３にｐウェル１３０４を設けた例を示している。
【０２４４】
基板１３００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０２４５】
素子分離領域１３０２、１３０３は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。
【０２４６】
また、半導体基板１３００の領域１３０３に形成されたｐウェルは、半導体基板１３００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０２４７】
なお、本実施例では、半導体基板１３００としてｎ型の導電型を有する半導体基板を用いているため、領域１３０２には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域１３０２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域１３０２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域１３０３には不純物元素の導入を行わない構成としてもよい。
【０２４８】
次に、図１３（Ｂ）に示すように領域１３０２、１３０３を覆うように絶縁膜１３０５、１３０６をそれぞれ形成する。
【０２４９】
絶縁膜１３０５、１３０６は、例えば、熱処理を行い半導体基板１３００に設けられた領域１３０２、１３０３の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０２５０】
他にも、上述したように、プラズマ処理を用いて絶縁膜１３０５、１３０６を形成してもよい。例えば、半導体基板１３００に設けられた領域１３０２、１３０３の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜１３０５、１３０６として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域１３０２、１３０３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域１３０２、１３０３の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜１３０５、１３０６は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域１３０２、１３０３の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０２５１】
なお、絶縁膜１３０５、１３０６は、後に完成されるトランジスタにおいてゲート絶縁膜として機能する。
【０２５２】
次に、図１３（Ｃ）に示すように領域１３０２、１３０３の上方に形成された絶縁膜１３０５、１３０６を覆うように導電膜を形成する。ここでは、導電膜として、導電膜１３０７と導電膜１３０８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０２５３】
導電膜１３０７、１３０８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０２５４】
ここでは、導電膜１３０７として窒化タンタルを用いて形成し、その上に導電膜１３０８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜１３０７として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜１３０８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０２５５】
次に、積層して設けられた導電膜１３０７、１３０８を選択的にエッチングして除去することによって、領域１３０２、１３０３の上方の一部に導電膜１３０７、１３０８を残存させ、図１４（Ａ）に示すようにそれぞれゲート電極１３０９、１３１０を形成する。
【０２５６】
次に、領域１３０２を覆うようにレジストマスク１３１１を選択的に形成し、当該レジストマスク１３１１、ゲート電極１３１０をマスクとして領域１３０３に不純物元素を導入することによって不純物領域を形成する（図１４（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０２５７】
不純物元素を導入することによって、図１４（Ｂ）に示すように領域１３０３にソース領域又はドレイン領域を形成する不純物領域１３１２とチャネル形成領域１３１３が形成される。
【０２５８】
次に、図１４（Ｃ）に示すように領域１３０３を覆うようにレジストマスク１３１４を選択的に形成し、当該レジストマスク１３１４、ゲート電極１３０９をマスクとして領域１３０２に不純物元素を導入することによって不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１４（Ｃ）で領域１３０３に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域１３０２にソース領域又はドレイン領域を形成する不純物領域１３１５とチャネル形成領域１３１６が形成される。
【０２５９】
次に、図１５に示すように絶縁膜１３０５、１３０６、ゲート電極１３０９、１３１０を覆うように第２の絶縁膜１３１７を形成し、当該第２の絶縁膜１３１７上に領域１３０２、１３０３にそれぞれ形成された不純物領域１３１２、１３１５と電気的に接続する配線１３１８を形成する。
【０２６０】
第２の絶縁膜１３１７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０２６１】
配線１３１８は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線１３１８は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線１３１８を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０２６２】
以上のようにして、単結晶基板を用いてＭＯＳトランジスタを作製することができる。なお、トランジスタの構造は上記の構造に限定されるものではく、例えば、逆スタガ構造、フィンＦＥＴ構造等でも良い。なお、フィンＦＥＴ構造では、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができる。
【０２６３】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例６】
【０２６４】
本実施例では、上記実施例とは異なる本発明の不揮発性メモリもしくは半導体装置が有するトランジスタの作製方法について説明する。本発明の不揮発性メモリもしくは半導体装置におけるトランジスタは、上記実施例で説明した単結晶基板上のＭＯＳトランジスタとは異なる作製方法で設けられたＭＯＳトランジスタで構成することもできる。
【０２６５】
本実施例では、本発明の不揮発性メモリもしくは半導体装置が有するトランジスタの作製方法の一例に関して、図１６乃至図１９に示す部分断面図を用いて説明する。
【０２６６】
まず、図１６（Ａ）に示すように基板１６００上に絶縁膜を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉを基板１６００として用い、当該基板１６００上に絶縁膜１６０１と絶縁膜１６０２を形成する。例えば、基板１６００に熱処理を行うことにより絶縁膜１６０１として酸化珪素（ＳｉＯｘ）を形成し、当該絶縁膜１６０１上にＣＶＤ法を用いて窒化珪素（ＳｉＮｘ）を成膜する。
【０２６７】
また、基板１６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０２６８】
また、絶縁膜１６０２は、絶縁膜１６０１を形成した後に高密度プラズマ処理により当該絶縁膜１６０１を窒化することにより設けてもよい。なお、基板１６００上に設ける絶縁膜は単層又は３層以上の積層構造で設けてもよい。
【０２６９】
次に、図１６（Ｂ）に示すように絶縁膜１６０２上に選択的にレジストマスク１６０３のパターンを形成し、当該レジストマスク１６０３をマスクとして選択的にエッチングを行うことによって、基板１６００に選択的に凹部１６０４を形成する。基板１６００、絶縁膜１６０１、１６０２のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。
【０２７０】
次に、図１６（Ｃ）に示すようにレジストマスク１６０３のパターンを除去した後、基板１６００に形成された凹部１６０４を充填するように絶縁膜１６０５を形成する。
【０２７１】
絶縁膜１６０５は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。ここでは、絶縁膜１６０５として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエトキシシラン）ガスを用いて酸化珪素膜を形成する。
【０２７２】
次に、図１７（Ａ）に示すように研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板１６００の表面を露出させる。ここでは、基板１６００の表面を露出させることにより、基板１６００の凹部１６０４に形成された絶縁膜１６０６間に領域１６０７、１６０８が設けられる。なお、絶縁膜１６０６は、基板１６００の表面に形成された絶縁膜１６０５が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、領域１６０８にｐウェル１６０９を形成する。
【０２７３】
ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域１６０８に導入する。
【０２７４】
なお、本実施例では、基板１６００としてｎ型の導電型を有する半導体基板を用いているため、領域１６０７には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域１６０７にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
【０２７５】
一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域１６０７にｎ型を示す不純物元素を導入してｎウェルを形成し、領域１６０８には不純物元素の導入を行わない構成としてもよい。
【０２７６】
次に、図１７（Ｂ）に示すように基板１６００の領域１６０７、１６０８の表面上に絶縁膜１６１０、１６１１をそれぞれ形成する。
【０２７７】
絶縁膜１６１０、１６１１は、例えば、熱処理を行い基板１６００に設けられた領域１６０７、１６０８の表面を酸化させることにより酸化珪素膜で絶縁膜１６１０、１６１１を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０２７８】
他にも、上述したように、プラズマ処理を用いて絶縁膜１６１０、１６１１を形成してもよい。例えば、基板１６００に設けられた領域１６０７、１６０８の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜１６１０、１６１１として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域１６０７、１６０８の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域１６０７、１６０８の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜１６１０、１６１１は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域１６０７、１６０８の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０２７９】
なお、基板１６００の領域１６０７、１６０８に形成された絶縁膜１６１０、１６１１は、後に完成されるトランジスタにおいてゲート絶縁膜として機能する。
【０２８０】
次に、図１７（Ｃ）に示すように基板１６００に設けられた領域１６０７、１６０８の上方に形成された絶縁膜１６１０、１６１１を覆うように導電膜を形成する。ここでは、導電膜として、導電膜１６１２と導電膜１６１３を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０２８１】
導電膜１６１２、１６１３としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０２８２】
ここでは、導電膜１６１２として窒化タンタルを用いて形成し、その上に導電膜１６１３としてタングステンを用いて積層構造で設ける。また、他にも、導電膜１６１２として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜１６１３として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０２８３】
次に、図１８（Ａ）に示すように積層して設けられた導電膜１６１２、１６１３を選択的にエッチングして除去することによって、基板１６００の領域１６０７、１６０８の上方の一部に導電膜１６１２、１６１３を残存させ、それぞれゲート電極として機能する導電膜１６１４、１６１５を形成する。また、ここでは、基板１６００において、導電膜１６１４、１６１５と重ならない領域１６０７、１６０８の表面が露出するようにする。
【０２８４】
具体的には、基板１６００の領域１６０７において、導電膜１６１４の下方に形成された絶縁膜１６１０のうち当該導電膜１６１４と重ならない部分を選択的に除去し、導電膜１６１４と絶縁膜１６１０の端部が概略一致するように形成する。また、領域１６０８において、導電膜１６１５の下方に形成された絶縁膜１６１１のうち当該導電膜１６１５と重ならない部分を選択的に除去し、導電膜１６１５と絶縁膜１６１１の端部が概略一致するように形成する。
【０２８５】
この場合、導電膜１６１４、１６１５の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜１６１４、１６１５を形成後残存したレジストマスク又は当該導電膜１６１４、１６１５をマスクとして重ならない部分の絶縁膜等を除去してもよい。
【０２８６】
次に、図１８（Ｂ）に示すように基板１６００の領域１６０７、１６０８に不純物元素を選択的に導入する。ここでは、領域１６０８に導電膜１６１５をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入し、不純物領域１６１７を形成する。一方、領域１６０７には導電膜１６１４をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入し、不純物領域１６１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０２８７】
次に、導電膜１６１４、１６１５の側面に接するサイドウォール１６１８を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜１６１４、１６１５の側面に接するように形成することができる。なお、サイドウォール１６１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール１６１８は、導電膜１６１４、１６１５の下方に形成された絶縁膜や浮遊ゲート電極の側面にも接するように形成されている。
【０２８８】
続いて、当該サイドウォール１６１８、導電膜１６１４、１６１５をマスクとして基板１６００の領域１６０７、１６０８に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図１８（Ｃ）参照）。ここでは、基板１６００の領域１６０８にサイドウォール１６１８と導電膜１６１５をマスクとして高濃度のｎ型を付与する不純物元素を導入し、領域１６０７にサイドウォール１６１８と導電膜１６１４をマスクとして高濃度のｐ型を付与する不純物元素を導入する。
【０２８９】
その結果、基板１６００の領域１６０７には、ソース領域又はドレイン領域を形成する不純物領域１６２０と、ＬＤＤ領域を形成する低濃度不純物領域１６２１と、チャネル形成領域１６２２が形成される。また、基板１６００の領域１６０８には、ソース領域又はドレイン領域を形成する不純物領域１６２３と、ＬＤＤ領域を形成する低濃度不純物領域１６２４と、チャネル形成領域１６２５が形成される。
【０２９０】
なお、本実施例では、導電膜１６１４、１６１５と重ならない基板１６００の領域１６０７、１６０８を露出させた状態で不純物元素の導入を行っている。従って、基板１６００の領域１６０７、１６０８にそれぞれ形成されるチャネル形成領域１６２２、１６２５は導電膜１６１４、１６１５と自己整合的に形成することができる。
【０２９１】
次に、図１９（Ａ）に示すように基板１６００の領域１６０７、１６０８上に設けられた絶縁膜や導電膜等を覆うように第２の絶縁膜１６２６を形成し、当該絶縁膜１６２６に開口部１６２７を形成する。
【０２９２】
第２の絶縁膜１６２６は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０２９３】
次に、図１９（Ｂ）に示すようにＣＶＤ法を用いて開口部１６２７に導電膜１６２８を形成し、当該導電膜１６２８と電気的に接続するように絶縁膜１６２６上に導電膜１６２９ａ〜１６２９ｄを選択的に形成する。
【０２９４】
導電膜１６２８、１６２９ａ〜１６２９ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１６２８、１６２９ａ〜１６２９ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１６２８を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜１６２８はＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。
【０２９５】
以上の工程により、基板１６００の領域１６０７に形成されたｐ型のトランジスタと、領域１６０８に形成されたｎ型のトランジスタとを作製することができる。
【０２９６】
なお、トランジスタの構造は上記の構造に限定されるものではく、例えば、逆スタガ構造、フィンＦＥＴ構造等でも良い。なお、フィンＦＥＴ構造では、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができる。
【０２９７】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【実施例７】
【０２９８】
本実施例では、本発明の半導体装置の利用形態の一例である無線タグの用途について説明する。無線タグは、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等）、包装用容器類（包装紙やボトル等）、記録媒体（ＤＶＤソフトやビデオテープ等）、乗物類（自転車等）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札等の物品に設けることができ、いわゆるＩＤラベル、ＩＤタグ、ＩＤカードとして使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。以下に、図２０を参照して、本発明の応用例、及びそれらを付した商品の一例について説明する。
【０２９９】
図２０（Ａ）は、本発明に係る無線タグの完成品の状態の一例である。ラベル台紙２００１（セパレート紙）上に、無線タグ２００２を内蔵した複数のＩＤラベル２００３が形成されている。ＩＤラベル２００３は、ボックス２００４内に収納されている。また、ＩＤラベル２００３上には、その商品や役務に関する情報（商品名、ブランド、商標、商標権者、販売者、製造者等）が記されている。一方、内蔵されている無線タグには、その商品（又は商品の種類）固有のＩＤナンバーが付されており、偽造や、商標権、特許権等の知的財産権侵害、不正競争等の不法行為を容易に把握することができる。また、無線タグ内には、商品の容器やラベルに明記しきれない多大な情報、例えば、商品の産地、販売地、品質、原材料、効能、用途、数量、形状、価格、生産方法、使用方法、生産時期、使用時期、賞味期限、取扱説明、商品に関する知的財産情報等を入力しておくことができ、取引者や消費者は、簡易なリーダによって、それらの情報にアクセスすることができる。なお、無線タグが内蔵するメモリはライトワンスメモリであればデータの書き換えが不可能であるため高いセキュリティを実現することができる。また、書き換えが可能なメモリであっても、パスワード等を利用することにより、取引者、消費者側からは書換え、消去等ができない仕組みにすることが可能である。なお、無線タグに表示部を設け、これらの情報を表示できる構成としてもよい。
【０３００】
図２０（Ｂ）は、無線タグ２０１２を内蔵したラベル状の無線タグ２０１１を示している。無線タグ２０１１を商品に備え付けることにより、商品管理が容易になる。例えば、商品が盗難された場合に、商品の経路を辿ることによって、その犯人を迅速に把握することができる。このように、無線タグを備えることにより、所謂トレーサビリティに優れた商品を流通させることができる。
【０３０１】
図２０（Ｃ）は、無線タグ２０２２を内包したＩＤカード２０２１の完成品の状態の一例である。上記ＩＤカード２０２１としては、キャッシュカード、クレジットカード、プリペイドカード、電子乗車券、電子マネー、テレフォンカード、会員カード等のあらゆるカード類が含まれる。また、ＩＤカード２０２１の表面に表示部を設け、様々な情報を表示させる構成としてもよい。
【０３０２】
図２０（Ｄ）は、無記名債券２０３１の完成品の状態を示している。無記名債券２０３１には、無線タグ２０３２が埋め込まれており、その周囲は樹脂によって成形され、無線タグを保護している。ここで、該樹脂中にはフィラーが充填された構成となっている。無記名債券２０３１は、本発明に係る無線タグと同じ要領で作製することができる。なお、上記無記名債券類には、切手、切符、チケット、入場券、商品券、図書券、文具券、ビール券、おこめ券、各種ギフト券、各種サービス券等が含まれるが、勿論これらに限定されるものではない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の無線タグ２０３２を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。
【０３０３】
図２０（Ｅ）は無線タグ２０４２を内包したＩＤラベル２０４１を貼付した書籍２０４３を示している。本発明の無線タグ２０４２は、表面に貼ったり、埋め込んだりして、物品に固定することができる。図２０（Ｅ）に示すように、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の無線タグ２０４２は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。
【０３０４】
また、ここでは図示しないが、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の無線タグを設けることにより、検品システム等のシステムの効率化を図ることができる。また乗物類に無線タグを設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物に無線タグを埋め込むことによって、生まれた年や性別または種類等を容易に識別することが可能となる。
【０３０５】
このように、本発明の無線タグは、あらゆる商品に利用することができる。特に、本発明の無線タグは、内蔵する不揮発性メモリの書き込み時の消費電流を低減することで、パッシブ型の無線タグであれば書き込み可能な通信範囲が広く、アクティブ型の無線タグであれば電池寿命が長いという特徴を有し、使い勝手がよく有効である。
【０３０６】
また、本実施例は本明細書中の実施の形態及び他の実施例の記載と適宜組み合わせることが可能である。
【図面の簡単な説明】
【０３０７】
【図１】本発明の不揮発性メモリを説明する図。
【図２】本発明の不揮発性メモリを説明する図。
【図３】本発明の不揮発性メモリを説明する図。
【図４】本発明の不揮発性メモリを説明する図。
【図５】本発明の不揮発性メモリを説明する図。
【図６】本発明の不揮発性メモリを説明する図。
【図７】本発明の半導体装置を説明する図。
【図８】本発明の半導体装置を説明する図。
【図９】本発明の半導体装置を説明する図。
【図１０】本発明の半導体装置の部分断面図。
【図１１】本発明の半導体装置の部分断面図。
【図１２】本発明の半導体装置の部分断面図。
【図１３】本発明の半導体装置が有するトランジスタの部分断面図。
【図１４】本発明の半導体装置が有するトランジスタの部分断面図。
【図１５】本発明の半導体装置が有するトランジスタの部分断面図。
【図１６】本発明の半導体装置が有するトランジスタの部分断面図。
【図１７】本発明の半導体装置が有するトランジスタの部分断面図。
【図１８】本発明の半導体装置が有するトランジスタの部分断面図。
【図１９】本発明の半導体装置が有するトランジスタの部分断面図。
【図２０】本発明の半導体装置の利用形態を説明する図。
【符号の説明】
【０３０８】
１０１ 書き込み回路
１０２ ワード線駆動回路
１０３ ビット線駆動回路
１０４ 読み出し回路
１０５ メモリセルアレイ
１０６ メモリセル
１０７ 抵抗部
１０８ トランジスタ
１０９ 記憶素子
１１１ 高電位入力端子
１１２ ノード
１１３ 端子
１１４ 端子
１１５ 経路
１１６ 経路
１１７ 経路
２０１ 書き込み回路
２０２ ワード線駆動回路
２０３ ビット線駆動回路
２０４ 読み出し回路
２０５ メモリセルアレイ
２１０ スイッチ
２１１ スイッチ
２１２ 抵抗部
２２０ ローデコーダ
２２１ スイッチ
２３０ コラムデコーダ
２３１ スイッチ
２４０ トランジスタ
２４１ スイッチ
２４２ インバータ
２５０ トランジスタ
２５１ 記憶素子
３０１ 書き込み回路
３０２ ワード線駆動回路
３０３ ビット線駆動回路
３０４ 読み出し回路
３０５ メモリセルアレイ
３１０ スイッチ
３１１ スイッチ
３２０ ローデコーダ
３２１ スイッチ
３３０ コラムデコーダ
３３１ スイッチ
３３２ スイッチ
３３３ 抵抗部
３４０ トランジスタ
３４１ スイッチ
３４２ インバータ
３４３ スイッチ
３５０ トランジスタ
３５１ 記憶素子
４０１ 書き込み回路
４０２ ワード線駆動回路
４０３ ビット線駆動回路
４０４ 読み出し回路
４０５ メモリセルアレイ
４１０ スイッチ
４１１ スイッチ
４１２ 抵抗部
４１３ レベルシフタ
４２０ ローデコーダ
４２１ スイッチ
４２２ レベルシフタ
４３０ コラムデコーダ
４３１ スイッチ
４３２ レベルシフタ
４４１ スイッチ
４４２ センスアンプ
４４３ 抵抗部
４４４ レベルシフタ
４５０ トランジスタ
４５１ 記憶素子
【特許請求の範囲】
【請求項１】
低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、
前記抵抗部は前記電流の経路上に設けられていることを特徴とする不揮発性メモリ。
【請求項２】
低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、読み出し回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路もしくは読み出し回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、
前記抵抗部は前記電流の経路上に設けられていることを特徴とする不揮発性メモリ。
【請求項３】
低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、読み出し回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路もしくは読み出し回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、
前記抵抗部は前記電流の経路上で、なおかつ読み出し時に当該記憶素子に流れる電流の経路外に設けられていることを特徴とする不揮発性メモリ。
【請求項４】
低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記ビット線駆動回路はビット線を介して前記記憶素子と接続され、
前記記憶素子への書き込み時には当該記憶素子に接続されたビット線と前記電源入力端子との間に書き込み電圧が伝達される電気経路が形成され、
前記抵抗部は前記電気経路上に設けられていることを特徴とする不揮発性メモリ。
【請求項５】
低抵抗状態と高抵抗状態を有する記憶素子を含むメモリセルと、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記記憶素子の第１の電極はビット線を介して前記ビット線駆動回路と接続され、
前記記憶素子の第２の電極はワード線を介して前記ワード線駆動回路と接続され、
前記抵抗部は前記電源入力端子と前記メモリセルとの間に当該記憶素子に対し直列に設けられていることを特徴とする不揮発性メモリ。
【請求項６】
請求項５において、
前記メモリセルは前記記憶素子と直列に接続されたダイオードを有することを特徴とする不揮発性メモリ。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記記憶素子は、書き込みにより高抵抗状態から低抵抗状態に移行する素子であることを特徴とする不揮発性メモリ。
【請求項８】
メモリセルと、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記メモリセルは低抵抗状態と高抵抗状態を有する記憶素子とトランジスタとを有し、
前記ビット線駆動回路はビット線及び前記トランジスタを介して前記記憶素子と接続され、
前記ワード線駆動回路はワード線を介して前記トランジスタのゲート電極と接続され、
前記記憶素子は前記電源入力端子から電位を供給することにより高抵抗状態から低抵抗状態へと移行し、
前記抵抗部は前記電源入力端子と前記メモリセルとの間に当該記憶素子に対し直列に設けられていることを特徴とする不揮発性メモリ。
【請求項９】
請求項５乃至請求項８のいずれか一項において、
前記メモリセルを複数有することを特徴とする不揮発性メモリ。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記抵抗部は前記書き込み回路内に設けられていることを特徴とする不揮発性メモリ。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記抵抗部は、半導体層によって構成される抵抗素子、金属薄膜、ダイオード接続されたトランジスタ、もしくはゲート電極を制御されたトランジスタであることを特徴とする不揮発性メモリ。
【請求項１２】
請求項１乃至請求１１のいずれか一項において、
前記抵抗部の実効抵抗は、記憶素子の高抵抗状態における実効抵抗値の１／３以下であることを特徴とする不揮発性メモリ。
【請求項１３】
請求項１乃至１１のいずれか一項において、
前記抵抗部の実効抵抗は、記憶素子の高抵抗状態における実効抵抗値の１／１０以下であることを特徴とする不揮発性メモリ。
【請求項１４】
請求項１乃至１３のいずれか一項において、
前記抵抗部の実効抵抗は、記憶素子の低抵抗状態における実効抵抗値の等倍以上であることを特徴とする不揮発性メモリ。
【請求項１５】
請求項１乃至１３のいずれか一項において、
前記抵抗部の実効抵抗は、記憶素子の低抵抗状態における実効抵抗値の３倍以上であることを特徴とする不揮発性メモリ。
【請求項１６】
請求項１乃至１５のいずれか一項において、
前記記憶素子の高抵抗状態と低抵抗状態とでは１０倍以上の抵抗比を有することを特徴とする不揮発性メモリ。
【請求項１７】
請求項１乃至１６のいずれか一項において、
少なくとも前記不揮発性メモリと、アンテナとを有し、
無線通信を行うことを特徴とする半導体装置。
【請求項１８】
請求項１７において、
さらにバッテリーを有することを特徴とする半導体装置。
【請求項１】
低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、
前記抵抗部は前記電流の経路上に設けられていることを特徴とする不揮発性メモリ。
【請求項２】
低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、読み出し回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路もしくは読み出し回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、
前記抵抗部は前記電流の経路上に設けられていることを特徴とする不揮発性メモリ。
【請求項３】
低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、読み出し回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路もしくは読み出し回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記記憶素子への書き込み時に当該記憶素子に流れる電流は前記電源入力端子から前記書き込み回路を介して供給され、
前記抵抗部は前記電流の経路上で、なおかつ読み出し時に当該記憶素子に流れる電流の経路外に設けられていることを特徴とする不揮発性メモリ。
【請求項４】
低抵抗状態と高抵抗状態を有する記憶素子と、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記ビット線駆動回路はビット線を介して前記記憶素子と接続され、
前記記憶素子への書き込み時には当該記憶素子に接続されたビット線と前記電源入力端子との間に書き込み電圧が伝達される電気経路が形成され、
前記抵抗部は前記電気経路上に設けられていることを特徴とする不揮発性メモリ。
【請求項５】
低抵抗状態と高抵抗状態を有する記憶素子を含むメモリセルと、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記記憶素子の第１の電極はビット線を介して前記ビット線駆動回路と接続され、
前記記憶素子の第２の電極はワード線を介して前記ワード線駆動回路と接続され、
前記抵抗部は前記電源入力端子と前記メモリセルとの間に当該記憶素子に対し直列に設けられていることを特徴とする不揮発性メモリ。
【請求項６】
請求項５において、
前記メモリセルは前記記憶素子と直列に接続されたダイオードを有することを特徴とする不揮発性メモリ。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記記憶素子は、書き込みにより高抵抗状態から低抵抗状態に移行する素子であることを特徴とする不揮発性メモリ。
【請求項８】
メモリセルと、書き込み回路と、抵抗部と、前記書き込み回路へ書き込み電圧を入力する電源入力端子と、前記記憶素子と前記書き込み回路とを接続するか否かを選択するビット線駆動回路と、前記記憶素子に書き込みをするか否かを選択するワード線駆動回路とを有し、
前記メモリセルは低抵抗状態と高抵抗状態を有する記憶素子とトランジスタとを有し、
前記ビット線駆動回路はビット線及び前記トランジスタを介して前記記憶素子と接続され、
前記ワード線駆動回路はワード線を介して前記トランジスタのゲート電極と接続され、
前記記憶素子は前記電源入力端子から電位を供給することにより高抵抗状態から低抵抗状態へと移行し、
前記抵抗部は前記電源入力端子と前記メモリセルとの間に当該記憶素子に対し直列に設けられていることを特徴とする不揮発性メモリ。
【請求項９】
請求項５乃至請求項８のいずれか一項において、
前記メモリセルを複数有することを特徴とする不揮発性メモリ。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記抵抗部は前記書き込み回路内に設けられていることを特徴とする不揮発性メモリ。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記抵抗部は、半導体層によって構成される抵抗素子、金属薄膜、ダイオード接続されたトランジスタ、もしくはゲート電極を制御されたトランジスタであることを特徴とする不揮発性メモリ。
【請求項１２】
請求項１乃至請求１１のいずれか一項において、
前記抵抗部の実効抵抗は、記憶素子の高抵抗状態における実効抵抗値の１／３以下であることを特徴とする不揮発性メモリ。
【請求項１３】
請求項１乃至１１のいずれか一項において、
前記抵抗部の実効抵抗は、記憶素子の高抵抗状態における実効抵抗値の１／１０以下であることを特徴とする不揮発性メモリ。
【請求項１４】
請求項１乃至１３のいずれか一項において、
前記抵抗部の実効抵抗は、記憶素子の低抵抗状態における実効抵抗値の等倍以上であることを特徴とする不揮発性メモリ。
【請求項１５】
請求項１乃至１３のいずれか一項において、
前記抵抗部の実効抵抗は、記憶素子の低抵抗状態における実効抵抗値の３倍以上であることを特徴とする不揮発性メモリ。
【請求項１６】
請求項１乃至１５のいずれか一項において、
前記記憶素子の高抵抗状態と低抵抗状態とでは１０倍以上の抵抗比を有することを特徴とする不揮発性メモリ。
【請求項１７】
請求項１乃至１６のいずれか一項において、
少なくとも前記不揮発性メモリと、アンテナとを有し、
無線通信を行うことを特徴とする半導体装置。
【請求項１８】
請求項１７において、
さらにバッテリーを有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００８−１８２２１７（Ｐ２００８−１８２２１７Ａ）
【公開日】平成２０年８月７日（２００８．８．７）
【国際特許分類】
【出願番号】特願２００７−３３１３４２（Ｐ２００７−３３１３４２）
【出願日】平成１９年１２月２５日（２００７．１２．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２０年８月７日（２００８．８．７）
【国際特許分類】
【出願日】平成１９年１２月２５日（２００７．１２．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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