半導体装置、及び表示装置
【課題】表示装置において、表示素子に電流を供給するトランジスタの特性が画素ごとにばらつくことによって生ずる輝度ムラが、表示装置の画質向上の足かせとなっていた。
【解決手段】ソース信号線より画素に入力される映像信号は、表示素子に電流を供給するためのトランジスタをダイオード接続とし、当該ダイオード接続されたトランジスタのゲートに所望の電位が印加される。ここで、ダイオード接続したトランジスタにおいて、そのソース・ドレイン間には、トランジスタのしきい値電圧に応じた電位差を取得する。その結果、駆動用トランジスタのゲート電極には、映像信号にしきい値電圧に応じた電位差のオフセットをかけた電位を印加することができる。
【解決手段】ソース信号線より画素に入力される映像信号は、表示素子に電流を供給するためのトランジスタをダイオード接続とし、当該ダイオード接続されたトランジスタのゲートに所望の電位が印加される。ここで、ダイオード接続したトランジスタにおいて、そのソース・ドレイン間には、トランジスタのしきい値電圧に応じた電位差を取得する。その結果、駆動用トランジスタのゲート電極には、映像信号にしきい値電圧に応じた電位差のオフセットをかけた電位を印加することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置の構成に関する。本発明はまた、ガラス、プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有する半導体装置を含むアクティブマトリクス型発光装置の構成に関する。また、このような発光装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、エレクトロルミネッセンス(Electro Luminescence：ＥＬ)素子等を始めとした発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために視認性が高く、液晶表示装置(ＬＣＤ)等において必要なバックライトを必要としないために薄型化に適しているとともに、視野角にほとんど制限が無い。
【０００３】
ここで、ＥＬ素子とは、電場を加えることで発生するルミネッセンスが得られる発光層を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明において、発光装置とは、上述したいずれの発光形態であっても良い。
【０００４】
ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層構造をとっている。代表的には、「陽極／正孔輸送層／発光層／電子輸送層／陰極」という積層構造が挙げられる。また、これ以外にも、陽極と陰極との間に、「正孔注入層／正孔輸送層／発光層／電子輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積層する構造がある。
本発明の発光装置に用いるＥＬ素子の構造としては、上述の構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い。
【０００５】
本明細書においては、ＥＬ素子において、陽極と陰極との間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てＥＬ素子に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子をＥＬ素子と呼ぶ。
【０００６】
図２０に、一般的な発光装置における画素の構成を示す。なお、代表的な発光装置として、ＥＬ表示装置を例とする。図２０に示した画素は、ソース信号線２００１、ゲート信号線２００２、スイッチング用ＴＦＴ２００３、駆動用ＴＦＴ２００４、容量手段２００５、ＥＬ素子２００６、電流供給線２００７、電源線２００８を有している。
【０００７】
各部の接続関係について説明する。ここで、ＴＦＴはゲート、ソース、ドレインの３端子を有するが、ソース、ドレインに関しては、ＴＦＴの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第１の電極、他方を第２の電極と表記する。ＴＦＴのＯＮ、ＯＦＦについて、各端子の電位等(あるＴＦＴのゲート・ソース間電圧等)について説明が必要な際には、ソース、ドレイン等と表記する。
【０００８】
また、本明細書において、ＴＦＴがＯＮしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値電圧を超え、ソース、ドレイン間が導通している状態をいい、ＴＦＴがＯＦＦしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値電圧を下回り、ソース、ドレイン間が導通していない（非導通となっている）状態をいう。ただし、ＴＦＴにおいてはオフリーク電流が存在するが、その大きさはオン電流に比べて小さいので、ここではオフリーク電流のみが流れる状態もまたＯＦＦしている状態に含むものとする。
【０００９】
スイッチング用ＴＦＴ２００３のゲート電極は、ゲート信号線２００２に接続され、第１の電極はソース信号線２００１に接続され、第２の電極は駆動用ＴＦＴ２００４のゲート電極に接続されている。駆動用ＴＦＴ２００４の第１の電極は、電流供給線２００７に接続され、第２の電極はＥＬ素子２００６の第１の電極に接続されている。ＥＬ素子２００６の第２の電極は、電源線２００８に接続されている。電流供給線２００７と、電源線２００８とは、互いに電位差を有している。また、駆動用ＴＦＴ２００４のゲート・ソース間電圧を保持するために、駆動用ＴＦＴ２００４のゲート電極と第１の電極との間に容量手段２００５を設けても良い。
【００１０】
ゲート信号線２００２にパルスが入力されてスイッチング用ＴＦＴ２００３がＯＮすると、ソース信号線２００１に出力されてきている映像信号は、駆動用ＴＦＴ２００４のゲート電極へと入力される。入力された映像信号の電位に従って、駆動用ＴＦＴ２００４のゲート・ソース間電圧が決定し、駆動用ＴＦＴ２００４のソース・ドレイン間を流れる電流(以下、ドレイン電流と表記)が決定する。
この電流はＥＬ素子２００６に供給されて発光する。
【００１１】
ところで、多結晶シリコン(ポリシリコン 以下Ｐ−Ｓｉ)で形成されたＴＦＴは、非晶質シリコン(アモルファスシリコン 以下Ａ−Ｓｉ)で形成されたＴＦＴよりも電界効果移動度が高く、ＯＮ電流が大きいため、発光装置に用いるトランジスタとしてより適している。
【００１２】
反面、ポリシリコンで形成されたＴＦＴは、結晶粒界における欠陥に起因して、その電気的特性にばらつきが生じやすいといった問題点を有している。
【００１３】
図２０に示した画素において、画素を構成するＴＦＴのしきい値電圧が画素ごとにばらつくと、同じ映像信号を入力した場合にも、それに応じてＴＦＴのドレイン電流の大きさが異なってくるため、ＥＬ素子２００６の輝度がばらつく。よってアナログ階調の場合、問題となっていた。
【００１４】
最近、このような問題に鑑みて、ＴＦＴのしきい値電圧のばらつきを補正することの出来るものが提案されている。そのうちの１例としては、図２２に示すような構成が挙げられる（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】国際公開番号９９−４８４０３号パンフレット（Ｐ２５、Ｆｉｇ３、Ｆｉｇ４）
【００１６】
図２２に示した画素は、ソース信号線２２０１、第１〜第３のゲート信号線２２０２〜２２０４、ＴＦＴ２２０５〜２２０８、容量手段２２０９(Ｃ2)、２２１０(Ｃ1)、電流供給線２２１２、ＥＬ素子２２１１を有する。
【００１７】
ＴＦＴ２２０５のゲート電極は、第１のゲート信号線２２０２に接続され、第１の電極は、ソース信号線２２０１に接続され、第２の電極は、容量手段２２０９の第１の電極に接続されている。容量手段２２０９の第２の電極は、容量手段２２１０の第１の電極に接続され、容量手段２２１０の第２の電極は、電流供給線２２１２に接続されている。ＴＦＴ２２０６のゲート電極は、容量手段２２０９の第２の電極および容量手段２２１０の第１の電極に接続され、第１の電極は、電流供給線２２１２に接続され、第２の電極は、ＴＦＴ２２０７の第１の電極およびＴＦＴ２２０８の第１の電極に接続されている。ＴＦＴ２２０７のゲート電極は、第２のゲート信号線２２０３に接続され、第２の電極は、容量手段２２０９の第２の電極および容量手段２２１０の第１の電極に接続されている。ＴＦＴ２２０８のゲート電極は、第３のゲート信号線２２０４に接続され、第２の電極は、ＥＬ素子２２１１の第１の電極に接続されている。ＥＬ素子２２１１の第２の電極には、電源線２２１３に接続され、電流供給線２２１２とは互いに電位差を有する。
【００１８】
図２２(Ｂ)および図２３(Ａ)〜(Ｆ)を用いて、動作について説明する。図２２(Ｂ)は、ソース信号線２２０１、第１〜第３のゲート信号線２２０２〜２２０４に入力される映像信号およびパルスのタイミングを示しており、図２３に示す各動作にあわせて、I〜VIIIの区間に分割している。また、図２２に示した画素の一例では、４つのＴＦＴを用いて構成され、その極性は全てＰチャネル型である。よって、ゲート電極にＬレベルが入力されてＯＮし、Ｈレベルが入力されてＯＦＦするものとする。また、ソース信号線２２０１に入力される映像信号は、ここでは入力される期間のみを示すためパルスで示しているが、アナログ階調方式の場合は、所定のアナログ電位をとる。
【００１９】
まず、第１のゲート信号線２２０２がＬレベルとなり、ＴＦＴ２２０５がＯＮする(区間I)。続いて第２、第３のゲート信号線２２０３、２２０４がＬレベルとなり、ＴＦＴ２２０７、２２０８がＯＮする。ここで、図２３(Ａ)に示すように、容量手段２２０９、２２１０に電荷が貯まり、容量手段２２１０が保持する電圧が、ＴＦＴ２２０６のしきい値電圧(Ｖth)を上回ったところで、ＴＦＴ２２０６がＯＮする(区間II)。
【００２０】
続いて、第３のゲート信号線２２０４がＨレベルとなって、ＴＦＴ２２０８がＯＦＦする。すると、容量手段２２０９、２２１０に貯まっていた電荷が再び移動し、容量手段２２１０に保持される電圧は、やがてＶthに等しくなる。このとき、図２３(Ｂ)にも示すように、電流供給線２２１２、ソース信号線２２０１の電位はいずれもＶDDであるので、容量手段２２０９においても、保持されている電圧はＶthに等しくなる。よって、やがてＴＦＴ２２０６はＯＦＦする。
【００２１】
前述のように、容量手段２２０９、２２１０に保持されている電圧がＶthに等しくなったところで、第２のゲート信号線２２０３がＨレベルとなり、ＴＦＴ２２０７がＯＦＦする(区間IＶ)。この動作により、図２３(Ｃ)に示すように、容量手段２２０９においてＶthが保持される。
【００２２】
このとき、容量手段２２１０(Ｃ1)に保持されている電荷Ｑ1については、式(１)のような関係が成立する。同時に、容量手段２２０９(Ｃ2)に保持されている電荷Ｑ2においては、式(２)のような関係が成立する。
【００２３】
【数１】
【００２４】
【数２】
【００２５】
続いて、図２３(Ｄ)に示すように、映像信号の入力が行われる(区間Ｖ)。ソース信号線２２０１に映像信号が出力されて、その電位はＶDDから映像信号の電位ＶData(ここでは、ＴＦＴ２２０６がＰチャネル型であるので、ＶDD＞ＶDataとする。)となる。このときの、ＴＦＴ２２０６のゲート電極の電位をＶPとし、このノードにおける電荷をＱとすると、容量手段２２０９、２２１０とを含めた電荷保存則により、式(３)、(４)のような関係が成立する。
【００２６】
【数３】
【００２７】
【数４】
【００２８】
式(１)〜(４)より、ＴＦＴ２２０６のゲート電極の電位ＶPは、式(５)で表される。
【００２９】
【数５】
【００３０】
よって、ＴＦＴ２２０６のゲート・ソース間電圧ＶGSは、式(６)で表される。
【００３１】
【数６】
【００３２】
式(６)右辺には、Ｖthの項が含まれる。すなわち、ソース信号線２２０１より入力される映像信号には、その画素におけるＴＦＴ２２０６のしきい値電圧が上乗せされて容量手段２２０９、２２１０によって保持される。
【００３３】
映像信号の入力が完了すると、第１のゲート信号線２２０２がＨレベルとなって、ＴＦＴ２２０５がＯＦＦする(区間ＶI)。その後、ソース信号線は所定の電位に戻る(区間ＶII)。以上の動作によって、映像信号の画素への書き込み動作が完了する(図２３(Ｅ))。
【００３４】
続いて、第３のゲート信号線２２０４がＬレベルとなり、ＴＦＴ２２０８がＯＮし、ＥＬ素子２２１１に図２３(Ｆ)に示すように電流が流れることによってＥＬ素子２２１１が発光する。このときＥＬ素子２２１１に流れる電流の値は、ＴＦＴ２２０６のゲート・ソース間電圧に従ったものであり、ＴＦＴ２２０６を流れるドレイン電流ＩDSは、式(７)で表される。
【００３５】
【数７】
【００３６】
式(７)より、ＴＦＴ２２０６のドレイン電流ＩDSには、しきい値電圧Ｖthの値に依存しないことがわかる。よって、ＴＦＴ２２０６のしきい値電圧がばらついた場合にも、画素ごとにその値を補正して映像信号に上乗せすることにより、映像信号の電位ＶDataに従った電流がＥＬ素子２２１１に流れることがわかる。
【発明の概要】
【発明が解決しようとする課題】
【００３７】
しかし、前述の構成の場合、容量手段２２０９、２２１０の容量値がばらついた場合には、ＴＦＴ２２０６のドレイン電流ＩDSがばらついてしまうことになる。そこで、本発明においては、容量値のばらつきの影響を受けることのない構成によって、ＴＦＴのしきい値電圧のばらつきを補正することの出来る半導体装置を画素に用いた発光装置を提供することを目的とする。
【課題を解決するための手段】
【００３８】
本発明の動作原理を、図２９を用いて説明する。図２９（Ａ）（Ｂ）のような回路を考える。スイッチ素子２９０１、２９０３、２９１１、２９１３は、それぞれSignal１、Signal２によって制御される素子であり、ＴＦＴ等によってＯＮ、ＯＦＦが出来るもので良い。ここで、単一方向にのみ電流が流れる素子を、整流性素子と定義する。整流性素子としては、ダイオードや、ゲート・ドレイン間を接続（このような接続をダイオード接続と表記する）したＴＦＴが挙げられる。
【００３９】
図２９（Ａ）（Ｂ）に示すように、スイッチ素子２９０１、２９１１、整流性素子２９０２、２９１２、スイッチ素子２９０３、２９１３を接続した回路を考える。
【００４０】
ここで、回路の一端より、ある信号が入力され、回路の他端は、ある一定電位が与えられているとする。図２９（Ａ）の場合、入力される信号をＶX、一定電位をＶSS（≦ＶX−|ＶthＰ|：ＶthＰはＴＦＴのしきい値電圧）とし、図２９（Ｂ）の場合、入力される信号をＶX、一定電位をＶDD（≧ＶX＋|ＶthＮ|：ＶthＮはＴＦＴのしきい値電圧）とする。
【００４１】
今、図２９（Ｃ）においてiで示される期間で、スイッチ素子２９０３、２９１３が導通する。すると、図２９（Ａ）において、整流性素子（ここでは整流性素子にダイオード接続ＴＦＴを用いたものとする。）であるＴＦＴ２９０２のドレイン電極およびゲート電極の電位が低下する。図２９（Ｂ）においては、ＴＦＴ２９１２の第２の電極およびゲート電極の電位が上昇する。整流性素子２９０２、２９１２のいずれも、両電極間の電圧がしきい値電圧の絶対値を上回るため、ＴＦＴ２９０２、２９１２はともにＯＮする。ただしこのとき、スイッチ素子２９０１、２９１１は共にＯＦＦしており、電流は流れない。
【００４２】
その後、図２９（Ｃ）においてiiで示される期間で、スイッチ素子２９０１、２９０３、２９１１、２９１３が導通する。この期間で、ＴＦＴ２９０２、２９１２のゲート・ソース間電圧はそれぞれ、ＶSS−ＶX、ＶDD−ＶXとなり、それぞれのＴＦＴのしきい値電圧の絶対値を上回り、ＶX→ＶSSへ、ＶDD→ＶXへ電流が流れる。
【００４３】
続いて、図２９（Ｃ）においてiiiで示される期間で、スイッチ素子２９０１、２９１１が導通し、かつスイッチ素子２９０３、２９１３が非導通となる。このとき、ＴＦＴ２９０２、２９１２のソース電位はＶXである。今、ＴＦＴ２９０２、２９１２のゲート・ソース間電圧はそのしきい値電圧の絶対値を上回っており、ＴＦＴ２９０２、２９１２はＯＮ状態であるため、電流が流れつづける。
これにより、ＴＦＴ２９０２のドレイン電位は上昇し、ＴＦＴ２９１２のドレイン電位は下降する。やがて、ＴＦＴ２９０２、２９１２のゲート・ソース間電圧は、そのしきい値電圧に等しくなり、ＴＦＴ２９０２、２９１２はともにＯＦＦする。このとき、ＴＦＴ２９０２、２９１２のドレイン電位はそれぞれ、ＶX−|ＶthＰ|、ＶX＋|ＶthＮ|となる。つまり、ＴＦＴ２９０２、２９１２によって、入力される信号の電位ＶXに、それぞれのしきい値電圧を上乗せする動作が行われる。ＴＦＴ２９０２、２９１２のゲート電極の電位をそれぞれ、ＶG2902、ＶG2912とすると、上記の動作において、ＶG2902、ＶG2912はそれぞれ、図２９（Ｄ）に示すような電位をとる。
【００４４】
本発明においては、ソース信号線より画素に入力される映像信号は、図２９（Ａ）（Ｂ）において２９０２、２９１２で示したような、ゲート・ドレイン間を接続したＴＦＴを経て、ＥＬ素子に電流を供給するためのＴＦＴのゲート電極に所望の電位が印加される。ここで、ゲート・ドレイン間を接続したＴＦＴにおいて、そのソース・ドレイン間には、ＴＦＴのしきい値電圧に等しい電位差が生ずる。よって、駆動用ＴＦＴのゲート電極には、映像信号にしきい値電圧分だけオフセットをかけた電位を印加するようにする。
【００４５】
なお、ＴＦＴ２９０２、２９１２は、図２９（Ｅ）に示すように、それぞれダイオード２９２２、２９３２を用いても良い。
【００４６】
また、スイッチ素子２９０３、２９１３についても、図２９（Ｆ）に示すように、ダイオード２９２３、２９３３を用い、図２９（Ｃ）における区間iiiの動作で、ＶDDもしくはＶSSの電位を変化させることによってＶG2902、ＶG2912に同様の振る舞いをさせることも出来る。
【００４７】
ここで用いるダイオードには、通常のＰＮ接合を有するダイオードの他、前述のダイオード接続ＴＦＴを用いても良い。
【００４８】
また、スイッチ素子２９０１、２９１１は共に省略しても良い。つまり、整流性素子２９０２、２９１２の第１の電極に、信号ＶXが入力されても良い。
【００４９】
ここでは、発光装置におけるＴＦＴのしきい値電圧のばらつきを補正し、ＥＬ素子の輝度ばらつきを低減することを課題とし、それに対する解決方法として述べているが、本発明の動作原理は、発光装置におけるＴＦＴのしきい値電圧のばらつきを補正するためだけにとどまらず、他の電子回路にももちろん応用が可能である。
【００５０】
また、本発明におけるトランジスタとしては、主としてＴＦＴを用いて構成したものを例として挙げているが、単結晶トランジスタ又は有機物を利用したトランジスタでもよい。例えば、単結晶トランジスタとしては、ＳＯＩ技術を用いて形成されたトランジスタとすることができる。また、薄膜トランジスタとしては、活性層として多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたＴＦＴや、アモルファスシリコンを用いたＴＦＴとすることができる。その他、バイポーラトランジスタや、カーボンナノチューブ等により形成されたトランジスタを用いても良い。
【００５１】
本発明の構成を以下に記す。
【００５２】
本発明の半導体装置は、スイッチ素子と、整流性素子とを有し、前記整流性素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記スイッチ素子の第１の電極と電気的に接続され、前記スイッチ素子の第２の電極には、ある電位Ｖが与えられる半導体装置であって、前記整流性素子の第２の電極より、前記信号Ｖ1から前記整流性素子のしきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得ることを特徴としている。
【００５３】
本発明の半導体装置は、第１および第２のスイッチ素子と、整流性素子とを有し、前記第１のスイッチ素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記整流性素子の第１の電極と電気的に接続され、前記整流性素子の第２の電極は、前記第２のスイッチ素子の第１の電極と電気的に接続され、前記第２のスイッチ素子の第２の電極には、ある電位Ｖが与えられる半導体装置であって、前記整流性素子の第２の電極より、前記信号Ｖ1から前記整流性素子のしきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得ることを特徴としている。
【００５４】
本発明の半導体装置は、第１および第２の整流性素子とを有し、前記第１の整流性素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記第２の整流性素子の第１の電極と電気的に接続され、前記第２の整流性素子の第２の電極には、ある電位Ｖが与えられる半導体装置であって、前記第１の整流性素子の第２の電極より、前記信号Ｖ1から前記第１の整流性素子のしきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得ることを特徴としている。
【００５５】
本発明の半導体装置は、前記整流性素子とは、ゲート・ドレイン間を接続したトランジスタを用いてなり、前記トランジスタの極性がＮチャネル型であり、しきい値電圧がＶｔｈであるとき、Ｖ1＋Ｖｔｈ＜Ｖ、かつＶ2＝Ｖ1＋Ｖｔｈを満たし、前記トランジスタの極性がＮチャネル型であり、しきい値電圧がＶｔｈであるとき、Ｖ1＞Ｖ＋|Ｖｔｈ|、かつＶ2＝Ｖ1−|Ｖｔｈ|を満たすことを特徴としている。
【００５６】
本発明の半導体装置は、前記整流性素子とは、ダイオードを用いてなり、前記ダイオードのしきい値電圧がＶｔｈであるとき、Ｖ1＞Ｖ＋Ｖｔｈ、かつＶ2＝Ｖ1−|Ｖｔｈ|もしくは、Ｖ1＜Ｖ−|Ｖｔｈ|、かつＶ2＝Ｖ1＋Ｖｔｈを満たすことを特徴としている。
【００５７】
本発明の半導体装置は、発光素子を備えた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００５８】
本発明の半導体装置は、発光素子を備えた画素を有する半導体装置であって、前記画素は、ソース信号線と、ゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記画素より少なくとも１行前に走査される行の画素の有するゲート信号線と電気的に接続され 前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００５９】
本発明の半導体装置は、発光素子を備えた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタのゲート電極および第１の電極と電気的に接続され、第２の電極は、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第２のトランジスタの第２の電極は、前記ソース信号線と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００６０】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタのゲート電極と、前記第２のトランジスタの第１の電極と、前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００６１】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、ゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタのゲート電極と、前記第２のトランジスタの第１の電極と、前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記画素より少なくとも１行前に走査される行の画素の有するゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００６２】
本発明の半導体装置は、前記第３のトランジスタの第２の電極は、リセット用電源線と電気的に接続されていることを特徴としている。
【００６３】
本発明の半導体装置は、前記第３のトランジスタの第２の電極は、前記画素と異なる行において走査されるいずれかの画素が有するゲート信号線のうちいずれか１本と電気的に接続されていることを特徴としている。
【００６４】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極および、前記第３のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第２の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００６５】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第３のトランジスタと、容量手段と、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極および、前記第３のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記容量手段の第１の電極は、前記第３のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第２のゲート信号線と電気的に接続されていることを特徴としている。
【００６６】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第３のトランジスタと、ダイオードと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極および、前記第３のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記ダイオードの第１の電極は、前記第３のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第２のゲート信号線と電気的に接続され、前記第２のゲート信号線の電位を変化させたとき、前記第１の電極から前記第２の電極、もしくは前記第２の電極から前記第１の電極のいずれか一方向にのみ電流を生ずることを特徴としている。
【００６７】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第４のトランジスタのゲート電極と電気的に接続され、前記第５のトランジスタが導通することによって、前記第４のトランジスタのゲート・ソース間電圧を０とすることを特徴としている。
【００６８】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記画素より少なくとも１行前に走査される行の画素の有する前記第１のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第４のトランジスタのゲート電極と電気的に接続され、前記第５のトランジスタが導通することによって、前記第４のトランジスタのゲート・ソース間電圧を０とすることを特徴としている。
【００６９】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第２の電極と電気的に接続され、前記第５のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。
【００７０】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記画素より少なくとも１行前に走査される行の画素の有する前記第１のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第２の電極と電気的に接続され、前記第５のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。
【００７１】
本発明の半導体装置は、前記第３のトランジスタの第２の電極は、リセット用電源線と電気的に接続されていることを特徴としている。
【００７２】
本発明の半導体装置は、前記第３のトランジスタの第２の電極は、前記画素を除くいずれかの行において走査されるいずれかの画素が有するゲート信号線のうちいずれか１本と電気的に接続されていることを特徴としている。
【００７３】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号と、第１および第２のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記画素の１行前に走査される行の画素の有する前記第１のゲート信号線と電気的に接続され、第２の電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記第５のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。
【００７４】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号と、第１および第２のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記画素の１行前に走査される行の画素の有する前記第１のゲート信号線と電気的に接続され、第２の電極は、前記第１のゲート信号線と電気的に接続され、 前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記第５のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。
【００７５】
本発明の半導体装置は、前記半導体装置は、保持容量手段を有し、前記保持容量手段の第１の電極は、前記第１のトランジスタの第２の電極と電気的に接続され、第２の電極には、一定電位が与えられ、前期第１のトランジスタの第２の電極における電位を保持することを特徴としている。
【００７６】
本発明の半導体装置は、前記半導体装置は、保持容量手段を有し、前記保持容量手段の第１の電極は、前記第４のトランジスタのゲート電極と電気的に接続され、第２の電極には、一定電位が与えられ、前期第４のトランジスタのゲート電極に印加される電位を保持することを特徴としている。
【００７７】
本発明の半導体装置は、スイッチ素子と、整流性素子とを有し、前記整流性素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記スイッチ素子の第１の電極と電気的に接続され、前記スイッチ素子の第２の電極には、ある電位Ｖが与えられる半導体装置の駆動方法であって、前記スイッチ素子を導通して、前記整流性素子の第２の電極の電位をＶとする第１のステップと、前記第１のステップから、前記スイッチ素子を非導通とし、前記整流性素子の両電極間の電圧を、前記整流性素子のしきい値電圧Ｖｔｈに収束させる第２のステップと、 前記しきい値電圧Ｖｔｈを保持し、前記整流性素子の第２の電極より、前記信号Ｖ1から前記しきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得る第３のステップとを有することを特徴としている。
【００７８】
本発明の半導体装置は、第１および第２のスイッチ素子と、整流性素子とを有し、前記第１のスイッチ素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記整流性素子の第１の電極と電気的に接続され、前記整流性素子の第２の電極は、前記第２のスイッチ素子の第１の電極と電気的に接続され、前記第２のスイッチ素子の第２の電極には、ある電位Ｖが与えられる半導体装置の駆動方法であって、前記第２のスイッチ素子を導通して、前記整流性素子の第２の電極の電位をＶとする第１のステップと、前記第１のステップから、さらに前記第１のスイッチ素子を導通して、前記整流性素子第１の電極の電位をＶ1とする第２のステップと、前記第２のステップから、前記第２のスイッチを非導通とし、前記整流性素子の両電極間の電圧を、前記整流性素子のしきい値電圧Ｖｔｈに収束させる第３のステップと、前記第３のステップから、さらに第１のスイッチを非導通とし、前記しきい値電圧Ｖｔｈを保持し、前記整流性素子の第２の電極より、前記信号Ｖ1から前記しきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得る第４のステップとを有することを特徴としている。
【００７９】
本発明の半導体装置は、第１および第２の整流性素子とを有し、前記第１の整流性素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記第２の整流性素子の第１の電極と電気的に接続され、前記第２の整流性素子の第２の電極には、ある電位Ｖが与えられる半導体装置の駆動方法であって、前記第１の整流性素子のしきい値電圧をＶｔｈとし、Ｖ１＞（Ｖ−|Ｖｔｈ|）のとき、前記第２の整流性素子の第２の電極の電位をＶ→Ｖ0（Ｖ0＞Ｖ）とし、前記第２の整流性素子を流れる電流を遮断する第１のステップと、前記第１の整流性素子の第２の電極より、前記信号Ｖ1から前記しきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得る第２のステップとを有することを特徴としている。
【００８０】
本発明の半導体装置は、前記整流性素子とは、ゲート・ドレイン間を接続したトランジスタを用いてなり、前記トランジスタの極性がＮチャネル型であり、しきい値電圧がＶｔｈであるとき、Ｖ1＋|Ｖｔｈ|＜Ｖ、かつＶ2＝Ｖ1＋Ｖｔｈを満たし、前記トランジスタの極性がＰチャネル型であり、しきい値電圧がＶｔｈであるとき、Ｖ1＞Ｖ＋Ｖｔｈ、かつＶ2＝Ｖ1−|Ｖｔｈ|を満たすことを特徴としている。
【００８１】
本発明の半導体装置は、前記整流性素子とは、ダイオードを用いてなり、前記ダイオードのしきい値電圧がＶｔｈであるとき、Ｖ1＞Ｖ＋Ｖｔｈ、かつＶ2＝Ｖ1−|Ｖｔｈ|もしくは、Ｖ1＜Ｖ−|Ｖｔｈ|、かつＶ2＝Ｖ1＋Ｖｔｈを満たすことを特徴としている。
【発明の効果】
【００８２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１５に示したいずれの構成の発光装置を用いても良い。
本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常にＴＦＴのしきい値電圧のばらつきを補正することが出来る。さらに、図２２、２３に示したように、発光装置に応用する場合、従来例では１水平期間内に行う動作が多かったのに対して、本発明はより簡単な動作原理に基づいており、動作タイミングも簡単なため、回路の高速動作が可能となり、特にデジタル階調方式と時間階調方式とを組み合わせた方法によって表示を行う際に、よりビット数の高い映像信号を用いて高品質な映像の表示が可能となる。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態を示す図。
【図２】図１に示した構成による動作を説明する図。
【図３】本発明の一実施形態およびその動作を説明する図。
【図４】本発明の一実施形態およびその動作を説明する図。
【図５】本発明の一実施形態およびその動作を説明する図。
【図６】本発明の一実施形態およびその動作を説明する図。
【図７】本発明の一実施形態およびその動作を説明する図。
【図８】本発明の一実施形態を示す図。
【図９】本発明の一実施形態およびその動作を説明する図。
【図１０】本発明の一実施形態およびその動作を説明する図。
【図１１】図９に示した構成による動作のタイミングを示す図。
【図１２】図１０に示した構成による動作のタイミングを示す図。
【図１３】発光装置の作製工程を説明する図。
【図１４】発光装置の作製工程を説明する図。
【図１５】発光装置の作製工程を説明する図。
【図１６】本発明の一実施形態およびその動作を説明する図。
【図１７】図１６に示した構成による動作を説明する図。
【図１８】本発明の一実施形態およびその動作を説明する図。
【図１９】図１８に示した構成による動作を説明する図。
【図２０】一般的な発光装置の画素の構成を示す図。
【図２１】デジタル階調方式と時間階調方式とを組み合わせた方法による動作を説明する図。
【図２２】ＴＦＴのしきい値電圧の補正を行う画素の構成の一例を示す図。
【図２３】図２２に示した構成による動作を説明する図。
【図２４】アナログ信号方式による発光装置の概要を説明する図。
【図２５】図２４にて用いるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。
【図２６】デジタル信号方式による発光装置の概要を説明する図。
【図２７】図２６にて用いるソース信号線駆動回路の構成例を示す図。
【図２８】Ｄ−ＦＦを用いた一般的なシフトレジスタによるパルス幅調整の例を示す図。
【図２９】本発明の動作原理を説明する図。
【図３０】発光装置の上面図および断面図。
【図３１】本発明が適用可能な電子機器の例を示す図。
【図３２】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３３】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３４】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３５】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３６】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３７】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３８】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３９】本発明の実施形態とは異なる構成例および動作を説明する図。
【図４０】本発明の実施形態とは異なる構成例および動作を説明する図。
【図４１】本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。
【図４２】本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。
【図４３】本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。
【図４４】本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。
【発明を実施するための形態】
【００８４】
[実施の形態１] 図１(Ａ)に、本発明の第１の実施形態を示す。ソース信号線１０１、第１、第２のゲート信号線１０２、１０３、ＴＦＴ１０４〜１０７、ＥＬ素子１０９、電流供給線１１０、リセット用電源線１１１、電源線１１２を有する。さらに、映像信号を保持するための容量手段１０８を設けても良い。
【００８５】
ＴＦＴ１０４のゲート電極は、第１のゲート信号線１０２に接続され、第１の電極は、ソース信号線１０１に接続され、第２の電極は、ＴＦＴ１０５の第１の電極に接続されている。ＴＦＴ１０５のゲート電極と第２の電極とは互いに接続され、ＴＦＴ１０６の第１の電極および、ＴＦＴ１０７のゲート電極に接続されている。ＴＦＴ１０６のゲート電極は、第２のゲート信号線１０３に接続され、第２の電極は、リセット用電源線１１１に接続されている。ＴＦＴ１０７の第１の電極は、電流供給線１１０に接続され、第２の電極は、ＥＬ素子１０９の第１の電極に接続されている。ＥＬ素子１０９の第２の電極は、電源線１１２に接続され、電流供給線１１０とは互いに電位差を有している。容量手段１０８を設ける場合には、ＴＦＴ１０７のゲート電極と、電流供給線１１０等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ１０４の第２の電極と、電流供給線１１０等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【００８６】
図１(Ｂ)は、第１、第２のゲート信号線に入力するパルスのタイミングを示している。図１(Ｂ)および図２を用いて、動作について説明する。なお、ここではＴＦＴ１０４、１０６はＮチャネル型として構成しているので、ゲート信号線の電位がＨレベルのときにＴＦＴがＯＮし、ＬレベルのときにＴＦＴがＯＦＦするものとしているが、ＴＦＴ１０４、１０６は単にスイッチング素子として機能するものであり、その極性は問わない。
【００８７】
今、ソース信号線１０１の電位がＶDD、電流供給線の電位がＶDD、リセット用電源線の電位がＶReset(＜ＶDD−|Ｖth|)であるとし、ＴＦＴ１０５については、ゲート(Ｇ)、ソース(Ｓ)、ドレイン(Ｄ)を図２(Ａ)のように定義する。まず、第２のゲート信号線１０３にパルスが入力されてＴＦＴ１０６がＯＮする。よって、図２(Ａ)に示すように、ＴＦＴ１０５のドレイン電位が低下して、ＴＦＴ１０５のゲート・ソース間電圧ＶGS＜０となり、さらにしきい値電圧Ｖthの絶対値を上回って、ＴＦＴ１０５がＯＮする。同時に、ＴＦＴ１０７のゲート・ソース間電圧もまたしきい値電圧の絶対値を上回るため、ＯＮする。
【００８８】
続いて、ＴＦＴ１０６がＯＦＦし、第１のゲート信号線１０２にパルスが入力されてＴＦＴ１０４がＯＮする。ここで、ソース信号線には映像信号が出力されてきており、その電位がＶData(ＶReset＜ＶData＜ＶDD)となっているため、ＴＦＴ１０５のソース電位がＶDataへと上昇する。すると、ＴＦＴ１０５を経て、ＴＦＴ１０７のゲート電極の電位、すなわちＴＦＴ１０５のゲート電極の電位も上昇する。その電位がＶData−|Ｖth|となったところで、ＴＦＴ１０５のゲート・ソース間電圧がそのしきい値電圧に等しくなるので、ＴＦＴ１０５がＯＦＦし、ＴＦＴ１０７のゲート電極の電位、すなわちＴＦＴ１０５のゲート電極の電位の上昇が停止する(図２(Ｂ))。
【００８９】
続いて、ＴＦＴ１０４がＯＦＦし、発光期間に移る。今、ＴＦＴ１０７のゲート電極には、所望の映像信号の電位に、しきい値電圧を上乗せした電位が印加されており、図２(Ｃ)に示すように、それに見合った電流が電流供給線１１０よりＴＦＴ１０７を経てＥＬ素子１０９に流れ、発光する。ところで、実際には、図２(Ａ)の初期化の段階でＴＦＴ１０７のゲート電極には、しきい値電圧の絶対値を上回る電位が印加されてＯＮし、最大輝度で発光しているが、第１、第２のゲート信号線が選択される期間は、実際の発光期間に比べて十分に短く、いかなる場合にも同様に発光するため、相対的な輝度のばらつきに影響することはない。
【００９０】
以上のような動作によって、画素の制御を行う。このとき、ＴＦＴ１０７を流れるドレイン電流ＩDSは、式(８)にて表される。
【００９１】
【数８】
【００９２】
仮に画面内の画素において、ＴＦＴのしきい値電圧のばらつきが生じた場合にも、１つの画素を構成するＴＦＴ、具体的にはＴＦＴ１０５、１０７のしきい値電圧が等しければ、その項は相殺され、ＩDSはしきい値電圧の項を含まなくなる。つまり、しきい値電圧に関係なく、ＩDSを決定することが出来、しきい値電圧のばらつきの影響を排除することが出来る。
【００９３】
[実施の形態２] 前述のアナログ階調方式とは異なる駆動方式として、ＴＦＴのしきい値電圧等がＯＮ電流に影響しにくい領域を用いて、ＥＬ素子を輝度１００％、０％の２つの状態のみで駆動するデジタル階調方式が提案されている。この方式では、白、黒の２階調しか表現出来ないため、時間階調方式等と組み合わせて多階調化を実現している。
【００９４】
デジタル階調方式と時間階調方式とを組み合わせた方法を用いる場合の半導体装置の画素の構成は、図２１(Ａ)に示したようなものがある。スイッチング用ＴＦＴ２１０４、駆動用ＴＦＴ２１０５に加え、消去用ＴＦＴ２１０６を用いることによって、発光時間の長さを細かく制御することが可能となっている。
【００９５】
デジタル階調方式と時間階調方式とを組み合わせた場合、図２１(Ｂ)に示すように、１フレーム期間を複数のサブフレーム期間に分割する。各サブフレーム期間は、図２１(Ｃ)に示すように、アドレス(書き込み)期間と、サステイン(発光)期間と、消去期間とを有する。表示ビット数に応じた数のサブフレーム期間を設け、各サブフレーム期間におけるサステイン(発光)期間の長さを、２(n-1)：２(n-2)：・・・：２：１とし、各サステイン（発光）期間でＥＬ素子の発光、もしくは非発光の選択をし、ＥＬ素子が発光している合計期間の長さの差を利用して階調表現を行う。発光している期間が長ければ輝度が高く、短ければ輝度が低くなる。なお、図２１においては４ビット階調の例を示しており、１フレーム期間は４つのサブフレーム期間に分割され、サステイン（発光）期間の組み合わせによって、２4＝１６階調を表現出来る。
【００９６】
時間階調方式を用いて多階調化を図る場合、下位ビットのサステイン(発光)期間の長さがより短くなるため、サステイン(発光)期間の終了後、直ちに次のアドレス期間を開始しようとすると、異なるサブフレーム期間のアドレス(書き込み)期間が重複する期間が生ずる。その場合、ある画素に入力される映像信号が、同時に異なる画素にも入力されてしまうため、正常な表示が出来なくなる。消去期間は、このような問題を解決するために設けられており、図２１(Ｂ)に示すように、Ｔｓ３の後、およびＴｓ４の後で、異なる２つのアドレス(書き込み)期間が重複しないように設けられる。よって、サステイン(発光)期間が十分に長く、異なる２つのアドレス(書き込み)期間の重複が生ずる心配の無いＳＦ１、ＳＦ２においては、消去期間は設けられていない。
【００９７】
図９(Ａ)は、実施の形態１において示した構成の画素に、第３のゲート信号線９１３、消去用ＴＦＴ９１４を追加し、デジタル階調方式と時間階調方式とを組み合わせた方法を用いるものである。消去用ＴＦＴ９１４のゲート電極は、第３のゲート信号線９１３に接続され、第１の電極は、ＴＦＴ９０７のゲート電極に接続され、第２の電極は、電流供給線９１０に接続されている。また、映像信号を保持するために、容量手段９０８を設ける場合には、ＴＦＴ９０７のゲート電極と、電流供給線９１０等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ９０４の第２の電極と、電流供給線９１０等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【００９８】
初期化および映像信号の入力の動作は、実施の形態１にて示したものと同様である。なお、初期化および映像信号の入力を行っている期間は、消去用ＴＦＴ９１４はＯＦＦしている。
【００９９】
ここで、サステイン(発光)期間から消去期間における動作について、図９および図１１を用いて説明する。図１１(Ａ)は、図２１(Ａ)に示したものと同様であり、１フレーム期間は、図１１(Ｂ)に示すように、４つのサブフレーム期間を有する。サステイン（発光）期間が短いサブフレーム期間ＳＦ３、ＳＦ４においては、それぞれ消去期間Ｔｅ３、Ｔｅ４を有している。ここでは、ＳＦ３での動作を例として説明する。
【０１００】
映像信号の入力が終了した後、図９(Ｂ)に示すように、ＴＦＴ９０７のゲート・ソース間電圧に応じた電流がＥＬ素子９０９に流れて発光する。その後、当該サステイン(発光)期間の終了するタイミングに達すると、第３のゲート信号線９１３にパルスが入力されて消去用ＴＦＴ９１４がＯＮし、図９（Ｃ）に示すように、ＴＦＴ９０７のゲート・ソース間電圧を０とする。よってＴＦＴ９０７がＯＦＦし、ＥＬ素子９０９への電流が遮断され、強制的にＥＬ素子９０９は非発光となる。
【０１０１】
これらの動作をタイミングチャートとして、図１１（Ｃ）に示した。サステイン（発光）期間Ｔｓ３の後、第３のゲート信号線９１３にパルスが入力されてＥＬ素子９０９が非発光となってから、次に第２のゲート信号線９０３にパルスが入力されて、初期化が始まるまでの期間が消去期間Ｔｅ３となる。
【０１０２】
本実施形態にて用いている消去用ＴＦＴ９１４は、他の実施形態における構成と組み合わせて用いることも出来る。
【０１０３】
[実施の形態３] 実施の形態２において、消去期間においての動作は、ＴＦＴ９０７のゲート・ソース間電圧を０としてＯＦＦさせることによって、ＥＬ素子９０９への電流の供給を遮断している。この他の方法を用いた例を図１０（Ａ）に示す。実施の形態２においては、消去用ＴＦＴ９１４はＴＦＴ９０７のゲート電極と、電流供給線９１０との間に設けられていたのに対し、本実施形態においては、消去用ＴＦＴ９１４は、ＴＦＴ９０７とＥＬ素子９０９との間に設けられている。
【０１０４】
初期化および映像信号の入力の動作については、実施の形態１と同様である。
消去用ＴＦＴ９１４は、サステイン（発光）期間のみＯＮしている。初期化、映像信号の入力、および消去期間においてはＯＦＦし、ＥＬ素子９０９への電流を遮断する。
【０１０５】
実施の形態２と動作面で異なる点としては、実施の形態２の場合は、一度消去用ＴＦＴ９１４をＯＮし、ＴＦＴ９０７のゲート・ソース間電圧を０とすれは、以後はＥＬ素子９０９が発光しないため、図１１に示すように、消去期間の開始するタイミングで、短いパルスを入力すれば良いが、本実施形態においては、消去用ＴＦＴは、サステイン期間を通じてＯＮしている必要があるため、第３のゲート信号線９１３には、図１２に示すように、サステイン（発光）期間と同じ長さのパルスを入力する。
【０１０６】
このようなパルスを生成するのには、特別な回路は必要とせず、図２８（Ａ）
に示すような、クロックドインバータ２８０２、インバータ２８０３等からなるＤ−フリップフロップ回路２８０１を複数段用いてなるシフトレジスタを用いて、外部より入力するスタートパルスの長さを変更することによって、図２８（Ｂ）に示すように、出力されるパルスの長さを変更して生成すれば良い。サステイン（発光）期間に合わせるための微調整は、パルス幅調整回路等を用いて容易に行うことが出来る。
【０１０７】
なお、図９および図１０において、消去用ＴＦＴ９１４はＮチャネル型ＴＦＴを用い、第３のゲート信号線がＨレベルのときにＯＮし、ＬレベルのときにＯＦＦするが、特にその極性は問わない。
【０１０８】
本実施形態にて用いている消去用ＴＦＴ９１４は、他の実施形態における構成と組み合わせて用いることも出来る。
【０１０９】
[実施の形態４] 実施の形態１に示した構成において、１画素を駆動するのに用いる信号線および電源線は、ソース信号線、第１および第２のゲート信号線、電流供給線、リセット用電源線である。実施の形態２、３においては、さらに第３のゲート信号線を用いて消去用ＴＦＴの制御を行う。図２０に示した従来の構成や、図２１に示した消去用ＴＦＴを有する構成と比較しても、画素部において配線の占める面積が大きく、開口率が低下するのは明らかである。
【０１１０】
そこで、本実施形態においては、図１６に示すような構成の画素を用いる。図１６（Ａ）に示すように、ソース信号線１６０１、第１、第２のゲート信号線１６０３、１６０４、ＴＦＴ１６０５〜１６０９、容量手段１６１０、ＥＬ素子１６１１、電流供給線１６１２等を有する。配線数は１画素あたり４本となっている。
【０１１１】
図１６（Ａ）に示した画素が、ｉ行目の画素であるとして、構成について説明する。ＴＦＴ１６０５のゲート電極は、ｉ行目の第１のゲート信号線１６０３に接続され、第１の電極は、ソース信号線１６０１に接続され、第２の電極は、ＴＦＴ１６０６の第１の電極に接続されている。ＴＦＴ１６０６のゲート電極と第２の電極とは互いに接続され、ＴＦＴ１６０７の第１の電極および、ＴＦＴ１６０８のゲート電極に接続されている。ＴＦＴ１６０７のゲート電極は、ｉ−１行目のゲート信号線１６０２に接続され、第２の電極は、第２のゲート信号線１６０４に接続されている。ＴＦＴ１６０８の第１の電極は、電流供給線１６１２に接続され、第２の電極は、ＴＦＴ１６０９の第１の電極に接続されている。ＴＦＴ１６０９のゲート電極は、ｉ行目の第２のゲート信号線１６０４に接続され、第２の電極は、ＥＬ素子１６１１の第１の電極に接続されている。ＥＬ素子１６１１の第２の電極は、電源線１６１３に接続され、電流供給線１６１２とは互いに電位差を有する。容量手段１６１０は、ＴＦＴ１６０８のゲート電極を含むノードと、電流供給線１６１２との間に接続され、サステイン（発光）期間中に、ＴＦＴ１６０８のゲート電極に印加される電位を保持するものである。
【０１１２】
動作について、図１６、図１７を用いて説明する。なお、ここでは、ＴＦＴ１６０５、１６０７、１６０９はいずれもＮチャネル型ＴＦＴを用い、ゲート電極にＨレベルのパルスが入力されてＯＮし、Ｌレベルが入力されてＯＦＦするものとして説明する。ここで、ＴＦＴ１６０９にＮチャネル型ＴＦＴを用いているのは、ＴＦＴ１６０７をＯＮして初期化を行う際、ｉ行目の第２のゲート信号線がＬレベルである必要があり、かつこのときＴＦＴ１６０９がＯＦＦしている必要があるためである。
【０１１３】
今、ソース信号線１６０１の電位がＶDD、電流供給線の電位がＶDD、ゲート信号線がＬレベルにあるときの電位がＶReset(＜ＶDD−|Ｖth|)であるとし、ＴＦＴ１６０６については、ゲート(Ｇ)、ソース(Ｓ)、ドレイン(Ｄ)を図１７(Ａ)のように定義する。
【０１１４】
ｉ−１行目の第１のゲート信号線１６０２が選択されているとき、すなわちｉ−１行目において映像信号の入力が行われているとき、ｉ行目の画素においては、ＴＦＴ１６０７がＯＮする。このとき、ｉ行目の第２のゲート信号線１６０４はＬレベルであるので、図１７（Ａ）に示すように、ＴＦＴ１６０８のゲート電極の電位が下がる。これによりＴＦＴ１６０８のゲート電極の電位が初期化される。
【０１１５】
ｉ−１行目において、映像信号の入力が終了すると、ｉ−１行目の第１のゲート信号線１６０２はＬレベルとなり、ＴＦＴ１６０７がＯＦＦする。一方、ｉ行目の第１のゲート信号線１６０３が選択されてＨレベルとなり、ＴＦＴ１６０５がＯＮして、ｉ行目において映像信号が入力される。映像信号の電位がＶData（ただしＶData＋Ｖth＜ＶDD）であるとき、ＴＦＴ１６０６のソース・ドレイン間電圧はＶthに等しく、ＴＦＴ１６０８のゲート電極の電位は、（ＶData−Ｖth）
となる。このとき、ｉ＋１行目においては、前述と同様に初期化が行われている（図１７（Ｂ））。
【０１１６】
映像信号の入力が終了し、ｉ行目においてはサステイン（発光）期間に移る。
ｉ行目の第２のゲート信号線１６０４にＨレベルのパルスが入力されて、ＴＦＴ１６０９がＯＮし、図１７（Ｃ）に示すように、ＥＬ素子には、ＴＦＴ１６０８のゲート・ソース間電圧に応じた電流が流れて発光する。
【０１１７】
本実施形態の特徴は、ある行の初期化を行うためのＴＦＴ１６０７の制御に、前行のゲート信号線選択パルスを利用する点と、選択されていないゲート信号線が一定電位であることを利用し、リセット用の電源線として利用している点にある。このような構成とすることによって、信号線の本数を最小限に留めて高開口率を得、かつ実施の形態２と同様の動作を行う構成が実現する。
【０１１８】
なお、ＴＦＴ１６０７の第２の電極は、第２のゲート信号線１６０４に接続されているが、ＴＦＴ１６０７がＯＮするタイミングにおいてＬレベルとなっている信号線であれば、他の信号線でも良い。また、ＴＦＴ１６０７は、ｉ−１行目の第１のゲート信号線によって制御されているが、ｉ行目よりも前の行であれば、他の行でも良い。
【０１１９】
[実施の形態５] 実施の形態４においては、ＴＦＴ１６０９はＮチャネル型としていたが、これは初期化に用いたＴＦＴ１６０７のソース・ドレインの一端が、ｉ行目の第２のゲート信号線１６０４に接続されていたためであったことは前述の通りである。
ところで、画素内では、開口率を高くするため、あるいはＴＦＴの特性にばらつきが生じにくくするためには、できるだけ近接配置することが望ましい。そこで、図１８（Ａ）に示すように、ＴＦＴ１８０９をＰチャネル型とし、ＴＦＴ１８０８とより近接して配置できる構成とする。
【０１２０】
このとき、初期化に用いるＴＦＴ１８０７の接続が一部変更される。ＴＦＴ１８０７のゲート電極は、ｉ−１行目の第１のゲート信号線に接続され、第１の電極は、ＴＦＴ１８０８のゲート電極に接続されている。これは、前述のように、初期化の際にはＴＦＴ１８０７がＯＮして、ＴＦＴ１８０８のゲート電極の電位を下げなければならない。よって、ＴＦＴ１８０７のソース・ドレインの一端の接続先は、その期間ではＬレベルとなっている必要がある。ＴＦＴ１８０９をＰチャネル型としたことによって、ｉ行目の画素で初期化を行っている期間の、ｉ行目の第２のゲート信号線１８０４の電位はＨレベルであるために用いることが出来ない。よってその接続先を、ｉ行目の第１のゲート信号線１８０２とした。
【０１２１】
回路の動作については、図１９（Ａ）〜（Ｃ）に示すが、ｉ行目の第２のゲート信号線１８０４のＨレベルとＬレベルの電位が反転している点を除き、実施の形態４と同様であるので、ここでは詳細な説明は省略する。ＴＦＴ１８０９は、そのＯＮ、ＯＦＦによってＥＬ素子への電流供給経路の導通もしくは非導通の選択を行うためのスイッチング素子として用いているため、動作上、その極性は問わない。よって、実施の形態４および本実施形態に関しては、実際の回路レイアウト等の事情によって、適宜選択すれば良い。
【０１２２】
なお、ＴＦＴ１８０７の第２の電極は、第２のゲート信号線１８０３に接続されているが、ＴＦＴ１８０７がＯＮするタイミングにおいてＬレベルとなっている信号線であれば、他の信号線でも良い。また、ＴＦＴ１８０７は、ｉ−１行目の第１のゲート信号線によって制御されているが、ｉ行目よりも前の行であれば、他の行でも良い。
【０１２３】
[実施の形態６] 実施の形態１にて示した構成の接続を一部変更したものを図３（Ａ）に示す。
実施の形態１においては、図１に示したように、ゲート・ドレイン間を接続したＴＦＴ１０５は、ＴＦＴ１０４の第２の電極と、ＴＦＴ１０７のゲート電極との間に設けられていたが、本実施形態の構成によると、ゲート・ドレイン間を接続したＴＦＴ３０５は、ソース信号線３０１と、ＴＦＴ３０４の第１の電極との間に設けられている。また、映像信号を保持するために、容量手段３０８等を設ける場合には、ＴＦＴ３０４の第２の電極と、電流供給線３１０等の定電位との間に設ければ良い。
【０１２４】
図３（Ｂ）〜（Ｄ）を用いて、動作について説明する。なお、ここではＴＦＴ３０４、３０６はＮチャネル型として構成しているので、ゲート信号線の電位がＨレベルのときにＴＦＴがＯＮし、ＬレベルのときにＴＦＴがＯＦＦするものとしているが、ＴＦＴ３０４、３０６は単にスイッチング素子として機能するものであり、その極性は問わない。
【０１２５】
今、ソース信号線３０１の電位がＶDD、電流供給線の電位がＶDD、リセット用電源線の電位がＶReset(＜ＶDD−|Ｖth|)であるとし、ＴＦＴ３０５については、ゲート(Ｇ)、ソース(Ｓ)、ドレイン(Ｄ)を図３(Ｂ)のように定義する。
【０１２６】
まず、第２のゲート信号線３０３にパルスが入力されてＴＦＴ３０６がＯＮする。ＴＦＴ３０６がＯＮしている間に、第１のゲート信号線３０２にパルスが入力されてＴＦＴ３０４がＯＮする。すると、図３(Ｂ)に示すように、ＴＦＴ３０５のドレイン電位が低下して、ＴＦＴ３０５のゲート・ソース間電圧ＶGS＜０となり、さらにしきい値電圧Ｖthの絶対値を上回って、ＴＦＴ３０５がＯＮする。
ここで、ＴＦＴ３０６は、ＴＦＴ３０５がＯＮして前述の動作が行われ、ＴＦＴ３０５がＯＮした瞬間、速やかにＯＦＦするようにする。ＴＦＴ３０５、３０６が両方ともＯＮしている状態が長く続くと、やがてＴＦＴ３０５がＯＮし、ソース信号線３０１−リセット用電源線３１１間に電流パスが生ずるため、ＴＦＴ３０７のゲート電極の電位が低くならない場合があるためである。同時に、ＴＦＴ３０７のゲート・ソース間電圧もまたしきい値電圧の絶対値を上回るため、ＯＮする。
【０１２７】
続いて、映像信号の入力が行われる。ソース信号線３０１には映像信号が出力されてきており、その電位がＶData(ＶReset＜ＶData＜ＶDD)となっているため、ＴＦＴ３０５のソース電位がＶDataへと上昇する。すると、ＴＦＴ３０５、３０４を経て、ＴＦＴ３０７のゲート電極の電位も上昇する。その電位がＶData−|Ｖth|となったところで、ＴＦＴ３０５のゲート・ソース間電圧がそのしきい値電圧に等しくなるので、ＴＦＴ３０５がＯＦＦし、ＴＦＴ３０７のゲート電極の電位も停止する(図３(Ｃ))。
【０１２８】
続いて、発光期間に移る。ＴＦＴ３０７がＯＮした時点で発光が始まるが、映像信号が入力された後、ＴＦＴ３０７のゲート電位が（ＶData−Ｖth）となって初めて、それに応じた電流が電流供給線３１０よりＴＦＴ３０７を経てＥＬ素子３０９に流れ、発光する。
【０１２９】
[実施の形態７] 実施の形態６にて示した構成の接続を一部変更したものを図４（Ａ）に示す。
実施の形態６においては、図３（Ａ）に示したように、ＴＦＴ３０４は、ＴＦＴ３０５の第２の電極と、ＴＦＴ３０６の第１の電極との間に設けられていたが、本実施形態の構成によると、ＴＦＴ４０４は、ＴＦＴ４０６の第１の電極と、ＴＦＴ４０７のゲート電極との間に設けられている。また、映像信号を保持するために、容量手段４０８を設ける場合には、ＴＦＴ４０７のゲート電極と、電流供給線４１０等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ４０５の第２の電極と、電流供給線４１０等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【０１３０】
図４（Ｂ）〜（Ｄ）を用いて、動作について説明する。なお、ここではＴＦＴ４０４、４０６はＮチャネル型として構成しているので、ゲート信号線の電位がＨレベルのときにＴＦＴがＯＮし、ＬレベルのときにＴＦＴがＯＦＦするものとしているが、ＴＦＴ４０４、４０６は単にスイッチング素子として機能するものであり、その極性は問わない。
【０１３１】
今、ソース信号線４０１の電位がＶDD、電流供給線の電位がＶDD、リセット用電源線の電位がＶReset(＜ＶDD−|Ｖth|)であるとし、ＴＦＴ４０５については、ゲート(Ｇ)、ソース(Ｓ)、ドレイン(Ｄ)を図４(Ｂ)のように定義する。
【０１３２】
まず、第１、第２のゲート信号線４０２、４０３にパルスが入力されてＴＦＴ４０４、４０６がＯＮする。すると、図４（Ｂ）に示すように、ＴＦＴ４０５のドレイン電位が低下して、ＴＦＴ４０５のゲート・ソース間電圧ＶGS＜０となり、さらにしきい値電圧Ｖthの絶対値を上回って、ＴＦＴ４０５がＯＮする。これにより、初期化が完了する。なお、ここではＴＦＴ４０４はＯＦＦしていても構わない。
【０１３３】
続いて、映像信号の入力が行われる。第２のゲート信号線４０３がＬレベルとなってＴＦＴ４０６がＯＦＦし、第１のゲート信号線４０２がＨレベルとなってＴＦＴ４０４がＯＮする。よって、ＴＦＴ４０７のゲート・ソース間電圧もまたしきい値電圧の絶対値を上回ってＯＮする。今、ソース信号線の電位はＶDDからＶDataとなっており、それに伴ってＴＦＴ４０７のゲート電極に印加される電位は、（ＶData−Ｖth）に落ち着く。
【０１３４】
続いて、発光期間に移る。ＴＦＴ４０７がＯＮした時点で発光が始まるが、映像信号が入力された後、ＴＦＴ４０７のゲート電位が（ＶData−Ｖth）となって初めて、所望の電流がＥＬ素子４０９に流れる。同時に、第１のゲート信号線がＬレベルとなってＴＦＴ４０４がＯＦＦする。
【０１３５】
[実施の形態８] 実施の形態１〜７においては、映像信号が入力される前の初期化には、あるＴＦＴを用いて行っている。図５（Ａ）は、ＴＦＴの代わりにダイオード５０７を用いる。ダイオード５０７の第１の電極は、ＴＦＴ５０５のゲート電極および第２の電極に接続され、第２の電極は、第２のゲート信号線５０３に接続されている。また、映像信号を保持するために、容量手段５０８を設ける場合には、ＴＦＴ５０６のゲート電極と、電流供給線５１０等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ５０４の第２の電極と、電流供給線５１０等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【０１３６】
実施の形態１と異なる点は、初期化の際の動作のみである。ここでは、映像信号の入力および発光動作についての説明は省略し、図５（Ｂ）を用いて、初期化の際の動作について説明する。
【０１３７】
初期状態において、第２のゲート信号線５０３は、Ｈレベルにしておく。初期化のタイミングで、第２のゲート信号線５０３の電位を下げると、ダイオードには順バイアスがかかり、電位の高い方から低い方、つまり、図５（Ｂ）に示すように電流が生じ、ＴＦＴ５０５、５０６のゲート電位が低下する。やがてＴＦＴ５０５、５０６のしきい値電圧Ｖthの絶対値を、ＴＦＴ５０５、５０６のゲート・ソース間電圧が上回ると、ＴＦＴ５０５がＯＮする。その後、映像信号の入力が行われるときには、第２のゲート信号線５０３は、再びＨレベルに戻しておく。その後、映像信号が入力されるが、ダイオード５０７には、常に逆バイアスがかかっている状態であり、電流は生じない。
【０１３８】
以後、実施の形態１と同様にして、ＥＬ素子５０９に所望の電流が流れ、発光する。
【０１３９】
図５（Ｃ）は、ダイオード５０７に代わって容量手段５５７を設けた例を示している。容量手段５５７の第１の電極は、ＴＦＴ５５５のゲート電極および第２の電極と、ＴＦＴ５５６のゲート電極に接続され、第２の電極は、第２のゲート信号線５５３に接続されている。この場合も、動作は図５（Ｂ）と同様であり、初期状態において、第２のゲート信号線５５３をＨレベルにしておき、初期化のタイミングで、第２のゲート信号線５５３の電位を下げる。このとき、ＴＦＴ５５４がＯＦＦしているので、容量手段５５７の第２の電極は浮遊状態であり、容量手段５５７の第１の電極の電位が低下すると、容量結合によって、第２の電極の電位、すなわちＴＦＴ５５５、５５６のゲート電極の電位も低下する。やがてＴＦＴ５５５、５５６のしきい値電圧Ｖthの絶対値を、ＴＦＴ５５５、５５６のゲート・ソース間電圧が上回ると、ＴＦＴ５５５、５５６がＯＮする。
【０１４０】
その後、ＴＦＴ５５４がＯＮして、映像信号の入力が行われる。第２のゲート信号線５５３は、今Ｌレベルとなっているが、映像信号が入力されている間、すなわちＴＦＴ５５４がＯＮしている間にＨレベルにしておけば良い。
【０１４１】
以後、実施の形態１と同様にして、ＥＬ素子５５９に所望の電流が流れ、発光する。
【０１４２】
本実施形態の構成によると、図１（Ａ）においては初期化に用いるゲート信号線と、リセット用電源線とを必要としたのに対し、初期化に用いるゲート信号線（図５においては、第２のゲート信号線５０３、５５３）のみで動作が可能である。よって画素部に必要な配線を１本減らすことが出来、高開口率化に寄与する。
【０１４３】
[実施の形態９] 実施の形態１にて示した構成の接続を一部変更したものを図６（Ａ）に示す。
実施の形態１においては、図１に示したように、ＴＦＴ１０６の第２の電極は、リセット用電源線１１１に接続されているのに対し、本実施形態においては、図６（Ａ）に示すように、ｉ行目の画素においては、ｉ＋１行目の第１のゲート信号線に接続されている。各動作は全て実施の形態１と同様である。ｉ行目の初期化を行うときには、ｉ＋１行目はまだゲート信号線が選択されておらず、Ｌレベルとなっている。ゲート信号線選択パルスが入力されていない期間、ゲート信号線が一定電位となることから、図６（Ｂ）に示すように、ｉ＋１行目のゲート信号線をリセット用電源線として共用する。このようにして、実施の形態８と同様に、リセット用電源線を省略することが出来る。
【０１４４】
この場合、共用するゲート信号線は、選択されていない状態でＬレベルとなっている必要がある。よって、当該ゲート信号線に入力されるパルスによって制御されるＴＦＴ、すなわちＴＦＴ６０５は、Ｎチャネル型とする。
【０１４５】
本実施形態の構成は、他の実施形態とも組み合わせることが可能である。例えば、図９、図１０等に示したように、消去用のゲート信号線を追加する場合など、ＴＦＴ９０６を本実施形態に従って接続することで、リセット用電源線９１１を省略することが可能である。
【０１４６】
また、映像信号を保持するために、容量手段６０９を設ける場合には、ＴＦＴ６０８のゲート電極と、電流供給線６１１等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ６０５の第２の電極と、電流供給線６１１等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【０１４７】
[実施の形態１０] 実施の形態９と同様、実施の形態１にて示した構成の接続を一部変更したものを図７（Ａ）に示す。実施の形態１においては、図１に示したように、ＴＦＴ１０６の第２の電極は、リセット用電源線１１１に接続されているのに対し、本実施形態においては、ＴＦＴ７０４の第２の電極に接続されている。また、映像信号を保持するために、容量手段７０８を設ける場合には、ＴＦＴ７０７のゲート電極と、電流供給線７１０等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ７０４の第２の電極と、電流供給線７１０等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【０１４８】
図７（Ｂ）〜（Ｅ）を用いて、動作について説明する。図７（Ｂ）〜（Ｄ）は初期化〜発光に至るまでの回路の動作を示すものであり、図７（Ｅ）は、第１、第２のゲート信号線７０２、７０３および、ソース信号線７０１のそれぞれの電位について示したものである。図７（Ｅ）中、iと示してある期間が初期化（図７（Ｂ））、iiと示してある期間が映像信号の入力（図７（Ｃ））、iiiと示してある期間が発光期間（図７（Ｄ））である。
【０１４９】
まず、第１，第２のゲート信号線７０２、７０３がＨレベルとなり、ＴＦＴ７０４、７０６がＯＮする。このとき、ソース信号線７０１の電位は、図７（Ｅ）
に示すようにＶResetとしておく。この電位は、映像信号よりもさらにＴＦＴ７０５のしきい値電圧の分だけ低い電位もしくはそれ以下の電位としておく。すると、図７（Ｂ）に示すように、ＴＦＴ７０５、７０７のゲート電極の電位が低くなり、ＴＦＴ７０７のしきい値電圧の絶対値を上回ったところで、ＴＦＴ７０７がＯＮする。ＴＦＴ７０５に関しては、図７（Ｂ）から明らかなように、ゲート・ソース間電圧が０となっているため、ＯＦＦしている。
【０１５０】
続いて、第２のゲート信号線７０３がＬレベルとなってＴＦＴ７０６がＯＦＦし、ソース信号線の電位がＶResetからＶDataとなって映像信号の入力が開始される。ここで、ＶReset＋|Ｖth|＜ＶDataであるから、ＴＦＴ７０５のゲート・ソース間電圧はしきい値電圧の絶対値を上回り、ＯＮする。よって映像信号は、図７（Ｃ）に示されるように、ＴＦＴ７０７のゲート電極に、しきい値電圧が上乗せされて印加される。
【０１５１】
続いて、第１のゲート信号線７０２がＬレベルとなってＴＦＴ７０４がＯＦＦし、発光期間に移る。今、ＴＦＴ７０７のゲート電極には、映像信号ＶDataに、しきい値電圧Ｖthが上乗せされて印加されており、それに応じた電流がＥＬ素子７０９に供給されて発光する。
【０１５２】
また、ＴＦＴ７０６の第２の電極は、今、ＴＦＴ７０４の第２の電極に接続されているが、ソース信号線７０１に接続し、ＴＦＴ７０７のゲート電極とソース信号線との間に設けるようにしても同様のタイミングによって動作が可能である。
【０１５３】
[実施の形態１１] 本発明において、映像信号を保持するために容量手段を用いて良いことは前述のとおりである。容量手段の配置例としては、実施の形態１などに示したとおり、図８（Ａ）に示すように、ＴＦＴ８０４と電流供給線８１０等の定電位との間に設け、ＴＦＴ８０５のソース電位を保持する形としても良いし、図８（Ｂ）のように、ＴＦＴ８０７のゲート電極と、電流供給線８１０等の定電位との間に設け、ＴＦＴ８０７のゲート電極の電位を保持する形としても良い。なお、容量手段の接続先は、電流供給線に限らず、一定の電位を持ったノードに接続すれば電位の保持が出来るので、その場所は問わない。
【０１５４】
以下に、本発明の実施例について記載する。
【実施例１】
【０１５５】
本実施例においては、映像信号にアナログ映像信号を用いて表示を行う発光装置の構成について説明する。図２４(Ａ)に、発光装置の構成例を示す。基板２４０１上に、複数の画素がマトリクス状に配置された画素部２４０２を有し、画素部周辺には、ソース信号線駆動回路２４０３および、第１、第２のゲート信号線駆動回路２４０４、２４０５を有している。図２４(Ａ)においては、２組のゲート信号線駆動回路を用い、図１に示した画素における第１、第２のゲート信号線をそれぞれ制御するものである。
【０１５６】
ソース信号線駆動回路２４０３、第１、第２のゲート信号線駆動回路２４０４、２４０５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)２４０６を介して外部より供給される。
【０１５７】
図２４(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ２４１１、バッファ２４１２、サンプリング回路２４１３を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【０１５８】
ソース信号線駆動回路の動作について説明する。図２５(Ａ)に、より詳細な構成を示したので、そちらを参照する。
【０１５９】
シフトレジスタ２５０１は、フリップフロップ回路(ＦＦ)２５０２等を複数段用いてなり、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１６０】
シフトレジスタ２５０１より出力されたサンプリングパルスは、バッファ２５０３等を通って増幅された後、サンプリング回路へと入力される。サンプリング回路２５０４は、サンプリングスイッチ(ＳＷ)２５０５を複数段用いてなり、サンプリングパルスが入力されるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプリングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ２５０５がＯＮし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソース信号線へと出力される。
【０１６１】
続いて、ゲート信号線駆動回路の動作について説明する。図２４(Ｃ)に示した、第１、第２のゲート信号線駆動回路２４０４、２４０５についての詳細な構成の一例を図２５(Ｂ)に示した。第１のゲート信号線駆動回路は、シフトレジスタ回路２５１１、バッファ２５１２を有し、クロック信号(Ｇ−ＣＬＫ１)、クロック反転信号(Ｇ−ＣＬＫｂ１)、スタートパルス(Ｇ−ＳＰ１)に従って駆動される。第２のゲート信号線駆動回路２４０５も構成は同様で良い。また、図２４（Ａ）においては、第１、第２のゲート信号線駆動回路２４０４、２４０５は、画素部２４０２を挟んで対称配置しているが、一方に並列して配置しても良い。
【０１６２】
シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様である。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第１のゲート信号線駆動回路によって、第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1が順次選択され、第２のゲート信号線駆動回路によって、第２のゲート信号線Ｇ12、Ｇ22、・・・、Ｇm2が順次選択される。図示していないが、第３のゲート信号線駆動回路についても第１、第２のゲート信号線駆動回路と同様であり、第３のゲート信号線Ｇ13、Ｇ23、・・・、Ｇm3が順次選択される。選択された行において、実施形態にて説明した手順により、画素に映像信号が書き込まれて発光する。
【０１６３】
なお、ここではシフトレジスタの一例として、Ｄ−フリップフロップを複数段用いてなるものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても良い。
【実施例２】
【０１６４】
本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成について説明する。図２６(Ａ)に、発光装置の構成例を示す。基板２６０１上に、複数の画素がマトリクス状に配置された画素部２６０２を有し、画素部周辺には、ソース信号線駆動回路２６０３および、第１、第２のゲート信号線駆動回路２６０４、２６０５を有している。図２６(Ａ)においては、２組のゲート信号線駆動回路を用い、図１に示した画素における第１、第２のゲート信号線をそれぞれ制御するものである。
【０１６５】
ソース信号線駆動回路２６０３、第１、第２のゲート信号線駆動回路２６０４、２６０５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)２６０６を介して外部より供給される。
【０１６６】
図２６(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ２６１１、第１のラッチ回路２６１２、第２のラッチ回路２６１３、Ｄ／Ａ変換回路２６１４を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【０１６７】
第１、第２のゲート信号線駆動回路２６０４、２６０５については、実施例１にて示したものと同様で良いので、ここでは図示および説明を省略する。
【０１６８】
ソース信号線駆動回路の動作について説明する。図２７(Ａ)に、より詳細な構成を示したので、そちらを参照する。
【０１６９】
シフトレジスタ２７０１は、フリップフロップ回路(ＦＦ)２７１０等を複数段用いてなり、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１７０】
シフトレジスタ２７０１より出力されたサンプリングパルスは、第１のラッチ回路２７０２に入力される。第１のラッチ回路２７０２には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持していく。ここでは、デジタル映像信号は３ビット入力されており、各ビットの映像信号を、それぞれの第１のラッチ回路において保持する。１つのサンプリングパルスによって、ここでは３つの第１のラッチ回路が並行して動作する。
【０１７１】
第１のラッチ回路２７０２において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路２７０３にラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力され、第１のラッチ回路２７０２に保持されていたデジタル映像信号は、一斉に第２のラッチ回路２７０３に転送される。その後、第２のラッチ回路２７０３に保持されたデジタル映像信号は、１行分が同時に、Ｄ／Ａ変換回路２７０４へと入力される。
【０１７２】
第２のラッチ回路２７０３に保持されたデジタル映像信号がＤ／Ａ変換回路２７０４に入力されている間、シフトレジスタ２７０１においては再びサンプリングパルスが出力される。以後、この動作を繰り返し、１フレーム分の映像信号の処理を行う。
【０１７３】
Ｄ／Ａ変換回路２７０４においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。
【０１７４】
前記の動作が、１水平期間内に、全段にわたって同時に行われる。よって、全てのソース信号線に映像信号が出力される。
【０１７５】
なお、実施例１においても述べたとおり、シフトレジスタの代わりにデコーダ等を用いて、信号線を選択出来るような構成としていても良い。
【実施例３】
【０１７６】
実施例２においては、デジタル映像信号はＤ／Ａ変換回路によってデジタル−アナログ変換を受け、画素に書き込まれるが、本発明の発光装置は、時間階調方式によって階調表現を行うことも出来る。この場合には、図２７(Ｂ)に示すように、Ｄ／Ａ変換回路を必要とせず、階調表現は、ＥＬ素子の発光時間の長短によって制御されるので、各ビットの映像信号を並列処理する必要がないため、第１および第２のラッチ回路も１ビット分で良い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持され、画素に書き込まれる。
勿論、必要ビット数分だけのラッチ回路を並列配置していても構わない。
【実施例４】
【０１７７】
本明細書ではＣＭＯＳ回路で構成される駆動回路と、スイッチング用ＴＦＴ及び駆動用ＴＦＴを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施例では前記アクティブマトリクス基板の作製工程について図１３、図１４を用いて説明する。
【０１７８】
基板５０００は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
【０１７９】
次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施例の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【０１８０】
本実施例では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００nm(好ましくは５０〜１００nm)の厚さに形成する。本実施例では、窒化酸化珪素膜５００１ａを５０nmの厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ｂを５０〜２００nm(好ましくは１００〜１５０nm)の厚さに形成する。本実施例では、酸化窒化珪素膜５００１ｂを１００nmの厚さに形成した。
【０１８１】
続いて、下地膜５００１上に半導体層５００２〜５００５を形成する。半導体層５００２〜５００５は公知の手段(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)により２５〜８０nm(好ましくは３０〜６０nm)の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法(レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層５００２〜５００５を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。
【０１８２】
本実施例では、プラズマＣＶＤ法を用いて、膜厚５５nmの非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(５００℃、１時間)を行った後、熱結晶化(５５０℃、４時間)を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層５００２〜５００５を形成した。
【０１８３】
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１μm前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー(基本波１０６４nm)の第２高調波(５３２nm)や第３高調波(３５５nm)を適用する。
【０１８４】
また出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００MW／cm2程度(好ましくは０．１〜１０MW／cm2)が必要である。そして、１０〜２０００cm／s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【０１８５】
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００Hzとし、レーザーエネルギー密度を１００〜７００mJ/cm2(代表的には２００〜３００mJ/cm2)とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Hzとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μm(好ましくは幅４００μm)で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)を５０〜９８％として行っても良い。
【０１８６】
しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００nmの非晶質珪素膜を形成し、加熱処理(ＲＴＡ法やファーネスアニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。
【０１８７】
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値電圧を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【０１８８】
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０nmとして珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５nmの厚さに形成した。勿論、ゲート絶縁膜５００６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１８９】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波(１３．５６MHz)電力密度０．５〜０．８W/cm2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
【０１９０】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００nmの第１の導電膜５００７と、膜厚１００〜４００nmの第２の導電膜５００８とを積層形成する。本実施例では、膜厚３０nmのＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０nmのＷ膜からなる第２の導電膜５００８を積層形成した。
【０１９１】
本実施例では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ(純度９９．９９９９％)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することができた。
【０１９２】
なお本実施例では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【０１９３】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。(図１３(Ｂ))
【０１９４】
本実施例では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１５０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。
そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【０１９５】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)にも２０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１９６】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領域が形成された。
【０１９７】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う。(図１３(Ｃ))第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２４：１２：２４(ｓｃｃｍ)とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側(試料ステージ)にも１０WのＲＦ(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５０１９ａは、ほとんどエッチングされない。
【０１９８】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を４０〜８０keVとして行う。本実施例ではドーズ量を５．０×１０13atoms/cm2とし、加速電圧を５０keVとして行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施例ではリン(Ｐ)を用いた。この場合、第２の形状の導電層５０１５〜５０１９がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３を形成した。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20atoms/cm3の濃度範囲でＮ型を付与する不純物元素が添加された。
【０１９９】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15atoms/cm2とし、加速電圧を６０〜１２０keVとして行う。本実施例では、ドーズ量を３．０×１０15atoms/cm2とし、加速電圧を６５keVとして行った。第２のドーピング処理は第２の導電層５０１５ｂ〜５０１８ｂを不純物元素に対するマスクとして用い、第１の導電層５０１５ａ〜５０１８ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。
【０２００】
上記の第２のドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域(Ｎ−領域、Lov領域)５０２６には１×１０18〜５×１０19atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また第３の不純物領域(Ｎ＋領域)５０２５、５０２８には１×１０19〜５×１０21atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域(Ｎ--領域)５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施例では、引き続き第１の不純物領域(Ｎ--領域、LDD領域)５０２９とよぶ。
【０２０１】
なお本実施例では、第２のドーピング処理のみにより、第２の不純物領域(Ｎ−領域)５０２６及び第３の不純物領域(Ｎ＋領域)５０２５、５０２８を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０２０２】
次いで図１４(Ａ)に示すように、レジストからなるマスク５０２４を除去した後、新たにレジストからなるマスク５０３１を形成する。その後、第３のドーピング処理を行う。第３のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【０２０３】
第３のドーピング処理では、第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対するマスクとして用いる。こうして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【０２０４】
本実施例では、第４の不純物領域５０３２、５０３４及び第５の不純物領域５０３３、５０３５はジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０16atoms/cm2とし、加速電圧を８０keVとした。
【０２０５】
なお、第３のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３１によって覆われている。
【０２０６】
ここで、第１及び２のドーピング処理によって、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５にはそれぞれ異なる濃度でリンが添加されている。しかし、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５のいずれの領域においても、第３のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０19〜５×１０21atoms/cm3となるようにドーピング処理される。こうして、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５は、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。
【０２０７】
なお本実施例では、第３のドーピング処理のみにより、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０２０８】
次いで図１４(Ｂ)に示すように、レジストからなるマスク５０３１を除去して第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２０９】
次いで、図１４(Ｃ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０２１０】
また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成する材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【０２１１】
上記の様に、第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。
【０２１２】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０２１３】
ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０２１４】
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。
また、アクリル膜と酸化窒化珪素膜の積層構造を用いても良い。
【０２１５】
本実施例では、膜厚１.６μmのアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０２１６】
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６、およびゲート絶縁膜５００６をエッチングし、第３の不純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクトホールを形成する。
【０２１７】
次いで、透明導電膜からなる画素電極５０３８を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物(Indium Tin Oxide：ＩＴＯ)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。
画素電極がＥＬ素子の陽極に相当する。
【０２１８】
本実施例では、ＩＴＯを１１０nm厚さで成膜、その後パターニングし、画素電極５０３８形成した。
【０２１９】
次いで、各不純物領域とそれぞれ電気的に接続される配線５０３９〜５０４５を形成する。なお本実施例では、配線５０３９〜５０４５は、膜厚１００nmのＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
【０２２０】
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０２２１】
こうして、画素部のＮチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配線５０４２によってソース信号線(５０１９ａと５０１９ｂの積層)と電気的に接続され、もう一方は、配線５０４３によって画素部のＰチャネル型ＴＦＴのゲート電極と電気的に接続される。また、画素部のＰチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配線５０４４によって３８と電気的に接続されている。ここで、画素電極５０３８上の一部と、配線５０４４の一部を重ねて形成することによって、配線５０４４と画素電極５０３８の電気的接続をとっている。
【０２２２】
以上の工程により図１４(Ｄ)に示すように、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
【０２２３】
駆動回路部のＮチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１５ａと重なる低濃度不純物領域５０２６(Ｌov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２５とを有している。このＮチャネル型ＴＦＴと配線５０４０で接続されＣＭＯＳ回路を形成するＰチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１６ａと重なる低濃度不純物領域５０３３(Ｌov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３２とを有している。
【０２２４】
画素部において、Ｎチャネル型のスイッチング用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域５０２９(Ｌoff領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２８とを有している。また画素部において、Ｐチャネル型の駆動用ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１８ａと重なる低濃度不純物領域５０３５(Ｌov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３４とを有している。
【０２２５】
次いで、第３の層間絶縁膜５０４６を形成する。第３の層間絶縁膜としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜、あるいは、スパッタ法によって形成された窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０２２６】
第２の層間絶縁膜５０３７と第３の層間絶縁膜５０４６の組み合わせの例を以下に挙げる。
【０２２７】
第２の層間絶縁膜５０３７として、アクリルとスパッタ法によって形成された窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６として、スパッタ法によって形成された窒化酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４６としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルを用い、第３の層間絶縁膜５０４６としてもアクリルを用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４６としてアクリルを用いる組み合わせがある。
【０２２８】
第３の層間絶縁膜５０４６の画素電極５０３８に対応する位置に開口部を形成する。第３の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２２９】
第３の層間絶縁膜中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωm(好ましくは、１×１０8〜１×１０10Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０２３０】
次いで、第３の層間絶縁膜５０４６の開口部において露出している画素電極５０３８上に、ＥＬ層５０４７を形成する。
【０２３１】
ＥＬ層５０４７としては、公知の有機発光材料や無機発光材料を用いることができる。
【０２３２】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μm以下の有機発光材料を示すものとする。
【０２３３】
ＥＬ層５０４７は通常、積層構造である。代表的には、「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０２３４】
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５０４７を形成している。具体的には、正孔注入層として２０nm厚の銅フタロシアニン(ＣｕＰｃ)膜を設け、その上に発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体(Ａｌｑ3)膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２３５】
なお、図１４(Ｄ)では一画素しか図示していないが、複数の色、例えば、Ｒ(赤)、Ｇ(緑)、Ｂ(青)の各色に対応したＥＬ層５０４７を作り分ける構成とすることができる。
【０２３６】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフェン(ＰＥＤＯＴ)膜をスピン塗布法により設け、その上に発光層として１００nm程度のパラフェニレンビニレン(ＰＰＶ)膜を設けた積層構造によってＥＬ層５０４７を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０２３７】
なお、ＥＬ層５０４７は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５０４７は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０２３８】
例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光層との間に有する構造のＥＬ層５０４７であってもよい。
【０２３９】
次に、ＥＬ層５０４７の上には導電膜からなる画素電極５０４８が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。
勿論、公知のＭｇＡｇ膜(マグネシウムと銀との合金膜)を用いても良い。画素電極５０４８がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０２４０】
画素電極５０４８まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画素電極(陽極)５０３８、ＥＬ層５０４７及び画素電極(陰極)５０４８で形成された素子を指す。
【０２４１】
ＥＬ素子を完全に覆うようにしてパッシベーション膜５０４９を設けることは有効である。パッシベーション膜５０４９としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
【０２４２】
カバレッジの良い膜をパッシベーション膜５０４９として用いることが好ましく、炭素膜、特にＤＬＣ(ダイヤモンドライクカーボン)膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層５０４７の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、ＥＬ層５０４７の酸化を抑制することが可能である。そのため、ＥＬ層５０４７が酸化するといった問題を防止できる。
【０２４３】
なお、第３の層間絶縁膜５０４６を形成した後、パッシベーション膜５０４９を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２４４】
なお、実際には図１４(Ｄ)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとＥＬ素子の信頼性が向上する。
【０２４５】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。
【０２４６】
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【実施例５】
【０２４７】
本実施例では、実施例４に示した構成とは異なる構成のアクティブマトリクス基板の作製工程について図１５を用いて説明する。
【０２４８】
なお、図１５(Ａ)までの工程は、実施例４において、図１３(Ａ)〜(Ｄ)、図１４(Ａ)に示した工程と同様である。ただし、画素部を構成する駆動用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域(Ｌoff領域)を有する、Ｎチャネル型のＴＦＴである点が異なる。この駆動用ＴＦＴにおいては、実施例４に示したように、レジストによるマスクを用いて、ゲート電極の外側に低濃度不純物領域(Ｌoff領域)を形成すれば良い。
【０２４９】
図１３及び図１４と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２５０】
図１５(Ａ)に示すように、第１の層間絶縁膜５１０１を形成する。この第１の層間絶縁膜５１０１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５１０１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２５１】
次いで、図１５(Ｂ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０２５２】
また、第１の層間絶縁膜５１０１を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂが熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５１０１(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【０２５３】
上記の様に、第１の層間絶縁膜５１０１(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５１０１に含まれる水素により半導体層のダングリングボンドが終端される。
【０２５４】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０２５５】
ここで、第１の層間絶縁膜５１０１の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０２５６】
以上の工程により、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
【０２５７】
次いで、第１の層間絶縁膜５１０１上に、第２の層間絶縁膜５１０２を形成する。第２の層間絶縁膜５１０２としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５１０２として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。
また、アクリル膜と酸化珪素膜の積層構造を用いても良いし、アクリル膜とスパッタ法で形成した窒化酸化珪素膜の積層構造を用いても良い。
【０２５８】
次いで、ドライエッチングまたはウエットエッチングを用い、第１の層間絶縁膜５１０１、第２の層間絶縁膜５１０２及びゲート絶縁膜５００６をエッチングし、駆動回路部及び画素部を構成する各ＴＦＴの不純物領域(第３の不純物領域(Ｎ＋領域)及び第４の不純物領域(Ｐ＋領域))に達するコンタクトホールを形成する。
【０２５９】
次いで、各不純物領域とそれぞれ電気的に接続される配線５１０３〜５１０９を形成する。なお本実施例では、配線５１０３〜５１０９は、膜厚１００nmのＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
【０２６０】
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０２６１】
画素部のスイッチング用ＴＦＴのソース領域またはドレイン領域の一方は、配線５１０６によってソース配線(５０１９ａと５０１９ｂの積層)と電気的に接続され、もう一方は、配線５１０７によって画素部の駆動用ＴＦＴのゲート電極と電気的に接続される。
【０２６２】
次いで図１５(Ｃ)に示すように、第３の層間絶縁膜５１１０を形成する。第３の層間絶縁膜５１１０としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。また、アクリル膜とスパッタ法で形成した窒化酸化珪素膜の積層構造を用いても良い。
【０２６３】
第３の層間絶縁膜５１１０によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第３の層間絶縁膜５１１０は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０２６４】
次いで、ドライエッチングまたはウエットエッチングを用い、第３の層間絶縁膜５１１０に、配線５１０８に達するコンタクトホールを形成する。
【０２６５】
次いで、導電膜をパターニングして画素電極５１１１を形成する。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜(マグネシウムと銀との合金膜)を用いても良い。画素電極５１１１がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０２６６】
画素電極５１１１は、第３の層間絶縁膜５１１０に形成されたコンタクトホールによって、配線５１０８と電気的な接続がとられる。こうして、画素電極５１１１は、駆動用ＴＦＴのソース領域またはドレイン領域の一方と、電気的に接続される。
【０２６７】
次いで図１５(Ｄ)に示すように、各画素間のＥＬ層を塗り分けるために、土手５１１２を形成する。土手５１１２としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜としては、スパッタ法によって形成された窒化酸化珪素膜、ＣＶＤ法によって形成された酸化珪素膜、あるいは、ＳＯＧ法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０２６８】
ここで、土手５１１２を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。土手５１１２の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２６９】
なお、画素電極５１１１と配線５１０８を電気的に接続する際に、第３の層間絶縁膜５１１０に形成したコンタクトホールの部分にも、土手５１１２を形成する。こうして、コンタクトホール部分の凹凸による、画素電極の凹凸を土手５１１２によって埋めることにより、段差に起因するＥＬ層の劣化を防いでいる。
【０２７０】
第３の層間絶縁膜５１１０と土手５１１２の組み合わせの例を以下に挙げる。
【０２７１】
第３の層間絶縁膜５１１０として、アクリルとスパッタ法によって形成された窒化酸化珪素膜の積層膜を用い、土手５１１２として、スパッタ法によって形成された窒化酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した酸化珪素膜を用い、土手５１１２としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルを用い、土手５１１２としてもアクリルを用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、土手５１１２としてアクリルを用いる組み合わせがある。
【０２７２】
土手５１１２中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωm(好ましくは、１×１０8〜１×１０10Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０２７３】
次いで、土手５１１２に囲まれた、露出している画素電極５１１１上に、ＥＬ層５１１３を形成する。
【０２７４】
ＥＬ層５１１３としては、公知の有機発光材料や無機発光材料を用いることができる。
【０２７５】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μm以下の有機発光材料を示すものとする。
【０２７６】
ＥＬ層５１１３は通常、積層構造である。代表的には、「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陰極上に電子輸送層／発光層／正孔輸送層／正孔注入層、または電子注入層／電子輸送層／発光層／正孔輸送層／正孔注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０２７７】
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５１１３を形成している。具体的には、発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体(Ａｌｑ3)膜を設け、その上に、正孔注入層として２０nm厚の銅フタロシアニン(ＣｕＰｃ)膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２７８】
なお、図１５(Ｄ)では一画素しか図示していないが、複数の色、例えば、Ｒ(赤)、Ｇ(緑)、Ｂ(青)の各色に対応したＥＬ層５１１３を作り分ける構成とすることができる。
【０２７９】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフェン(ＰＥＤＯＴ)膜をスピン塗布法により設け、その上に、発光層として１００nm程度のパラフェニレンビニレン(ＰＰＶ)膜を設けた積層構造によってＥＬ層５１１３を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０２８０】
なお、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０２８１】
例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光層との間に有する構造のＥＬ層５１１３であってもよい。
【０２８２】
次に、ＥＬ層５１１３の上には、透明導電膜からなる画素電極５１１４を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物(ＩＴＯ)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極５１１４がＥＬ素子の陽極に相当する。
【０２８３】
画素電極５１１４まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画素電極(陰極)５１１１、ＥＬ層５１１３及び画素電極(陽極)５１１４で形成されたダイオードを指す。
【０２８４】
本実施例では、画素電極５１１４が透明導電膜によって形成されているため、ＥＬ素子が発した光は、基板５０００とは逆側に向かって放射される。また、第３の層間絶縁膜５１１０によって、配線５１０６〜５１０９が形成された層とは別の層に、画素電極５１１１を形成している。そのため、実施例４に示した構成と比較して、開口率を上げることができる。
【０２８５】
ＥＬ素子を完全に覆うようにして保護膜(パッシベーション膜)５１１５を設けることは有効である。保護膜５１１５としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
【０２８６】
なお本実施例のように、ＥＬ素子が発した光が画素電極５１１４側から放射される場合、保護膜５１１５としては、光を透過する膜を用いる必要がある。
【０２８７】
なお、土手５１１２を形成した後、保護膜５１１５を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２８８】
なお、実際には図１５(Ｄ)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)等のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとＥＬ素子の信頼性が向上する。
【０２８９】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。
【実施例６】
【０２９０】
本実施例では、本発明を用いて発光装置を作製した例について、図３０を用いて説明する。
【０２９１】
図３０は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図３０(Ｂ)は、図３０(Ａ)のＡ−Ａ’における断面図、図３０(Ｃ)は図３０(Ａ)のＢ−Ｂ’における断面図である。
【０２９２】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２９３】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、複数のＴＦＴを有している。図３０(Ｂ)では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれるＴＦＴ(但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する)４２０１及び画素部４００２に含まれるＴＦＴ４２０２を図示した。
【０２９４】
ＴＦＴ４２０１及び４２０２上には層間絶縁膜(平坦化膜)４３０１が形成され、その上にＴＦＴ４２０２のドレインと電気的に接続する画素電極(陽極)４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２９５】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。
【０２９６】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２９７】
有機発光層４２０４の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２９８】
以上のようにして、画素電極(陽極)４２０３、有機発光層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２９９】
４００５ａは電源線に接続された引き回し配線であり、ＴＦＴ４２０２の第１の電極に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０３００】
シーリング材４００８としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラスチック材としては、ＦＲＰ(Fiberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０３０１】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０３０２】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ(ポリビニルブチラル)またはＥＶＡ(エチレンビニルアセテート)を用いることができる。
本実施例では充填材として窒素を用いた。
【０３０３】
また充填材４２１０を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０３０４】
図３０(Ｃ)に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０３０５】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【実施例７】
【０３０６】
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０３０７】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０３０８】
上記の論文により報告された有機発光材料(クマリン色素)の分子式を以下に示す。
【０３０９】
【化１】
【０３１０】
(M.A.Baldo, D.F.O’Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０３１１】
上記の論文により報告された有機発光材料(Ｐｔ錯体)の分子式を以下に示す。
【０３１２】
【化２】
【０３１３】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０３１４】
上記の論文により報告された有機発光材料(Ｉｒ錯体)の分子式を以下に示す。
【０３１５】
【化３】
【０３１６】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【実施例８】
【０３１７】
本明細書でこれまでに示してきた構成では、駆動用ＴＦＴにはＰチャネル型ＴＦＴを用いていたが、本発明は駆動用ＴＦＴにＮチャネル型ＴＦＴを用いた場合の構成にも適用が可能である。図３２（Ａ）に構成を示す。
【０３１８】
駆動用ＴＦＴ３２０９はＮチャネル型であり、この場合、ソース領域はＥＬ素子３２１２の陽極と接続されている側であり、ドレイン領域は、電流供給線３２１１と接続されている側となる。そこで、容量手段３２１０は、駆動用ＴＦＴ３２０９のゲート・ソース間の電圧を保持出来るようなノードに設ける。よって、容量手段３２１０は、図３２（Ａ）に示したノードの他、駆動用ＴＦＴ３２０９のゲート電極とソース領域との間に設けても良い。
【０３１９】
動作について説明する。まず、図３２（Ｂ）に示すように、ＴＦＴ３２０７をＯＮし、ＴＦＴ３２０６のドレイン領域の電位を高くしておく。続いて、図３２（Ｃ）に示すように、ＴＦＴ３２０５がＯＮし、映像信号の入力が行われる。ここで、ＴＦＴ３２０６のソース・ドレイン間電圧が、そのしきい値電圧に等しくなったところで、ＴＦＴ３２０６がＯＦＦし、図３２（Ｄ）に示すような状態となる。ＴＦＴ３２０６のソース領域の電位はＶDataであるので、ＴＦＴ３２０６のドレイン領域の電位、すなわち駆動用ＴＦＴ３２０９のゲート電極の電位は、ＶData＋Ｖthとなる。
【０３２０】
続いて、ＴＦＴ３２０８がＯＦＦすると、電流供給線から駆動用ＴＦＴ３２０９を介して流れていた電流は、ＥＬ素子３２１２に流れ、発光する。よって、隣接画素において、駆動用ＴＦＴ３２０９のしきい値電圧がばらついたとしても、そのばらつきに関係なく、ＴＦＴ３２０６のソース・ドレイン間電圧、つまりしきい値電圧が映像信号に上乗せされるため、駆動用ＴＦＴ３２０９のゲート・ソース間電圧は隣接画素ごとにばらつくことがない。
【０３２１】
さらに、図３２に示した構成でＥＬ素子３２１２が発光によって劣化した場合、陽極−陰極間の電圧が上昇する。これにより、通常であれば駆動用ＴＦＴ３２０９のソース領域の電位が上昇し、結果として発光時のゲート・ソース間電圧が小さくなってしまうという問題が考えられるが、本実施例で示した構成によると、図３２（Ｃ）〜（Ｄ）における、映像信号の入力時において、ＴＦＴ３２０８がＯＮすることによって、駆動用ＴＦＴ３２０９のソース領域の電位は、電源線３２１４の電位に固定される。よって前述のように、容量手段３２１０が、駆動用ＴＦＴ３２０９のゲート・ソース間電圧を保持しており、駆動用ＴＦＴ３２０９のソース領域の電位が変化しても、ゲート・ソース間電圧が小さくなることがないため、経時的な輝度低下を抑えることが出来る。
【０３２２】
なお、本実施例において、ダイオード接続されたＴＦＴ３２０６と、駆動用ＴＦＴ３２０９はＮチャネル型としている。他のＴＦＴは、ＯＮ・ＯＦＦのみの制御を行うスイッチ素子として用いているので、その極性は問わない。
【０３２３】
また、駆動用ＴＦＴがＰチャネル型である場合と同様、配線を共有としても良い。例えば、ＴＦＴ３２０７を制御しているゲート信号線３２０３は、前段のゲート信号線と共有しても良い。また、電源線３２１４についても、図３２（Ｃ）
（Ｄ）に示した動作を行っている期間中、一定電位であれば良く、選択されている当行を除くいずれかのゲート信号線と共有が可能である。また、電源線３２１３、３２１４は共通としても良い。
【０３２４】
また、消去期間を設ける場合にも、駆動用ＴＦＴがＰチャネル型の場合と同様、ＴＦＴを追加するなどして、任意の期間でＥＬ素子３２１２への電流供給を遮断する手段を設けても良い。
【実施例９】
【０３２５】
本実施例においては、ダイオード接続による電圧効果を利用した、異なる回路構成例について説明する。
【０３２６】
図３３（Ａ）に、一構成例を示す。本実施例の構成によると、ＴＦＴ３３０８は、そのゲート電極とドレイン領域との間にＴＦＴ３３０９を有し、ＴＦＴ３３０９がＯＮしているとき、ＴＦＴ３３０８はダイオード接続されたＴＦＴとして振る舞い、ＴＦＴ３３０９がＯＦＦしているとき、ＥＬ素子３３１３への電流供給の制御を行う駆動用ＴＦＴとして振る舞う。
【０３２７】
動作について説明する。まず、図３３（Ｂ）に示すように、ＴＦＴ３３０６がＯＮし、映像信号ＶDataが入力される。さらに、ＴＦＴ３３０９、３３１０がＯＮし、ＴＦＴ３３０８はダイオード接続されたＴＦＴとして振る舞う。続いて、ＴＦＴ３３１０がＯＦＦすると、図３３（Ｃ）に示すように電荷が移動する。やがて、ＴＦＴ３３０８のソース・ドレイン間電圧、つまりＴＦＴ３３０８のゲート・ソース間電圧がしきい値電圧に等しくなったところで、図３３（Ｄ）に示すようにＴＦＴ３３０８はＯＦＦする。
【０３２８】
続いて、ＴＦＴ３３０７、ＴＦＴ３３１０がＯＮする。ＴＦＴ３３０７がＯＮすることによって、ＴＦＴ３３０８のソース領域の電位は、ＶDataからＶDDへと上昇する。よって、ＴＦＴ３３０８のゲート・ソース間電圧がしきい値電圧を上回ってＯＮし、図３３（Ｅ）に示すように、ＥＬ素子３３１３に電流が流れて発光する。
【０３２９】
以上のような行程により、隣接画素間でＴＦＴ３３０８のしきい値電圧がばらついても、あらかじめ駆動用ＴＦＴ３３０８のゲート・ソース間にしきい値電圧分の電位差を作っておくことが出来るため、駆動用ＴＦＴ３３０８のゲート・ソース間電圧は隣接画素ごとにばらつくことがない。さらに、これまでの実施例においては、ダイオード接続されたＴＦＴのしきい値電圧を、映像信号に上乗せすることによって、別の駆動用ＴＦＴのゲート電極に入力するといった手法でしきい値電圧のばらつきの補正を行ってきた。ただし、この手法によると、ダイオード接続されたＴＦＴと、駆動用ＴＦＴのしきい値電圧がばらついてしまった場合、満足な補正が行えない。これに対し、図３３（Ａ）に示した本実施例の構成によると、ダイオード接続によってしきい値電圧を取得するＴＦＴと、駆動用ＴＦＴとは同一のＴＦＴを用いている。よって、近接したＴＦＴにおいてしきい値電圧のばらつきが生じたとしても、自らのしきい値電圧をそのまま補正に用いるので、しきい値電圧の補正がいかなる場合でも正常に行われる。
【０３３０】
また、ＴＦＴ３３１０はデジタル時間階調方式による駆動方式を適用した際、消去用ＴＦＴとしても用いることが出来る。また、消去用ＴＦＴの位置は、任意のタイミングでＥＬ素子への電流供給を遮断出来る位置であれば、その位置を問わない。
【０３３１】
また、図３４（Ａ）（Ｂ）に示すように、ＴＦＴを制御するためのゲート信号線を、複数のＴＦＴで共有しても良い。例えば、図３３（Ａ）において、ＴＦＴ３３０６とＴＦＴ３３０７とは、互いに逆のタイミングでＯＮ・ＯＦＦが制御されるので、図３４（Ａ）に示すように、一方の極性を他方の極性と逆のものとし、同一のゲート信号線３４０２によって制御することが出来る。同様に、図３３（Ａ）において、ＴＦＴ３３０６とＴＦＴ３３０９とは同一のタイミングでＯＮ・ＯＦＦが制御されている。よって図３４（Ｂ）に示すように、同一のゲート信号線３４５２によって制御することが出来る。もちろん、図３４（Ａ）（Ｂ）に示した構成を組み合わせて用いても良い。
【０３３２】
ここでも、ＴＦＴ３４０９、３４５９は、消去用ＴＦＴとしても用いることが出来る。
【実施例１０】
【０３３３】
図３３（Ａ）に示した構成に、図３５（Ａ）に示すように、ＴＦＴ３５１１、３５１２を追加することによって、しきい値電圧の取得を高速に行うことが出来る。しきい値電圧の取得を行う期間においては、図３５（Ｂ）（Ｃ）に示すように、ＴＦＴ３５０８、３５１２の２つを用い、発光時にＥＬ素子３５１５に電流を供給する期間においては、図３５（Ｅ）に示すように、ＴＦＴ３５０８のみを用いる。このとき、ＴＦＴ３５１２のチャネル長Ｌ、チャネル幅Ｗを、Ｗ／Ｌが大きくなるようにしておくことにより、しきい値電圧取得をより高速に行うことが出来る。
【０３３４】
この場合も、ＴＦＴ３５１０を消去用ＴＦＴとしても用いることが可能である。
【実施例１１】
【０３３５】
図３３〜３５に示した構成においては、しきい値電圧の取得の前後、つまり正規の発光期間でない期間にも、ＥＬ素子に電流が流れて発光する場合があった。
この場合、ＥＬ素子に流れる電流値は、必ずしも映像信号に正しいしきい値電圧の補正が加えられたものにしたがっていないため、実輝度と目的輝度との誤差を生ずる原因となる。
【０３３６】
そこで、図３６（Ａ）に示すように、ＴＦＴ３６１２を追加する。図３６（Ｂ）に示すように、映像信号の入力時に、ＴＦＴ３６０９を流れた電流は、ＴＦＴ３６１２を介して電源線３６１７へと流れる。ＥＬ素子３６１５への電流経路は、ＴＦＴ３６１１によって遮断されているので、ＥＬ素子３６１５は発光しない。このような構成とすることにより、不必要な期間にＥＬ素子が発光するのを防ぐことが出来る。
【０３３７】
この場合も、ＴＦＴ３６１１を消去用ＴＦＴとしても用いることが可能である。
【０３３８】
また、他の実施例と同様、電源線３６１７は他行のゲート信号線と共有しても良い。さらに、ゲート信号線３６０４と３６０６とは共有が可能である。ただし、ＴＦＴ３６１２がＯＮしているとき、ＥＬ素子３６１５に電流が流れないよう、電源線３６１６、３６１７の電位を調整する必要がある。
【実施例１２】
【０３３９】
しきい値電圧の取得をより高速に行うための構成として、さらに図３７（Ａ）
に示す構成が挙げられる。特徴としては、駆動用ＴＦＴとして、同極性のＴＦＴ３７０８、３７１０を直列に接続する。ここでは、Ｐチャネル型ＴＦＴを用いている。また、駆動用ＴＦＴ３７０８のゲート電極とドレイン領域とを接続するＴＦＴ３７０９は、同時に駆動用ＴＦＴ３７１０のゲート電極とソース領域とを接続する構成となっている。
【０３４０】
図３７（Ｂ）（Ｃ）に示すように、映像信号の入力からしきい値電圧の取得を行う期間において、ＴＦＴ３７０９がＯＮすることによって、駆動用ＴＦＴ３７０８はダイオード接続されたＴＦＴとして振る舞い、そのソース・ドレイン間にしきい値電圧を取得する。このとき、ＴＦＴ３７０８は、Ｗ／Ｌを大きくすることによってしきい値電圧の取得を高速に行えるようにする。一方、駆動用ＴＦＴ３７０８に直列接続されたＴＦＴ３７１０に着目すると、ＴＦＴ３７０９がＯＮしていることによって、ゲート電極とソース領域とが接続されている。すなわちこの期間において、ＴＦＴ３７０９がＯＮすることによって駆動用ＴＦＴ３７１０のゲート・ソース間電圧は０となり、ＯＦＦするので、ＥＬ素子３７１４には電流が流れず、ＴＦＴ３７１１を介して電源線３７１６に流れる。
【０３４１】
続いて、発光期間においては、ＴＦＴ３７０９がＯＦＦし、駆動用ＴＦＴ３７１０のゲート電極とソース領域との接続が遮断される。よって駆動用ＴＦＴ３７０８のしきい値電圧を保持していた電荷の一部が駆動用ＴＦＴ３７１０のゲート電極に移動して、自動的にＴＦＴ３７１０がＯＮする。このとき、駆動用ＴＦＴ３７０８、３７１０は、そのゲート電極が接続されているため、マルチゲート型ＴＦＴとして動作する。よって、発光時には、しきい値電圧の取得時よりもＬが大きくなる。したがって駆動用ＴＦＴ３７０８、３７１０を介して流れる電流はより小さくなる。つまり、駆動用ＴＦＴ３７０８のＷ／Ｌを大きくしても、ＥＬに流れる電流は小さく出来る。よって図３７（Ｅ）に示すように、駆動用ＴＦＴ３７０８、３７１０の両方を介してＥＬ素子３７１４に電流が流れ、発光する。
よって、図３６の場合と同様に、不必要な期間にＥＬ素子が発光するのを防ぐことが出来る。
【０３４２】
なお、消去期間を設ける場合には、ＴＦＴ３７０９をＯＮすることによって、駆動用ＴＦＴ３７１０のゲート・ソース間電圧が強制的に０となり、ＯＦＦするので、ＥＬの発光を停止することが出来る。
【０３４３】
また、他の実施例と同様、電源線３７１６は他行のゲート信号線と共有しても良い。また、図３４（Ａ）（Ｂ）に示したように、ゲート信号線を共有しても良い。
【実施例１３】
【０３４４】
本実施例においては、駆動用ＴＦＴにＮチャネル型ＴＦＴを用いる場合の、実施例８と異なる構成について説明する。
【０３４５】
図３８（Ａ）に構成例を示す。基本的な構成原理は他の実施例と同様であり、駆動用ＴＦＴ３８１０のゲート電極とドレイン電極を接続する位置にＴＦＴ３８０９を設ける。
【０３４６】
動作について説明する。図３８（Ｂ）に示すように、映像信号ＶDataが入力されて電荷の移動が生ずる。このとき、ＴＦＴ３８１１をＯＦＦしておくことによって、ＥＬ素子３８１５が発光しないようにしておく。その後、図３８（Ｃ）に示すように、ＴＦＴ３８１０のしきい値電圧の取得が行われ、やがてＴＦＴ３８１０のソース・ドレイン間電圧が、そのしきい値電圧に等しくなると、ＴＦＴ３８１０はＯＦＦし、図３８（Ｄ）に示すように、しきい値電圧の取得が完了する。
【０３４７】
続いて、ＴＦＴ３８０８、３８１１がＯＮし、図３８（Ｅ）に示すように電流が流れ、ＥＬ素子３８１５が発光する。なお、容量手段３８１３は、発光時にＴＦＴ３８１０のゲート・ソース間電圧を保持する位置に設けられており、ＥＬ素子３８１５の経時的な劣化によって、ＥＬ素子３８１５の陽極の電位が上昇した場合にも、ＴＦＴ３８１０のゲート・ソース間電圧が小さくならないようにしている。よって、ＥＬ素子３８１５の劣化による輝度低下の抑止に寄与することが出来る。
【０３４８】
この場合も、ＴＦＴ３８１１を消去用ＴＦＴとしても用いることが可能である。
【０３４９】
また、他の実施例と同様、電源線３８１７は他行のゲート信号線と共有が可能である。また、図３４（Ａ）（Ｂ）に示したように、ゲート信号線を共有しても良い。
【実施例１４】
【０３５０】
図３９（Ａ）に、駆動用ＴＦＴにＮチャネル型ＴＦＴを用いて構成した場合の、さらなる一構成例を示す。駆動用ＴＦＴとして、ＴＦＴ３９０８、３９１１が直列に接続され、ＴＦＴ３９１０によって、ＴＦＴ３９１１のゲート電極とドレイン領域とを接続している。同時にＴＦＴ３９１０は、ＴＦＴ３９０８のゲート電極とソース領域とを接続している。
【０３５１】
映像信号入力時、図３９（Ｂ）に示すように電荷の移動が生ずる。このとき、ＴＦＴ３９１０がＯＮすることによって、ＴＦＴ３９１１のゲート電極とドレイン領域とが接続され、ＴＦＴ３９１１はダイオード接続されたＴＦＴとして振る舞う。一方、ＴＦＴ３９０８は、同じくＴＦＴ３９１０がＯＮすることによって、ゲート電極とソース領域とが接続され、すなわちゲート・ソース間電圧が０となるのでＯＦＦし、電流が流れない。
【０３５２】
続いて、ＴＦＴ３９０９がＯＦＦすると、図３９（Ｃ）に示すように電荷が移動し、ＴＦＴ３９１１のしきい値電圧の取得を行う。ＴＦＴ３９１１のソース・ドレイン間電圧が、そのしきい値電圧に等しくなったところでＴＦＴ３９１１がＯＦＦし、図３９（Ｄ）に示すように、しきい値電圧の取得が完了する。
【０３５３】
続いて、図３９（Ｅ）に示すように電流がＥＬ素子３９１６に流れて発光する。なお、容量手段３９１４は、発光時にＴＦＴ３９１１のゲート・ソース間電圧を保持する位置に設けられており、ＥＬ素子３９１６の経時的な劣化によって、ＥＬ素子３９１６の陽極の電位が上昇した場合にも、ＴＦＴ３９１１のゲート・ソース間電圧が小さくならないようにしている。よって、ＥＬ素子３９１６の劣化による輝度低下の抑止に寄与することが出来る。
【０３５４】
ここでも、図３７に示した構成と同様、駆動用ＴＦＴ３９０８、３９１１は、そのゲート電極が接続されているので、マルチゲート型ＴＦＴとして動作する。
よって、しきい値電圧の取得を高速化するために駆動用ＴＦＴ３９１１のＷ／Ｌを大きくしても、ＥＬ素子３９１６に流れる電流は小さく出来る。
【０３５５】
この場合も、ＴＦＴ３９１２、またはＴＦＴ３９１０を消去用ＴＦＴとしても用いることが可能である。ＴＦＴ３９１２をＯＦＦすることにより、ＥＬ素子３９１６への電流供給を遮断することが出来る。また、ＴＦＴ３９１０をＯＮすることによって、駆動用ＴＦＴ３９０８のゲート・ソース間電圧が強制的に０となり、ＯＦＦするので、ＥＬの発光を停止することが出来る。
【実施例１５】
【０３５６】
駆動用ＴＦＴにＮチャネル型ＴＦＴを用いる構成においても、実施例１０に示した手法が適用出来る。図４０（Ａ）に構成例を示す。
【０３５７】
図４０（Ａ）に示した構成は、図３８（Ａ）に示した構成に、ＴＦＴ４００９、４０１０を追加したものである。ＴＦＴ４０１０、４０１２は並列に配置され、しきい値電圧の取得期間においては、図４０（Ｃ）に示すように並列接続されたＴＦＴ４０１０、４０１２の両方を用い、発光期間においては、ＴＦＴ４００９をＯＦＦして、ＴＦＴ４０１２のみを介してＥＬ素子４０１７に電流が供給される。ここで、発光期間に電流経路として用いないＴＦＴ４０１０については、Ｗ／Ｌを大きくしておくことにより、しきい値電圧の取得がより高速に行われる。
【０３５８】
この場合も、ＴＦＴ４０１３を消去用ＴＦＴとしても用いることが可能である。
[実施例１６] 本発明におけるトランジスタのしきい値電圧の補正の方法として、補正に用いるトランジスタのゲート・ドレイン間を短絡してダイオード化した状態でソース・ドレイン間に電流を流し、ソース・ドレイン間の電圧がトランジスタのしきい値電圧に等しくなる現象を利用しているが、これは本発明で紹介したような画素部への適用のみならず、駆動回路への応用も可能である。
【０３５９】
例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源回路は、入力された電圧信号から、所望の電流を出力する回路である。
電流源回路内の電流源トランジスタのゲート電極に電圧信号が入力され、そのゲート・ソース間電圧に応じた電流が、電流源トランジスタを介して出力される。
つまり、電流源トランジスタのしきい値電圧の補正に、本発明のしきい値電圧の補正方法を用いる。
【０３６０】
図４１（Ａ）に、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパルスが出力され、該サンプリングパルスはそれぞれの電流源回路９００１へと入力され、該サンプリングパルスが電流源回路９００１に入力されたタイミングに従って、映像信号のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。
【０３６１】
簡単な動作タイミングを図４１（Ｂ）に示す。ｉ行目のゲート信号線が選択されている期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値電圧の補正動作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得したりする一連の動作を行う。つまり、しきい値電圧の取得動作は１水平期間ごとに行うことが出来る。
【０３６２】
図４２（Ａ）に、図４１とは異なる構成の電流を画素などへ出力する駆動回路の構成を示す。図４１の場合と異なる点としては、１段のサンプリングパルスによって制御される電流源回路９００１は、９００１Ａ、９００１Ｂの２つとなっており、電流源制御信号によって、双方の動作が選択される。
【０３６３】
図４２（Ｂ）に示すように、電流源制御信号は、例えば１水平期間ごとに切り替わるようにする。すると電流源回路９００１Ａ、９００１Ｂの動作は、一方が画素などへの電流出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。この場合、サンプリング動作は線順次で行われる。
【０３６４】
図４３（Ａ）に、さらに異なる構成の駆動回路の構成を示す。図４１、図４２においては、映像信号の形式はデジタル・アナログを問わないが、図４３（Ａ）
の構成では、デジタル映像信号を入力する。入力されたデジタル映像信号は、サンプリングパルスの出力に従って第１のラッチ回路に取りこまれ、一行分の映像信号の取り込みが終了した後、第２のラッチ回路に転送され、その後、各電流源回路９００１Ａ〜９００１Ｃへと入力される。ここで、電流源回路９００１Ａ〜９００１Ｃは、それぞれから出力される電流値が異なっている。例えば、電流値の比が１：２：４となっている。つまり、並列にｎ個の電流源回路を配置し、その電流値の比を１：２：４：・・・２(n-1)とし、各電流源回路から出力される電流を足し合わせることにより、出力される電流値を線形的に変化させることが出来る。
【０３６５】
動作タイミングは、図４１に示したものとほぼ同様であり、サンプリング動作を行わない帰線期間内に、電流源回路９００１において、しきい値電圧の補正動作が行われ、続いてラッチ回路に保持されているデータが転送され、電流源回路９００１においてＶ−Ｉ変換を行い、画素へ電流を出力する。サンプリング動作は、図４２に示した構成と同様、線順次で行われる。
【０３６６】
図４４（Ａ）に、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によってＤ／Ａ変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号が各電流源回路９００１へと入力されて、電流が出力される。
【０３６７】
また、このようなＤ／Ａ変換回路に、例えばガンマ補正用の機能を持たせても良い。
【０３６８】
図４４（Ｂ）に示すように、帰線期間内にしきい値電圧の補正、ラッチデータ転送が行われ、ある行のサンプリング動作が行われている期間に、前行の映像信号のＶ−Ｉ変換、画素などへの電流の出力が行われる。サンプリング動作は、図４２に示した構成と同様、線順次で行われる。
【０３６９】
以上に示した構成に限らず、電流源回路によってＶ−Ｉ変換を行うような場合には、本発明のしきい値電圧の補正手段の適用が可能である。また、図４２に示したように、複数の電流源回路を並列に配置し、切り替えて使用するといった構成を、図４３、図４４等の構成と組み合わせて使用しても良い。
【実施例１６】
【０３７０】
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０３７１】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(ＤＶＤ)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図３１に示す。
【０３７２】
図３１(Ａ)は発光素子表示装置であり、筐体３００１、支持台３００２、表示部３００３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の発光装置は表示部３００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３７３】
図３１(Ｂ)はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明の発光装置は表示部３１０２に用いることができる。
【０３７４】
図３１(Ｃ)はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明の発光装置は表示部３２０３に用いることができる。
【０３７５】
図３１(Ｄ)はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。
【０３７６】
図３１(Ｅ)は記録媒体を備えた携帯型の画像再生装置(具体的にはＤＶＤ再生装置)であり、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体(ＤＶＤ等)読込部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ３４０３、３４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３７７】
図３１(Ｆ)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体３５０１、表示部３５０２、アーム部３５０３を含む。本発明の発光装置は表示部３５０２に用いることができる。
【０３７８】
図３１(Ｇ)はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７、音声入力部３６０８、操作キー３６０９、接眼部３６１０等を含む。本発明の発光装置は表示部３６０２に用いることができる。
【０３７９】
図３１(Ｈ)は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明の発光装置は表示部３７０３に用いることができる。なお、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０３８０】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３８１】
また、上記電子機器はインターネットやＣＡＴＶ(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０３８２】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置の構成に関する。本発明はまた、ガラス、プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有する半導体装置を含むアクティブマトリクス型発光装置の構成に関する。また、このような発光装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、エレクトロルミネッセンス(Electro Luminescence：ＥＬ)素子等を始めとした発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために視認性が高く、液晶表示装置(ＬＣＤ)等において必要なバックライトを必要としないために薄型化に適しているとともに、視野角にほとんど制限が無い。
【０００３】
ここで、ＥＬ素子とは、電場を加えることで発生するルミネッセンスが得られる発光層を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明において、発光装置とは、上述したいずれの発光形態であっても良い。
【０００４】
ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層構造をとっている。代表的には、「陽極／正孔輸送層／発光層／電子輸送層／陰極」という積層構造が挙げられる。また、これ以外にも、陽極と陰極との間に、「正孔注入層／正孔輸送層／発光層／電子輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積層する構造がある。
本発明の発光装置に用いるＥＬ素子の構造としては、上述の構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い。
【０００５】
本明細書においては、ＥＬ素子において、陽極と陰極との間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てＥＬ素子に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子をＥＬ素子と呼ぶ。
【０００６】
図２０に、一般的な発光装置における画素の構成を示す。なお、代表的な発光装置として、ＥＬ表示装置を例とする。図２０に示した画素は、ソース信号線２００１、ゲート信号線２００２、スイッチング用ＴＦＴ２００３、駆動用ＴＦＴ２００４、容量手段２００５、ＥＬ素子２００６、電流供給線２００７、電源線２００８を有している。
【０００７】
各部の接続関係について説明する。ここで、ＴＦＴはゲート、ソース、ドレインの３端子を有するが、ソース、ドレインに関しては、ＴＦＴの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第１の電極、他方を第２の電極と表記する。ＴＦＴのＯＮ、ＯＦＦについて、各端子の電位等(あるＴＦＴのゲート・ソース間電圧等)について説明が必要な際には、ソース、ドレイン等と表記する。
【０００８】
また、本明細書において、ＴＦＴがＯＮしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値電圧を超え、ソース、ドレイン間が導通している状態をいい、ＴＦＴがＯＦＦしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値電圧を下回り、ソース、ドレイン間が導通していない（非導通となっている）状態をいう。ただし、ＴＦＴにおいてはオフリーク電流が存在するが、その大きさはオン電流に比べて小さいので、ここではオフリーク電流のみが流れる状態もまたＯＦＦしている状態に含むものとする。
【０００９】
スイッチング用ＴＦＴ２００３のゲート電極は、ゲート信号線２００２に接続され、第１の電極はソース信号線２００１に接続され、第２の電極は駆動用ＴＦＴ２００４のゲート電極に接続されている。駆動用ＴＦＴ２００４の第１の電極は、電流供給線２００７に接続され、第２の電極はＥＬ素子２００６の第１の電極に接続されている。ＥＬ素子２００６の第２の電極は、電源線２００８に接続されている。電流供給線２００７と、電源線２００８とは、互いに電位差を有している。また、駆動用ＴＦＴ２００４のゲート・ソース間電圧を保持するために、駆動用ＴＦＴ２００４のゲート電極と第１の電極との間に容量手段２００５を設けても良い。
【００１０】
ゲート信号線２００２にパルスが入力されてスイッチング用ＴＦＴ２００３がＯＮすると、ソース信号線２００１に出力されてきている映像信号は、駆動用ＴＦＴ２００４のゲート電極へと入力される。入力された映像信号の電位に従って、駆動用ＴＦＴ２００４のゲート・ソース間電圧が決定し、駆動用ＴＦＴ２００４のソース・ドレイン間を流れる電流(以下、ドレイン電流と表記)が決定する。
この電流はＥＬ素子２００６に供給されて発光する。
【００１１】
ところで、多結晶シリコン(ポリシリコン 以下Ｐ−Ｓｉ)で形成されたＴＦＴは、非晶質シリコン(アモルファスシリコン 以下Ａ−Ｓｉ)で形成されたＴＦＴよりも電界効果移動度が高く、ＯＮ電流が大きいため、発光装置に用いるトランジスタとしてより適している。
【００１２】
反面、ポリシリコンで形成されたＴＦＴは、結晶粒界における欠陥に起因して、その電気的特性にばらつきが生じやすいといった問題点を有している。
【００１３】
図２０に示した画素において、画素を構成するＴＦＴのしきい値電圧が画素ごとにばらつくと、同じ映像信号を入力した場合にも、それに応じてＴＦＴのドレイン電流の大きさが異なってくるため、ＥＬ素子２００６の輝度がばらつく。よってアナログ階調の場合、問題となっていた。
【００１４】
最近、このような問題に鑑みて、ＴＦＴのしきい値電圧のばらつきを補正することの出来るものが提案されている。そのうちの１例としては、図２２に示すような構成が挙げられる（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】国際公開番号９９−４８４０３号パンフレット（Ｐ２５、Ｆｉｇ３、Ｆｉｇ４）
【００１６】
図２２に示した画素は、ソース信号線２２０１、第１〜第３のゲート信号線２２０２〜２２０４、ＴＦＴ２２０５〜２２０８、容量手段２２０９(Ｃ2)、２２１０(Ｃ1)、電流供給線２２１２、ＥＬ素子２２１１を有する。
【００１７】
ＴＦＴ２２０５のゲート電極は、第１のゲート信号線２２０２に接続され、第１の電極は、ソース信号線２２０１に接続され、第２の電極は、容量手段２２０９の第１の電極に接続されている。容量手段２２０９の第２の電極は、容量手段２２１０の第１の電極に接続され、容量手段２２１０の第２の電極は、電流供給線２２１２に接続されている。ＴＦＴ２２０６のゲート電極は、容量手段２２０９の第２の電極および容量手段２２１０の第１の電極に接続され、第１の電極は、電流供給線２２１２に接続され、第２の電極は、ＴＦＴ２２０７の第１の電極およびＴＦＴ２２０８の第１の電極に接続されている。ＴＦＴ２２０７のゲート電極は、第２のゲート信号線２２０３に接続され、第２の電極は、容量手段２２０９の第２の電極および容量手段２２１０の第１の電極に接続されている。ＴＦＴ２２０８のゲート電極は、第３のゲート信号線２２０４に接続され、第２の電極は、ＥＬ素子２２１１の第１の電極に接続されている。ＥＬ素子２２１１の第２の電極には、電源線２２１３に接続され、電流供給線２２１２とは互いに電位差を有する。
【００１８】
図２２(Ｂ)および図２３(Ａ)〜(Ｆ)を用いて、動作について説明する。図２２(Ｂ)は、ソース信号線２２０１、第１〜第３のゲート信号線２２０２〜２２０４に入力される映像信号およびパルスのタイミングを示しており、図２３に示す各動作にあわせて、I〜VIIIの区間に分割している。また、図２２に示した画素の一例では、４つのＴＦＴを用いて構成され、その極性は全てＰチャネル型である。よって、ゲート電極にＬレベルが入力されてＯＮし、Ｈレベルが入力されてＯＦＦするものとする。また、ソース信号線２２０１に入力される映像信号は、ここでは入力される期間のみを示すためパルスで示しているが、アナログ階調方式の場合は、所定のアナログ電位をとる。
【００１９】
まず、第１のゲート信号線２２０２がＬレベルとなり、ＴＦＴ２２０５がＯＮする(区間I)。続いて第２、第３のゲート信号線２２０３、２２０４がＬレベルとなり、ＴＦＴ２２０７、２２０８がＯＮする。ここで、図２３(Ａ)に示すように、容量手段２２０９、２２１０に電荷が貯まり、容量手段２２１０が保持する電圧が、ＴＦＴ２２０６のしきい値電圧(Ｖth)を上回ったところで、ＴＦＴ２２０６がＯＮする(区間II)。
【００２０】
続いて、第３のゲート信号線２２０４がＨレベルとなって、ＴＦＴ２２０８がＯＦＦする。すると、容量手段２２０９、２２１０に貯まっていた電荷が再び移動し、容量手段２２１０に保持される電圧は、やがてＶthに等しくなる。このとき、図２３(Ｂ)にも示すように、電流供給線２２１２、ソース信号線２２０１の電位はいずれもＶDDであるので、容量手段２２０９においても、保持されている電圧はＶthに等しくなる。よって、やがてＴＦＴ２２０６はＯＦＦする。
【００２１】
前述のように、容量手段２２０９、２２１０に保持されている電圧がＶthに等しくなったところで、第２のゲート信号線２２０３がＨレベルとなり、ＴＦＴ２２０７がＯＦＦする(区間IＶ)。この動作により、図２３(Ｃ)に示すように、容量手段２２０９においてＶthが保持される。
【００２２】
このとき、容量手段２２１０(Ｃ1)に保持されている電荷Ｑ1については、式(１)のような関係が成立する。同時に、容量手段２２０９(Ｃ2)に保持されている電荷Ｑ2においては、式(２)のような関係が成立する。
【００２３】
【数１】
【００２４】
【数２】
【００２５】
続いて、図２３(Ｄ)に示すように、映像信号の入力が行われる(区間Ｖ)。ソース信号線２２０１に映像信号が出力されて、その電位はＶDDから映像信号の電位ＶData(ここでは、ＴＦＴ２２０６がＰチャネル型であるので、ＶDD＞ＶDataとする。)となる。このときの、ＴＦＴ２２０６のゲート電極の電位をＶPとし、このノードにおける電荷をＱとすると、容量手段２２０９、２２１０とを含めた電荷保存則により、式(３)、(４)のような関係が成立する。
【００２６】
【数３】
【００２７】
【数４】
【００２８】
式(１)〜(４)より、ＴＦＴ２２０６のゲート電極の電位ＶPは、式(５)で表される。
【００２９】
【数５】
【００３０】
よって、ＴＦＴ２２０６のゲート・ソース間電圧ＶGSは、式(６)で表される。
【００３１】
【数６】
【００３２】
式(６)右辺には、Ｖthの項が含まれる。すなわち、ソース信号線２２０１より入力される映像信号には、その画素におけるＴＦＴ２２０６のしきい値電圧が上乗せされて容量手段２２０９、２２１０によって保持される。
【００３３】
映像信号の入力が完了すると、第１のゲート信号線２２０２がＨレベルとなって、ＴＦＴ２２０５がＯＦＦする(区間ＶI)。その後、ソース信号線は所定の電位に戻る(区間ＶII)。以上の動作によって、映像信号の画素への書き込み動作が完了する(図２３(Ｅ))。
【００３４】
続いて、第３のゲート信号線２２０４がＬレベルとなり、ＴＦＴ２２０８がＯＮし、ＥＬ素子２２１１に図２３(Ｆ)に示すように電流が流れることによってＥＬ素子２２１１が発光する。このときＥＬ素子２２１１に流れる電流の値は、ＴＦＴ２２０６のゲート・ソース間電圧に従ったものであり、ＴＦＴ２２０６を流れるドレイン電流ＩDSは、式(７)で表される。
【００３５】
【数７】
【００３６】
式(７)より、ＴＦＴ２２０６のドレイン電流ＩDSには、しきい値電圧Ｖthの値に依存しないことがわかる。よって、ＴＦＴ２２０６のしきい値電圧がばらついた場合にも、画素ごとにその値を補正して映像信号に上乗せすることにより、映像信号の電位ＶDataに従った電流がＥＬ素子２２１１に流れることがわかる。
【発明の概要】
【発明が解決しようとする課題】
【００３７】
しかし、前述の構成の場合、容量手段２２０９、２２１０の容量値がばらついた場合には、ＴＦＴ２２０６のドレイン電流ＩDSがばらついてしまうことになる。そこで、本発明においては、容量値のばらつきの影響を受けることのない構成によって、ＴＦＴのしきい値電圧のばらつきを補正することの出来る半導体装置を画素に用いた発光装置を提供することを目的とする。
【課題を解決するための手段】
【００３８】
本発明の動作原理を、図２９を用いて説明する。図２９（Ａ）（Ｂ）のような回路を考える。スイッチ素子２９０１、２９０３、２９１１、２９１３は、それぞれSignal１、Signal２によって制御される素子であり、ＴＦＴ等によってＯＮ、ＯＦＦが出来るもので良い。ここで、単一方向にのみ電流が流れる素子を、整流性素子と定義する。整流性素子としては、ダイオードや、ゲート・ドレイン間を接続（このような接続をダイオード接続と表記する）したＴＦＴが挙げられる。
【００３９】
図２９（Ａ）（Ｂ）に示すように、スイッチ素子２９０１、２９１１、整流性素子２９０２、２９１２、スイッチ素子２９０３、２９１３を接続した回路を考える。
【００４０】
ここで、回路の一端より、ある信号が入力され、回路の他端は、ある一定電位が与えられているとする。図２９（Ａ）の場合、入力される信号をＶX、一定電位をＶSS（≦ＶX−|ＶthＰ|：ＶthＰはＴＦＴのしきい値電圧）とし、図２９（Ｂ）の場合、入力される信号をＶX、一定電位をＶDD（≧ＶX＋|ＶthＮ|：ＶthＮはＴＦＴのしきい値電圧）とする。
【００４１】
今、図２９（Ｃ）においてiで示される期間で、スイッチ素子２９０３、２９１３が導通する。すると、図２９（Ａ）において、整流性素子（ここでは整流性素子にダイオード接続ＴＦＴを用いたものとする。）であるＴＦＴ２９０２のドレイン電極およびゲート電極の電位が低下する。図２９（Ｂ）においては、ＴＦＴ２９１２の第２の電極およびゲート電極の電位が上昇する。整流性素子２９０２、２９１２のいずれも、両電極間の電圧がしきい値電圧の絶対値を上回るため、ＴＦＴ２９０２、２９１２はともにＯＮする。ただしこのとき、スイッチ素子２９０１、２９１１は共にＯＦＦしており、電流は流れない。
【００４２】
その後、図２９（Ｃ）においてiiで示される期間で、スイッチ素子２９０１、２９０３、２９１１、２９１３が導通する。この期間で、ＴＦＴ２９０２、２９１２のゲート・ソース間電圧はそれぞれ、ＶSS−ＶX、ＶDD−ＶXとなり、それぞれのＴＦＴのしきい値電圧の絶対値を上回り、ＶX→ＶSSへ、ＶDD→ＶXへ電流が流れる。
【００４３】
続いて、図２９（Ｃ）においてiiiで示される期間で、スイッチ素子２９０１、２９１１が導通し、かつスイッチ素子２９０３、２９１３が非導通となる。このとき、ＴＦＴ２９０２、２９１２のソース電位はＶXである。今、ＴＦＴ２９０２、２９１２のゲート・ソース間電圧はそのしきい値電圧の絶対値を上回っており、ＴＦＴ２９０２、２９１２はＯＮ状態であるため、電流が流れつづける。
これにより、ＴＦＴ２９０２のドレイン電位は上昇し、ＴＦＴ２９１２のドレイン電位は下降する。やがて、ＴＦＴ２９０２、２９１２のゲート・ソース間電圧は、そのしきい値電圧に等しくなり、ＴＦＴ２９０２、２９１２はともにＯＦＦする。このとき、ＴＦＴ２９０２、２９１２のドレイン電位はそれぞれ、ＶX−|ＶthＰ|、ＶX＋|ＶthＮ|となる。つまり、ＴＦＴ２９０２、２９１２によって、入力される信号の電位ＶXに、それぞれのしきい値電圧を上乗せする動作が行われる。ＴＦＴ２９０２、２９１２のゲート電極の電位をそれぞれ、ＶG2902、ＶG2912とすると、上記の動作において、ＶG2902、ＶG2912はそれぞれ、図２９（Ｄ）に示すような電位をとる。
【００４４】
本発明においては、ソース信号線より画素に入力される映像信号は、図２９（Ａ）（Ｂ）において２９０２、２９１２で示したような、ゲート・ドレイン間を接続したＴＦＴを経て、ＥＬ素子に電流を供給するためのＴＦＴのゲート電極に所望の電位が印加される。ここで、ゲート・ドレイン間を接続したＴＦＴにおいて、そのソース・ドレイン間には、ＴＦＴのしきい値電圧に等しい電位差が生ずる。よって、駆動用ＴＦＴのゲート電極には、映像信号にしきい値電圧分だけオフセットをかけた電位を印加するようにする。
【００４５】
なお、ＴＦＴ２９０２、２９１２は、図２９（Ｅ）に示すように、それぞれダイオード２９２２、２９３２を用いても良い。
【００４６】
また、スイッチ素子２９０３、２９１３についても、図２９（Ｆ）に示すように、ダイオード２９２３、２９３３を用い、図２９（Ｃ）における区間iiiの動作で、ＶDDもしくはＶSSの電位を変化させることによってＶG2902、ＶG2912に同様の振る舞いをさせることも出来る。
【００４７】
ここで用いるダイオードには、通常のＰＮ接合を有するダイオードの他、前述のダイオード接続ＴＦＴを用いても良い。
【００４８】
また、スイッチ素子２９０１、２９１１は共に省略しても良い。つまり、整流性素子２９０２、２９１２の第１の電極に、信号ＶXが入力されても良い。
【００４９】
ここでは、発光装置におけるＴＦＴのしきい値電圧のばらつきを補正し、ＥＬ素子の輝度ばらつきを低減することを課題とし、それに対する解決方法として述べているが、本発明の動作原理は、発光装置におけるＴＦＴのしきい値電圧のばらつきを補正するためだけにとどまらず、他の電子回路にももちろん応用が可能である。
【００５０】
また、本発明におけるトランジスタとしては、主としてＴＦＴを用いて構成したものを例として挙げているが、単結晶トランジスタ又は有機物を利用したトランジスタでもよい。例えば、単結晶トランジスタとしては、ＳＯＩ技術を用いて形成されたトランジスタとすることができる。また、薄膜トランジスタとしては、活性層として多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたＴＦＴや、アモルファスシリコンを用いたＴＦＴとすることができる。その他、バイポーラトランジスタや、カーボンナノチューブ等により形成されたトランジスタを用いても良い。
【００５１】
本発明の構成を以下に記す。
【００５２】
本発明の半導体装置は、スイッチ素子と、整流性素子とを有し、前記整流性素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記スイッチ素子の第１の電極と電気的に接続され、前記スイッチ素子の第２の電極には、ある電位Ｖが与えられる半導体装置であって、前記整流性素子の第２の電極より、前記信号Ｖ1から前記整流性素子のしきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得ることを特徴としている。
【００５３】
本発明の半導体装置は、第１および第２のスイッチ素子と、整流性素子とを有し、前記第１のスイッチ素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記整流性素子の第１の電極と電気的に接続され、前記整流性素子の第２の電極は、前記第２のスイッチ素子の第１の電極と電気的に接続され、前記第２のスイッチ素子の第２の電極には、ある電位Ｖが与えられる半導体装置であって、前記整流性素子の第２の電極より、前記信号Ｖ1から前記整流性素子のしきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得ることを特徴としている。
【００５４】
本発明の半導体装置は、第１および第２の整流性素子とを有し、前記第１の整流性素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記第２の整流性素子の第１の電極と電気的に接続され、前記第２の整流性素子の第２の電極には、ある電位Ｖが与えられる半導体装置であって、前記第１の整流性素子の第２の電極より、前記信号Ｖ1から前記第１の整流性素子のしきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得ることを特徴としている。
【００５５】
本発明の半導体装置は、前記整流性素子とは、ゲート・ドレイン間を接続したトランジスタを用いてなり、前記トランジスタの極性がＮチャネル型であり、しきい値電圧がＶｔｈであるとき、Ｖ1＋Ｖｔｈ＜Ｖ、かつＶ2＝Ｖ1＋Ｖｔｈを満たし、前記トランジスタの極性がＮチャネル型であり、しきい値電圧がＶｔｈであるとき、Ｖ1＞Ｖ＋|Ｖｔｈ|、かつＶ2＝Ｖ1−|Ｖｔｈ|を満たすことを特徴としている。
【００５６】
本発明の半導体装置は、前記整流性素子とは、ダイオードを用いてなり、前記ダイオードのしきい値電圧がＶｔｈであるとき、Ｖ1＞Ｖ＋Ｖｔｈ、かつＶ2＝Ｖ1−|Ｖｔｈ|もしくは、Ｖ1＜Ｖ−|Ｖｔｈ|、かつＶ2＝Ｖ1＋Ｖｔｈを満たすことを特徴としている。
【００５７】
本発明の半導体装置は、発光素子を備えた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００５８】
本発明の半導体装置は、発光素子を備えた画素を有する半導体装置であって、前記画素は、ソース信号線と、ゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記画素より少なくとも１行前に走査される行の画素の有するゲート信号線と電気的に接続され 前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００５９】
本発明の半導体装置は、発光素子を備えた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタのゲート電極および第１の電極と電気的に接続され、第２の電極は、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第２のトランジスタの第２の電極は、前記ソース信号線と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００６０】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタのゲート電極と、前記第２のトランジスタの第１の電極と、前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００６１】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、ゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタのゲート電極と、前記第２のトランジスタの第１の電極と、前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記画素より少なくとも１行前に走査される行の画素の有するゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００６２】
本発明の半導体装置は、前記第３のトランジスタの第２の電極は、リセット用電源線と電気的に接続されていることを特徴としている。
【００６３】
本発明の半導体装置は、前記第３のトランジスタの第２の電極は、前記画素と異なる行において走査されるいずれかの画素が有するゲート信号線のうちいずれか１本と電気的に接続されていることを特徴としている。
【００６４】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極および、前記第３のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第２の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
【００６５】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第３のトランジスタと、容量手段と、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極および、前記第３のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記容量手段の第１の電極は、前記第３のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第２のゲート信号線と電気的に接続されていることを特徴としている。
【００６６】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第３のトランジスタと、ダイオードと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極および、前記第３のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記ダイオードの第１の電極は、前記第３のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第２のゲート信号線と電気的に接続され、前記第２のゲート信号線の電位を変化させたとき、前記第１の電極から前記第２の電極、もしくは前記第２の電極から前記第１の電極のいずれか一方向にのみ電流を生ずることを特徴としている。
【００６７】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第４のトランジスタのゲート電極と電気的に接続され、前記第５のトランジスタが導通することによって、前記第４のトランジスタのゲート・ソース間電圧を０とすることを特徴としている。
【００６８】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記画素より少なくとも１行前に走査される行の画素の有する前記第１のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第４のトランジスタのゲート電極と電気的に接続され、前記第５のトランジスタが導通することによって、前記第４のトランジスタのゲート・ソース間電圧を０とすることを特徴としている。
【００６９】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第２の電極と電気的に接続され、前記第５のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。
【００７０】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記画素より少なくとも１行前に走査される行の画素の有する前記第１のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第２の電極と電気的に接続され、前記第５のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。
【００７１】
本発明の半導体装置は、前記第３のトランジスタの第２の電極は、リセット用電源線と電気的に接続されていることを特徴としている。
【００７２】
本発明の半導体装置は、前記第３のトランジスタの第２の電極は、前記画素を除くいずれかの行において走査されるいずれかの画素が有するゲート信号線のうちいずれか１本と電気的に接続されていることを特徴としている。
【００７３】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号と、第１および第２のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記画素の１行前に走査される行の画素の有する前記第１のゲート信号線と電気的に接続され、第２の電極は、前記第２のゲート信号線と電気的に接続され、前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記第５のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。
【００７４】
本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号と、第１および第２のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、発光素子とを有し、前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第２のトランジスタの第２の電極と、前記第３のトランジスタの第１の電極と、前記第４のトランジスタのゲート電極と電気的に接続され、前記第３のトランジスタのゲート電極は、前記画素の１行前に走査される行の画素の有する前記第１のゲート信号線と電気的に接続され、第２の電極は、前記第１のゲート信号線と電気的に接続され、 前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極と電気的に接続され、前記第５のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、前記第５のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。
【００７５】
本発明の半導体装置は、前記半導体装置は、保持容量手段を有し、前記保持容量手段の第１の電極は、前記第１のトランジスタの第２の電極と電気的に接続され、第２の電極には、一定電位が与えられ、前期第１のトランジスタの第２の電極における電位を保持することを特徴としている。
【００７６】
本発明の半導体装置は、前記半導体装置は、保持容量手段を有し、前記保持容量手段の第１の電極は、前記第４のトランジスタのゲート電極と電気的に接続され、第２の電極には、一定電位が与えられ、前期第４のトランジスタのゲート電極に印加される電位を保持することを特徴としている。
【００７７】
本発明の半導体装置は、スイッチ素子と、整流性素子とを有し、前記整流性素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記スイッチ素子の第１の電極と電気的に接続され、前記スイッチ素子の第２の電極には、ある電位Ｖが与えられる半導体装置の駆動方法であって、前記スイッチ素子を導通して、前記整流性素子の第２の電極の電位をＶとする第１のステップと、前記第１のステップから、前記スイッチ素子を非導通とし、前記整流性素子の両電極間の電圧を、前記整流性素子のしきい値電圧Ｖｔｈに収束させる第２のステップと、 前記しきい値電圧Ｖｔｈを保持し、前記整流性素子の第２の電極より、前記信号Ｖ1から前記しきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得る第３のステップとを有することを特徴としている。
【００７８】
本発明の半導体装置は、第１および第２のスイッチ素子と、整流性素子とを有し、前記第１のスイッチ素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記整流性素子の第１の電極と電気的に接続され、前記整流性素子の第２の電極は、前記第２のスイッチ素子の第１の電極と電気的に接続され、前記第２のスイッチ素子の第２の電極には、ある電位Ｖが与えられる半導体装置の駆動方法であって、前記第２のスイッチ素子を導通して、前記整流性素子の第２の電極の電位をＶとする第１のステップと、前記第１のステップから、さらに前記第１のスイッチ素子を導通して、前記整流性素子第１の電極の電位をＶ1とする第２のステップと、前記第２のステップから、前記第２のスイッチを非導通とし、前記整流性素子の両電極間の電圧を、前記整流性素子のしきい値電圧Ｖｔｈに収束させる第３のステップと、前記第３のステップから、さらに第１のスイッチを非導通とし、前記しきい値電圧Ｖｔｈを保持し、前記整流性素子の第２の電極より、前記信号Ｖ1から前記しきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得る第４のステップとを有することを特徴としている。
【００７９】
本発明の半導体装置は、第１および第２の整流性素子とを有し、前記第１の整流性素子の第１の電極には、第１の信号Ｖ１が入力され、第２の電極は、前記第２の整流性素子の第１の電極と電気的に接続され、前記第２の整流性素子の第２の電極には、ある電位Ｖが与えられる半導体装置の駆動方法であって、前記第１の整流性素子のしきい値電圧をＶｔｈとし、Ｖ１＞（Ｖ−|Ｖｔｈ|）のとき、前記第２の整流性素子の第２の電極の電位をＶ→Ｖ0（Ｖ0＞Ｖ）とし、前記第２の整流性素子を流れる電流を遮断する第１のステップと、前記第１の整流性素子の第２の電極より、前記信号Ｖ1から前記しきい値電圧Ｖｔｈだけオフセットした信号Ｖ2を得る第２のステップとを有することを特徴としている。
【００８０】
本発明の半導体装置は、前記整流性素子とは、ゲート・ドレイン間を接続したトランジスタを用いてなり、前記トランジスタの極性がＮチャネル型であり、しきい値電圧がＶｔｈであるとき、Ｖ1＋|Ｖｔｈ|＜Ｖ、かつＶ2＝Ｖ1＋Ｖｔｈを満たし、前記トランジスタの極性がＰチャネル型であり、しきい値電圧がＶｔｈであるとき、Ｖ1＞Ｖ＋Ｖｔｈ、かつＶ2＝Ｖ1−|Ｖｔｈ|を満たすことを特徴としている。
【００８１】
本発明の半導体装置は、前記整流性素子とは、ダイオードを用いてなり、前記ダイオードのしきい値電圧がＶｔｈであるとき、Ｖ1＞Ｖ＋Ｖｔｈ、かつＶ2＝Ｖ1−|Ｖｔｈ|もしくは、Ｖ1＜Ｖ−|Ｖｔｈ|、かつＶ2＝Ｖ1＋Ｖｔｈを満たすことを特徴としている。
【発明の効果】
【００８２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１５に示したいずれの構成の発光装置を用いても良い。
本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常にＴＦＴのしきい値電圧のばらつきを補正することが出来る。さらに、図２２、２３に示したように、発光装置に応用する場合、従来例では１水平期間内に行う動作が多かったのに対して、本発明はより簡単な動作原理に基づいており、動作タイミングも簡単なため、回路の高速動作が可能となり、特にデジタル階調方式と時間階調方式とを組み合わせた方法によって表示を行う際に、よりビット数の高い映像信号を用いて高品質な映像の表示が可能となる。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態を示す図。
【図２】図１に示した構成による動作を説明する図。
【図３】本発明の一実施形態およびその動作を説明する図。
【図４】本発明の一実施形態およびその動作を説明する図。
【図５】本発明の一実施形態およびその動作を説明する図。
【図６】本発明の一実施形態およびその動作を説明する図。
【図７】本発明の一実施形態およびその動作を説明する図。
【図８】本発明の一実施形態を示す図。
【図９】本発明の一実施形態およびその動作を説明する図。
【図１０】本発明の一実施形態およびその動作を説明する図。
【図１１】図９に示した構成による動作のタイミングを示す図。
【図１２】図１０に示した構成による動作のタイミングを示す図。
【図１３】発光装置の作製工程を説明する図。
【図１４】発光装置の作製工程を説明する図。
【図１５】発光装置の作製工程を説明する図。
【図１６】本発明の一実施形態およびその動作を説明する図。
【図１７】図１６に示した構成による動作を説明する図。
【図１８】本発明の一実施形態およびその動作を説明する図。
【図１９】図１８に示した構成による動作を説明する図。
【図２０】一般的な発光装置の画素の構成を示す図。
【図２１】デジタル階調方式と時間階調方式とを組み合わせた方法による動作を説明する図。
【図２２】ＴＦＴのしきい値電圧の補正を行う画素の構成の一例を示す図。
【図２３】図２２に示した構成による動作を説明する図。
【図２４】アナログ信号方式による発光装置の概要を説明する図。
【図２５】図２４にて用いるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。
【図２６】デジタル信号方式による発光装置の概要を説明する図。
【図２７】図２６にて用いるソース信号線駆動回路の構成例を示す図。
【図２８】Ｄ−ＦＦを用いた一般的なシフトレジスタによるパルス幅調整の例を示す図。
【図２９】本発明の動作原理を説明する図。
【図３０】発光装置の上面図および断面図。
【図３１】本発明が適用可能な電子機器の例を示す図。
【図３２】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３３】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３４】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３５】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３６】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３７】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３８】本発明の実施形態とは異なる構成例および動作を説明する図。
【図３９】本発明の実施形態とは異なる構成例および動作を説明する図。
【図４０】本発明の実施形態とは異なる構成例および動作を説明する図。
【図４１】本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。
【図４２】本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。
【図４３】本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。
【図４４】本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。
【発明を実施するための形態】
【００８４】
[実施の形態１] 図１(Ａ)に、本発明の第１の実施形態を示す。ソース信号線１０１、第１、第２のゲート信号線１０２、１０３、ＴＦＴ１０４〜１０７、ＥＬ素子１０９、電流供給線１１０、リセット用電源線１１１、電源線１１２を有する。さらに、映像信号を保持するための容量手段１０８を設けても良い。
【００８５】
ＴＦＴ１０４のゲート電極は、第１のゲート信号線１０２に接続され、第１の電極は、ソース信号線１０１に接続され、第２の電極は、ＴＦＴ１０５の第１の電極に接続されている。ＴＦＴ１０５のゲート電極と第２の電極とは互いに接続され、ＴＦＴ１０６の第１の電極および、ＴＦＴ１０７のゲート電極に接続されている。ＴＦＴ１０６のゲート電極は、第２のゲート信号線１０３に接続され、第２の電極は、リセット用電源線１１１に接続されている。ＴＦＴ１０７の第１の電極は、電流供給線１１０に接続され、第２の電極は、ＥＬ素子１０９の第１の電極に接続されている。ＥＬ素子１０９の第２の電極は、電源線１１２に接続され、電流供給線１１０とは互いに電位差を有している。容量手段１０８を設ける場合には、ＴＦＴ１０７のゲート電極と、電流供給線１１０等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ１０４の第２の電極と、電流供給線１１０等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【００８６】
図１(Ｂ)は、第１、第２のゲート信号線に入力するパルスのタイミングを示している。図１(Ｂ)および図２を用いて、動作について説明する。なお、ここではＴＦＴ１０４、１０６はＮチャネル型として構成しているので、ゲート信号線の電位がＨレベルのときにＴＦＴがＯＮし、ＬレベルのときにＴＦＴがＯＦＦするものとしているが、ＴＦＴ１０４、１０６は単にスイッチング素子として機能するものであり、その極性は問わない。
【００８７】
今、ソース信号線１０１の電位がＶDD、電流供給線の電位がＶDD、リセット用電源線の電位がＶReset(＜ＶDD−|Ｖth|)であるとし、ＴＦＴ１０５については、ゲート(Ｇ)、ソース(Ｓ)、ドレイン(Ｄ)を図２(Ａ)のように定義する。まず、第２のゲート信号線１０３にパルスが入力されてＴＦＴ１０６がＯＮする。よって、図２(Ａ)に示すように、ＴＦＴ１０５のドレイン電位が低下して、ＴＦＴ１０５のゲート・ソース間電圧ＶGS＜０となり、さらにしきい値電圧Ｖthの絶対値を上回って、ＴＦＴ１０５がＯＮする。同時に、ＴＦＴ１０７のゲート・ソース間電圧もまたしきい値電圧の絶対値を上回るため、ＯＮする。
【００８８】
続いて、ＴＦＴ１０６がＯＦＦし、第１のゲート信号線１０２にパルスが入力されてＴＦＴ１０４がＯＮする。ここで、ソース信号線には映像信号が出力されてきており、その電位がＶData(ＶReset＜ＶData＜ＶDD)となっているため、ＴＦＴ１０５のソース電位がＶDataへと上昇する。すると、ＴＦＴ１０５を経て、ＴＦＴ１０７のゲート電極の電位、すなわちＴＦＴ１０５のゲート電極の電位も上昇する。その電位がＶData−|Ｖth|となったところで、ＴＦＴ１０５のゲート・ソース間電圧がそのしきい値電圧に等しくなるので、ＴＦＴ１０５がＯＦＦし、ＴＦＴ１０７のゲート電極の電位、すなわちＴＦＴ１０５のゲート電極の電位の上昇が停止する(図２(Ｂ))。
【００８９】
続いて、ＴＦＴ１０４がＯＦＦし、発光期間に移る。今、ＴＦＴ１０７のゲート電極には、所望の映像信号の電位に、しきい値電圧を上乗せした電位が印加されており、図２(Ｃ)に示すように、それに見合った電流が電流供給線１１０よりＴＦＴ１０７を経てＥＬ素子１０９に流れ、発光する。ところで、実際には、図２(Ａ)の初期化の段階でＴＦＴ１０７のゲート電極には、しきい値電圧の絶対値を上回る電位が印加されてＯＮし、最大輝度で発光しているが、第１、第２のゲート信号線が選択される期間は、実際の発光期間に比べて十分に短く、いかなる場合にも同様に発光するため、相対的な輝度のばらつきに影響することはない。
【００９０】
以上のような動作によって、画素の制御を行う。このとき、ＴＦＴ１０７を流れるドレイン電流ＩDSは、式(８)にて表される。
【００９１】
【数８】
【００９２】
仮に画面内の画素において、ＴＦＴのしきい値電圧のばらつきが生じた場合にも、１つの画素を構成するＴＦＴ、具体的にはＴＦＴ１０５、１０７のしきい値電圧が等しければ、その項は相殺され、ＩDSはしきい値電圧の項を含まなくなる。つまり、しきい値電圧に関係なく、ＩDSを決定することが出来、しきい値電圧のばらつきの影響を排除することが出来る。
【００９３】
[実施の形態２] 前述のアナログ階調方式とは異なる駆動方式として、ＴＦＴのしきい値電圧等がＯＮ電流に影響しにくい領域を用いて、ＥＬ素子を輝度１００％、０％の２つの状態のみで駆動するデジタル階調方式が提案されている。この方式では、白、黒の２階調しか表現出来ないため、時間階調方式等と組み合わせて多階調化を実現している。
【００９４】
デジタル階調方式と時間階調方式とを組み合わせた方法を用いる場合の半導体装置の画素の構成は、図２１(Ａ)に示したようなものがある。スイッチング用ＴＦＴ２１０４、駆動用ＴＦＴ２１０５に加え、消去用ＴＦＴ２１０６を用いることによって、発光時間の長さを細かく制御することが可能となっている。
【００９５】
デジタル階調方式と時間階調方式とを組み合わせた場合、図２１(Ｂ)に示すように、１フレーム期間を複数のサブフレーム期間に分割する。各サブフレーム期間は、図２１(Ｃ)に示すように、アドレス(書き込み)期間と、サステイン(発光)期間と、消去期間とを有する。表示ビット数に応じた数のサブフレーム期間を設け、各サブフレーム期間におけるサステイン(発光)期間の長さを、２(n-1)：２(n-2)：・・・：２：１とし、各サステイン（発光）期間でＥＬ素子の発光、もしくは非発光の選択をし、ＥＬ素子が発光している合計期間の長さの差を利用して階調表現を行う。発光している期間が長ければ輝度が高く、短ければ輝度が低くなる。なお、図２１においては４ビット階調の例を示しており、１フレーム期間は４つのサブフレーム期間に分割され、サステイン（発光）期間の組み合わせによって、２4＝１６階調を表現出来る。
【００９６】
時間階調方式を用いて多階調化を図る場合、下位ビットのサステイン(発光)期間の長さがより短くなるため、サステイン(発光)期間の終了後、直ちに次のアドレス期間を開始しようとすると、異なるサブフレーム期間のアドレス(書き込み)期間が重複する期間が生ずる。その場合、ある画素に入力される映像信号が、同時に異なる画素にも入力されてしまうため、正常な表示が出来なくなる。消去期間は、このような問題を解決するために設けられており、図２１(Ｂ)に示すように、Ｔｓ３の後、およびＴｓ４の後で、異なる２つのアドレス(書き込み)期間が重複しないように設けられる。よって、サステイン(発光)期間が十分に長く、異なる２つのアドレス(書き込み)期間の重複が生ずる心配の無いＳＦ１、ＳＦ２においては、消去期間は設けられていない。
【００９７】
図９(Ａ)は、実施の形態１において示した構成の画素に、第３のゲート信号線９１３、消去用ＴＦＴ９１４を追加し、デジタル階調方式と時間階調方式とを組み合わせた方法を用いるものである。消去用ＴＦＴ９１４のゲート電極は、第３のゲート信号線９１３に接続され、第１の電極は、ＴＦＴ９０７のゲート電極に接続され、第２の電極は、電流供給線９１０に接続されている。また、映像信号を保持するために、容量手段９０８を設ける場合には、ＴＦＴ９０７のゲート電極と、電流供給線９１０等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ９０４の第２の電極と、電流供給線９１０等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【００９８】
初期化および映像信号の入力の動作は、実施の形態１にて示したものと同様である。なお、初期化および映像信号の入力を行っている期間は、消去用ＴＦＴ９１４はＯＦＦしている。
【００９９】
ここで、サステイン(発光)期間から消去期間における動作について、図９および図１１を用いて説明する。図１１(Ａ)は、図２１(Ａ)に示したものと同様であり、１フレーム期間は、図１１(Ｂ)に示すように、４つのサブフレーム期間を有する。サステイン（発光）期間が短いサブフレーム期間ＳＦ３、ＳＦ４においては、それぞれ消去期間Ｔｅ３、Ｔｅ４を有している。ここでは、ＳＦ３での動作を例として説明する。
【０１００】
映像信号の入力が終了した後、図９(Ｂ)に示すように、ＴＦＴ９０７のゲート・ソース間電圧に応じた電流がＥＬ素子９０９に流れて発光する。その後、当該サステイン(発光)期間の終了するタイミングに達すると、第３のゲート信号線９１３にパルスが入力されて消去用ＴＦＴ９１４がＯＮし、図９（Ｃ）に示すように、ＴＦＴ９０７のゲート・ソース間電圧を０とする。よってＴＦＴ９０７がＯＦＦし、ＥＬ素子９０９への電流が遮断され、強制的にＥＬ素子９０９は非発光となる。
【０１０１】
これらの動作をタイミングチャートとして、図１１（Ｃ）に示した。サステイン（発光）期間Ｔｓ３の後、第３のゲート信号線９１３にパルスが入力されてＥＬ素子９０９が非発光となってから、次に第２のゲート信号線９０３にパルスが入力されて、初期化が始まるまでの期間が消去期間Ｔｅ３となる。
【０１０２】
本実施形態にて用いている消去用ＴＦＴ９１４は、他の実施形態における構成と組み合わせて用いることも出来る。
【０１０３】
[実施の形態３] 実施の形態２において、消去期間においての動作は、ＴＦＴ９０７のゲート・ソース間電圧を０としてＯＦＦさせることによって、ＥＬ素子９０９への電流の供給を遮断している。この他の方法を用いた例を図１０（Ａ）に示す。実施の形態２においては、消去用ＴＦＴ９１４はＴＦＴ９０７のゲート電極と、電流供給線９１０との間に設けられていたのに対し、本実施形態においては、消去用ＴＦＴ９１４は、ＴＦＴ９０７とＥＬ素子９０９との間に設けられている。
【０１０４】
初期化および映像信号の入力の動作については、実施の形態１と同様である。
消去用ＴＦＴ９１４は、サステイン（発光）期間のみＯＮしている。初期化、映像信号の入力、および消去期間においてはＯＦＦし、ＥＬ素子９０９への電流を遮断する。
【０１０５】
実施の形態２と動作面で異なる点としては、実施の形態２の場合は、一度消去用ＴＦＴ９１４をＯＮし、ＴＦＴ９０７のゲート・ソース間電圧を０とすれは、以後はＥＬ素子９０９が発光しないため、図１１に示すように、消去期間の開始するタイミングで、短いパルスを入力すれば良いが、本実施形態においては、消去用ＴＦＴは、サステイン期間を通じてＯＮしている必要があるため、第３のゲート信号線９１３には、図１２に示すように、サステイン（発光）期間と同じ長さのパルスを入力する。
【０１０６】
このようなパルスを生成するのには、特別な回路は必要とせず、図２８（Ａ）
に示すような、クロックドインバータ２８０２、インバータ２８０３等からなるＤ−フリップフロップ回路２８０１を複数段用いてなるシフトレジスタを用いて、外部より入力するスタートパルスの長さを変更することによって、図２８（Ｂ）に示すように、出力されるパルスの長さを変更して生成すれば良い。サステイン（発光）期間に合わせるための微調整は、パルス幅調整回路等を用いて容易に行うことが出来る。
【０１０７】
なお、図９および図１０において、消去用ＴＦＴ９１４はＮチャネル型ＴＦＴを用い、第３のゲート信号線がＨレベルのときにＯＮし、ＬレベルのときにＯＦＦするが、特にその極性は問わない。
【０１０８】
本実施形態にて用いている消去用ＴＦＴ９１４は、他の実施形態における構成と組み合わせて用いることも出来る。
【０１０９】
[実施の形態４] 実施の形態１に示した構成において、１画素を駆動するのに用いる信号線および電源線は、ソース信号線、第１および第２のゲート信号線、電流供給線、リセット用電源線である。実施の形態２、３においては、さらに第３のゲート信号線を用いて消去用ＴＦＴの制御を行う。図２０に示した従来の構成や、図２１に示した消去用ＴＦＴを有する構成と比較しても、画素部において配線の占める面積が大きく、開口率が低下するのは明らかである。
【０１１０】
そこで、本実施形態においては、図１６に示すような構成の画素を用いる。図１６（Ａ）に示すように、ソース信号線１６０１、第１、第２のゲート信号線１６０３、１６０４、ＴＦＴ１６０５〜１６０９、容量手段１６１０、ＥＬ素子１６１１、電流供給線１６１２等を有する。配線数は１画素あたり４本となっている。
【０１１１】
図１６（Ａ）に示した画素が、ｉ行目の画素であるとして、構成について説明する。ＴＦＴ１６０５のゲート電極は、ｉ行目の第１のゲート信号線１６０３に接続され、第１の電極は、ソース信号線１６０１に接続され、第２の電極は、ＴＦＴ１６０６の第１の電極に接続されている。ＴＦＴ１６０６のゲート電極と第２の電極とは互いに接続され、ＴＦＴ１６０７の第１の電極および、ＴＦＴ１６０８のゲート電極に接続されている。ＴＦＴ１６０７のゲート電極は、ｉ−１行目のゲート信号線１６０２に接続され、第２の電極は、第２のゲート信号線１６０４に接続されている。ＴＦＴ１６０８の第１の電極は、電流供給線１６１２に接続され、第２の電極は、ＴＦＴ１６０９の第１の電極に接続されている。ＴＦＴ１６０９のゲート電極は、ｉ行目の第２のゲート信号線１６０４に接続され、第２の電極は、ＥＬ素子１６１１の第１の電極に接続されている。ＥＬ素子１６１１の第２の電極は、電源線１６１３に接続され、電流供給線１６１２とは互いに電位差を有する。容量手段１６１０は、ＴＦＴ１６０８のゲート電極を含むノードと、電流供給線１６１２との間に接続され、サステイン（発光）期間中に、ＴＦＴ１６０８のゲート電極に印加される電位を保持するものである。
【０１１２】
動作について、図１６、図１７を用いて説明する。なお、ここでは、ＴＦＴ１６０５、１６０７、１６０９はいずれもＮチャネル型ＴＦＴを用い、ゲート電極にＨレベルのパルスが入力されてＯＮし、Ｌレベルが入力されてＯＦＦするものとして説明する。ここで、ＴＦＴ１６０９にＮチャネル型ＴＦＴを用いているのは、ＴＦＴ１６０７をＯＮして初期化を行う際、ｉ行目の第２のゲート信号線がＬレベルである必要があり、かつこのときＴＦＴ１６０９がＯＦＦしている必要があるためである。
【０１１３】
今、ソース信号線１６０１の電位がＶDD、電流供給線の電位がＶDD、ゲート信号線がＬレベルにあるときの電位がＶReset(＜ＶDD−|Ｖth|)であるとし、ＴＦＴ１６０６については、ゲート(Ｇ)、ソース(Ｓ)、ドレイン(Ｄ)を図１７(Ａ)のように定義する。
【０１１４】
ｉ−１行目の第１のゲート信号線１６０２が選択されているとき、すなわちｉ−１行目において映像信号の入力が行われているとき、ｉ行目の画素においては、ＴＦＴ１６０７がＯＮする。このとき、ｉ行目の第２のゲート信号線１６０４はＬレベルであるので、図１７（Ａ）に示すように、ＴＦＴ１６０８のゲート電極の電位が下がる。これによりＴＦＴ１６０８のゲート電極の電位が初期化される。
【０１１５】
ｉ−１行目において、映像信号の入力が終了すると、ｉ−１行目の第１のゲート信号線１６０２はＬレベルとなり、ＴＦＴ１６０７がＯＦＦする。一方、ｉ行目の第１のゲート信号線１６０３が選択されてＨレベルとなり、ＴＦＴ１６０５がＯＮして、ｉ行目において映像信号が入力される。映像信号の電位がＶData（ただしＶData＋Ｖth＜ＶDD）であるとき、ＴＦＴ１６０６のソース・ドレイン間電圧はＶthに等しく、ＴＦＴ１６０８のゲート電極の電位は、（ＶData−Ｖth）
となる。このとき、ｉ＋１行目においては、前述と同様に初期化が行われている（図１７（Ｂ））。
【０１１６】
映像信号の入力が終了し、ｉ行目においてはサステイン（発光）期間に移る。
ｉ行目の第２のゲート信号線１６０４にＨレベルのパルスが入力されて、ＴＦＴ１６０９がＯＮし、図１７（Ｃ）に示すように、ＥＬ素子には、ＴＦＴ１６０８のゲート・ソース間電圧に応じた電流が流れて発光する。
【０１１７】
本実施形態の特徴は、ある行の初期化を行うためのＴＦＴ１６０７の制御に、前行のゲート信号線選択パルスを利用する点と、選択されていないゲート信号線が一定電位であることを利用し、リセット用の電源線として利用している点にある。このような構成とすることによって、信号線の本数を最小限に留めて高開口率を得、かつ実施の形態２と同様の動作を行う構成が実現する。
【０１１８】
なお、ＴＦＴ１６０７の第２の電極は、第２のゲート信号線１６０４に接続されているが、ＴＦＴ１６０７がＯＮするタイミングにおいてＬレベルとなっている信号線であれば、他の信号線でも良い。また、ＴＦＴ１６０７は、ｉ−１行目の第１のゲート信号線によって制御されているが、ｉ行目よりも前の行であれば、他の行でも良い。
【０１１９】
[実施の形態５] 実施の形態４においては、ＴＦＴ１６０９はＮチャネル型としていたが、これは初期化に用いたＴＦＴ１６０７のソース・ドレインの一端が、ｉ行目の第２のゲート信号線１６０４に接続されていたためであったことは前述の通りである。
ところで、画素内では、開口率を高くするため、あるいはＴＦＴの特性にばらつきが生じにくくするためには、できるだけ近接配置することが望ましい。そこで、図１８（Ａ）に示すように、ＴＦＴ１８０９をＰチャネル型とし、ＴＦＴ１８０８とより近接して配置できる構成とする。
【０１２０】
このとき、初期化に用いるＴＦＴ１８０７の接続が一部変更される。ＴＦＴ１８０７のゲート電極は、ｉ−１行目の第１のゲート信号線に接続され、第１の電極は、ＴＦＴ１８０８のゲート電極に接続されている。これは、前述のように、初期化の際にはＴＦＴ１８０７がＯＮして、ＴＦＴ１８０８のゲート電極の電位を下げなければならない。よって、ＴＦＴ１８０７のソース・ドレインの一端の接続先は、その期間ではＬレベルとなっている必要がある。ＴＦＴ１８０９をＰチャネル型としたことによって、ｉ行目の画素で初期化を行っている期間の、ｉ行目の第２のゲート信号線１８０４の電位はＨレベルであるために用いることが出来ない。よってその接続先を、ｉ行目の第１のゲート信号線１８０２とした。
【０１２１】
回路の動作については、図１９（Ａ）〜（Ｃ）に示すが、ｉ行目の第２のゲート信号線１８０４のＨレベルとＬレベルの電位が反転している点を除き、実施の形態４と同様であるので、ここでは詳細な説明は省略する。ＴＦＴ１８０９は、そのＯＮ、ＯＦＦによってＥＬ素子への電流供給経路の導通もしくは非導通の選択を行うためのスイッチング素子として用いているため、動作上、その極性は問わない。よって、実施の形態４および本実施形態に関しては、実際の回路レイアウト等の事情によって、適宜選択すれば良い。
【０１２２】
なお、ＴＦＴ１８０７の第２の電極は、第２のゲート信号線１８０３に接続されているが、ＴＦＴ１８０７がＯＮするタイミングにおいてＬレベルとなっている信号線であれば、他の信号線でも良い。また、ＴＦＴ１８０７は、ｉ−１行目の第１のゲート信号線によって制御されているが、ｉ行目よりも前の行であれば、他の行でも良い。
【０１２３】
[実施の形態６] 実施の形態１にて示した構成の接続を一部変更したものを図３（Ａ）に示す。
実施の形態１においては、図１に示したように、ゲート・ドレイン間を接続したＴＦＴ１０５は、ＴＦＴ１０４の第２の電極と、ＴＦＴ１０７のゲート電極との間に設けられていたが、本実施形態の構成によると、ゲート・ドレイン間を接続したＴＦＴ３０５は、ソース信号線３０１と、ＴＦＴ３０４の第１の電極との間に設けられている。また、映像信号を保持するために、容量手段３０８等を設ける場合には、ＴＦＴ３０４の第２の電極と、電流供給線３１０等の定電位との間に設ければ良い。
【０１２４】
図３（Ｂ）〜（Ｄ）を用いて、動作について説明する。なお、ここではＴＦＴ３０４、３０６はＮチャネル型として構成しているので、ゲート信号線の電位がＨレベルのときにＴＦＴがＯＮし、ＬレベルのときにＴＦＴがＯＦＦするものとしているが、ＴＦＴ３０４、３０６は単にスイッチング素子として機能するものであり、その極性は問わない。
【０１２５】
今、ソース信号線３０１の電位がＶDD、電流供給線の電位がＶDD、リセット用電源線の電位がＶReset(＜ＶDD−|Ｖth|)であるとし、ＴＦＴ３０５については、ゲート(Ｇ)、ソース(Ｓ)、ドレイン(Ｄ)を図３(Ｂ)のように定義する。
【０１２６】
まず、第２のゲート信号線３０３にパルスが入力されてＴＦＴ３０６がＯＮする。ＴＦＴ３０６がＯＮしている間に、第１のゲート信号線３０２にパルスが入力されてＴＦＴ３０４がＯＮする。すると、図３(Ｂ)に示すように、ＴＦＴ３０５のドレイン電位が低下して、ＴＦＴ３０５のゲート・ソース間電圧ＶGS＜０となり、さらにしきい値電圧Ｖthの絶対値を上回って、ＴＦＴ３０５がＯＮする。
ここで、ＴＦＴ３０６は、ＴＦＴ３０５がＯＮして前述の動作が行われ、ＴＦＴ３０５がＯＮした瞬間、速やかにＯＦＦするようにする。ＴＦＴ３０５、３０６が両方ともＯＮしている状態が長く続くと、やがてＴＦＴ３０５がＯＮし、ソース信号線３０１−リセット用電源線３１１間に電流パスが生ずるため、ＴＦＴ３０７のゲート電極の電位が低くならない場合があるためである。同時に、ＴＦＴ３０７のゲート・ソース間電圧もまたしきい値電圧の絶対値を上回るため、ＯＮする。
【０１２７】
続いて、映像信号の入力が行われる。ソース信号線３０１には映像信号が出力されてきており、その電位がＶData(ＶReset＜ＶData＜ＶDD)となっているため、ＴＦＴ３０５のソース電位がＶDataへと上昇する。すると、ＴＦＴ３０５、３０４を経て、ＴＦＴ３０７のゲート電極の電位も上昇する。その電位がＶData−|Ｖth|となったところで、ＴＦＴ３０５のゲート・ソース間電圧がそのしきい値電圧に等しくなるので、ＴＦＴ３０５がＯＦＦし、ＴＦＴ３０７のゲート電極の電位も停止する(図３(Ｃ))。
【０１２８】
続いて、発光期間に移る。ＴＦＴ３０７がＯＮした時点で発光が始まるが、映像信号が入力された後、ＴＦＴ３０７のゲート電位が（ＶData−Ｖth）となって初めて、それに応じた電流が電流供給線３１０よりＴＦＴ３０７を経てＥＬ素子３０９に流れ、発光する。
【０１２９】
[実施の形態７] 実施の形態６にて示した構成の接続を一部変更したものを図４（Ａ）に示す。
実施の形態６においては、図３（Ａ）に示したように、ＴＦＴ３０４は、ＴＦＴ３０５の第２の電極と、ＴＦＴ３０６の第１の電極との間に設けられていたが、本実施形態の構成によると、ＴＦＴ４０４は、ＴＦＴ４０６の第１の電極と、ＴＦＴ４０７のゲート電極との間に設けられている。また、映像信号を保持するために、容量手段４０８を設ける場合には、ＴＦＴ４０７のゲート電極と、電流供給線４１０等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ４０５の第２の電極と、電流供給線４１０等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【０１３０】
図４（Ｂ）〜（Ｄ）を用いて、動作について説明する。なお、ここではＴＦＴ４０４、４０６はＮチャネル型として構成しているので、ゲート信号線の電位がＨレベルのときにＴＦＴがＯＮし、ＬレベルのときにＴＦＴがＯＦＦするものとしているが、ＴＦＴ４０４、４０６は単にスイッチング素子として機能するものであり、その極性は問わない。
【０１３１】
今、ソース信号線４０１の電位がＶDD、電流供給線の電位がＶDD、リセット用電源線の電位がＶReset(＜ＶDD−|Ｖth|)であるとし、ＴＦＴ４０５については、ゲート(Ｇ)、ソース(Ｓ)、ドレイン(Ｄ)を図４(Ｂ)のように定義する。
【０１３２】
まず、第１、第２のゲート信号線４０２、４０３にパルスが入力されてＴＦＴ４０４、４０６がＯＮする。すると、図４（Ｂ）に示すように、ＴＦＴ４０５のドレイン電位が低下して、ＴＦＴ４０５のゲート・ソース間電圧ＶGS＜０となり、さらにしきい値電圧Ｖthの絶対値を上回って、ＴＦＴ４０５がＯＮする。これにより、初期化が完了する。なお、ここではＴＦＴ４０４はＯＦＦしていても構わない。
【０１３３】
続いて、映像信号の入力が行われる。第２のゲート信号線４０３がＬレベルとなってＴＦＴ４０６がＯＦＦし、第１のゲート信号線４０２がＨレベルとなってＴＦＴ４０４がＯＮする。よって、ＴＦＴ４０７のゲート・ソース間電圧もまたしきい値電圧の絶対値を上回ってＯＮする。今、ソース信号線の電位はＶDDからＶDataとなっており、それに伴ってＴＦＴ４０７のゲート電極に印加される電位は、（ＶData−Ｖth）に落ち着く。
【０１３４】
続いて、発光期間に移る。ＴＦＴ４０７がＯＮした時点で発光が始まるが、映像信号が入力された後、ＴＦＴ４０７のゲート電位が（ＶData−Ｖth）となって初めて、所望の電流がＥＬ素子４０９に流れる。同時に、第１のゲート信号線がＬレベルとなってＴＦＴ４０４がＯＦＦする。
【０１３５】
[実施の形態８] 実施の形態１〜７においては、映像信号が入力される前の初期化には、あるＴＦＴを用いて行っている。図５（Ａ）は、ＴＦＴの代わりにダイオード５０７を用いる。ダイオード５０７の第１の電極は、ＴＦＴ５０５のゲート電極および第２の電極に接続され、第２の電極は、第２のゲート信号線５０３に接続されている。また、映像信号を保持するために、容量手段５０８を設ける場合には、ＴＦＴ５０６のゲート電極と、電流供給線５１０等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ５０４の第２の電極と、電流供給線５１０等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【０１３６】
実施の形態１と異なる点は、初期化の際の動作のみである。ここでは、映像信号の入力および発光動作についての説明は省略し、図５（Ｂ）を用いて、初期化の際の動作について説明する。
【０１３７】
初期状態において、第２のゲート信号線５０３は、Ｈレベルにしておく。初期化のタイミングで、第２のゲート信号線５０３の電位を下げると、ダイオードには順バイアスがかかり、電位の高い方から低い方、つまり、図５（Ｂ）に示すように電流が生じ、ＴＦＴ５０５、５０６のゲート電位が低下する。やがてＴＦＴ５０５、５０６のしきい値電圧Ｖthの絶対値を、ＴＦＴ５０５、５０６のゲート・ソース間電圧が上回ると、ＴＦＴ５０５がＯＮする。その後、映像信号の入力が行われるときには、第２のゲート信号線５０３は、再びＨレベルに戻しておく。その後、映像信号が入力されるが、ダイオード５０７には、常に逆バイアスがかかっている状態であり、電流は生じない。
【０１３８】
以後、実施の形態１と同様にして、ＥＬ素子５０９に所望の電流が流れ、発光する。
【０１３９】
図５（Ｃ）は、ダイオード５０７に代わって容量手段５５７を設けた例を示している。容量手段５５７の第１の電極は、ＴＦＴ５５５のゲート電極および第２の電極と、ＴＦＴ５５６のゲート電極に接続され、第２の電極は、第２のゲート信号線５５３に接続されている。この場合も、動作は図５（Ｂ）と同様であり、初期状態において、第２のゲート信号線５５３をＨレベルにしておき、初期化のタイミングで、第２のゲート信号線５５３の電位を下げる。このとき、ＴＦＴ５５４がＯＦＦしているので、容量手段５５７の第２の電極は浮遊状態であり、容量手段５５７の第１の電極の電位が低下すると、容量結合によって、第２の電極の電位、すなわちＴＦＴ５５５、５５６のゲート電極の電位も低下する。やがてＴＦＴ５５５、５５６のしきい値電圧Ｖthの絶対値を、ＴＦＴ５５５、５５６のゲート・ソース間電圧が上回ると、ＴＦＴ５５５、５５６がＯＮする。
【０１４０】
その後、ＴＦＴ５５４がＯＮして、映像信号の入力が行われる。第２のゲート信号線５５３は、今Ｌレベルとなっているが、映像信号が入力されている間、すなわちＴＦＴ５５４がＯＮしている間にＨレベルにしておけば良い。
【０１４１】
以後、実施の形態１と同様にして、ＥＬ素子５５９に所望の電流が流れ、発光する。
【０１４２】
本実施形態の構成によると、図１（Ａ）においては初期化に用いるゲート信号線と、リセット用電源線とを必要としたのに対し、初期化に用いるゲート信号線（図５においては、第２のゲート信号線５０３、５５３）のみで動作が可能である。よって画素部に必要な配線を１本減らすことが出来、高開口率化に寄与する。
【０１４３】
[実施の形態９] 実施の形態１にて示した構成の接続を一部変更したものを図６（Ａ）に示す。
実施の形態１においては、図１に示したように、ＴＦＴ１０６の第２の電極は、リセット用電源線１１１に接続されているのに対し、本実施形態においては、図６（Ａ）に示すように、ｉ行目の画素においては、ｉ＋１行目の第１のゲート信号線に接続されている。各動作は全て実施の形態１と同様である。ｉ行目の初期化を行うときには、ｉ＋１行目はまだゲート信号線が選択されておらず、Ｌレベルとなっている。ゲート信号線選択パルスが入力されていない期間、ゲート信号線が一定電位となることから、図６（Ｂ）に示すように、ｉ＋１行目のゲート信号線をリセット用電源線として共用する。このようにして、実施の形態８と同様に、リセット用電源線を省略することが出来る。
【０１４４】
この場合、共用するゲート信号線は、選択されていない状態でＬレベルとなっている必要がある。よって、当該ゲート信号線に入力されるパルスによって制御されるＴＦＴ、すなわちＴＦＴ６０５は、Ｎチャネル型とする。
【０１４５】
本実施形態の構成は、他の実施形態とも組み合わせることが可能である。例えば、図９、図１０等に示したように、消去用のゲート信号線を追加する場合など、ＴＦＴ９０６を本実施形態に従って接続することで、リセット用電源線９１１を省略することが可能である。
【０１４６】
また、映像信号を保持するために、容量手段６０９を設ける場合には、ＴＦＴ６０８のゲート電極と、電流供給線６１１等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ６０５の第２の電極と、電流供給線６１１等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【０１４７】
[実施の形態１０] 実施の形態９と同様、実施の形態１にて示した構成の接続を一部変更したものを図７（Ａ）に示す。実施の形態１においては、図１に示したように、ＴＦＴ１０６の第２の電極は、リセット用電源線１１１に接続されているのに対し、本実施形態においては、ＴＦＴ７０４の第２の電極に接続されている。また、映像信号を保持するために、容量手段７０８を設ける場合には、ＴＦＴ７０７のゲート電極と、電流供給線７１０等の定電位を得られる部位との間に設ければ良い。また、ＴＦＴ７０４の第２の電極と、電流供給線７１０等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
【０１４８】
図７（Ｂ）〜（Ｅ）を用いて、動作について説明する。図７（Ｂ）〜（Ｄ）は初期化〜発光に至るまでの回路の動作を示すものであり、図７（Ｅ）は、第１、第２のゲート信号線７０２、７０３および、ソース信号線７０１のそれぞれの電位について示したものである。図７（Ｅ）中、iと示してある期間が初期化（図７（Ｂ））、iiと示してある期間が映像信号の入力（図７（Ｃ））、iiiと示してある期間が発光期間（図７（Ｄ））である。
【０１４９】
まず、第１，第２のゲート信号線７０２、７０３がＨレベルとなり、ＴＦＴ７０４、７０６がＯＮする。このとき、ソース信号線７０１の電位は、図７（Ｅ）
に示すようにＶResetとしておく。この電位は、映像信号よりもさらにＴＦＴ７０５のしきい値電圧の分だけ低い電位もしくはそれ以下の電位としておく。すると、図７（Ｂ）に示すように、ＴＦＴ７０５、７０７のゲート電極の電位が低くなり、ＴＦＴ７０７のしきい値電圧の絶対値を上回ったところで、ＴＦＴ７０７がＯＮする。ＴＦＴ７０５に関しては、図７（Ｂ）から明らかなように、ゲート・ソース間電圧が０となっているため、ＯＦＦしている。
【０１５０】
続いて、第２のゲート信号線７０３がＬレベルとなってＴＦＴ７０６がＯＦＦし、ソース信号線の電位がＶResetからＶDataとなって映像信号の入力が開始される。ここで、ＶReset＋|Ｖth|＜ＶDataであるから、ＴＦＴ７０５のゲート・ソース間電圧はしきい値電圧の絶対値を上回り、ＯＮする。よって映像信号は、図７（Ｃ）に示されるように、ＴＦＴ７０７のゲート電極に、しきい値電圧が上乗せされて印加される。
【０１５１】
続いて、第１のゲート信号線７０２がＬレベルとなってＴＦＴ７０４がＯＦＦし、発光期間に移る。今、ＴＦＴ７０７のゲート電極には、映像信号ＶDataに、しきい値電圧Ｖthが上乗せされて印加されており、それに応じた電流がＥＬ素子７０９に供給されて発光する。
【０１５２】
また、ＴＦＴ７０６の第２の電極は、今、ＴＦＴ７０４の第２の電極に接続されているが、ソース信号線７０１に接続し、ＴＦＴ７０７のゲート電極とソース信号線との間に設けるようにしても同様のタイミングによって動作が可能である。
【０１５３】
[実施の形態１１] 本発明において、映像信号を保持するために容量手段を用いて良いことは前述のとおりである。容量手段の配置例としては、実施の形態１などに示したとおり、図８（Ａ）に示すように、ＴＦＴ８０４と電流供給線８１０等の定電位との間に設け、ＴＦＴ８０５のソース電位を保持する形としても良いし、図８（Ｂ）のように、ＴＦＴ８０７のゲート電極と、電流供給線８１０等の定電位との間に設け、ＴＦＴ８０７のゲート電極の電位を保持する形としても良い。なお、容量手段の接続先は、電流供給線に限らず、一定の電位を持ったノードに接続すれば電位の保持が出来るので、その場所は問わない。
【０１５４】
以下に、本発明の実施例について記載する。
【実施例１】
【０１５５】
本実施例においては、映像信号にアナログ映像信号を用いて表示を行う発光装置の構成について説明する。図２４(Ａ)に、発光装置の構成例を示す。基板２４０１上に、複数の画素がマトリクス状に配置された画素部２４０２を有し、画素部周辺には、ソース信号線駆動回路２４０３および、第１、第２のゲート信号線駆動回路２４０４、２４０５を有している。図２４(Ａ)においては、２組のゲート信号線駆動回路を用い、図１に示した画素における第１、第２のゲート信号線をそれぞれ制御するものである。
【０１５６】
ソース信号線駆動回路２４０３、第１、第２のゲート信号線駆動回路２４０４、２４０５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)２４０６を介して外部より供給される。
【０１５７】
図２４(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ２４１１、バッファ２４１２、サンプリング回路２４１３を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【０１５８】
ソース信号線駆動回路の動作について説明する。図２５(Ａ)に、より詳細な構成を示したので、そちらを参照する。
【０１５９】
シフトレジスタ２５０１は、フリップフロップ回路(ＦＦ)２５０２等を複数段用いてなり、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１６０】
シフトレジスタ２５０１より出力されたサンプリングパルスは、バッファ２５０３等を通って増幅された後、サンプリング回路へと入力される。サンプリング回路２５０４は、サンプリングスイッチ(ＳＷ)２５０５を複数段用いてなり、サンプリングパルスが入力されるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプリングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ２５０５がＯＮし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソース信号線へと出力される。
【０１６１】
続いて、ゲート信号線駆動回路の動作について説明する。図２４(Ｃ)に示した、第１、第２のゲート信号線駆動回路２４０４、２４０５についての詳細な構成の一例を図２５(Ｂ)に示した。第１のゲート信号線駆動回路は、シフトレジスタ回路２５１１、バッファ２５１２を有し、クロック信号(Ｇ−ＣＬＫ１)、クロック反転信号(Ｇ−ＣＬＫｂ１)、スタートパルス(Ｇ−ＳＰ１)に従って駆動される。第２のゲート信号線駆動回路２４０５も構成は同様で良い。また、図２４（Ａ）においては、第１、第２のゲート信号線駆動回路２４０４、２４０５は、画素部２４０２を挟んで対称配置しているが、一方に並列して配置しても良い。
【０１６２】
シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様である。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第１のゲート信号線駆動回路によって、第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1が順次選択され、第２のゲート信号線駆動回路によって、第２のゲート信号線Ｇ12、Ｇ22、・・・、Ｇm2が順次選択される。図示していないが、第３のゲート信号線駆動回路についても第１、第２のゲート信号線駆動回路と同様であり、第３のゲート信号線Ｇ13、Ｇ23、・・・、Ｇm3が順次選択される。選択された行において、実施形態にて説明した手順により、画素に映像信号が書き込まれて発光する。
【０１６３】
なお、ここではシフトレジスタの一例として、Ｄ−フリップフロップを複数段用いてなるものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても良い。
【実施例２】
【０１６４】
本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成について説明する。図２６(Ａ)に、発光装置の構成例を示す。基板２６０１上に、複数の画素がマトリクス状に配置された画素部２６０２を有し、画素部周辺には、ソース信号線駆動回路２６０３および、第１、第２のゲート信号線駆動回路２６０４、２６０５を有している。図２６(Ａ)においては、２組のゲート信号線駆動回路を用い、図１に示した画素における第１、第２のゲート信号線をそれぞれ制御するものである。
【０１６５】
ソース信号線駆動回路２６０３、第１、第２のゲート信号線駆動回路２６０４、２６０５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)２６０６を介して外部より供給される。
【０１６６】
図２６(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ２６１１、第１のラッチ回路２６１２、第２のラッチ回路２６１３、Ｄ／Ａ変換回路２６１４を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【０１６７】
第１、第２のゲート信号線駆動回路２６０４、２６０５については、実施例１にて示したものと同様で良いので、ここでは図示および説明を省略する。
【０１６８】
ソース信号線駆動回路の動作について説明する。図２７(Ａ)に、より詳細な構成を示したので、そちらを参照する。
【０１６９】
シフトレジスタ２７０１は、フリップフロップ回路(ＦＦ)２７１０等を複数段用いてなり、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１７０】
シフトレジスタ２７０１より出力されたサンプリングパルスは、第１のラッチ回路２７０２に入力される。第１のラッチ回路２７０２には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持していく。ここでは、デジタル映像信号は３ビット入力されており、各ビットの映像信号を、それぞれの第１のラッチ回路において保持する。１つのサンプリングパルスによって、ここでは３つの第１のラッチ回路が並行して動作する。
【０１７１】
第１のラッチ回路２７０２において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路２７０３にラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力され、第１のラッチ回路２７０２に保持されていたデジタル映像信号は、一斉に第２のラッチ回路２７０３に転送される。その後、第２のラッチ回路２７０３に保持されたデジタル映像信号は、１行分が同時に、Ｄ／Ａ変換回路２７０４へと入力される。
【０１７２】
第２のラッチ回路２７０３に保持されたデジタル映像信号がＤ／Ａ変換回路２７０４に入力されている間、シフトレジスタ２７０１においては再びサンプリングパルスが出力される。以後、この動作を繰り返し、１フレーム分の映像信号の処理を行う。
【０１７３】
Ｄ／Ａ変換回路２７０４においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。
【０１７４】
前記の動作が、１水平期間内に、全段にわたって同時に行われる。よって、全てのソース信号線に映像信号が出力される。
【０１７５】
なお、実施例１においても述べたとおり、シフトレジスタの代わりにデコーダ等を用いて、信号線を選択出来るような構成としていても良い。
【実施例３】
【０１７６】
実施例２においては、デジタル映像信号はＤ／Ａ変換回路によってデジタル−アナログ変換を受け、画素に書き込まれるが、本発明の発光装置は、時間階調方式によって階調表現を行うことも出来る。この場合には、図２７(Ｂ)に示すように、Ｄ／Ａ変換回路を必要とせず、階調表現は、ＥＬ素子の発光時間の長短によって制御されるので、各ビットの映像信号を並列処理する必要がないため、第１および第２のラッチ回路も１ビット分で良い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持され、画素に書き込まれる。
勿論、必要ビット数分だけのラッチ回路を並列配置していても構わない。
【実施例４】
【０１７７】
本明細書ではＣＭＯＳ回路で構成される駆動回路と、スイッチング用ＴＦＴ及び駆動用ＴＦＴを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施例では前記アクティブマトリクス基板の作製工程について図１３、図１４を用いて説明する。
【０１７８】
基板５０００は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
【０１７９】
次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施例の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【０１８０】
本実施例では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００nm(好ましくは５０〜１００nm)の厚さに形成する。本実施例では、窒化酸化珪素膜５００１ａを５０nmの厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ｂを５０〜２００nm(好ましくは１００〜１５０nm)の厚さに形成する。本実施例では、酸化窒化珪素膜５００１ｂを１００nmの厚さに形成した。
【０１８１】
続いて、下地膜５００１上に半導体層５００２〜５００５を形成する。半導体層５００２〜５００５は公知の手段(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)により２５〜８０nm(好ましくは３０〜６０nm)の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法(レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層５００２〜５００５を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。
【０１８２】
本実施例では、プラズマＣＶＤ法を用いて、膜厚５５nmの非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(５００℃、１時間)を行った後、熱結晶化(５５０℃、４時間)を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層５００２〜５００５を形成した。
【０１８３】
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１μm前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー(基本波１０６４nm)の第２高調波(５３２nm)や第３高調波(３５５nm)を適用する。
【０１８４】
また出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００MW／cm2程度(好ましくは０．１〜１０MW／cm2)が必要である。そして、１０〜２０００cm／s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【０１８５】
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００Hzとし、レーザーエネルギー密度を１００〜７００mJ/cm2(代表的には２００〜３００mJ/cm2)とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Hzとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μm(好ましくは幅４００μm)で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)を５０〜９８％として行っても良い。
【０１８６】
しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００nmの非晶質珪素膜を形成し、加熱処理(ＲＴＡ法やファーネスアニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。
【０１８７】
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値電圧を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【０１８８】
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０nmとして珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５nmの厚さに形成した。勿論、ゲート絶縁膜５００６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１８９】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波(１３．５６MHz)電力密度０．５〜０．８W/cm2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
【０１９０】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００nmの第１の導電膜５００７と、膜厚１００〜４００nmの第２の導電膜５００８とを積層形成する。本実施例では、膜厚３０nmのＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０nmのＷ膜からなる第２の導電膜５００８を積層形成した。
【０１９１】
本実施例では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ(純度９９．９９９９％)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することができた。
【０１９２】
なお本実施例では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【０１９３】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。(図１３(Ｂ))
【０１９４】
本実施例では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１５０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。
そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【０１９５】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)にも２０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１９６】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領域が形成された。
【０１９７】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う。(図１３(Ｃ))第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２４：１２：２４(ｓｃｃｍ)とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側(試料ステージ)にも１０WのＲＦ(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５０１９ａは、ほとんどエッチングされない。
【０１９８】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を４０〜８０keVとして行う。本実施例ではドーズ量を５．０×１０13atoms/cm2とし、加速電圧を５０keVとして行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施例ではリン(Ｐ)を用いた。この場合、第２の形状の導電層５０１５〜５０１９がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３を形成した。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20atoms/cm3の濃度範囲でＮ型を付与する不純物元素が添加された。
【０１９９】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15atoms/cm2とし、加速電圧を６０〜１２０keVとして行う。本実施例では、ドーズ量を３．０×１０15atoms/cm2とし、加速電圧を６５keVとして行った。第２のドーピング処理は第２の導電層５０１５ｂ〜５０１８ｂを不純物元素に対するマスクとして用い、第１の導電層５０１５ａ〜５０１８ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。
【０２００】
上記の第２のドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域(Ｎ−領域、Lov領域)５０２６には１×１０18〜５×１０19atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また第３の不純物領域(Ｎ＋領域)５０２５、５０２８には１×１０19〜５×１０21atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域(Ｎ--領域)５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施例では、引き続き第１の不純物領域(Ｎ--領域、LDD領域)５０２９とよぶ。
【０２０１】
なお本実施例では、第２のドーピング処理のみにより、第２の不純物領域(Ｎ−領域)５０２６及び第３の不純物領域(Ｎ＋領域)５０２５、５０２８を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０２０２】
次いで図１４(Ａ)に示すように、レジストからなるマスク５０２４を除去した後、新たにレジストからなるマスク５０３１を形成する。その後、第３のドーピング処理を行う。第３のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【０２０３】
第３のドーピング処理では、第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対するマスクとして用いる。こうして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【０２０４】
本実施例では、第４の不純物領域５０３２、５０３４及び第５の不純物領域５０３３、５０３５はジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０16atoms/cm2とし、加速電圧を８０keVとした。
【０２０５】
なお、第３のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３１によって覆われている。
【０２０６】
ここで、第１及び２のドーピング処理によって、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５にはそれぞれ異なる濃度でリンが添加されている。しかし、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５のいずれの領域においても、第３のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０19〜５×１０21atoms/cm3となるようにドーピング処理される。こうして、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５は、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。
【０２０７】
なお本実施例では、第３のドーピング処理のみにより、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０２０８】
次いで図１４(Ｂ)に示すように、レジストからなるマスク５０３１を除去して第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２０９】
次いで、図１４(Ｃ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０２１０】
また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成する材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【０２１１】
上記の様に、第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。
【０２１２】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０２１３】
ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０２１４】
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。
また、アクリル膜と酸化窒化珪素膜の積層構造を用いても良い。
【０２１５】
本実施例では、膜厚１.６μmのアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０２１６】
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６、およびゲート絶縁膜５００６をエッチングし、第３の不純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクトホールを形成する。
【０２１７】
次いで、透明導電膜からなる画素電極５０３８を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物(Indium Tin Oxide：ＩＴＯ)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。
画素電極がＥＬ素子の陽極に相当する。
【０２１８】
本実施例では、ＩＴＯを１１０nm厚さで成膜、その後パターニングし、画素電極５０３８形成した。
【０２１９】
次いで、各不純物領域とそれぞれ電気的に接続される配線５０３９〜５０４５を形成する。なお本実施例では、配線５０３９〜５０４５は、膜厚１００nmのＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
【０２２０】
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０２２１】
こうして、画素部のＮチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配線５０４２によってソース信号線(５０１９ａと５０１９ｂの積層)と電気的に接続され、もう一方は、配線５０４３によって画素部のＰチャネル型ＴＦＴのゲート電極と電気的に接続される。また、画素部のＰチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配線５０４４によって３８と電気的に接続されている。ここで、画素電極５０３８上の一部と、配線５０４４の一部を重ねて形成することによって、配線５０４４と画素電極５０３８の電気的接続をとっている。
【０２２２】
以上の工程により図１４(Ｄ)に示すように、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
【０２２３】
駆動回路部のＮチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１５ａと重なる低濃度不純物領域５０２６(Ｌov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２５とを有している。このＮチャネル型ＴＦＴと配線５０４０で接続されＣＭＯＳ回路を形成するＰチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１６ａと重なる低濃度不純物領域５０３３(Ｌov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３２とを有している。
【０２２４】
画素部において、Ｎチャネル型のスイッチング用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域５０２９(Ｌoff領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２８とを有している。また画素部において、Ｐチャネル型の駆動用ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１８ａと重なる低濃度不純物領域５０３５(Ｌov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３４とを有している。
【０２２５】
次いで、第３の層間絶縁膜５０４６を形成する。第３の層間絶縁膜としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜、あるいは、スパッタ法によって形成された窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０２２６】
第２の層間絶縁膜５０３７と第３の層間絶縁膜５０４６の組み合わせの例を以下に挙げる。
【０２２７】
第２の層間絶縁膜５０３７として、アクリルとスパッタ法によって形成された窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６として、スパッタ法によって形成された窒化酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４６としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルを用い、第３の層間絶縁膜５０４６としてもアクリルを用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４６としてアクリルを用いる組み合わせがある。
【０２２８】
第３の層間絶縁膜５０４６の画素電極５０３８に対応する位置に開口部を形成する。第３の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２２９】
第３の層間絶縁膜中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωm(好ましくは、１×１０8〜１×１０10Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０２３０】
次いで、第３の層間絶縁膜５０４６の開口部において露出している画素電極５０３８上に、ＥＬ層５０４７を形成する。
【０２３１】
ＥＬ層５０４７としては、公知の有機発光材料や無機発光材料を用いることができる。
【０２３２】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μm以下の有機発光材料を示すものとする。
【０２３３】
ＥＬ層５０４７は通常、積層構造である。代表的には、「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０２３４】
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５０４７を形成している。具体的には、正孔注入層として２０nm厚の銅フタロシアニン(ＣｕＰｃ)膜を設け、その上に発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体(Ａｌｑ3)膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２３５】
なお、図１４(Ｄ)では一画素しか図示していないが、複数の色、例えば、Ｒ(赤)、Ｇ(緑)、Ｂ(青)の各色に対応したＥＬ層５０４７を作り分ける構成とすることができる。
【０２３６】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフェン(ＰＥＤＯＴ)膜をスピン塗布法により設け、その上に発光層として１００nm程度のパラフェニレンビニレン(ＰＰＶ)膜を設けた積層構造によってＥＬ層５０４７を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０２３７】
なお、ＥＬ層５０４７は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５０４７は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０２３８】
例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光層との間に有する構造のＥＬ層５０４７であってもよい。
【０２３９】
次に、ＥＬ層５０４７の上には導電膜からなる画素電極５０４８が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。
勿論、公知のＭｇＡｇ膜(マグネシウムと銀との合金膜)を用いても良い。画素電極５０４８がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０２４０】
画素電極５０４８まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画素電極(陽極)５０３８、ＥＬ層５０４７及び画素電極(陰極)５０４８で形成された素子を指す。
【０２４１】
ＥＬ素子を完全に覆うようにしてパッシベーション膜５０４９を設けることは有効である。パッシベーション膜５０４９としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
【０２４２】
カバレッジの良い膜をパッシベーション膜５０４９として用いることが好ましく、炭素膜、特にＤＬＣ(ダイヤモンドライクカーボン)膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層５０４７の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、ＥＬ層５０４７の酸化を抑制することが可能である。そのため、ＥＬ層５０４７が酸化するといった問題を防止できる。
【０２４３】
なお、第３の層間絶縁膜５０４６を形成した後、パッシベーション膜５０４９を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２４４】
なお、実際には図１４(Ｄ)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとＥＬ素子の信頼性が向上する。
【０２４５】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。
【０２４６】
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【実施例５】
【０２４７】
本実施例では、実施例４に示した構成とは異なる構成のアクティブマトリクス基板の作製工程について図１５を用いて説明する。
【０２４８】
なお、図１５(Ａ)までの工程は、実施例４において、図１３(Ａ)〜(Ｄ)、図１４(Ａ)に示した工程と同様である。ただし、画素部を構成する駆動用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域(Ｌoff領域)を有する、Ｎチャネル型のＴＦＴである点が異なる。この駆動用ＴＦＴにおいては、実施例４に示したように、レジストによるマスクを用いて、ゲート電極の外側に低濃度不純物領域(Ｌoff領域)を形成すれば良い。
【０２４９】
図１３及び図１４と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２５０】
図１５(Ａ)に示すように、第１の層間絶縁膜５１０１を形成する。この第１の層間絶縁膜５１０１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５１０１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２５１】
次いで、図１５(Ｂ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０２５２】
また、第１の層間絶縁膜５１０１を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂが熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５１０１(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【０２５３】
上記の様に、第１の層間絶縁膜５１０１(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５１０１に含まれる水素により半導体層のダングリングボンドが終端される。
【０２５４】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０２５５】
ここで、第１の層間絶縁膜５１０１の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０２５６】
以上の工程により、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
【０２５７】
次いで、第１の層間絶縁膜５１０１上に、第２の層間絶縁膜５１０２を形成する。第２の層間絶縁膜５１０２としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５１０２として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。
また、アクリル膜と酸化珪素膜の積層構造を用いても良いし、アクリル膜とスパッタ法で形成した窒化酸化珪素膜の積層構造を用いても良い。
【０２５８】
次いで、ドライエッチングまたはウエットエッチングを用い、第１の層間絶縁膜５１０１、第２の層間絶縁膜５１０２及びゲート絶縁膜５００６をエッチングし、駆動回路部及び画素部を構成する各ＴＦＴの不純物領域(第３の不純物領域(Ｎ＋領域)及び第４の不純物領域(Ｐ＋領域))に達するコンタクトホールを形成する。
【０２５９】
次いで、各不純物領域とそれぞれ電気的に接続される配線５１０３〜５１０９を形成する。なお本実施例では、配線５１０３〜５１０９は、膜厚１００nmのＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
【０２６０】
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０２６１】
画素部のスイッチング用ＴＦＴのソース領域またはドレイン領域の一方は、配線５１０６によってソース配線(５０１９ａと５０１９ｂの積層)と電気的に接続され、もう一方は、配線５１０７によって画素部の駆動用ＴＦＴのゲート電極と電気的に接続される。
【０２６２】
次いで図１５(Ｃ)に示すように、第３の層間絶縁膜５１１０を形成する。第３の層間絶縁膜５１１０としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。また、アクリル膜とスパッタ法で形成した窒化酸化珪素膜の積層構造を用いても良い。
【０２６３】
第３の層間絶縁膜５１１０によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第３の層間絶縁膜５１１０は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０２６４】
次いで、ドライエッチングまたはウエットエッチングを用い、第３の層間絶縁膜５１１０に、配線５１０８に達するコンタクトホールを形成する。
【０２６５】
次いで、導電膜をパターニングして画素電極５１１１を形成する。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜(マグネシウムと銀との合金膜)を用いても良い。画素電極５１１１がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０２６６】
画素電極５１１１は、第３の層間絶縁膜５１１０に形成されたコンタクトホールによって、配線５１０８と電気的な接続がとられる。こうして、画素電極５１１１は、駆動用ＴＦＴのソース領域またはドレイン領域の一方と、電気的に接続される。
【０２６７】
次いで図１５(Ｄ)に示すように、各画素間のＥＬ層を塗り分けるために、土手５１１２を形成する。土手５１１２としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜としては、スパッタ法によって形成された窒化酸化珪素膜、ＣＶＤ法によって形成された酸化珪素膜、あるいは、ＳＯＧ法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０２６８】
ここで、土手５１１２を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。土手５１１２の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２６９】
なお、画素電極５１１１と配線５１０８を電気的に接続する際に、第３の層間絶縁膜５１１０に形成したコンタクトホールの部分にも、土手５１１２を形成する。こうして、コンタクトホール部分の凹凸による、画素電極の凹凸を土手５１１２によって埋めることにより、段差に起因するＥＬ層の劣化を防いでいる。
【０２７０】
第３の層間絶縁膜５１１０と土手５１１２の組み合わせの例を以下に挙げる。
【０２７１】
第３の層間絶縁膜５１１０として、アクリルとスパッタ法によって形成された窒化酸化珪素膜の積層膜を用い、土手５１１２として、スパッタ法によって形成された窒化酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した酸化珪素膜を用い、土手５１１２としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルを用い、土手５１１２としてもアクリルを用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、土手５１１２としてアクリルを用いる組み合わせがある。
【０２７２】
土手５１１２中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωm(好ましくは、１×１０8〜１×１０10Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０２７３】
次いで、土手５１１２に囲まれた、露出している画素電極５１１１上に、ＥＬ層５１１３を形成する。
【０２７４】
ＥＬ層５１１３としては、公知の有機発光材料や無機発光材料を用いることができる。
【０２７５】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μm以下の有機発光材料を示すものとする。
【０２７６】
ＥＬ層５１１３は通常、積層構造である。代表的には、「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陰極上に電子輸送層／発光層／正孔輸送層／正孔注入層、または電子注入層／電子輸送層／発光層／正孔輸送層／正孔注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０２７７】
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５１１３を形成している。具体的には、発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体(Ａｌｑ3)膜を設け、その上に、正孔注入層として２０nm厚の銅フタロシアニン(ＣｕＰｃ)膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２７８】
なお、図１５(Ｄ)では一画素しか図示していないが、複数の色、例えば、Ｒ(赤)、Ｇ(緑)、Ｂ(青)の各色に対応したＥＬ層５１１３を作り分ける構成とすることができる。
【０２７９】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフェン(ＰＥＤＯＴ)膜をスピン塗布法により設け、その上に、発光層として１００nm程度のパラフェニレンビニレン(ＰＰＶ)膜を設けた積層構造によってＥＬ層５１１３を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０２８０】
なお、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０２８１】
例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光層との間に有する構造のＥＬ層５１１３であってもよい。
【０２８２】
次に、ＥＬ層５１１３の上には、透明導電膜からなる画素電極５１１４を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物(ＩＴＯ)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極５１１４がＥＬ素子の陽極に相当する。
【０２８３】
画素電極５１１４まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画素電極(陰極)５１１１、ＥＬ層５１１３及び画素電極(陽極)５１１４で形成されたダイオードを指す。
【０２８４】
本実施例では、画素電極５１１４が透明導電膜によって形成されているため、ＥＬ素子が発した光は、基板５０００とは逆側に向かって放射される。また、第３の層間絶縁膜５１１０によって、配線５１０６〜５１０９が形成された層とは別の層に、画素電極５１１１を形成している。そのため、実施例４に示した構成と比較して、開口率を上げることができる。
【０２８５】
ＥＬ素子を完全に覆うようにして保護膜(パッシベーション膜)５１１５を設けることは有効である。保護膜５１１５としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
【０２８６】
なお本実施例のように、ＥＬ素子が発した光が画素電極５１１４側から放射される場合、保護膜５１１５としては、光を透過する膜を用いる必要がある。
【０２８７】
なお、土手５１１２を形成した後、保護膜５１１５を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２８８】
なお、実際には図１５(Ｄ)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)等のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとＥＬ素子の信頼性が向上する。
【０２８９】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。
【実施例６】
【０２９０】
本実施例では、本発明を用いて発光装置を作製した例について、図３０を用いて説明する。
【０２９１】
図３０は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図３０(Ｂ)は、図３０(Ａ)のＡ−Ａ’における断面図、図３０(Ｃ)は図３０(Ａ)のＢ−Ｂ’における断面図である。
【０２９２】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２９３】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、複数のＴＦＴを有している。図３０(Ｂ)では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれるＴＦＴ(但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する)４２０１及び画素部４００２に含まれるＴＦＴ４２０２を図示した。
【０２９４】
ＴＦＴ４２０１及び４２０２上には層間絶縁膜(平坦化膜)４３０１が形成され、その上にＴＦＴ４２０２のドレインと電気的に接続する画素電極(陽極)４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２９５】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。
【０２９６】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２９７】
有機発光層４２０４の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２９８】
以上のようにして、画素電極(陽極)４２０３、有機発光層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２９９】
４００５ａは電源線に接続された引き回し配線であり、ＴＦＴ４２０２の第１の電極に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０３００】
シーリング材４００８としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラスチック材としては、ＦＲＰ(Fiberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０３０１】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０３０２】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ(ポリビニルブチラル)またはＥＶＡ(エチレンビニルアセテート)を用いることができる。
本実施例では充填材として窒素を用いた。
【０３０３】
また充填材４２１０を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０３０４】
図３０(Ｃ)に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０３０５】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【実施例７】
【０３０６】
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０３０７】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０３０８】
上記の論文により報告された有機発光材料(クマリン色素)の分子式を以下に示す。
【０３０９】
【化１】
【０３１０】
(M.A.Baldo, D.F.O’Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０３１１】
上記の論文により報告された有機発光材料(Ｐｔ錯体)の分子式を以下に示す。
【０３１２】
【化２】
【０３１３】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０３１４】
上記の論文により報告された有機発光材料(Ｉｒ錯体)の分子式を以下に示す。
【０３１５】
【化３】
【０３１６】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【実施例８】
【０３１７】
本明細書でこれまでに示してきた構成では、駆動用ＴＦＴにはＰチャネル型ＴＦＴを用いていたが、本発明は駆動用ＴＦＴにＮチャネル型ＴＦＴを用いた場合の構成にも適用が可能である。図３２（Ａ）に構成を示す。
【０３１８】
駆動用ＴＦＴ３２０９はＮチャネル型であり、この場合、ソース領域はＥＬ素子３２１２の陽極と接続されている側であり、ドレイン領域は、電流供給線３２１１と接続されている側となる。そこで、容量手段３２１０は、駆動用ＴＦＴ３２０９のゲート・ソース間の電圧を保持出来るようなノードに設ける。よって、容量手段３２１０は、図３２（Ａ）に示したノードの他、駆動用ＴＦＴ３２０９のゲート電極とソース領域との間に設けても良い。
【０３１９】
動作について説明する。まず、図３２（Ｂ）に示すように、ＴＦＴ３２０７をＯＮし、ＴＦＴ３２０６のドレイン領域の電位を高くしておく。続いて、図３２（Ｃ）に示すように、ＴＦＴ３２０５がＯＮし、映像信号の入力が行われる。ここで、ＴＦＴ３２０６のソース・ドレイン間電圧が、そのしきい値電圧に等しくなったところで、ＴＦＴ３２０６がＯＦＦし、図３２（Ｄ）に示すような状態となる。ＴＦＴ３２０６のソース領域の電位はＶDataであるので、ＴＦＴ３２０６のドレイン領域の電位、すなわち駆動用ＴＦＴ３２０９のゲート電極の電位は、ＶData＋Ｖthとなる。
【０３２０】
続いて、ＴＦＴ３２０８がＯＦＦすると、電流供給線から駆動用ＴＦＴ３２０９を介して流れていた電流は、ＥＬ素子３２１２に流れ、発光する。よって、隣接画素において、駆動用ＴＦＴ３２０９のしきい値電圧がばらついたとしても、そのばらつきに関係なく、ＴＦＴ３２０６のソース・ドレイン間電圧、つまりしきい値電圧が映像信号に上乗せされるため、駆動用ＴＦＴ３２０９のゲート・ソース間電圧は隣接画素ごとにばらつくことがない。
【０３２１】
さらに、図３２に示した構成でＥＬ素子３２１２が発光によって劣化した場合、陽極−陰極間の電圧が上昇する。これにより、通常であれば駆動用ＴＦＴ３２０９のソース領域の電位が上昇し、結果として発光時のゲート・ソース間電圧が小さくなってしまうという問題が考えられるが、本実施例で示した構成によると、図３２（Ｃ）〜（Ｄ）における、映像信号の入力時において、ＴＦＴ３２０８がＯＮすることによって、駆動用ＴＦＴ３２０９のソース領域の電位は、電源線３２１４の電位に固定される。よって前述のように、容量手段３２１０が、駆動用ＴＦＴ３２０９のゲート・ソース間電圧を保持しており、駆動用ＴＦＴ３２０９のソース領域の電位が変化しても、ゲート・ソース間電圧が小さくなることがないため、経時的な輝度低下を抑えることが出来る。
【０３２２】
なお、本実施例において、ダイオード接続されたＴＦＴ３２０６と、駆動用ＴＦＴ３２０９はＮチャネル型としている。他のＴＦＴは、ＯＮ・ＯＦＦのみの制御を行うスイッチ素子として用いているので、その極性は問わない。
【０３２３】
また、駆動用ＴＦＴがＰチャネル型である場合と同様、配線を共有としても良い。例えば、ＴＦＴ３２０７を制御しているゲート信号線３２０３は、前段のゲート信号線と共有しても良い。また、電源線３２１４についても、図３２（Ｃ）
（Ｄ）に示した動作を行っている期間中、一定電位であれば良く、選択されている当行を除くいずれかのゲート信号線と共有が可能である。また、電源線３２１３、３２１４は共通としても良い。
【０３２４】
また、消去期間を設ける場合にも、駆動用ＴＦＴがＰチャネル型の場合と同様、ＴＦＴを追加するなどして、任意の期間でＥＬ素子３２１２への電流供給を遮断する手段を設けても良い。
【実施例９】
【０３２５】
本実施例においては、ダイオード接続による電圧効果を利用した、異なる回路構成例について説明する。
【０３２６】
図３３（Ａ）に、一構成例を示す。本実施例の構成によると、ＴＦＴ３３０８は、そのゲート電極とドレイン領域との間にＴＦＴ３３０９を有し、ＴＦＴ３３０９がＯＮしているとき、ＴＦＴ３３０８はダイオード接続されたＴＦＴとして振る舞い、ＴＦＴ３３０９がＯＦＦしているとき、ＥＬ素子３３１３への電流供給の制御を行う駆動用ＴＦＴとして振る舞う。
【０３２７】
動作について説明する。まず、図３３（Ｂ）に示すように、ＴＦＴ３３０６がＯＮし、映像信号ＶDataが入力される。さらに、ＴＦＴ３３０９、３３１０がＯＮし、ＴＦＴ３３０８はダイオード接続されたＴＦＴとして振る舞う。続いて、ＴＦＴ３３１０がＯＦＦすると、図３３（Ｃ）に示すように電荷が移動する。やがて、ＴＦＴ３３０８のソース・ドレイン間電圧、つまりＴＦＴ３３０８のゲート・ソース間電圧がしきい値電圧に等しくなったところで、図３３（Ｄ）に示すようにＴＦＴ３３０８はＯＦＦする。
【０３２８】
続いて、ＴＦＴ３３０７、ＴＦＴ３３１０がＯＮする。ＴＦＴ３３０７がＯＮすることによって、ＴＦＴ３３０８のソース領域の電位は、ＶDataからＶDDへと上昇する。よって、ＴＦＴ３３０８のゲート・ソース間電圧がしきい値電圧を上回ってＯＮし、図３３（Ｅ）に示すように、ＥＬ素子３３１３に電流が流れて発光する。
【０３２９】
以上のような行程により、隣接画素間でＴＦＴ３３０８のしきい値電圧がばらついても、あらかじめ駆動用ＴＦＴ３３０８のゲート・ソース間にしきい値電圧分の電位差を作っておくことが出来るため、駆動用ＴＦＴ３３０８のゲート・ソース間電圧は隣接画素ごとにばらつくことがない。さらに、これまでの実施例においては、ダイオード接続されたＴＦＴのしきい値電圧を、映像信号に上乗せすることによって、別の駆動用ＴＦＴのゲート電極に入力するといった手法でしきい値電圧のばらつきの補正を行ってきた。ただし、この手法によると、ダイオード接続されたＴＦＴと、駆動用ＴＦＴのしきい値電圧がばらついてしまった場合、満足な補正が行えない。これに対し、図３３（Ａ）に示した本実施例の構成によると、ダイオード接続によってしきい値電圧を取得するＴＦＴと、駆動用ＴＦＴとは同一のＴＦＴを用いている。よって、近接したＴＦＴにおいてしきい値電圧のばらつきが生じたとしても、自らのしきい値電圧をそのまま補正に用いるので、しきい値電圧の補正がいかなる場合でも正常に行われる。
【０３３０】
また、ＴＦＴ３３１０はデジタル時間階調方式による駆動方式を適用した際、消去用ＴＦＴとしても用いることが出来る。また、消去用ＴＦＴの位置は、任意のタイミングでＥＬ素子への電流供給を遮断出来る位置であれば、その位置を問わない。
【０３３１】
また、図３４（Ａ）（Ｂ）に示すように、ＴＦＴを制御するためのゲート信号線を、複数のＴＦＴで共有しても良い。例えば、図３３（Ａ）において、ＴＦＴ３３０６とＴＦＴ３３０７とは、互いに逆のタイミングでＯＮ・ＯＦＦが制御されるので、図３４（Ａ）に示すように、一方の極性を他方の極性と逆のものとし、同一のゲート信号線３４０２によって制御することが出来る。同様に、図３３（Ａ）において、ＴＦＴ３３０６とＴＦＴ３３０９とは同一のタイミングでＯＮ・ＯＦＦが制御されている。よって図３４（Ｂ）に示すように、同一のゲート信号線３４５２によって制御することが出来る。もちろん、図３４（Ａ）（Ｂ）に示した構成を組み合わせて用いても良い。
【０３３２】
ここでも、ＴＦＴ３４０９、３４５９は、消去用ＴＦＴとしても用いることが出来る。
【実施例１０】
【０３３３】
図３３（Ａ）に示した構成に、図３５（Ａ）に示すように、ＴＦＴ３５１１、３５１２を追加することによって、しきい値電圧の取得を高速に行うことが出来る。しきい値電圧の取得を行う期間においては、図３５（Ｂ）（Ｃ）に示すように、ＴＦＴ３５０８、３５１２の２つを用い、発光時にＥＬ素子３５１５に電流を供給する期間においては、図３５（Ｅ）に示すように、ＴＦＴ３５０８のみを用いる。このとき、ＴＦＴ３５１２のチャネル長Ｌ、チャネル幅Ｗを、Ｗ／Ｌが大きくなるようにしておくことにより、しきい値電圧取得をより高速に行うことが出来る。
【０３３４】
この場合も、ＴＦＴ３５１０を消去用ＴＦＴとしても用いることが可能である。
【実施例１１】
【０３３５】
図３３〜３５に示した構成においては、しきい値電圧の取得の前後、つまり正規の発光期間でない期間にも、ＥＬ素子に電流が流れて発光する場合があった。
この場合、ＥＬ素子に流れる電流値は、必ずしも映像信号に正しいしきい値電圧の補正が加えられたものにしたがっていないため、実輝度と目的輝度との誤差を生ずる原因となる。
【０３３６】
そこで、図３６（Ａ）に示すように、ＴＦＴ３６１２を追加する。図３６（Ｂ）に示すように、映像信号の入力時に、ＴＦＴ３６０９を流れた電流は、ＴＦＴ３６１２を介して電源線３６１７へと流れる。ＥＬ素子３６１５への電流経路は、ＴＦＴ３６１１によって遮断されているので、ＥＬ素子３６１５は発光しない。このような構成とすることにより、不必要な期間にＥＬ素子が発光するのを防ぐことが出来る。
【０３３７】
この場合も、ＴＦＴ３６１１を消去用ＴＦＴとしても用いることが可能である。
【０３３８】
また、他の実施例と同様、電源線３６１７は他行のゲート信号線と共有しても良い。さらに、ゲート信号線３６０４と３６０６とは共有が可能である。ただし、ＴＦＴ３６１２がＯＮしているとき、ＥＬ素子３６１５に電流が流れないよう、電源線３６１６、３６１７の電位を調整する必要がある。
【実施例１２】
【０３３９】
しきい値電圧の取得をより高速に行うための構成として、さらに図３７（Ａ）
に示す構成が挙げられる。特徴としては、駆動用ＴＦＴとして、同極性のＴＦＴ３７０８、３７１０を直列に接続する。ここでは、Ｐチャネル型ＴＦＴを用いている。また、駆動用ＴＦＴ３７０８のゲート電極とドレイン領域とを接続するＴＦＴ３７０９は、同時に駆動用ＴＦＴ３７１０のゲート電極とソース領域とを接続する構成となっている。
【０３４０】
図３７（Ｂ）（Ｃ）に示すように、映像信号の入力からしきい値電圧の取得を行う期間において、ＴＦＴ３７０９がＯＮすることによって、駆動用ＴＦＴ３７０８はダイオード接続されたＴＦＴとして振る舞い、そのソース・ドレイン間にしきい値電圧を取得する。このとき、ＴＦＴ３７０８は、Ｗ／Ｌを大きくすることによってしきい値電圧の取得を高速に行えるようにする。一方、駆動用ＴＦＴ３７０８に直列接続されたＴＦＴ３７１０に着目すると、ＴＦＴ３７０９がＯＮしていることによって、ゲート電極とソース領域とが接続されている。すなわちこの期間において、ＴＦＴ３７０９がＯＮすることによって駆動用ＴＦＴ３７１０のゲート・ソース間電圧は０となり、ＯＦＦするので、ＥＬ素子３７１４には電流が流れず、ＴＦＴ３７１１を介して電源線３７１６に流れる。
【０３４１】
続いて、発光期間においては、ＴＦＴ３７０９がＯＦＦし、駆動用ＴＦＴ３７１０のゲート電極とソース領域との接続が遮断される。よって駆動用ＴＦＴ３７０８のしきい値電圧を保持していた電荷の一部が駆動用ＴＦＴ３７１０のゲート電極に移動して、自動的にＴＦＴ３７１０がＯＮする。このとき、駆動用ＴＦＴ３７０８、３７１０は、そのゲート電極が接続されているため、マルチゲート型ＴＦＴとして動作する。よって、発光時には、しきい値電圧の取得時よりもＬが大きくなる。したがって駆動用ＴＦＴ３７０８、３７１０を介して流れる電流はより小さくなる。つまり、駆動用ＴＦＴ３７０８のＷ／Ｌを大きくしても、ＥＬに流れる電流は小さく出来る。よって図３７（Ｅ）に示すように、駆動用ＴＦＴ３７０８、３７１０の両方を介してＥＬ素子３７１４に電流が流れ、発光する。
よって、図３６の場合と同様に、不必要な期間にＥＬ素子が発光するのを防ぐことが出来る。
【０３４２】
なお、消去期間を設ける場合には、ＴＦＴ３７０９をＯＮすることによって、駆動用ＴＦＴ３７１０のゲート・ソース間電圧が強制的に０となり、ＯＦＦするので、ＥＬの発光を停止することが出来る。
【０３４３】
また、他の実施例と同様、電源線３７１６は他行のゲート信号線と共有しても良い。また、図３４（Ａ）（Ｂ）に示したように、ゲート信号線を共有しても良い。
【実施例１３】
【０３４４】
本実施例においては、駆動用ＴＦＴにＮチャネル型ＴＦＴを用いる場合の、実施例８と異なる構成について説明する。
【０３４５】
図３８（Ａ）に構成例を示す。基本的な構成原理は他の実施例と同様であり、駆動用ＴＦＴ３８１０のゲート電極とドレイン電極を接続する位置にＴＦＴ３８０９を設ける。
【０３４６】
動作について説明する。図３８（Ｂ）に示すように、映像信号ＶDataが入力されて電荷の移動が生ずる。このとき、ＴＦＴ３８１１をＯＦＦしておくことによって、ＥＬ素子３８１５が発光しないようにしておく。その後、図３８（Ｃ）に示すように、ＴＦＴ３８１０のしきい値電圧の取得が行われ、やがてＴＦＴ３８１０のソース・ドレイン間電圧が、そのしきい値電圧に等しくなると、ＴＦＴ３８１０はＯＦＦし、図３８（Ｄ）に示すように、しきい値電圧の取得が完了する。
【０３４７】
続いて、ＴＦＴ３８０８、３８１１がＯＮし、図３８（Ｅ）に示すように電流が流れ、ＥＬ素子３８１５が発光する。なお、容量手段３８１３は、発光時にＴＦＴ３８１０のゲート・ソース間電圧を保持する位置に設けられており、ＥＬ素子３８１５の経時的な劣化によって、ＥＬ素子３８１５の陽極の電位が上昇した場合にも、ＴＦＴ３８１０のゲート・ソース間電圧が小さくならないようにしている。よって、ＥＬ素子３８１５の劣化による輝度低下の抑止に寄与することが出来る。
【０３４８】
この場合も、ＴＦＴ３８１１を消去用ＴＦＴとしても用いることが可能である。
【０３４９】
また、他の実施例と同様、電源線３８１７は他行のゲート信号線と共有が可能である。また、図３４（Ａ）（Ｂ）に示したように、ゲート信号線を共有しても良い。
【実施例１４】
【０３５０】
図３９（Ａ）に、駆動用ＴＦＴにＮチャネル型ＴＦＴを用いて構成した場合の、さらなる一構成例を示す。駆動用ＴＦＴとして、ＴＦＴ３９０８、３９１１が直列に接続され、ＴＦＴ３９１０によって、ＴＦＴ３９１１のゲート電極とドレイン領域とを接続している。同時にＴＦＴ３９１０は、ＴＦＴ３９０８のゲート電極とソース領域とを接続している。
【０３５１】
映像信号入力時、図３９（Ｂ）に示すように電荷の移動が生ずる。このとき、ＴＦＴ３９１０がＯＮすることによって、ＴＦＴ３９１１のゲート電極とドレイン領域とが接続され、ＴＦＴ３９１１はダイオード接続されたＴＦＴとして振る舞う。一方、ＴＦＴ３９０８は、同じくＴＦＴ３９１０がＯＮすることによって、ゲート電極とソース領域とが接続され、すなわちゲート・ソース間電圧が０となるのでＯＦＦし、電流が流れない。
【０３５２】
続いて、ＴＦＴ３９０９がＯＦＦすると、図３９（Ｃ）に示すように電荷が移動し、ＴＦＴ３９１１のしきい値電圧の取得を行う。ＴＦＴ３９１１のソース・ドレイン間電圧が、そのしきい値電圧に等しくなったところでＴＦＴ３９１１がＯＦＦし、図３９（Ｄ）に示すように、しきい値電圧の取得が完了する。
【０３５３】
続いて、図３９（Ｅ）に示すように電流がＥＬ素子３９１６に流れて発光する。なお、容量手段３９１４は、発光時にＴＦＴ３９１１のゲート・ソース間電圧を保持する位置に設けられており、ＥＬ素子３９１６の経時的な劣化によって、ＥＬ素子３９１６の陽極の電位が上昇した場合にも、ＴＦＴ３９１１のゲート・ソース間電圧が小さくならないようにしている。よって、ＥＬ素子３９１６の劣化による輝度低下の抑止に寄与することが出来る。
【０３５４】
ここでも、図３７に示した構成と同様、駆動用ＴＦＴ３９０８、３９１１は、そのゲート電極が接続されているので、マルチゲート型ＴＦＴとして動作する。
よって、しきい値電圧の取得を高速化するために駆動用ＴＦＴ３９１１のＷ／Ｌを大きくしても、ＥＬ素子３９１６に流れる電流は小さく出来る。
【０３５５】
この場合も、ＴＦＴ３９１２、またはＴＦＴ３９１０を消去用ＴＦＴとしても用いることが可能である。ＴＦＴ３９１２をＯＦＦすることにより、ＥＬ素子３９１６への電流供給を遮断することが出来る。また、ＴＦＴ３９１０をＯＮすることによって、駆動用ＴＦＴ３９０８のゲート・ソース間電圧が強制的に０となり、ＯＦＦするので、ＥＬの発光を停止することが出来る。
【実施例１５】
【０３５６】
駆動用ＴＦＴにＮチャネル型ＴＦＴを用いる構成においても、実施例１０に示した手法が適用出来る。図４０（Ａ）に構成例を示す。
【０３５７】
図４０（Ａ）に示した構成は、図３８（Ａ）に示した構成に、ＴＦＴ４００９、４０１０を追加したものである。ＴＦＴ４０１０、４０１２は並列に配置され、しきい値電圧の取得期間においては、図４０（Ｃ）に示すように並列接続されたＴＦＴ４０１０、４０１２の両方を用い、発光期間においては、ＴＦＴ４００９をＯＦＦして、ＴＦＴ４０１２のみを介してＥＬ素子４０１７に電流が供給される。ここで、発光期間に電流経路として用いないＴＦＴ４０１０については、Ｗ／Ｌを大きくしておくことにより、しきい値電圧の取得がより高速に行われる。
【０３５８】
この場合も、ＴＦＴ４０１３を消去用ＴＦＴとしても用いることが可能である。
[実施例１６] 本発明におけるトランジスタのしきい値電圧の補正の方法として、補正に用いるトランジスタのゲート・ドレイン間を短絡してダイオード化した状態でソース・ドレイン間に電流を流し、ソース・ドレイン間の電圧がトランジスタのしきい値電圧に等しくなる現象を利用しているが、これは本発明で紹介したような画素部への適用のみならず、駆動回路への応用も可能である。
【０３５９】
例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源回路は、入力された電圧信号から、所望の電流を出力する回路である。
電流源回路内の電流源トランジスタのゲート電極に電圧信号が入力され、そのゲート・ソース間電圧に応じた電流が、電流源トランジスタを介して出力される。
つまり、電流源トランジスタのしきい値電圧の補正に、本発明のしきい値電圧の補正方法を用いる。
【０３６０】
図４１（Ａ）に、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパルスが出力され、該サンプリングパルスはそれぞれの電流源回路９００１へと入力され、該サンプリングパルスが電流源回路９００１に入力されたタイミングに従って、映像信号のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。
【０３６１】
簡単な動作タイミングを図４１（Ｂ）に示す。ｉ行目のゲート信号線が選択されている期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値電圧の補正動作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得したりする一連の動作を行う。つまり、しきい値電圧の取得動作は１水平期間ごとに行うことが出来る。
【０３６２】
図４２（Ａ）に、図４１とは異なる構成の電流を画素などへ出力する駆動回路の構成を示す。図４１の場合と異なる点としては、１段のサンプリングパルスによって制御される電流源回路９００１は、９００１Ａ、９００１Ｂの２つとなっており、電流源制御信号によって、双方の動作が選択される。
【０３６３】
図４２（Ｂ）に示すように、電流源制御信号は、例えば１水平期間ごとに切り替わるようにする。すると電流源回路９００１Ａ、９００１Ｂの動作は、一方が画素などへの電流出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。この場合、サンプリング動作は線順次で行われる。
【０３６４】
図４３（Ａ）に、さらに異なる構成の駆動回路の構成を示す。図４１、図４２においては、映像信号の形式はデジタル・アナログを問わないが、図４３（Ａ）
の構成では、デジタル映像信号を入力する。入力されたデジタル映像信号は、サンプリングパルスの出力に従って第１のラッチ回路に取りこまれ、一行分の映像信号の取り込みが終了した後、第２のラッチ回路に転送され、その後、各電流源回路９００１Ａ〜９００１Ｃへと入力される。ここで、電流源回路９００１Ａ〜９００１Ｃは、それぞれから出力される電流値が異なっている。例えば、電流値の比が１：２：４となっている。つまり、並列にｎ個の電流源回路を配置し、その電流値の比を１：２：４：・・・２(n-1)とし、各電流源回路から出力される電流を足し合わせることにより、出力される電流値を線形的に変化させることが出来る。
【０３６５】
動作タイミングは、図４１に示したものとほぼ同様であり、サンプリング動作を行わない帰線期間内に、電流源回路９００１において、しきい値電圧の補正動作が行われ、続いてラッチ回路に保持されているデータが転送され、電流源回路９００１においてＶ−Ｉ変換を行い、画素へ電流を出力する。サンプリング動作は、図４２に示した構成と同様、線順次で行われる。
【０３６６】
図４４（Ａ）に、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によってＤ／Ａ変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号が各電流源回路９００１へと入力されて、電流が出力される。
【０３６７】
また、このようなＤ／Ａ変換回路に、例えばガンマ補正用の機能を持たせても良い。
【０３６８】
図４４（Ｂ）に示すように、帰線期間内にしきい値電圧の補正、ラッチデータ転送が行われ、ある行のサンプリング動作が行われている期間に、前行の映像信号のＶ−Ｉ変換、画素などへの電流の出力が行われる。サンプリング動作は、図４２に示した構成と同様、線順次で行われる。
【０３６９】
以上に示した構成に限らず、電流源回路によってＶ−Ｉ変換を行うような場合には、本発明のしきい値電圧の補正手段の適用が可能である。また、図４２に示したように、複数の電流源回路を並列に配置し、切り替えて使用するといった構成を、図４３、図４４等の構成と組み合わせて使用しても良い。
【実施例１６】
【０３７０】
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０３７１】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(ＤＶＤ)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図３１に示す。
【０３７２】
図３１(Ａ)は発光素子表示装置であり、筐体３００１、支持台３００２、表示部３００３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の発光装置は表示部３００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３７３】
図３１(Ｂ)はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明の発光装置は表示部３１０２に用いることができる。
【０３７４】
図３１(Ｃ)はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明の発光装置は表示部３２０３に用いることができる。
【０３７５】
図３１(Ｄ)はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。
【０３７６】
図３１(Ｅ)は記録媒体を備えた携帯型の画像再生装置(具体的にはＤＶＤ再生装置)であり、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体(ＤＶＤ等)読込部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ３４０３、３４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３７７】
図３１(Ｆ)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体３５０１、表示部３５０２、アーム部３５０３を含む。本発明の発光装置は表示部３５０２に用いることができる。
【０３７８】
図３１(Ｇ)はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７、音声入力部３６０８、操作キー３６０９、接眼部３６１０等を含む。本発明の発光装置は表示部３６０２に用いることができる。
【０３７９】
図３１(Ｈ)は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明の発光装置は表示部３７０３に用いることができる。なお、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０３８０】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３８１】
また、上記電子機器はインターネットやＣＡＴＶ(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０３８２】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【特許請求の範囲】
【請求項１】
第１乃至第３の配線と、第１乃至第５のスイッチ素子と、保持容量と、トランジスタとを有し、
前記第１のスイッチ素子の一方の端子は、前記第１の配線と電気的に接続され、
前記第１のスイッチ素子の他方の端子は、前記トランジスタの第１の電極と電気的に接続され、
前記第２のスイッチ素子の一方の端子は、前記トランジスタの第１の電極と電気的に接続され、
前記第２のスイッチ素子の他方の端子は、前記第２の配線と電気的に接続され、
前記第３のスイッチ素子の一方の端子は、前記トランジスタのゲートと電気的に接続され、
前記第３のスイッチ素子の他方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第４のスイッチ素子の一方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第４のスイッチ素子の他方の端子は、負荷と電気的に接続され、
前記第５のスイッチの一方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第５のスイッチの他方の端子は、前記第３の配線と電気的に接続され、
前記第１の配線は、映像信号電圧が供給される機能を有し、
前記第２の配線は、前記トランジスタを介して、前記負荷に電流を供給する機能を有し、
前記第３の配線は、前記第５のスイッチ素子の導通によって、前記トランジスタの第２の電極に与えられる電位を供給する機能を有し、
前記第１のスイッチ素子は、前記トランジスタの第１の電極に、前記映像信号電圧を供給するか否かを制御する機能を有し、
前記第２のスイッチ素子は、前記トランジスタの第１の電極と、前記第２の配線との導通、又は非導通を制御する機能を有し、
前記第３のスイッチ素子は、前記保持容量に保持された電荷を放電させるか否かを制御する機能を有し、
前記第４のスイッチ素子は、前記トランジスタの第２の電極と、前記負荷との導通、又は非導通を制御する機能を有し、
前記第５のスイッチ素子は、前記トランジスタの第２の電極と、前記第３の配線との導通、導通、又は非導通を制御する機能を有し、
前記保持容量は、前記トランジスタの第１の電極の電位が変動したとき、前記トランジスタのゲートの電位の変動を抑制する機能を有し、
前記トランジスタは、前記保持容量に保持された電荷に応じて、前記負荷に供給される電流の大きさを制御する機能を有することを特徴とする半導体装置。
【請求項２】
第１乃至第３の配線と、第１乃至第５のスイッチ素子と、保持容量と、表示素子と、トランジスタとを有し、
前記第１のスイッチ素子の一方の端子は、前記第１の配線と電気的に接続され、
前記第１のスイッチ素子の他方の端子は、前記トランジスタの第１の電極と電気的に接続され、
前記第２のスイッチ素子の一方の端子は、前記トランジスタの第１の電極と電気的に接続され、
前記第２のスイッチ素子の他方の端子は、前記第２の配線と電気的に接続され、
前記第３のスイッチ素子の一方の端子は、前記トランジスタのゲートと電気的に接続され、
前記第３のスイッチ素子の他方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第４のスイッチ素子の一方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第４のスイッチ素子の他方の端子は、前記表示素子と電気的に接続され、
前記第５のスイッチの一方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第５のスイッチの他方の端子は、前記第３の配線と電気的に接続され、
前記第１の配線は、映像信号電圧が供給される機能を有し、
前記第２の配線は、前記トランジスタを介して、前記表示素子に電流を供給する機能を有し、
前記第３の配線は、前記第５のスイッチ素子の導通によって、前記トランジスタの第２の電極に与えられる電位を供給する機能を有し、
前記第１のスイッチ素子は、前記トランジスタの第１の電極に、前記映像信号電圧を供給するか否かを制御する機能を有し、
前記第２のスイッチ素子は、前記トランジスタの第１の電極と、前記第２の配線との導通、又は非導通を制御する機能を有し、
前記第３のスイッチ素子は、前記保持容量に保持された電荷を放電させるか否かを制御する機能を有し、
前記第４のスイッチ素子は、前記トランジスタの第２の電極と、前記表示素子との導通、又は非導通を制御する機能を有し、
前記第５のスイッチ素子は、前記トランジスタの第２の電極と、前記第３の配線との導通、導通、又は非導通を制御する機能を有し、
前記保持容量は、前記トランジスタの第１の電極の電位が変動したとき、前記トランジスタのゲートの電位の変動を抑制する機能を有し、
前記トランジスタは、前記保持容量に保持された電荷に応じて、前記表示素子に供給される電流の大きさを制御する機能を有することを特徴とする表示装置。
【請求項３】
請求項２において、
前記表示素子は、発光素子を有することを特徴とする表示装置。
【請求項１】
第１乃至第３の配線と、第１乃至第５のスイッチ素子と、保持容量と、トランジスタとを有し、
前記第１のスイッチ素子の一方の端子は、前記第１の配線と電気的に接続され、
前記第１のスイッチ素子の他方の端子は、前記トランジスタの第１の電極と電気的に接続され、
前記第２のスイッチ素子の一方の端子は、前記トランジスタの第１の電極と電気的に接続され、
前記第２のスイッチ素子の他方の端子は、前記第２の配線と電気的に接続され、
前記第３のスイッチ素子の一方の端子は、前記トランジスタのゲートと電気的に接続され、
前記第３のスイッチ素子の他方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第４のスイッチ素子の一方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第４のスイッチ素子の他方の端子は、負荷と電気的に接続され、
前記第５のスイッチの一方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第５のスイッチの他方の端子は、前記第３の配線と電気的に接続され、
前記第１の配線は、映像信号電圧が供給される機能を有し、
前記第２の配線は、前記トランジスタを介して、前記負荷に電流を供給する機能を有し、
前記第３の配線は、前記第５のスイッチ素子の導通によって、前記トランジスタの第２の電極に与えられる電位を供給する機能を有し、
前記第１のスイッチ素子は、前記トランジスタの第１の電極に、前記映像信号電圧を供給するか否かを制御する機能を有し、
前記第２のスイッチ素子は、前記トランジスタの第１の電極と、前記第２の配線との導通、又は非導通を制御する機能を有し、
前記第３のスイッチ素子は、前記保持容量に保持された電荷を放電させるか否かを制御する機能を有し、
前記第４のスイッチ素子は、前記トランジスタの第２の電極と、前記負荷との導通、又は非導通を制御する機能を有し、
前記第５のスイッチ素子は、前記トランジスタの第２の電極と、前記第３の配線との導通、導通、又は非導通を制御する機能を有し、
前記保持容量は、前記トランジスタの第１の電極の電位が変動したとき、前記トランジスタのゲートの電位の変動を抑制する機能を有し、
前記トランジスタは、前記保持容量に保持された電荷に応じて、前記負荷に供給される電流の大きさを制御する機能を有することを特徴とする半導体装置。
【請求項２】
第１乃至第３の配線と、第１乃至第５のスイッチ素子と、保持容量と、表示素子と、トランジスタとを有し、
前記第１のスイッチ素子の一方の端子は、前記第１の配線と電気的に接続され、
前記第１のスイッチ素子の他方の端子は、前記トランジスタの第１の電極と電気的に接続され、
前記第２のスイッチ素子の一方の端子は、前記トランジスタの第１の電極と電気的に接続され、
前記第２のスイッチ素子の他方の端子は、前記第２の配線と電気的に接続され、
前記第３のスイッチ素子の一方の端子は、前記トランジスタのゲートと電気的に接続され、
前記第３のスイッチ素子の他方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第４のスイッチ素子の一方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第４のスイッチ素子の他方の端子は、前記表示素子と電気的に接続され、
前記第５のスイッチの一方の端子は、前記トランジスタの第２の電極と電気的に接続され、
前記第５のスイッチの他方の端子は、前記第３の配線と電気的に接続され、
前記第１の配線は、映像信号電圧が供給される機能を有し、
前記第２の配線は、前記トランジスタを介して、前記表示素子に電流を供給する機能を有し、
前記第３の配線は、前記第５のスイッチ素子の導通によって、前記トランジスタの第２の電極に与えられる電位を供給する機能を有し、
前記第１のスイッチ素子は、前記トランジスタの第１の電極に、前記映像信号電圧を供給するか否かを制御する機能を有し、
前記第２のスイッチ素子は、前記トランジスタの第１の電極と、前記第２の配線との導通、又は非導通を制御する機能を有し、
前記第３のスイッチ素子は、前記保持容量に保持された電荷を放電させるか否かを制御する機能を有し、
前記第４のスイッチ素子は、前記トランジスタの第２の電極と、前記表示素子との導通、又は非導通を制御する機能を有し、
前記第５のスイッチ素子は、前記トランジスタの第２の電極と、前記第３の配線との導通、導通、又は非導通を制御する機能を有し、
前記保持容量は、前記トランジスタの第１の電極の電位が変動したとき、前記トランジスタのゲートの電位の変動を抑制する機能を有し、
前記トランジスタは、前記保持容量に保持された電荷に応じて、前記表示素子に供給される電流の大きさを制御する機能を有することを特徴とする表示装置。
【請求項３】
請求項２において、
前記表示素子は、発光素子を有することを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２００９−１７５７５８（Ｐ２００９−１７５７５８Ａ）
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願番号】特願２００９−１１１７８７（Ｐ２００９−１１１７８７）
【出願日】平成２１年５月１日（２００９．５．１）
【分割の表示】特願２００２−２９８０６２（Ｐ２００２−２９８０６２）の分割
【原出願日】平成１４年１０月１０日（２００２．１０．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願日】平成２１年５月１日（２００９．５．１）
【分割の表示】特願２００２−２９８０６２（Ｐ２００２−２９８０６２）の分割
【原出願日】平成１４年１０月１０日（２００２．１０．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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