半導体装置および半導体装置の製造方法
【課題】半導体層にて発生した熱を効率よく逃すことを可能としつつ、絶縁体上に配置された半導体層を形成する。
【解決手段】半導体基板11上に第1半導体層12および第2半導体層13を形成した後、第1半導体層12をエッチング除去することで半導体基板11と第2半導体層13との間に空洞部20を形成し、半導体基板11および第2半導体層13の熱酸化を行うことにより、半導体基板11と第2半導体層13との間の空洞部20内の上下面に酸化膜21を形成してから、空洞部20内に熱伝導体層30を形成する。
【解決手段】半導体基板11上に第1半導体層12および第2半導体層13を形成した後、第1半導体層12をエッチング除去することで半導体基板11と第2半導体層13との間に空洞部20を形成し、半導体基板11および第2半導体層13の熱酸化を行うことにより、半導体基板11と第2半導体層13との間の空洞部20内の上下面に酸化膜21を形成してから、空洞部20内に熱伝導体層30を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置および半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【0002】
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、SOI基板としては、例えば、特許文献1、2に開示されているように、SIMOX(Separation by Implanted Oxgen)基板や貼り合わせ基板などが用いられている。
【0003】
また、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層を形成する。
【特許文献1】特開2002−299591号公報
【特許文献2】特開2000−124092号公報
【非特許文献1】T.Sakai et al.“Separation by BondingSi Islands(SBSI) for LSI Application”,Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、SIMOX基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、2枚のシリコンウェハを貼り合わせる必要がある。このため、SOIトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。さらに、バックゲート構造、ダブルゲート構造を実現するには、プロセス的、コスト的に難易度が高いとの欠点も有している。
【0005】
また、イオン注入や貼り合わせでは、SOI層の膜厚のばらつきが大きく、完全空乏型SOIトランジスタを作製するためにSOI層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
一方、非特許文献1に開示された方法では、電流が流れるSOI層がSiO2層で覆われるため、SOI層の周囲の熱伝導度が低下し、SOI層で発生した熱の逃げ場がなくなることから、自己発熱に起因する特性劣化やデバイス破壊などが起こることがあるという問題があった。
【0006】
そこで、本発明の目的は、半導体層にて発生した熱を効率よく逃すことを可能としつつ、絶縁体上に配置された半導体層を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0007】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、酸化層に上下を挟まれるようにして前記半導体基板と前記半導体層との間に埋め込まれた熱伝導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層とを備えることを特徴とする。
【0008】
これにより、SOI基板を用いることなく、SOIトランジスタを形成することが可能となるとともに、酸化層に上下を挟まれるようにして半導体基板と半導体層との間に熱伝導体層を埋め込むことで、半導体層の界面準位の増大を抑制しつつ、半導体層にて発生した熱を効率よく逃すことができ、コスト増を抑制した上で、SOIトランジスタの自己発熱に起因する特性劣化やデバイス破壊などを防止することが可能となる。
【0009】
また、本発明の一態様に係る半導体装置によれば、前記熱伝導体層は、PZT膜、ぺロブスカイト結晶、金属層または合金層であることを特徴とする。
これにより、半導体基板と半導体層との間に熱伝導体層を埋め込むことで、絶縁体上に半導体層を配置することを可能としつつ、半導体層の周囲の熱伝導度を向上させることができ、SOIトランジスタの自己発熱に起因する特性劣化やデバイス破壊などを防止することが可能となる。
【0010】
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層を半導体基板上に形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1半導体層の一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、前記空洞部の上下面に酸化膜を形成する工程と、前記酸化膜にて上下が挟まれるようにして前記空洞部内に埋め込まれた熱伝導体層を形成する工程とを備えることを特徴とする。
【0011】
これにより、第2半導体層を残したまま第1半導体層を除去することが可能となり、第2半導体層下に空洞部を形成することが可能となるとともに、第2半導体層を支持体にて覆うことで、第2半導体層下に空洞部が形成された場合においても、第2半導体層を支持体にて半導体基板上に支持することが可能となる。また、第1半導体層の一部を露出させる露出部を設けることにより、第1半導体層上に第2半導体層が積層された場合においても、エッチングガスまたはエッチング液を第1半導体層に接触させることが可能となり、第2半導体層を残したまま第1半導体層を除去することが可能となるとともに、酸化膜にて上下が挟まれるようにして空洞部内に埋め込まれた熱伝導体層を形成することが可能となる。このため、第2半導体層の欠陥の発生を低減させつつ、第2半導体層を絶縁層上に配置することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第2半導体層の界面準位の増大を抑制しつつ、第2導体層にて発生した熱を効率よく逃すことができる。この結果、コスト増を抑制した上で、第2半導体層上にSOIトランジスタを形成することが可能となるとともに、SOIトランジスタの自己発熱に起因する特性劣化やデバイス破壊などを防止することが可能となる。
【0012】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記熱伝導体層は、前記空洞部内に液相材料を塗布し、該液相材料を少なくとも1工程以上の熱処理工程にて焼成或いは結晶化することにより形成することを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記熱伝導体層は、ゾルゲル法またはスピンオン法にて形成することを特徴とする。
【0013】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記熱伝導体層は、有機金属分解法または化学的気相成長法にて形成することを特徴とする。
これにより、汎用的な半導体製造プロセスを用いることで、熱伝導体層の埋め込み性を確保しつつ、半導体基板と半導体層との間に熱伝導体層を形成することが可能となり、絶縁体上に半導体層を配置した場合においても、製造工程の煩雑化を抑制しつつ、半導体層にて発生した熱を効率よく逃すことができる。
【0014】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第2半導体層はSi、前記第1半導体層はSiGeであることを特徴とする。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
【0015】
また、本発明の一態様に係る半導体装置の製造方法によれば、フッ硝酸、フッ硝酸過水、アンモニア過水あるいはフッ酢酸過水を用いたウェットエッチングにて前記SiGeを除去することを特徴とする。
これにより、SiとSiGeとの間の選択比を確保することが可能となり、Siのエッチングダメージを抑制しつつ、SiGeを除去することができる。
【0016】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた熱伝導体層を形成する工程は、前記空洞部内が埋め込まれるようにして熱伝導体層を前記半導体基板上の全面に堆積する工程と、等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、前記第2半導体層下に前記熱伝導体層が残るようにして前記半導体基板上の熱伝導体層を選択的に除去する工程とを備えることを特徴とする。
【0017】
これにより、熱伝導体層を空洞部内に埋め込むために、半導体基板上の全面に熱伝導体層が堆積された場合においても、熱伝導体層を空洞部内に残したまま、不要な熱伝導体層を除去することができ、製造工程の煩雑化を抑制しつつ、半導体基板と前記半導体層との間に熱伝導体層を埋め込むことが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた熱伝導体層を形成する工程は、前記空洞部内が埋め込まれるようにして熱伝導体層を前記半導体基板上の全面に堆積する工程と、前記熱伝導体層の全面をバックエッチングすることで、前記第2半導体層下に前記熱伝導体層が残るようにして前記半導体基板上の熱伝導体層を除去する工程とを備えることを特徴とする。
【0018】
これにより、熱伝導体層を空洞部内に埋め込むために、半導体基板上の全面に熱伝導体層が堆積された場合においても、熱伝導体層の全面を単にバックエッチングすることで、熱伝導体層を空洞部内に残したまま、不要な熱伝導体層を除去することができ、製造工程の煩雑化を抑制しつつ、半導体基板と前記半導体層との間に熱伝導体層を埋め込むことが可能となる。
【発明を実施するための最良の形態】
【0019】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1(a)〜図12(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図12(b)は、図1(a)〜図12(a)のA1−A1´〜A12−A12´線でそれぞれ切断した断面図、図1(c)〜図12(c)は、図1(a)〜図12(a)のB1−B1´〜B12−B12´線でそれぞれ切断した断面図である。
【0020】
図1において、半導体基板11上にはエピタキシャル成長にて第1半導体層12が形成され、第1半導体層12上にはエピタキシャル成長にて第2半導体層13が形成されている。なお、第1半導体層12は、半導体基板11および第2半導体層13よりもエッチングレートが大きな材質を用いることができ、半導体基板11、第1半導体層12および第2半導体層13の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。特に、半導体基板11がSiの場合、第1半導体層12としてSiGe、第2半導体層13としてSiを用いることが好ましい。これにより、第1半導体層12と第2半導体層13との間の格子整合をとることを可能としつつ、第1半導体層12と第2半導体層13との間の選択比を確保することができる。また、第1半導体層12としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第1半導体層12の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第1半導体層12および第2半導体層13の膜厚は、例えば、1〜200nm程度とすることができる。
【0021】
そして、第2半導体層13の熱酸化により第2半導体層13の表面に下地酸化膜14を形成する。そして、CVDなどの方法により、下地酸化膜14上の全面に酸化防止膜15を形成する。なお、酸化防止膜15としては、例えば、シリコン窒化膜を用いることができ、第2半導体層13の酸化防止としての機能のほかに、CMP(化学的機械研磨)による平坦化プロセスのストッパー層として機能させることもできる。
【0022】
次に、図2に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜15、下地酸化膜14、第2半導体層13および第1半導体層12をパターニングすることにより、半導体基板11の一部を露出させる溝16を形成する。なお、半導体基板11の一部を露出させる場合、半導体基板11の表面でエッチングを止めるようにしてもよいし、半導体基板11をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、溝16の配置位置は、第2半導体層13の素子分離領域の一部に対応させることができる。
【0023】
次に、図3に示すように、CVDなどの方法によって、第1半導体層12および第2半導体層13の側壁にキャップ層17を形成する。ここで、キャップ層17としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第1半導体層12および第2半導体層13の側壁にキャップ層17が形成された状態で、第1半導体層12および第2半導体層13の一部を熱酸化する。ここで、キャップ層17を形成した後で、第1半導体層12および第2半導体層13の熱酸化を施すことで、第1半導体層12に含まれる成分が外方拡散する事を抑制しつつ、少なくとも第2半導体層13の側壁に界面準位の少ない半導体/酸化膜界面を形成することができる。同時に、第1半導体層12に含まれる成分にて周囲が汚染されることを抑制することができる。
【0024】
次に、図4に示すように、CVDなどの方法により基板全面が覆われるようにして溝16内に埋め込まれた支持体18を成膜する。なお、支持体18は、溝16内における第1半導体層12および第2半導体層13の側壁にも成膜され、第2半導体層13を半導体基板11上で支持することができる。基板全体を覆うように形成された支持体18は、第2半導体層13の撓み等を抑制して、平坦性を保ったまま第2半導体層13を支持する必要がある。そのため、その機械的な強度を確保する意味で、400nm以上の膜厚にすることが好ましい。また、支持体18の材質としては、シリコン酸化膜などの絶縁体を用いることができる。
【0025】
次に、図5に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体18、酸化防止膜15、下地酸化膜14、第2半導体層13および第1半導体層12をパターニングすることにより、第1半導体層12の一部を露出させる溝19を形成する。ここで、溝19の配置位置は、第2半導体層13の素子分離領域の一部に対応させることができる。
【0026】
なお、第1半導体層12の一部を露出させる場合、第1半導体層12の表面でエッチングを止めるようにしてもよいし、第1半導体層12をオーバーエッチングして第1半導体層12に凹部を形成するようにしてもよい。あるいは、溝19内の第1半導体層12を貫通させて半導体基板11の表面を露出させるようにしてもよい。ここで、第1半導体層12のエッチングを途中で止めることにより、溝19内の半導体基板11の表面が露出されることを防止することができる。このため、第1半導体層12をエッチング除去する際に、溝19内の半導体基板11がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝19内の半導体基板11のオーバーエッチングを抑制することができる。
【0027】
次に、図6に示すように、溝19を介してエッチングガスまたはエッチング液を第1半導体層12に接触させることにより、第1半導体層12をエッチング除去し、半導体基板11と第2半導体層13との間に空洞部20を形成する。
ここで、溝16内に支持体18を設けることにより、第1半導体層12が除去された場合においても、第2半導体層13を半導体基板11上で支持することが可能となるとともに、溝16とは別に溝19を設けることにより、第2半導体層13下の第1半導体層12にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層13の品質を損なうことなく、第2半導体層13と半導体基板11との間に空洞部を形成することが可能となる。
【0028】
なお、半導体基板11および第2半導体層13がSi、第1半導体層12がSiGeの場合、第1半導体層12のエッチング液としてフッ硝酸(フッ酸、硝酸、水の混合液)を用いることが好ましい。これにより、半導体基板11および第2半導体層13のオーバーエッチングを抑制しつつ、第1半導体層12を除去することが可能となる。また、第1半導体層12のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【0029】
また、第1半導体層12をエッチング除去する前に、陽極酸化などの方法により第1半導体層12を多孔質化するようにしてもよいし、第1半導体層12にイオン注入を行うことにより、第1半導体層12をアモルファス化するようにしてもよいし、半導体基板11としてP型半導体基板を用いるようにしてもよい。これにより、第1半導体層12のエッチングレートを増大させることが可能となり、第1半導体層12のエッチング面積を拡大することができる。
【0030】
次に、図7に示すように、半導体基板11および第2半導体層13の熱酸化を行うことにより、半導体基板11と第2半導体層13との間の空洞部20内の上下面に酸化膜21を形成する。なお、酸化膜21の膜厚は、例えば、100Åとすることができる。これにより、第2半導体層13の界面準位の増大を抑制しつつ、第2半導体層13を絶縁体上に配置することが可能となり、サブスレッショルドスロープ値の劣化を抑制しつつ、第2半導体層13にSOIトランジスタを形成することができる。
【0031】
なお、図7の方法では、半導体基板11および第2半導体層13の熱酸化を行うことにより、半導体基板11と第2半導体層13との間の空洞部20内の上下面に酸化膜21を形成する方法について説明したが、CVD法にて半導体基板11と第2半導体層13との間の空洞部20内の上下面に絶縁膜を成膜させるようにしてもよい。これにより、第2半導体層13の膜減りを防止しつつ、半導体基板11と第2半導体層13との間の空洞部20内の上下面に酸化膜以外の材料を成膜させることが可能となる。
【0032】
また、溝16、19の配置位置を第2半導体層13の素子分離領域に対応させることにより、第2半導体層13の横方向および縦方向の素子分離を行うことが可能となるとともに、溝16内に支持体18を埋め込むことにより、第2半導体層13を半導体基板1上で支持する支持体18をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
【0033】
次に、図8に示すように、酸化膜21が形成された空洞部20内にゾルゲル法、有機金属分解法、化学的気相成長法またはスピンオン法などの方法にて高熱伝導材料を埋め込むことにより、酸化膜21が形成された空洞部20内に熱伝導体層30を形成する。なお、熱伝導体層30としては、例えば、PZT膜またはぺロブスカイト結晶を用いるようにしてもよいし、Al、Cu、W、Mo、Ta、Ti、Zrなどの金属を用いるようにしてもよいし、TaN、TiNなどの金属窒化物を用いるようにしてもよいし、Wシリサイド、Niシリサイドなどの合金を用いるようにしてもよい。例えば熱伝導体層としてPZT膜を形成する場合は、上記酸化膜21が形成された空洞部20内にPZT溶液を塗布し、150℃〜300℃の焼成を行ってから、500℃〜700℃程度の熱処理工程を施し再結晶化を行う。
【0034】
これにより、汎用的な半導体製造プロセスを用いることで、熱伝導体層30の埋め込み性を確保しつつ、半導体基板11と第2半導体層13との間に熱伝導体層30を形成することが可能となり、絶縁体上に第2半導体層13を配置した場合においても、製造工程の煩雑化を抑制しつつ、第2半導体層13にて発生した熱を効率よく逃すことができる。
次に、図9に示すように、ウェットエッチングまたはプラズマエッチングなどの等方性エッチングあるいは異方性エッチングあるいはそれらを適宜組み合わせて用いながら、熱伝導体層30を選択的にエッチングすることにより、第2半導体層13下に熱伝導体層30を残したまま支持体18の表面および側壁ならびに第2半導体層13の側壁の熱伝導体層30を除去する。
【0035】
なお、熱伝導体層30の全面を等方性エッチング、もしくは等方性エッチングと異方性エッチングを適宜組み合わせて用いながら、バックエッチングすることで、第2半導体層13下に熱伝導体層30が残るようにして支持体18の表面および側壁ならびに第2半導体層13の側壁の熱伝導体層30を除去するようにしてもよい。これにより、熱伝導体層30を空洞部20内に埋め込むために、半導体基板11上の全面に熱伝導体層30が堆積された場合においても、熱伝導体層30の全面を単にバックエッチングすることで、熱伝導体層30を空洞部20内に残したまま、不要な熱伝導体層30を除去することができ、製造工程の煩雑化を抑制しつつ、半導体基板11と第2半導体層13との間に熱伝導体層30を埋め込むことが可能となる。
【0036】
次に、図10に示すように、CVDなどの方法により支持体18上の全面が覆われるようにして溝19内に埋め込まれた埋め込み絶縁膜22を成膜する。なお、埋め込み絶縁膜22としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図11に示すように、CMPまたはエッチバックなどの方法にて埋め込み絶縁膜22、支持体18を薄膜化するとともに、酸化防止膜をストッパー層として、CMPによる平坦化を止める。続いて、下地酸化膜14および酸化防止膜15を除去することにより、第2半導体層13の表面を露出させる。
【0037】
次に、図12に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第2半導体層13をパターニングすることにより、酸化膜21の一部を露出させる開口部31を第2半導体層13に形成する。そして、第2半導体層13の表面の熱酸化を行うことにより、第2半導体層13の表面にゲート絶縁膜23を形成する。そして、CVDなどの方法により、ゲート絶縁膜23が形成された第2半導体層13上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層13上にゲート電極24を形成する。
【0038】
次に、ゲート電極24をマスクとして、As、P、Bなどの不純物を第2半導体層13内にイオン注入することにより、ゲート電極24の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層を第2半導体層13に形成する。そして、CVDなどの方法により、LDD層が形成された第2半導体層13上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極24の側壁にサイドウォール25を形成する。そして、ゲート電極24およびサイドウォール25をマスクとして、As、P、Bなどの不純物を第2半導体層13内にイオン注入することにより、サイドウォール25の側方にそれぞれ配置された高濃度不純物導入層からなるソース層26aおよびドレイン層26bを第2半導体層13に形成する。
【0039】
次に、CVDなどの方法により、ゲート電極24上に層間絶縁層32を堆積する。そして、層間絶縁層32および酸化膜21に埋め込まれ、開口部30を介して熱伝導体層30に接続されたバックゲートコンタクト電極33dを層間絶縁層32上に形成する。また、層間絶縁層32に埋め込まれ、ソース層26a、ドレイン層26bおよびゲート電極24にそれぞれ接続されたソースコンタクト電極33a、ドレインコンタクト電極33bおよびゲートコンタクト電極33cを層間絶縁層32上に形成する。
【0040】
これにより、第2半導体層13の欠陥の発生を低減させつつ、第2半導体層13を絶縁層上に配置することが可能となり、第2半導体層13の品質を損なうことなく、第2半導体層13と半導体基板11との間の絶縁を図ることが可能となるとともに、第2半導体層13の界面準位の増大を抑制しつつ、第2半導体層13にて発生した熱を効率よく逃すことができる。この結果、コスト増を抑制した上で、第2半導体層13上にSOIトランジスタを形成することが可能となるとともに、SOIトランジスタの自己発熱に起因する特性劣化やデバイス破壊などを防止することが可能となる。
【図面の簡単な説明】
【0041】
【図1】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図2】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図3】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図4】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図5】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図6】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図7】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図8】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図9】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図10】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図11】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図12】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【0042】
11 半導体基板、12 第1半導体層、13 第2半導体層、14 下地酸化膜、15 酸化防止膜、16、19 溝、17 キャップ層、18 支持体、20 空洞部、21 酸化膜、22 埋め込み絶縁体、23 ゲート絶縁膜、24 ゲート電極、25 サイドウォール、26a ソース層、26b ドレイン層、30 熱伝導体層、31 開口部、33a ソースコンタクト、33b ドレインコンタクト、33c ゲートコンタクト、33d バックゲートコンタクト
【技術分野】
【0001】
本発明は半導体装置および半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【0002】
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、SOI基板としては、例えば、特許文献1、2に開示されているように、SIMOX(Separation by Implanted Oxgen)基板や貼り合わせ基板などが用いられている。
【0003】
また、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層を形成する。
【特許文献1】特開2002−299591号公報
【特許文献2】特開2000−124092号公報
【非特許文献1】T.Sakai et al.“Separation by BondingSi Islands(SBSI) for LSI Application”,Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、SIMOX基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、2枚のシリコンウェハを貼り合わせる必要がある。このため、SOIトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。さらに、バックゲート構造、ダブルゲート構造を実現するには、プロセス的、コスト的に難易度が高いとの欠点も有している。
【0005】
また、イオン注入や貼り合わせでは、SOI層の膜厚のばらつきが大きく、完全空乏型SOIトランジスタを作製するためにSOI層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
一方、非特許文献1に開示された方法では、電流が流れるSOI層がSiO2層で覆われるため、SOI層の周囲の熱伝導度が低下し、SOI層で発生した熱の逃げ場がなくなることから、自己発熱に起因する特性劣化やデバイス破壊などが起こることがあるという問題があった。
【0006】
そこで、本発明の目的は、半導体層にて発生した熱を効率よく逃すことを可能としつつ、絶縁体上に配置された半導体層を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0007】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、酸化層に上下を挟まれるようにして前記半導体基板と前記半導体層との間に埋め込まれた熱伝導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層とを備えることを特徴とする。
【0008】
これにより、SOI基板を用いることなく、SOIトランジスタを形成することが可能となるとともに、酸化層に上下を挟まれるようにして半導体基板と半導体層との間に熱伝導体層を埋め込むことで、半導体層の界面準位の増大を抑制しつつ、半導体層にて発生した熱を効率よく逃すことができ、コスト増を抑制した上で、SOIトランジスタの自己発熱に起因する特性劣化やデバイス破壊などを防止することが可能となる。
【0009】
また、本発明の一態様に係る半導体装置によれば、前記熱伝導体層は、PZT膜、ぺロブスカイト結晶、金属層または合金層であることを特徴とする。
これにより、半導体基板と半導体層との間に熱伝導体層を埋め込むことで、絶縁体上に半導体層を配置することを可能としつつ、半導体層の周囲の熱伝導度を向上させることができ、SOIトランジスタの自己発熱に起因する特性劣化やデバイス破壊などを防止することが可能となる。
【0010】
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層を半導体基板上に形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1半導体層の一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、前記空洞部の上下面に酸化膜を形成する工程と、前記酸化膜にて上下が挟まれるようにして前記空洞部内に埋め込まれた熱伝導体層を形成する工程とを備えることを特徴とする。
【0011】
これにより、第2半導体層を残したまま第1半導体層を除去することが可能となり、第2半導体層下に空洞部を形成することが可能となるとともに、第2半導体層を支持体にて覆うことで、第2半導体層下に空洞部が形成された場合においても、第2半導体層を支持体にて半導体基板上に支持することが可能となる。また、第1半導体層の一部を露出させる露出部を設けることにより、第1半導体層上に第2半導体層が積層された場合においても、エッチングガスまたはエッチング液を第1半導体層に接触させることが可能となり、第2半導体層を残したまま第1半導体層を除去することが可能となるとともに、酸化膜にて上下が挟まれるようにして空洞部内に埋め込まれた熱伝導体層を形成することが可能となる。このため、第2半導体層の欠陥の発生を低減させつつ、第2半導体層を絶縁層上に配置することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第2半導体層の界面準位の増大を抑制しつつ、第2導体層にて発生した熱を効率よく逃すことができる。この結果、コスト増を抑制した上で、第2半導体層上にSOIトランジスタを形成することが可能となるとともに、SOIトランジスタの自己発熱に起因する特性劣化やデバイス破壊などを防止することが可能となる。
【0012】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記熱伝導体層は、前記空洞部内に液相材料を塗布し、該液相材料を少なくとも1工程以上の熱処理工程にて焼成或いは結晶化することにより形成することを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記熱伝導体層は、ゾルゲル法またはスピンオン法にて形成することを特徴とする。
【0013】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記熱伝導体層は、有機金属分解法または化学的気相成長法にて形成することを特徴とする。
これにより、汎用的な半導体製造プロセスを用いることで、熱伝導体層の埋め込み性を確保しつつ、半導体基板と半導体層との間に熱伝導体層を形成することが可能となり、絶縁体上に半導体層を配置した場合においても、製造工程の煩雑化を抑制しつつ、半導体層にて発生した熱を効率よく逃すことができる。
【0014】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第2半導体層はSi、前記第1半導体層はSiGeであることを特徴とする。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
【0015】
また、本発明の一態様に係る半導体装置の製造方法によれば、フッ硝酸、フッ硝酸過水、アンモニア過水あるいはフッ酢酸過水を用いたウェットエッチングにて前記SiGeを除去することを特徴とする。
これにより、SiとSiGeとの間の選択比を確保することが可能となり、Siのエッチングダメージを抑制しつつ、SiGeを除去することができる。
【0016】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた熱伝導体層を形成する工程は、前記空洞部内が埋め込まれるようにして熱伝導体層を前記半導体基板上の全面に堆積する工程と、等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、前記第2半導体層下に前記熱伝導体層が残るようにして前記半導体基板上の熱伝導体層を選択的に除去する工程とを備えることを特徴とする。
【0017】
これにより、熱伝導体層を空洞部内に埋め込むために、半導体基板上の全面に熱伝導体層が堆積された場合においても、熱伝導体層を空洞部内に残したまま、不要な熱伝導体層を除去することができ、製造工程の煩雑化を抑制しつつ、半導体基板と前記半導体層との間に熱伝導体層を埋め込むことが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた熱伝導体層を形成する工程は、前記空洞部内が埋め込まれるようにして熱伝導体層を前記半導体基板上の全面に堆積する工程と、前記熱伝導体層の全面をバックエッチングすることで、前記第2半導体層下に前記熱伝導体層が残るようにして前記半導体基板上の熱伝導体層を除去する工程とを備えることを特徴とする。
【0018】
これにより、熱伝導体層を空洞部内に埋め込むために、半導体基板上の全面に熱伝導体層が堆積された場合においても、熱伝導体層の全面を単にバックエッチングすることで、熱伝導体層を空洞部内に残したまま、不要な熱伝導体層を除去することができ、製造工程の煩雑化を抑制しつつ、半導体基板と前記半導体層との間に熱伝導体層を埋め込むことが可能となる。
【発明を実施するための最良の形態】
【0019】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1(a)〜図12(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図12(b)は、図1(a)〜図12(a)のA1−A1´〜A12−A12´線でそれぞれ切断した断面図、図1(c)〜図12(c)は、図1(a)〜図12(a)のB1−B1´〜B12−B12´線でそれぞれ切断した断面図である。
【0020】
図1において、半導体基板11上にはエピタキシャル成長にて第1半導体層12が形成され、第1半導体層12上にはエピタキシャル成長にて第2半導体層13が形成されている。なお、第1半導体層12は、半導体基板11および第2半導体層13よりもエッチングレートが大きな材質を用いることができ、半導体基板11、第1半導体層12および第2半導体層13の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。特に、半導体基板11がSiの場合、第1半導体層12としてSiGe、第2半導体層13としてSiを用いることが好ましい。これにより、第1半導体層12と第2半導体層13との間の格子整合をとることを可能としつつ、第1半導体層12と第2半導体層13との間の選択比を確保することができる。また、第1半導体層12としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第1半導体層12の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第1半導体層12および第2半導体層13の膜厚は、例えば、1〜200nm程度とすることができる。
【0021】
そして、第2半導体層13の熱酸化により第2半導体層13の表面に下地酸化膜14を形成する。そして、CVDなどの方法により、下地酸化膜14上の全面に酸化防止膜15を形成する。なお、酸化防止膜15としては、例えば、シリコン窒化膜を用いることができ、第2半導体層13の酸化防止としての機能のほかに、CMP(化学的機械研磨)による平坦化プロセスのストッパー層として機能させることもできる。
【0022】
次に、図2に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜15、下地酸化膜14、第2半導体層13および第1半導体層12をパターニングすることにより、半導体基板11の一部を露出させる溝16を形成する。なお、半導体基板11の一部を露出させる場合、半導体基板11の表面でエッチングを止めるようにしてもよいし、半導体基板11をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、溝16の配置位置は、第2半導体層13の素子分離領域の一部に対応させることができる。
【0023】
次に、図3に示すように、CVDなどの方法によって、第1半導体層12および第2半導体層13の側壁にキャップ層17を形成する。ここで、キャップ層17としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第1半導体層12および第2半導体層13の側壁にキャップ層17が形成された状態で、第1半導体層12および第2半導体層13の一部を熱酸化する。ここで、キャップ層17を形成した後で、第1半導体層12および第2半導体層13の熱酸化を施すことで、第1半導体層12に含まれる成分が外方拡散する事を抑制しつつ、少なくとも第2半導体層13の側壁に界面準位の少ない半導体/酸化膜界面を形成することができる。同時に、第1半導体層12に含まれる成分にて周囲が汚染されることを抑制することができる。
【0024】
次に、図4に示すように、CVDなどの方法により基板全面が覆われるようにして溝16内に埋め込まれた支持体18を成膜する。なお、支持体18は、溝16内における第1半導体層12および第2半導体層13の側壁にも成膜され、第2半導体層13を半導体基板11上で支持することができる。基板全体を覆うように形成された支持体18は、第2半導体層13の撓み等を抑制して、平坦性を保ったまま第2半導体層13を支持する必要がある。そのため、その機械的な強度を確保する意味で、400nm以上の膜厚にすることが好ましい。また、支持体18の材質としては、シリコン酸化膜などの絶縁体を用いることができる。
【0025】
次に、図5に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体18、酸化防止膜15、下地酸化膜14、第2半導体層13および第1半導体層12をパターニングすることにより、第1半導体層12の一部を露出させる溝19を形成する。ここで、溝19の配置位置は、第2半導体層13の素子分離領域の一部に対応させることができる。
【0026】
なお、第1半導体層12の一部を露出させる場合、第1半導体層12の表面でエッチングを止めるようにしてもよいし、第1半導体層12をオーバーエッチングして第1半導体層12に凹部を形成するようにしてもよい。あるいは、溝19内の第1半導体層12を貫通させて半導体基板11の表面を露出させるようにしてもよい。ここで、第1半導体層12のエッチングを途中で止めることにより、溝19内の半導体基板11の表面が露出されることを防止することができる。このため、第1半導体層12をエッチング除去する際に、溝19内の半導体基板11がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝19内の半導体基板11のオーバーエッチングを抑制することができる。
【0027】
次に、図6に示すように、溝19を介してエッチングガスまたはエッチング液を第1半導体層12に接触させることにより、第1半導体層12をエッチング除去し、半導体基板11と第2半導体層13との間に空洞部20を形成する。
ここで、溝16内に支持体18を設けることにより、第1半導体層12が除去された場合においても、第2半導体層13を半導体基板11上で支持することが可能となるとともに、溝16とは別に溝19を設けることにより、第2半導体層13下の第1半導体層12にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層13の品質を損なうことなく、第2半導体層13と半導体基板11との間に空洞部を形成することが可能となる。
【0028】
なお、半導体基板11および第2半導体層13がSi、第1半導体層12がSiGeの場合、第1半導体層12のエッチング液としてフッ硝酸(フッ酸、硝酸、水の混合液)を用いることが好ましい。これにより、半導体基板11および第2半導体層13のオーバーエッチングを抑制しつつ、第1半導体層12を除去することが可能となる。また、第1半導体層12のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【0029】
また、第1半導体層12をエッチング除去する前に、陽極酸化などの方法により第1半導体層12を多孔質化するようにしてもよいし、第1半導体層12にイオン注入を行うことにより、第1半導体層12をアモルファス化するようにしてもよいし、半導体基板11としてP型半導体基板を用いるようにしてもよい。これにより、第1半導体層12のエッチングレートを増大させることが可能となり、第1半導体層12のエッチング面積を拡大することができる。
【0030】
次に、図7に示すように、半導体基板11および第2半導体層13の熱酸化を行うことにより、半導体基板11と第2半導体層13との間の空洞部20内の上下面に酸化膜21を形成する。なお、酸化膜21の膜厚は、例えば、100Åとすることができる。これにより、第2半導体層13の界面準位の増大を抑制しつつ、第2半導体層13を絶縁体上に配置することが可能となり、サブスレッショルドスロープ値の劣化を抑制しつつ、第2半導体層13にSOIトランジスタを形成することができる。
【0031】
なお、図7の方法では、半導体基板11および第2半導体層13の熱酸化を行うことにより、半導体基板11と第2半導体層13との間の空洞部20内の上下面に酸化膜21を形成する方法について説明したが、CVD法にて半導体基板11と第2半導体層13との間の空洞部20内の上下面に絶縁膜を成膜させるようにしてもよい。これにより、第2半導体層13の膜減りを防止しつつ、半導体基板11と第2半導体層13との間の空洞部20内の上下面に酸化膜以外の材料を成膜させることが可能となる。
【0032】
また、溝16、19の配置位置を第2半導体層13の素子分離領域に対応させることにより、第2半導体層13の横方向および縦方向の素子分離を行うことが可能となるとともに、溝16内に支持体18を埋め込むことにより、第2半導体層13を半導体基板1上で支持する支持体18をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
【0033】
次に、図8に示すように、酸化膜21が形成された空洞部20内にゾルゲル法、有機金属分解法、化学的気相成長法またはスピンオン法などの方法にて高熱伝導材料を埋め込むことにより、酸化膜21が形成された空洞部20内に熱伝導体層30を形成する。なお、熱伝導体層30としては、例えば、PZT膜またはぺロブスカイト結晶を用いるようにしてもよいし、Al、Cu、W、Mo、Ta、Ti、Zrなどの金属を用いるようにしてもよいし、TaN、TiNなどの金属窒化物を用いるようにしてもよいし、Wシリサイド、Niシリサイドなどの合金を用いるようにしてもよい。例えば熱伝導体層としてPZT膜を形成する場合は、上記酸化膜21が形成された空洞部20内にPZT溶液を塗布し、150℃〜300℃の焼成を行ってから、500℃〜700℃程度の熱処理工程を施し再結晶化を行う。
【0034】
これにより、汎用的な半導体製造プロセスを用いることで、熱伝導体層30の埋め込み性を確保しつつ、半導体基板11と第2半導体層13との間に熱伝導体層30を形成することが可能となり、絶縁体上に第2半導体層13を配置した場合においても、製造工程の煩雑化を抑制しつつ、第2半導体層13にて発生した熱を効率よく逃すことができる。
次に、図9に示すように、ウェットエッチングまたはプラズマエッチングなどの等方性エッチングあるいは異方性エッチングあるいはそれらを適宜組み合わせて用いながら、熱伝導体層30を選択的にエッチングすることにより、第2半導体層13下に熱伝導体層30を残したまま支持体18の表面および側壁ならびに第2半導体層13の側壁の熱伝導体層30を除去する。
【0035】
なお、熱伝導体層30の全面を等方性エッチング、もしくは等方性エッチングと異方性エッチングを適宜組み合わせて用いながら、バックエッチングすることで、第2半導体層13下に熱伝導体層30が残るようにして支持体18の表面および側壁ならびに第2半導体層13の側壁の熱伝導体層30を除去するようにしてもよい。これにより、熱伝導体層30を空洞部20内に埋め込むために、半導体基板11上の全面に熱伝導体層30が堆積された場合においても、熱伝導体層30の全面を単にバックエッチングすることで、熱伝導体層30を空洞部20内に残したまま、不要な熱伝導体層30を除去することができ、製造工程の煩雑化を抑制しつつ、半導体基板11と第2半導体層13との間に熱伝導体層30を埋め込むことが可能となる。
【0036】
次に、図10に示すように、CVDなどの方法により支持体18上の全面が覆われるようにして溝19内に埋め込まれた埋め込み絶縁膜22を成膜する。なお、埋め込み絶縁膜22としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図11に示すように、CMPまたはエッチバックなどの方法にて埋め込み絶縁膜22、支持体18を薄膜化するとともに、酸化防止膜をストッパー層として、CMPによる平坦化を止める。続いて、下地酸化膜14および酸化防止膜15を除去することにより、第2半導体層13の表面を露出させる。
【0037】
次に、図12に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第2半導体層13をパターニングすることにより、酸化膜21の一部を露出させる開口部31を第2半導体層13に形成する。そして、第2半導体層13の表面の熱酸化を行うことにより、第2半導体層13の表面にゲート絶縁膜23を形成する。そして、CVDなどの方法により、ゲート絶縁膜23が形成された第2半導体層13上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層13上にゲート電極24を形成する。
【0038】
次に、ゲート電極24をマスクとして、As、P、Bなどの不純物を第2半導体層13内にイオン注入することにより、ゲート電極24の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層を第2半導体層13に形成する。そして、CVDなどの方法により、LDD層が形成された第2半導体層13上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極24の側壁にサイドウォール25を形成する。そして、ゲート電極24およびサイドウォール25をマスクとして、As、P、Bなどの不純物を第2半導体層13内にイオン注入することにより、サイドウォール25の側方にそれぞれ配置された高濃度不純物導入層からなるソース層26aおよびドレイン層26bを第2半導体層13に形成する。
【0039】
次に、CVDなどの方法により、ゲート電極24上に層間絶縁層32を堆積する。そして、層間絶縁層32および酸化膜21に埋め込まれ、開口部30を介して熱伝導体層30に接続されたバックゲートコンタクト電極33dを層間絶縁層32上に形成する。また、層間絶縁層32に埋め込まれ、ソース層26a、ドレイン層26bおよびゲート電極24にそれぞれ接続されたソースコンタクト電極33a、ドレインコンタクト電極33bおよびゲートコンタクト電極33cを層間絶縁層32上に形成する。
【0040】
これにより、第2半導体層13の欠陥の発生を低減させつつ、第2半導体層13を絶縁層上に配置することが可能となり、第2半導体層13の品質を損なうことなく、第2半導体層13と半導体基板11との間の絶縁を図ることが可能となるとともに、第2半導体層13の界面準位の増大を抑制しつつ、第2半導体層13にて発生した熱を効率よく逃すことができる。この結果、コスト増を抑制した上で、第2半導体層13上にSOIトランジスタを形成することが可能となるとともに、SOIトランジスタの自己発熱に起因する特性劣化やデバイス破壊などを防止することが可能となる。
【図面の簡単な説明】
【0041】
【図1】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図2】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図3】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図4】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図5】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図6】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図7】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図8】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図9】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図10】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図11】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図12】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【0042】
11 半導体基板、12 第1半導体層、13 第2半導体層、14 下地酸化膜、15 酸化防止膜、16、19 溝、17 キャップ層、18 支持体、20 空洞部、21 酸化膜、22 埋め込み絶縁体、23 ゲート絶縁膜、24 ゲート電極、25 サイドウォール、26a ソース層、26b ドレイン層、30 熱伝導体層、31 開口部、33a ソースコンタクト、33b ドレインコンタクト、33c ゲートコンタクト、33d バックゲートコンタクト
【特許請求の範囲】
【請求項1】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
酸化層に上下を挟まれるようにして前記半導体基板と前記半導体層との間に埋め込まれた熱伝導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層とを備えることを特徴とする半導体装置。
【請求項2】
前記熱伝導体層は、PZT膜、ぺロブスカイト結晶、金属層または合金層であることを特徴とする請求項1記載の半導体装置。
【請求項3】
第1半導体層を半導体基板上に形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記空洞部の上下面に酸化膜を形成する工程と、
前記酸化膜にて上下が挟まれるようにして前記空洞部内に埋め込まれた熱伝導体層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項4】
前記熱伝導体層は、前記空洞部内に液相材料を塗布し、該液相材料を少なくとも1工程以上の熱処理工程にて焼成或いは結晶化することにより形成することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項5】
前記熱伝導体層は、ゾルゲル法またはスピンオン法にて形成することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項6】
前記熱伝導体層は、有機金属分解法または化学的気相成長法にて形成することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項7】
前記半導体基板および前記第2半導体層はSi、前記第1半導体層はSiGeであることを特徴とする請求項3から6のいずれか1項記載の半導体装置の製造方法。
【請求項8】
フッ硝酸、フッ硝酸過水、アンモニア過水あるいはフッ酢酸過水を用いたウェットエッチングにて前記SiGeを除去することを特徴とする請求項3から7のいずれか1項記載の半導体装置の製造方法。
【請求項9】
前記空洞部内に埋め込まれた熱伝導体層を形成する工程は、
前記空洞部内が埋め込まれるようにして熱伝導体層を前記半導体基板上の全面に堆積する工程と、
等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、前記第2半導体層下に前記熱伝導体層が残るようにして前記半導体基板上の熱伝導体層を選択的に除去する工程とを備えることを特徴とする請求項3から8のいずれか1項記載の半導体装置の製造方法。
【請求項10】
前記空洞部内に埋め込まれた熱伝導体層を形成する工程は、
前記空洞部内が埋め込まれるようにして熱伝導体層を前記半導体基板上の全面に堆積する工程と、
前記熱伝導体層の全面をバックエッチングすることで、前記第2半導体層下に前記熱伝導体層が残るようにして前記半導体基板上の熱伝導体層を除去する工程とを備えることを特徴とする請求項3から9のいずれか1項記載の半導体装置の製造方法。
【請求項1】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
酸化層に上下を挟まれるようにして前記半導体基板と前記半導体層との間に埋め込まれた熱伝導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層とを備えることを特徴とする半導体装置。
【請求項2】
前記熱伝導体層は、PZT膜、ぺロブスカイト結晶、金属層または合金層であることを特徴とする請求項1記載の半導体装置。
【請求項3】
第1半導体層を半導体基板上に形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記空洞部の上下面に酸化膜を形成する工程と、
前記酸化膜にて上下が挟まれるようにして前記空洞部内に埋め込まれた熱伝導体層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項4】
前記熱伝導体層は、前記空洞部内に液相材料を塗布し、該液相材料を少なくとも1工程以上の熱処理工程にて焼成或いは結晶化することにより形成することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項5】
前記熱伝導体層は、ゾルゲル法またはスピンオン法にて形成することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項6】
前記熱伝導体層は、有機金属分解法または化学的気相成長法にて形成することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項7】
前記半導体基板および前記第2半導体層はSi、前記第1半導体層はSiGeであることを特徴とする請求項3から6のいずれか1項記載の半導体装置の製造方法。
【請求項8】
フッ硝酸、フッ硝酸過水、アンモニア過水あるいはフッ酢酸過水を用いたウェットエッチングにて前記SiGeを除去することを特徴とする請求項3から7のいずれか1項記載の半導体装置の製造方法。
【請求項9】
前記空洞部内に埋め込まれた熱伝導体層を形成する工程は、
前記空洞部内が埋め込まれるようにして熱伝導体層を前記半導体基板上の全面に堆積する工程と、
等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、前記第2半導体層下に前記熱伝導体層が残るようにして前記半導体基板上の熱伝導体層を選択的に除去する工程とを備えることを特徴とする請求項3から8のいずれか1項記載の半導体装置の製造方法。
【請求項10】
前記空洞部内に埋め込まれた熱伝導体層を形成する工程は、
前記空洞部内が埋め込まれるようにして熱伝導体層を前記半導体基板上の全面に堆積する工程と、
前記熱伝導体層の全面をバックエッチングすることで、前記第2半導体層下に前記熱伝導体層が残るようにして前記半導体基板上の熱伝導体層を除去する工程とを備えることを特徴とする請求項3から9のいずれか1項記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2007−194298(P2007−194298A)
【公開日】平成19年8月2日(2007.8.2)
【国際特許分類】
【出願番号】特願2006−9222(P2006−9222)
【出願日】平成18年1月17日(2006.1.17)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成19年8月2日(2007.8.2)
【国際特許分類】
【出願日】平成18年1月17日(2006.1.17)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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