半導体装置の製造方法、電気光学装置の製造方法
【課題】ＣＶＤ装置を用いて基板上に半導体膜を成膜する際、各結晶粒のグレインサイズが略均一となるとともに、面内において略均一な膜厚の半導体膜を形成することができることにより、信頼性の高いトランジスタを製造できる半導体装置の製造方法を提供する。
【解決手段】基板を、ＣＶＤ装置内に導入して、ヒータ上に載置し、ヒータを加熱することによって基板を設定された成膜温度まで加熱するステップＳ１と、ＣＶＤ装置内にモノシランガスを導入して、基板上に、非晶質の第１の半導体膜を第１の膜厚に成膜するステップＳ２と、ＣＶＤ装置内にジシランガスを導入して、第１の半導体膜上に、非晶質の第２の半導体膜を第１の膜厚よりも厚い第２の膜厚に成膜して、第１の半導体膜及び第２の半導体膜により、半導体膜を設定厚さに形成するステップＳ３と、を具備することを特徴とする。
【解決手段】基板を、ＣＶＤ装置内に導入して、ヒータ上に載置し、ヒータを加熱することによって基板を設定された成膜温度まで加熱するステップＳ１と、ＣＶＤ装置内にモノシランガスを導入して、基板上に、非晶質の第１の半導体膜を第１の膜厚に成膜するステップＳ２と、ＣＶＤ装置内にジシランガスを導入して、第１の半導体膜上に、非晶質の第２の半導体膜を第１の膜厚よりも厚い第２の膜厚に成膜して、第１の半導体膜及び第２の半導体膜により、半導体膜を設定厚さに形成するステップＳ３と、を具備することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上にトランジスタを構成する半導体膜をＣＶＤ装置で成膜する半導体装置の製造方法、電気光学装置の製造方法に関する。
【背景技術】
【０００２】
周知のように、半導体装置、例えば電気光学装置、より具体的には、液晶装置は、ガラス基板、石英基板等からなる２枚の基板間に液晶が挟持されて構成されており、一方の基板に、例えば複数の薄膜トランジスタ(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと称す)等のスイッチング素子及び画素電極をマトリクス状に配置し、他方の基板に対向電極を配置して、両基板間に挟持した液晶層の光学特性を画像信号に応じて変化させることで、画像表示を可能としている。
【０００３】
即ち、ＴＦＴ等のスイッチング素子によってマトリクス状に配列された複数の画素電極に画像信号を供給し、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。これにより、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
ＴＦＴは、ゲート電極と、半導体膜である結晶化シリコン膜（以下、ポリシリコン（ｐ−ｓｉ）膜と称す）から構成された半導体層と、ゲート電極と半導体層とを絶縁するゲート絶縁膜とから主要部が構成されている。
【０００５】
また、半導体層は、ゲート電極からの電界によりチャネルが形成されるチャネル領域と、低濃度ソース領域と、低濃度ドレイン領域と、高濃度ソース領域と、高濃度ドレイン領域とを備えた既知のＬＤＤ（Lightly doped drain）構造を有している。
【０００６】
ＴＦＴは、走査線を介してゲート電極に走査信号を供給することによりオン状態となる。その後、ＴＦＴの低濃度及び高濃度ソース領域にデータ線を介して画像信号が供給されることにより、オン状態となったＴＦＴを介して画像信号が画素電極に供給され、画像表示が行われるようになっている。
【０００７】
ＴＦＴが配置された素子基板は、ＴＦＴ、走査線、データ線、容量線、画素電極等や、これらの間を絶縁する多くの層間絶縁膜からなる複数の層から構成されている。これらの各種膜は、減圧ＣＶＤやスパッタリング等を用いた成膜と、熱処理を繰り返しながら、素子基板に積層されている。
【０００８】
ここで、ＬＤＤ構造を有するＴＦＴの製造方法について簡単に説明すると、先ず、例えばガラス基板上に成膜されたシリコン酸化膜等からなる下地絶縁膜上に、非晶質な半導体膜であるアモルファスシリコン（ａ−Ｓｉ）膜が、例えば枚葉式の減圧ＣＶＤ装置によって成膜される。尚、枚葉式の減圧ＣＶＤ装置を用いることにより、縦型炉のＣＶＤ装置を用いるよりも速くａ−ｓｉ膜を成膜することができる。
【０００９】
その後、ａ−Ｓｉ膜が、例えば既知の固相成長法により、低温長時間、例えば、５５０〜７００℃、１〜１０時間の熱処理により結晶化されて、ｐ−Ｓｉ膜が得られる。次いで、ｐ−Ｓｉ膜が所定の形状にパターニングされ、該パターニングされたｐ−Ｓｉ膜上に、ゲート絶縁膜が成膜される。
【００１０】
最後に、パターニングされたｐ−ｓｉ膜のチャネル領域となる領域、ソース領域となる領域、ドレイン領域となる領域に、それぞれ既知の手法により不純物イオンが注入されることにより、ＬＤＤ構造を有するＴＦＴが製造される。
【００１１】
ところで、ｐ−ｓｉ膜を構成する多結晶の各粒径（以下、グレインサイズと称す）は、ＴＦＴの特性に大きく影響することから、高性能なＴＦＴを製造するには、各結晶粒のグレインサイズが大きくなるよう、ｐ−ｓｉ膜を成膜することが望ましい。尚、グレインサイズは、各結晶の直径を指している。
【００１２】
これは、多結晶の場合、結晶間は、欠陥箇所となり、電子が通過し難いことから、ｐ−ｓｉ膜を構成する各結晶粒のグレインサイズが大きい程、電子の移動度が高くなり、ＴＦＴ特性が向上するためである。言い換えれば、各結晶粒のグレインサイズが小さすぎると、電子の移動度が低下して、ＴＦＴ特性が低下するためである。
【００１３】
また、ｐ−ｓｉ膜の各結晶粒のグレインサイズを大きくする手法としては、枚葉式の減圧ＣＶＤを用いたａ−ｓｉ膜の成膜の際、成膜ガスに、ジシラン(Si2H6)ガスを用いる手法が周知である。ジシランガスを用いれば、容易に、ｐ−ｓｉ膜の各結晶粒のグレインサイズを大きくできることが分かっている。
【００１４】
また、ジシランガスを用いたａ−ｓｉ膜の成膜は、成膜レートの温度依存性が低いため、成膜の際、ａ−ｓｉ膜を成膜する基板を加熱するヒータの温度分布に左右され難いことから、成膜後のａ−ｓｉ膜を結晶化させてｐ−ｓｉ膜を形成した際、ｐ−ｓｉ膜をｐ−ｓｉ膜の面内において略均一な膜厚とできることが分かっている。
【００１５】
しかしながら、ジシランガスを用いてａ−ｓｉ膜を成膜した後、結晶化させてｐ−ｓｉ膜を形成すると、ｐ−ｓｉ膜の面内において、各結晶粒のグレインサイズがばらついてしまうといった問題があった。これは、ジシランガスを用いた成膜の際に偶然発生する結晶の核の密度が粗となるためであると考えられている。
【００１６】
その結果、ＴＦＴ特性が、隣り合う画素間、またはＴＦＴ基板毎にばらついてＴＦＴの信頼性低下し、液晶装置の表示等に悪影響を及ぼすといった問題があった。尚、各結晶粒のグレインサイズがばらつくと、各結晶粒の平均グレインサイズが大きくなってしまうことも分かっている。
【００１７】
尚、ジシランガスを用いた場合であっても、ｐ−ｓｉ膜を構成する各結晶粒の平均グレインサイズを小さく形成すれば、各結晶粒のグレインサイズのばらつきはなくなるが、この場合、上述したように、各結晶粒のグレインサイズが小さすぎると、電子の移動度が低下して、ＴＦＴ特性が低下してしまうといった問題があった。
【００１８】
よって、ジシランガスを用いても、ｐ−ｓｉ膜の各結晶粒の平均グレインサイズを、基板の面内において大き過ぎず小さすぎない適切な大きさに形成することができるとともに、各結晶粒のグレインサイズを、略均一な大きさに形成することのできる技術が望まれていた。
【００１９】
このような問題に鑑み、特許文献１には、ガラス基板上にｐ−ｓｉ膜を成膜するに先立って、ガラス基板上に、１０ｎｍ以下の膜厚を有するＳｉＯｘ（０＜ｘ≦２）の粒子状生成物を成膜した後、ＳｉＯｘの粒子状生成物を核として、ＳｉＯｘの粒子状生成物上にｐ−ｓｉ膜を成膜することにより、ｐ−ｓｉ膜の各結晶粒のグレインサイズが略均一となるよう、ＳｉＯｘの粒子状生成物の密度によって各結晶粒のグレインサイズをコントロールして成膜する技術が開示されている。
【特許文献１】特開平５−２７５３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、特許文献１に開示された技術においては、ｐ−ｓｉ膜下に、ＳｉＯｘの粒子状生成物を、１０ｎｍ以下の膜厚に成膜する工程を別途必要とすることから、大変煩雑である他、ＳｉＯｘの粒子状生成物を別途用いる必要があるため、製造コストが増大してしまうといった問題があった。
【００２１】
ここで、ｐ−ｓｉ膜の各結晶粒のグレインサイズを大きくする他の手法としては、減圧ＣＶＤを用いたａ−ｓｉ膜の成膜の際、成膜ガスに、モノシラン（SiH4）ガスを用いる手法も周知である。
【００２２】
モノシランガスを用いてｐ−ｓｉ膜を形成すると、各結晶粒のグレインサイズは、ジシランガスを用いた場合よりは小さくなるが、各結晶粒のグレインサイズを略均一に形成できることが分かっている。
【００２３】
即ち、各結晶粒の平均グレインサイズを、各結晶粒のグレインサイズがばらつかない、適切な大きさにできることが分かっている。これは、モノシランガスを用いた成膜の際に略均一な大きさの核が偶然、核の密度が密となるよう発生するためであると考えられている。
【００２４】
ところが、モノシランガスは、ジシランガスに比べ、成膜レートが遅く、成膜の際の温度依存性が高いことから、成膜の際、ａ−ｓｉ膜を成膜する基板を加熱するヒータの温度分布が結晶化後のｐ−ｓｉ膜の膜厚に影響してしまい、面内において、略均一な膜厚にｐ−ｓｉ膜を形成することができないため、使用し難いといった問題があった。尚、ｐ−ｓｉ膜が面内において不均一となる問題は、温度分布が一定のヒータを用いれば無視できるが、温度分布が完全に一定のヒータを製造することは難しい。
【００２５】
よって、ａ−ｓｉ膜の成膜にジシランガスを用いれば、面内において、結晶化後、略均一な膜厚を有するｐ−ｓｉ膜を形成することができるが、各結晶粒のグレインサイズがばらつくといった問題があり、ａ−ｓｉ膜の成膜にモノシランガスを用いれば、結晶化後、各結晶粒のグレインサイズを略均一にすることができるが、面内において略均一な膜厚を有するｐ−ｓｉ膜を形成することができず、ＴＦＴの信頼性が低下してしまうといった問題があった。
【００２６】
以上から、ＣＶＤ装置を用いてａ−ｓｉ膜を成膜してｐ−ｓｉ膜を形成する際、ｐ−ｓｉ膜の各結晶粒の平均グレインサイズが、適切なサイズ、具体的には、モノシランガスを用いて成膜した場合と略同等となるとともに、ｐ−ｓｉ膜の面内において、略均一の膜厚となるようコントロールすることのできる手法が望まれていた。
【００２７】
本発明は上記問題点に着目してなされたものであり、ＣＶＤ装置を用いて基板上に半導体膜を成膜する際、各結晶粒のグレインサイズが略均一となり、各結晶粒の平均グレインサイズが適切な大きさとなるとともに、面内において略均一な膜厚の半導体膜を形成することができることにより、信頼性の高いトランジスタを製造できる半導体装置の製造方法、電気光学装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するために本発明に係る半導体装置の製造方法は、基板上にトランジスタを構成する半導体膜をＣＶＤ装置で成膜する半導体装置の製造方法であって、前記基板を、前記ＣＶＤ装置内に導入して、ヒータ上に載置し、前記ヒータを加熱することによって前記基板を設定された成膜温度まで加熱する加熱工程と、前記ＣＶＤ装置内にモノシランガスを導入して、前記基板上に、非晶質の第１の半導体膜を第１の膜厚に成膜する第１の成膜工程と、前記ＣＶＤ装置内にジシランガスを導入して、前記第１の半導体膜上に、非晶質の第２の半導体膜を前記第１の膜厚よりも厚い第２の膜厚に成膜して、前記第１の半導体膜及び前記第２の半導体膜により、前記半導体膜を設定厚さに形成する第２の成膜工程と、を具備することを特徴とする。
【００２９】
本発明によれば、ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第１の半導体膜を第１の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第１の半導体膜上に非晶質な第２の半導体膜を第１の膜厚よりも厚い第２の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第１の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、第２の半導体膜によって略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
【００３０】
また、前記ＣＶＤ装置は、枚葉式の減圧ＣＶＤ装置であることを特徴とする。
【００３１】
本発明によれば、枚葉式の減圧ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜することにより、効率良く、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、略均一な膜厚を有する半導体膜を基板上に形成することができるといった効果を有する。
【００３２】
さらに、前記第１の膜厚は、５ｎｍ〜２０ｎｍの膜厚であることを特徴とする。
【００３３】
本発明によれば、ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第１の半導体膜を５ｎｍ〜２０ｎｍの膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第１の半導体膜上に非晶質な第２の半導体膜を５ｎｍ〜２０ｎｍの膜厚よりも厚い膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、５ｎｍ〜２０ｎｍの膜厚に形成された第１の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、５ｎｍ〜２０ｎｍの膜厚以上に形成された第２の半導体膜によって略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
【００３４】
また、前記第２の成膜工程後、非晶質の前記半導体膜を結晶化させる結晶化工程をさらに具備し、前記第１の成膜工程及び前記第２の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜の面内における最大膜厚値から最小膜厚値を引いた値に対し前記面内における２倍の平均膜厚値を割った値から求めた面内均一性を、４％以下に調整することを特徴とする。
【００３５】
本発明によれば、ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第１の半導体膜を第１の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第１の半導体膜上に非晶質な第２の半導体膜を第１の膜厚よりも厚い第２の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第１の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、第２の半導体膜によって面内均一性が４％以下となる略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
【００３６】
さらに、前記第１の成膜工程及び前記第２の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜を構成する結晶の平均粒径を、直径０．２μｍ〜０．６μｍに調整することを特徴とする。
【００３７】
本発明によれば、ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第１の半導体膜を第１の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第１の半導体膜上に非晶質な第２の半導体膜を第１の膜厚よりも厚い第２の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第１の半導体膜により、半導体膜の面内において、各結晶粒の平均結晶粒径を、直径０．２μｍ〜０．６μｍとなる略均一なグレインサイズにすることができるとともに、第２の半導体膜によって面内均一性が４％以下となる略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
【００３８】
本発明に係る電気光学装置の製造方法は、請求項１〜５のいずれかに記載の半導体装置の製造方法を、電気光学装置に用いる基板上に前記半導体膜を成膜する工程に用いることを特徴とする。
【００３９】
本発明によれば、ＣＶＤ装置を用いて、電気光学装置に用いる基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第１の半導体膜を第１の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第１の半導体膜上に非晶質な第２の半導体膜を第１の膜厚よりも厚い第２の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第１の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、第２の半導体膜によって略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
【発明を実施するための最良の形態】
【００４０】
以下、図面を参照にして本発明の実施の形態を説明する。尚、以下に示す実施の形態において半導体装置は、電気光学装置、より具体的には、液晶装置を例に挙げて説明する。また、液晶装置に用いる一対の基板の内、一方の基板は、素子基板（以下、ＴＦＴ基板と称す）を、また他方の基板は、ＴＦＴ基板に対向する対向基板を例に挙げて説明する。
【００４１】
先ず、本実施の形態の製造方法によって製造される液晶装置の全体の構成について説明する。図１は、本実施の形態の製造方法によって製造される液晶装置の平面図、図２は、図１中のＩＩ−ＩＩ線に沿って切断した液晶装置の断面図、図３は、一つの画素に着目した図１の液晶装置の模式的断面図である。
【００４２】
図１、図２に示すように、液晶装置１００は、例えば、石英基板、ガラス基板、シリコン基板を用いたＴＦＴ基板１０と、該ＴＦＴ基板１０に対向配置される、例えばガラス基板や石英基板を用いた対向基板２０との間の内部空間に、液晶５０が介在されて構成される。対向配置されたＴＦＴ基板１０と対向基板２０とは、シール材５２によって貼り合わされている。
【００４３】
ＴＦＴ基板１０の基板上の液晶５０と接する面側に、液晶装置１００の表示領域４０を構成するＴＦＴ基板１０の表示領域１０ｈが構成されている。また、表示領域１０ｈに、画素を構成する画素電極（ＩＴＯ）９ａがマトリクス状に配置されている。
【００４４】
また、対向基板２０の基板上の全面に、対向電極（ＩＴＯ）２１が設けられており、対向電極２１のＴＦＴ基板１０の表示領域１０ｈに対向する位置の液晶５０と接する面側に、液晶装置１００の表示領域４０を構成する対向基板２０の表示領域２０ｈが構成されている。
【００４５】
ＴＦＴ基板１０の画素電極９ａ上に、ラビング処理が施された配向膜１６が設けられており、また、対向基板２０上の全面に渡って形成された対向電極２１上にも、ラビング処理が施された配向膜２６が設けられている。各配向膜１６，２６は、例えばポリイミド膜等の透明な有機膜からなる。
【００４６】
また、ＴＦＴ基板１０の画素領域においては、複数本の走査線１１ａ（図３参照）と複数本のデータ線６ａ（図３参照）とが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１ａとデータ線６ａとの各交差部分に対応してトランジスタであるＴＦＴ３０が設けられ、このＴＦＴ３０毎に画素電極９ａが電気的に接続されている。
【００４７】
ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。
【００４８】
対向基板２０に、ＴＦＴ基板１０の表示領域１０ｈ及び対向基板２０の表示領域２０ｈの外周を、画素領域において規定し区画することにより、表示領域を規定する額縁としての遮光膜５３が設けられている。
【００４９】
液晶５０がＴＦＴ基板１０と対向基板２０との間の空間に、既知の液晶注入方式で注入される場合、シール材５２は、シール材５２の１辺の一部において欠落して塗布されている。
【００５０】
シール材５２の欠落した箇所は、該欠落した箇所から貼り合わされたＴＦＴ基板１０及び対向基板２０との間に液晶５０を注入するための液晶注入口１０８を構成している。液晶注入口１０８は、液晶注入後、封止材１０９で封止される。
【００５１】
シール材５２の外側の領域に、ＴＦＴ基板１０のデータ線６ａに画像信号を所定のタイミングで供給して該データ線６ａを駆動するドライバであるデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２が、ＴＦＴ基板１０の一辺に沿って設けられている。
【００５２】
この一辺に隣接する二辺に沿って、ＴＦＴ基板１０の走査線１１ａ及びゲート電極３ａに、走査信号を所定のタイミングで供給することにより、ゲート電極３ａを駆動するドライバである走査線駆動回路１０３，１０４が設けられている。走査線駆動回路１０３，１０４は、シール材５２の内側の遮光膜５３に対向する位置において、ＴＦＴ基板１０上に形成されている。
【００５３】
また、ＴＦＴ基板１０上に、データ線駆動回路１０１、走査線駆動回路１０３，１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。
【００５４】
上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成されている。そして、ＴＦＴ基板１０と対向基板２０相互間に、下端が上下導通端子１０７に接触し上端が対向電極２１に接触する上下導通材１０６が設けられており、該上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。
【００５５】
また、図３に示すように、石英基板、ガラス基板、シリコン基板等のＴＦＴ基板１０上に、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積層構造をなして備えられている。尚、この積層構造、及び積層された各層の機能は周知であるため、概略的に説明する。
【００５６】
この積層構造は、下から順に、走査線１１ａを含む第１層（成膜層）、ゲート電極３ａを具備するＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、画素電極９ａ及び配向膜１６等を含む第６層（最上層）からなる。
【００５７】
また、第１層及び第２層間に下地層である下地絶縁膜１２が設けられ、第２層及び第３層間に第１層間絶縁膜４１が設けられ、第３層及び第４層間に第２層間絶縁膜４２が設けられ、第４層及び第５層間に第３層間絶縁膜４３が設けられ、第５層及び第６層間に第４層間絶縁膜４４が設けられており、前述の各要素間が短絡することを防止している。
【００５８】
第１層に、例えば、タングステンシリサイドからなる走査線１１ａが、平面形状がストライプ状となるようパターニングされて成膜されている。また、走査線１１ａは、ＴＦＴ３０に下側から入射しようとする光を遮る遮光機能をも有している。走査線１１ａ上に、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２が、例えば、常圧または減圧ＣＶＤ法等により成膜されている。
【００５９】
第２層に、ゲート電極３ａを含むＴＦＴ３０が設けられている。尚、ＴＦＴ３０は、ｎ型のトランジスタであれば、画素電極９ａがマトリクス状に配置されたＴＦＴ基板１０の画素領域に配置され、ｐ型のトランジスタであれば、画素領域の周辺領域に配置される。
【００６０】
ＴＦＴ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有しており、半導体膜、例えばｐ−ｓｉ膜等の結晶化シリコン膜からなる半導体層１と、ゲート電極３ａと、ゲート電極３ａと半導体層１とを絶縁するゲート絶縁膜２とから主要部が構成されている。
【００６１】
半導体層１は、ゲート電極３ａからの電界によりチャネルが形成されるチャネル領域１ａと、低濃度ソース領域１ｂと、低濃度ドレイン領域１ｃと、高濃度ソース領域１ｄと、高濃度ドレイン領域１ｅとを備えている。そして、この第２層に、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。
【００６２】
下地絶縁膜１２に、平面的にみて半導体層１の両脇に、データ線６ａに沿って延びる半導体層１のチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られている。該コンタクトホール１２ｃｖにより、同一行の走査線１１ａとゲート電極３ａとは、同電位となる。
【００６３】
第３層に、容量部である蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに電気的に接続された下部電極７１と、容量電極３００とが、容量となる誘電体膜７５を介して対向配置されることにより形成されている。
【００６４】
ＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下に、例えば、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４１が形成されている。
【００６５】
第１層間絶縁膜４１に、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するために介在されるコンタクトホール８１が、第２層間絶縁膜４２を貫通しつつ開孔されている。
【００６６】
また、第１層間絶縁膜４１に、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するために介在されるコンタクトホール８３が開孔されている。
【００６７】
さらに、この第１層間絶縁膜４１に、下部電極７１と中継電極７１９とを電気的に接続するために介在されるコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１に、中継電極７１９と第２中継層６１とを電気的に接続するために介在されるコンタクトホール８８２が、第２層間絶縁膜４２を貫通しつつ開孔されている。
【００６８】
第４層に、データ線６ａが設けられている。このデータ線６ａは、下層より順に、アルミニウム層４１Ａ、窒化チタン層４１ＴＮ、窒化シリコン膜層４０１の三層構造を有する膜として形成されている。
【００６９】
また、この第４層に、データ線６ａと同一膜として、シールド層用中継層６０及び第２中継層６１が形成されている。また、第２層間絶縁膜４２に、シールド層用中継層６０と容量電極３００とを電気的に接続するために介在されるコンタクトホール８０１が開孔されている。
【００７０】
第５層に、シールド層４００が形成されている。また、第５層に、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。
【００７１】
第３層間絶縁膜４３に、シールド層４００とシールド層用中継層６０とを電気的に接続するために介在されるコンタクトホール８０３、及び、第３中継電極４０２と第２中継層６１とを電気的に接続するために介在されるコンタクトホール８０４がそれぞれ開孔されている。
【００７２】
第６層に、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下に、第４層間絶縁膜４４が形成されている。また、第４層間絶縁膜４４に、画素電極９ａ及び第３中継電極４０２間を電気的に接続するために介在されたコンタクトホール８９が開孔されている。
【００７３】
尚、上述した液晶装置の構成は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
【００７４】
次に、図３のＴＦＴ３０の半導体層１を構成するｐ−ｓｉ膜を形成する際用いられるＣＶＤ装置について、図４、図５を用いて説明する。図４は、ａ−ｓｉ膜を成膜するＣＶＤ装置の構成の概略を示す部分断面図、図５は、図４のＣＶＤ装置のヒータ上に載置された大板基板を示す平面図である。
【００７５】
図４に示すように、ａ−ｓｉ膜１’を成膜するＣＶＤ装置２００は、既知の枚葉式の減圧ＣＶＤ装置であり、ステージに載置された基板１０’を、ａ−ｓｉ膜１’の成膜温度まで加熱するヒータ２１０と、該ヒータ２１０のステージに載置された基板１０’に対して、ａ−ｓｉ膜１’を成膜する際用いられるジシランガスＧまたはモノシランガスＭを、ＣＶＤ装置２００の内部２００ｉに導入するシャワープレート２２０とにより主要部が構成されている。尚、ＣＶＤ装置２００は、図示しない切り換え弁等により、内部２００ｉに、ジシランガスＧとモノシランガスＭとが選択的に導入できるようになっている。このことにより、基板１０’上に、後述する第１の半導体膜１ｆと第２の半導体膜１ｓとを、連続成膜することができる。
【００７６】
また、図５に示すように、基板１０’は、上述したＴＦＴ基板１０が複数構成される、石英、ガラス等から構成された大板基板から構成されていても構わないし、上述したＴＦＴ基板１０が１つ構成される、石英、ガラス等から構成された基板から構成されていても構わない。
【００７７】
次に、このように構成されたＣＶＤ装置２００を用いた本実施の形態の液晶装置の製造方法、具体的には、上述した半導体層１を構成するｐ−ｓｉ膜の製造方法について、図６〜図１５を用いて説明する。
【００７８】
図６は、本実施の形態を示すｐ−ｓｉ膜の製造工程を示すフローチャート、図７は、図５の基板上に非晶質の第１の半導体膜を成膜した状態を概略的に示す断面図、図８は、図７の第１の半導体膜上に非晶質の第２の半導体膜を成膜した状態を概略的に示す断面図である。
【００７９】
また、図９は、図８の第１の半導体膜の第１の膜厚と、第２の半導体膜の第２の膜厚とを可変した際のｐ−ｓｉ膜の膜厚の面内均一性を示す図表、図１０は、第１の半導体膜の第１の膜厚を可変した際のｐ−ｓｉ膜の膜厚の面内均一性を示すグラフである。
【００８０】
さらに、図１１は、図４のＣＶＤ装置を用いて、モノシランガスで５５ｎｍの膜厚にａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図、図１２は、図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が５ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が５０ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図である。
【００８１】
また、図１３は、図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が１０ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が４５ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図、図１４は、図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が２０ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が３５ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図、図１５は、図４のＣＶＤ装置を用いて、ジシランガスで５５ｎｍの膜厚にａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図である。
【００８２】
尚、液晶装置１００の製造方法において、半導体層１を構成するｐ−ｓｉ膜以外の製造方法は、周知であるため、その説明は省略する。
【００８３】
先ず、図６のステップＳ１において、図４に示すように、ＣＶＤ装置２００の内部２００ｉのヒータ２１０のステージに、図５に示す基板１０’を載置するとともに、ヒータ２１０を、例えば略６００℃まで加熱することにより、基板１０’を、成膜温度、具体的には、基板表面が６００℃よりも１０℃〜２０℃低い温度となるまで加熱する加熱工程を行う。尚、ヒータ２１０の加熱温度は、６００℃に限定されない。
【００８４】
ヒータ２１０を、略６００℃まで加熱した後、ステップＳ２において、ＣＶＤ装置２００の内部２００ｉに、モノシランガスＭを、シャワープレート２２０を介して、例えば３００ｓｃｃｍ(cc/min)の流量で導入することにより、図７に示すように、基板１０’上に、非晶質の半導体膜であるａ−ｓｉ膜から構成される第１の半導体膜１ｆを、モノシランガスＭの導入時間を調整して、第１の膜厚Ｔ１、具体的には、５ｎｍ〜２０ｎｍの膜厚に成膜する第１の成膜工程を行う。
【００８５】
その結果、基板１０’上には、図７に示すように、５ｎｍ〜２０ｎｍの第1の膜厚Ｔ１に成膜されたａ−ｓｉ膜から構成される第１の半導体膜１ｆが成膜される。尚、モノシランガスＭの流量は、３００ｓｃｃｍに限定されない。
【００８６】
次いで、ステップＳ３において、ＣＶＤ装置２００の図示しない切り換え弁を切り換えることにより、ＣＶＤ装置２００の内部２００ｉに、ジシランガスＧを、シャワープレート２２０を介して、例えば５０ｓｃｃｍ(cc/min)の流量で導入することにより、図８に示すように、第１の半導体膜１ｆ上に、非晶質の半導体膜であるａ−ｓｉ膜から構成される第２の半導体膜１ｓを、ジシランガスＧの導入時間を調整して、第１の膜厚Ｔ１よりも厚い第２の膜厚Ｔ２に成膜する第２の成膜工程を行う。
【００８７】
具体的には、第２の成膜工程においては、第１の半導体膜１ｆ及び第２の半導体膜１ｓから構成されるａ−ｓｉ膜１’の膜厚を設定厚さＴ、例えば５５ｎｍに形成する場合には、第１の膜厚Ｔ１に応じて、第２の膜厚Ｔ２＝３５ｎｍ〜５０ｎｍに成膜する。
【００８８】
尚、ジシランガスＧの流量は、５０ｓｃｃｍに限定されない。また、同一ＣＶＤ装置２００において、基板１０’上に、第１の半導体膜１ｆと第２の半導体膜１ｓとを成膜することができることにより、即ち、第１の半導体膜１ｆ成膜後、第２の半導体膜１ｓを成膜する際、装置２００の外部に基板１０’を搬出する必要がないことから、ａ−ｓｉ膜１’の成膜を効率良く行うことができるとともに、第１の半導体膜１ｆの成膜後、基板１０’を装置２００の外部に搬出することに伴い、第１の半導体膜１ｆの表面に不純物が付着してしまいことが防止される。
【００８９】
第２の成膜工程後、第１の半導体膜１ｆ上には、図８に示すように、３５ｎｍ〜５０ｎｍの第２の膜厚Ｔ２に成膜されたａ−ｓｉ膜から構成される第２の半導体膜１ｓが成膜される。
【００９０】
言い換えれば、基板１０’上には、第１の半導体膜１ｆ及び第２の半導体膜１ｓから構成された設定厚さＴ＝５５ｎｍの膜厚を有するａ−ｓｉ膜１’が形成される。尚、ａ−ｓｉ膜１’の設定厚さＴも５５ｎｍに限定されない。
【００９１】
また、この際、ａ−ｓｉ膜１’においては、第１の半導体膜１ｆと第２の半導体膜１ｓとは、ともにａ−ｓｉ膜から構成されているため、実際は、両膜間には、図８に示すような境界はなく、混ざりあって成膜される。即ち、ａ−ｓｉ膜１’は、１層の膜から成膜されることになる。
【００９２】
尚、本実施の形態において、ａ−ｓｉ膜１’を、モノシランガスＭを導入することにより成膜した第１の半導体膜１ｆと、該第１の半導体膜１ｆ上に、ジシランガスＧを導入することにより成膜した第２の半導体膜１ｓとにより構成すると示した。
【００９３】
これは、第１の半導体膜１ｆ及び第２の半導体膜１ｓから構成されたａ−ｓｉ膜１’を、後述する結晶化工程で結晶化させて、ｐ−ｓｉ膜を形成すると、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズを、第１の半導体膜１ｆによって略均一に形成することができる、即ち、各結晶粒３５０の平均グレインサイズＲを、各結晶粒３５０のグレインサイズがばらつかない、適切な大きさにすることができるとともに、第２の半導体膜１ｓによってｐ−ｓｉ膜の面内において、ｐ−ｓｉ膜を略均一な膜厚にできるためである。
【００９４】
ここで、先ず、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズを略均一にできる理由としては、モノシランガスＭを導入することにより成膜したａ−ｓｉ膜は、上述したように、結晶化後、上述したように、各結晶の密度が高くなることから、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズが略均一になることが分かっている。即ち、各結晶粒３５０の平均グレインサイズＲが、各結晶粒３５０のグレインサイズがばらつかない適切な大きさになることが分かっている。このため、第１の半導体膜１ｆの成膜後、第１の半導体膜１ｆを構成する略均一なグレインサイズを有する高密度の各結晶粒３５０が核となることから、第１の半導体膜１ｆ上に、上述したように、ジシランガスＧを導入することによりｐ−ｓｉ膜の各結晶粒３５０のグレインサイズがばらついてしまう第２の半導体膜１ｓを成膜したとしても、後述する結晶化工程後、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズがばらついてしまうことを、第1の半導体膜１ｆを構成する各結晶粒３５０の核により防止できることが理由として挙げられる。
【００９５】
具体的には、図１５に示すように、ジシランガスＧの導入により、ａ−ｓｉ膜１’を、設定厚さＴ＝５５ｎｍに第２の半導体膜１ｓのみで成膜すると、成膜後、結晶化後のｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲが、１．５μｍと非常に大きくなってしまい、各結晶粒３５０のグレインサイズがばらついてしまう。即ち、各結晶粒のグレインサイズを調整することが難しくなってしまう。
【００９６】
ところが、図１２〜図１４に示すように、モノシランガスＭの導入により、第１の半導体膜１ｆを第１の膜厚Ｔ１＝５ｎｍ〜２０ｎｍに成膜し、ジシランガスＧの導入により、第２の半導体膜１ｓを第２の膜厚Ｔ２＝３５ｎｍ〜５０ｎｍに成膜してａ−ｓｉ膜１’を設定厚さＴ＝５５ｎｍに成膜すると、結晶化後のｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲを、各結晶粒３５０のグレインサイズがばらつかない０．２μｍ〜０．６μｍに調整することができる。
【００９７】
尚、この値は、図１１に示すように、モノシランガスＭの導入により、ａ−ｓｉ膜１’を、設定厚さＴ＝５５ｎｍに第１の半導体膜１ｆのみで成膜した際の、結晶化後のｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲ＝０．２μｍ〜０．６μｍと略一致する。
【００９８】
以上から、後述する結晶化工程後、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズがばらついてしまうことを防止できることが分かる。
【００９９】
次いで、ｐ−ｓｉ膜を、該ｐ−ｓｉ膜の面内において略均一な膜厚にすることができる理由としては、ジシランガスＧを導入することにより成膜したａ−ｓｉ膜は、上述したように、結晶化後、ｐ−ｓｉ膜を、該ｐ−ｓｉ膜の面内において略均一な膜厚にできることが分かっている。これは、上述したように、モノシランガスＭを導入して、基板１０’上の面内に膜厚が不均一となってしまう第１の半導体膜１ｆを成膜したとしても、第１の半導体膜１ｆ上に、上述したように、ジシランガスＧを導入して、面内において略均一な膜厚となる第２の半導体膜１ｓを成膜することにより、後述する結晶化工程後、ｐ−ｓｉ膜の膜厚を、面内において、略均一な膜厚に形成できることが理由として挙げられる。
【０１００】
具体的には、図９、図１０に示すように、モノシランガスＭの導入により、ａ−ｓｉ膜１’を、設定厚さＴ＝５５ｎｍに第１の半導体膜１ｆのみで成膜して、結晶化させた後のｐ−ｓｉ膜の面内均一性は、６％となってしまい、ｐ−ｓｉ膜の面内において、膜厚がばらついてしまうことがわかる、即ち不均一となることが分かる。
【０１０１】
尚、面内均一性は、結晶化後のｐ−ｓｉ膜の面内における最大膜厚値から最小膜厚値を引いた値に対し、ｐ−ｓｉ膜の面内における２倍の平均膜厚値を割った値から求めたものである。
【０１０２】
それに対し、モノシランガスＭの導入により、第１の半導体膜１ｆを第１の膜厚Ｔ１＝５ｎｍ〜２０ｎｍに成膜し、ジシランガスＧの導入により、第２の半導体膜１ｓを第２の膜厚Ｔ２＝３５ｎｍ〜５０ｎｍに成膜してａ−ｓｉ膜１’を設定厚さＴ＝５５ｎｍに成膜すると、結晶化後のｐ−ｓｉ膜の面内均一性は、１．８３％〜３．０５％となり、略４％以下となることが分かる。
【０１０３】
尚、この場合における面内均一性の値、１．８３％〜３．０５％は、ジシランガスＧの導入により、ａ−ｓｉ膜１’を、設定厚さＴ＝５５ｎｍに第２の半導体膜１ｓのみで成膜して、結晶化させた後のｐ−ｓｉ膜の面内均一性、約１．３〜１．５％と略一致する。
【０１０４】
また、図１０に示すように、第１の半導体膜１ｆの第１の膜厚Ｔ１の値が小さければ小さい程、ｐ−ｓｉ膜の面内均一性は向上することが分かる。さらに、図９、図１０に示すように、結晶化後のｐ−ｓｉ膜の面内均一性は、第２の半導体膜１ｓの第２の膜厚Ｔ２には殆ど影響せずに、第１の半導体膜１ｆの第１の膜厚Ｔ１のみが影響することが分かる。よって、設定膜厚Ｔは、第２の膜厚Ｔ２を調整することにより設定する。
【０１０５】
このことから、第２の膜厚Ｔ２を調整して、ａ−ｓｉ膜１’の設定膜厚Ｔを、どのような値に設定する場合であっても、本実施の形態のように、第１の半導体膜１ｆの第１の膜厚Ｔ１を５ｎｍ〜２０ｎｍとすれば、ｐ−ｓｉ膜において、良好な面内均一性を得ることができる。
【０１０６】
図６に戻って、最後にステップＳ４においては、成膜したａ−ｓｉ膜１’を、上述した既知の固相成長法により結晶化させてｐ−ｓｉ膜にする結晶化工程を行う。このことにより、ｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲは、０．２〜０．６μｍとなるよう調整される。即ち、グレインサイズのばらつきの少ない、言い換えれば、略均一なグレインサイズの各結晶粒３５０を有するｐ−ｓｉ膜を形成することができる。さらに、ｐ−ｓｉ膜は、該ｐ−ｓｉ膜の面内において、略均一な膜厚、具体的には、面内均一性が４％以下となるように調整される。
【０１０７】
尚、ｐ−ｓｉ膜形成後は、画素毎に、半導体層１を形成するため、ｐ−ｓｉ膜を、上述したように、パターニングした後、該パターニング後のｐ−ｓｉ膜に対して不純物イオンを注入することにより、ｐ−ｓｉ膜にチャネル領域１ａと、低濃度ソース領域１ｂと、低濃度ドレイン領域１ｃと、高濃度ソース領域１ｄと、高濃度ドレイン領域１ｅとを形成して、半導体層１をそれぞれ形成する。
【０１０８】
このように、本実施の形態においては、ＣＶＤ装置２００を用いて、基板１０’にａ−ｓｉ膜を成膜する際、内部２００ｉにｐ−ｓｉ膜の各結晶粒３５０を略均一なグレインサイズに形成することができるモノシランガスＭを導入することにより、基板１０’上に第１の半導体膜１ｆを、第１の膜厚Ｔ１＝５ｎｍ〜２０ｎｍに形成するとともに、内部２００ｉにｐ−ｓｉ膜を面内において略均一な厚さに形成することができるジシランガスＧを導入することにより、第１の半導体膜１ｆ上に第２の半導体膜１ｓを第１の膜厚Ｔ１よりも厚い第２の膜厚Ｔ２に成膜することによって、ａ−ｓｉ膜１’を成膜すると示した。
【０１０９】
このことによれば、成膜後のａ−ｓｉ膜１’を結晶化させて、ｐ−ｓｉ膜を形成した際、５ｎｍ〜２０ｎｍの第１の膜厚Ｔ１に形成された第１の半導体膜１ｆにより、ｐ−ｓｉ膜の面内において、各結晶粒３５０が略均一であって適切な大きさのグレインサイズ、具体的には、０．２μｍ〜０．６μｍの平均グレインサイズＲを有するｐ−ｓｉ膜を形成することができる。さらに、第２の膜厚Ｔ２の第２の半導体膜１ｓによって面内均一性が４％以下となる略均一な膜厚を有するｐ−ｓｉ膜を形成することができる。以上から、信頼性の高いトランジスタを製造できる。
【産業上の利用可能性】
【０１１０】
また、液晶パネルは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上述した液晶パネルは、ＴＦＴ（薄膜トランジスタ）等のアクティブ素子（能動素子）を用いたアクティブマトリクス方式の液晶表示モジュールを例に挙げて説明したが、これに限らず、ＴＦＤ（薄膜ダイオード）等のアクティブ素子（能動素子）を用いたアクティブマトリクス方式の液晶表示モジュールであっても構わない。
【０１１１】
さらに、本実施の形態においては、電気光学装置は、液晶装置を例に挙げて説明したが、本発明はこれに限定されず、エレクトロルミネッセンス装置、特に、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置等や、プラズマディスプレイ装置、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）装置、ＳＥＤ(Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ)装置、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置、薄型のブラウン管または液晶シャッター等を用いた装置などの各種の電気光学装置に適用できる。
【０１１２】
また、電気光学装置は、半導体基板に素子を形成する表示用デバイス、例えばＬＣＯＳ（Liquid Crystal On Silicon）等であっても構わない。ＬＣＯＳでは、素子基板として単結晶シリコン基板を用い、画素や周辺回路に用いるスイッチング素子としてトランジスタを単結晶シリコン基板に形成する。また、画素には、反射型の画素電極を用い、画素電極の下層に画素の各素子を形成する。
【０１１３】
また、電気光学装置は、片側の基板の同一層に、一対の電極が形成される表示用デバイス、例えばＩＰＳ（In-Plane Switching）や、片側の基板において、絶縁膜を介して一対の電極が形成される表示用デバイスＦＦＳ（Fringe Field Switching）等であっても構わない。
【０１１４】
さらに、半導体装置は、電気光学装置を例に挙げて示したが、トランジスタを有するものであれば、どのような装置であっても本実施の形態は適用可能である。
【図面の簡単な説明】
【０１１５】
【図１】本実施の形態の製造方法によって製造される液晶装置の平面図。
【図２】図１中のＩＩ−ＩＩ線に沿って切断した液晶装置の断面図。
【図３】図３は、一つの画素に着目した図１の液晶装置の模式的断面図。
【図４】ａ−ｓｉ膜を成膜するＣＶＤ装置の構成の概略を示す部分断面図。
【図５】図４のＣＶＤ装置のヒータ上に載置された大板基板を示す平面図。
【図６】本実施の形態を示すｐ−ｓｉ膜の製造工程を示すフローチャート。
【図７】図５の基板上に非晶質の第１の半導体膜を成膜した状態を概略的に示す断面図。
【図８】図７の第１の半導体膜上に非晶質の第２の半導体膜を成膜した状態を概略的に示す断面図。
【図９】図８の第１の半導体膜の第１の膜厚と、第２の半導体膜の第２の膜厚とを可変した際のｐ−ｓｉ膜の膜厚の面内均一性を示す図表。
【図１０】第１の半導体膜の第１の膜厚を可変した際のｐ−ｓｉ膜の膜厚の面内均一性を示すグラフ。
【図１１】図４のＣＶＤ装置を用いて、モノシランガスで５５ｎｍの膜厚にａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１２】図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が５ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が５０ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１３】図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が１０ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が４５ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１４】図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が２０ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が３５ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１５】図４のＣＶＤ装置を用いて、ジシランガスで５５ｎｍの膜厚にａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【符号の説明】
【０１１６】
１ｆ…第１の半導体膜、１ｓ…第２の半導体膜、１’…ａ−ｓｉ膜（半導体膜）、 １０…ＴＦＴ基板、１０’…大板基板、３０…ＴＦＴ（トランジスタ）、１００…液晶装置（半導体装置）、２００…ＣＶＤ装置、２１０…ヒータ、Ｔ…設定厚さ、Ｔ１…第１の膜厚、Ｔ２…第２の膜厚、Ｒ…平均結晶粒径。
【技術分野】
【０００１】
本発明は、基板上にトランジスタを構成する半導体膜をＣＶＤ装置で成膜する半導体装置の製造方法、電気光学装置の製造方法に関する。
【背景技術】
【０００２】
周知のように、半導体装置、例えば電気光学装置、より具体的には、液晶装置は、ガラス基板、石英基板等からなる２枚の基板間に液晶が挟持されて構成されており、一方の基板に、例えば複数の薄膜トランジスタ(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと称す)等のスイッチング素子及び画素電極をマトリクス状に配置し、他方の基板に対向電極を配置して、両基板間に挟持した液晶層の光学特性を画像信号に応じて変化させることで、画像表示を可能としている。
【０００３】
即ち、ＴＦＴ等のスイッチング素子によってマトリクス状に配列された複数の画素電極に画像信号を供給し、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。これにより、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
ＴＦＴは、ゲート電極と、半導体膜である結晶化シリコン膜（以下、ポリシリコン（ｐ−ｓｉ）膜と称す）から構成された半導体層と、ゲート電極と半導体層とを絶縁するゲート絶縁膜とから主要部が構成されている。
【０００５】
また、半導体層は、ゲート電極からの電界によりチャネルが形成されるチャネル領域と、低濃度ソース領域と、低濃度ドレイン領域と、高濃度ソース領域と、高濃度ドレイン領域とを備えた既知のＬＤＤ（Lightly doped drain）構造を有している。
【０００６】
ＴＦＴは、走査線を介してゲート電極に走査信号を供給することによりオン状態となる。その後、ＴＦＴの低濃度及び高濃度ソース領域にデータ線を介して画像信号が供給されることにより、オン状態となったＴＦＴを介して画像信号が画素電極に供給され、画像表示が行われるようになっている。
【０００７】
ＴＦＴが配置された素子基板は、ＴＦＴ、走査線、データ線、容量線、画素電極等や、これらの間を絶縁する多くの層間絶縁膜からなる複数の層から構成されている。これらの各種膜は、減圧ＣＶＤやスパッタリング等を用いた成膜と、熱処理を繰り返しながら、素子基板に積層されている。
【０００８】
ここで、ＬＤＤ構造を有するＴＦＴの製造方法について簡単に説明すると、先ず、例えばガラス基板上に成膜されたシリコン酸化膜等からなる下地絶縁膜上に、非晶質な半導体膜であるアモルファスシリコン（ａ−Ｓｉ）膜が、例えば枚葉式の減圧ＣＶＤ装置によって成膜される。尚、枚葉式の減圧ＣＶＤ装置を用いることにより、縦型炉のＣＶＤ装置を用いるよりも速くａ−ｓｉ膜を成膜することができる。
【０００９】
その後、ａ−Ｓｉ膜が、例えば既知の固相成長法により、低温長時間、例えば、５５０〜７００℃、１〜１０時間の熱処理により結晶化されて、ｐ−Ｓｉ膜が得られる。次いで、ｐ−Ｓｉ膜が所定の形状にパターニングされ、該パターニングされたｐ−Ｓｉ膜上に、ゲート絶縁膜が成膜される。
【００１０】
最後に、パターニングされたｐ−ｓｉ膜のチャネル領域となる領域、ソース領域となる領域、ドレイン領域となる領域に、それぞれ既知の手法により不純物イオンが注入されることにより、ＬＤＤ構造を有するＴＦＴが製造される。
【００１１】
ところで、ｐ−ｓｉ膜を構成する多結晶の各粒径（以下、グレインサイズと称す）は、ＴＦＴの特性に大きく影響することから、高性能なＴＦＴを製造するには、各結晶粒のグレインサイズが大きくなるよう、ｐ−ｓｉ膜を成膜することが望ましい。尚、グレインサイズは、各結晶の直径を指している。
【００１２】
これは、多結晶の場合、結晶間は、欠陥箇所となり、電子が通過し難いことから、ｐ−ｓｉ膜を構成する各結晶粒のグレインサイズが大きい程、電子の移動度が高くなり、ＴＦＴ特性が向上するためである。言い換えれば、各結晶粒のグレインサイズが小さすぎると、電子の移動度が低下して、ＴＦＴ特性が低下するためである。
【００１３】
また、ｐ−ｓｉ膜の各結晶粒のグレインサイズを大きくする手法としては、枚葉式の減圧ＣＶＤを用いたａ−ｓｉ膜の成膜の際、成膜ガスに、ジシラン(Si2H6)ガスを用いる手法が周知である。ジシランガスを用いれば、容易に、ｐ−ｓｉ膜の各結晶粒のグレインサイズを大きくできることが分かっている。
【００１４】
また、ジシランガスを用いたａ−ｓｉ膜の成膜は、成膜レートの温度依存性が低いため、成膜の際、ａ−ｓｉ膜を成膜する基板を加熱するヒータの温度分布に左右され難いことから、成膜後のａ−ｓｉ膜を結晶化させてｐ−ｓｉ膜を形成した際、ｐ−ｓｉ膜をｐ−ｓｉ膜の面内において略均一な膜厚とできることが分かっている。
【００１５】
しかしながら、ジシランガスを用いてａ−ｓｉ膜を成膜した後、結晶化させてｐ−ｓｉ膜を形成すると、ｐ−ｓｉ膜の面内において、各結晶粒のグレインサイズがばらついてしまうといった問題があった。これは、ジシランガスを用いた成膜の際に偶然発生する結晶の核の密度が粗となるためであると考えられている。
【００１６】
その結果、ＴＦＴ特性が、隣り合う画素間、またはＴＦＴ基板毎にばらついてＴＦＴの信頼性低下し、液晶装置の表示等に悪影響を及ぼすといった問題があった。尚、各結晶粒のグレインサイズがばらつくと、各結晶粒の平均グレインサイズが大きくなってしまうことも分かっている。
【００１７】
尚、ジシランガスを用いた場合であっても、ｐ−ｓｉ膜を構成する各結晶粒の平均グレインサイズを小さく形成すれば、各結晶粒のグレインサイズのばらつきはなくなるが、この場合、上述したように、各結晶粒のグレインサイズが小さすぎると、電子の移動度が低下して、ＴＦＴ特性が低下してしまうといった問題があった。
【００１８】
よって、ジシランガスを用いても、ｐ−ｓｉ膜の各結晶粒の平均グレインサイズを、基板の面内において大き過ぎず小さすぎない適切な大きさに形成することができるとともに、各結晶粒のグレインサイズを、略均一な大きさに形成することのできる技術が望まれていた。
【００１９】
このような問題に鑑み、特許文献１には、ガラス基板上にｐ−ｓｉ膜を成膜するに先立って、ガラス基板上に、１０ｎｍ以下の膜厚を有するＳｉＯｘ（０＜ｘ≦２）の粒子状生成物を成膜した後、ＳｉＯｘの粒子状生成物を核として、ＳｉＯｘの粒子状生成物上にｐ−ｓｉ膜を成膜することにより、ｐ−ｓｉ膜の各結晶粒のグレインサイズが略均一となるよう、ＳｉＯｘの粒子状生成物の密度によって各結晶粒のグレインサイズをコントロールして成膜する技術が開示されている。
【特許文献１】特開平５−２７５３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、特許文献１に開示された技術においては、ｐ−ｓｉ膜下に、ＳｉＯｘの粒子状生成物を、１０ｎｍ以下の膜厚に成膜する工程を別途必要とすることから、大変煩雑である他、ＳｉＯｘの粒子状生成物を別途用いる必要があるため、製造コストが増大してしまうといった問題があった。
【００２１】
ここで、ｐ−ｓｉ膜の各結晶粒のグレインサイズを大きくする他の手法としては、減圧ＣＶＤを用いたａ−ｓｉ膜の成膜の際、成膜ガスに、モノシラン（SiH4）ガスを用いる手法も周知である。
【００２２】
モノシランガスを用いてｐ−ｓｉ膜を形成すると、各結晶粒のグレインサイズは、ジシランガスを用いた場合よりは小さくなるが、各結晶粒のグレインサイズを略均一に形成できることが分かっている。
【００２３】
即ち、各結晶粒の平均グレインサイズを、各結晶粒のグレインサイズがばらつかない、適切な大きさにできることが分かっている。これは、モノシランガスを用いた成膜の際に略均一な大きさの核が偶然、核の密度が密となるよう発生するためであると考えられている。
【００２４】
ところが、モノシランガスは、ジシランガスに比べ、成膜レートが遅く、成膜の際の温度依存性が高いことから、成膜の際、ａ−ｓｉ膜を成膜する基板を加熱するヒータの温度分布が結晶化後のｐ−ｓｉ膜の膜厚に影響してしまい、面内において、略均一な膜厚にｐ−ｓｉ膜を形成することができないため、使用し難いといった問題があった。尚、ｐ−ｓｉ膜が面内において不均一となる問題は、温度分布が一定のヒータを用いれば無視できるが、温度分布が完全に一定のヒータを製造することは難しい。
【００２５】
よって、ａ−ｓｉ膜の成膜にジシランガスを用いれば、面内において、結晶化後、略均一な膜厚を有するｐ−ｓｉ膜を形成することができるが、各結晶粒のグレインサイズがばらつくといった問題があり、ａ−ｓｉ膜の成膜にモノシランガスを用いれば、結晶化後、各結晶粒のグレインサイズを略均一にすることができるが、面内において略均一な膜厚を有するｐ−ｓｉ膜を形成することができず、ＴＦＴの信頼性が低下してしまうといった問題があった。
【００２６】
以上から、ＣＶＤ装置を用いてａ−ｓｉ膜を成膜してｐ−ｓｉ膜を形成する際、ｐ−ｓｉ膜の各結晶粒の平均グレインサイズが、適切なサイズ、具体的には、モノシランガスを用いて成膜した場合と略同等となるとともに、ｐ−ｓｉ膜の面内において、略均一の膜厚となるようコントロールすることのできる手法が望まれていた。
【００２７】
本発明は上記問題点に着目してなされたものであり、ＣＶＤ装置を用いて基板上に半導体膜を成膜する際、各結晶粒のグレインサイズが略均一となり、各結晶粒の平均グレインサイズが適切な大きさとなるとともに、面内において略均一な膜厚の半導体膜を形成することができることにより、信頼性の高いトランジスタを製造できる半導体装置の製造方法、電気光学装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するために本発明に係る半導体装置の製造方法は、基板上にトランジスタを構成する半導体膜をＣＶＤ装置で成膜する半導体装置の製造方法であって、前記基板を、前記ＣＶＤ装置内に導入して、ヒータ上に載置し、前記ヒータを加熱することによって前記基板を設定された成膜温度まで加熱する加熱工程と、前記ＣＶＤ装置内にモノシランガスを導入して、前記基板上に、非晶質の第１の半導体膜を第１の膜厚に成膜する第１の成膜工程と、前記ＣＶＤ装置内にジシランガスを導入して、前記第１の半導体膜上に、非晶質の第２の半導体膜を前記第１の膜厚よりも厚い第２の膜厚に成膜して、前記第１の半導体膜及び前記第２の半導体膜により、前記半導体膜を設定厚さに形成する第２の成膜工程と、を具備することを特徴とする。
【００２９】
本発明によれば、ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第１の半導体膜を第１の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第１の半導体膜上に非晶質な第２の半導体膜を第１の膜厚よりも厚い第２の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第１の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、第２の半導体膜によって略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
【００３０】
また、前記ＣＶＤ装置は、枚葉式の減圧ＣＶＤ装置であることを特徴とする。
【００３１】
本発明によれば、枚葉式の減圧ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜することにより、効率良く、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、略均一な膜厚を有する半導体膜を基板上に形成することができるといった効果を有する。
【００３２】
さらに、前記第１の膜厚は、５ｎｍ〜２０ｎｍの膜厚であることを特徴とする。
【００３３】
本発明によれば、ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第１の半導体膜を５ｎｍ〜２０ｎｍの膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第１の半導体膜上に非晶質な第２の半導体膜を５ｎｍ〜２０ｎｍの膜厚よりも厚い膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、５ｎｍ〜２０ｎｍの膜厚に形成された第１の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、５ｎｍ〜２０ｎｍの膜厚以上に形成された第２の半導体膜によって略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
【００３４】
また、前記第２の成膜工程後、非晶質の前記半導体膜を結晶化させる結晶化工程をさらに具備し、前記第１の成膜工程及び前記第２の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜の面内における最大膜厚値から最小膜厚値を引いた値に対し前記面内における２倍の平均膜厚値を割った値から求めた面内均一性を、４％以下に調整することを特徴とする。
【００３５】
本発明によれば、ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第１の半導体膜を第１の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第１の半導体膜上に非晶質な第２の半導体膜を第１の膜厚よりも厚い第２の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第１の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、第２の半導体膜によって面内均一性が４％以下となる略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
【００３６】
さらに、前記第１の成膜工程及び前記第２の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜を構成する結晶の平均粒径を、直径０．２μｍ〜０．６μｍに調整することを特徴とする。
【００３７】
本発明によれば、ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第１の半導体膜を第１の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第１の半導体膜上に非晶質な第２の半導体膜を第１の膜厚よりも厚い第２の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第１の半導体膜により、半導体膜の面内において、各結晶粒の平均結晶粒径を、直径０．２μｍ〜０．６μｍとなる略均一なグレインサイズにすることができるとともに、第２の半導体膜によって面内均一性が４％以下となる略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
【００３８】
本発明に係る電気光学装置の製造方法は、請求項１〜５のいずれかに記載の半導体装置の製造方法を、電気光学装置に用いる基板上に前記半導体膜を成膜する工程に用いることを特徴とする。
【００３９】
本発明によれば、ＣＶＤ装置を用いて、電気光学装置に用いる基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第１の半導体膜を第１の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第１の半導体膜上に非晶質な第２の半導体膜を第１の膜厚よりも厚い第２の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第１の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、第２の半導体膜によって略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
【発明を実施するための最良の形態】
【００４０】
以下、図面を参照にして本発明の実施の形態を説明する。尚、以下に示す実施の形態において半導体装置は、電気光学装置、より具体的には、液晶装置を例に挙げて説明する。また、液晶装置に用いる一対の基板の内、一方の基板は、素子基板（以下、ＴＦＴ基板と称す）を、また他方の基板は、ＴＦＴ基板に対向する対向基板を例に挙げて説明する。
【００４１】
先ず、本実施の形態の製造方法によって製造される液晶装置の全体の構成について説明する。図１は、本実施の形態の製造方法によって製造される液晶装置の平面図、図２は、図１中のＩＩ−ＩＩ線に沿って切断した液晶装置の断面図、図３は、一つの画素に着目した図１の液晶装置の模式的断面図である。
【００４２】
図１、図２に示すように、液晶装置１００は、例えば、石英基板、ガラス基板、シリコン基板を用いたＴＦＴ基板１０と、該ＴＦＴ基板１０に対向配置される、例えばガラス基板や石英基板を用いた対向基板２０との間の内部空間に、液晶５０が介在されて構成される。対向配置されたＴＦＴ基板１０と対向基板２０とは、シール材５２によって貼り合わされている。
【００４３】
ＴＦＴ基板１０の基板上の液晶５０と接する面側に、液晶装置１００の表示領域４０を構成するＴＦＴ基板１０の表示領域１０ｈが構成されている。また、表示領域１０ｈに、画素を構成する画素電極（ＩＴＯ）９ａがマトリクス状に配置されている。
【００４４】
また、対向基板２０の基板上の全面に、対向電極（ＩＴＯ）２１が設けられており、対向電極２１のＴＦＴ基板１０の表示領域１０ｈに対向する位置の液晶５０と接する面側に、液晶装置１００の表示領域４０を構成する対向基板２０の表示領域２０ｈが構成されている。
【００４５】
ＴＦＴ基板１０の画素電極９ａ上に、ラビング処理が施された配向膜１６が設けられており、また、対向基板２０上の全面に渡って形成された対向電極２１上にも、ラビング処理が施された配向膜２６が設けられている。各配向膜１６，２６は、例えばポリイミド膜等の透明な有機膜からなる。
【００４６】
また、ＴＦＴ基板１０の画素領域においては、複数本の走査線１１ａ（図３参照）と複数本のデータ線６ａ（図３参照）とが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１ａとデータ線６ａとの各交差部分に対応してトランジスタであるＴＦＴ３０が設けられ、このＴＦＴ３０毎に画素電極９ａが電気的に接続されている。
【００４７】
ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。
【００４８】
対向基板２０に、ＴＦＴ基板１０の表示領域１０ｈ及び対向基板２０の表示領域２０ｈの外周を、画素領域において規定し区画することにより、表示領域を規定する額縁としての遮光膜５３が設けられている。
【００４９】
液晶５０がＴＦＴ基板１０と対向基板２０との間の空間に、既知の液晶注入方式で注入される場合、シール材５２は、シール材５２の１辺の一部において欠落して塗布されている。
【００５０】
シール材５２の欠落した箇所は、該欠落した箇所から貼り合わされたＴＦＴ基板１０及び対向基板２０との間に液晶５０を注入するための液晶注入口１０８を構成している。液晶注入口１０８は、液晶注入後、封止材１０９で封止される。
【００５１】
シール材５２の外側の領域に、ＴＦＴ基板１０のデータ線６ａに画像信号を所定のタイミングで供給して該データ線６ａを駆動するドライバであるデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２が、ＴＦＴ基板１０の一辺に沿って設けられている。
【００５２】
この一辺に隣接する二辺に沿って、ＴＦＴ基板１０の走査線１１ａ及びゲート電極３ａに、走査信号を所定のタイミングで供給することにより、ゲート電極３ａを駆動するドライバである走査線駆動回路１０３，１０４が設けられている。走査線駆動回路１０３，１０４は、シール材５２の内側の遮光膜５３に対向する位置において、ＴＦＴ基板１０上に形成されている。
【００５３】
また、ＴＦＴ基板１０上に、データ線駆動回路１０１、走査線駆動回路１０３，１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。
【００５４】
上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成されている。そして、ＴＦＴ基板１０と対向基板２０相互間に、下端が上下導通端子１０７に接触し上端が対向電極２１に接触する上下導通材１０６が設けられており、該上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。
【００５５】
また、図３に示すように、石英基板、ガラス基板、シリコン基板等のＴＦＴ基板１０上に、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積層構造をなして備えられている。尚、この積層構造、及び積層された各層の機能は周知であるため、概略的に説明する。
【００５６】
この積層構造は、下から順に、走査線１１ａを含む第１層（成膜層）、ゲート電極３ａを具備するＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、画素電極９ａ及び配向膜１６等を含む第６層（最上層）からなる。
【００５７】
また、第１層及び第２層間に下地層である下地絶縁膜１２が設けられ、第２層及び第３層間に第１層間絶縁膜４１が設けられ、第３層及び第４層間に第２層間絶縁膜４２が設けられ、第４層及び第５層間に第３層間絶縁膜４３が設けられ、第５層及び第６層間に第４層間絶縁膜４４が設けられており、前述の各要素間が短絡することを防止している。
【００５８】
第１層に、例えば、タングステンシリサイドからなる走査線１１ａが、平面形状がストライプ状となるようパターニングされて成膜されている。また、走査線１１ａは、ＴＦＴ３０に下側から入射しようとする光を遮る遮光機能をも有している。走査線１１ａ上に、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２が、例えば、常圧または減圧ＣＶＤ法等により成膜されている。
【００５９】
第２層に、ゲート電極３ａを含むＴＦＴ３０が設けられている。尚、ＴＦＴ３０は、ｎ型のトランジスタであれば、画素電極９ａがマトリクス状に配置されたＴＦＴ基板１０の画素領域に配置され、ｐ型のトランジスタであれば、画素領域の周辺領域に配置される。
【００６０】
ＴＦＴ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有しており、半導体膜、例えばｐ−ｓｉ膜等の結晶化シリコン膜からなる半導体層１と、ゲート電極３ａと、ゲート電極３ａと半導体層１とを絶縁するゲート絶縁膜２とから主要部が構成されている。
【００６１】
半導体層１は、ゲート電極３ａからの電界によりチャネルが形成されるチャネル領域１ａと、低濃度ソース領域１ｂと、低濃度ドレイン領域１ｃと、高濃度ソース領域１ｄと、高濃度ドレイン領域１ｅとを備えている。そして、この第２層に、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。
【００６２】
下地絶縁膜１２に、平面的にみて半導体層１の両脇に、データ線６ａに沿って延びる半導体層１のチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られている。該コンタクトホール１２ｃｖにより、同一行の走査線１１ａとゲート電極３ａとは、同電位となる。
【００６３】
第３層に、容量部である蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに電気的に接続された下部電極７１と、容量電極３００とが、容量となる誘電体膜７５を介して対向配置されることにより形成されている。
【００６４】
ＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下に、例えば、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４１が形成されている。
【００６５】
第１層間絶縁膜４１に、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するために介在されるコンタクトホール８１が、第２層間絶縁膜４２を貫通しつつ開孔されている。
【００６６】
また、第１層間絶縁膜４１に、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するために介在されるコンタクトホール８３が開孔されている。
【００６７】
さらに、この第１層間絶縁膜４１に、下部電極７１と中継電極７１９とを電気的に接続するために介在されるコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１に、中継電極７１９と第２中継層６１とを電気的に接続するために介在されるコンタクトホール８８２が、第２層間絶縁膜４２を貫通しつつ開孔されている。
【００６８】
第４層に、データ線６ａが設けられている。このデータ線６ａは、下層より順に、アルミニウム層４１Ａ、窒化チタン層４１ＴＮ、窒化シリコン膜層４０１の三層構造を有する膜として形成されている。
【００６９】
また、この第４層に、データ線６ａと同一膜として、シールド層用中継層６０及び第２中継層６１が形成されている。また、第２層間絶縁膜４２に、シールド層用中継層６０と容量電極３００とを電気的に接続するために介在されるコンタクトホール８０１が開孔されている。
【００７０】
第５層に、シールド層４００が形成されている。また、第５層に、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。
【００７１】
第３層間絶縁膜４３に、シールド層４００とシールド層用中継層６０とを電気的に接続するために介在されるコンタクトホール８０３、及び、第３中継電極４０２と第２中継層６１とを電気的に接続するために介在されるコンタクトホール８０４がそれぞれ開孔されている。
【００７２】
第６層に、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下に、第４層間絶縁膜４４が形成されている。また、第４層間絶縁膜４４に、画素電極９ａ及び第３中継電極４０２間を電気的に接続するために介在されたコンタクトホール８９が開孔されている。
【００７３】
尚、上述した液晶装置の構成は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
【００７４】
次に、図３のＴＦＴ３０の半導体層１を構成するｐ−ｓｉ膜を形成する際用いられるＣＶＤ装置について、図４、図５を用いて説明する。図４は、ａ−ｓｉ膜を成膜するＣＶＤ装置の構成の概略を示す部分断面図、図５は、図４のＣＶＤ装置のヒータ上に載置された大板基板を示す平面図である。
【００７５】
図４に示すように、ａ−ｓｉ膜１’を成膜するＣＶＤ装置２００は、既知の枚葉式の減圧ＣＶＤ装置であり、ステージに載置された基板１０’を、ａ−ｓｉ膜１’の成膜温度まで加熱するヒータ２１０と、該ヒータ２１０のステージに載置された基板１０’に対して、ａ−ｓｉ膜１’を成膜する際用いられるジシランガスＧまたはモノシランガスＭを、ＣＶＤ装置２００の内部２００ｉに導入するシャワープレート２２０とにより主要部が構成されている。尚、ＣＶＤ装置２００は、図示しない切り換え弁等により、内部２００ｉに、ジシランガスＧとモノシランガスＭとが選択的に導入できるようになっている。このことにより、基板１０’上に、後述する第１の半導体膜１ｆと第２の半導体膜１ｓとを、連続成膜することができる。
【００７６】
また、図５に示すように、基板１０’は、上述したＴＦＴ基板１０が複数構成される、石英、ガラス等から構成された大板基板から構成されていても構わないし、上述したＴＦＴ基板１０が１つ構成される、石英、ガラス等から構成された基板から構成されていても構わない。
【００７７】
次に、このように構成されたＣＶＤ装置２００を用いた本実施の形態の液晶装置の製造方法、具体的には、上述した半導体層１を構成するｐ−ｓｉ膜の製造方法について、図６〜図１５を用いて説明する。
【００７８】
図６は、本実施の形態を示すｐ−ｓｉ膜の製造工程を示すフローチャート、図７は、図５の基板上に非晶質の第１の半導体膜を成膜した状態を概略的に示す断面図、図８は、図７の第１の半導体膜上に非晶質の第２の半導体膜を成膜した状態を概略的に示す断面図である。
【００７９】
また、図９は、図８の第１の半導体膜の第１の膜厚と、第２の半導体膜の第２の膜厚とを可変した際のｐ−ｓｉ膜の膜厚の面内均一性を示す図表、図１０は、第１の半導体膜の第１の膜厚を可変した際のｐ−ｓｉ膜の膜厚の面内均一性を示すグラフである。
【００８０】
さらに、図１１は、図４のＣＶＤ装置を用いて、モノシランガスで５５ｎｍの膜厚にａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図、図１２は、図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が５ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が５０ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図である。
【００８１】
また、図１３は、図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が１０ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が４５ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図、図１４は、図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が２０ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が３５ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図、図１５は、図４のＣＶＤ装置を用いて、ジシランガスで５５ｎｍの膜厚にａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図である。
【００８２】
尚、液晶装置１００の製造方法において、半導体層１を構成するｐ−ｓｉ膜以外の製造方法は、周知であるため、その説明は省略する。
【００８３】
先ず、図６のステップＳ１において、図４に示すように、ＣＶＤ装置２００の内部２００ｉのヒータ２１０のステージに、図５に示す基板１０’を載置するとともに、ヒータ２１０を、例えば略６００℃まで加熱することにより、基板１０’を、成膜温度、具体的には、基板表面が６００℃よりも１０℃〜２０℃低い温度となるまで加熱する加熱工程を行う。尚、ヒータ２１０の加熱温度は、６００℃に限定されない。
【００８４】
ヒータ２１０を、略６００℃まで加熱した後、ステップＳ２において、ＣＶＤ装置２００の内部２００ｉに、モノシランガスＭを、シャワープレート２２０を介して、例えば３００ｓｃｃｍ(cc/min)の流量で導入することにより、図７に示すように、基板１０’上に、非晶質の半導体膜であるａ−ｓｉ膜から構成される第１の半導体膜１ｆを、モノシランガスＭの導入時間を調整して、第１の膜厚Ｔ１、具体的には、５ｎｍ〜２０ｎｍの膜厚に成膜する第１の成膜工程を行う。
【００８５】
その結果、基板１０’上には、図７に示すように、５ｎｍ〜２０ｎｍの第1の膜厚Ｔ１に成膜されたａ−ｓｉ膜から構成される第１の半導体膜１ｆが成膜される。尚、モノシランガスＭの流量は、３００ｓｃｃｍに限定されない。
【００８６】
次いで、ステップＳ３において、ＣＶＤ装置２００の図示しない切り換え弁を切り換えることにより、ＣＶＤ装置２００の内部２００ｉに、ジシランガスＧを、シャワープレート２２０を介して、例えば５０ｓｃｃｍ(cc/min)の流量で導入することにより、図８に示すように、第１の半導体膜１ｆ上に、非晶質の半導体膜であるａ−ｓｉ膜から構成される第２の半導体膜１ｓを、ジシランガスＧの導入時間を調整して、第１の膜厚Ｔ１よりも厚い第２の膜厚Ｔ２に成膜する第２の成膜工程を行う。
【００８７】
具体的には、第２の成膜工程においては、第１の半導体膜１ｆ及び第２の半導体膜１ｓから構成されるａ−ｓｉ膜１’の膜厚を設定厚さＴ、例えば５５ｎｍに形成する場合には、第１の膜厚Ｔ１に応じて、第２の膜厚Ｔ２＝３５ｎｍ〜５０ｎｍに成膜する。
【００８８】
尚、ジシランガスＧの流量は、５０ｓｃｃｍに限定されない。また、同一ＣＶＤ装置２００において、基板１０’上に、第１の半導体膜１ｆと第２の半導体膜１ｓとを成膜することができることにより、即ち、第１の半導体膜１ｆ成膜後、第２の半導体膜１ｓを成膜する際、装置２００の外部に基板１０’を搬出する必要がないことから、ａ−ｓｉ膜１’の成膜を効率良く行うことができるとともに、第１の半導体膜１ｆの成膜後、基板１０’を装置２００の外部に搬出することに伴い、第１の半導体膜１ｆの表面に不純物が付着してしまいことが防止される。
【００８９】
第２の成膜工程後、第１の半導体膜１ｆ上には、図８に示すように、３５ｎｍ〜５０ｎｍの第２の膜厚Ｔ２に成膜されたａ−ｓｉ膜から構成される第２の半導体膜１ｓが成膜される。
【００９０】
言い換えれば、基板１０’上には、第１の半導体膜１ｆ及び第２の半導体膜１ｓから構成された設定厚さＴ＝５５ｎｍの膜厚を有するａ−ｓｉ膜１’が形成される。尚、ａ−ｓｉ膜１’の設定厚さＴも５５ｎｍに限定されない。
【００９１】
また、この際、ａ−ｓｉ膜１’においては、第１の半導体膜１ｆと第２の半導体膜１ｓとは、ともにａ−ｓｉ膜から構成されているため、実際は、両膜間には、図８に示すような境界はなく、混ざりあって成膜される。即ち、ａ−ｓｉ膜１’は、１層の膜から成膜されることになる。
【００９２】
尚、本実施の形態において、ａ−ｓｉ膜１’を、モノシランガスＭを導入することにより成膜した第１の半導体膜１ｆと、該第１の半導体膜１ｆ上に、ジシランガスＧを導入することにより成膜した第２の半導体膜１ｓとにより構成すると示した。
【００９３】
これは、第１の半導体膜１ｆ及び第２の半導体膜１ｓから構成されたａ−ｓｉ膜１’を、後述する結晶化工程で結晶化させて、ｐ−ｓｉ膜を形成すると、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズを、第１の半導体膜１ｆによって略均一に形成することができる、即ち、各結晶粒３５０の平均グレインサイズＲを、各結晶粒３５０のグレインサイズがばらつかない、適切な大きさにすることができるとともに、第２の半導体膜１ｓによってｐ−ｓｉ膜の面内において、ｐ−ｓｉ膜を略均一な膜厚にできるためである。
【００９４】
ここで、先ず、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズを略均一にできる理由としては、モノシランガスＭを導入することにより成膜したａ−ｓｉ膜は、上述したように、結晶化後、上述したように、各結晶の密度が高くなることから、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズが略均一になることが分かっている。即ち、各結晶粒３５０の平均グレインサイズＲが、各結晶粒３５０のグレインサイズがばらつかない適切な大きさになることが分かっている。このため、第１の半導体膜１ｆの成膜後、第１の半導体膜１ｆを構成する略均一なグレインサイズを有する高密度の各結晶粒３５０が核となることから、第１の半導体膜１ｆ上に、上述したように、ジシランガスＧを導入することによりｐ−ｓｉ膜の各結晶粒３５０のグレインサイズがばらついてしまう第２の半導体膜１ｓを成膜したとしても、後述する結晶化工程後、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズがばらついてしまうことを、第1の半導体膜１ｆを構成する各結晶粒３５０の核により防止できることが理由として挙げられる。
【００９５】
具体的には、図１５に示すように、ジシランガスＧの導入により、ａ−ｓｉ膜１’を、設定厚さＴ＝５５ｎｍに第２の半導体膜１ｓのみで成膜すると、成膜後、結晶化後のｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲが、１．５μｍと非常に大きくなってしまい、各結晶粒３５０のグレインサイズがばらついてしまう。即ち、各結晶粒のグレインサイズを調整することが難しくなってしまう。
【００９６】
ところが、図１２〜図１４に示すように、モノシランガスＭの導入により、第１の半導体膜１ｆを第１の膜厚Ｔ１＝５ｎｍ〜２０ｎｍに成膜し、ジシランガスＧの導入により、第２の半導体膜１ｓを第２の膜厚Ｔ２＝３５ｎｍ〜５０ｎｍに成膜してａ−ｓｉ膜１’を設定厚さＴ＝５５ｎｍに成膜すると、結晶化後のｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲを、各結晶粒３５０のグレインサイズがばらつかない０．２μｍ〜０．６μｍに調整することができる。
【００９７】
尚、この値は、図１１に示すように、モノシランガスＭの導入により、ａ−ｓｉ膜１’を、設定厚さＴ＝５５ｎｍに第１の半導体膜１ｆのみで成膜した際の、結晶化後のｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲ＝０．２μｍ〜０．６μｍと略一致する。
【００９８】
以上から、後述する結晶化工程後、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズがばらついてしまうことを防止できることが分かる。
【００９９】
次いで、ｐ−ｓｉ膜を、該ｐ−ｓｉ膜の面内において略均一な膜厚にすることができる理由としては、ジシランガスＧを導入することにより成膜したａ−ｓｉ膜は、上述したように、結晶化後、ｐ−ｓｉ膜を、該ｐ−ｓｉ膜の面内において略均一な膜厚にできることが分かっている。これは、上述したように、モノシランガスＭを導入して、基板１０’上の面内に膜厚が不均一となってしまう第１の半導体膜１ｆを成膜したとしても、第１の半導体膜１ｆ上に、上述したように、ジシランガスＧを導入して、面内において略均一な膜厚となる第２の半導体膜１ｓを成膜することにより、後述する結晶化工程後、ｐ−ｓｉ膜の膜厚を、面内において、略均一な膜厚に形成できることが理由として挙げられる。
【０１００】
具体的には、図９、図１０に示すように、モノシランガスＭの導入により、ａ−ｓｉ膜１’を、設定厚さＴ＝５５ｎｍに第１の半導体膜１ｆのみで成膜して、結晶化させた後のｐ−ｓｉ膜の面内均一性は、６％となってしまい、ｐ−ｓｉ膜の面内において、膜厚がばらついてしまうことがわかる、即ち不均一となることが分かる。
【０１０１】
尚、面内均一性は、結晶化後のｐ−ｓｉ膜の面内における最大膜厚値から最小膜厚値を引いた値に対し、ｐ−ｓｉ膜の面内における２倍の平均膜厚値を割った値から求めたものである。
【０１０２】
それに対し、モノシランガスＭの導入により、第１の半導体膜１ｆを第１の膜厚Ｔ１＝５ｎｍ〜２０ｎｍに成膜し、ジシランガスＧの導入により、第２の半導体膜１ｓを第２の膜厚Ｔ２＝３５ｎｍ〜５０ｎｍに成膜してａ−ｓｉ膜１’を設定厚さＴ＝５５ｎｍに成膜すると、結晶化後のｐ−ｓｉ膜の面内均一性は、１．８３％〜３．０５％となり、略４％以下となることが分かる。
【０１０３】
尚、この場合における面内均一性の値、１．８３％〜３．０５％は、ジシランガスＧの導入により、ａ−ｓｉ膜１’を、設定厚さＴ＝５５ｎｍに第２の半導体膜１ｓのみで成膜して、結晶化させた後のｐ−ｓｉ膜の面内均一性、約１．３〜１．５％と略一致する。
【０１０４】
また、図１０に示すように、第１の半導体膜１ｆの第１の膜厚Ｔ１の値が小さければ小さい程、ｐ−ｓｉ膜の面内均一性は向上することが分かる。さらに、図９、図１０に示すように、結晶化後のｐ−ｓｉ膜の面内均一性は、第２の半導体膜１ｓの第２の膜厚Ｔ２には殆ど影響せずに、第１の半導体膜１ｆの第１の膜厚Ｔ１のみが影響することが分かる。よって、設定膜厚Ｔは、第２の膜厚Ｔ２を調整することにより設定する。
【０１０５】
このことから、第２の膜厚Ｔ２を調整して、ａ−ｓｉ膜１’の設定膜厚Ｔを、どのような値に設定する場合であっても、本実施の形態のように、第１の半導体膜１ｆの第１の膜厚Ｔ１を５ｎｍ〜２０ｎｍとすれば、ｐ−ｓｉ膜において、良好な面内均一性を得ることができる。
【０１０６】
図６に戻って、最後にステップＳ４においては、成膜したａ−ｓｉ膜１’を、上述した既知の固相成長法により結晶化させてｐ−ｓｉ膜にする結晶化工程を行う。このことにより、ｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲは、０．２〜０．６μｍとなるよう調整される。即ち、グレインサイズのばらつきの少ない、言い換えれば、略均一なグレインサイズの各結晶粒３５０を有するｐ−ｓｉ膜を形成することができる。さらに、ｐ−ｓｉ膜は、該ｐ−ｓｉ膜の面内において、略均一な膜厚、具体的には、面内均一性が４％以下となるように調整される。
【０１０７】
尚、ｐ−ｓｉ膜形成後は、画素毎に、半導体層１を形成するため、ｐ−ｓｉ膜を、上述したように、パターニングした後、該パターニング後のｐ−ｓｉ膜に対して不純物イオンを注入することにより、ｐ−ｓｉ膜にチャネル領域１ａと、低濃度ソース領域１ｂと、低濃度ドレイン領域１ｃと、高濃度ソース領域１ｄと、高濃度ドレイン領域１ｅとを形成して、半導体層１をそれぞれ形成する。
【０１０８】
このように、本実施の形態においては、ＣＶＤ装置２００を用いて、基板１０’にａ−ｓｉ膜を成膜する際、内部２００ｉにｐ−ｓｉ膜の各結晶粒３５０を略均一なグレインサイズに形成することができるモノシランガスＭを導入することにより、基板１０’上に第１の半導体膜１ｆを、第１の膜厚Ｔ１＝５ｎｍ〜２０ｎｍに形成するとともに、内部２００ｉにｐ−ｓｉ膜を面内において略均一な厚さに形成することができるジシランガスＧを導入することにより、第１の半導体膜１ｆ上に第２の半導体膜１ｓを第１の膜厚Ｔ１よりも厚い第２の膜厚Ｔ２に成膜することによって、ａ−ｓｉ膜１’を成膜すると示した。
【０１０９】
このことによれば、成膜後のａ−ｓｉ膜１’を結晶化させて、ｐ−ｓｉ膜を形成した際、５ｎｍ〜２０ｎｍの第１の膜厚Ｔ１に形成された第１の半導体膜１ｆにより、ｐ−ｓｉ膜の面内において、各結晶粒３５０が略均一であって適切な大きさのグレインサイズ、具体的には、０．２μｍ〜０．６μｍの平均グレインサイズＲを有するｐ−ｓｉ膜を形成することができる。さらに、第２の膜厚Ｔ２の第２の半導体膜１ｓによって面内均一性が４％以下となる略均一な膜厚を有するｐ−ｓｉ膜を形成することができる。以上から、信頼性の高いトランジスタを製造できる。
【産業上の利用可能性】
【０１１０】
また、液晶パネルは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上述した液晶パネルは、ＴＦＴ（薄膜トランジスタ）等のアクティブ素子（能動素子）を用いたアクティブマトリクス方式の液晶表示モジュールを例に挙げて説明したが、これに限らず、ＴＦＤ（薄膜ダイオード）等のアクティブ素子（能動素子）を用いたアクティブマトリクス方式の液晶表示モジュールであっても構わない。
【０１１１】
さらに、本実施の形態においては、電気光学装置は、液晶装置を例に挙げて説明したが、本発明はこれに限定されず、エレクトロルミネッセンス装置、特に、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置等や、プラズマディスプレイ装置、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）装置、ＳＥＤ(Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ)装置、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置、薄型のブラウン管または液晶シャッター等を用いた装置などの各種の電気光学装置に適用できる。
【０１１２】
また、電気光学装置は、半導体基板に素子を形成する表示用デバイス、例えばＬＣＯＳ（Liquid Crystal On Silicon）等であっても構わない。ＬＣＯＳでは、素子基板として単結晶シリコン基板を用い、画素や周辺回路に用いるスイッチング素子としてトランジスタを単結晶シリコン基板に形成する。また、画素には、反射型の画素電極を用い、画素電極の下層に画素の各素子を形成する。
【０１１３】
また、電気光学装置は、片側の基板の同一層に、一対の電極が形成される表示用デバイス、例えばＩＰＳ（In-Plane Switching）や、片側の基板において、絶縁膜を介して一対の電極が形成される表示用デバイスＦＦＳ（Fringe Field Switching）等であっても構わない。
【０１１４】
さらに、半導体装置は、電気光学装置を例に挙げて示したが、トランジスタを有するものであれば、どのような装置であっても本実施の形態は適用可能である。
【図面の簡単な説明】
【０１１５】
【図１】本実施の形態の製造方法によって製造される液晶装置の平面図。
【図２】図１中のＩＩ−ＩＩ線に沿って切断した液晶装置の断面図。
【図３】図３は、一つの画素に着目した図１の液晶装置の模式的断面図。
【図４】ａ−ｓｉ膜を成膜するＣＶＤ装置の構成の概略を示す部分断面図。
【図５】図４のＣＶＤ装置のヒータ上に載置された大板基板を示す平面図。
【図６】本実施の形態を示すｐ−ｓｉ膜の製造工程を示すフローチャート。
【図７】図５の基板上に非晶質の第１の半導体膜を成膜した状態を概略的に示す断面図。
【図８】図７の第１の半導体膜上に非晶質の第２の半導体膜を成膜した状態を概略的に示す断面図。
【図９】図８の第１の半導体膜の第１の膜厚と、第２の半導体膜の第２の膜厚とを可変した際のｐ−ｓｉ膜の膜厚の面内均一性を示す図表。
【図１０】第１の半導体膜の第１の膜厚を可変した際のｐ−ｓｉ膜の膜厚の面内均一性を示すグラフ。
【図１１】図４のＣＶＤ装置を用いて、モノシランガスで５５ｎｍの膜厚にａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１２】図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が５ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が５０ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１３】図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が１０ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が４５ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１４】図４のＣＶＤ装置を用いて、モノシランガスで第１の膜厚が２０ｎｍとなるよう第１の半導体膜を成膜するとともに、ジシランガスで第２の膜厚が３５ｎｍとなるよう第２の半導体膜を成膜してａ−ｓｉ膜を５５ｎｍの膜厚に成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１５】図４のＣＶＤ装置を用いて、ジシランガスで５５ｎｍの膜厚にａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【符号の説明】
【０１１６】
１ｆ…第１の半導体膜、１ｓ…第２の半導体膜、１’…ａ−ｓｉ膜（半導体膜）、 １０…ＴＦＴ基板、１０’…大板基板、３０…ＴＦＴ（トランジスタ）、１００…液晶装置（半導体装置）、２００…ＣＶＤ装置、２１０…ヒータ、Ｔ…設定厚さ、Ｔ１…第１の膜厚、Ｔ２…第２の膜厚、Ｒ…平均結晶粒径。
【特許請求の範囲】
【請求項１】
基板上にトランジスタを構成する半導体膜をＣＶＤ装置で成膜する半導体装置の製造方法であって、
前記基板を、前記ＣＶＤ装置内に導入して、ヒータ上に載置し、前記ヒータを加熱することによって前記基板を設定された成膜温度まで加熱する加熱工程と、
前記ＣＶＤ装置内にモノシランガスを導入して、前記基板上に、非晶質の第１の半導体膜を第１の膜厚に成膜する第１の成膜工程と、
前記ＣＶＤ装置内にジシランガスを導入して、前記第１の半導体膜上に、非晶質の第２の半導体膜を前記第１の膜厚よりも厚い第２の膜厚に成膜して、前記第１の半導体膜及び前記第２の半導体膜により、前記半導体膜を設定厚さに形成する第２の成膜工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＣＶＤ装置は、枚葉式の減圧ＣＶＤ装置であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の膜厚は、５ｎｍ〜２０ｎｍの膜厚であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２の成膜工程後、非晶質の前記半導体膜を結晶化させる結晶化工程をさらに具備し、
前記第１の成膜工程及び前記第２の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜の面内における最大膜厚値から最小膜厚値を引いた値に対し前記面内における２倍の平均膜厚値を割った値から求めた面内均一性を、４％以下に調整することを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の成膜工程及び前記第２の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜を構成する結晶の平均粒径を、直径０．２μｍ〜０．６μｍに調整することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置の製造方法を、電気光学装置に用いる基板上に前記半導体膜を成膜する工程に用いることを特徴とする電気光学装置の製造方法。
【請求項１】
基板上にトランジスタを構成する半導体膜をＣＶＤ装置で成膜する半導体装置の製造方法であって、
前記基板を、前記ＣＶＤ装置内に導入して、ヒータ上に載置し、前記ヒータを加熱することによって前記基板を設定された成膜温度まで加熱する加熱工程と、
前記ＣＶＤ装置内にモノシランガスを導入して、前記基板上に、非晶質の第１の半導体膜を第１の膜厚に成膜する第１の成膜工程と、
前記ＣＶＤ装置内にジシランガスを導入して、前記第１の半導体膜上に、非晶質の第２の半導体膜を前記第１の膜厚よりも厚い第２の膜厚に成膜して、前記第１の半導体膜及び前記第２の半導体膜により、前記半導体膜を設定厚さに形成する第２の成膜工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＣＶＤ装置は、枚葉式の減圧ＣＶＤ装置であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の膜厚は、５ｎｍ〜２０ｎｍの膜厚であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２の成膜工程後、非晶質の前記半導体膜を結晶化させる結晶化工程をさらに具備し、
前記第１の成膜工程及び前記第２の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜の面内における最大膜厚値から最小膜厚値を引いた値に対し前記面内における２倍の平均膜厚値を割った値から求めた面内均一性を、４％以下に調整することを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の成膜工程及び前記第２の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜を構成する結晶の平均粒径を、直径０．２μｍ〜０．６μｍに調整することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置の製造方法を、電気光学装置に用いる基板上に前記半導体膜を成膜する工程に用いることを特徴とする電気光学装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−２１２３３１（Ｐ２００９−２１２３３１Ａ）
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願番号】特願２００８−５４４６６（Ｐ２００８−５４４６６）
【出願日】平成２０年３月５日（２００８．３．５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願日】平成２０年３月５日（２００８．３．５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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