表示装置及びその作製方法
【課題】デジタル階調と時間階調とを組み合わせた駆動方法において、アドレス期間よりも短いサステイン期間を有する場合にも正常に画像（映像）の表示が可能であり、ＥＬ駆動用トランジスタが、劣化によりノーマリーオンとなった場合にも、信号線の電位を変えて動作を補償することの出来る画素を提供することを課題とする。
【解決手段】消去用ＴＦＴ１０５のソース領域とドレイン領域とは、一方は電流供給線１０８に接続され、残る一方はゲート信号線１０６に接続されている。この構造により、ＥＬ駆動用ＴＦＴ１０２のしきい値のシフトにより、ノーマリーオンとなった場合にも、ゲート信号線１０６の電位を変えることで、ＥＬ駆動用ＴＦＴ１０２が確実に非導通状態となるように、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧を変えることを可能とする。
【解決手段】消去用ＴＦＴ１０５のソース領域とドレイン領域とは、一方は電流供給線１０８に接続され、残る一方はゲート信号線１０６に接続されている。この構造により、ＥＬ駆動用ＴＦＴ１０２のしきい値のシフトにより、ノーマリーオンとなった場合にも、ゲート信号線１０６の電位を変えることで、ＥＬ駆動用ＴＦＴ１０２が確実に非導通状態となるように、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧を変えることを可能とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置の構成に関する。本発明は、特に、絶縁体上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型電子装置およびアクティブマトリクス型電子装置の駆動方法に関する。
【背景技術】
【０００２】
近年、ＬＣＤ（液晶ディスプレイ）に替わるフラットパネルディスプレイとして、エレクトロルミネッセンス素子（以下、ＥＬ素子と表記する）ＥＬディスプレイが注目を集めており、活発な研究が行われている。
【０００３】
ＬＣＤには、駆動方式として大きく分けて２つのタイプがあった。１つは、ＳＴＮ−ＬＣＤなどに用いられているパッシブマトリクス型であり、もう１つは、ＴＦＴ−ＬＣＤなどに用いられているアクティブマトリクス型であった。ＥＬディスプレイにおいても、同様に、大きく分けて２種類の駆動方式がある。１つはパッシブマトリクス型、もう１つがアクティブマトリクス型である。
【０００４】
パッシブマトリクス型の場合は、ＥＬ素子の上部と下部とに、電極となる配線が配置されている。そして、その配線に電圧を順に加えて、ＥＬ素子に電流を流すことによって点灯させている。一方、アクティブマトリクス型の場合は、各画素にＴＦＴを有し、各画素内で信号を保持出来るようになっている。
【０００５】
ＥＬディスプレイに用いられているアクティブマトリクス型電子装置の構成例を図１３に示す。図１３（Ａ）は全体回路構成図であり、基板１３５０の中央に画素部１３５３を有している。画素部の左右には、ゲート信号線を制御するためのゲート信号線側駆動回路１３５２が配置されている。ゲート信号線駆動回路は、画素部の左右いずれかの片側配置としても構わないが、回路動作の信頼性および効率等を考慮すると、図１３（Ａ）に示すように、両側配置とするのが望ましい。画素部の上側には、ソース信号線を制御するためのソース信号線側駆動回路１３５１が配置されている。１画素の拡大図を図１３（Ｂ）に示す。図１３（Ｂ）において、１３０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。１３０２はＥＬ素子１３０３に供給する電流を制御するための素子（電流制御素子）として機能するエレクトロルミネッセンス駆動用ＴＦＴ（以下、ＥＬ駆動用ＴＦＴと表記する）である。図１３（Ｂ）では、ＥＬ素子１３０３の陽極と電流供給線１３０７との間に配置されている。別の構成方法として、ＥＬ素子１３０３の陰極と陰極電極１３０８との間に配置したりすることも可能である。しかし、ＴＦＴの動作としてソース接地が良いこと、ＥＬ素子１３０３の製造上の制約などから、ＥＬ駆動用ＴＦＴ１３０２にはＰチャネル型を用い、ＥＬ素子１３０３の陽極と電流供給線１３０７との間に配置する方式が一般的であり、多く採用されている。１３０４は、ソース信号線１３０６から入力される信号（電圧）を保持するための保持容量である。図１３（Ｂ）での保持容量１３０４の一方の端子は、電流供給線１３０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ１３０１のゲート電極は、ゲート信号線１３０５に、ソース領域は、ソース信号線１３０６に接続されている。また、ＥＬ駆動用ＴＦＴ１３０２のドレイン領域はＥＬ素子１３０３の陽極１３０９に、ソース領域は電流供給線１３０７に接続されている。
【０００６】
ＥＬ素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた電子装置にも適用可能である。
【０００７】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００８】
また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００９】
次に、同図１３を参照して、アクティブマトリクス型電子装置の回路の動作について説明する。まず、ゲート信号線１３０５が選択されると、スイッチング用ＴＦＴ１３０１のゲート電極に電圧が印加され、スイッチング用ＴＦＴ１３０１が導通状態になる。すると、ソース信号線１３０６の信号（電圧）が保持容量１３０４に蓄積される。保持容量１３０４の電圧は、ＥＬ駆動用ＴＦＴ１３０２のゲート・ソース間電圧ＶGSとなるため、保持容量１３０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１３０２とＥＬ素子１３０３に流れる。その結果、ＥＬ素子１３０３が点灯する。
【００１０】
ＥＬ素子１３０３の輝度、つまりＥＬ素子１３０３を流れる電流量は、ＥＬ駆動用ＴＦＴ１３０２のＶGSによって制御出来る。ＶGSは、保持容量１３０４の電圧であり、それはソース信号線１３０６に入力される信号（電圧）である。つまり、ソース信号線１３０６に入力される信号（電圧）を制御することによって、ＥＬ素子１３０３の輝度を制御する。最後に、ゲート信号線１３０５を非選択状態にして、スイッチング用ＴＦＴ１３０１のゲートを閉じ、スイッチング用ＴＦＴ１３０１を非導通状態にする。その時、保持容量１３０４に蓄積された電荷は保持される。よって、ＥＬ駆動用ＴＦＴ１３０２のＶGSは、そのまま保持され、ＶGSに応じた電流が、ＥＬ駆動用ＴＦＴ１３０２を経由してＥＬ素子１３０３に流れ続ける。
【００１１】
以上の内容に関しては、SID99 Digest : P372 :“Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 :“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【００１２】
ところで、ＥＬディスプレイの階調表現の方法には、アナログ階調方式とデジタル階調方式とがある。前者のアナログ階調方式の場合、ＥＬ駆動用ＴＦＴ１３０２のＶGSを変化させて，ＥＬ素子１３０３に流れる電流を制御し、アナログ的に輝度を変化させる方法である。対して、後者のデジタル階調方式では、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、ＥＬ素子１３０３に全く電流が流れない範囲（点灯開始電圧以下）か、あるいは最大電流が流れる範囲（輝度飽和電圧以上）の２段階でのみ動作する。すなわちＥＬ素子１３０３は、点灯状態と消灯状態のみをとる。
【００１３】
ＥＬディスプレイにおいては、ＴＦＴのしきい値等の特性のばらつきが表示に影響しにくいデジタル階調方式が主に用いられる。しかし、デジタル階調方式の場合、そのままでは点灯、消灯の２階調表示しか出来ないため、別の方式と組み合わせて、多階調化を図る技術が複数提案されている。
【００１４】
そのうちの１つは、面積階調方式とデジタル階調方式を組み合わせる方式である。面積階調方式とは、点灯している部分の面積を制御して、階調を出す方式である。つまり、１つの画素を複数のサブ画素に分割し、点灯しているサブ画素の数や面積を制御して、階調を表現している。
【００１５】
図１４は、面積階調方式による階調表現を行うための画素の構成例である。図１４（Ａ）において、点線枠１４００にて囲まれた範囲が１画素分の回路である。拡大図を図１４（Ｂ）に示している。１４０１は第１のスイッチング用ＴＦＴ、１４０２は第２のスイッチング用ＴＦＴ、１４０３は第１のＥＬ駆動用ＴＦＴ、１４０４は第２のＥＬ駆動用ＴＦＴ、１４０５は第１のＥＬ素子、１４０６は第２のＥＬ素子、１４０７は第３のＥＬ素子、１４０８は第１の保持容量、１４０９は第２の保持容量、１４１０はゲート信号線、１４１１は第１のソース信号線、１４１２は第２のソース信号線、１４１３は電流供給線である。
【００１６】
階調表現の方法としては、まずゲート信号線１４１０が選択されることで、第１のスイッチング用ＴＦＴ１４０１、第２のスイッチング用ＴＦＴ１４０２が導通状態となる。ソース信号線に信号が入力されていないときは、いずれのＥＬ素子も点灯しない（階調０）。第１のソース信号線１４１１に信号が入力されると、第１のスイッチング用ＴＦＴ１４０１を経由して、第１のＥＬ駆動用ＴＦＴ１４０３が導通状態となり、第１のＥＬ素子１４０５に電流が供給され、点灯する。このとき、第２のソース信号線１４１２には信号は入力されておらず、第２のＥＬ素子１４０６、第３のＥＬ素子１４０７は消灯状態である（階調１）。次に、第２のソース信号線１４１２に信号が入力されると、第２のスイッチング用ＴＦＴ１４０２を経由して、第２のＥＬ駆動用ＴＦＴ１４０４が導通状態となり、第２のＥＬ素子１４０６、第３のＥＬ素子１４０７に電流が供給され、点灯する。このとき、第１のソース信号線１４１１には信号は入力されておらず、第１のＥＬ素子１４０５は消灯状態である（階調２）。最後に、第１のソース信号線１４１１、第２のソース信号線１４１２の双方に信号が入力されると、第１のスイッチング用ＴＦＴ１４０１、第２のスイッチング用ＴＦＴ１４０２を経由して、第１のＥＬ駆動用ＴＦＴ１４０３、第２のＥＬ駆動用ＴＦＴ１４０４が導通状態となり、第１のＥＬ素子１４０５、第２のＥＬ素子１４０６、第３のＥＬ素子１４０７に電流が供給され、点灯する。この段階で１画素分全てのＥＬ素子が点灯状態となる（階調３）。以上のようにして、図１４に示した画素においては、４段階の階調表現を行うことが出来る。
【００１７】
なお、図１４においては、点灯するＥＬ素子の面積を明確にするため、第２、第３のＥＬ素子を分割して示しているが、第１のＥＬ素子に対して２倍の面積を有する第２のＥＬ素子のみを配置しても良いことは言うまでもない。
【００１８】
この方式の欠点としては、サブ画素の数を多くすることに限界があるため、高解像度化や、多階調化が難しいことである。面積階調方式については、Euro Display 99 Late News : P71 :“TFT-LEPD with Image Uniformity by Area Ratio Gray Scale”、IEDM 99 : P107 :“Technology for Active Matrix Light Emitting Polymer Displays”、などに報告がされている。
【００１９】
もう１つの多階調化を図る方式として、時間階調方式とデジタル階調方式を組み合わせる方式がある。時間階調方式とは、点灯している時間の差を利用して、階調を出す方式である。つまり、１フレーム期間を、複数のサブフレーム期間に分割し、点灯しているサブフレーム期間の数や長さを制御して、階調を表現している。
【００２０】
デジタル階調方式と面積階調方式と時間階調方式を組み合わせた場合については、IDW'99 : P171 :“Low-Temperature Poly-Si TFT Driven Light-Emitting-Polymer Displays and Digital Gray Scale for Uniformity”に報告されている。
【発明の概要】
【発明が解決しようとする課題】
【００２１】
図１５は、デジタル階調と時間階調とをくみあわせた駆動方法におけるタイミングチャートである。図１５（Ａ）はアドレス（書き込み）期間とサステイン（点灯）期間とが、サブフレーム期間内で完全に分離しているのに対し、図１５（Ｂ）では分離していない。
【００２２】
通常，時間階調を利用した駆動方法では，ビット数に応じて各々アドレス（書き込み）期間とサステイン（点灯）期間とを設ける必要がある。アドレス（書き込み）期間とサステイン（点灯）期間とが完全に分離した駆動方法（各サブフレーム期間において、１画面分のアドレス（書き込み）期間が完全に終了してからサステイン（点灯）期間に入る方法）では，１フレーム期間内でアドレス（書き込み）期間の占める割合が大きくなり，またアドレス（書き込み）期間内でも、ある行のゲート信号線が選択されている期間は、図１５（Ａ）に示すように、他の行は書き込みも点灯も行われない状態にある期間１５０１が生ずるため、デューティー比（１フレーム期間におけるサステイン（点灯）期間の長さの割合）が大きく低下する。アドレス（書き込み）期間を短くするには動作クロック周波数を上げる以外になく、回路の動作マージン等を考えると、多階調化には限界がある。対して、アドレス（書き込み）期間とサステイン（点灯）期間とを分離しない駆動方法では、たとえばｋ行目のゲート信号線選択期間の終了後、直ちにｋ行目のＥＬ素子はサステイン（点灯）期間に入るため、他の行でゲート信号線が選択されている間にも、いずれかの画素は点灯していることになる。よって、よりデューティー比を高くするのには有利な駆動方法といえる。
【００２３】
しかし、アドレス（書き込み）期間とサステイン（点灯）期間とが分離していない場合、以下のような問題が生ずる。１つのアドレス（書き込み）期間の長さは、１行目のゲート信号線選択期間の開始から、最終行のゲート信号線選択期間の終了までである。ある時点では、異なる２つのゲート信号線の選択は行うことが出来ないため、アドレス（書き込み）期間とサステイン（点灯）期間とが分離していない駆動方法においては、サステイン（点灯）期間は、少なくともアドレス（書き込み）期間と同じかそれ以上の長さを必要とする。よって、多階調化を図る際には、サステイン（点灯）期間の最小単位が限られてしまう。図１５（Ｂ）において、最下位ビット分のサブフレーム期間ＳＦ4でのアドレス（書き込み）期間Ｔａ4が終了するまでの期間と、次のフレーム期間での最初のアドレス（書き込み）期間が開始してからの期間が重複しないだけの、１５０２で示される部分の長さが、この最小単位となり、これよりも短いサステイン（点灯）期間を有する場合は、正常に表示を行うことが出来ない。このサステイン（点灯）期間の最小単位の長さＴｓminは、アドレス（書き込み）期間の長さをＴａn、１ゲート信号線選択期間の長さをＴｇnとすると、Ｔｓmin＝Ｔａn−Ｔｇnで表される。
よって、デジタル階調方式と時間階調方式を組み合わせた場合、サステイン（点灯）期間は２のべき乗の比をもって長さが決まることから、１フレーム期間の長さを考えると、多階調化が困難になる。
【００２４】
前述のタイミングチャートにおいて、アドレス（書き込み）期間とサステイン（点灯）期間とが分離していない場合には、サステイン（点灯）期間の最小単位が制限されてしまうという問題点を述べた。この問題を解決するために、以下のような表示方法が提案された。
【００２５】
図１６（Ａ）では、最小単位Ｔｓminよりも短いサステイン（点灯）期間Ｔｓ3が１フレーム期間内に含まれているため、Ｔａ3の一部と、Ｔｓ3の終了直後から開始している次のフレーム期間のＴａ1の一部が、１６０１で示される範囲で重複している状態を示している。このような重複部分では、同時に異なる行のゲート信号線が選択されることになるため、正常に走査が行われない。そこで、図１６（Ｂ）に示すように、最小単位Ｔｓminよりも短いサステイン（点灯）期間の終了後、アドレス（書き込み）期間が重複する期間で、ＥＬ素子を非表示状態とする期間１６０２を設け、次のアドレス（書き込み）期間の開始タイミングを先送りにする。このようにすることで、最小単位Ｔｓminよりも短いサステイン（点灯）期間を含む場合にも、アドレス（書き込み）期間の重複がなくなるため、表示を正常に行うことが出来る。
【００２６】
図１７は、特願平１１−３３８７８６（平成１１年１１月２９日出願）に記載されている画素の構成を示している。図１７（Ａ）において、点線枠１７００で囲まれた範囲が１画素分の回路である。図１７（Ｂ）に拡大図を示す。図１３に示した画素の構成に加えて、リセット用ＴＦＴ１７０５、リセット信号線１７１２が追加された構成を有する。
【００２７】
図１７にて示した回路の動作について簡潔に述べる。画像の表示に関する動作は、図１３に示したような従来の画素と同様である。前述の非表示期間を設ける際に、リセット用ＴＦＴ１７０５およびリセット信号線１７１２が用いられる。
サステイン（点灯）期間では、ＥＬ駆動用ＴＦＴ１７０２に印加されるゲート・ソース間電圧は、保持容量１７０４が保持している電荷によってまかなわれる。
すなわち、ＥＬ駆動用ＴＦＴ１７０２に印加されるゲート・ソース間電圧は、保持容量１７０４の両端子間の電位差に等しい。サステイン（点灯）期間が終了し、非表示期間を設けるには、リセット信号線１７１２にリセット信号を入力して、リセット用ＴＦＴ１７０５を導通状態にする。この動作により、リセット用ＴＦＴ１７０５のソース領域とドレイン領域との間の電位差、すなわち保持容量１７０４の両端子間の電位差が０[Ｖ]となる。よってＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧が０[Ｖ]となって非導通状態となり、ＥＬ素子１７０３への電流供給が遮断される。直ちにリセット用ＴＦＴ１７０５は非導通状態に戻るが、保持容量１７０４の両端子間の電位差は０[Ｖ]のまま保持されるので、ＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧も引き続き０[Ｖ]であり、その後新たに画像信号が書き込まれるまでは、ＥＬ素子１７０３は点灯しない。この非表示期間は、アドレス（書き込み）期間の長さをｔａ、サステイン（点灯）期間の長さをｔｓ、１ゲート信号線選択期間の長さをｔｇ（ｔａ、ｔｓ、ｔｇ＞０）
として、非表示期間の長さをｔｒ（ｔｒ＞０）とすると、ｔｒ＝ｔａ−（ｔｓ＋ｔｇ）で求められる長さを少なくとも有する。こうして、短いサステイン（点灯）期間を挟んだアドレス（書き込み）期間の重複を回避することが出来る。
【００２８】
しかしながら、図１７に示したような画素を用いる場合、以下のような問題点がある。
【００２９】
ＥＬ駆動用ＴＦＴ１７０２にはＰチャネル型を用いるのが望ましいことは前述のとおりである。通常、Ｐチャネル型ＴＦＴの場合、しきい値電圧は負の値をとる。故に、ＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧が０[Ｖ]以上であれば、ドレイン電流はほとんど流れない。しかし、ＥＬ駆動用ＴＦＴ１７０２は、サステイン（点灯）期間中を通じてドレイン電流が流れるため、他のＴＦＴと比較して劣化しやすい条件にある。これらの経時的劣化や、製造不良等が原因となって、このしきい値電圧が正の値にシフトする場合がある。その場合、たとえゲート・ソース間電圧が０[Ｖ]であっても、ドレイン電流が流れてしまうことになる。
【００３０】
ここで、引き続き図１７を参照して、実際にＥＬ駆動用ＴＦＴ１７０２のしきい値電圧が正の値にシフトした場合について考える。まず、通常の信号の書き込みを行っている期間において説明する。ソース信号線１７０７から信号が入力され、黒表示（ＥＬ素子１７０３が点灯しない）を行うときは、電流供給線１７０８の電位よりも、ソース信号線１７０７から入力される信号の電位を十分に高くとっておけば、確実にＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧は正の値となるので、ドレイン電流は流れない。すなわち、外部から入力する信号の制御によって、上記のような不良を有するＴＦＴが含まれる場合にも正常動作が可能となる。
【００３１】
一方、非表示期間で、リセット用ＴＦＴ１７０５を導通させてＥＬ素子１７０３への電流供給を遮断する動作においては、リセット用ＴＦＴ１７０５によってソース信号線１７０７の電位と電流供給線１７０８の電位が等しくなる。よってＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧は、このときは０[Ｖ]となり、しきい値電圧が正の値にシフトしている場合には、ドレイン電流が流れ、ＥＬ素子１７０３が発光してしまう。この場合、各信号線の電位を変えたとしても、対処することは出来ない。
【００３２】
そこで、本発明においては、前述のような駆動方法を行う電子装置において、高いデューティー比を確保し、かつ前述した最小単位よりも短いサステイン（点灯）期間を有する場合にも正常に画像の表示を可能とし、かつ前述のようなしきい値のシフト等が生じた場合にも対処の可能な新規の駆動方法を提供することを課題とする。
【００３３】
また、本明細書中、ＴＦＴのしきい値のシフトが生じたもの、あるいは、特性に不良のあるものと記載している場合は、ＴＦＴの特性がノーマリーオン（ＴＦＴのゲート電極とソース領域との間の電位差が０[Ｖ]の時に、ＴＦＴが導通状態をとること）であることを意味するものとする。
【課題を解決するための手段】
【００３４】
上述した課題を解決するために、本発明においては以下の手段を講じた。
【００３５】
図１に示すように、リセット用ＴＦＴ１０５のソース領域とドレイン領域は、一方は電流供給線１０８に、もう一方はゲート信号線１０６に電気的に接続されている。また、スイッチング用ＴＦＴ１０１は、ＥＬ駆動用ＴＦＴと同極性のものを用いるのが望ましい。
【００３６】
本発明の特徴は、リセット用ＴＦＴ１０５を導通状態にしたときのＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧を、ゲート信号線１０６の電位を変えることにより制御することが出来る点にある。このような方法をとることにより、たとえＥＬ駆動用ＴＦＴ１０２のしきい値電圧がシフトし、ノーマリーオンとなっている場合においても、ゲート信号線１０６の電位を変えることにより、ＥＬ駆動用ＴＦＴ１０２を確実に非導通状態とすることが出来るので、ＥＬ素子１０３の電流が流れにくいようにすることが可能となる。
【００３７】
以下に、本発明の電子装置の構成について記載する。
【００３８】
請求項１に記載の本発明の電子装置は、 ソース信号線側駆動回路と、ゲート信号線側駆動回路と、リセット信号線側駆動回路と、画素部とを有し、 前記画素部は、複数のソース信号線と、複数のゲート信号線と、複数の電流供給線と、複数のリセット信号線と、複数の画素とを有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、エレクトロルミネッセンス駆動用トランジスタと、リセット用トランジスタと、保持容量と、エレクトロルミネッセンス素子とを有し、 前記スイッチング用トランジスタのゲート電極は、前記複数のゲート信号線のうちいずれか１本と電気的に接続され、 前記スイッチング用トランジスタのソース領域とドレイン領域とは、一方はソース信号線と電気的に接続され、残る一方は前記エレクトロルミネッセンス駆動用トランジスタのゲート電極と電気的に接続され、 前記リセット用トランジスタのゲート電極は、リセット信号線と電気的に接続され、 前記リセット用トランジスタのソース領域とドレイン領域とは、一方は前記複数のゲート信号線のうちいずれか１本と電気的に接続され、残る一方は前記エレクトロルミネッセンス駆動用トランジスタのゲート電極と電気的に接続され、 前記保持容量は、一方の電極は電流供給線と電気的に接続され、残る一方の電極は、前記エレクトロルミネッセンス駆動用トランジスタのゲート電極と電気的に接続され、 前記エレクトロルミネッセンス駆動用トランジスタのソース領域とドレイン領域とは、一方は電流供給線と電気的に接続され、残る一方はエレクトロルミネッセンス素子の一方の電極と電気的に接続されていることを特徴としている。
【００３９】
請求項２に記載の本発明の電子装置は、 請求項１に記載の電子装置において、 前記エレクトロルミネッセンス駆動用トランジスタのソース領域もしくはドレイン領域と、エレクトロルミネッセンス素子の陽極とが電気的に接続されているときは、前記スイッチング用トランジスタの極性にはＰチャネル型を用い、 前記エレクトロルミネッセンス駆動用トランジスタのソース領域もしくはドレイン領域と、エレクトロルミネッセンス素子の陰極とが電気的に接続されているときは、前記スイッチング用トランジスタの極性にはＮチャネル型を用いることを特徴としている。
【００４０】
請求項３に記載の本発明の電子装置の駆動方法は、 １フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 前記ｎ個のサブフレーム期間のうち少なくとも１個のサブフレーム期間において、前記アドレス（書き込み）期間と前記サステイン（点灯）期間が重複している期間を有し、 サブフレーム期間ＳＦm（１≦ｍ≦ｎ）でのアドレス（書き込み）期間Ｔａmと、サブフレーム期間ＳＦm+1でのアドレス（書き込み）期間Ｔａm+1とが重複する場合に、前記サブフレーム期間ＳＦmでのサステイン（点灯）期間ＳＦmの終了後、前記アドレス（書き込み）期間Ｔａm+1の開始までの期間に非表示期間を有することを特徴としている。
【００４１】
請求項４に記載の本発明の電子装置の駆動方法は、 １フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 前記ｎ個のサブフレーム期間のうち少なくとも１個のサブフレーム期間において、前記アドレス（書き込み）期間と前記サステイン（点灯）期間が重複している期間を有し、 ｊ（０＜ｊ）フレーム目のサブフレーム期間ＳＦnでのアドレス（書き込み）
期間Ｔａnと、ｊ＋１フレーム目のサブフレーム期間ＳＦ1でのアドレス（書き込み）期間Ｔａ1とが重複する場合に、ｊフレーム目のサブフレーム期間ＳＦnでのサステイン（点灯）期間ＳＦnの終了後、前記ｊ＋１フレーム目のサブフレーム期間ＳＦ1でのアドレス（書き込み）期間Ｔａ1の開始までの期間に非表示期間を有することを特徴としている。
【００４２】
請求項５に記載の本発明の電子装置の駆動方法は、 １フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 あるサブフレーム期間ＳＦk（１≦ｋ≦ｎ）において、アドレス（書き込み）
期間の長さをｔａk、サステイン（点灯）期間の長さをｔｓk、１ゲート信号線選択期間の長さをｔｇ（ｔａk、ｔｓk、ｔｇ＞０）として、ｔａk＞ｔｓk＋ｔｇが成立するとき、 ＳＦkの有する非表示期間の長さをｔｒk（ｔｒk＞０）とすると、 常に、ｔｒk≧ｔａk−（ｔｓk＋ｔｇ）が成立することを特徴としている。
【００４３】
請求項６に記載の本発明の電子装置の駆動方法は、 請求項３乃至請求項５のいずれか１項に記載の電子装置の駆動方法において、 前記非表示期間においては、リセット信号線駆動回路からの信号が入力され、リセット用トランジスタが導通することによって、前記エレクトロルミネッセンス駆動用トランジスタが非導通状態となり、 前記リセット用トランジスタが非導通状態に戻った後も、次にソース信号線からの信号の書き込みが行われるまでの間、前記エレクトロルミネッセンス駆動用トランジスタのゲート電圧が、前記保持容量によって保持されることを特徴としている。
【００４４】
請求項７に記載の本発明の電子装置の駆動方法は、 請求項３乃至請求項６のいずれか１項に記載の電子装置の駆動方法において、 前記非表示期間中は、画像信号に関わらずエレクトロルミネッセンス素子が消灯することを特徴としている。
【００４５】
請求項８に記載の本発明の電子装置の駆動方法は、 請求項３乃至請求項７のいずれか１項に記載の電子装置の駆動方法において、 前記非表示期間における、前記エレクトロルミネッセンス駆動用トランジスタのゲート電圧は、 電流供給線の電位と、非選択状態にあるゲート信号線の電位との差によって決定されることを特徴としている。
【００４６】
請求項９に記載の本発明の電子装置の駆動方法は、 請求項３乃至請求項８のいずれか１項に記載の電子装置の駆動方法において、 前記エレクトロルミネッセンス駆動用トランジスタの極性がＮチャネル型である場合には、 前記非選択状態にあるゲート信号線には、前記電流供給線の電位に対し、前記エレクトロルミネッセンス駆動用トランジスタのしきい値電圧よりも低い電位が入力されることを特徴としている。
【００４７】
請求項１０に記載の本発明の電子装置の駆動方法は、 請求項３乃至請求項８のいずれか１項に記載の電子装置の駆動方法において、 前記エレクトロルミネッセンス駆動用トランジスタの極性がＰチャネル型である場合には、 前記非選択状態にあるゲート信号線には、前記電流供給線の電位に対し、前記エレクトロルミネッセンス駆動用トランジスタのしきい値電圧よりも高い電位が入力されることを特徴としている。
【発明の効果】
【００４８】
本発明の効果について述べる。
【００４９】
本発明では、通常の時間階調方式では設定することの出来ないような短いサステイン（点灯）期間を有する場合においても、非表示期間を設けることにより、異なるアドレス（書き込み）期間の重複を回避することが出来る。よってさらなる多階調化が可能となる。
【００５０】
さらに、リセット用ＴＦＴを導通状態として非表示期間を設けるとき、ゲート信号線の電位を調整しておくことにより、ＥＬ駆動用ＴＦＴのゲート電圧（ＥＬ駆動用ＴＦＴのソース領域に対するゲート電極の電位）を正の値とすることが出来る。それにより、仮にＥＬ駆動用ＴＦＴのしきい値電圧が正の値にシフトしている場合においても、リセット信号の入力により、ＥＬ素子に電流が供給されないようにすることが出来る。
【図面の簡単な説明】
【００５１】
【図１】本発明の電子装置の回路構成を示す図。
【図２】画素部における、各部の電位の関係を示す図。
【図３】実施例１に記載の、本発明の画素を用いた回路構成例を示す図。
【図４】実施例１に記載の駆動方法に関するタイミングチャートを示す図。
【図５】実施例１に記載の駆動方法における、ゲート信号線とリセット信号線のタイミングチャートを示す図。
【図６】実施例２に記載の、電子装置の作成工程例を示す図。
【図７】実施例２に記載の、電子装置の作成工程例を示す図。
【図８】実施例２に記載の、電子装置の作成工程例を示す図。
【図９】実施例３に記載の、電子装置の上面図および断面図。
【図１０】実施例４に記載の、電子装置の画素部の断面図。
【図１１】実施例５に記載の、電子装置の画素部の断面図。
【図１２】実施例６に記載の、電子装置の画素部の断面図。
【図１３】電子装置の回路構成例を示す図。
【図１４】面積階調方式による階調表現を行う電子装置の画素部の例を示す図。
【図１５】時間階調における、フレーム期間の分割を説明するタイミングチャートを示す図。
【図１６】アドレス（書き込み）期間の重複と、非表示期間による解決方法を示す図。
【図１７】特願平１１−３３８７８６に記載されている画素の構成を示す図。
【図１８】実施例７に記載の、本発明の画素を用いた回路構成例を示す図。
【図１９】実施例８に記載の、本発明の画素を用いた回路構成例を示す図。
【図２０】実施例１１に記載の、本発明の電子装置の駆動方法を適用した電子機器の例を示す図。
【図２１】実施例１１に記載の、本発明の電子装置の駆動方法を適用した電子機器の例を示す図。
【発明を実施するための形態】
【００５２】
以下に本発明の実施形態について述べる。
【００５３】
特願平１１−３３８７８６に記載されている画素は、図１７に示すように、リセット用ＴＦＴ１７０５のソース領域とドレイン領域は、一方は電流供給線１７０８に、もう一方はＥＬ駆動用ＴＦＴ１７０２のゲート電極に電気的に接続されており、リセット用ＴＦＴ１７０５のゲート電極は、リセット信号線１７１２に電気的に接続されていた。
【００５４】
本発明の画素は、図１に示すように、リセット用ＴＦＴ１０５のソース領域とドレイン領域は、一方は電流供給線１０８に、もう一方はゲート信号線１０６に電気的に接続されている。
【００５５】
続いて、各配線における電位のパターンについて述べる。図２を参照する。図２（Ａ）はリセット信号線の電位を示している。図２（Ｂ）は、図１７に示した、特願平１１−３３８７８６に記載されている画素を用いて、非表示期間を伴う駆動を行う場合の各配線の電位を示している。図２（Ｃ）は、本発明の構成を有する画素を用いて前述の、非表示期間を伴う駆動を行う場合の各配線の電位を示している。まず図２（Ｂ）の場合について、順を追って説明する。なお、各部の電位を明確に示すため、スイッチング用ＴＦＴにはＮチャネル型を、ＥＬ駆動用ＴＦＴとリセット用ＴＦＴにはＰチャネル型を用いたものとして説明する。
【００５６】
図２（Ａ）に示す信号波形２０１は、リセット用ＴＦＴ１７０５にＰチャネル型を用いた場合であり、電位が下がったとき、リセット用ＴＦＴ１７０５が導通状態となる。リセット用ＴＦＴ１７０５にＮチャネル型を用いた場合には、図２（Ａ）の波形２０１は逆となる。
【００５７】
次に、ゲート信号線１７０６の電位２０２について述べる。図２（Ｂ）の場合、スイッチング用ＴＦＴ１７０１はＮチャネル型を用いているものとしている。
したがって、ゲート信号線１７０６が選択されるときは電位が上がり、スイッチング用ＴＦＴ１７０１が導通状態となる。
【００５８】
ソース信号線１７０７の電位２０４は、スイッチング用ＴＦＴ１７０１を経由して、ＥＬ駆動用ＴＦＴ１７０２や保持容量１７０４に入力される。
【００５９】
スイッチング用ＴＦＴ１７０１が導通状態になると、ＥＬ駆動用ＴＦＴ１７０２のゲート電極の電位２０３は、ソース信号線１７０７の電位２０４に等しくなる。図２においては、スイッチング用ＴＦＴ１７０１が導通状態となった点では、ソース信号線１７０７の電位２０４はＬＯ信号であるから、ＥＬ駆動用ＴＦＴ１７０２のゲート電極の電位２０３は下がる。このとき、ＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧の絶対値が大きくなり、ＥＬ駆動用ＴＦＴ１７０２は導通状態となる。よってＥＬ素子１７０３に電流が流れて点灯する。ソース信号線１７０７の電位２０４がＨｉ信号の場合は、ＥＬ素子１７０３は点灯しない。
【００６０】
続いて、図２中、破線Ｘ−Ｘ'で示されるタイミングで、リセット信号線１７１２にＬＯ信号が入力され、リセット用ＴＦＴ１７０５が導通状態となる。この動作により、ＥＬ駆動用ＴＦＴ１７０２のゲート電極の電位２０３は電流供給線１７０８の電位２０５に等しくなり、ＥＬ駆動用ＴＦＴ１７０２のゲート電圧（ＥＬ駆動用ＴＦＴ１７０２のソース領域に対するゲート電極の電位）は０[Ｖ]となる。すなわち、ＥＬ駆動用ＴＦＴ１７０２のしきい値電圧が正の値にシフトしている場合には、ＥＬ駆動用ＴＦＴ１７０２のゲート電圧（ＥＬ駆動用ＴＦＴ１７０２のソース領域に対するゲート電極の電位）が０[Ｖ]となる点では導通していることになり、非表示期間もＥＬ素子１７０３には電流が流れてしまう。これでは、正常に非表示期間を設けることはできない。
【００６１】
続いて、図２（Ｃ）の場合について説明する。こちらの場合は、スイッチング用ＴＦＴ、ＥＬ駆動用ＴＦＴ、リセット用ＴＦＴには、ともにＰチャネル型を用いているものとして各部の電位を説明する。
【００６２】
まず、ゲート信号線１０６の電位２０６について述べる。前述の通り、スイッチング用ＴＦＴ１０１はＰチャネル型を用いているので、ゲート信号線１０６が選択されるときは電位が下がり、スイッチング用ＴＦＴ１０１が導通状態となる。
【００６３】
ソース信号線１０７の電位２０８は、スイッチング用ＴＦＴ１０１を経由して、ＥＬ駆動用ＴＦＴ１０２や保持容量１０４に入力される。
【００６４】
スイッチング用ＴＦＴ１０１が導通状態になると、ＥＬ駆動用ＴＦＴ１０３のゲート電極の電位２０７は、ソース信号線１０７の電位２０８に等しくなる。図２においては、スイッチング用ＴＦＴ１０１が導通状態となった点では、ソース信号線１０７の電位２０８はＬＯ信号であるから、ＥＬ駆動用ＴＦＴ１０２のゲート電極の電位２０７は下がる。このとき、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧の絶対値が大きくなり、ＥＬ駆動用ＴＦＴ１０２は導通状態となる。よってＥＬ素子１０３に電流が流れて点灯する。ソース信号線１０７の電位２０８がＨｉ信号の場合は、ＥＬ素子１０３は点灯しない。
【００６５】
続いて、図２中、破線Ｘ−Ｘ'で示されるタイミングで、リセット信号線１１２にＬＯ信号が入力され、リセット用ＴＦＴ１０５が導通状態となる。このとき、ＥＬ駆動用ＴＦＴ１０２のゲート電極の電位２０７は、ゲート信号線１０６の電位２０６に等しくなる。ここで、ＥＬ駆動用ＴＦＴがノーマリーオンとなっている場合には、ゲート・ソース間電圧を正の値（Ｐチャネル型の場合）とし、確実にＯＦＦするようにしてやればよい。よって、ゲート信号線１０６の電位２０６を、ＥＬ駆動用ＴＦＴ１０２のしきい値のシフト量に合わせて高めにしておくことにより、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧は正の値をとることができる。よって、図２（Ｂ）の場合と異なり、仮にＥＬ駆動用ＴＦＴ１０２のしきい値電圧が正の値にシフトしていたとしても、電流を流れないようにすることが出来る。
【００６６】
リセット用ＴＦＴ１０５が非導通状態に戻った後も、このときのＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧は、保持容量１０４によって保持されているため、ＥＬ素子１０３は、次のサブフレーム期間で、画素への信号の書き込みが行われるまでの間は、消灯状態が続く。
【００６７】
次に、画素を構成するＴＦＴの極性と各部の電位との関係について説明する。
【００６８】
（１）ＥＬ駆動用ＴＦＴにＮチャネル型を用いる場合 非表示期間において、ＥＬ駆動用ＴＦＴ１０２が確実に非導通状態となるようにするには、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧ＶGSを確実にしきい値電圧より低くしておく必要がある。このとき、ＥＬ駆動用ＴＦＴ１０２のゲート電位は、リセット用ＴＦＴ１０５が導通することにより、ゲート信号線１０６の電位ＶGとなり、ソース電位は電流供給線１０８の電位ＶCULとなる。よって、今、ＥＬ駆動用ＴＦＴ１０２がノーマリーオンである場合には、少なくともＶG＜ＶCULとしなければならない。ゲート信号線１０６の電位ＶGは、ＥＬ駆動用ＴＦＴ１０２の劣化に伴って、任意に変更するものであるが、この場合、劣化が進行すれば、ＶGは低くする方向に向かうことになる。よってこの場合にスイッチング用ＴＦＴ１０１がいかなる場合にも非導通状態となるためには、スイッチング用ＴＦＴ１０１のゲート電位、すなわちゲート信号線１０６の電位ＶGが低い値をとっても常に非導通状態でなければならない。このことから、スイッチング用ＴＦＴ１０１にはＮチャネル型を用いるのが望ましい。
【００６９】
（２）ＥＬ駆動用ＴＦＴにＰチャネル型を用いる場合 非表示期間において、ＥＬ駆動用ＴＦＴ１０２が確実に非導通状態となるようにするには、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧ＶGSを確実にしきい値電圧より高くしておく必要がある。このとき、ＥＬ駆動用ＴＦＴ１０２のゲート電位は、リセット用ＴＦＴ１０５が導通することにより、ゲート信号線１０６の電位ＶGとなり、ソース電位は電流供給線１０８の電位ＶCULとなる。よって、今、ＥＬ駆動用ＴＦＴ１０２がノーマリーオンである場合には、少なくともＶG＞ＶCULとしなければならない。ゲート信号線１０６の電位ＶGは、ＥＬ駆動用ＴＦＴ１０２の劣化に伴って、任意に変更するものであるが、この場合、劣化が進行すれば、ＶGは高くする方向に向かうことになる。よってこの場合にスイッチング用ＴＦＴ１０１がいかなる場合にも非導通状態となるためには、スイッチング用ＴＦＴ１０１のゲート電位、すなわちゲート信号線１０６の電位ＶGが高い値をとっても常に非導通状態でなければならない。このことから、スイッチング用ＴＦＴ１０１にはＰチャネル型を用いるのが望ましい。
【００７０】
なお、リセット用ＴＦＴ１０５の極性は特に問わないが、リセット用ＴＦＴ１０５のソース・ドレイン間の電圧を考えると、上記（１）の場合にはＮチャネル型を、（２）の場合にはＰチャネル型を用いるのが望ましい。
【００７１】
なお、図１においては、リセット用ＴＦＴ１０５のソース領域とドレイン領域とのうちの一方と、スイッチング用ＴＦＴ１０１のゲート電極は、いずれも同じゲート信号線１０６と電気的に接続されているが、このリセット用ＴＦＴ１０５のソース領域とドレイン領域とのうちの一方は、図１中のゲート信号線１０６に限らず、いずれのゲート信号線と接続されていても良い。
【００７２】
また、本実施形態においては、時間階調方式とデジタル階調方式を組み合わせた駆動方法の場合についてのみ述べてきたが、本発明の本質である、リセット用ＴＦＴの配置に関しては、他の駆動方法による場合にも適用できる。むろん、前述の面積階調方式とデジタル階調方式を組み合わせた駆動方法や、面積階調方式とデジタル階調方式と時間階調方式を組み合わせた駆動方法にも適用できる。
【００７３】
以下に本発明の実施例について記述する。
【実施例１】
【００７４】
図３（Ａ）は、本実施例にて示す電子装置の全体の回路構成例である。基板３５０の中央に画素部３５１が配置されている。画素部３５１の上側には、ソース信号線を制御するためのソース信号線駆動回路３５２が配置されている。画素部３５１の左側には、ゲート信号線を制御するためのゲート信号線駆動回路３５３が配置されている。画素部３５１の右側には、リセット信号線を制御するためのリセット信号線駆動回路３５４が配置されている。画素部３５１において、点線枠３００で囲まれた部分が、１画素分の回路である。拡大図を図３（Ｂ）に示す。各部の名称は図１（Ｂ）と同様であるのでここでは省略する。
【００７５】
続いて、実際の駆動について述べる。本実施例では、デジタル階調と時間階調を組み合わせた方法で、ｋビット（２k）の階調を表現することとする。説明では、簡単のため、ｋ＝３として、３ビットの階調表現を行う場合を例にとって説明する。回路は図３に示した回路を参照する。
【００７６】
図４に、本実施例で説明する３ビットの階調表現におけるタイミングチャートを示す。１フレーム期間は３つのサブフレーム期間ＳＦ1〜ＳＦ3に分割され、それぞれのサブフレーム期間はアドレス（書き込み）期間Ｔａ1〜Ｔａ3とサステイン（点灯）期間Ｔｓ1〜Ｔｓ3とを有する。サステイン（点灯）期間の長さは、２のべき乗で長さが設定されており、図４においては、Ｔｓ1：Ｔｓ2：Ｔｓ3＝２2：２1：２0となっている。
また、アドレス（書き込み）期間は、１行目のゲート信号線が選択されてから、最終行のゲート信号線の選択が終了するまでの期間であるので，Ｔａ1〜Ｔａ3は全て等長である。
【００７７】
ここで、最下位ビット分のサステイン（点灯）期間Ｔｓ3は、アドレス（書き込み）期間Ｔａ3よりも短い。よって、図４（Ａ）に示すように、サステイン（点灯）期間Ｔｓ3の終了後、直ちに次のフレーム期間のアドレス（書き込み）期間Ｔａ1に移行すると、異なるサブフレーム期間のアドレス（書き込み）期間が重複する期間が生ずる。この期間では、同時に複数のゲート信号線の選択が行われることになるので、正常な画像の表示は出来ない。
【００７８】
そこで、図４（Ｂ）に示すように、サステイン（点灯）期間Ｔｓ3の終了後、リセット信号線３１２に信号を入力して、ＥＬ素子３０３を消灯させ、次のアドレス（書き込み）期間の開始までの間、非表示期間を設ける。図５に、ある１フレーム期間におけるゲート信号線３０６およびリセット信号線３１２の電位を示す。本実施例においては、リセット用ＴＦＴ３０５にはＰチャネル型を用いているので、リセット信号線３１２の電位が低いとき、リセット用ＴＦＴ３０５は導通状態となる。このリセット用ＴＦＴ３０５には、Ｎチャネル型を用いても良い。
【００７９】
まず、サブフレーム期間ＳＦ1において、ゲート信号線３０６が選択され、ソース信号線３０７から、画素への信号の書き込みが行われる。各行では、画素への信号の書き込みが終了すると、直ちにサステイン（点灯）期間ＳＦ1に移る。
この動作が１行目から最終行まで行われる。続いて、サブフレーム期間ＳＦ2においても同様に、ゲート信号線３０６が選択され、ソース信号線３０７から、画素への信号の書き込みが行われる。各行では、画素への信号の書き込みが終了すると、直ちにサステイン（点灯）期間ＳＦ2に移る。この動作が１行目から最終行まで行われる。
【００８０】
サブフレーム期間ＳＦ3では、まずＳＦ1、ＳＦ2と同様、ゲート信号線３０６が選択され、ソース信号線３０７から、画素への信号の書き込みが行われる。各行では、画素への信号の書き込みが終了すると、直ちにサステイン（点灯）期間ＳＦ3に移る。この動作が１行目から最終行まで行われる。このとき、サステイン（点灯）期間Ｔｓ3は、アドレス（書き込み）期間Ｔａ3よりも短いため、アドレス（書き込み）期間Ｔａ3の終了前、すなわち最終行のゲート信号線の選択期間が終了する前に、１行目でのサステイン（点灯）期間Ｔｓ3が終了する。ここで、１行目でのサステイン（点灯）期間Ｔｓ3が終了したら直ちに、１行目のリセット信号線には、リセット信号が入力され、リセット用ＴＦＴ３０５が導通状態となり、保持容量３０４における両電極間の電位差、すなわち、ＥＬ駆動用ＴＦＴ３０２のゲート・ソース間電圧は、ゲート信号線３０６と電流供給線３０８間の電位差に等しくなる。よってＥＬ駆動用ＴＦＴ３０２が非導通状態となり、ＥＬ素子３０３への電流供給が遮断される。その後、リセット用ＴＦＴ３０５が非導通状態に戻った後も、このときのＥＬ駆動用ＴＦＴ３０２のゲート・ソース間電圧は、保持容量３０４によって保持されているため、ＥＬ素子３０３は、次のサブフレーム期間で、画素への信号の書き込みが行われるまでの間は、消灯状態が続く。
【００８１】
ＥＬ駆動用ＴＦＴ３０２のしきい値が、正の値にシフトしている場合は、ゲート信号線３０６の非選択状態における電位を上げておけばよい。それにより、保持容量３０４における両電極間の電位差、すなわち、ＥＬ駆動用ＴＦＴ３０２のゲート電圧（ＥＬ駆動用ＴＦＴ３０２のソース領域に対するゲート電極の電位）
を任意に制御することができる。
【００８２】
本実施例において示した駆動方法によれば、リセット信号を入力するタイミングを変えることにより、サステイン（点灯）期間の長さを自由に設定することが可能であり、前述した、通常のデジタル階調と時間階調とを組み合わせた表示方法における最小単位よりも短いサステイン（点灯）期間を有するサブフレーム期間においても、正常に画像の表示を行うことが出来る。
【００８３】
また、ＥＬ駆動用ＴＦＴ３０２の特性がノーマリーオンである場合にも、非選択状態にあるゲート信号線３０６の電位を変えることによって対処が可能である。
【実施例２】
【００８４】
本実施例においては、同一基板上に、画素部および画素部の周辺に設ける駆動回路のＴＦＴ（Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００８５】
まず、図６（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００８６】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００８７】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００８８】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００８９】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００９０】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【００９１】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができる。
【００９２】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
【００９３】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００９４】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される（図６（Ａ））。
【００９５】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する（図６（Ｂ））。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。
【００９６】
次に、図６（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ(１３．５６[MHz])電力を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０[W]のＲＦ(１３．５６[MHz])電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００９７】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００９８】
そして、図７（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図６（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第２の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の導電層５０２６ａ〜５０３０ａと重なる第３の不純物領域５０３２〜５０４１と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０４２〜５０５１とを形成する。Ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19[atoms/cm3]の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18[atoms/cm3]の濃度となるようにする。
【００９９】
そして、図７（Ｂ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４〜５００６に第1の導電型とは逆の導電型の第４の不純物領域５０５２〜５０７４を形成する。第２の導電層５０２７ｂ〜５０３０ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３および配線部５０３１はレジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０７４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１００】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の導電層５０２６〜５０３０がゲート電極として機能する。
また、５０３１は島状のソース信号線として機能する。
【０１０１】
こうして導電型の制御を目的として図７（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２６〜５０３１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１０２】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０３】
次いで、図８（Ａ）に示すように、第１の層間絶縁膜５０７５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０７６を形成した後、第１の層間絶縁膜５０７５、第２の層間絶縁膜５０７６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０７７〜５０８２、５０８４をパターニング形成した後、接続配線５０８２に接する画素電極５０８３をパターニング形成する。
【０１０４】
第２の層間絶縁膜５０７６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０７６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１０５】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８またはＰ型の不純物領域５０５２〜５０７４に達するコンタクトホール、配線５０３１に達するコンタクトホール、電流供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１０６】
また、配線（接続配線、信号線を含む）５０７７〜５０８２、５０８４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１０７】
また、本実施例では、画素電極５０８３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０８３を接続配線５０８２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０８３がＥＬ素子の陽極となる（図８（Ａ））。
【０１０８】
次に、図８（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０８３に対応する位置に開口部を形成して第３の層間絶縁膜５０８５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまう。
【０１０９】
次に、ＥＬ層５０８６および陰極（ＭｇＡｇ電極）５０８７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０８６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０８７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【０１１０】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【０１１１】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層および陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層および陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層および陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層および陰極を形成するまで真空を破らずに処理することが好ましい。
【０１１２】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１１３】
なお、ＥＬ層５０８６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０１１４】
次いで、ＥＬ層および陰極を覆って保護電極５０８８を形成する。この保護電極５０８８としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５０８８はＥＬ層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、ＥＬ層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０１１５】
最後に、窒化珪素膜でなるパッシベーション膜５０８９を３００[nm]の厚さに形成する。実際には保護電極５０８８がＥＬ層を水分等から保護する役割を果たすが、さらにパッシベーション膜５０８９を形成しておくことで、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１１６】
こうして図８（Ｂ）に示すような構造のアクティブマトリクス型電子装置が完成する。なお、本実施例におけるアクティブマトリクス型電子装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１１７】
ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１１８】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１１９】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域はゲート絶縁膜を介してゲート電極と重なっている。
【０１２０】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１２１】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１２２】
なお、実際には図８（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１２３】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では電子装置という。
【０１２４】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（ゲート配線、島状のソース配線、容量配線）、ｎチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【実施例３】
【０１２５】
本実施例においては、本発明の電子装置を作製した例について説明する。
【０１２６】
図９（Ａ）は本発明を用いた電子装置の上面図であり、図９（Ａ）をＸ−Ｘ'面で切断した断面図を図９（Ｂ）に示す。図９（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線側駆動回路、４００４はゲート信号線側駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
【０１２７】
このとき、画素部においては、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図９（Ｂ）に図示）が設けられている。
【０１２８】
また、図９（Ｂ）は本実施例の電子装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路用ＴＦＴ（但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部用ＴＦＴ４０１４（但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構造）を用いれば良い。
【０１２９】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４のドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成したら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【０１３０】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１３１】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層および青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の電子装置とすることもできる。
【０１３２】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１３３】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［μm］厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］
厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ４００８に接続される。
【０１３４】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するために、層間絶縁膜４０１５および絶縁膜４０１７にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッチングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１３５】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
【０１３６】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
【０１３７】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１３８】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１３９】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１４０】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１４１】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１４２】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１４３】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例４】
【０１４４】
ここで本発明の電子装置における画素部のさらに詳細な断面構造を図１０に示す。
【０１４５】
図１０において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は本実施例では公知の方法で形成されたＰチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造および作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【０１４６】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＮチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５０４は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６に電気的に接続されている。
【０１４７】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１４８】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６にかかる電圧を保持する機能を有する。
【０１４９】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５１４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５１５が形成される。
【０１５０】
４５１７は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、ＥＬ駆動用ＴＦＴ４５０３のドレイン領域に一部が覆い被さるように形成され、電気的に接続される。画素電極４５１７としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１５１】
次に有機樹脂膜４５１６を画素電極４５１７上に形成し、画素電極４５１７に面する部分をパターニングした後、ＥＬ層４５１９が形成される。なおここでは図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１５２】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１５３】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０［nm］（好ましくは４０〜１００［nm］）とすれば良い。
【０１５４】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光およびそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１５５】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１５６】
陽極４５２３まで形成された時点でＥＬ素子４５１０が完成する。なお、ここでいうＥＬ素子４５１０とは、画素電極（陰極）４５１７と、発光層４５１９と、正孔注入層４５２２および陽極４５２３で形成された保持容量とを指す。
【０１５７】
ところで、本実施例では、陽極４５２３の上にさらにパッシベーション膜４５２４を設けている。パッシベーション膜４５２４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これにより電子装置の信頼性が高められる。
【０１５８】
以上のように本実施例において説明してきた電子装置は図１０のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な電子装置が得られる。
【０１５９】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５１９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の逆方向に向かって放射される。
【実施例５】
【０１６０】
本実施例においては、実施例４の図１０に示した画素部において、ＥＬ素子４５１０の構造を反転させた構造について説明する。説明には図１１を用いる。なお、図１０の構造と異なる点はＥＬ素子の部分とＴＦＴ部分だけであるので、その他の説明は省略することとする。
【０１６１】
図１１において、スイッチング用ＴＦＴ４５０２は公知の方法で形成されたＰチャネル型ＴＦＴを用いる。ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＰチャネル型ＴＦＴを用いる。
【０１６２】
本実施例では、画素電極（陽極）４５２５として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１６３】
そして、樹脂膜でなる第３の層間絶縁膜４５２６が形成された後、発光層４５２８が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層４５２９、アルミニウム合金でなる陰極４５３０が形成される。
【０１６４】
その後、実施例５と同様に、有機ＥＬ材料の酸化を防止するためのパッシベーション膜４５３２が形成され、こうしてＥＬ素子４５３１が形成される。
【０１６５】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５２８で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例６】
【０１６６】
実施例４、実施例５において示した電子装置は、駆動回路を構成するＴＦＴに逆スタガ型ＴＦＴを用いても、容易に作成することが出来る。図１２を参照して説明する。なお、実施例４、実施例５と共通する部位に関しては、図１０、図１１と同様の番号を付す。
【０１６７】
図１２において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は本実施例では公知の方法で形成されたＰチャネル型ＴＦＴを用いる。本実施例ではシングルゲート構造としているが、ダブルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【０１６８】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＰチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５３３は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４に電気的に接続されている。
【０１６９】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１７０】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のソース配線４５３５と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４にかかる電圧を保持する機能を有する。
【０１７１】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５３６が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５３７が形成される。
【０１７２】
その後、実施例５と同様に、画素電極（陽極）４５３８、発光層４５３９、電子注入層４５４０、陰極４５４１、パッシベーション膜４５４２が形成され、ＥＬ素子４５３１が形成される。
【０１７３】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５３９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例７】
【０１７４】
実施例４に示した構造の電子装置においては、図１０で矢印が示すように、発光層４５１９の光は、ＴＦＴを形成するアクティブマトリクス基板とは逆の方向に出射する。よって、出射光がＴＦＴ等に遮られることがないため、発光部の面積をより広く取ることが可能となる。画素部の構造を図１０のようにしたい場合には、図１８に示すような構成とすれば良い。本実施例にて説明する。
【０１７５】
図１８（Ａ）は、本実施例にて示す電子装置の全体の回路構成例である。中央に画素部が配置されている。画素部の上側には、ソース信号線を制御するためのソース信号線側駆動回路が配置されている。画素部の左側には、ゲート信号線を制御するためのゲート信号線側駆動回路が配置されている。画素部の右側には、リセット信号線を制御するためのリセット信号線側駆動回路が配置されている。
画素部において、点線枠１８００で囲まれた部分が、１画素分の回路である。拡大図を図１８（Ｂ）に示す。
【０１７６】
実施例１にて示した回路とは、スイッチング用ＴＦＴ１８０１、ＥＬ駆動用ＴＦＴ１８０２にＮチャネル型を用いている点とＥＬ素子１８０３の構造である。
ＥＬ素子１８０３は、実施例４の図１０に示した構造によって形成されるため、１８１０が陰極，１８１１が陽極、１８０９は陽極配線となる。
【０１７７】
図１８においては、スイッチング用ＴＦＴ１８０１にはＮチャネル型を用いている。以下に、その理由について説明する。
【０１７８】
ある行の画素において、リセット用ＴＦＴ１８０５が導通状態となっているときには、画素への書き込み動作は既に終了しているから、スイッチング用ＴＦＴ１８０１は非導通状態にある。また、そのとき、他の行ではスイッチング用ＴＦＴ１８０１が導通して、信号の書き込みを行っている場合もある。仮にＥＬ駆動用ＴＦＴ１８０２のしきい値電圧が負の値にシフトしている場合、非表示期間で確実にＥＬ駆動用ＴＦＴ１８０２を非導通状態とするには、リセット用ＴＦＴ１８０５が導通している間は、ゲート信号線１８０６の電位は、電流供給線１８０８の電位よりも、ＥＬ駆動用ＴＦＴ１８０２のしきい値分だけ低くしておかなければならない。このとき、スイッチング用ＴＦＴ１８０１にＰチャネル型を用いていると、ゲート信号線１８０６の電位を下げることにより、ゲート信号線１８０６と電流供給線１８０８間の電圧の絶対値が、スイッチング用ＴＦＴ１８０１のしきい値電圧の絶対値を上回った場合、スイッチング用ＴＦＴ１８０１が導通状態となってしまうことになる。このことから、図１８に示した画素においては、スイッチング用ＴＦＴ１８０１にはＮチャネル型を用いている。
【実施例８】
【０１７９】
本発明において、リセット用ＴＦＴの動作を制御するリセット信号線側駆動回路は、実施例１の例では独立した回路を配置する構成をとっているが、図１９（Ａ）に示すように、１つの回路として構成しても良い。ところで、ゲート信号線側駆動回路は、画素部の両側に配置するのが駆動する上では望ましい。よって、図１９（Ｂ）に示すように、ゲート信号線側駆動回路とリセット信号線側駆動回路とを１つの回路として構成し、さらに両側配置としても良い。
【実施例９】
【０１８０】
Ｒ（赤）、Ｇ（緑）、Ｂ（青）３色のカラー表示を行うための電子装置に関しても、本発明は容易に適用が可能である。以下に実施する例について説明する。
実施例７に示したように、ＥＬ駆動用ＴＦＴにＮチャネル型を用いた構造をとっても良いが、本実施例においては、例として、実施例１にて示したように、ＥＬ駆動用ＴＦＴにＰチャネル型を用いるものとして述べる。
【０１８１】
ＥＬ素子においては、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色で、その輝度特性が異なる。つまり、発光色の異なるＥＬ素子には、同じ電圧を印加した場合に、輝度が異なってくる。よって、ＲＧＢ３色の輝度を同一にするためには、ＥＬ素子に印加する電圧を各色ごとに変える場合がある。これは、各列の電流供給線の電位を、各色に合わせた電圧にそれぞれ合わせておく必要がある。
【０１８２】
そこで、本発明の電子装置およびその駆動方法を、ＲＧＢの３色分離型のカラーＥＬディスプレイ等に適用する場合には、３色の中で最も高い電圧の印加される電流供給線の電位を基準として、ゲート信号線の電位を高くしておけば良い。
【０１８３】
ただし、この場合、３色の中で最も低い電圧の印加される電流供給線と、ゲート信号線との電位差はより大きくなることになる。つまり、３色の中で最も低い電圧の印加される電流供給線に接続されているＥＬ駆動用ＴＦＴのゲート電圧がより高くなるため、その部分では、ややＥＬ駆動用ＴＦＴのオフ電流のリークが増加する場合もあるが、電流供給線の電位差はそれほど大きくないため、問題とはならない。
【実施例１０】
【０１８４】
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０１８５】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
（T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda,（Elsevier Sci.Pub., Tokyo,1991）p.437.）
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０１８６】
【化１】
【０１８７】
（M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395（1998）p.151.）
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０１８８】
【化２】
【０１８９】
（M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75（1999）p.4.）
（T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38（12B）（1999）L1502.）
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０１９０】
【化３】
【０１９１】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。なお、本実施例の構成は、実施例１〜実施例９のいずれの構成とも自由に組みあせて実施することが可能である。
【実施例１１】
【０１９２】
本発明の電子装置およびその駆動方法を応用したＥＬディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることが出来る。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬディスプレイの表示部において本発明の電子装置およびその駆動方法を用いると良い。
【０１９３】
なお、ＥＬディスプレイには、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部に本発明の電子装置およびその駆動方法を用いることが出来る。
【０１９４】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電子機器の具体例を図２０および図２１に示す。
【０１９５】
図２０（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の電子装置およびその駆動方法は表示部３３０３にて用いることが出来る。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。
【０１９６】
図２０（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の電子装置およびその駆動方法は表示部３３１２にて用いることが出来る。
【０１９７】
図２０（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、表示部３３２４、光学系３３２５、表示装置３３２６等を含む。本発明の電子装置およびその駆動方法は表示装置３３２６にて用いることが出来る。
【０１９８】
図２０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等を含む。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、本発明の電子装置およびその駆動方法はこれら表示部（ａ）３３３４、表示部（ｂ）３３３５にて用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１９９】
図２０（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。本発明の電子装置およびその駆動方法は表示部３３４２にて用いることが出来る。
【０２００】
図２０（Ｆ）はパーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。本発明の電子装置およびその駆動方法は表示部３３５３にて用いることが出来る。
【０２０１】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。
【０２０２】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０２０３】
また、ＥＬディスプレイは発光している部分が電力を消費するため、省消費電力化のためには発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２０４】
図２１（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の電子装置およびその駆動方法は表示部３４０４にて用いることが出来る。なお、表示部３４０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０２０５】
図２１（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の電子装置およびその駆動方法は表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部３４１４は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２０６】
また、本実施例にて示した携帯型電子機器においては、消費電力を低減するための方法としては、外部の明るさを感知するセンサ部を設け、暗い場所で使用する際には、表示部の輝度を落とすなどの機能を付加するなどといった方法が挙げられる。
【０２０７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例１０に示したいずれの構成を適用しても良い。
【技術分野】
【０００１】
本発明は、電子装置の構成に関する。本発明は、特に、絶縁体上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型電子装置およびアクティブマトリクス型電子装置の駆動方法に関する。
【背景技術】
【０００２】
近年、ＬＣＤ（液晶ディスプレイ）に替わるフラットパネルディスプレイとして、エレクトロルミネッセンス素子（以下、ＥＬ素子と表記する）ＥＬディスプレイが注目を集めており、活発な研究が行われている。
【０００３】
ＬＣＤには、駆動方式として大きく分けて２つのタイプがあった。１つは、ＳＴＮ−ＬＣＤなどに用いられているパッシブマトリクス型であり、もう１つは、ＴＦＴ−ＬＣＤなどに用いられているアクティブマトリクス型であった。ＥＬディスプレイにおいても、同様に、大きく分けて２種類の駆動方式がある。１つはパッシブマトリクス型、もう１つがアクティブマトリクス型である。
【０００４】
パッシブマトリクス型の場合は、ＥＬ素子の上部と下部とに、電極となる配線が配置されている。そして、その配線に電圧を順に加えて、ＥＬ素子に電流を流すことによって点灯させている。一方、アクティブマトリクス型の場合は、各画素にＴＦＴを有し、各画素内で信号を保持出来るようになっている。
【０００５】
ＥＬディスプレイに用いられているアクティブマトリクス型電子装置の構成例を図１３に示す。図１３（Ａ）は全体回路構成図であり、基板１３５０の中央に画素部１３５３を有している。画素部の左右には、ゲート信号線を制御するためのゲート信号線側駆動回路１３５２が配置されている。ゲート信号線駆動回路は、画素部の左右いずれかの片側配置としても構わないが、回路動作の信頼性および効率等を考慮すると、図１３（Ａ）に示すように、両側配置とするのが望ましい。画素部の上側には、ソース信号線を制御するためのソース信号線側駆動回路１３５１が配置されている。１画素の拡大図を図１３（Ｂ）に示す。図１３（Ｂ）において、１３０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。１３０２はＥＬ素子１３０３に供給する電流を制御するための素子（電流制御素子）として機能するエレクトロルミネッセンス駆動用ＴＦＴ（以下、ＥＬ駆動用ＴＦＴと表記する）である。図１３（Ｂ）では、ＥＬ素子１３０３の陽極と電流供給線１３０７との間に配置されている。別の構成方法として、ＥＬ素子１３０３の陰極と陰極電極１３０８との間に配置したりすることも可能である。しかし、ＴＦＴの動作としてソース接地が良いこと、ＥＬ素子１３０３の製造上の制約などから、ＥＬ駆動用ＴＦＴ１３０２にはＰチャネル型を用い、ＥＬ素子１３０３の陽極と電流供給線１３０７との間に配置する方式が一般的であり、多く採用されている。１３０４は、ソース信号線１３０６から入力される信号（電圧）を保持するための保持容量である。図１３（Ｂ）での保持容量１３０４の一方の端子は、電流供給線１３０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ１３０１のゲート電極は、ゲート信号線１３０５に、ソース領域は、ソース信号線１３０６に接続されている。また、ＥＬ駆動用ＴＦＴ１３０２のドレイン領域はＥＬ素子１３０３の陽極１３０９に、ソース領域は電流供給線１３０７に接続されている。
【０００６】
ＥＬ素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた電子装置にも適用可能である。
【０００７】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００８】
また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００９】
次に、同図１３を参照して、アクティブマトリクス型電子装置の回路の動作について説明する。まず、ゲート信号線１３０５が選択されると、スイッチング用ＴＦＴ１３０１のゲート電極に電圧が印加され、スイッチング用ＴＦＴ１３０１が導通状態になる。すると、ソース信号線１３０６の信号（電圧）が保持容量１３０４に蓄積される。保持容量１３０４の電圧は、ＥＬ駆動用ＴＦＴ１３０２のゲート・ソース間電圧ＶGSとなるため、保持容量１３０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１３０２とＥＬ素子１３０３に流れる。その結果、ＥＬ素子１３０３が点灯する。
【００１０】
ＥＬ素子１３０３の輝度、つまりＥＬ素子１３０３を流れる電流量は、ＥＬ駆動用ＴＦＴ１３０２のＶGSによって制御出来る。ＶGSは、保持容量１３０４の電圧であり、それはソース信号線１３０６に入力される信号（電圧）である。つまり、ソース信号線１３０６に入力される信号（電圧）を制御することによって、ＥＬ素子１３０３の輝度を制御する。最後に、ゲート信号線１３０５を非選択状態にして、スイッチング用ＴＦＴ１３０１のゲートを閉じ、スイッチング用ＴＦＴ１３０１を非導通状態にする。その時、保持容量１３０４に蓄積された電荷は保持される。よって、ＥＬ駆動用ＴＦＴ１３０２のＶGSは、そのまま保持され、ＶGSに応じた電流が、ＥＬ駆動用ＴＦＴ１３０２を経由してＥＬ素子１３０３に流れ続ける。
【００１１】
以上の内容に関しては、SID99 Digest : P372 :“Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 :“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【００１２】
ところで、ＥＬディスプレイの階調表現の方法には、アナログ階調方式とデジタル階調方式とがある。前者のアナログ階調方式の場合、ＥＬ駆動用ＴＦＴ１３０２のＶGSを変化させて，ＥＬ素子１３０３に流れる電流を制御し、アナログ的に輝度を変化させる方法である。対して、後者のデジタル階調方式では、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、ＥＬ素子１３０３に全く電流が流れない範囲（点灯開始電圧以下）か、あるいは最大電流が流れる範囲（輝度飽和電圧以上）の２段階でのみ動作する。すなわちＥＬ素子１３０３は、点灯状態と消灯状態のみをとる。
【００１３】
ＥＬディスプレイにおいては、ＴＦＴのしきい値等の特性のばらつきが表示に影響しにくいデジタル階調方式が主に用いられる。しかし、デジタル階調方式の場合、そのままでは点灯、消灯の２階調表示しか出来ないため、別の方式と組み合わせて、多階調化を図る技術が複数提案されている。
【００１４】
そのうちの１つは、面積階調方式とデジタル階調方式を組み合わせる方式である。面積階調方式とは、点灯している部分の面積を制御して、階調を出す方式である。つまり、１つの画素を複数のサブ画素に分割し、点灯しているサブ画素の数や面積を制御して、階調を表現している。
【００１５】
図１４は、面積階調方式による階調表現を行うための画素の構成例である。図１４（Ａ）において、点線枠１４００にて囲まれた範囲が１画素分の回路である。拡大図を図１４（Ｂ）に示している。１４０１は第１のスイッチング用ＴＦＴ、１４０２は第２のスイッチング用ＴＦＴ、１４０３は第１のＥＬ駆動用ＴＦＴ、１４０４は第２のＥＬ駆動用ＴＦＴ、１４０５は第１のＥＬ素子、１４０６は第２のＥＬ素子、１４０７は第３のＥＬ素子、１４０８は第１の保持容量、１４０９は第２の保持容量、１４１０はゲート信号線、１４１１は第１のソース信号線、１４１２は第２のソース信号線、１４１３は電流供給線である。
【００１６】
階調表現の方法としては、まずゲート信号線１４１０が選択されることで、第１のスイッチング用ＴＦＴ１４０１、第２のスイッチング用ＴＦＴ１４０２が導通状態となる。ソース信号線に信号が入力されていないときは、いずれのＥＬ素子も点灯しない（階調０）。第１のソース信号線１４１１に信号が入力されると、第１のスイッチング用ＴＦＴ１４０１を経由して、第１のＥＬ駆動用ＴＦＴ１４０３が導通状態となり、第１のＥＬ素子１４０５に電流が供給され、点灯する。このとき、第２のソース信号線１４１２には信号は入力されておらず、第２のＥＬ素子１４０６、第３のＥＬ素子１４０７は消灯状態である（階調１）。次に、第２のソース信号線１４１２に信号が入力されると、第２のスイッチング用ＴＦＴ１４０２を経由して、第２のＥＬ駆動用ＴＦＴ１４０４が導通状態となり、第２のＥＬ素子１４０６、第３のＥＬ素子１４０７に電流が供給され、点灯する。このとき、第１のソース信号線１４１１には信号は入力されておらず、第１のＥＬ素子１４０５は消灯状態である（階調２）。最後に、第１のソース信号線１４１１、第２のソース信号線１４１２の双方に信号が入力されると、第１のスイッチング用ＴＦＴ１４０１、第２のスイッチング用ＴＦＴ１４０２を経由して、第１のＥＬ駆動用ＴＦＴ１４０３、第２のＥＬ駆動用ＴＦＴ１４０４が導通状態となり、第１のＥＬ素子１４０５、第２のＥＬ素子１４０６、第３のＥＬ素子１４０７に電流が供給され、点灯する。この段階で１画素分全てのＥＬ素子が点灯状態となる（階調３）。以上のようにして、図１４に示した画素においては、４段階の階調表現を行うことが出来る。
【００１７】
なお、図１４においては、点灯するＥＬ素子の面積を明確にするため、第２、第３のＥＬ素子を分割して示しているが、第１のＥＬ素子に対して２倍の面積を有する第２のＥＬ素子のみを配置しても良いことは言うまでもない。
【００１８】
この方式の欠点としては、サブ画素の数を多くすることに限界があるため、高解像度化や、多階調化が難しいことである。面積階調方式については、Euro Display 99 Late News : P71 :“TFT-LEPD with Image Uniformity by Area Ratio Gray Scale”、IEDM 99 : P107 :“Technology for Active Matrix Light Emitting Polymer Displays”、などに報告がされている。
【００１９】
もう１つの多階調化を図る方式として、時間階調方式とデジタル階調方式を組み合わせる方式がある。時間階調方式とは、点灯している時間の差を利用して、階調を出す方式である。つまり、１フレーム期間を、複数のサブフレーム期間に分割し、点灯しているサブフレーム期間の数や長さを制御して、階調を表現している。
【００２０】
デジタル階調方式と面積階調方式と時間階調方式を組み合わせた場合については、IDW'99 : P171 :“Low-Temperature Poly-Si TFT Driven Light-Emitting-Polymer Displays and Digital Gray Scale for Uniformity”に報告されている。
【発明の概要】
【発明が解決しようとする課題】
【００２１】
図１５は、デジタル階調と時間階調とをくみあわせた駆動方法におけるタイミングチャートである。図１５（Ａ）はアドレス（書き込み）期間とサステイン（点灯）期間とが、サブフレーム期間内で完全に分離しているのに対し、図１５（Ｂ）では分離していない。
【００２２】
通常，時間階調を利用した駆動方法では，ビット数に応じて各々アドレス（書き込み）期間とサステイン（点灯）期間とを設ける必要がある。アドレス（書き込み）期間とサステイン（点灯）期間とが完全に分離した駆動方法（各サブフレーム期間において、１画面分のアドレス（書き込み）期間が完全に終了してからサステイン（点灯）期間に入る方法）では，１フレーム期間内でアドレス（書き込み）期間の占める割合が大きくなり，またアドレス（書き込み）期間内でも、ある行のゲート信号線が選択されている期間は、図１５（Ａ）に示すように、他の行は書き込みも点灯も行われない状態にある期間１５０１が生ずるため、デューティー比（１フレーム期間におけるサステイン（点灯）期間の長さの割合）が大きく低下する。アドレス（書き込み）期間を短くするには動作クロック周波数を上げる以外になく、回路の動作マージン等を考えると、多階調化には限界がある。対して、アドレス（書き込み）期間とサステイン（点灯）期間とを分離しない駆動方法では、たとえばｋ行目のゲート信号線選択期間の終了後、直ちにｋ行目のＥＬ素子はサステイン（点灯）期間に入るため、他の行でゲート信号線が選択されている間にも、いずれかの画素は点灯していることになる。よって、よりデューティー比を高くするのには有利な駆動方法といえる。
【００２３】
しかし、アドレス（書き込み）期間とサステイン（点灯）期間とが分離していない場合、以下のような問題が生ずる。１つのアドレス（書き込み）期間の長さは、１行目のゲート信号線選択期間の開始から、最終行のゲート信号線選択期間の終了までである。ある時点では、異なる２つのゲート信号線の選択は行うことが出来ないため、アドレス（書き込み）期間とサステイン（点灯）期間とが分離していない駆動方法においては、サステイン（点灯）期間は、少なくともアドレス（書き込み）期間と同じかそれ以上の長さを必要とする。よって、多階調化を図る際には、サステイン（点灯）期間の最小単位が限られてしまう。図１５（Ｂ）において、最下位ビット分のサブフレーム期間ＳＦ4でのアドレス（書き込み）期間Ｔａ4が終了するまでの期間と、次のフレーム期間での最初のアドレス（書き込み）期間が開始してからの期間が重複しないだけの、１５０２で示される部分の長さが、この最小単位となり、これよりも短いサステイン（点灯）期間を有する場合は、正常に表示を行うことが出来ない。このサステイン（点灯）期間の最小単位の長さＴｓminは、アドレス（書き込み）期間の長さをＴａn、１ゲート信号線選択期間の長さをＴｇnとすると、Ｔｓmin＝Ｔａn−Ｔｇnで表される。
よって、デジタル階調方式と時間階調方式を組み合わせた場合、サステイン（点灯）期間は２のべき乗の比をもって長さが決まることから、１フレーム期間の長さを考えると、多階調化が困難になる。
【００２４】
前述のタイミングチャートにおいて、アドレス（書き込み）期間とサステイン（点灯）期間とが分離していない場合には、サステイン（点灯）期間の最小単位が制限されてしまうという問題点を述べた。この問題を解決するために、以下のような表示方法が提案された。
【００２５】
図１６（Ａ）では、最小単位Ｔｓminよりも短いサステイン（点灯）期間Ｔｓ3が１フレーム期間内に含まれているため、Ｔａ3の一部と、Ｔｓ3の終了直後から開始している次のフレーム期間のＴａ1の一部が、１６０１で示される範囲で重複している状態を示している。このような重複部分では、同時に異なる行のゲート信号線が選択されることになるため、正常に走査が行われない。そこで、図１６（Ｂ）に示すように、最小単位Ｔｓminよりも短いサステイン（点灯）期間の終了後、アドレス（書き込み）期間が重複する期間で、ＥＬ素子を非表示状態とする期間１６０２を設け、次のアドレス（書き込み）期間の開始タイミングを先送りにする。このようにすることで、最小単位Ｔｓminよりも短いサステイン（点灯）期間を含む場合にも、アドレス（書き込み）期間の重複がなくなるため、表示を正常に行うことが出来る。
【００２６】
図１７は、特願平１１−３３８７８６（平成１１年１１月２９日出願）に記載されている画素の構成を示している。図１７（Ａ）において、点線枠１７００で囲まれた範囲が１画素分の回路である。図１７（Ｂ）に拡大図を示す。図１３に示した画素の構成に加えて、リセット用ＴＦＴ１７０５、リセット信号線１７１２が追加された構成を有する。
【００２７】
図１７にて示した回路の動作について簡潔に述べる。画像の表示に関する動作は、図１３に示したような従来の画素と同様である。前述の非表示期間を設ける際に、リセット用ＴＦＴ１７０５およびリセット信号線１７１２が用いられる。
サステイン（点灯）期間では、ＥＬ駆動用ＴＦＴ１７０２に印加されるゲート・ソース間電圧は、保持容量１７０４が保持している電荷によってまかなわれる。
すなわち、ＥＬ駆動用ＴＦＴ１７０２に印加されるゲート・ソース間電圧は、保持容量１７０４の両端子間の電位差に等しい。サステイン（点灯）期間が終了し、非表示期間を設けるには、リセット信号線１７１２にリセット信号を入力して、リセット用ＴＦＴ１７０５を導通状態にする。この動作により、リセット用ＴＦＴ１７０５のソース領域とドレイン領域との間の電位差、すなわち保持容量１７０４の両端子間の電位差が０[Ｖ]となる。よってＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧が０[Ｖ]となって非導通状態となり、ＥＬ素子１７０３への電流供給が遮断される。直ちにリセット用ＴＦＴ１７０５は非導通状態に戻るが、保持容量１７０４の両端子間の電位差は０[Ｖ]のまま保持されるので、ＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧も引き続き０[Ｖ]であり、その後新たに画像信号が書き込まれるまでは、ＥＬ素子１７０３は点灯しない。この非表示期間は、アドレス（書き込み）期間の長さをｔａ、サステイン（点灯）期間の長さをｔｓ、１ゲート信号線選択期間の長さをｔｇ（ｔａ、ｔｓ、ｔｇ＞０）
として、非表示期間の長さをｔｒ（ｔｒ＞０）とすると、ｔｒ＝ｔａ−（ｔｓ＋ｔｇ）で求められる長さを少なくとも有する。こうして、短いサステイン（点灯）期間を挟んだアドレス（書き込み）期間の重複を回避することが出来る。
【００２８】
しかしながら、図１７に示したような画素を用いる場合、以下のような問題点がある。
【００２９】
ＥＬ駆動用ＴＦＴ１７０２にはＰチャネル型を用いるのが望ましいことは前述のとおりである。通常、Ｐチャネル型ＴＦＴの場合、しきい値電圧は負の値をとる。故に、ＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧が０[Ｖ]以上であれば、ドレイン電流はほとんど流れない。しかし、ＥＬ駆動用ＴＦＴ１７０２は、サステイン（点灯）期間中を通じてドレイン電流が流れるため、他のＴＦＴと比較して劣化しやすい条件にある。これらの経時的劣化や、製造不良等が原因となって、このしきい値電圧が正の値にシフトする場合がある。その場合、たとえゲート・ソース間電圧が０[Ｖ]であっても、ドレイン電流が流れてしまうことになる。
【００３０】
ここで、引き続き図１７を参照して、実際にＥＬ駆動用ＴＦＴ１７０２のしきい値電圧が正の値にシフトした場合について考える。まず、通常の信号の書き込みを行っている期間において説明する。ソース信号線１７０７から信号が入力され、黒表示（ＥＬ素子１７０３が点灯しない）を行うときは、電流供給線１７０８の電位よりも、ソース信号線１７０７から入力される信号の電位を十分に高くとっておけば、確実にＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧は正の値となるので、ドレイン電流は流れない。すなわち、外部から入力する信号の制御によって、上記のような不良を有するＴＦＴが含まれる場合にも正常動作が可能となる。
【００３１】
一方、非表示期間で、リセット用ＴＦＴ１７０５を導通させてＥＬ素子１７０３への電流供給を遮断する動作においては、リセット用ＴＦＴ１７０５によってソース信号線１７０７の電位と電流供給線１７０８の電位が等しくなる。よってＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧は、このときは０[Ｖ]となり、しきい値電圧が正の値にシフトしている場合には、ドレイン電流が流れ、ＥＬ素子１７０３が発光してしまう。この場合、各信号線の電位を変えたとしても、対処することは出来ない。
【００３２】
そこで、本発明においては、前述のような駆動方法を行う電子装置において、高いデューティー比を確保し、かつ前述した最小単位よりも短いサステイン（点灯）期間を有する場合にも正常に画像の表示を可能とし、かつ前述のようなしきい値のシフト等が生じた場合にも対処の可能な新規の駆動方法を提供することを課題とする。
【００３３】
また、本明細書中、ＴＦＴのしきい値のシフトが生じたもの、あるいは、特性に不良のあるものと記載している場合は、ＴＦＴの特性がノーマリーオン（ＴＦＴのゲート電極とソース領域との間の電位差が０[Ｖ]の時に、ＴＦＴが導通状態をとること）であることを意味するものとする。
【課題を解決するための手段】
【００３４】
上述した課題を解決するために、本発明においては以下の手段を講じた。
【００３５】
図１に示すように、リセット用ＴＦＴ１０５のソース領域とドレイン領域は、一方は電流供給線１０８に、もう一方はゲート信号線１０６に電気的に接続されている。また、スイッチング用ＴＦＴ１０１は、ＥＬ駆動用ＴＦＴと同極性のものを用いるのが望ましい。
【００３６】
本発明の特徴は、リセット用ＴＦＴ１０５を導通状態にしたときのＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧を、ゲート信号線１０６の電位を変えることにより制御することが出来る点にある。このような方法をとることにより、たとえＥＬ駆動用ＴＦＴ１０２のしきい値電圧がシフトし、ノーマリーオンとなっている場合においても、ゲート信号線１０６の電位を変えることにより、ＥＬ駆動用ＴＦＴ１０２を確実に非導通状態とすることが出来るので、ＥＬ素子１０３の電流が流れにくいようにすることが可能となる。
【００３７】
以下に、本発明の電子装置の構成について記載する。
【００３８】
請求項１に記載の本発明の電子装置は、 ソース信号線側駆動回路と、ゲート信号線側駆動回路と、リセット信号線側駆動回路と、画素部とを有し、 前記画素部は、複数のソース信号線と、複数のゲート信号線と、複数の電流供給線と、複数のリセット信号線と、複数の画素とを有し、 前記複数の画素はそれぞれ、スイッチング用トランジスタと、エレクトロルミネッセンス駆動用トランジスタと、リセット用トランジスタと、保持容量と、エレクトロルミネッセンス素子とを有し、 前記スイッチング用トランジスタのゲート電極は、前記複数のゲート信号線のうちいずれか１本と電気的に接続され、 前記スイッチング用トランジスタのソース領域とドレイン領域とは、一方はソース信号線と電気的に接続され、残る一方は前記エレクトロルミネッセンス駆動用トランジスタのゲート電極と電気的に接続され、 前記リセット用トランジスタのゲート電極は、リセット信号線と電気的に接続され、 前記リセット用トランジスタのソース領域とドレイン領域とは、一方は前記複数のゲート信号線のうちいずれか１本と電気的に接続され、残る一方は前記エレクトロルミネッセンス駆動用トランジスタのゲート電極と電気的に接続され、 前記保持容量は、一方の電極は電流供給線と電気的に接続され、残る一方の電極は、前記エレクトロルミネッセンス駆動用トランジスタのゲート電極と電気的に接続され、 前記エレクトロルミネッセンス駆動用トランジスタのソース領域とドレイン領域とは、一方は電流供給線と電気的に接続され、残る一方はエレクトロルミネッセンス素子の一方の電極と電気的に接続されていることを特徴としている。
【００３９】
請求項２に記載の本発明の電子装置は、 請求項１に記載の電子装置において、 前記エレクトロルミネッセンス駆動用トランジスタのソース領域もしくはドレイン領域と、エレクトロルミネッセンス素子の陽極とが電気的に接続されているときは、前記スイッチング用トランジスタの極性にはＰチャネル型を用い、 前記エレクトロルミネッセンス駆動用トランジスタのソース領域もしくはドレイン領域と、エレクトロルミネッセンス素子の陰極とが電気的に接続されているときは、前記スイッチング用トランジスタの極性にはＮチャネル型を用いることを特徴としている。
【００４０】
請求項３に記載の本発明の電子装置の駆動方法は、 １フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 前記ｎ個のサブフレーム期間のうち少なくとも１個のサブフレーム期間において、前記アドレス（書き込み）期間と前記サステイン（点灯）期間が重複している期間を有し、 サブフレーム期間ＳＦm（１≦ｍ≦ｎ）でのアドレス（書き込み）期間Ｔａmと、サブフレーム期間ＳＦm+1でのアドレス（書き込み）期間Ｔａm+1とが重複する場合に、前記サブフレーム期間ＳＦmでのサステイン（点灯）期間ＳＦmの終了後、前記アドレス（書き込み）期間Ｔａm+1の開始までの期間に非表示期間を有することを特徴としている。
【００４１】
請求項４に記載の本発明の電子装置の駆動方法は、 １フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 前記ｎ個のサブフレーム期間のうち少なくとも１個のサブフレーム期間において、前記アドレス（書き込み）期間と前記サステイン（点灯）期間が重複している期間を有し、 ｊ（０＜ｊ）フレーム目のサブフレーム期間ＳＦnでのアドレス（書き込み）
期間Ｔａnと、ｊ＋１フレーム目のサブフレーム期間ＳＦ1でのアドレス（書き込み）期間Ｔａ1とが重複する場合に、ｊフレーム目のサブフレーム期間ＳＦnでのサステイン（点灯）期間ＳＦnの終了後、前記ｊ＋１フレーム目のサブフレーム期間ＳＦ1でのアドレス（書き込み）期間Ｔａ1の開始までの期間に非表示期間を有することを特徴としている。
【００４２】
請求項５に記載の本発明の電子装置の駆動方法は、 １フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 あるサブフレーム期間ＳＦk（１≦ｋ≦ｎ）において、アドレス（書き込み）
期間の長さをｔａk、サステイン（点灯）期間の長さをｔｓk、１ゲート信号線選択期間の長さをｔｇ（ｔａk、ｔｓk、ｔｇ＞０）として、ｔａk＞ｔｓk＋ｔｇが成立するとき、 ＳＦkの有する非表示期間の長さをｔｒk（ｔｒk＞０）とすると、 常に、ｔｒk≧ｔａk−（ｔｓk＋ｔｇ）が成立することを特徴としている。
【００４３】
請求項６に記載の本発明の電子装置の駆動方法は、 請求項３乃至請求項５のいずれか１項に記載の電子装置の駆動方法において、 前記非表示期間においては、リセット信号線駆動回路からの信号が入力され、リセット用トランジスタが導通することによって、前記エレクトロルミネッセンス駆動用トランジスタが非導通状態となり、 前記リセット用トランジスタが非導通状態に戻った後も、次にソース信号線からの信号の書き込みが行われるまでの間、前記エレクトロルミネッセンス駆動用トランジスタのゲート電圧が、前記保持容量によって保持されることを特徴としている。
【００４４】
請求項７に記載の本発明の電子装置の駆動方法は、 請求項３乃至請求項６のいずれか１項に記載の電子装置の駆動方法において、 前記非表示期間中は、画像信号に関わらずエレクトロルミネッセンス素子が消灯することを特徴としている。
【００４５】
請求項８に記載の本発明の電子装置の駆動方法は、 請求項３乃至請求項７のいずれか１項に記載の電子装置の駆動方法において、 前記非表示期間における、前記エレクトロルミネッセンス駆動用トランジスタのゲート電圧は、 電流供給線の電位と、非選択状態にあるゲート信号線の電位との差によって決定されることを特徴としている。
【００４６】
請求項９に記載の本発明の電子装置の駆動方法は、 請求項３乃至請求項８のいずれか１項に記載の電子装置の駆動方法において、 前記エレクトロルミネッセンス駆動用トランジスタの極性がＮチャネル型である場合には、 前記非選択状態にあるゲート信号線には、前記電流供給線の電位に対し、前記エレクトロルミネッセンス駆動用トランジスタのしきい値電圧よりも低い電位が入力されることを特徴としている。
【００４７】
請求項１０に記載の本発明の電子装置の駆動方法は、 請求項３乃至請求項８のいずれか１項に記載の電子装置の駆動方法において、 前記エレクトロルミネッセンス駆動用トランジスタの極性がＰチャネル型である場合には、 前記非選択状態にあるゲート信号線には、前記電流供給線の電位に対し、前記エレクトロルミネッセンス駆動用トランジスタのしきい値電圧よりも高い電位が入力されることを特徴としている。
【発明の効果】
【００４８】
本発明の効果について述べる。
【００４９】
本発明では、通常の時間階調方式では設定することの出来ないような短いサステイン（点灯）期間を有する場合においても、非表示期間を設けることにより、異なるアドレス（書き込み）期間の重複を回避することが出来る。よってさらなる多階調化が可能となる。
【００５０】
さらに、リセット用ＴＦＴを導通状態として非表示期間を設けるとき、ゲート信号線の電位を調整しておくことにより、ＥＬ駆動用ＴＦＴのゲート電圧（ＥＬ駆動用ＴＦＴのソース領域に対するゲート電極の電位）を正の値とすることが出来る。それにより、仮にＥＬ駆動用ＴＦＴのしきい値電圧が正の値にシフトしている場合においても、リセット信号の入力により、ＥＬ素子に電流が供給されないようにすることが出来る。
【図面の簡単な説明】
【００５１】
【図１】本発明の電子装置の回路構成を示す図。
【図２】画素部における、各部の電位の関係を示す図。
【図３】実施例１に記載の、本発明の画素を用いた回路構成例を示す図。
【図４】実施例１に記載の駆動方法に関するタイミングチャートを示す図。
【図５】実施例１に記載の駆動方法における、ゲート信号線とリセット信号線のタイミングチャートを示す図。
【図６】実施例２に記載の、電子装置の作成工程例を示す図。
【図７】実施例２に記載の、電子装置の作成工程例を示す図。
【図８】実施例２に記載の、電子装置の作成工程例を示す図。
【図９】実施例３に記載の、電子装置の上面図および断面図。
【図１０】実施例４に記載の、電子装置の画素部の断面図。
【図１１】実施例５に記載の、電子装置の画素部の断面図。
【図１２】実施例６に記載の、電子装置の画素部の断面図。
【図１３】電子装置の回路構成例を示す図。
【図１４】面積階調方式による階調表現を行う電子装置の画素部の例を示す図。
【図１５】時間階調における、フレーム期間の分割を説明するタイミングチャートを示す図。
【図１６】アドレス（書き込み）期間の重複と、非表示期間による解決方法を示す図。
【図１７】特願平１１−３３８７８６に記載されている画素の構成を示す図。
【図１８】実施例７に記載の、本発明の画素を用いた回路構成例を示す図。
【図１９】実施例８に記載の、本発明の画素を用いた回路構成例を示す図。
【図２０】実施例１１に記載の、本発明の電子装置の駆動方法を適用した電子機器の例を示す図。
【図２１】実施例１１に記載の、本発明の電子装置の駆動方法を適用した電子機器の例を示す図。
【発明を実施するための形態】
【００５２】
以下に本発明の実施形態について述べる。
【００５３】
特願平１１−３３８７８６に記載されている画素は、図１７に示すように、リセット用ＴＦＴ１７０５のソース領域とドレイン領域は、一方は電流供給線１７０８に、もう一方はＥＬ駆動用ＴＦＴ１７０２のゲート電極に電気的に接続されており、リセット用ＴＦＴ１７０５のゲート電極は、リセット信号線１７１２に電気的に接続されていた。
【００５４】
本発明の画素は、図１に示すように、リセット用ＴＦＴ１０５のソース領域とドレイン領域は、一方は電流供給線１０８に、もう一方はゲート信号線１０６に電気的に接続されている。
【００５５】
続いて、各配線における電位のパターンについて述べる。図２を参照する。図２（Ａ）はリセット信号線の電位を示している。図２（Ｂ）は、図１７に示した、特願平１１−３３８７８６に記載されている画素を用いて、非表示期間を伴う駆動を行う場合の各配線の電位を示している。図２（Ｃ）は、本発明の構成を有する画素を用いて前述の、非表示期間を伴う駆動を行う場合の各配線の電位を示している。まず図２（Ｂ）の場合について、順を追って説明する。なお、各部の電位を明確に示すため、スイッチング用ＴＦＴにはＮチャネル型を、ＥＬ駆動用ＴＦＴとリセット用ＴＦＴにはＰチャネル型を用いたものとして説明する。
【００５６】
図２（Ａ）に示す信号波形２０１は、リセット用ＴＦＴ１７０５にＰチャネル型を用いた場合であり、電位が下がったとき、リセット用ＴＦＴ１７０５が導通状態となる。リセット用ＴＦＴ１７０５にＮチャネル型を用いた場合には、図２（Ａ）の波形２０１は逆となる。
【００５７】
次に、ゲート信号線１７０６の電位２０２について述べる。図２（Ｂ）の場合、スイッチング用ＴＦＴ１７０１はＮチャネル型を用いているものとしている。
したがって、ゲート信号線１７０６が選択されるときは電位が上がり、スイッチング用ＴＦＴ１７０１が導通状態となる。
【００５８】
ソース信号線１７０７の電位２０４は、スイッチング用ＴＦＴ１７０１を経由して、ＥＬ駆動用ＴＦＴ１７０２や保持容量１７０４に入力される。
【００５９】
スイッチング用ＴＦＴ１７０１が導通状態になると、ＥＬ駆動用ＴＦＴ１７０２のゲート電極の電位２０３は、ソース信号線１７０７の電位２０４に等しくなる。図２においては、スイッチング用ＴＦＴ１７０１が導通状態となった点では、ソース信号線１７０７の電位２０４はＬＯ信号であるから、ＥＬ駆動用ＴＦＴ１７０２のゲート電極の電位２０３は下がる。このとき、ＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧の絶対値が大きくなり、ＥＬ駆動用ＴＦＴ１７０２は導通状態となる。よってＥＬ素子１７０３に電流が流れて点灯する。ソース信号線１７０７の電位２０４がＨｉ信号の場合は、ＥＬ素子１７０３は点灯しない。
【００６０】
続いて、図２中、破線Ｘ−Ｘ'で示されるタイミングで、リセット信号線１７１２にＬＯ信号が入力され、リセット用ＴＦＴ１７０５が導通状態となる。この動作により、ＥＬ駆動用ＴＦＴ１７０２のゲート電極の電位２０３は電流供給線１７０８の電位２０５に等しくなり、ＥＬ駆動用ＴＦＴ１７０２のゲート電圧（ＥＬ駆動用ＴＦＴ１７０２のソース領域に対するゲート電極の電位）は０[Ｖ]となる。すなわち、ＥＬ駆動用ＴＦＴ１７０２のしきい値電圧が正の値にシフトしている場合には、ＥＬ駆動用ＴＦＴ１７０２のゲート電圧（ＥＬ駆動用ＴＦＴ１７０２のソース領域に対するゲート電極の電位）が０[Ｖ]となる点では導通していることになり、非表示期間もＥＬ素子１７０３には電流が流れてしまう。これでは、正常に非表示期間を設けることはできない。
【００６１】
続いて、図２（Ｃ）の場合について説明する。こちらの場合は、スイッチング用ＴＦＴ、ＥＬ駆動用ＴＦＴ、リセット用ＴＦＴには、ともにＰチャネル型を用いているものとして各部の電位を説明する。
【００６２】
まず、ゲート信号線１０６の電位２０６について述べる。前述の通り、スイッチング用ＴＦＴ１０１はＰチャネル型を用いているので、ゲート信号線１０６が選択されるときは電位が下がり、スイッチング用ＴＦＴ１０１が導通状態となる。
【００６３】
ソース信号線１０７の電位２０８は、スイッチング用ＴＦＴ１０１を経由して、ＥＬ駆動用ＴＦＴ１０２や保持容量１０４に入力される。
【００６４】
スイッチング用ＴＦＴ１０１が導通状態になると、ＥＬ駆動用ＴＦＴ１０３のゲート電極の電位２０７は、ソース信号線１０７の電位２０８に等しくなる。図２においては、スイッチング用ＴＦＴ１０１が導通状態となった点では、ソース信号線１０７の電位２０８はＬＯ信号であるから、ＥＬ駆動用ＴＦＴ１０２のゲート電極の電位２０７は下がる。このとき、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧の絶対値が大きくなり、ＥＬ駆動用ＴＦＴ１０２は導通状態となる。よってＥＬ素子１０３に電流が流れて点灯する。ソース信号線１０７の電位２０８がＨｉ信号の場合は、ＥＬ素子１０３は点灯しない。
【００６５】
続いて、図２中、破線Ｘ−Ｘ'で示されるタイミングで、リセット信号線１１２にＬＯ信号が入力され、リセット用ＴＦＴ１０５が導通状態となる。このとき、ＥＬ駆動用ＴＦＴ１０２のゲート電極の電位２０７は、ゲート信号線１０６の電位２０６に等しくなる。ここで、ＥＬ駆動用ＴＦＴがノーマリーオンとなっている場合には、ゲート・ソース間電圧を正の値（Ｐチャネル型の場合）とし、確実にＯＦＦするようにしてやればよい。よって、ゲート信号線１０６の電位２０６を、ＥＬ駆動用ＴＦＴ１０２のしきい値のシフト量に合わせて高めにしておくことにより、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧は正の値をとることができる。よって、図２（Ｂ）の場合と異なり、仮にＥＬ駆動用ＴＦＴ１０２のしきい値電圧が正の値にシフトしていたとしても、電流を流れないようにすることが出来る。
【００６６】
リセット用ＴＦＴ１０５が非導通状態に戻った後も、このときのＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧は、保持容量１０４によって保持されているため、ＥＬ素子１０３は、次のサブフレーム期間で、画素への信号の書き込みが行われるまでの間は、消灯状態が続く。
【００６７】
次に、画素を構成するＴＦＴの極性と各部の電位との関係について説明する。
【００６８】
（１）ＥＬ駆動用ＴＦＴにＮチャネル型を用いる場合 非表示期間において、ＥＬ駆動用ＴＦＴ１０２が確実に非導通状態となるようにするには、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧ＶGSを確実にしきい値電圧より低くしておく必要がある。このとき、ＥＬ駆動用ＴＦＴ１０２のゲート電位は、リセット用ＴＦＴ１０５が導通することにより、ゲート信号線１０６の電位ＶGとなり、ソース電位は電流供給線１０８の電位ＶCULとなる。よって、今、ＥＬ駆動用ＴＦＴ１０２がノーマリーオンである場合には、少なくともＶG＜ＶCULとしなければならない。ゲート信号線１０６の電位ＶGは、ＥＬ駆動用ＴＦＴ１０２の劣化に伴って、任意に変更するものであるが、この場合、劣化が進行すれば、ＶGは低くする方向に向かうことになる。よってこの場合にスイッチング用ＴＦＴ１０１がいかなる場合にも非導通状態となるためには、スイッチング用ＴＦＴ１０１のゲート電位、すなわちゲート信号線１０６の電位ＶGが低い値をとっても常に非導通状態でなければならない。このことから、スイッチング用ＴＦＴ１０１にはＮチャネル型を用いるのが望ましい。
【００６９】
（２）ＥＬ駆動用ＴＦＴにＰチャネル型を用いる場合 非表示期間において、ＥＬ駆動用ＴＦＴ１０２が確実に非導通状態となるようにするには、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧ＶGSを確実にしきい値電圧より高くしておく必要がある。このとき、ＥＬ駆動用ＴＦＴ１０２のゲート電位は、リセット用ＴＦＴ１０５が導通することにより、ゲート信号線１０６の電位ＶGとなり、ソース電位は電流供給線１０８の電位ＶCULとなる。よって、今、ＥＬ駆動用ＴＦＴ１０２がノーマリーオンである場合には、少なくともＶG＞ＶCULとしなければならない。ゲート信号線１０６の電位ＶGは、ＥＬ駆動用ＴＦＴ１０２の劣化に伴って、任意に変更するものであるが、この場合、劣化が進行すれば、ＶGは高くする方向に向かうことになる。よってこの場合にスイッチング用ＴＦＴ１０１がいかなる場合にも非導通状態となるためには、スイッチング用ＴＦＴ１０１のゲート電位、すなわちゲート信号線１０６の電位ＶGが高い値をとっても常に非導通状態でなければならない。このことから、スイッチング用ＴＦＴ１０１にはＰチャネル型を用いるのが望ましい。
【００７０】
なお、リセット用ＴＦＴ１０５の極性は特に問わないが、リセット用ＴＦＴ１０５のソース・ドレイン間の電圧を考えると、上記（１）の場合にはＮチャネル型を、（２）の場合にはＰチャネル型を用いるのが望ましい。
【００７１】
なお、図１においては、リセット用ＴＦＴ１０５のソース領域とドレイン領域とのうちの一方と、スイッチング用ＴＦＴ１０１のゲート電極は、いずれも同じゲート信号線１０６と電気的に接続されているが、このリセット用ＴＦＴ１０５のソース領域とドレイン領域とのうちの一方は、図１中のゲート信号線１０６に限らず、いずれのゲート信号線と接続されていても良い。
【００７２】
また、本実施形態においては、時間階調方式とデジタル階調方式を組み合わせた駆動方法の場合についてのみ述べてきたが、本発明の本質である、リセット用ＴＦＴの配置に関しては、他の駆動方法による場合にも適用できる。むろん、前述の面積階調方式とデジタル階調方式を組み合わせた駆動方法や、面積階調方式とデジタル階調方式と時間階調方式を組み合わせた駆動方法にも適用できる。
【００７３】
以下に本発明の実施例について記述する。
【実施例１】
【００７４】
図３（Ａ）は、本実施例にて示す電子装置の全体の回路構成例である。基板３５０の中央に画素部３５１が配置されている。画素部３５１の上側には、ソース信号線を制御するためのソース信号線駆動回路３５２が配置されている。画素部３５１の左側には、ゲート信号線を制御するためのゲート信号線駆動回路３５３が配置されている。画素部３５１の右側には、リセット信号線を制御するためのリセット信号線駆動回路３５４が配置されている。画素部３５１において、点線枠３００で囲まれた部分が、１画素分の回路である。拡大図を図３（Ｂ）に示す。各部の名称は図１（Ｂ）と同様であるのでここでは省略する。
【００７５】
続いて、実際の駆動について述べる。本実施例では、デジタル階調と時間階調を組み合わせた方法で、ｋビット（２k）の階調を表現することとする。説明では、簡単のため、ｋ＝３として、３ビットの階調表現を行う場合を例にとって説明する。回路は図３に示した回路を参照する。
【００７６】
図４に、本実施例で説明する３ビットの階調表現におけるタイミングチャートを示す。１フレーム期間は３つのサブフレーム期間ＳＦ1〜ＳＦ3に分割され、それぞれのサブフレーム期間はアドレス（書き込み）期間Ｔａ1〜Ｔａ3とサステイン（点灯）期間Ｔｓ1〜Ｔｓ3とを有する。サステイン（点灯）期間の長さは、２のべき乗で長さが設定されており、図４においては、Ｔｓ1：Ｔｓ2：Ｔｓ3＝２2：２1：２0となっている。
また、アドレス（書き込み）期間は、１行目のゲート信号線が選択されてから、最終行のゲート信号線の選択が終了するまでの期間であるので，Ｔａ1〜Ｔａ3は全て等長である。
【００７７】
ここで、最下位ビット分のサステイン（点灯）期間Ｔｓ3は、アドレス（書き込み）期間Ｔａ3よりも短い。よって、図４（Ａ）に示すように、サステイン（点灯）期間Ｔｓ3の終了後、直ちに次のフレーム期間のアドレス（書き込み）期間Ｔａ1に移行すると、異なるサブフレーム期間のアドレス（書き込み）期間が重複する期間が生ずる。この期間では、同時に複数のゲート信号線の選択が行われることになるので、正常な画像の表示は出来ない。
【００７８】
そこで、図４（Ｂ）に示すように、サステイン（点灯）期間Ｔｓ3の終了後、リセット信号線３１２に信号を入力して、ＥＬ素子３０３を消灯させ、次のアドレス（書き込み）期間の開始までの間、非表示期間を設ける。図５に、ある１フレーム期間におけるゲート信号線３０６およびリセット信号線３１２の電位を示す。本実施例においては、リセット用ＴＦＴ３０５にはＰチャネル型を用いているので、リセット信号線３１２の電位が低いとき、リセット用ＴＦＴ３０５は導通状態となる。このリセット用ＴＦＴ３０５には、Ｎチャネル型を用いても良い。
【００７９】
まず、サブフレーム期間ＳＦ1において、ゲート信号線３０６が選択され、ソース信号線３０７から、画素への信号の書き込みが行われる。各行では、画素への信号の書き込みが終了すると、直ちにサステイン（点灯）期間ＳＦ1に移る。
この動作が１行目から最終行まで行われる。続いて、サブフレーム期間ＳＦ2においても同様に、ゲート信号線３０６が選択され、ソース信号線３０７から、画素への信号の書き込みが行われる。各行では、画素への信号の書き込みが終了すると、直ちにサステイン（点灯）期間ＳＦ2に移る。この動作が１行目から最終行まで行われる。
【００８０】
サブフレーム期間ＳＦ3では、まずＳＦ1、ＳＦ2と同様、ゲート信号線３０６が選択され、ソース信号線３０７から、画素への信号の書き込みが行われる。各行では、画素への信号の書き込みが終了すると、直ちにサステイン（点灯）期間ＳＦ3に移る。この動作が１行目から最終行まで行われる。このとき、サステイン（点灯）期間Ｔｓ3は、アドレス（書き込み）期間Ｔａ3よりも短いため、アドレス（書き込み）期間Ｔａ3の終了前、すなわち最終行のゲート信号線の選択期間が終了する前に、１行目でのサステイン（点灯）期間Ｔｓ3が終了する。ここで、１行目でのサステイン（点灯）期間Ｔｓ3が終了したら直ちに、１行目のリセット信号線には、リセット信号が入力され、リセット用ＴＦＴ３０５が導通状態となり、保持容量３０４における両電極間の電位差、すなわち、ＥＬ駆動用ＴＦＴ３０２のゲート・ソース間電圧は、ゲート信号線３０６と電流供給線３０８間の電位差に等しくなる。よってＥＬ駆動用ＴＦＴ３０２が非導通状態となり、ＥＬ素子３０３への電流供給が遮断される。その後、リセット用ＴＦＴ３０５が非導通状態に戻った後も、このときのＥＬ駆動用ＴＦＴ３０２のゲート・ソース間電圧は、保持容量３０４によって保持されているため、ＥＬ素子３０３は、次のサブフレーム期間で、画素への信号の書き込みが行われるまでの間は、消灯状態が続く。
【００８１】
ＥＬ駆動用ＴＦＴ３０２のしきい値が、正の値にシフトしている場合は、ゲート信号線３０６の非選択状態における電位を上げておけばよい。それにより、保持容量３０４における両電極間の電位差、すなわち、ＥＬ駆動用ＴＦＴ３０２のゲート電圧（ＥＬ駆動用ＴＦＴ３０２のソース領域に対するゲート電極の電位）
を任意に制御することができる。
【００８２】
本実施例において示した駆動方法によれば、リセット信号を入力するタイミングを変えることにより、サステイン（点灯）期間の長さを自由に設定することが可能であり、前述した、通常のデジタル階調と時間階調とを組み合わせた表示方法における最小単位よりも短いサステイン（点灯）期間を有するサブフレーム期間においても、正常に画像の表示を行うことが出来る。
【００８３】
また、ＥＬ駆動用ＴＦＴ３０２の特性がノーマリーオンである場合にも、非選択状態にあるゲート信号線３０６の電位を変えることによって対処が可能である。
【実施例２】
【００８４】
本実施例においては、同一基板上に、画素部および画素部の周辺に設ける駆動回路のＴＦＴ（Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００８５】
まず、図６（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００８６】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００８７】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００８８】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００８９】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００９０】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【００９１】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができる。
【００９２】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
【００９３】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００９４】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される（図６（Ａ））。
【００９５】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する（図６（Ｂ））。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。
【００９６】
次に、図６（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ(１３．５６[MHz])電力を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０[W]のＲＦ(１３．５６[MHz])電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００９７】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００９８】
そして、図７（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図６（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第２の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の導電層５０２６ａ〜５０３０ａと重なる第３の不純物領域５０３２〜５０４１と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０４２〜５０５１とを形成する。Ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19[atoms/cm3]の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18[atoms/cm3]の濃度となるようにする。
【００９９】
そして、図７（Ｂ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４〜５００６に第1の導電型とは逆の導電型の第４の不純物領域５０５２〜５０７４を形成する。第２の導電層５０２７ｂ〜５０３０ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３および配線部５０３１はレジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０７４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１００】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の導電層５０２６〜５０３０がゲート電極として機能する。
また、５０３１は島状のソース信号線として機能する。
【０１０１】
こうして導電型の制御を目的として図７（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２６〜５０３１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１０２】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０３】
次いで、図８（Ａ）に示すように、第１の層間絶縁膜５０７５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０７６を形成した後、第１の層間絶縁膜５０７５、第２の層間絶縁膜５０７６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０７７〜５０８２、５０８４をパターニング形成した後、接続配線５０８２に接する画素電極５０８３をパターニング形成する。
【０１０４】
第２の層間絶縁膜５０７６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０７６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１０５】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８またはＰ型の不純物領域５０５２〜５０７４に達するコンタクトホール、配線５０３１に達するコンタクトホール、電流供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１０６】
また、配線（接続配線、信号線を含む）５０７７〜５０８２、５０８４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１０７】
また、本実施例では、画素電極５０８３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０８３を接続配線５０８２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０８３がＥＬ素子の陽極となる（図８（Ａ））。
【０１０８】
次に、図８（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０８３に対応する位置に開口部を形成して第３の層間絶縁膜５０８５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまう。
【０１０９】
次に、ＥＬ層５０８６および陰極（ＭｇＡｇ電極）５０８７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０８６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０８７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【０１１０】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【０１１１】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層および陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層および陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層および陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層および陰極を形成するまで真空を破らずに処理することが好ましい。
【０１１２】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１１３】
なお、ＥＬ層５０８６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０１１４】
次いで、ＥＬ層および陰極を覆って保護電極５０８８を形成する。この保護電極５０８８としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５０８８はＥＬ層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、ＥＬ層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０１１５】
最後に、窒化珪素膜でなるパッシベーション膜５０８９を３００[nm]の厚さに形成する。実際には保護電極５０８８がＥＬ層を水分等から保護する役割を果たすが、さらにパッシベーション膜５０８９を形成しておくことで、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１１６】
こうして図８（Ｂ）に示すような構造のアクティブマトリクス型電子装置が完成する。なお、本実施例におけるアクティブマトリクス型電子装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１１７】
ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１１８】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１１９】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域はゲート絶縁膜を介してゲート電極と重なっている。
【０１２０】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１２１】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１２２】
なお、実際には図８（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１２３】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では電子装置という。
【０１２４】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（ゲート配線、島状のソース配線、容量配線）、ｎチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【実施例３】
【０１２５】
本実施例においては、本発明の電子装置を作製した例について説明する。
【０１２６】
図９（Ａ）は本発明を用いた電子装置の上面図であり、図９（Ａ）をＸ−Ｘ'面で切断した断面図を図９（Ｂ）に示す。図９（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線側駆動回路、４００４はゲート信号線側駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
【０１２７】
このとき、画素部においては、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図９（Ｂ）に図示）が設けられている。
【０１２８】
また、図９（Ｂ）は本実施例の電子装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路用ＴＦＴ（但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部用ＴＦＴ４０１４（但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構造）を用いれば良い。
【０１２９】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４のドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成したら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【０１３０】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１３１】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層および青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の電子装置とすることもできる。
【０１３２】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１３３】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［μm］厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］
厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ４００８に接続される。
【０１３４】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するために、層間絶縁膜４０１５および絶縁膜４０１７にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッチングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１３５】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
【０１３６】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
【０１３７】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１３８】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１３９】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１４０】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１４１】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１４２】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１４３】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例４】
【０１４４】
ここで本発明の電子装置における画素部のさらに詳細な断面構造を図１０に示す。
【０１４５】
図１０において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は本実施例では公知の方法で形成されたＰチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造および作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【０１４６】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＮチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５０４は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６に電気的に接続されている。
【０１４７】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１４８】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６にかかる電圧を保持する機能を有する。
【０１４９】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５１４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５１５が形成される。
【０１５０】
４５１７は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、ＥＬ駆動用ＴＦＴ４５０３のドレイン領域に一部が覆い被さるように形成され、電気的に接続される。画素電極４５１７としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１５１】
次に有機樹脂膜４５１６を画素電極４５１７上に形成し、画素電極４５１７に面する部分をパターニングした後、ＥＬ層４５１９が形成される。なおここでは図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１５２】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１５３】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０［nm］（好ましくは４０〜１００［nm］）とすれば良い。
【０１５４】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光およびそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１５５】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１５６】
陽極４５２３まで形成された時点でＥＬ素子４５１０が完成する。なお、ここでいうＥＬ素子４５１０とは、画素電極（陰極）４５１７と、発光層４５１９と、正孔注入層４５２２および陽極４５２３で形成された保持容量とを指す。
【０１５７】
ところで、本実施例では、陽極４５２３の上にさらにパッシベーション膜４５２４を設けている。パッシベーション膜４５２４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これにより電子装置の信頼性が高められる。
【０１５８】
以上のように本実施例において説明してきた電子装置は図１０のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な電子装置が得られる。
【０１５９】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５１９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の逆方向に向かって放射される。
【実施例５】
【０１６０】
本実施例においては、実施例４の図１０に示した画素部において、ＥＬ素子４５１０の構造を反転させた構造について説明する。説明には図１１を用いる。なお、図１０の構造と異なる点はＥＬ素子の部分とＴＦＴ部分だけであるので、その他の説明は省略することとする。
【０１６１】
図１１において、スイッチング用ＴＦＴ４５０２は公知の方法で形成されたＰチャネル型ＴＦＴを用いる。ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＰチャネル型ＴＦＴを用いる。
【０１６２】
本実施例では、画素電極（陽極）４５２５として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１６３】
そして、樹脂膜でなる第３の層間絶縁膜４５２６が形成された後、発光層４５２８が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層４５２９、アルミニウム合金でなる陰極４５３０が形成される。
【０１６４】
その後、実施例５と同様に、有機ＥＬ材料の酸化を防止するためのパッシベーション膜４５３２が形成され、こうしてＥＬ素子４５３１が形成される。
【０１６５】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５２８で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例６】
【０１６６】
実施例４、実施例５において示した電子装置は、駆動回路を構成するＴＦＴに逆スタガ型ＴＦＴを用いても、容易に作成することが出来る。図１２を参照して説明する。なお、実施例４、実施例５と共通する部位に関しては、図１０、図１１と同様の番号を付す。
【０１６７】
図１２において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は本実施例では公知の方法で形成されたＰチャネル型ＴＦＴを用いる。本実施例ではシングルゲート構造としているが、ダブルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【０１６８】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＰチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５３３は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４に電気的に接続されている。
【０１６９】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１７０】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のソース配線４５３５と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４にかかる電圧を保持する機能を有する。
【０１７１】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５３６が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５３７が形成される。
【０１７２】
その後、実施例５と同様に、画素電極（陽極）４５３８、発光層４５３９、電子注入層４５４０、陰極４５４１、パッシベーション膜４５４２が形成され、ＥＬ素子４５３１が形成される。
【０１７３】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５３９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例７】
【０１７４】
実施例４に示した構造の電子装置においては、図１０で矢印が示すように、発光層４５１９の光は、ＴＦＴを形成するアクティブマトリクス基板とは逆の方向に出射する。よって、出射光がＴＦＴ等に遮られることがないため、発光部の面積をより広く取ることが可能となる。画素部の構造を図１０のようにしたい場合には、図１８に示すような構成とすれば良い。本実施例にて説明する。
【０１７５】
図１８（Ａ）は、本実施例にて示す電子装置の全体の回路構成例である。中央に画素部が配置されている。画素部の上側には、ソース信号線を制御するためのソース信号線側駆動回路が配置されている。画素部の左側には、ゲート信号線を制御するためのゲート信号線側駆動回路が配置されている。画素部の右側には、リセット信号線を制御するためのリセット信号線側駆動回路が配置されている。
画素部において、点線枠１８００で囲まれた部分が、１画素分の回路である。拡大図を図１８（Ｂ）に示す。
【０１７６】
実施例１にて示した回路とは、スイッチング用ＴＦＴ１８０１、ＥＬ駆動用ＴＦＴ１８０２にＮチャネル型を用いている点とＥＬ素子１８０３の構造である。
ＥＬ素子１８０３は、実施例４の図１０に示した構造によって形成されるため、１８１０が陰極，１８１１が陽極、１８０９は陽極配線となる。
【０１７７】
図１８においては、スイッチング用ＴＦＴ１８０１にはＮチャネル型を用いている。以下に、その理由について説明する。
【０１７８】
ある行の画素において、リセット用ＴＦＴ１８０５が導通状態となっているときには、画素への書き込み動作は既に終了しているから、スイッチング用ＴＦＴ１８０１は非導通状態にある。また、そのとき、他の行ではスイッチング用ＴＦＴ１８０１が導通して、信号の書き込みを行っている場合もある。仮にＥＬ駆動用ＴＦＴ１８０２のしきい値電圧が負の値にシフトしている場合、非表示期間で確実にＥＬ駆動用ＴＦＴ１８０２を非導通状態とするには、リセット用ＴＦＴ１８０５が導通している間は、ゲート信号線１８０６の電位は、電流供給線１８０８の電位よりも、ＥＬ駆動用ＴＦＴ１８０２のしきい値分だけ低くしておかなければならない。このとき、スイッチング用ＴＦＴ１８０１にＰチャネル型を用いていると、ゲート信号線１８０６の電位を下げることにより、ゲート信号線１８０６と電流供給線１８０８間の電圧の絶対値が、スイッチング用ＴＦＴ１８０１のしきい値電圧の絶対値を上回った場合、スイッチング用ＴＦＴ１８０１が導通状態となってしまうことになる。このことから、図１８に示した画素においては、スイッチング用ＴＦＴ１８０１にはＮチャネル型を用いている。
【実施例８】
【０１７９】
本発明において、リセット用ＴＦＴの動作を制御するリセット信号線側駆動回路は、実施例１の例では独立した回路を配置する構成をとっているが、図１９（Ａ）に示すように、１つの回路として構成しても良い。ところで、ゲート信号線側駆動回路は、画素部の両側に配置するのが駆動する上では望ましい。よって、図１９（Ｂ）に示すように、ゲート信号線側駆動回路とリセット信号線側駆動回路とを１つの回路として構成し、さらに両側配置としても良い。
【実施例９】
【０１８０】
Ｒ（赤）、Ｇ（緑）、Ｂ（青）３色のカラー表示を行うための電子装置に関しても、本発明は容易に適用が可能である。以下に実施する例について説明する。
実施例７に示したように、ＥＬ駆動用ＴＦＴにＮチャネル型を用いた構造をとっても良いが、本実施例においては、例として、実施例１にて示したように、ＥＬ駆動用ＴＦＴにＰチャネル型を用いるものとして述べる。
【０１８１】
ＥＬ素子においては、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色で、その輝度特性が異なる。つまり、発光色の異なるＥＬ素子には、同じ電圧を印加した場合に、輝度が異なってくる。よって、ＲＧＢ３色の輝度を同一にするためには、ＥＬ素子に印加する電圧を各色ごとに変える場合がある。これは、各列の電流供給線の電位を、各色に合わせた電圧にそれぞれ合わせておく必要がある。
【０１８２】
そこで、本発明の電子装置およびその駆動方法を、ＲＧＢの３色分離型のカラーＥＬディスプレイ等に適用する場合には、３色の中で最も高い電圧の印加される電流供給線の電位を基準として、ゲート信号線の電位を高くしておけば良い。
【０１８３】
ただし、この場合、３色の中で最も低い電圧の印加される電流供給線と、ゲート信号線との電位差はより大きくなることになる。つまり、３色の中で最も低い電圧の印加される電流供給線に接続されているＥＬ駆動用ＴＦＴのゲート電圧がより高くなるため、その部分では、ややＥＬ駆動用ＴＦＴのオフ電流のリークが増加する場合もあるが、電流供給線の電位差はそれほど大きくないため、問題とはならない。
【実施例１０】
【０１８４】
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０１８５】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
（T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda,（Elsevier Sci.Pub., Tokyo,1991）p.437.）
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０１８６】
【化１】
【０１８７】
（M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395（1998）p.151.）
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０１８８】
【化２】
【０１８９】
（M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75（1999）p.4.）
（T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38（12B）（1999）L1502.）
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０１９０】
【化３】
【０１９１】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。なお、本実施例の構成は、実施例１〜実施例９のいずれの構成とも自由に組みあせて実施することが可能である。
【実施例１１】
【０１９２】
本発明の電子装置およびその駆動方法を応用したＥＬディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることが出来る。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬディスプレイの表示部において本発明の電子装置およびその駆動方法を用いると良い。
【０１９３】
なお、ＥＬディスプレイには、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部に本発明の電子装置およびその駆動方法を用いることが出来る。
【０１９４】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電子機器の具体例を図２０および図２１に示す。
【０１９５】
図２０（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の電子装置およびその駆動方法は表示部３３０３にて用いることが出来る。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。
【０１９６】
図２０（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の電子装置およびその駆動方法は表示部３３１２にて用いることが出来る。
【０１９７】
図２０（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、表示部３３２４、光学系３３２５、表示装置３３２６等を含む。本発明の電子装置およびその駆動方法は表示装置３３２６にて用いることが出来る。
【０１９８】
図２０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等を含む。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、本発明の電子装置およびその駆動方法はこれら表示部（ａ）３３３４、表示部（ｂ）３３３５にて用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１９９】
図２０（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。本発明の電子装置およびその駆動方法は表示部３３４２にて用いることが出来る。
【０２００】
図２０（Ｆ）はパーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。本発明の電子装置およびその駆動方法は表示部３３５３にて用いることが出来る。
【０２０１】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。
【０２０２】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０２０３】
また、ＥＬディスプレイは発光している部分が電力を消費するため、省消費電力化のためには発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２０４】
図２１（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の電子装置およびその駆動方法は表示部３４０４にて用いることが出来る。なお、表示部３４０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０２０５】
図２１（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の電子装置およびその駆動方法は表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部３４１４は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２０６】
また、本実施例にて示した携帯型電子機器においては、消費電力を低減するための方法としては、外部の明るさを感知するセンサ部を設け、暗い場所で使用する際には、表示部の輝度を落とすなどの機能を付加するなどといった方法が挙げられる。
【０２０７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例１０に示したいずれの構成を適用しても良い。
【特許請求の範囲】
【請求項１】
第１乃至第３の島状半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第１乃至第３のゲート電極を形成する工程と、
前記第１乃至第３のゲート電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、複数の配線を形成する工程と、
前記第２の絶縁膜上に、一つの前記配線と電気的に接続する第１の電極を形成する工程と、
前記第１の電極上に、有機化合物を含む層を形成する工程と、
前記有機化合物を含む層上に第２の電極を形成する工程と、
前記第２の電極上に保護電極を形成する工程と、
前記保護電極上にパッシベーション膜を形成する工程と、を有し、
前記第１の島状半導体層と前記第１の絶縁膜と前記第１のゲート電極から第１の薄膜トランジスタが構成され、
前記第２の島状半導体層と前記第１の絶縁膜と前記第２のゲート電極から第２の薄膜トランジスタが構成され、
前記第３の島状半導体層と前記第１の絶縁膜と前記第３のゲート電極から第３の薄膜トランジスタが構成され、
前記第１の薄膜トランジスタのソース又はドレインの一方は第１の配線に電気的に接続され、
前記第１の薄膜トランジスタのソース又はドレインの他方は、前記第２の薄膜トランジスタのゲートと、前記第３の薄膜トランジスタのソース又はドレインの一方と、容量素子の一方の電極と、に電気的に接続され、
前記第１の薄膜トランジスタのゲートは、第２の配線に電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの一方は、前記第１の電極と電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第３の薄膜トランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
前記第３の薄膜トランジスタのゲートは、第４の配線に電気的に接続され、
前記容量素子の他方の電極は、前記第３の配線と電気的に接続され、
前記第１乃至第３のゲート電極は、ＡｒとＸｅとを含むＴａ層を有することを特徴とする表示装置の作製方法。
【請求項２】
第１乃至第３の島状半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第１乃至第３のゲート電極を形成する工程と、
前記第１乃至第３のゲート電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、複数の配線を形成する工程と、
前記第２の絶縁膜上に、一つの前記配線と電気的に接続する第１の電極を形成する工程と、
前記第１の電極上に、有機化合物を含む層を形成する工程と、
前記有機化合物を含む層上に第２の電極を形成する工程と、
前記第２の電極上に保護電極を形成する工程と、
前記保護電極上にパッシベーション膜を形成する工程と、を有し、
前記第１の島状半導体層と前記第１の絶縁膜と前記第１のゲート電極から第１の薄膜トランジスタが構成され、
前記第２の島状半導体層と前記第１の絶縁膜と前記第２のゲート電極から第２の薄膜トランジスタが構成され、
前記第３の島状半導体層と前記第１の絶縁膜と前記第３のゲート電極から第３の薄膜トランジスタが構成され、
前記第１の薄膜トランジスタのソース又はドレインの一方は第１の配線に電気的に接続され、
前記第１の薄膜トランジスタのソース又はドレインの他方は、前記第２の薄膜トランジスタのゲートと、前記第３の薄膜トランジスタのソース又はドレインの一方と、容量素子の一方の電極と、に電気的に接続され、
前記第１の薄膜トランジスタのゲートは、第２の配線に電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの一方は、前記第１の電極と電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第３の薄膜トランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
前記第３の薄膜トランジスタのゲートは、第４の配線に電気的に接続され、
前記容量素子の他方の電極は、前記第３の配線と電気的に接続され、
前記第１乃至第３のゲート電極は、ＡｒとＫｒとを含むＴａ層を有することを特徴とする表示装置の作製方法。
【請求項３】
第１乃至第３の島状半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第１乃至第３のゲート電極を形成する工程と、
前記第１乃至第３のゲート電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、複数の配線を形成する工程と、
前記第２の絶縁膜上に、一つの前記配線と電気的に接続する第１の電極を形成する工程と、
前記第１の電極上に、有機化合物を含む層を形成する工程と、
前記有機化合物を含む層上に第２の電極を形成する工程と、
前記第２の電極上に保護電極を形成する工程と、
前記保護電極上にパッシベーション膜を形成する工程と、を有し、
前記第１の島状半導体層と前記第１の絶縁膜と前記第１のゲート電極から第１の薄膜トランジスタが構成され、
前記第２の島状半導体層と前記第１の絶縁膜と前記第２のゲート電極から第２の薄膜トランジスタが構成され、
前記第３の島状半導体層と前記第１の絶縁膜と前記第３のゲート電極から第３の薄膜トランジスタが構成され、
前記第１の薄膜トランジスタのソース又はドレインの一方は第１の配線に電気的に接続され、
前記第１の薄膜トランジスタのソース又はドレインの他方は、前記第２の薄膜トランジスタのゲートと、前記第３の薄膜トランジスタのソース又はドレインの一方と、容量素子の一方の電極と、に電気的に接続され、
前記第１の薄膜トランジスタのゲートは、第２の配線に電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの一方は、前記第１の電極と電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第３の薄膜トランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
前記第３の薄膜トランジスタのゲートは、第４の配線に電気的に接続され、
前記容量素子の他方の電極は、前記第３の配線と電気的に接続され、
前記第１乃至第３のゲート電極は、ＡｒとＸｅとＫｒとを含むＴａ層を有することを特徴とする表示装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記パッシベーション膜上に乾燥剤を含む充填材を設ける工程を有することを特徴とする表示装置の作製方法。
【請求項５】
請求項４において、
前記充填材に酸化防止剤が含まれることを特徴とする表示装置の作製方法。
【請求項１】
第１乃至第３の島状半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第１乃至第３のゲート電極を形成する工程と、
前記第１乃至第３のゲート電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、複数の配線を形成する工程と、
前記第２の絶縁膜上に、一つの前記配線と電気的に接続する第１の電極を形成する工程と、
前記第１の電極上に、有機化合物を含む層を形成する工程と、
前記有機化合物を含む層上に第２の電極を形成する工程と、
前記第２の電極上に保護電極を形成する工程と、
前記保護電極上にパッシベーション膜を形成する工程と、を有し、
前記第１の島状半導体層と前記第１の絶縁膜と前記第１のゲート電極から第１の薄膜トランジスタが構成され、
前記第２の島状半導体層と前記第１の絶縁膜と前記第２のゲート電極から第２の薄膜トランジスタが構成され、
前記第３の島状半導体層と前記第１の絶縁膜と前記第３のゲート電極から第３の薄膜トランジスタが構成され、
前記第１の薄膜トランジスタのソース又はドレインの一方は第１の配線に電気的に接続され、
前記第１の薄膜トランジスタのソース又はドレインの他方は、前記第２の薄膜トランジスタのゲートと、前記第３の薄膜トランジスタのソース又はドレインの一方と、容量素子の一方の電極と、に電気的に接続され、
前記第１の薄膜トランジスタのゲートは、第２の配線に電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの一方は、前記第１の電極と電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第３の薄膜トランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
前記第３の薄膜トランジスタのゲートは、第４の配線に電気的に接続され、
前記容量素子の他方の電極は、前記第３の配線と電気的に接続され、
前記第１乃至第３のゲート電極は、ＡｒとＸｅとを含むＴａ層を有することを特徴とする表示装置の作製方法。
【請求項２】
第１乃至第３の島状半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第１乃至第３のゲート電極を形成する工程と、
前記第１乃至第３のゲート電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、複数の配線を形成する工程と、
前記第２の絶縁膜上に、一つの前記配線と電気的に接続する第１の電極を形成する工程と、
前記第１の電極上に、有機化合物を含む層を形成する工程と、
前記有機化合物を含む層上に第２の電極を形成する工程と、
前記第２の電極上に保護電極を形成する工程と、
前記保護電極上にパッシベーション膜を形成する工程と、を有し、
前記第１の島状半導体層と前記第１の絶縁膜と前記第１のゲート電極から第１の薄膜トランジスタが構成され、
前記第２の島状半導体層と前記第１の絶縁膜と前記第２のゲート電極から第２の薄膜トランジスタが構成され、
前記第３の島状半導体層と前記第１の絶縁膜と前記第３のゲート電極から第３の薄膜トランジスタが構成され、
前記第１の薄膜トランジスタのソース又はドレインの一方は第１の配線に電気的に接続され、
前記第１の薄膜トランジスタのソース又はドレインの他方は、前記第２の薄膜トランジスタのゲートと、前記第３の薄膜トランジスタのソース又はドレインの一方と、容量素子の一方の電極と、に電気的に接続され、
前記第１の薄膜トランジスタのゲートは、第２の配線に電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの一方は、前記第１の電極と電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第３の薄膜トランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
前記第３の薄膜トランジスタのゲートは、第４の配線に電気的に接続され、
前記容量素子の他方の電極は、前記第３の配線と電気的に接続され、
前記第１乃至第３のゲート電極は、ＡｒとＫｒとを含むＴａ層を有することを特徴とする表示装置の作製方法。
【請求項３】
第１乃至第３の島状半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第１乃至第３のゲート電極を形成する工程と、
前記第１乃至第３のゲート電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、複数の配線を形成する工程と、
前記第２の絶縁膜上に、一つの前記配線と電気的に接続する第１の電極を形成する工程と、
前記第１の電極上に、有機化合物を含む層を形成する工程と、
前記有機化合物を含む層上に第２の電極を形成する工程と、
前記第２の電極上に保護電極を形成する工程と、
前記保護電極上にパッシベーション膜を形成する工程と、を有し、
前記第１の島状半導体層と前記第１の絶縁膜と前記第１のゲート電極から第１の薄膜トランジスタが構成され、
前記第２の島状半導体層と前記第１の絶縁膜と前記第２のゲート電極から第２の薄膜トランジスタが構成され、
前記第３の島状半導体層と前記第１の絶縁膜と前記第３のゲート電極から第３の薄膜トランジスタが構成され、
前記第１の薄膜トランジスタのソース又はドレインの一方は第１の配線に電気的に接続され、
前記第１の薄膜トランジスタのソース又はドレインの他方は、前記第２の薄膜トランジスタのゲートと、前記第３の薄膜トランジスタのソース又はドレインの一方と、容量素子の一方の電極と、に電気的に接続され、
前記第１の薄膜トランジスタのゲートは、第２の配線に電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの一方は、前記第１の電極と電気的に接続され、
前記第２の薄膜トランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第３の薄膜トランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
前記第３の薄膜トランジスタのゲートは、第４の配線に電気的に接続され、
前記容量素子の他方の電極は、前記第３の配線と電気的に接続され、
前記第１乃至第３のゲート電極は、ＡｒとＸｅとＫｒとを含むＴａ層を有することを特徴とする表示装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記パッシベーション膜上に乾燥剤を含む充填材を設ける工程を有することを特徴とする表示装置の作製方法。
【請求項５】
請求項４において、
前記充填材に酸化防止剤が含まれることを特徴とする表示装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−５３４７３（Ｐ２０１２−５３４７３Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１１−２１８９００（Ｐ２０１１−２１８９００）
【出願日】平成２３年１０月３日（２０１１．１０．３）
【分割の表示】特願２００１−１２５７５４（Ｐ２００１−１２５７５４）の分割
【原出願日】平成１３年４月２４日（２００１．４．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２３年１０月３日（２０１１．１０．３）
【分割の表示】特願２００１−１２５７５４（Ｐ２００１−１２５７５４）の分割
【原出願日】平成１３年４月２４日（２００１．４．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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