【課題】高精細・多階調・低コスト・低消費電力の表示装置の提供。
【解決手段】表示パネル部110と、走査回路109と、データ線駆動回路とを有する表示装置において、表示パネル部の外に、表示メモリ111と、出力バッファ112と、コントローラ113と、を有するコントローラＩＣ102を備え、表示パネル部110には、データ線駆動回路及び走査回路を含む周辺回路が、画素スイッチをなすトランジスタと同一プロセスで形成され、データ線駆動回路は、デジタル信号の表示データをアナログ信号に変換するＤＡＣ回路106を備え、コントローラＩＣ102と、表示パネル部のデータ線駆動回路との間のデータ転送用のバスの幅が、コントローラと上位装置の間のバスよりも、一回あたりの転送で多くのビットデータが並列転送されて、データ線駆動回路の動作周波数を下げる構成とし、表示信号を伝える配線が、他の表示信号を伝える配線と交差しないようにする。

【特許請求の範囲】
【請求項１】
上位装置から供給される表示データを受け、表示データに対応した信号をデータ線に印加するデータ線駆動回路を有する表示装置であって、少なくとも表示データを相展開する回路において、表示信号を伝える配線が、他の表示信号を伝える配線と交差しないことを特徴とする表示装置。
【請求項２】
上位装置から供給される表示データを受けて、この表示データを相展開する回路を有する表示装置であって、
相展開前の信号を伝える、ある信号線が他の信号線と交差する交差点の数Ｃが
Ｃ＝ｎ（ｎ−１）（ｋ−１）／２
（ただし、ｎは供給される表示データの並列度、ｋ×ｎは、相展開後の表示データの並列度を示す）
よりも少ない、ことを特徴とする表示装置。
【請求項３】
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置の出力バッファから、前記表示メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅のデータバスを介して、前記表示デバイス基板側に、デジタル表示データが転送され、
前記表示デバイス基板が、
前記表示部のデータ線を駆動するデータ線駆動回路であって、
前記データバスのうちの１本のデータ線に対して共通に接続されるＰ個のレベルシフト回路であって、前記出力バッファより出力され前記データ線を介して順次受け取ったＰ相の信号の振幅をそれぞれより高い振幅の信号にレベルシフトするレベルシフト回路と、Ｐ個の前記レベルシフト回路の出力を駆動クロックにしたがってそれぞれラッチし、Ｐ相のシリアルビットデータをレベルシフトされたＰビットのパラレルデータに展開してラッチ出力するラッチ回路を備えたＰ相展開回路を備え、
｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅の前記データバスに対応して設けられた｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個の前記Ｐ相展開回路からは、｛（Ｎ×Ｂ）／Ｓ｝ビットのデータがパラレルに出力され、
｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個の前記Ｐ相展開回路に対して、（Ｎ／Ｓ）個設けられ、前記Ｐ相展開回路のからのＢビットデータを入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を入力として受け、前記表示部のＮ本のデータ線に接続されるＮ本の出力を有し、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を、前記ブロック分割数Ｓに分割された時間で、順次、前記表示部のデータ線群へ供給するセレクタと、
を含むデータ線駆動回路を備えている、ことを特徴とする表示装置。
【請求項４】
上位装置から供給されるデータを受け、該データに対応した信号をデータ線に印加するデータ線駆動回路を有する半導体装置であって、少なくともデータを相展開する回路において、データ信号を伝える配線が、他のデータ信号を伝える配線と交差しないことを特徴とする半導体装置。
【請求項５】
上位装置から供給されるデータを受けて、このデータを相展開する回路を有する半導体装置であって、
相展開前の信号を伝える、ある信号線が他の信号線と交差する交差点の数Ｃが
Ｃ＝ｎ（ｎ−１）（ｋ−１）／２
（ただし、ｎは供給されるデータの並列度、ｋ×ｎは、相展開後のデータの並列度を示す）
よりも少ない、ことを特徴とする半導体装置。
【請求項６】
被駆動素子がアレイ状に形成された被駆動素子アレイ部と、
前記被駆動素子を駆動するためのデータを並列処理化するために、２ビット以上の入力数をもつシリアル−パラレル変換回路機能と、
を有する半導体装置であって、
前記２ビット以上の入力数をもつシリアル−パラレル変換回路機能は、１ビット入力のシリアル−パラレル変換回路複数個で構成される、ことを特徴とする半導体装置。
【請求項７】
前記複数個の１ビット入力のシリアル−パラレル変換回路のうち少なくとも２個が、共通に接続された制御線によって、同時に駆動されることを特徴とする請求項６記載の半導体装置。
【請求項８】
被駆動素子がアレイ状に形成された被駆動素子アレイ部と、
前記被駆動素子に電気信号を書き込むための駆動回路と、
データを並列処理化するために、２ビット以上の入力数をもつシリアル−パラレル変換回路機能と、
を備える半導体装置であって、
前記シリアル−パラレル変換回路の入力ノードに入力されたデータをシリアル−パラレル変換して得られた信号を出力する出力ノード群と、
前記入力ノードに隣接する入力ノードに入力されたデータをシリアル−パラレル変換して得られた信号を出力する出力ノード群とが、隣接していることを特徴とする半導体装置。
【請求項９】
被駆動素子がアレイ状に形成された被駆動素子アレイ部と、
前記被駆動素子に電気信号を書き込むための駆動回路と、
データを並列処理化するために、２ビット以上の入力数をもつシリアル−パラレル変換回路機能と、
を備える半導体装置であって、
前記シリアル−パラレル変換回路機能を有する回路は長方形状にレイアウトされており、
前記長方形の長辺のうち一辺に入力ノード群が設けられ、
長辺のもう一辺に出力ノード群が設けられている、ことを特徴とする半導体装置。
【請求項１０】
請求項４乃至９のいずれか１項に記載の半導体装置を備えた表示装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【公開番号】特開２００９−１８７０２４（Ｐ２００９−１８７０２４Ａ）
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願番号】特願２００９−９２４０８（Ｐ２００９−９２４０８）
【出願日】平成２１年４月６日（２００９．４．６）
【分割の表示】特願２００２−２９１２０３（Ｐ２００２−２９１２０３）の分割
【原出願日】平成１４年１０月３日（２００２．１０．３）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り　平成１４年５月１９日　Ｓｏｃｉｅｔｙ　ｆｏｒ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｄｉｓｐｌａｙ発行の「２００２　ＳＩＤ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＳＹＭＰＯＳＩＵＭ　ＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲＳ　Ｖｏｌｕｍｅ　３３，Ｎｕｍｂｅｒ　２　」に発表
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】