半導体装置およびその作製方法
【課題】側壁スペーサを形成することなく、且つ、工程数を増やすことなく、自己整合的にＬＤＤ領域を少なくとも一つ備えたＴＦＴを提供する。また、同一基板上に、工程数を増やすことなく、様々なＴＦＴ、例えば、チャネル形成領域の片側にＬＤＤ領域を有するＴＦＴと、チャネル形成領域の両側にＬＤＤ領域を有するＴＦＴとを形成する作製方法を提供する。
【解決手段】回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して膜厚の厚い領域と、該領域より膜厚の薄い領域を片側側部に有する非対称のレジストパターンを形成し、段差を有するゲート電極を形成し、ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、自己整合的にＬＤＤ領域を形成する。
【解決手段】回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して膜厚の厚い領域と、該領域より膜厚の薄い領域を片側側部に有する非対称のレジストパターンを形成し、段差を有するゲート電極を形成し、ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、自己整合的にＬＤＤ領域を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
特に、マトリクス状に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けたアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置）が盛んに開発されている。
【０００５】
アクティブマトリクス型の表示装置においては、画素部において有効画面領域を広げる開発が進められている。有効画面領域の面積を大きくするには画素部に配置されるＴＦＴ（画素ＴＦＴ）の占める面積をできるだけ小さくする必要に迫られている。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。中でも、ポリシリコン膜を用いたＴＦＴは、アモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度が高いので高速動作が可能である。
【０００６】
表示装置に搭載されるモジュールには、機能ブロックごとに画像表示を行う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素部を制御するための駆動回路が一枚の基板上に形成される。
【０００７】
同一基板上に駆動回路と画素部を形成した場合、駆動回路をＴＡＢ方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。
【０００８】
特に、有機発光素子（ＥＬ素子）をマトリクス状に配置した発光表示装置においては、１つの画素に役割の異なる複数のＴＦＴが必要とされている。また、液晶表示装置においても、１つの画素にスイッチング用のＴＦＴとＳＲＡＭなどの記憶素子とを形成する試みがなされている。また、同一基板上に画素部と駆動回路とを形成する場合においても、できるだけ小型化することが望まれている。
【０００９】
特許文献１は、片側側部が薄いゲート電極を有する電界効果トランジスタが開示されている。特許文献１の電界効果トランジスタは、ゲート電極の形状を断面Ｌ字状とし、そのＬ字の背面部に沿って側壁スペーサを形成し、その側壁スペーサを設けたゲート電極をマスクとして高濃度にイオンを注入することでドレイン側にのみ低濃度ドレインを有する（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造としている。また、ゲート電極のＬ字の表面にシリサイド層を形成している。
【００１０】
また、特許文献２は、片側にＬＤＤ領域を有する薄膜トランジスタが開示されている。特許文献２の薄膜トランジスタは、ゲート電極の一側のみに側壁スペーサを設けている。特許文献２には、イオン注入の時、側壁スペーサをマスクとして側壁スペーサの下部の高濃度ドレイン領域は、傾斜した接続構造を有し、この傾斜した接合構造はＬＤＤ構造と同一の効果があると記載されている。
【００１１】
また、特許文献３は、ソース側とドレイン側で幅の異なるサイドウォールを形成し、高濃度不純物拡散層形成のためのイオン注入を行う半導体装置の作製方法が開示されている。
【００１２】
また、本出願人は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク或いはレチクルをゲート電極形成用フォトリソグラフィ工程に適用したＴＦＴ作製工程を特許文献４で開示している。
【００１３】
また、本出願人は、ゲート電極が２層、且つ、片側にＬＤＤ領域を有する薄膜トランジスタを特許文献５で開示している。
【特許文献１】特開平１０−９８１８９号公報
【特許文献２】特開平７−１４２７３４号公報
【特許文献３】特開平１０−３２３２７号公報
【特許文献４】特開２００２−１５１５２３
【特許文献５】特開２０００−２２８５２７
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述した特許文献１、特許文献２、及び特許文献３の技術は、いずれも側壁スペーサ（サイドウォールとも呼ばれる）を形成する工程を必要不可欠としている。
【００１５】
本発明は、側壁スペーサを形成することなく、且つ、工程数を増やすことなく、自己整合的にＬＤＤ領域を少なくとも一つ備えたＴＦＴを提供する。
【００１６】
また、同一基板上に、工程数を増やすことなく、様々なＴＦＴ、例えば、チャネル形成領域の片側にＬＤＤ領域を有するＴＦＴと、チャネル形成領域の両側にＬＤＤ領域を有するＴＦＴとを形成する作製方法を提供する。
【００１７】
また、側壁スペーサの幅（チャネル長方向の長さ）は、エッチバックする前の絶縁膜の膜厚に依存し、例えば０．５μｍ以上とすることは困難である。従って、特許文献１、特許文献２、及び特許文献３の技術は、自己整合的に０．５μｍ以上の幅を有するＬＤＤ領域の形成も困難である。本発明は、自己整合的に０．５μｍ以上の幅を有するＬＤＤ領域の形成を実現することも課題としている。
【００１８】
また、本発明は、液晶表示装置に代表される電気光学装置、ＥＬ素子を有する発光装置、ならびに半導体装置において、今後のさらなる高精細化（画素数の増大）、小型化に伴う各表示画素ピッチの微細化、及び画素部を駆動する駆動回路の集積化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。そして、電気光学装置や発光装置の画質を向上させる、或いは様々な回路を集積化して小型化を図ることにより、それを備える電子機器の品質を向上させることを課題とする。
【００１９】
また、本発明は、動作性能および信頼性の高い回路を備えた半導体装置を提供することを課題とする。そして、半導体装置の信頼性を向上させることにより、それを備える電子機器の信頼性を向上させることを課題とする。
【課題を解決するための手段】
【００２０】
本発明は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域を有する左右非対称のレジストパターン（レジストパターンの断面形状がゲート電極の幅、または長手方向に非対称形）を形成し、段差を有するゲート電極を形成し、ゲート電極の膜厚の薄い領域を通過させて半導体層に不純物元素を注入して、自己整合的にＬＤＤ領域を形成する作製方法を特徴の一つとしている。本発明のＴＦＴ構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するドレイン領域との間に低濃度に不純物元素を添加した領域を一つ設けたものであり、この領域をＬＤＤ領域と呼ぶ。
【００２１】
また、得られる構造も本発明の特徴の一つであり、段差を有するゲート電極、即ち、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域を有するゲート電極を有し、ゲート電極の膜厚の薄い領域と絶縁層を介して重なるＬＤＤ領域を有していることを特徴の一つとしている。ゲート電極の膜厚の薄い領域と絶縁層を介して重なるＬＤＤ領域を有している構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。
【００２２】
また、ゲート電極と重なるＬＤＤ領域をＬｏｖ領域とも呼ぶ。特許文献４では、左右対称のレジストパターンを形成し、チャネル形成領域の両側にＬｏｖ領域を形成する構成を開示している。一方、本発明は、左右非対称のレジストパターンを形成し、チャネル形成領域の片側にＬｏｖ領域を形成する構成を開示する。
【００２３】
本明細書で開示する発明の構成は、絶縁表面を有する基板上方に半導体層と、前記半導体層上方にゲート絶縁層と、前記ゲート絶縁層上に導電層の積層からなるゲート電極とを有し、前記半導体層は、チャネル形成領域と、前記チャネル形成領域の両側に２つの第１の不純物領域と、一方の第１の不純物領域と前記チャネル形成領域との間に一つの第２の不純物領域とを含み、ゲート電極の積層の一つを構成する第１の導電層は、チャネル形成領域及び第２の不純物領域と少なくとも重なり、ゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記チャネル形成領域と重なる半導体装置である。
【００２４】
上記構成において、前記第１の導電層と前記第２の導電層は、異なる材料であることを特徴の一つとしている。前記第１の導電層と前記第２の導電層とを異なる材料とすることで、エッチングレートに差を設けることができ、より上記構成を形成しやすくすることができる。
【００２５】
また、上記構成において、前記第１の導電層の膜厚は、前記第２の導電層よりも薄いことを特徴の一つとしている。前記第１の導電層を薄くすることによって、不純物元素を第１の導電層を通過させて半導体層に添加する際、第２の不純物領域の形成を形成しやすくすることができる。
【００２６】
また、前記第２の導電層の幅は、前記チャネル形成領域の幅と同一であることを特徴の一つとしている。第２の導電層の幅が、チャネル形成領域の幅と同一であることは、第１の不純物領域及び第２の不純物領域が自己整合的に形成されていることを示している。
【００２７】
また、同一基板上に異なる構造のＴＦＴを同時に作製することができ、他の発明の構成は、同一基板上に第１の半導体層を有する第１の薄膜トランジスタと、第２の半導体層を有する第２の薄膜トランジスタとを有する半導体装置であり、絶縁表面を有する基板上方に第１の半導体層及び該第１の半導体層と離間して配置された第２の半導体層と、前記第１の半導体層及び第２の半導体層上方にゲート絶縁層と、前記ゲート絶縁層上に導電層の積層からなる第１のゲート電極及び第２のゲート電極とを有し、前記第１の半導体層は、第１のチャネル形成領域と、前記第１のチャネル形成領域の両側に２つの第１の不純物領域と、一方の第１の不純物領域と前記第１のチャネル形成領域との間に一つの第２の不純物領域とを含み、前記第１のチャネル形成領域は、ゲート絶縁層を介して第１のゲート電極と重なり、第１のゲート電極の積層の一つを構成する第１の導電層は、第１のチャネル形成領域及び第２の不純物領域と少なくとも重なり、第１のゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第１のチャネル形成領域と重なり、前記第２の半導体層は、第２のチャネル形成領域と、前記第２のチャネル形成領域の両側に２つの第１の不純物領域と、該第１の不純物領域と前記第２のチャネル形成領域との間に一つの第２の不純物領域とを含み、前記第２のチャネル形成領域は、ゲート絶縁層を介して第２のゲート電極と重なっており、第２のゲート電極の積層の一つを構成する第１の導電層は、第２のチャネル形成領域及び２つの第２の不純物領域と少なくとも重なり、第２のゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第２のチャネル形成領域と重なっている半導体装置である。
【００２８】
上記構成によって、チャネル形成領域の両側にＬＤＤ領域を２つ有するＴＦＴと、チャネル形成領域の片側に１つ有するＴＦＴとを同一基板上に形成し、それぞれに適した回路に用いることができる。片側にＬＤＤ領域を有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。
【００２９】
また、上記構造を実現するための作製工程も発明の一つであり、その発明の構成は、半導体層上に絶縁膜を形成し、前記絶縁膜上に導電膜を形成し、前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するレジストパターンを形成し、前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するゲート電極を形成し、前記ゲート電極の膜厚の厚い領域及び膜厚の薄い領域をマスクとして前記半導体層に不純物元素を注入して、前記半導体層のうちゲート電極に重なるチャネル形成領域の両側に位置する第１の不純物領域と、前記ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、前記半導体層のうち膜厚の薄い前記ゲート電極と重なる領域に第２の不純物領域とを形成する。なお、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いることによって、前記レジストパターンの断面形状はゲート電極の幅または長さ方向に実質的に非対称となるように形成することを特徴としている。本明細書では、断面形状とは、基板平面に垂直な面で切断した面を指すものとする。
【００３０】
また、工程短縮のため、１回のドーピングで形成してもよく、その発明の構成は、半導体層上に絶縁膜を形成し、前記絶縁膜上に導電膜を形成し、前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するレジストパターンを形成し、前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するゲート電極を形成し、前記半導体層に不純物元素を注入して、前記半導体層のうちゲート電極に重なるチャネル形成領域の両側に第１の不純物領域と、前記半導体層のうち膜厚の薄い前記ゲート電極と重なる領域に第２の不純物領域とを形成する半導体装置の作製方法である。
【００３１】
上記各作製方法において、前記半導体層のうち膜厚の厚い前記ゲート電極と重なる領域はチャネル形成領域となり、該チャネル形成領域は、前記第１の不純物領域と前記第２の不純物領域との間に接して配置することを特徴としている。このような構造とすることでチャネル形成領域の両側にＬＤＤ領域を有するＴＦＴに比べて高速駆動させることができ、占有面積も縮小できる。
【００３２】
また、上記各作製方法において、前記導電層は異なる導電材料の積層であることを特徴としている。異なる導電材料の積層であれば、エッチングレートの差を利用して、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するゲート電極を形成することが容易となる。
【００３３】
本発明により、工程数を増やすことなく、少なくとも片側に０．５μｍ以上、好ましくは１μｍ〜１．５μｍ、さらには２μｍ以上の幅（チャネル長Ｌ方向の長さ）のＬＤＤ領域を自己整合的に設けることが可能となる。ＬＤＤ領域の幅は長ければ長いほど、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。
【００３４】
また、このＬＤＤ領域は、ゲート電極の膜厚の薄い領域と重なっていることを特徴としている。両側にゲート電極の膜厚の薄い領域と重なっているＬＤＤ領域を有するＴＦＴに比べ、片側にゲート電極の膜厚の薄い領域と重なっているＬＤＤ領域を有する本発明のＴＦＴは、重なる部分が少ないため寄生容量が小さく、且つ、占有面積を縮小することができる。
【００３５】
また、本発明は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることによって、ゲート電極の膜厚の薄い領域の幅を自由に設定でき、そのゲート電極をマスクとして自己整合的に形成できるＬＤＤ領域の幅を自由に設定することができる。回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、工程を増やすことなくレジストパターンをゲート電極の幅または長さ方向に非対称形状とし、その非対称形状を露光条件によって正確に制御することができる。また、選択的に補助パターンを設置したフォトマスクまたはレチクルを用いれば同一の露光条件によって、ゲート電極の幅または長さ方向に実質的に対称な形状の第１レジストパターンと、ゲート電極の幅または長さ方向に非対称形状の第２レジストパターンとを同一平面上に形成することができる。この第１レジストパターンを用いてゲート電極を形成すると、断面形状がチャネル長方向に対称な形状の第１ゲート電極が形成され、第２レジストパターンを用いてゲート電極を形成すると断面形状がチャネル長方向に非対称な形状の第２ゲート電極が形成できる。
【００３６】
また、ドーピングの条件によっては不純物元素が膜厚の厚いゲート電極の下方への廻り込んで半導体層に注入され、膜厚の厚いゲート電極と重なり、且つ濃度勾配を有する不純物領域（低濃度不純物領域とも呼ぶ）が０．１μｍ程度生じる場合もある。従って、チャネル形成領域の一方側で膜厚の厚いゲート電極と重なり、且つ濃度勾配を有する不純物領域（０．１μｍ程度）と、チャネル形成領域のもう一方側で膜厚の薄いゲート電極と重なり、且つＬＤＤ領域（０．５μｍ以上）とを有するＴＦＴ構造を提供することもできる。
【発明の効果】
【００３７】
本発明は、側壁スペーサを形成することなく、且つ、工程数を増やすことなく、自己整合的にＬＤＤ領域をチャネル形成領域の片側のみに備えたＴＦＴを提供することができる。ＬＤＤ領域をチャネル形成領域の片側のみに備えたＴＦＴを用いることで、複数の素子を限られた面積に形成し、素子及び回路が占める面積を縮小して集積することができる。
【００３８】
さらに、ＬＤＤ領域をチャネル形成領域の片側のみに備えたＴＦＴを用いることで、寄生容量や寄生抵抗を小さくすることができる。
【００３９】
また、チャネル形成領域の片側のみに形成されたＬＤＤ領域の幅を０．５μｍ以上、好ましくは１．５μｍ〜２μｍ、さらには２μｍ以上の幅とすることができる。従って、本発明は、動作性能および信頼性の高い回路を備えた半導体装置を実現できる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、本発明は以下に示す実施の形態に限定されるものでなく、その要旨を逸脱しない範囲で各種の変形を許容するものである。
【００４１】
（実施の形態１）
本実施の形態は、ＴＦＴのゲート電極をイオンドーピング時のマスクとして用い、チャネル形成領域の片側のみに低濃度不純物領域を自己整合的に形成するための工程について示す。
【００４２】
まず、絶縁表面を有する基板１０１上に第１絶縁膜（下地絶縁膜）１０２を形成する。絶縁表面を有する基板１０１としては、透光性を有する基板、例えばガラス基板、結晶化ガラス基板、もしくはプラスチック基板を用いることができる。後に形成される薄膜トランジスタをトップエミッション型（上方射出型）の発光表示装置に適用する場合、或いは反射型の液晶表示装置に適用する場合にはセラミックス基板、半導体基板、金属基板等も用いることができる。
【００４３】
第１絶縁膜１０２としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜を用いる。次いで、第１絶縁膜１０２上に半導体層１０３を形成する。
【００４４】
半導体層１０３は、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により非晶質構造を有する半導体膜を形成し、加熱処理により結晶化された結晶性半導体膜を形成し、結晶性半導体膜上にレジスト膜を形成した後、露光および現像を行って得られた第１のレジストマスクを用いて所望の形状にパターニングして形成する。
【００４５】
この半導体層１０３の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００４６】
上記加熱処理とは、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。
【００４７】
また、ニッケルなどの触媒を添加した後に上記加熱処理を行う熱結晶化法により結晶性半導体膜を形成してもよい。なお、ニッケルなどの触媒を用いた熱結晶化法を用いて結晶化を行って結晶質半導体膜を得た場合は、結晶化後にニッケルなどの触媒を除去するゲッタリング処理を行うことが好ましい。
【００４８】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【００４９】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００５０】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
【００５１】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。
【００５２】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。
【００５３】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【００５４】
このようにして得られた強度が均一な線状ビームを用いて半導体膜をアニールし、この半導体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一である。
【００５５】
次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【００５６】
次いで、第１のレジストマスクを除去した後、フッ酸を含むエッチャントで酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁膜（ゲート絶縁膜）１０４を形成する。第２絶縁膜１０４はプラズマＣＶＤ法またはスパッタ法または熱酸化法を用い、厚さを１〜２００ｎｍ、好ましくは７０ｎｍ〜１２０ｎｍとする。第２絶縁膜１０４としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
【００５７】
また、基板、下地膜としての絶縁層、半導体層、ゲート絶縁層、層間絶縁層などを形成した後、プラズマ処理を用いて酸化または窒化を行うことにより前記基板、下地膜としての絶縁層、半導体層、ゲート絶縁層、層間絶縁層表面を酸化または窒化してもよい。プラズマ処理を用いて半導体層や絶縁層を酸化または窒化すると、当該半導体層や絶縁層の表面が改質され、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜とすることができる。よって、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。また上記の様なプラズマ処理は、ゲート電極層、ソース電極層、ドレイン電極層、配線層などにも行うことができ、窒化又は酸化を行うことによって窒化膜、酸化膜を形成することができる。
【００５８】
なお、プラズマ処理により膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、プラズマ処理によって形成される絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜にＡｒが含まれている。
【００５９】
また、第２絶縁膜１０４にプラズマ処理を行う場合、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくいうと、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板上に形成された被処理物（ここでは、ゲート絶縁層として機能する第２絶縁膜１０４）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
【００６０】
次いで、第１導電層１０５ａと第２導電層１０６ａの積層を形成する。また、積層は、第１導電層と第２導電層の２層に限定されず、３層以上としてもよい。
【００６１】
第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を２０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で２００〜６００ｎｍの厚さに形成する。
【００６２】
ここでは、２層、即ち、第１導電層と第２導電層をそれぞれ異なる導電材料として用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。第１導電層としてはＴａＮを用い、第２導電層としてはタングステン膜を用いる。
【００６３】
次いで、第２導電層１０６ａ上にレジスト膜を全面に塗布した後、図１（Ａ）に示すマスクを用いて露光を行う。ここでは、膜厚１．５μｍのレジスト膜を塗布し、露光は、解像度が１．５μｍの露光機を用いる。露光に用いる光は、ｉ線（波長３６５ｎｍ）であり、露光エネルギーは、２０〜１４０ｍＪ／ｃｍ２の範囲から選択する。また、ｉ線に限定されず、ｉ線とｇ線（波長４３６ｎｍ）とｈ線（波長４０５ｎｍ）とを混合させた光を露光に用いてもよい。
【００６４】
図１（Ａ）において、露光マスクは、Ｃｒなどの金属膜からなる遮光部４０１と、光強度低減機能を有する補助パターンとして、半透膜が設けられた部分（半透部とも呼ぶ）４０２とが基板４００に設置されている。露光マスクの断面図において、遮光部４０１の幅はｔ１と示し、半透膜のみが設けられた部分４０２の幅はｔ２と示している。ここでは露光マスクの一部として半透膜を用いた例を示したが、回折格子パターンを用いてもよい。
【００６５】
図１（Ａ）に示す露光マスクを用いてレジスト膜の露光を行うと、非露光領域４０３ａと露光領域４０３ｂが形成される。露光時には、光が遮光部４０１の回り込みや半透膜を通過することによって図１（Ａ）に示す露光領域４０３ｂが形成される。
【００６６】
そして、現像を行うと、露光領域４０３ｂが除去されて、図１（Ｂ）に示すように、膜厚の厚い領域と、該領域より膜厚の薄い領域を片側側部に有する左右非対称のレジストパターン１０７ａが第２導電層１０６ａ上に得られる。左右非対称のレジストパターン１０７ａにおいて、膜厚の薄い領域は、露光エネルギーを調節することでレジスト膜厚を調節することができる。
【００６７】
次に、ドライエッチングにより第２導電層１０６ａ及び第１導電層１０５ａのエッチングを行う。エッチングガスには、ＣＦ４、ＳＦ６、Ｃｌ２、Ｏ２を用いる。エッチング速度の向上にはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｚｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いる。なお、エッチング条件によっては、第２絶縁膜１０４もエッチングされて、部分的に膜厚が薄くなる。
【００６８】
こうして図１（Ｃ）で示すように、第２絶縁膜１０４上に第１導電層１０５ｂ、第２導電層１０６ｂからなる導電積層パターンが形成される。エッチングによって、第１導電層１０５ｂは、両側壁が露出し、さらに第２の導電層１０６ｂと重ならない領域が露出される。なお、第１導電層１０５ｂの両側壁は、テーパー形状としてもよい。また、第２導電層１０６ｂの両側壁もテーパー形状としてもよい。
【００６９】
次いで、レジストパターン１０７ｂを除去した後、半導体層１０３への一導電型不純物の添加を行う。ここでは、一導電型不純物のイオンとしてリン（またはＡｓ）を用い、ｎチャネル型ＴＦＴを作製する。サイドウォールを形成することなく、導電積層パターンを用いて自己整合的にＬＤＤ領域やソース領域やドレイン領域を形成することができる。
【００７０】
ゲート電極の外側に位置するソース領域及びドレイン領域を形成するためのドーピング処理を行う場合、導電積層パターンをマスクとして一導電型不純物のイオンを半導体層１０３に添加して高濃度の一導電型不純物領域１１０、１１１を形成すればよい。高濃度の一導電型不純物領域１１０、１１１の不純物濃度は１×１０１９〜５×１０２１／ｃｍ３（ＳＩＭＳ測定でのピーク値）とする。
【００７１】
また、ゲート電極とオーバーラップするＬＤＤ領域を形成するためのドーピング処理を行う場合、第２導電層と積層していない領域の第１導電層１０５ｂを通過させて、一導電型不純物のイオンを半導体層１０３に添加して低濃度の一導電型不純物領域１０９を形成すればよい。このドーピング条件として、第２導電層や第１導電層の膜厚にもよるが、この場合には５０ｋＶ以上の加速電圧を要する。低濃度の一導電型不純物領域１０９の不純物領域の不純物濃度は、ＬＤＤ領域を前提とすると１×１０１６〜５×１０１８／ｃｍ３（ＳＩＭＳ測定でのピーク値）とする。
【００７２】
なお、ドーピングの順序は特に限定されず、先にソース領域及びドレイン領域を形成するためのドーピング処理を行った後、ＬＤＤ領域を形成するためのドーピング処理を行ってもよい。また、ＬＤＤ領域を形成するためのドーピング処理を行った後、ソース領域及びドレイン領域を形成するためのドーピング処理を行ってもよい。
【００７３】
また、ここではドーピング処理を２回に分けて異なる濃度の不純物領域の形成を行う例を示したが、処理条件を調節して１回のドーピング処理で異なる濃度の不純物領域の形成を行ってもよい。
【００７４】
また、ドーピングの前にレジストパターンを除去した例を示したが、ドーピング処理を行った後でレジストパターンを除去してもよい。レジストパターンを残したままドーピングを行うと、第２導電層の表面をレジストパターンで保護しながらドーピングを行うことができる。
【００７５】
なお、上記ドーピング処理の際、第２導電層と重なる位置の半導体層は、一導電型不純物のイオンは添加されない領域となり、後に形成されるＴＦＴのチャネル形成領域として機能する部分となる。
【００７６】
また、導電積層パターン（第１導電層１０５ｂ及び第２導電層１０６ｂ）が半導体層１０３と交差する部位においてゲート電極となる。また、第１導電層１０５ｂのうち、第２の導電層１０６ｂと重ならない領域がＬｏｖ領域の長さとなる。なお、Ｌｏｖ領域とは、ゲート電極と重なる低濃度不純物領域を指している。ＴＦＴを有する回路の種類や用途に合わせて、必要なＬｏｖ領域の長さを決定し、その長さに基づいて露光マスクやエッチング条件を設定すればよい。
【００７７】
その後、窒化珪素を用いる第３絶縁膜１１２を形成する。そして、半導体層に添加された不純物元素の活性化および水素化を行う。
【００７８】
次いで、透光性を有する無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）または、低誘電率の有機化合物材料（感光性又は非感光性の有機樹脂材料）を用いて第４絶縁膜１１３を形成する。また、シロキサンを含む材料を用いて第４絶縁膜を形成してもよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００７９】
次いで、第３のフォトマスクを用いてレジストからなるマスクを形成し、層間絶縁膜として機能する第３絶縁膜１１２、及び第４絶縁膜１１３、及びゲート絶縁膜として機能する第２絶縁膜１０４を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
【００８０】
次いで、第４絶縁膜１１３上にスパッタ法で金属積層膜を成膜した後、第４のフォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、半導体層に接するソース電極１１４またはドレイン電極１１５を形成する。
【００８１】
なお、ＴＦＴのソース電極１１４またはドレイン電極１１５と同時に接続電極（複数のＴＦＴ間を電気的に接続する電極）や端子電極（外部電源と接続するための電極）も第４絶縁膜１１３上に形成することができる。そして、レジストからなるマスクを除去する。なお、金属積層膜は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＳｉを微量に含むＡｌ膜と、膜厚１００ｎｍのＴｉ膜との３層積層とする。金属積層膜は、同じメタルスパッタ装置内で連続して形成することが好ましい。
【００８２】
以上の工程で、図１（Ｄ）に示したチャネル形成領域の片側のみに低濃度不純物領域を有するトップゲート型ＴＦＴが完成する。また、図１（Ｄ）にチャネル長Ｌを示す。
【００８３】
以上のように、本実施形態は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクを用いて露光することによって、左右非対称な形状を有するレジストパターン１０７ａを形成し、そのレジストパターンを利用して、左右非対称な形状を有するゲート電極を得ている。
【００８４】
従って、レジストパターン１０７ａの膜厚の薄い部分の長さを調節することによって、自己整合的にＬｏｖ領域の長さを調節することができる。
【００８５】
例えば、バッファ回路に用いるｎチャネル型ＴＦＴを形成する場合において、チャネル長Ｌを１０μｍ、Ｌｏｖ領域の長さを１〜１．５μｍとすることができる。この場合、ゲート電極幅、即ち導電積層パターンの幅（チャネル長方向の幅）は、１１μｍ〜１１．５μｍとなる。
【００８６】
本実施の形態では、ｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができる。
【００８７】
また、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができ、これらのＴＦＴを相補的に組み合わせることによってＣＭＯＳ回路を構成することもできる。ＣＭＯＳ回路とは、少なくとも一つのｎチャネル型ＴＦＴと一つのｐチャネル型ＴＦＴとを有する回路（インバータ回路、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、シフトレジスタ回路、サンプリング回路、Ｄ／Ａコンバータ回路、Ａ／Ｄコンバータ回路、ラッチ回路、バッファ回路など）を指している。加えて、これらのＣＭＯＳ回路を組み合わせることによってＳＲＡＭやＤＲＡＭなどのメモリ素子やその他の素子を基板上に構成することができる。また、さまざまな素子や回路を集積してＣＰＵを基板上に構成することも可能である。
【００８８】
また、露光マスクを変更するだけで、工程数を増やすことなく、同一基板上に上記構造（チャネル形成領域の片側のみにＬｏｖ領域を有する構造）のトップゲート型ＴＦＴと、チャネル形成領域の両側にＬｏｖ領域を有する構造であるトップゲート型ＴＦＴを形成することもできる。
【００８９】
また、本実施の形態では、シングルゲート構造のトップゲート型ＴＦＴを用いて説明したが、チャネル形成領域を複数有するマルチゲート構造であるトップゲート型ＴＦＴも形成することができる。また、露光マスクを変更するだけで、工程数を増やすことなく、同一基板上にシングルゲート構造のトップゲート型ＴＦＴと、マルチゲート構造であるトップゲート型ＴＦＴを形成することもできる。
【００９０】
従って、工程数を増やすことなく、同一基板上に最適な構造のトランジスタを割り当てて様々な回路を構成することができる。
【００９１】
（実施の形態２）
本実施の形態では、実施の形態１で用いた回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置した露光マスクについて図２を用いて説明する。
【００９２】
なお、図１（Ａ）では露光マスクの断面図を示しており、同様に、図２においても遮光部の幅はｔ１と示し、補助パターンが設けられた部分の幅はｔ２と示している。
【００９３】
補助パターンの具体例として、図２（Ａ）と図２（Ｂ）に、露光装置の解像限界以下のラインおよびスペースから成るスリット部を有する回折格子パターンを備えた露光マスクの上面図の一部を示す。前記スリット部のスリットの方向は、スリット部２０３の様に主パターン（遮光部２０２）の方向と平行でも、スリット部２０７の様に主パターン（遮光部２０６）の方向と垂直でも構わない。尚、このフォトリソグラフィ工程で使用されるレジストはネガ型レジストが適用困難である為、当該ゲート電極形成用フォトマスクまたはレチクルのパターン構成は、ポジ型レジストを前提にしている。
【００９４】
前記ゲート電極形成用フォトマスクまたはレチクル２０１、２０５に露光光を照射した場合、遮光部２０２、２０６の光強度はほぼゼロであり、透光部２０４、２０８の光強度はほぼ１００％である。一方、露光装置の解像限界以下のラインおよびスペースから成る回折格子パターンのスリット部２０３、２０７で構成される光強度低減機能を有する補助パターンの光強度は、１０〜７０％の範囲で調整可能となっており、その代表的光強度分布の例を図２（Ｃ）中の光強度分布２０９に示す。回折格子パターンに於ける前記スリット部２０３、２０７の光強度の調整は、スリット部２０３、２０７のピッチ及びスリット幅の調整により実現している。
【００９５】
また、補助パターンの具体例として、図２（Ｄ）に、露光光の光強度を低減する機能を有する半透膜からなる半透部を備えた露光マスクの上面図の一部を示す。半透膜としては、ＭｏＳｉＮの他に、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。半透部を備えた露光マスクを用いた露光法は、ハーフトーン露光法とも呼ばれる。
【００９６】
ゲート電極形成用フォトマスクまたはレチクル２１０に於けるゲート電極形成用マスクパターンの主パターンの領域が遮光部２１１で、光強度低減機能を有する補助パターンの領域が半透膜から成る半透光部２１２で、その外側の領域が透光部２１３である。
【００９７】
また、前記ゲート電極形成用フォトマスクまたはレチクル２１０に露光した場合、遮光部２１１の光強度はほぼゼロ、透光部２１３の光強度はほぼ１００％であり、半透膜から成る半透光部２１２で構成される補助パターン領域の光強度は、１０〜７０％の範囲で調整可能となっており、その代表的光強度分布の例を図２（Ｅ）中の光強度分布２１４に示す。
【００９８】
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
【００９９】
（実施の形態３）
実施の形態１に示す導電積層パターンの形成は、特に限定されないが、ここでは、エッチング条件を途中で何度か変更して導電積層パターンの形成を行う例を図３に示す。
【０１００】
まず、実施の形態１と同様にして、第２導電層３０６ａ上にレジストパターン３０７ａを形成する。図３（Ａ）は、図１（Ｂ）に相当する。
【０１０１】
なお、図３（Ａ）において基板３０１上に第１絶縁膜（下地絶縁膜）３０２、半導体層３０３、第２絶縁膜（ゲート絶縁膜）３０４が形成され、その上に第１導電層３０５ａ、第２導電層３０６ａが形成されている。
【０１０２】
次いで、図３（Ｂ）に示すように、レジストパターン３０７ａをマスクとして用いて、第１のエッチング条件でエッチングを行い、第２導電層の一部を除去して第２導電層３０６ｂを形成する。なお、この段階での第２導電層３０６ｂは全面に形成されている。
【０１０３】
次いで、図３（Ｃ）に示すように、第２のエッチング条件で、レジストパターンのトリミングを行い、レジストパターン３０７ｂを形成する。なお、第１のエッチングでレジストパターンがエッチングされてレジストパターン３０７ｂとほぼ同じ形状が得られる場合には、トリミングは特に行わなくともよい。また、トリミングを行わなくてもよいように、塗布で形成するレジスト膜厚を最初から薄くしてもよい。ここで言うトリミングとは、レジストパターンをエッチングしてレジストパターン寸法を加工することを指している。
【０１０４】
次いで、図３（Ｄ）に示すように、レジストパターン３０７ｂをマスクとして用いて第３のエッチング条件で、第２導電層の一部を除去して第１導電層の一部を露呈させる。この段階での第２導電層３０６ｃの断面形状は、Ｌ字形状となっている。
【０１０５】
次いで、図３（Ｅ）に示すように、第２導電層３０６ｃをマスクとして用いて第４のエッチング条件で、第１導電層の一部を除去して第２絶縁膜３０４の一部を露呈させる。この段階で、第１導電層３０５ｂは、第２導電層３０６ｃと同じ幅を有している。この第４のエッチング条件まで第２絶縁膜は、第１導電層に覆われて保護されている。
【０１０６】
次いで、図３（Ｆ）に示すように、第５のエッチング条件で異方性エッチングを行って第２導電層３０６ｄを形成する。この異方性エッチングにおいて、第１導電層と第２導電層のエッチングレートの差が大きいことが重要であり、第１導電層と第２導電層には異なる導電材料を用いることが好ましい。また、第５のエッチング条件を調整することによって、この異方性エッチングで第２絶縁膜が部分的に薄くならないようにすることもできる。
【０１０７】
こうして、エッチング条件を細かく変えて導電積層パターンの形成を行うことによって、導電積層パターンの形状のバラツキを抑えることができる。
【０１０８】
以降の工程は、実施の形態１と同一であるのでここでは詳細な説明を省略する。
【０１０９】
また、本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。
【０１１０】
（実施の形態４）
また、ここでは、露光マスクを変更するだけで、工程数を増やすことなく、同一基板上に上記構造（チャネル形成領域の片側のみにＬｏｖ領域を有する構造）のトップゲート型ＴＦＴと、チャネル形成領域の両側にＬｏｖ領域を有する構造であるトップゲート型ＴＦＴを形成する例を図４に示す。
【０１１１】
図４（Ａ）において、基板５００及び絶縁層５０８上に半導体層５０２、及び半導体層５０３が形成されている。半導体層５０２、及び半導体層５０３を覆うようにゲート絶縁層５０４、第１の導電膜５０５、及び第２の導電膜５０６が形成され、形状の異なるレジストパターン５２９、レジストパターン５３９、及びレジストパターン５４９が形成されている。これらのレジストパターンは、実施の形態１や実施の形態２に示す露光マスクを用いて形成することができる。
【０１１２】
レジストパターン５２９は両側になだらかな段差を有する形状であり、レジストパターン５３９は凸部が中央よりずれた位置にある形状であり、レジストパターン５４９は段差も凹凸もない形状（図９において左右対称の形状）である。
【０１１３】
レジストパターン５２９、レジストパターン５３９、及びレジストパターン５４９を用いてエッチング処理によるパターニングを行い、第１のゲート電極層５２１、第２のゲート電極層５２２、第１のゲート電極層５３１、第２のゲート電極層５３２、第１の配線層５４１、及び第２の配線層５４２を形成する。これらの電極層の形成の際、ゲート絶縁層５０４も少しエッチングされてゲート絶縁層５０７が形成される。ゲート絶縁層５０４も少しエッチングすることで、導電膜のエッチング残渣をなくし、さらに後の工程で半導体層に達するコンタクトホールを形成する際、コンタクトホールを形成する箇所のゲート絶縁層の膜厚を薄くできるため、エッチング時間を短縮できる。
【０１１４】
第２のゲート電極層５２２、及び第２のゲート電極層５３２をマスクとして、半導体層５０２、及び半導体層５０３に一導電型を有する不純物元素を添加し、低濃度不純物領域５２４ａ、低濃度不純物領域５２４ｂ、低濃度不純物領域５３４ａ、及び低濃度不純物領域５３４ｂを形成する（図４（Ｂ）参照。）。
【０１１５】
さらに、第１のゲート電極層５２１、第２のゲート電極層５２２、第１のゲート電極層５３１、第２のゲート電極層５３２をマスクとして、半導体層５０２、半導体層５０３に一導電型を有する不純物元素を添加し、高濃度不純物領域５２５ａ、高濃度不純物領域５２５ｂ、低濃度不純物領域５２６ａ、低濃度不純物領域５２６ｂ、高濃度不純物領域５３５ａ、高濃度不純物領域５３５ｂ、低濃度不純物領域５３６を形成する。
【０１１６】
また、レジストパターン５２３、レジストパターン５３３、レジストパターン５４３を除去する。
【０１１７】
こうして、同一基板上に、第１のＴＦＴ部５３０と、第２のＴＦＴ部５２０と、配線部５４０とを形成することができる。第１のＴＦＴ部５３０には、チャネル形成領域の片側のみに低濃度不純物領域５３６を有するＴＦＴが形成される。また、第２のＴＦＴ部５２０には、チャネル形成領域の両側に低濃度不純物領域５２６ａ、５２６ｂを有するＴＦＴが作製される（図４（Ｃ）参照。）。また、配線部５４０には、端面の位置が一致している積層、即ち、第１の配線層５４１と第２の配線層５４２の積層が得られる。
【０１１８】
加えて、同じレジストパターンを利用して、第１のＴＦＴ部５３０と同じ構造を形成して、同一基板上に容量とＴＦＴとを形成することができる。ゲート絶縁層５０４を誘電体とし、低濃度不純物領域５３６と、第１のゲート電極層５３１及び第２のゲート電極層５３２とを一対の電極とする容量を形成することもできる。
【０１１９】
また、本実施の形態は実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。
【０１２０】
（実施の形態５）
本実施の形態では、アクティブマトリクス型の発光装置の構造について、図５、及び図６を用いて作製方法とともに、以下に説明する。
【０１２１】
まず、絶縁表面を有する基板６１０上に下地絶縁膜を形成する。基板６１０側を表示面として発光を取り出す場合、基板６１０としては、光透過性を有するガラス基板や石英基板を用いればよい。また、処理温度に耐えうる耐熱性を有する光透過性のプラスチック基板を用いてもよい。また、基板６１０側とは逆の面を表示面として発光を取り出す場合、前述の基板の他にシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。ここでは基板６１０としてガラス基板を用いる。なお、ガラス基板の屈折率は１．５５前後である。
【０１２２】
下地絶縁膜６１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成する。ここでは下地膜として単層構造を用いた例を示すが、前記絶縁膜を２層以上積層させた構造を用いても良い。なお、基板の凹凸や、基板からの不純物拡散が問題にならないのであれば、特に下地絶縁膜を形成しなくてもよい。
【０１２３】
次いで、下地絶縁膜上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして、半導体層を形成する。なお、プラズマＣＶＤ法を用いれば、下地絶縁膜と、非晶質構造を有する半導体膜とを大気に触れることなく連続的に積層することができる。この半導体膜の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１２４】
ここでは、非晶質構造を有する半導体膜を結晶化させる技術として、特開平８−７８３２９号公報記載の技術を用いて結晶化させる。同公報記載の技術は、非晶質シリコン膜（アモルファスシリコン膜とも呼ばれる）に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶構造を有する半導体膜を形成するものである。
【０１２５】
以下に結晶質半導体膜の形成方法の一例を詳細に説明する。
【０１２６】
まず、非晶質構造を有す半導体膜の表面に、結晶化を促進する触媒作用のある金属元素（ここでは、ニッケル）を重量換算で１〜１００ｐｐｍ含む酢酸ニッケル溶液をスピナーで塗布してニッケル含有層を形成する。塗布によるニッケル含有層の形成方法以外の他の手段として、スパッタ法、蒸着法、またはプラズマ処理により極薄い膜を形成する手段を用いてもよい。また、ここでは、全面に塗布する例を示したが、マスクを形成して選択的にニッケル含有層を形成してもよい。
【０１２７】
次いで、加熱処理を行い、結晶化を行う。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。こうして、結晶構造を有す半導体膜が形成される。なお、結晶化後での半導体膜に含まれる酸素濃度は、５×１０１８／ｃｍ３以下とすることが望ましい。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行う。また、強光の照射により結晶化を行う場合は、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能である。なお、必要であれば、強光を照射する前に非晶質構造を有する半導体膜に含有する水素を放出させる熱処理を行ってもよい。また、熱処理と強光の照射とを同時に行って結晶化を行ってもよい。生産性を考慮すると、結晶化は強光の照射により結晶化を行うことが望ましい。
【０１２８】
このようにして得られる結晶質半導体膜には、金属元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０１９／ｃｍ３を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示すゲッタリング方法で当該元素を除去する。
【０１２９】
ここで、レーザ光の照射を行う前に結晶化工程で形成される自然酸化膜を除去する。この自然酸化膜にはニッケルが高濃度に含まれているため、除去することが好ましい。
【０１３０】
次いで、結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜に対してレーザ光を照射する。レーザ光を照射した場合、半導体膜に歪みやリッジが形成され、表面に薄い表面酸化膜（図示しない）が形成される。このレーザ光としてはパルス発振であるレーザ光源から射出される波長４００ｎｍ以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いればよい。また、レーザ光としては連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を用いてもよい。代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。
【０１３１】
次いで、結晶質半導体膜の歪みを低減するための第１の熱処理（半導体膜が瞬間的に４００〜１０００℃程度にまで加熱される熱処理）を窒素雰囲気にて行い、平坦な半導体膜を得る。瞬間的に加熱する熱処理としては、強光を照射する熱処理、または加熱されたガス中に基板を投入し、数分放置した後に基板を取りだす熱処理によって加熱を行えばよい。また、この熱処理の条件によっては、歪みを低減すると同時に結晶粒内に残される欠陥を補修する、即ち結晶性の改善を行うことができる。また、この熱処理により、歪みを低減してニッケルが後のゲッタリング工程でゲッタリングされやすくなる。なお、この熱処理における温度が結晶化での温度よりも低い場合、シリコン膜が固相状態のまま、膜中にニッケルが移動することになる。
【０１３２】
次いで、結晶質半導体膜上方に希ガス元素を含む半導体膜を形成する。希ガス元素を含む半導体膜を形成する前にエッチングストッパーとなる酸化膜（バリア層と呼ばれる）を１〜１０ｎｍの膜厚で形成してもよい。バリア層は、半導体膜の歪みを低減するための熱処理で同時に形成してもよい。
【０１３３】
希ガス元素を含む半導体膜は、プラズマＣＶＤ法、またはスパッタ法にて形成し、膜厚１０ｎｍ〜３００ｎｍのゲッタリングサイトを形成する。希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。中でも安価なガスであるアルゴン（Ａｒ）が好ましい。
【０１３４】
ここではＰＣＶＤ法を用い、原料ガスとしてモノシランとアルゴンを用い、比率（モノシラン：アルゴン）を０．１：９９．９〜１：９、好ましくは、１：９９〜５：９５に制御して成膜する。また、成膜時のＲＦパワー密度は、０．００１７Ｗ／ｃｍ２〜０．４８Ｗ／ｃｍ２とすることが望ましい。ＲＦパワー密度は、高ければ高いほどゲッタリング効果が得られる膜質となり、加えて成膜速度が向上するため好ましい。また、成膜時の圧力は、１．３３３Ｐａ（０．０１Ｔｏｒｒ）〜１３３．３２２Ｐａ（１Ｔｏｒｒ）とすることが望ましい。圧力は、高ければ高いほど成膜速度が向上するため好ましい。また、成膜温度は３００℃〜５００℃とすることが望ましい。こうして、膜中にアルゴンを１×１０１８／ｃｍ３〜１×１０２２／ｃｍ３、好ましくは、１×１０２０／ｃｍ３〜１×１０２１／ｃｍ３の濃度で含む半導体膜をプラズマＣＶＤ法で成膜することができる。上記半導体膜の成膜条件を上記範囲内で調節することで、成膜の際、バリア層に与えるダメージを低減することができ、半導体膜の膜厚のバラツキ発生や半導体膜に穴が形成されるという不良の発生を防ぐことができる。
【０１３５】
膜中に不活性気体である希ガス元素イオンを含有させる意味は二つある。一つはダングリングボンドを形成することであり、他の一つは半導体膜に歪みを与えることである。半導体膜に歪みを与えるにはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。また、膜中に希ガス元素を含有させることにより、格子歪だけでなく、不対結合手も形成させてゲッタリング作用に寄与する。
【０１３６】
次いで、加熱処理を行い、結晶質半導体膜中における金属元素（ニッケル）の濃度を低減、あるいは除去するゲッタリングを行う。ゲッタリングを行う加熱処理としては、強光を照射する処理、炉を用いた熱処理、または加熱されたガスに基板を投入し、数分放置した後取りだすことによって加熱を行えばよい。ここでは、ゲッタリングを行うための第２の熱処理（半導体膜が瞬間的に４００〜１０００℃程度にまで加熱される熱処理）を窒素雰囲気にて行う。
【０１３７】
この第２の熱処理により、金属元素が希ガス元素を含む半導体膜に移動し、バリア層で覆われた結晶質半導体膜に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。結晶質半導体膜に含まれる金属元素は、基板面と垂直な方向、且つ、希ガス元素を含む半導体膜に向かって移動する。
【０１３８】
金属元素がゲッタリングの際に移動する距離は、結晶質半導体膜の厚さ程度の距離であればよく、比較的短時間でゲッタリングを完遂することができる。ここでは、ニッケルが結晶質半導体膜に偏析しないよう希ガス元素を含む半導体膜に移動させ、結晶質半導体膜に含まれるニッケルがほとんど存在しない、即ち膜中のニッケル濃度が１×１０１８／ｃｍ３以下、望ましくは１×１０１７／ｃｍ３以下になるように十分ゲッタリングする。なお、希ガス元素を含む半導体膜だけでなくバリア層もゲッタリングサイトとして機能する。
【０１３９】
次いで、バリア層をエッチングストッパーとして、希ガス元素を含む半導体膜のみを選択的に除去する。希ガス元素を含む半導体膜のみを選択的にエッチングする方法としては、ＣｌＦ３によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラメチルアンモニウムハイドロオキサイド（化学式 （ＣＨ３）４ＮＯＨ）（略称ＴＭＡＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。なお、ここでのエッチングで結晶質半導体膜にピンホールが形成されるのを防止するため、オーバーエッチング時間を少なめにする。
【０１４０】
次いで、フッ酸を含むエッチャントによりバリア層を除去する。
【０１４１】
また、結晶質半導体膜の歪みを低減するための第１の熱処理が終わった後、Ｆなどの不純物を除去するため、フラッシュ物質を使用してフラッシングする処理を行ってもよい。例えば、ＰＣＶＤ装置を用いて、モノシランをフラッシュ物質として用い、ガス流量８〜１０ＳＬＭをチャンバーに５〜２０分間、好ましくは１０分〜１５分間導入し続けることで基板表面のフラッシングする処理（シランフラッシュとも呼ぶ）を行う。なお、１ＳＬＭは１０００ｓｃｃｍ、即ち、０．０６ｍ３／ｈである。また、ＰＣＶＤ装置を用いれば、フラッシングする処理と希ガス元素を含む半導体膜の形成を連続的に行えるため、好ましい。
【０１４２】
以上の工程で、良好な結晶質半導体膜を得ることができる。
【０１４３】
結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングした後、レジストマスクを除去する。次いで、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【０１４４】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
【０１４５】
そして、半導体層を覆う絶縁膜を形成する。絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。好ましくは１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。絶縁膜は、後に形成されるＴＦＴのゲート絶縁膜として機能する。
【０１４６】
次いで、絶縁膜上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。本実施の形態では、絶縁膜６１３上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、実施の形態１に示したパターニングを行って各ゲート電極及び各配線を形成する。本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、各ゲート電極及び各配線を形成する。
【０１４７】
なお、ここでは導電膜をＴａＮ膜とＷ膜との積層としたが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。
【０１４８】
上記第１の導電膜及び第２の導電膜のエッチング（第１のエッチング処理および第２のエッチング処理）にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望の形状に膜をエッチングすることができる。
【０１４９】
次いで、ｎ型を付与する不純物元素を半導体層に添加するため、ゲート電極をマスクとして全面にドーピングする第１のドーピング処理を行う。第１のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０１３ａｔｏｍｓ／ｃｍ２とし、加速電圧を５０〜１００ｋＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。
【０１５０】
次いで、レジストからなるマスクを形成した後、半導体にｎ型を付与する不純物元素を高濃度にドープするための第２のドーピング工程を行う。マスクは、画素部のｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、画素部のｎチャネル型ＴＦＴの一部と、駆動回路部のｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、を保護するために設ける。
【０１５１】
第２のドーピング工程におけるイオンドープ法の条件はドーズ量を１×１０１３〜５×１０１５／ｃｍ２とし、加速電圧を６０〜１００ｋＶとして行う。
【０１５２】
次いで、マスクを除去した後、新たにレジストからなるマスクを形成し、半導体にｐ型を付与する不純物元素（代表的にはボロン）を高濃度にドープするための第３のドーピング工程を行う。マスクは、画素部のｎチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、駆動回路部のｎチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、を保護するために設ける。
【０１５３】
この後、レジストマスクを除去する。以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。
【０１５４】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む絶縁膜を成膜した後、半導体層に添加された不純物元素の活性化および水素化を行う。水素を含む絶縁膜は、ＰＣＶＤ法により得られる窒化酸化珪素膜（ＳｉＮＯ膜）を用いる。ここでは、水素を含む絶縁膜の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む絶縁膜は、層間絶縁膜の１層目であり、酸化珪素を含んでいる。
【０１５５】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁膜の２層目となる無機絶縁膜を形成する。無機絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜の単層または積層を用いる。ここでは無機絶縁膜の膜厚は６００ｎｍ〜８００ｎｍとする。
【０１５６】
次いで、フォトマスクを用いてレジストからなるマスクを形成し、絶縁膜を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
【０１５７】
次いで、スパッタ法により金属膜を積層した後、フォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、ＴＦＴのソース電極またはドレイン電極として機能する電極を形成する。なお、金属積層膜は、同じメタルスパッタ装置内で連続して形成する。そして、レジストからなるマスクを除去する。
【０１５８】
以上の工程で、同一基板上にポリシリコン膜を活性層とするトップゲート型のＴＦＴ６３６、６３７、６３８、６３９が作製できる。
【０１５９】
なお、画素部に配置されるＴＦＴ６３８は、一つのＴＦＴに複数のチャネル形成領域を有するｎチャネル型ＴＦＴである。ＴＦＴ６３８は、ダブルゲート型のＴＦＴである。また、画素部には、後に形成される発光素子と電気的に接続するＴＦＴ６３９が設けられる。ここでは、オフ電流低減のため、ＴＦＴ６３９として、ダブルゲート型のｐチャネル型ＴＦＴを示したが、特に限定されず、シングルゲート型のＴＦＴとしてもよい。
【０１６０】
また、駆動回路部に配置されるＴＦＴ６３６は、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域とも呼ぶ）をドレイン側のみに備えたｎチャネル型ＴＦＴである。また、ＴＦＴ６３７は、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）をソース側とドレイン側の両方に備えたｐチャネル型ＴＦＴである。いずれもシングルゲート構造のＴＦＴである。駆動回路部においては、ＴＦＴ６３６とＴＦＴ６３７を相補的に接続することでＣＭＯＳ回路を構成し、様々な種類の回路を実現することができる。また、必要であれば、マルチゲート構造のＴＦＴとすることができる。
【０１６１】
次いで、第１の電極６２３、即ち、有機発光素子の陽極（或いは陰極）を形成する。第１の電極６２３として、仕事関数の大きい材料、例えば、Ｎｉ、Ｗ、Ｃｒ、Ｐｔ、Ｚｎ、Ｓｎ、ＩｎまたはＭｏから選ばれた元素、または前記元素を主成分とする合金材料、例えばＴｉＮ、ＴｉＳｉＸＮＹ、ＷＳｉＸ、ＷＮＸ、ＷＳｉＸＮＹ、ＮｂＮを用いて、単層膜またはそれらの積層膜を総膜厚１００ｎｍ〜８００ｎｍの範囲で用いればよい。
【０１６２】
具体的には第１の電極６２３として、透光性を有する導電性材料からなる透明導電膜を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
【０１６３】
また、各透光性を有する導電性材料の、組成比例を述べる。酸化タングステンを含むインジウム酸化物の組成比は、酸化タングステン１．０ｗｔ％、インジウム酸化物９９．０ｗｔ％とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タングステン１．０ｗｔ％、酸化亜鉛０．５ｗｔ％、インジウム酸化物９８．５ｗｔ％とすればよい。酸化チタンを含むインジウム酸化物は、酸化チタン１．０ｗｔ％〜５．０ｗｔ％、インジウム酸化物９９．０ｗｔ％〜９５．０ｗｔ％とすればよい。インジウム錫酸化物（ＩＴＯ）の組成比は、酸化錫１０．０ｗｔ％、インジウム酸化物９０．０ｗｔ％とすればよい。インジウム亜鉛酸化物（ＩＺＯ）の組成比は、酸化亜鉛１０．７ｗｔ％、インジウム酸化物８９．３ｗｔ％とすればよい。酸化チタンを含むインジウム錫酸化物の組成比は、酸化チタン５．０ｗｔ％、酸化錫１０．０ｗｔ％、インジウム酸化物８５．０ｗｔ％とすればよい。上記組成比は例であり、適宜その組成比の割合は設定すればよい。
【０１６４】
次いで、塗布法により得られる絶縁膜（例えば、有機樹脂膜）をパターニングして、第１の電極６２３の端部を覆う絶縁物６２９（バンク、隔壁、障壁、土手などと呼ばれる）を形成する。なお、絶縁物６２９の形成は、マスクを用いるパターニングに限定されず、感光性材料を用いて露光と現像のみで形成してもよい。
【０１６５】
次いで、有機化合物を含む層６２４を、蒸着法または塗布法を用いて形成する。
【０１６６】
有機化合物を含む層６２４は、積層であり、有機化合物を含む層６２４の一層としてバッファ層を用いてもよい。バッファ層は、有機化合物と無機化合物とを含む複合材料であり、前記無機化合物は、前記有機化合物に対して電子受容性を示す。前記無機化合物は、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化マンガン、および酸化レニウムからなる群より選ばれるいずれか一または複数である。バッファ層は、ホール輸送性を有する有機化合物と、無機化合物とを含む複合材料である。
【０１６７】
例えば、第１の電極６２３と第２の電極の間には有機化合物を含む積層（バッファ層と有機化合物層の積層）を設けることが好ましい。バッファ層は、金属酸化物（酸化モリブデン、酸化タングステン、酸化レニウムなど）と有機化合物（ホール輸送性を有する材料（例えば４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）、４，４’−ビス｛Ｎ−［４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル］−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）など））とを含む複合層である。また、有機化合物層は、例えば、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）や、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）や、α−ＮＰＤなどを用いることができる。また、有機化合物層は、ドーパント材料を含ませてもよく、例えば、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）や、クマリン６や、ルブレンなどを用いることができる。第１の電極と第２の電極の間に設けられる有機化合物を含む積層は、抵抗加熱法などの蒸着法によって形成すればよい。
【０１６８】
バッファ層の膜厚を調節することによって、第１の電極と有機化合物層との距離を制御し、発光効率を高めることができる。バッファ層の膜厚を調節することによって、各発光素子からの発光色がきれいに表示された優れた映像を表示でき、低消費電力化された発光装置を実現することができる。
【０１６９】
次いで、第２の電極６２５、即ち、有機発光素子の陰極（或いは陽極）を形成する。第２の電極６２５としては、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなどの合金、または透明導電膜（ＩＴＯなど）を用いる。
【０１７０】
次いで、蒸着法またはスパッタ法により保護層６２６を形成する。保護層６２６は、第２の電極６２５を保護する。保護層６２６を通過させて発光素子の発光を取り出す場合、透明な材料とすることが好ましい。なお、必要でなければ保護層６２６は設けなくともよい。
【０１７１】
次いで、封止基板６３３をシール材６２８で貼り合わせて発光素子を封止する。即ち、発光表示装置は、表示領域の外周をシール材で囲み、一対の基板で封止される。ＴＦＴの層間絶縁膜は、基板全面に設けられているため、シール材のパターンが層間絶縁膜の外周縁よりも内側に描画された場合、シール材のパターンの外側に位置する層間絶縁膜の一部から水分や不純物が浸入する恐れがある。従って、ＴＦＴの層間絶縁膜として用いる絶縁膜の外周は、シール材のパターンの内側、好ましくは、シール材パターンと重なるようにして絶縁膜の端部をシール材が覆うようにする。なお、シール材６２８で囲まれた領域には充填材６２７を充填する。或いは、シール材６２８で囲まれた領域には乾燥した不活性ガスを充填する。
【０１７２】
最後にＦＰＣ６３２を異方性導電膜６３１により公知の方法で端子電極と貼りつける。この段階での断面図を図５に示す。なお、端子電極は、第１の電極６２３と同じ工程で得られる透明導電膜を最上層に用いることが好ましく、ゲート配線と同時に形成された端子電極上に形成する。
【０１７３】
また、図６は、画素部の上面図を示しており、図６中の鎖線Ｅ−Ｆで切断した断面が、図５における画素部のｐチャネル型ＴＦＴ６３９の断面構造に対応している。また、図６中の鎖線Ｍ−Ｌで切断した断面が、図５における画素部のｎチャネル型ＴＦＴ６３８の断面構造に対応している。なお、図６中の６８０で示した実線は、絶縁物６２９の周縁を示している。ただし、図６においては、第２導電層のみを図示しており、第１導電層は図示していない。
【０１７４】
以上の工程によって、画素部と駆動回路と端子部とを同一基板上に形成することができる。
【０１７５】
本実施の形態において、オフ電流低減のために画素部のＴＦＴをダブルゲート構造とし、駆動回路のｎチャネル型ＴＦＴに本実施の形態１のＴＦＴを用いている。
【０１７６】
また、発光装置において、発光装置の発光表示面は、一面または両面であってもよい。第１の電極６２３と第２の電極６２５とを透明導電膜で形成した場合、発光素子の光は、基板６１０及び封止基板６３３を通過して両側に取り出される。この場合、封止基板６３３や充填材６２７は透明な材料を用いることが好ましい。
【０１７７】
また、第２の電極６２５を金属膜で形成し、第１の電極６２３を透明導電膜で形成した場合、発光素子の光は、基板６１０のみを通過して一方に取り出される構造、即ちボトムエミッション型となる。この場合、封止基板６３３や充填材６２７は透明な材料を用いなくともよい。
【０１７８】
また、第１の電極６２３を金属膜で形成し、第２の電極６２５を透明導電膜で形成した場合、発光素子の光は、封止基板６３３のみを通過して一方に取り出される構造、即ちトップエミッション型となる。この場合、基板６１０は透明な材料を用いなくともよい。
【０１７９】
また、第１の電極６２３及び第２の電極６２５は仕事関数を考慮して材料を選択する必要がある。但し第１の電極及び第２の電極は、画素構成によりいずれも陽極、又は陰極となりうる。駆動用ＴＦＴの極性がｐチャネル型である場合、第１の電極を陽極、第２の電極を陰極とするとよい。また、駆動用ＴＦＴの極性がＮチャネル型である場合、第１の電極を陰極、第２の電極を陽極とすると好ましい。
【０１８０】
また、フルカラー表示する場合、本実施の形態の画素部における等価回路図を図７に示す。図７中のＴＦＴ６３８が図５のスイッチングＴＦＴ６３８に対応しており、ＴＦＴ６３９が電流制御用ＴＦＴ６３９に対応している。赤色を表示する画素は、電流制御用ＴＦＴ６３９のドレイン領域に赤色を発光するＯＬＥＤ７０３Ｒが接続され、ソース領域にはアノード側電源線（Ｒ）７０６Ｒが設けられている。また、ＯＬＥＤ７０３Ｒには、カソード側電源線７００が設けられている。また、緑色を表示する画素は、電流制御用ＴＦＴのドレイン領域に緑色を発光するＯＬＥＤ７０３Ｇが接続され、ソース領域にはアノード側電源線（Ｇ）７０６Ｇが設けられている。また、青色を表示する画素は、電流制御用ＴＦＴのドレイン領域に青色を発光するＯＬＥＤ７０３Ｂが接続され、ソース領域にはアノード側電源線（Ｂ）７０６Ｂが設けられている。それぞれ色の異なる画素にはＥＬ材料に応じて異なる電圧をそれぞれ印加する。
【０１８１】
また、発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。
【０１８２】
さらに、ビデオ信号がデジタルの発光装置において、画素に入力されるビデオ信号が定電圧（ＣＶ）のものと、定電流（ＣＣ）のものとがある。ビデオ信号が定電圧のもの（ＣＶ）には、発光素子に印加される信号の電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が定電流のもの（ＣＣ）には、発光素子に印加される信号の電圧が一定のもの（ＣＣＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＣＣＣ）とがある。
【０１８３】
また、発光装置において、静電破壊防止のための保護回路（保護ダイオードなど）を設けてもよい。
【０１８４】
また、ここでは表示装置としてアクティブマトリクス型の発光装置の例を示したが、アクティブマトリクス型の液晶表示装置にも適用できる。
【０１８５】
また、本実施の形態は実施の形態１、実施の形態２、実施の形態３、または実施の形態４と自由に組み合わせることができる。
【０１８６】
（実施の形態６）
本実施の形態では、実施の形態５と結晶質半導体膜の形成方法が一部異なる例を示す。また、マルチゲート構造のＴＦＴの作製を例に用いて図８に説明する。
【０１８７】
まず、実施の形態５と同様に絶縁表面を有する基板上に下地絶縁膜、非晶質構造を有する半導体膜を形成する。
【０１８８】
次いで、実施の形態５と同様に非晶質構造を有す半導体膜の表面に、結晶化を促進する触媒作用のある金属元素（ここでは、ニッケル）を重量換算で１〜１００ｐｐｍ含む酢酸ニッケル溶液をスピナーで塗布してニッケル含有層を形成する。
【０１８９】
次いで、実施の形態５と同様に加熱処理を行い、結晶化を行う。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行って結晶質半導体膜を得る。
【０１９０】
次いで、実施の形態５と同様に、結晶化率を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜に対してレーザ光を照射する。
【０１９１】
次いで、フォトマスクを用いて結晶質半導体膜のパターニングを行う。ここでは、島状の半導体層８０１を形成するとともに、その島状の半導体層に開口８０３を数カ所形成する。
【０１９２】
次いで、結晶質半導体膜の歪みを低減するための第１の熱処理（半導体膜が瞬間的に４００〜１０００℃程度にまで加熱される熱処理）を窒素雰囲気にて行い、平坦な半導体膜を得る。なお、この第１の熱処理は結晶質半導体膜のパターニング工程の前に行ってもよい。
【０１９３】
次いで、Ｆなどの不純物を除去するため、フラッシュ物質を使用してフラッシングする処理を行った後、結晶質半導体膜上方に希ガス元素を含む半導体膜８０２の形成を行う。ここでは、２０個のチャンバーを内蔵しているＰＣＶＤ装置を用いて、モノシランガスをフラッシュ物質として用い、ガス流量８〜１０ＳＬＭをチャンバーに５〜２０分間導入し続けることで基板表面のフラッシングする処理を行った後、連続的に希ガス元素を含む半導体膜の形成を行う。なお、１０ＳＬＭのガス流量とした場合、１チャンバー当たりの流量は、０．５ＳＬＭ、即ち１．２×１０−７ｍ３／ｈである。
【０１９４】
次いで、ゲッタリングを行うための第２の熱処理（半導体膜が瞬間的に４００〜１０００℃程度にまで加熱される熱処理）を窒素雰囲気にて行う。この第２の熱処理により、金属元素が希ガス元素を含む半導体膜に移動し、バリア層で覆われた結晶質半導体膜に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。
【０１９５】
また、ゲッタリングを行う前に結晶質半導体膜はパターニングされており、結晶質半導体膜からなる島状の半導体層８０１の端面も希ガス元素を含む半導体膜８０２に覆われている。従って、図８（Ａ）に示すように、結晶質半導体膜に含まれる金属元素は、希ガス元素を含む半導体膜８０２に向かって移動、即ち基板面と垂直な方向に移動するだけでなく、端面付近においては基板面と平行な方向に金属元素が移動する。図８（Ａ）に示す矢印は、第２の熱処理によって金属元素が移動する方向を模式的に表したものである。また、図８（Ｂ）は上面図であり、鎖線Ａ−Ｂで切断した断面が図８（Ａ）に相当する。
【０１９６】
また、結晶質半導体膜からなる島状の半導体層８０１のパターン内部に開口８０３を有しているため、開口８０３付近においても基板面と平行な方向に金属元素が移動する。図８（Ｂ）では結晶質半導体膜のパターンが、３箇所の開口を有している例を示したが、開口の個数は特に限定されず、２箇所、１箇所、または４箇所以上でもよい。
【０１９７】
結晶質半導体膜からなる島状の半導体層８０１のパターン内部に開口８０３を設けることによって、島状の半導体層８０１における金属元素を効率的に除去することができる。
【０１９８】
次いで、希ガス元素を含む半導体膜のみを選択的に除去する。
【０１９９】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
【０２００】
そして、半導体層を覆う絶縁膜８０６を形成する。絶縁膜８０６は、後に形成されるＴＦＴのゲート絶縁膜として機能する。
【０２０１】
次いで、絶縁膜８０６上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。本実施の形態では、絶縁膜上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、実施の形態１に示したパターニングを行って各ゲート電極及び各配線を形成する。本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、各ゲート電極及び各配線を形成する。
【０２０２】
以降の工程は、実施の形態１または実施の形態５に従って、半導体層に不純物元素を添加する処理、添加した不純物元素の活性化処理、層間絶縁膜８０８の形成、ソース配線８０９またはドレイン配線８１０の形成を行って図８（Ｃ）、図８（Ｄ）、図８（Ｅ）に示すマルチゲート構造のＴＦＴを作製する。ここでは２つのチャネル形成領域を有するＴＦＴを示したが、３つ以上のチャネル形成領域を有するＴＦＴとしてもよい。
【０２０３】
なお、図８（Ｅ）は上面図であり、鎖線Ｃ−Ｄで切断した断面が図８（Ｃ）に相当し、鎖線Ｇ―Ｈで切断した断面が図８（Ｄ）に相当する。
【０２０４】
図８（Ｃ）に示すＴＦＴは、ソース側の高濃度不純物領域８０７ａとドレイン側の高濃度不純物領域８０７ｃの間に２つのチャネル形成領域を有するＴＦＴであり、２つのチャネル形成領域の間には一つの低濃度不純物領域８００ａを有している。また、ドレイン側のチャネル形成領域と高濃度不純物領域８０７ｃの間にもう一つの低濃度不純物領域８００ｂを有している。低濃度不純物領域８００ａと低濃度不純物領域８００ｂは分離されている。また、低濃度不純物領域８００ａ、８００ｂは第１導電層８０４と重なっている。また、２つのチャネル形成領域は、第２導電層８０５と重なっている。
【０２０５】
また、２つのチャネル形成領域の間の高濃度不純物領域８０７ｂには開口８０３が形成されているため、図８（Ｃ）では分離されて示される。高濃度不純物領域８０７ｂにおいて開口のない部分では、図８（Ｄ）に示すように繋がっており、このマルチゲート構造のＴＦＴは、開口８０３があっても駆動動作上問題がない。
【０２０６】
本実施の形態において、ドレイン側のみに低濃度不純物領域８００ａ、８００ｂを設けることができるため、本実施の形態に示すＴＦＴを有する回路全体の信頼性が向上する。また、ソース側とドレイン側の両方に低濃度不純物領域を形成する場合に比べて、本実施の形態に示すＴＦＴは、回路全体の占有面積を縮小することができる。また、ソース側とドレイン側の両方にゲート電極と重なる低濃度不純物領域を形成する場合に比べて、本実施の形態に示すＴＦＴは、寄生容量を小さくすることができる。
【０２０７】
また、ソース側とドレイン側の両方に低濃度不純物領域を形成する場合に比べて、本実施の形態に示すＴＦＴは、寄生抵抗を小さくすることができる。ソース側とドレイン側の両方に低濃度不純物領域を形成するＴＦＴである場合は、ソース側の抵抗が付加されるため、寄生抵抗が大きくなる。
【０２０８】
また、本実施の形態は実施の形態１、実施の形態２、実施の形態３、実施の形態４、または実施の形態５と自由に組み合わせることができる。
【０２０９】
（実施の形態７）
ここでは、図９を用いて、発光表示パネルにＦＰＣや、駆動用の駆動ＩＣを実装する例について説明する。
【０２１０】
図９（Ａ）に示す図は、ＦＰＣ１２０９を４カ所の端子部１２０８に貼り付けた発光装置の上面図の一例を示している。基板１２１０上には発光素子及びＴＦＴを含む画素部１２０２と、ＴＦＴを含むゲート側駆動回路１２０３と、ＴＦＴを含むソース側駆動回路１２０１とが形成されている。ＴＦＴの活性層が結晶構造を有する半導体膜で構成されており、同一基板上にこれらの回路を形成している。従って、システムオンパネル化を実現したＥＬ表示パネルを作製することができる。
【０２１１】
なお、基板１２１０はコンタクト部以外において保護膜で覆われており、保護膜上に光触媒機能を有する物質を含む下地層が設けられている。
【０２１２】
また、画素部を挟むように２カ所に設けられた接続領域１２０７は、発光素子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の電極は画素部に設けられたＴＦＴと電気的に接続している。
【０２１３】
また、封止基板１２０４は、画素部および駆動回路を囲むシール材１２０５、およびシール材に囲まれた充填材料によって基板１２１０と固定されている。また、透明な乾燥剤を含む充填材料を充填する構成としてもよい。また、画素部と重ならない領域に乾燥剤を配置してもよい。
【０２１４】
また、図９（Ａ）に示した構造は、ＸＧＡクラスの比較的大きなサイズ（例えば対角４．３インチ）の発光装置で好適な例を示したが、図９（Ｂ）は、狭額縁化させた小型サイズ（例えば対角１．５インチ）で好適なＣＯＧ方式を採用した例である。
【０２１５】
図９（Ｂ）において、基板１３１０上に駆動ＩＣ１３０１が実装され、駆動ＩＣの先に配置された端子部１３０８にＦＰＣ１３０９を実装している。実装される駆動ＩＣ１３０１は、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の基板上に複数個作り込むとよい。つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して駆動ＩＣを個別に取り出せばよい。駆動ＩＣの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５〜８０ｍｍ、短辺が１〜６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。
【０２１６】
駆動ＩＣのＩＣチップに対する外形寸法の優位性は長辺の長さにあり、長辺が１５〜８０ｍｍで形成された駆動ＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上に駆動ＩＣを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出す場合と比較すると、大きな優位点である。
【０２１７】
また、ＴＡＢ方式を採用してもよく、その場合は、複数のテープを貼り付けて、該テープに駆動ＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数の駆動ＩＣを実装してもよく、この場合には、強度の問題から、駆動ＩＣを固定するための金属片等を一緒に貼り付けるとよい。
【０２１８】
また、画素部１３０２と駆動ＩＣ１３０１の間に設けられた接続領域１３０７は、発光素子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の電極は画素部に設けられたＴＦＴと電気的に接続している。
【０２１９】
また、封止基板１３０４は、画素部１３０２を囲むシール材１３０５、およびシール材に囲まれた充填材料によって基板１３１０と固定されている。
【０２２０】
また、画素部のＴＦＴの活性層として非晶質半導体膜を用いる場合には、駆動回路を同一基板上に形成することは困難であるため、大きなサイズであっても図９（Ｂ）の構成となる。
【０２２１】
また、ここでは表示装置としてアクティブマトリクス型の発光装置の例を示したが、アクティブマトリクス型の液晶表示装置にも適用できることはいうまでもない。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、素子基板に設けられた画素電極と対向基板に設けられた対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。対向基板と素子基板は、等間隔で配置され、液晶材料が充填されている。液晶材料は、シール材を閉パターンとして気泡が入らないように減圧下で液晶の滴下を行い、両方の基板を貼り合わせる方法を用いてもよいし、開口部を有するシールパターンを設け、ＴＦＴ基板を貼りあわせた後に毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いてもよい。
【０２２２】
また、カラーフィルタを用いずに、光シャッタを行い、ＲＧＢの３色のバックライト光源を高速で点滅させるフィールドシーケンシャル方式の駆動方法を用いた液晶表示装置にも本発明は、適用できる。
【０２２３】
以上の様に、本発明を実施する、即ち実施の形態１乃至６のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。
【０２２４】
（実施の形態８）
本発明の半導体装置、及び電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１０および図１１に示す。
【０２２５】
図１０（Ａ）はデジタルカメラであり、本体２１０１、表示部２１０２、撮像部、操作キー２１０４、シャッター２１０６等を含む。なお、図１０（Ａ）は表示部２１０２側からの図であり、撮像部は示していない。本発明により、高精細な表示部を有し、且つ、信頼性の高いデジタルカメラが実現できる。
【０２２６】
図１０（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明により、高精細な表示部を有し、且つ、信頼性の高いノート型パーソナルコンピュータを実現することができる。
【０２２７】
図１０（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読込部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い画像再生装置を実現することができる。
【０２２８】
また、図１０（Ｄ）は表示装置であり、筐体１９０１、支持台１９０２、表示部１９０３、スピーカ１９０４、ビデオ入力端子１９０５などを含む。この表示装置は、上述した実施の形態で示した作製方法により形成した薄膜トランジスタをその表示部１９０３および駆動回路に用いることにより作製される。なお、表示装置には液晶表示装置、発光装置などがあり、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い表示装置、特に２２インチ〜５０インチの大画面を有する大型の表示装置を実現することができる。
【０２２９】
また、本発明のＴＦＴを有する薄膜集積回路に加えてアンテナなどを形成することによって、非接触型薄膜集積回路装置（無線ＩＣタグ、ＲＦＩＤ（無線認証、Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）とも呼ばれる）として用いることもできる。また、ＩＣタグを様々な電子機器に貼り付けることにより、電子機器の流通経路などを明確にすることができる。
【０２３０】
また、図１０（Ｅ）はパスポート１９４１に無線ＩＣタグ１９４２を付けている状態を示している。また、パスポート１９４１に無線ＩＣタグを埋め込んでもよい。同様にして、運転免許証、クレジットカード、紙幣、硬貨、証券、商品券、チケット、トラベラーズチェック（Ｔ／Ｃ）、健康保険証、住民票、戸籍謄本などに無線ＩＣタグを付けたり埋め込むことができる。この場合、本物であることを示す情報のみを無線ＩＣタグに入力しておき、不正に情報を読み取ったり書き込んだりできないようにアクセス権を設定する。これは、上述した他の実施の形態で示したメモリを用いることにより実現できる。このようにタグとして利用することによって、偽造されたものと区別することが可能になる。このほかに、無線ＩＣタグをメモリとして用いることも可能である。また、無線ＩＣタグを包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に設けることにより、検品システム等のシステムの効率化を図ることができる。
【０２３１】
また、図１１で示す携帯電話機は、操作スイッチ類９０４、マイクロフォン９０５などが備えられた本体（Ａ）９０１と、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９、スピーカ９０６などが備えられた本体（Ｂ）９０２とが、蝶番９１０で開閉可能に連結されている。表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、回路基板９０７と共に本体（Ｂ）９０２の筐体９０３の中に収納される。表示パネル（Ａ）９０８及び表示パネル（Ｂ）９０９の画素部は筐体９０３に形成された開口窓から視認できるように配置される。
【０２３２】
表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、その携帯電話機９００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）９０８を主画面とし、表示パネル（Ｂ）９０９を副画面として組み合わせることができる。
【０２３３】
本発明により、高精細な表示部を有し、且つ、信頼性の高い携帯情報端末を実現することができる。
【０２３４】
本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番９１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類９０４、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施の形態の構成を適用しても、同様な効果を得ることができる。
【０２３５】
以上の様に、本発明を実施する、即ち実施の形態１乃至７のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。
【産業上の利用可能性】
【０２３６】
本発明の構成、即ちゲート電極と重なるＬＤＤ領域をドレイン側のみに備えたＴＦＴは、ドレイン近傍の電界強度を緩和でき、回路の劣化を抑えることができる。加えて、寄生容量を低減できるため、回路の消費電力を低減することができる。
【図面の簡単な説明】
【０２３７】
【図１】半導体装置の作製工程を示す断面図。（実施の形態１）
【図２】露光マスクの上面図及び光強度分布を示す図（実施の形態２）
【図３】半導体装置の作製工程を示す断面図。（実施の形態３）
【図４】半導体装置の作製工程を示す断面図。（実施の形態４）
【図５】発光装置の断面図。（実施の形態５）
【図６】画素部における上面図。（実施の形態５）
【図７】画素部における等価回路を示す図。（実施の形態５）
【図８】マルチゲート構造のＴＦＴの断面図及び上面図。（実施の形態６）
【図９】モジュールの一例を示す図。
【図１０】電子機器の一例を示す図。
【図１１】電子機器の一例を示す図。
【符号の説明】
【０２３８】
１０１ 絶縁表面を有する基板
１０２ 第１絶縁膜
１０３ 半導体層
１０４ 第２絶縁膜
１０５ａ 第１導電層
１０５ｂ 第１導電層
１０６ａ 第２導電層
１０６ｂ 第２導電層
１０７ａ レジストパターン
１０７ｂ レジストパターン
１０９ 低濃度の一導電型不純物領域
１１０ 高濃度の一導電型不純物領域
１１１ 高濃度の一導電型不純物領域
１１２ 第３絶縁膜
１１３ 第４絶縁膜
１１４ ソース電極
１１５ ドレイン電極
２０１ レチクル
２０２ 遮光部
２０３ スリット部
２０４ 透光部
２０５ レチクル
２０６ 遮光部
２０７ スリット部
２０８ 透光部
２０９ 光強度分布
２１０ レチクル
２１１ 遮光部
２１２ 半透光部
２１３ 透光部
２１４ 光強度分布
３０１ 基板
３０２ 第１絶縁膜
３０３ 半導体層
３０４ 第２絶縁膜
３０５ａ 第１導電層
３０５ｂ 第１導電層
３０６ａ 第２導電層
３０６ｂ 第２導電層
３０７ａ レジストパターン
３０７ｂ レジストパターン
４００ 基板
４０１ 遮光部
４０２ 半透膜が設けられた部分
４０３ａ 非露光領域
４０３ｂ 露光領域
５００ 基板
５０２ 半導体層
５０３ 半導体層
５０４ ゲート絶縁層
５０５ 第１の導電膜
５０６ 第２の導電膜
５０７ ゲート絶縁層
５０８ 絶縁層
５２０ 第２のＴＦＴ部
５２１ 第１のゲート電極層
５２２ 第２のゲート電極層
５２３ レジストパターン
５２４ａ 低濃度不純物領域
５２４ｂ 低濃度不純物領域
５２５ａ 高濃度不純物領域
５２５ｂ 高濃度不純物領域
５２６ａ 低濃度不純物領域
５２６ｂ 低濃度不純物領域
５２９ レジストパターン
５３０ 第１のＴＦＴ部
５３１ 第１のゲート電極層
５３２ 第２のゲート電極層
５３３ レジストパターン
５３４ａ 低濃度不純物領域
５３４ｂ 低濃度不純物領域
５３５ａ 高濃度不純物領域
５３５ｂ 高濃度不純物領域
５３６ 低濃度不純物領域
５３９ レジストパターン
５４０ 配線部
５４１ 第１の配線層
５４２ 第２の配線層
５４３ レジストパターン
５４９ レジストパターン
６１０ 基板
６１１ 下地絶縁膜
６１３ 絶縁膜
６２３ 第１の電極
６２４ 有機化合物を含む層
６２５ 第２の電極
６２６ 保護層
６２７ 充填材
６２８ シール材
６２９ 絶縁物
６３１ 異方性導電膜
６３２ ＦＰＣ
６３３ 封止基板
６３６ ｎチャネル型ＴＦＴ
６３７ ｐチャネル型ＴＦＴ
６３８ ｎチャネル型ＴＦＴ
６３９ ｐチャネル型ＴＦＴ
６８０ 絶縁物の周縁
７００ カソード側電源線
７０３Ｒ ＯＬＥＤ
７０３Ｇ ＯＬＥＤ
７０３Ｂ ＯＬＥＤ
７０４ ソース配線
７０５ ゲート配線
７０６Ｒ アノード側電源線
７０６Ｇ アノード側電源線
７０６Ｂ アノード側電源線
８０１ 島状の半導体層
８０２ 希ガス元素を含む半導体膜
８０３ 開口
８０５ 第２導電層
８０６ 絶縁膜
８０７ａ 高濃度不純物領域
８０７ｂ 高濃度不純物領域
８０７ｃ 高濃度不純物領域
８０８ 層間絶縁膜
８０９ ソース配線
８１０ ドレイン配線
９００ 携帯電話機
９０１ 本体（Ａ）
９０２ 本体（Ｂ）
９０３ 筐体
９０４ 操作スイッチ類
９０５ マイクロフォン
９０６ スピーカ
９０７ 回路基板
９０８ 表示パネル（Ａ）
９０９ 表示パネル（Ｂ）
９１０ 蝶番
１２０１ ソース側駆動回路
１２０２ 画素部
１２０３ ゲート側駆動回路
１２０４ 封止基板
１２０５ シール材
１２０７ 接続領域
１２０８ 端子部
１２０９ ＦＰＣ
１２１０ 基板
１３０１ 駆動ＩＣ
１３０２ 画素部
１３０４ 封止基板
１３０５ シール材
１３０７ 接続領域
１３０８ 端子部
１３０９ ＦＰＣ
１３１０ 基板
１９０１ 筐体
１９０２ 支持台
１９０３ 表示部
１９０４ スピーカ
１９０５ ビデオ入力端子
１９４１ パスポート
１９４２ 無線ＩＣタグ
２１０１ 本体
２１０２ 表示部
２１０４ 操作キー
２１０６ シャッター
２２０１ 本体
２２０２ 筐体
２２０３ 表示部
２２０４ キーボード
２２０５ 外部接続ポート
２２０６ ポインティングマウス
２４０１ 本体
２４０２ 筐体
２４０３ 表示部Ａ
２４０４ 表示部Ｂ
２４０５ 記録媒体読込部
２４０６ 操作キー
２４０７ スピーカー部
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
特に、マトリクス状に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けたアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置）が盛んに開発されている。
【０００５】
アクティブマトリクス型の表示装置においては、画素部において有効画面領域を広げる開発が進められている。有効画面領域の面積を大きくするには画素部に配置されるＴＦＴ（画素ＴＦＴ）の占める面積をできるだけ小さくする必要に迫られている。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。中でも、ポリシリコン膜を用いたＴＦＴは、アモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度が高いので高速動作が可能である。
【０００６】
表示装置に搭載されるモジュールには、機能ブロックごとに画像表示を行う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素部を制御するための駆動回路が一枚の基板上に形成される。
【０００７】
同一基板上に駆動回路と画素部を形成した場合、駆動回路をＴＡＢ方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。
【０００８】
特に、有機発光素子（ＥＬ素子）をマトリクス状に配置した発光表示装置においては、１つの画素に役割の異なる複数のＴＦＴが必要とされている。また、液晶表示装置においても、１つの画素にスイッチング用のＴＦＴとＳＲＡＭなどの記憶素子とを形成する試みがなされている。また、同一基板上に画素部と駆動回路とを形成する場合においても、できるだけ小型化することが望まれている。
【０００９】
特許文献１は、片側側部が薄いゲート電極を有する電界効果トランジスタが開示されている。特許文献１の電界効果トランジスタは、ゲート電極の形状を断面Ｌ字状とし、そのＬ字の背面部に沿って側壁スペーサを形成し、その側壁スペーサを設けたゲート電極をマスクとして高濃度にイオンを注入することでドレイン側にのみ低濃度ドレインを有する（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造としている。また、ゲート電極のＬ字の表面にシリサイド層を形成している。
【００１０】
また、特許文献２は、片側にＬＤＤ領域を有する薄膜トランジスタが開示されている。特許文献２の薄膜トランジスタは、ゲート電極の一側のみに側壁スペーサを設けている。特許文献２には、イオン注入の時、側壁スペーサをマスクとして側壁スペーサの下部の高濃度ドレイン領域は、傾斜した接続構造を有し、この傾斜した接合構造はＬＤＤ構造と同一の効果があると記載されている。
【００１１】
また、特許文献３は、ソース側とドレイン側で幅の異なるサイドウォールを形成し、高濃度不純物拡散層形成のためのイオン注入を行う半導体装置の作製方法が開示されている。
【００１２】
また、本出願人は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク或いはレチクルをゲート電極形成用フォトリソグラフィ工程に適用したＴＦＴ作製工程を特許文献４で開示している。
【００１３】
また、本出願人は、ゲート電極が２層、且つ、片側にＬＤＤ領域を有する薄膜トランジスタを特許文献５で開示している。
【特許文献１】特開平１０−９８１８９号公報
【特許文献２】特開平７−１４２７３４号公報
【特許文献３】特開平１０−３２３２７号公報
【特許文献４】特開２００２−１５１５２３
【特許文献５】特開２０００−２２８５２７
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述した特許文献１、特許文献２、及び特許文献３の技術は、いずれも側壁スペーサ（サイドウォールとも呼ばれる）を形成する工程を必要不可欠としている。
【００１５】
本発明は、側壁スペーサを形成することなく、且つ、工程数を増やすことなく、自己整合的にＬＤＤ領域を少なくとも一つ備えたＴＦＴを提供する。
【００１６】
また、同一基板上に、工程数を増やすことなく、様々なＴＦＴ、例えば、チャネル形成領域の片側にＬＤＤ領域を有するＴＦＴと、チャネル形成領域の両側にＬＤＤ領域を有するＴＦＴとを形成する作製方法を提供する。
【００１７】
また、側壁スペーサの幅（チャネル長方向の長さ）は、エッチバックする前の絶縁膜の膜厚に依存し、例えば０．５μｍ以上とすることは困難である。従って、特許文献１、特許文献２、及び特許文献３の技術は、自己整合的に０．５μｍ以上の幅を有するＬＤＤ領域の形成も困難である。本発明は、自己整合的に０．５μｍ以上の幅を有するＬＤＤ領域の形成を実現することも課題としている。
【００１８】
また、本発明は、液晶表示装置に代表される電気光学装置、ＥＬ素子を有する発光装置、ならびに半導体装置において、今後のさらなる高精細化（画素数の増大）、小型化に伴う各表示画素ピッチの微細化、及び画素部を駆動する駆動回路の集積化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。そして、電気光学装置や発光装置の画質を向上させる、或いは様々な回路を集積化して小型化を図ることにより、それを備える電子機器の品質を向上させることを課題とする。
【００１９】
また、本発明は、動作性能および信頼性の高い回路を備えた半導体装置を提供することを課題とする。そして、半導体装置の信頼性を向上させることにより、それを備える電子機器の信頼性を向上させることを課題とする。
【課題を解決するための手段】
【００２０】
本発明は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域を有する左右非対称のレジストパターン（レジストパターンの断面形状がゲート電極の幅、または長手方向に非対称形）を形成し、段差を有するゲート電極を形成し、ゲート電極の膜厚の薄い領域を通過させて半導体層に不純物元素を注入して、自己整合的にＬＤＤ領域を形成する作製方法を特徴の一つとしている。本発明のＴＦＴ構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するドレイン領域との間に低濃度に不純物元素を添加した領域を一つ設けたものであり、この領域をＬＤＤ領域と呼ぶ。
【００２１】
また、得られる構造も本発明の特徴の一つであり、段差を有するゲート電極、即ち、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域を有するゲート電極を有し、ゲート電極の膜厚の薄い領域と絶縁層を介して重なるＬＤＤ領域を有していることを特徴の一つとしている。ゲート電極の膜厚の薄い領域と絶縁層を介して重なるＬＤＤ領域を有している構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。
【００２２】
また、ゲート電極と重なるＬＤＤ領域をＬｏｖ領域とも呼ぶ。特許文献４では、左右対称のレジストパターンを形成し、チャネル形成領域の両側にＬｏｖ領域を形成する構成を開示している。一方、本発明は、左右非対称のレジストパターンを形成し、チャネル形成領域の片側にＬｏｖ領域を形成する構成を開示する。
【００２３】
本明細書で開示する発明の構成は、絶縁表面を有する基板上方に半導体層と、前記半導体層上方にゲート絶縁層と、前記ゲート絶縁層上に導電層の積層からなるゲート電極とを有し、前記半導体層は、チャネル形成領域と、前記チャネル形成領域の両側に２つの第１の不純物領域と、一方の第１の不純物領域と前記チャネル形成領域との間に一つの第２の不純物領域とを含み、ゲート電極の積層の一つを構成する第１の導電層は、チャネル形成領域及び第２の不純物領域と少なくとも重なり、ゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記チャネル形成領域と重なる半導体装置である。
【００２４】
上記構成において、前記第１の導電層と前記第２の導電層は、異なる材料であることを特徴の一つとしている。前記第１の導電層と前記第２の導電層とを異なる材料とすることで、エッチングレートに差を設けることができ、より上記構成を形成しやすくすることができる。
【００２５】
また、上記構成において、前記第１の導電層の膜厚は、前記第２の導電層よりも薄いことを特徴の一つとしている。前記第１の導電層を薄くすることによって、不純物元素を第１の導電層を通過させて半導体層に添加する際、第２の不純物領域の形成を形成しやすくすることができる。
【００２６】
また、前記第２の導電層の幅は、前記チャネル形成領域の幅と同一であることを特徴の一つとしている。第２の導電層の幅が、チャネル形成領域の幅と同一であることは、第１の不純物領域及び第２の不純物領域が自己整合的に形成されていることを示している。
【００２７】
また、同一基板上に異なる構造のＴＦＴを同時に作製することができ、他の発明の構成は、同一基板上に第１の半導体層を有する第１の薄膜トランジスタと、第２の半導体層を有する第２の薄膜トランジスタとを有する半導体装置であり、絶縁表面を有する基板上方に第１の半導体層及び該第１の半導体層と離間して配置された第２の半導体層と、前記第１の半導体層及び第２の半導体層上方にゲート絶縁層と、前記ゲート絶縁層上に導電層の積層からなる第１のゲート電極及び第２のゲート電極とを有し、前記第１の半導体層は、第１のチャネル形成領域と、前記第１のチャネル形成領域の両側に２つの第１の不純物領域と、一方の第１の不純物領域と前記第１のチャネル形成領域との間に一つの第２の不純物領域とを含み、前記第１のチャネル形成領域は、ゲート絶縁層を介して第１のゲート電極と重なり、第１のゲート電極の積層の一つを構成する第１の導電層は、第１のチャネル形成領域及び第２の不純物領域と少なくとも重なり、第１のゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第１のチャネル形成領域と重なり、前記第２の半導体層は、第２のチャネル形成領域と、前記第２のチャネル形成領域の両側に２つの第１の不純物領域と、該第１の不純物領域と前記第２のチャネル形成領域との間に一つの第２の不純物領域とを含み、前記第２のチャネル形成領域は、ゲート絶縁層を介して第２のゲート電極と重なっており、第２のゲート電極の積層の一つを構成する第１の導電層は、第２のチャネル形成領域及び２つの第２の不純物領域と少なくとも重なり、第２のゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第２のチャネル形成領域と重なっている半導体装置である。
【００２８】
上記構成によって、チャネル形成領域の両側にＬＤＤ領域を２つ有するＴＦＴと、チャネル形成領域の片側に１つ有するＴＦＴとを同一基板上に形成し、それぞれに適した回路に用いることができる。片側にＬＤＤ領域を有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。
【００２９】
また、上記構造を実現するための作製工程も発明の一つであり、その発明の構成は、半導体層上に絶縁膜を形成し、前記絶縁膜上に導電膜を形成し、前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するレジストパターンを形成し、前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するゲート電極を形成し、前記ゲート電極の膜厚の厚い領域及び膜厚の薄い領域をマスクとして前記半導体層に不純物元素を注入して、前記半導体層のうちゲート電極に重なるチャネル形成領域の両側に位置する第１の不純物領域と、前記ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、前記半導体層のうち膜厚の薄い前記ゲート電極と重なる領域に第２の不純物領域とを形成する。なお、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いることによって、前記レジストパターンの断面形状はゲート電極の幅または長さ方向に実質的に非対称となるように形成することを特徴としている。本明細書では、断面形状とは、基板平面に垂直な面で切断した面を指すものとする。
【００３０】
また、工程短縮のため、１回のドーピングで形成してもよく、その発明の構成は、半導体層上に絶縁膜を形成し、前記絶縁膜上に導電膜を形成し、前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するレジストパターンを形成し、前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するゲート電極を形成し、前記半導体層に不純物元素を注入して、前記半導体層のうちゲート電極に重なるチャネル形成領域の両側に第１の不純物領域と、前記半導体層のうち膜厚の薄い前記ゲート電極と重なる領域に第２の不純物領域とを形成する半導体装置の作製方法である。
【００３１】
上記各作製方法において、前記半導体層のうち膜厚の厚い前記ゲート電極と重なる領域はチャネル形成領域となり、該チャネル形成領域は、前記第１の不純物領域と前記第２の不純物領域との間に接して配置することを特徴としている。このような構造とすることでチャネル形成領域の両側にＬＤＤ領域を有するＴＦＴに比べて高速駆動させることができ、占有面積も縮小できる。
【００３２】
また、上記各作製方法において、前記導電層は異なる導電材料の積層であることを特徴としている。異なる導電材料の積層であれば、エッチングレートの差を利用して、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するゲート電極を形成することが容易となる。
【００３３】
本発明により、工程数を増やすことなく、少なくとも片側に０．５μｍ以上、好ましくは１μｍ〜１．５μｍ、さらには２μｍ以上の幅（チャネル長Ｌ方向の長さ）のＬＤＤ領域を自己整合的に設けることが可能となる。ＬＤＤ領域の幅は長ければ長いほど、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。
【００３４】
また、このＬＤＤ領域は、ゲート電極の膜厚の薄い領域と重なっていることを特徴としている。両側にゲート電極の膜厚の薄い領域と重なっているＬＤＤ領域を有するＴＦＴに比べ、片側にゲート電極の膜厚の薄い領域と重なっているＬＤＤ領域を有する本発明のＴＦＴは、重なる部分が少ないため寄生容量が小さく、且つ、占有面積を縮小することができる。
【００３５】
また、本発明は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることによって、ゲート電極の膜厚の薄い領域の幅を自由に設定でき、そのゲート電極をマスクとして自己整合的に形成できるＬＤＤ領域の幅を自由に設定することができる。回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、工程を増やすことなくレジストパターンをゲート電極の幅または長さ方向に非対称形状とし、その非対称形状を露光条件によって正確に制御することができる。また、選択的に補助パターンを設置したフォトマスクまたはレチクルを用いれば同一の露光条件によって、ゲート電極の幅または長さ方向に実質的に対称な形状の第１レジストパターンと、ゲート電極の幅または長さ方向に非対称形状の第２レジストパターンとを同一平面上に形成することができる。この第１レジストパターンを用いてゲート電極を形成すると、断面形状がチャネル長方向に対称な形状の第１ゲート電極が形成され、第２レジストパターンを用いてゲート電極を形成すると断面形状がチャネル長方向に非対称な形状の第２ゲート電極が形成できる。
【００３６】
また、ドーピングの条件によっては不純物元素が膜厚の厚いゲート電極の下方への廻り込んで半導体層に注入され、膜厚の厚いゲート電極と重なり、且つ濃度勾配を有する不純物領域（低濃度不純物領域とも呼ぶ）が０．１μｍ程度生じる場合もある。従って、チャネル形成領域の一方側で膜厚の厚いゲート電極と重なり、且つ濃度勾配を有する不純物領域（０．１μｍ程度）と、チャネル形成領域のもう一方側で膜厚の薄いゲート電極と重なり、且つＬＤＤ領域（０．５μｍ以上）とを有するＴＦＴ構造を提供することもできる。
【発明の効果】
【００３７】
本発明は、側壁スペーサを形成することなく、且つ、工程数を増やすことなく、自己整合的にＬＤＤ領域をチャネル形成領域の片側のみに備えたＴＦＴを提供することができる。ＬＤＤ領域をチャネル形成領域の片側のみに備えたＴＦＴを用いることで、複数の素子を限られた面積に形成し、素子及び回路が占める面積を縮小して集積することができる。
【００３８】
さらに、ＬＤＤ領域をチャネル形成領域の片側のみに備えたＴＦＴを用いることで、寄生容量や寄生抵抗を小さくすることができる。
【００３９】
また、チャネル形成領域の片側のみに形成されたＬＤＤ領域の幅を０．５μｍ以上、好ましくは１．５μｍ〜２μｍ、さらには２μｍ以上の幅とすることができる。従って、本発明は、動作性能および信頼性の高い回路を備えた半導体装置を実現できる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、本発明は以下に示す実施の形態に限定されるものでなく、その要旨を逸脱しない範囲で各種の変形を許容するものである。
【００４１】
（実施の形態１）
本実施の形態は、ＴＦＴのゲート電極をイオンドーピング時のマスクとして用い、チャネル形成領域の片側のみに低濃度不純物領域を自己整合的に形成するための工程について示す。
【００４２】
まず、絶縁表面を有する基板１０１上に第１絶縁膜（下地絶縁膜）１０２を形成する。絶縁表面を有する基板１０１としては、透光性を有する基板、例えばガラス基板、結晶化ガラス基板、もしくはプラスチック基板を用いることができる。後に形成される薄膜トランジスタをトップエミッション型（上方射出型）の発光表示装置に適用する場合、或いは反射型の液晶表示装置に適用する場合にはセラミックス基板、半導体基板、金属基板等も用いることができる。
【００４３】
第１絶縁膜１０２としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜を用いる。次いで、第１絶縁膜１０２上に半導体層１０３を形成する。
【００４４】
半導体層１０３は、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により非晶質構造を有する半導体膜を形成し、加熱処理により結晶化された結晶性半導体膜を形成し、結晶性半導体膜上にレジスト膜を形成した後、露光および現像を行って得られた第１のレジストマスクを用いて所望の形状にパターニングして形成する。
【００４５】
この半導体層１０３の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００４６】
上記加熱処理とは、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。
【００４７】
また、ニッケルなどの触媒を添加した後に上記加熱処理を行う熱結晶化法により結晶性半導体膜を形成してもよい。なお、ニッケルなどの触媒を用いた熱結晶化法を用いて結晶化を行って結晶質半導体膜を得た場合は、結晶化後にニッケルなどの触媒を除去するゲッタリング処理を行うことが好ましい。
【００４８】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【００４９】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００５０】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
【００５１】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。
【００５２】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。
【００５３】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【００５４】
このようにして得られた強度が均一な線状ビームを用いて半導体膜をアニールし、この半導体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一である。
【００５５】
次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【００５６】
次いで、第１のレジストマスクを除去した後、フッ酸を含むエッチャントで酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁膜（ゲート絶縁膜）１０４を形成する。第２絶縁膜１０４はプラズマＣＶＤ法またはスパッタ法または熱酸化法を用い、厚さを１〜２００ｎｍ、好ましくは７０ｎｍ〜１２０ｎｍとする。第２絶縁膜１０４としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
【００５７】
また、基板、下地膜としての絶縁層、半導体層、ゲート絶縁層、層間絶縁層などを形成した後、プラズマ処理を用いて酸化または窒化を行うことにより前記基板、下地膜としての絶縁層、半導体層、ゲート絶縁層、層間絶縁層表面を酸化または窒化してもよい。プラズマ処理を用いて半導体層や絶縁層を酸化または窒化すると、当該半導体層や絶縁層の表面が改質され、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜とすることができる。よって、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。また上記の様なプラズマ処理は、ゲート電極層、ソース電極層、ドレイン電極層、配線層などにも行うことができ、窒化又は酸化を行うことによって窒化膜、酸化膜を形成することができる。
【００５８】
なお、プラズマ処理により膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、プラズマ処理によって形成される絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜にＡｒが含まれている。
【００５９】
また、第２絶縁膜１０４にプラズマ処理を行う場合、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくいうと、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板上に形成された被処理物（ここでは、ゲート絶縁層として機能する第２絶縁膜１０４）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
【００６０】
次いで、第１導電層１０５ａと第２導電層１０６ａの積層を形成する。また、積層は、第１導電層と第２導電層の２層に限定されず、３層以上としてもよい。
【００６１】
第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を２０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で２００〜６００ｎｍの厚さに形成する。
【００６２】
ここでは、２層、即ち、第１導電層と第２導電層をそれぞれ異なる導電材料として用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。第１導電層としてはＴａＮを用い、第２導電層としてはタングステン膜を用いる。
【００６３】
次いで、第２導電層１０６ａ上にレジスト膜を全面に塗布した後、図１（Ａ）に示すマスクを用いて露光を行う。ここでは、膜厚１．５μｍのレジスト膜を塗布し、露光は、解像度が１．５μｍの露光機を用いる。露光に用いる光は、ｉ線（波長３６５ｎｍ）であり、露光エネルギーは、２０〜１４０ｍＪ／ｃｍ２の範囲から選択する。また、ｉ線に限定されず、ｉ線とｇ線（波長４３６ｎｍ）とｈ線（波長４０５ｎｍ）とを混合させた光を露光に用いてもよい。
【００６４】
図１（Ａ）において、露光マスクは、Ｃｒなどの金属膜からなる遮光部４０１と、光強度低減機能を有する補助パターンとして、半透膜が設けられた部分（半透部とも呼ぶ）４０２とが基板４００に設置されている。露光マスクの断面図において、遮光部４０１の幅はｔ１と示し、半透膜のみが設けられた部分４０２の幅はｔ２と示している。ここでは露光マスクの一部として半透膜を用いた例を示したが、回折格子パターンを用いてもよい。
【００６５】
図１（Ａ）に示す露光マスクを用いてレジスト膜の露光を行うと、非露光領域４０３ａと露光領域４０３ｂが形成される。露光時には、光が遮光部４０１の回り込みや半透膜を通過することによって図１（Ａ）に示す露光領域４０３ｂが形成される。
【００６６】
そして、現像を行うと、露光領域４０３ｂが除去されて、図１（Ｂ）に示すように、膜厚の厚い領域と、該領域より膜厚の薄い領域を片側側部に有する左右非対称のレジストパターン１０７ａが第２導電層１０６ａ上に得られる。左右非対称のレジストパターン１０７ａにおいて、膜厚の薄い領域は、露光エネルギーを調節することでレジスト膜厚を調節することができる。
【００６７】
次に、ドライエッチングにより第２導電層１０６ａ及び第１導電層１０５ａのエッチングを行う。エッチングガスには、ＣＦ４、ＳＦ６、Ｃｌ２、Ｏ２を用いる。エッチング速度の向上にはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｚｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いる。なお、エッチング条件によっては、第２絶縁膜１０４もエッチングされて、部分的に膜厚が薄くなる。
【００６８】
こうして図１（Ｃ）で示すように、第２絶縁膜１０４上に第１導電層１０５ｂ、第２導電層１０６ｂからなる導電積層パターンが形成される。エッチングによって、第１導電層１０５ｂは、両側壁が露出し、さらに第２の導電層１０６ｂと重ならない領域が露出される。なお、第１導電層１０５ｂの両側壁は、テーパー形状としてもよい。また、第２導電層１０６ｂの両側壁もテーパー形状としてもよい。
【００６９】
次いで、レジストパターン１０７ｂを除去した後、半導体層１０３への一導電型不純物の添加を行う。ここでは、一導電型不純物のイオンとしてリン（またはＡｓ）を用い、ｎチャネル型ＴＦＴを作製する。サイドウォールを形成することなく、導電積層パターンを用いて自己整合的にＬＤＤ領域やソース領域やドレイン領域を形成することができる。
【００７０】
ゲート電極の外側に位置するソース領域及びドレイン領域を形成するためのドーピング処理を行う場合、導電積層パターンをマスクとして一導電型不純物のイオンを半導体層１０３に添加して高濃度の一導電型不純物領域１１０、１１１を形成すればよい。高濃度の一導電型不純物領域１１０、１１１の不純物濃度は１×１０１９〜５×１０２１／ｃｍ３（ＳＩＭＳ測定でのピーク値）とする。
【００７１】
また、ゲート電極とオーバーラップするＬＤＤ領域を形成するためのドーピング処理を行う場合、第２導電層と積層していない領域の第１導電層１０５ｂを通過させて、一導電型不純物のイオンを半導体層１０３に添加して低濃度の一導電型不純物領域１０９を形成すればよい。このドーピング条件として、第２導電層や第１導電層の膜厚にもよるが、この場合には５０ｋＶ以上の加速電圧を要する。低濃度の一導電型不純物領域１０９の不純物領域の不純物濃度は、ＬＤＤ領域を前提とすると１×１０１６〜５×１０１８／ｃｍ３（ＳＩＭＳ測定でのピーク値）とする。
【００７２】
なお、ドーピングの順序は特に限定されず、先にソース領域及びドレイン領域を形成するためのドーピング処理を行った後、ＬＤＤ領域を形成するためのドーピング処理を行ってもよい。また、ＬＤＤ領域を形成するためのドーピング処理を行った後、ソース領域及びドレイン領域を形成するためのドーピング処理を行ってもよい。
【００７３】
また、ここではドーピング処理を２回に分けて異なる濃度の不純物領域の形成を行う例を示したが、処理条件を調節して１回のドーピング処理で異なる濃度の不純物領域の形成を行ってもよい。
【００７４】
また、ドーピングの前にレジストパターンを除去した例を示したが、ドーピング処理を行った後でレジストパターンを除去してもよい。レジストパターンを残したままドーピングを行うと、第２導電層の表面をレジストパターンで保護しながらドーピングを行うことができる。
【００７５】
なお、上記ドーピング処理の際、第２導電層と重なる位置の半導体層は、一導電型不純物のイオンは添加されない領域となり、後に形成されるＴＦＴのチャネル形成領域として機能する部分となる。
【００７６】
また、導電積層パターン（第１導電層１０５ｂ及び第２導電層１０６ｂ）が半導体層１０３と交差する部位においてゲート電極となる。また、第１導電層１０５ｂのうち、第２の導電層１０６ｂと重ならない領域がＬｏｖ領域の長さとなる。なお、Ｌｏｖ領域とは、ゲート電極と重なる低濃度不純物領域を指している。ＴＦＴを有する回路の種類や用途に合わせて、必要なＬｏｖ領域の長さを決定し、その長さに基づいて露光マスクやエッチング条件を設定すればよい。
【００７７】
その後、窒化珪素を用いる第３絶縁膜１１２を形成する。そして、半導体層に添加された不純物元素の活性化および水素化を行う。
【００７８】
次いで、透光性を有する無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）または、低誘電率の有機化合物材料（感光性又は非感光性の有機樹脂材料）を用いて第４絶縁膜１１３を形成する。また、シロキサンを含む材料を用いて第４絶縁膜を形成してもよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００７９】
次いで、第３のフォトマスクを用いてレジストからなるマスクを形成し、層間絶縁膜として機能する第３絶縁膜１１２、及び第４絶縁膜１１３、及びゲート絶縁膜として機能する第２絶縁膜１０４を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
【００８０】
次いで、第４絶縁膜１１３上にスパッタ法で金属積層膜を成膜した後、第４のフォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、半導体層に接するソース電極１１４またはドレイン電極１１５を形成する。
【００８１】
なお、ＴＦＴのソース電極１１４またはドレイン電極１１５と同時に接続電極（複数のＴＦＴ間を電気的に接続する電極）や端子電極（外部電源と接続するための電極）も第４絶縁膜１１３上に形成することができる。そして、レジストからなるマスクを除去する。なお、金属積層膜は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＳｉを微量に含むＡｌ膜と、膜厚１００ｎｍのＴｉ膜との３層積層とする。金属積層膜は、同じメタルスパッタ装置内で連続して形成することが好ましい。
【００８２】
以上の工程で、図１（Ｄ）に示したチャネル形成領域の片側のみに低濃度不純物領域を有するトップゲート型ＴＦＴが完成する。また、図１（Ｄ）にチャネル長Ｌを示す。
【００８３】
以上のように、本実施形態は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクを用いて露光することによって、左右非対称な形状を有するレジストパターン１０７ａを形成し、そのレジストパターンを利用して、左右非対称な形状を有するゲート電極を得ている。
【００８４】
従って、レジストパターン１０７ａの膜厚の薄い部分の長さを調節することによって、自己整合的にＬｏｖ領域の長さを調節することができる。
【００８５】
例えば、バッファ回路に用いるｎチャネル型ＴＦＴを形成する場合において、チャネル長Ｌを１０μｍ、Ｌｏｖ領域の長さを１〜１．５μｍとすることができる。この場合、ゲート電極幅、即ち導電積層パターンの幅（チャネル長方向の幅）は、１１μｍ〜１１．５μｍとなる。
【００８６】
本実施の形態では、ｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができる。
【００８７】
また、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができ、これらのＴＦＴを相補的に組み合わせることによってＣＭＯＳ回路を構成することもできる。ＣＭＯＳ回路とは、少なくとも一つのｎチャネル型ＴＦＴと一つのｐチャネル型ＴＦＴとを有する回路（インバータ回路、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、シフトレジスタ回路、サンプリング回路、Ｄ／Ａコンバータ回路、Ａ／Ｄコンバータ回路、ラッチ回路、バッファ回路など）を指している。加えて、これらのＣＭＯＳ回路を組み合わせることによってＳＲＡＭやＤＲＡＭなどのメモリ素子やその他の素子を基板上に構成することができる。また、さまざまな素子や回路を集積してＣＰＵを基板上に構成することも可能である。
【００８８】
また、露光マスクを変更するだけで、工程数を増やすことなく、同一基板上に上記構造（チャネル形成領域の片側のみにＬｏｖ領域を有する構造）のトップゲート型ＴＦＴと、チャネル形成領域の両側にＬｏｖ領域を有する構造であるトップゲート型ＴＦＴを形成することもできる。
【００８９】
また、本実施の形態では、シングルゲート構造のトップゲート型ＴＦＴを用いて説明したが、チャネル形成領域を複数有するマルチゲート構造であるトップゲート型ＴＦＴも形成することができる。また、露光マスクを変更するだけで、工程数を増やすことなく、同一基板上にシングルゲート構造のトップゲート型ＴＦＴと、マルチゲート構造であるトップゲート型ＴＦＴを形成することもできる。
【００９０】
従って、工程数を増やすことなく、同一基板上に最適な構造のトランジスタを割り当てて様々な回路を構成することができる。
【００９１】
（実施の形態２）
本実施の形態では、実施の形態１で用いた回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置した露光マスクについて図２を用いて説明する。
【００９２】
なお、図１（Ａ）では露光マスクの断面図を示しており、同様に、図２においても遮光部の幅はｔ１と示し、補助パターンが設けられた部分の幅はｔ２と示している。
【００９３】
補助パターンの具体例として、図２（Ａ）と図２（Ｂ）に、露光装置の解像限界以下のラインおよびスペースから成るスリット部を有する回折格子パターンを備えた露光マスクの上面図の一部を示す。前記スリット部のスリットの方向は、スリット部２０３の様に主パターン（遮光部２０２）の方向と平行でも、スリット部２０７の様に主パターン（遮光部２０６）の方向と垂直でも構わない。尚、このフォトリソグラフィ工程で使用されるレジストはネガ型レジストが適用困難である為、当該ゲート電極形成用フォトマスクまたはレチクルのパターン構成は、ポジ型レジストを前提にしている。
【００９４】
前記ゲート電極形成用フォトマスクまたはレチクル２０１、２０５に露光光を照射した場合、遮光部２０２、２０６の光強度はほぼゼロであり、透光部２０４、２０８の光強度はほぼ１００％である。一方、露光装置の解像限界以下のラインおよびスペースから成る回折格子パターンのスリット部２０３、２０７で構成される光強度低減機能を有する補助パターンの光強度は、１０〜７０％の範囲で調整可能となっており、その代表的光強度分布の例を図２（Ｃ）中の光強度分布２０９に示す。回折格子パターンに於ける前記スリット部２０３、２０７の光強度の調整は、スリット部２０３、２０７のピッチ及びスリット幅の調整により実現している。
【００９５】
また、補助パターンの具体例として、図２（Ｄ）に、露光光の光強度を低減する機能を有する半透膜からなる半透部を備えた露光マスクの上面図の一部を示す。半透膜としては、ＭｏＳｉＮの他に、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。半透部を備えた露光マスクを用いた露光法は、ハーフトーン露光法とも呼ばれる。
【００９６】
ゲート電極形成用フォトマスクまたはレチクル２１０に於けるゲート電極形成用マスクパターンの主パターンの領域が遮光部２１１で、光強度低減機能を有する補助パターンの領域が半透膜から成る半透光部２１２で、その外側の領域が透光部２１３である。
【００９７】
また、前記ゲート電極形成用フォトマスクまたはレチクル２１０に露光した場合、遮光部２１１の光強度はほぼゼロ、透光部２１３の光強度はほぼ１００％であり、半透膜から成る半透光部２１２で構成される補助パターン領域の光強度は、１０〜７０％の範囲で調整可能となっており、その代表的光強度分布の例を図２（Ｅ）中の光強度分布２１４に示す。
【００９８】
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
【００９９】
（実施の形態３）
実施の形態１に示す導電積層パターンの形成は、特に限定されないが、ここでは、エッチング条件を途中で何度か変更して導電積層パターンの形成を行う例を図３に示す。
【０１００】
まず、実施の形態１と同様にして、第２導電層３０６ａ上にレジストパターン３０７ａを形成する。図３（Ａ）は、図１（Ｂ）に相当する。
【０１０１】
なお、図３（Ａ）において基板３０１上に第１絶縁膜（下地絶縁膜）３０２、半導体層３０３、第２絶縁膜（ゲート絶縁膜）３０４が形成され、その上に第１導電層３０５ａ、第２導電層３０６ａが形成されている。
【０１０２】
次いで、図３（Ｂ）に示すように、レジストパターン３０７ａをマスクとして用いて、第１のエッチング条件でエッチングを行い、第２導電層の一部を除去して第２導電層３０６ｂを形成する。なお、この段階での第２導電層３０６ｂは全面に形成されている。
【０１０３】
次いで、図３（Ｃ）に示すように、第２のエッチング条件で、レジストパターンのトリミングを行い、レジストパターン３０７ｂを形成する。なお、第１のエッチングでレジストパターンがエッチングされてレジストパターン３０７ｂとほぼ同じ形状が得られる場合には、トリミングは特に行わなくともよい。また、トリミングを行わなくてもよいように、塗布で形成するレジスト膜厚を最初から薄くしてもよい。ここで言うトリミングとは、レジストパターンをエッチングしてレジストパターン寸法を加工することを指している。
【０１０４】
次いで、図３（Ｄ）に示すように、レジストパターン３０７ｂをマスクとして用いて第３のエッチング条件で、第２導電層の一部を除去して第１導電層の一部を露呈させる。この段階での第２導電層３０６ｃの断面形状は、Ｌ字形状となっている。
【０１０５】
次いで、図３（Ｅ）に示すように、第２導電層３０６ｃをマスクとして用いて第４のエッチング条件で、第１導電層の一部を除去して第２絶縁膜３０４の一部を露呈させる。この段階で、第１導電層３０５ｂは、第２導電層３０６ｃと同じ幅を有している。この第４のエッチング条件まで第２絶縁膜は、第１導電層に覆われて保護されている。
【０１０６】
次いで、図３（Ｆ）に示すように、第５のエッチング条件で異方性エッチングを行って第２導電層３０６ｄを形成する。この異方性エッチングにおいて、第１導電層と第２導電層のエッチングレートの差が大きいことが重要であり、第１導電層と第２導電層には異なる導電材料を用いることが好ましい。また、第５のエッチング条件を調整することによって、この異方性エッチングで第２絶縁膜が部分的に薄くならないようにすることもできる。
【０１０７】
こうして、エッチング条件を細かく変えて導電積層パターンの形成を行うことによって、導電積層パターンの形状のバラツキを抑えることができる。
【０１０８】
以降の工程は、実施の形態１と同一であるのでここでは詳細な説明を省略する。
【０１０９】
また、本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。
【０１１０】
（実施の形態４）
また、ここでは、露光マスクを変更するだけで、工程数を増やすことなく、同一基板上に上記構造（チャネル形成領域の片側のみにＬｏｖ領域を有する構造）のトップゲート型ＴＦＴと、チャネル形成領域の両側にＬｏｖ領域を有する構造であるトップゲート型ＴＦＴを形成する例を図４に示す。
【０１１１】
図４（Ａ）において、基板５００及び絶縁層５０８上に半導体層５０２、及び半導体層５０３が形成されている。半導体層５０２、及び半導体層５０３を覆うようにゲート絶縁層５０４、第１の導電膜５０５、及び第２の導電膜５０６が形成され、形状の異なるレジストパターン５２９、レジストパターン５３９、及びレジストパターン５４９が形成されている。これらのレジストパターンは、実施の形態１や実施の形態２に示す露光マスクを用いて形成することができる。
【０１１２】
レジストパターン５２９は両側になだらかな段差を有する形状であり、レジストパターン５３９は凸部が中央よりずれた位置にある形状であり、レジストパターン５４９は段差も凹凸もない形状（図９において左右対称の形状）である。
【０１１３】
レジストパターン５２９、レジストパターン５３９、及びレジストパターン５４９を用いてエッチング処理によるパターニングを行い、第１のゲート電極層５２１、第２のゲート電極層５２２、第１のゲート電極層５３１、第２のゲート電極層５３２、第１の配線層５４１、及び第２の配線層５４２を形成する。これらの電極層の形成の際、ゲート絶縁層５０４も少しエッチングされてゲート絶縁層５０７が形成される。ゲート絶縁層５０４も少しエッチングすることで、導電膜のエッチング残渣をなくし、さらに後の工程で半導体層に達するコンタクトホールを形成する際、コンタクトホールを形成する箇所のゲート絶縁層の膜厚を薄くできるため、エッチング時間を短縮できる。
【０１１４】
第２のゲート電極層５２２、及び第２のゲート電極層５３２をマスクとして、半導体層５０２、及び半導体層５０３に一導電型を有する不純物元素を添加し、低濃度不純物領域５２４ａ、低濃度不純物領域５２４ｂ、低濃度不純物領域５３４ａ、及び低濃度不純物領域５３４ｂを形成する（図４（Ｂ）参照。）。
【０１１５】
さらに、第１のゲート電極層５２１、第２のゲート電極層５２２、第１のゲート電極層５３１、第２のゲート電極層５３２をマスクとして、半導体層５０２、半導体層５０３に一導電型を有する不純物元素を添加し、高濃度不純物領域５２５ａ、高濃度不純物領域５２５ｂ、低濃度不純物領域５２６ａ、低濃度不純物領域５２６ｂ、高濃度不純物領域５３５ａ、高濃度不純物領域５３５ｂ、低濃度不純物領域５３６を形成する。
【０１１６】
また、レジストパターン５２３、レジストパターン５３３、レジストパターン５４３を除去する。
【０１１７】
こうして、同一基板上に、第１のＴＦＴ部５３０と、第２のＴＦＴ部５２０と、配線部５４０とを形成することができる。第１のＴＦＴ部５３０には、チャネル形成領域の片側のみに低濃度不純物領域５３６を有するＴＦＴが形成される。また、第２のＴＦＴ部５２０には、チャネル形成領域の両側に低濃度不純物領域５２６ａ、５２６ｂを有するＴＦＴが作製される（図４（Ｃ）参照。）。また、配線部５４０には、端面の位置が一致している積層、即ち、第１の配線層５４１と第２の配線層５４２の積層が得られる。
【０１１８】
加えて、同じレジストパターンを利用して、第１のＴＦＴ部５３０と同じ構造を形成して、同一基板上に容量とＴＦＴとを形成することができる。ゲート絶縁層５０４を誘電体とし、低濃度不純物領域５３６と、第１のゲート電極層５３１及び第２のゲート電極層５３２とを一対の電極とする容量を形成することもできる。
【０１１９】
また、本実施の形態は実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。
【０１２０】
（実施の形態５）
本実施の形態では、アクティブマトリクス型の発光装置の構造について、図５、及び図６を用いて作製方法とともに、以下に説明する。
【０１２１】
まず、絶縁表面を有する基板６１０上に下地絶縁膜を形成する。基板６１０側を表示面として発光を取り出す場合、基板６１０としては、光透過性を有するガラス基板や石英基板を用いればよい。また、処理温度に耐えうる耐熱性を有する光透過性のプラスチック基板を用いてもよい。また、基板６１０側とは逆の面を表示面として発光を取り出す場合、前述の基板の他にシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。ここでは基板６１０としてガラス基板を用いる。なお、ガラス基板の屈折率は１．５５前後である。
【０１２２】
下地絶縁膜６１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成する。ここでは下地膜として単層構造を用いた例を示すが、前記絶縁膜を２層以上積層させた構造を用いても良い。なお、基板の凹凸や、基板からの不純物拡散が問題にならないのであれば、特に下地絶縁膜を形成しなくてもよい。
【０１２３】
次いで、下地絶縁膜上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして、半導体層を形成する。なお、プラズマＣＶＤ法を用いれば、下地絶縁膜と、非晶質構造を有する半導体膜とを大気に触れることなく連続的に積層することができる。この半導体膜の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１２４】
ここでは、非晶質構造を有する半導体膜を結晶化させる技術として、特開平８−７８３２９号公報記載の技術を用いて結晶化させる。同公報記載の技術は、非晶質シリコン膜（アモルファスシリコン膜とも呼ばれる）に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶構造を有する半導体膜を形成するものである。
【０１２５】
以下に結晶質半導体膜の形成方法の一例を詳細に説明する。
【０１２６】
まず、非晶質構造を有す半導体膜の表面に、結晶化を促進する触媒作用のある金属元素（ここでは、ニッケル）を重量換算で１〜１００ｐｐｍ含む酢酸ニッケル溶液をスピナーで塗布してニッケル含有層を形成する。塗布によるニッケル含有層の形成方法以外の他の手段として、スパッタ法、蒸着法、またはプラズマ処理により極薄い膜を形成する手段を用いてもよい。また、ここでは、全面に塗布する例を示したが、マスクを形成して選択的にニッケル含有層を形成してもよい。
【０１２７】
次いで、加熱処理を行い、結晶化を行う。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。こうして、結晶構造を有す半導体膜が形成される。なお、結晶化後での半導体膜に含まれる酸素濃度は、５×１０１８／ｃｍ３以下とすることが望ましい。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行う。また、強光の照射により結晶化を行う場合は、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能である。なお、必要であれば、強光を照射する前に非晶質構造を有する半導体膜に含有する水素を放出させる熱処理を行ってもよい。また、熱処理と強光の照射とを同時に行って結晶化を行ってもよい。生産性を考慮すると、結晶化は強光の照射により結晶化を行うことが望ましい。
【０１２８】
このようにして得られる結晶質半導体膜には、金属元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０１９／ｃｍ３を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示すゲッタリング方法で当該元素を除去する。
【０１２９】
ここで、レーザ光の照射を行う前に結晶化工程で形成される自然酸化膜を除去する。この自然酸化膜にはニッケルが高濃度に含まれているため、除去することが好ましい。
【０１３０】
次いで、結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜に対してレーザ光を照射する。レーザ光を照射した場合、半導体膜に歪みやリッジが形成され、表面に薄い表面酸化膜（図示しない）が形成される。このレーザ光としてはパルス発振であるレーザ光源から射出される波長４００ｎｍ以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いればよい。また、レーザ光としては連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を用いてもよい。代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。
【０１３１】
次いで、結晶質半導体膜の歪みを低減するための第１の熱処理（半導体膜が瞬間的に４００〜１０００℃程度にまで加熱される熱処理）を窒素雰囲気にて行い、平坦な半導体膜を得る。瞬間的に加熱する熱処理としては、強光を照射する熱処理、または加熱されたガス中に基板を投入し、数分放置した後に基板を取りだす熱処理によって加熱を行えばよい。また、この熱処理の条件によっては、歪みを低減すると同時に結晶粒内に残される欠陥を補修する、即ち結晶性の改善を行うことができる。また、この熱処理により、歪みを低減してニッケルが後のゲッタリング工程でゲッタリングされやすくなる。なお、この熱処理における温度が結晶化での温度よりも低い場合、シリコン膜が固相状態のまま、膜中にニッケルが移動することになる。
【０１３２】
次いで、結晶質半導体膜上方に希ガス元素を含む半導体膜を形成する。希ガス元素を含む半導体膜を形成する前にエッチングストッパーとなる酸化膜（バリア層と呼ばれる）を１〜１０ｎｍの膜厚で形成してもよい。バリア層は、半導体膜の歪みを低減するための熱処理で同時に形成してもよい。
【０１３３】
希ガス元素を含む半導体膜は、プラズマＣＶＤ法、またはスパッタ法にて形成し、膜厚１０ｎｍ〜３００ｎｍのゲッタリングサイトを形成する。希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。中でも安価なガスであるアルゴン（Ａｒ）が好ましい。
【０１３４】
ここではＰＣＶＤ法を用い、原料ガスとしてモノシランとアルゴンを用い、比率（モノシラン：アルゴン）を０．１：９９．９〜１：９、好ましくは、１：９９〜５：９５に制御して成膜する。また、成膜時のＲＦパワー密度は、０．００１７Ｗ／ｃｍ２〜０．４８Ｗ／ｃｍ２とすることが望ましい。ＲＦパワー密度は、高ければ高いほどゲッタリング効果が得られる膜質となり、加えて成膜速度が向上するため好ましい。また、成膜時の圧力は、１．３３３Ｐａ（０．０１Ｔｏｒｒ）〜１３３．３２２Ｐａ（１Ｔｏｒｒ）とすることが望ましい。圧力は、高ければ高いほど成膜速度が向上するため好ましい。また、成膜温度は３００℃〜５００℃とすることが望ましい。こうして、膜中にアルゴンを１×１０１８／ｃｍ３〜１×１０２２／ｃｍ３、好ましくは、１×１０２０／ｃｍ３〜１×１０２１／ｃｍ３の濃度で含む半導体膜をプラズマＣＶＤ法で成膜することができる。上記半導体膜の成膜条件を上記範囲内で調節することで、成膜の際、バリア層に与えるダメージを低減することができ、半導体膜の膜厚のバラツキ発生や半導体膜に穴が形成されるという不良の発生を防ぐことができる。
【０１３５】
膜中に不活性気体である希ガス元素イオンを含有させる意味は二つある。一つはダングリングボンドを形成することであり、他の一つは半導体膜に歪みを与えることである。半導体膜に歪みを与えるにはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。また、膜中に希ガス元素を含有させることにより、格子歪だけでなく、不対結合手も形成させてゲッタリング作用に寄与する。
【０１３６】
次いで、加熱処理を行い、結晶質半導体膜中における金属元素（ニッケル）の濃度を低減、あるいは除去するゲッタリングを行う。ゲッタリングを行う加熱処理としては、強光を照射する処理、炉を用いた熱処理、または加熱されたガスに基板を投入し、数分放置した後取りだすことによって加熱を行えばよい。ここでは、ゲッタリングを行うための第２の熱処理（半導体膜が瞬間的に４００〜１０００℃程度にまで加熱される熱処理）を窒素雰囲気にて行う。
【０１３７】
この第２の熱処理により、金属元素が希ガス元素を含む半導体膜に移動し、バリア層で覆われた結晶質半導体膜に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。結晶質半導体膜に含まれる金属元素は、基板面と垂直な方向、且つ、希ガス元素を含む半導体膜に向かって移動する。
【０１３８】
金属元素がゲッタリングの際に移動する距離は、結晶質半導体膜の厚さ程度の距離であればよく、比較的短時間でゲッタリングを完遂することができる。ここでは、ニッケルが結晶質半導体膜に偏析しないよう希ガス元素を含む半導体膜に移動させ、結晶質半導体膜に含まれるニッケルがほとんど存在しない、即ち膜中のニッケル濃度が１×１０１８／ｃｍ３以下、望ましくは１×１０１７／ｃｍ３以下になるように十分ゲッタリングする。なお、希ガス元素を含む半導体膜だけでなくバリア層もゲッタリングサイトとして機能する。
【０１３９】
次いで、バリア層をエッチングストッパーとして、希ガス元素を含む半導体膜のみを選択的に除去する。希ガス元素を含む半導体膜のみを選択的にエッチングする方法としては、ＣｌＦ３によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラメチルアンモニウムハイドロオキサイド（化学式 （ＣＨ３）４ＮＯＨ）（略称ＴＭＡＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。なお、ここでのエッチングで結晶質半導体膜にピンホールが形成されるのを防止するため、オーバーエッチング時間を少なめにする。
【０１４０】
次いで、フッ酸を含むエッチャントによりバリア層を除去する。
【０１４１】
また、結晶質半導体膜の歪みを低減するための第１の熱処理が終わった後、Ｆなどの不純物を除去するため、フラッシュ物質を使用してフラッシングする処理を行ってもよい。例えば、ＰＣＶＤ装置を用いて、モノシランをフラッシュ物質として用い、ガス流量８〜１０ＳＬＭをチャンバーに５〜２０分間、好ましくは１０分〜１５分間導入し続けることで基板表面のフラッシングする処理（シランフラッシュとも呼ぶ）を行う。なお、１ＳＬＭは１０００ｓｃｃｍ、即ち、０．０６ｍ３／ｈである。また、ＰＣＶＤ装置を用いれば、フラッシングする処理と希ガス元素を含む半導体膜の形成を連続的に行えるため、好ましい。
【０１４２】
以上の工程で、良好な結晶質半導体膜を得ることができる。
【０１４３】
結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングした後、レジストマスクを除去する。次いで、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【０１４４】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
【０１４５】
そして、半導体層を覆う絶縁膜を形成する。絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。好ましくは１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。絶縁膜は、後に形成されるＴＦＴのゲート絶縁膜として機能する。
【０１４６】
次いで、絶縁膜上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。本実施の形態では、絶縁膜６１３上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、実施の形態１に示したパターニングを行って各ゲート電極及び各配線を形成する。本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、各ゲート電極及び各配線を形成する。
【０１４７】
なお、ここでは導電膜をＴａＮ膜とＷ膜との積層としたが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。
【０１４８】
上記第１の導電膜及び第２の導電膜のエッチング（第１のエッチング処理および第２のエッチング処理）にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望の形状に膜をエッチングすることができる。
【０１４９】
次いで、ｎ型を付与する不純物元素を半導体層に添加するため、ゲート電極をマスクとして全面にドーピングする第１のドーピング処理を行う。第１のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０１３ａｔｏｍｓ／ｃｍ２とし、加速電圧を５０〜１００ｋＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。
【０１５０】
次いで、レジストからなるマスクを形成した後、半導体にｎ型を付与する不純物元素を高濃度にドープするための第２のドーピング工程を行う。マスクは、画素部のｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、画素部のｎチャネル型ＴＦＴの一部と、駆動回路部のｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、を保護するために設ける。
【０１５１】
第２のドーピング工程におけるイオンドープ法の条件はドーズ量を１×１０１３〜５×１０１５／ｃｍ２とし、加速電圧を６０〜１００ｋＶとして行う。
【０１５２】
次いで、マスクを除去した後、新たにレジストからなるマスクを形成し、半導体にｐ型を付与する不純物元素（代表的にはボロン）を高濃度にドープするための第３のドーピング工程を行う。マスクは、画素部のｎチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、駆動回路部のｎチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と、を保護するために設ける。
【０１５３】
この後、レジストマスクを除去する。以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。
【０１５４】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む絶縁膜を成膜した後、半導体層に添加された不純物元素の活性化および水素化を行う。水素を含む絶縁膜は、ＰＣＶＤ法により得られる窒化酸化珪素膜（ＳｉＮＯ膜）を用いる。ここでは、水素を含む絶縁膜の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む絶縁膜は、層間絶縁膜の１層目であり、酸化珪素を含んでいる。
【０１５５】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁膜の２層目となる無機絶縁膜を形成する。無機絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜の単層または積層を用いる。ここでは無機絶縁膜の膜厚は６００ｎｍ〜８００ｎｍとする。
【０１５６】
次いで、フォトマスクを用いてレジストからなるマスクを形成し、絶縁膜を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
【０１５７】
次いで、スパッタ法により金属膜を積層した後、フォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、ＴＦＴのソース電極またはドレイン電極として機能する電極を形成する。なお、金属積層膜は、同じメタルスパッタ装置内で連続して形成する。そして、レジストからなるマスクを除去する。
【０１５８】
以上の工程で、同一基板上にポリシリコン膜を活性層とするトップゲート型のＴＦＴ６３６、６３７、６３８、６３９が作製できる。
【０１５９】
なお、画素部に配置されるＴＦＴ６３８は、一つのＴＦＴに複数のチャネル形成領域を有するｎチャネル型ＴＦＴである。ＴＦＴ６３８は、ダブルゲート型のＴＦＴである。また、画素部には、後に形成される発光素子と電気的に接続するＴＦＴ６３９が設けられる。ここでは、オフ電流低減のため、ＴＦＴ６３９として、ダブルゲート型のｐチャネル型ＴＦＴを示したが、特に限定されず、シングルゲート型のＴＦＴとしてもよい。
【０１６０】
また、駆動回路部に配置されるＴＦＴ６３６は、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域とも呼ぶ）をドレイン側のみに備えたｎチャネル型ＴＦＴである。また、ＴＦＴ６３７は、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）をソース側とドレイン側の両方に備えたｐチャネル型ＴＦＴである。いずれもシングルゲート構造のＴＦＴである。駆動回路部においては、ＴＦＴ６３６とＴＦＴ６３７を相補的に接続することでＣＭＯＳ回路を構成し、様々な種類の回路を実現することができる。また、必要であれば、マルチゲート構造のＴＦＴとすることができる。
【０１６１】
次いで、第１の電極６２３、即ち、有機発光素子の陽極（或いは陰極）を形成する。第１の電極６２３として、仕事関数の大きい材料、例えば、Ｎｉ、Ｗ、Ｃｒ、Ｐｔ、Ｚｎ、Ｓｎ、ＩｎまたはＭｏから選ばれた元素、または前記元素を主成分とする合金材料、例えばＴｉＮ、ＴｉＳｉＸＮＹ、ＷＳｉＸ、ＷＮＸ、ＷＳｉＸＮＹ、ＮｂＮを用いて、単層膜またはそれらの積層膜を総膜厚１００ｎｍ〜８００ｎｍの範囲で用いればよい。
【０１６２】
具体的には第１の電極６２３として、透光性を有する導電性材料からなる透明導電膜を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
【０１６３】
また、各透光性を有する導電性材料の、組成比例を述べる。酸化タングステンを含むインジウム酸化物の組成比は、酸化タングステン１．０ｗｔ％、インジウム酸化物９９．０ｗｔ％とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タングステン１．０ｗｔ％、酸化亜鉛０．５ｗｔ％、インジウム酸化物９８．５ｗｔ％とすればよい。酸化チタンを含むインジウム酸化物は、酸化チタン１．０ｗｔ％〜５．０ｗｔ％、インジウム酸化物９９．０ｗｔ％〜９５．０ｗｔ％とすればよい。インジウム錫酸化物（ＩＴＯ）の組成比は、酸化錫１０．０ｗｔ％、インジウム酸化物９０．０ｗｔ％とすればよい。インジウム亜鉛酸化物（ＩＺＯ）の組成比は、酸化亜鉛１０．７ｗｔ％、インジウム酸化物８９．３ｗｔ％とすればよい。酸化チタンを含むインジウム錫酸化物の組成比は、酸化チタン５．０ｗｔ％、酸化錫１０．０ｗｔ％、インジウム酸化物８５．０ｗｔ％とすればよい。上記組成比は例であり、適宜その組成比の割合は設定すればよい。
【０１６４】
次いで、塗布法により得られる絶縁膜（例えば、有機樹脂膜）をパターニングして、第１の電極６２３の端部を覆う絶縁物６２９（バンク、隔壁、障壁、土手などと呼ばれる）を形成する。なお、絶縁物６２９の形成は、マスクを用いるパターニングに限定されず、感光性材料を用いて露光と現像のみで形成してもよい。
【０１６５】
次いで、有機化合物を含む層６２４を、蒸着法または塗布法を用いて形成する。
【０１６６】
有機化合物を含む層６２４は、積層であり、有機化合物を含む層６２４の一層としてバッファ層を用いてもよい。バッファ層は、有機化合物と無機化合物とを含む複合材料であり、前記無機化合物は、前記有機化合物に対して電子受容性を示す。前記無機化合物は、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化マンガン、および酸化レニウムからなる群より選ばれるいずれか一または複数である。バッファ層は、ホール輸送性を有する有機化合物と、無機化合物とを含む複合材料である。
【０１６７】
例えば、第１の電極６２３と第２の電極の間には有機化合物を含む積層（バッファ層と有機化合物層の積層）を設けることが好ましい。バッファ層は、金属酸化物（酸化モリブデン、酸化タングステン、酸化レニウムなど）と有機化合物（ホール輸送性を有する材料（例えば４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）、４，４’−ビス｛Ｎ−［４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル］−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）など））とを含む複合層である。また、有機化合物層は、例えば、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）や、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）や、α−ＮＰＤなどを用いることができる。また、有機化合物層は、ドーパント材料を含ませてもよく、例えば、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）や、クマリン６や、ルブレンなどを用いることができる。第１の電極と第２の電極の間に設けられる有機化合物を含む積層は、抵抗加熱法などの蒸着法によって形成すればよい。
【０１６８】
バッファ層の膜厚を調節することによって、第１の電極と有機化合物層との距離を制御し、発光効率を高めることができる。バッファ層の膜厚を調節することによって、各発光素子からの発光色がきれいに表示された優れた映像を表示でき、低消費電力化された発光装置を実現することができる。
【０１６９】
次いで、第２の電極６２５、即ち、有機発光素子の陰極（或いは陽極）を形成する。第２の電極６２５としては、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなどの合金、または透明導電膜（ＩＴＯなど）を用いる。
【０１７０】
次いで、蒸着法またはスパッタ法により保護層６２６を形成する。保護層６２６は、第２の電極６２５を保護する。保護層６２６を通過させて発光素子の発光を取り出す場合、透明な材料とすることが好ましい。なお、必要でなければ保護層６２６は設けなくともよい。
【０１７１】
次いで、封止基板６３３をシール材６２８で貼り合わせて発光素子を封止する。即ち、発光表示装置は、表示領域の外周をシール材で囲み、一対の基板で封止される。ＴＦＴの層間絶縁膜は、基板全面に設けられているため、シール材のパターンが層間絶縁膜の外周縁よりも内側に描画された場合、シール材のパターンの外側に位置する層間絶縁膜の一部から水分や不純物が浸入する恐れがある。従って、ＴＦＴの層間絶縁膜として用いる絶縁膜の外周は、シール材のパターンの内側、好ましくは、シール材パターンと重なるようにして絶縁膜の端部をシール材が覆うようにする。なお、シール材６２８で囲まれた領域には充填材６２７を充填する。或いは、シール材６２８で囲まれた領域には乾燥した不活性ガスを充填する。
【０１７２】
最後にＦＰＣ６３２を異方性導電膜６３１により公知の方法で端子電極と貼りつける。この段階での断面図を図５に示す。なお、端子電極は、第１の電極６２３と同じ工程で得られる透明導電膜を最上層に用いることが好ましく、ゲート配線と同時に形成された端子電極上に形成する。
【０１７３】
また、図６は、画素部の上面図を示しており、図６中の鎖線Ｅ−Ｆで切断した断面が、図５における画素部のｐチャネル型ＴＦＴ６３９の断面構造に対応している。また、図６中の鎖線Ｍ−Ｌで切断した断面が、図５における画素部のｎチャネル型ＴＦＴ６３８の断面構造に対応している。なお、図６中の６８０で示した実線は、絶縁物６２９の周縁を示している。ただし、図６においては、第２導電層のみを図示しており、第１導電層は図示していない。
【０１７４】
以上の工程によって、画素部と駆動回路と端子部とを同一基板上に形成することができる。
【０１７５】
本実施の形態において、オフ電流低減のために画素部のＴＦＴをダブルゲート構造とし、駆動回路のｎチャネル型ＴＦＴに本実施の形態１のＴＦＴを用いている。
【０１７６】
また、発光装置において、発光装置の発光表示面は、一面または両面であってもよい。第１の電極６２３と第２の電極６２５とを透明導電膜で形成した場合、発光素子の光は、基板６１０及び封止基板６３３を通過して両側に取り出される。この場合、封止基板６３３や充填材６２７は透明な材料を用いることが好ましい。
【０１７７】
また、第２の電極６２５を金属膜で形成し、第１の電極６２３を透明導電膜で形成した場合、発光素子の光は、基板６１０のみを通過して一方に取り出される構造、即ちボトムエミッション型となる。この場合、封止基板６３３や充填材６２７は透明な材料を用いなくともよい。
【０１７８】
また、第１の電極６２３を金属膜で形成し、第２の電極６２５を透明導電膜で形成した場合、発光素子の光は、封止基板６３３のみを通過して一方に取り出される構造、即ちトップエミッション型となる。この場合、基板６１０は透明な材料を用いなくともよい。
【０１７９】
また、第１の電極６２３及び第２の電極６２５は仕事関数を考慮して材料を選択する必要がある。但し第１の電極及び第２の電極は、画素構成によりいずれも陽極、又は陰極となりうる。駆動用ＴＦＴの極性がｐチャネル型である場合、第１の電極を陽極、第２の電極を陰極とするとよい。また、駆動用ＴＦＴの極性がＮチャネル型である場合、第１の電極を陰極、第２の電極を陽極とすると好ましい。
【０１８０】
また、フルカラー表示する場合、本実施の形態の画素部における等価回路図を図７に示す。図７中のＴＦＴ６３８が図５のスイッチングＴＦＴ６３８に対応しており、ＴＦＴ６３９が電流制御用ＴＦＴ６３９に対応している。赤色を表示する画素は、電流制御用ＴＦＴ６３９のドレイン領域に赤色を発光するＯＬＥＤ７０３Ｒが接続され、ソース領域にはアノード側電源線（Ｒ）７０６Ｒが設けられている。また、ＯＬＥＤ７０３Ｒには、カソード側電源線７００が設けられている。また、緑色を表示する画素は、電流制御用ＴＦＴのドレイン領域に緑色を発光するＯＬＥＤ７０３Ｇが接続され、ソース領域にはアノード側電源線（Ｇ）７０６Ｇが設けられている。また、青色を表示する画素は、電流制御用ＴＦＴのドレイン領域に青色を発光するＯＬＥＤ７０３Ｂが接続され、ソース領域にはアノード側電源線（Ｂ）７０６Ｂが設けられている。それぞれ色の異なる画素にはＥＬ材料に応じて異なる電圧をそれぞれ印加する。
【０１８１】
また、発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。
【０１８２】
さらに、ビデオ信号がデジタルの発光装置において、画素に入力されるビデオ信号が定電圧（ＣＶ）のものと、定電流（ＣＣ）のものとがある。ビデオ信号が定電圧のもの（ＣＶ）には、発光素子に印加される信号の電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が定電流のもの（ＣＣ）には、発光素子に印加される信号の電圧が一定のもの（ＣＣＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＣＣＣ）とがある。
【０１８３】
また、発光装置において、静電破壊防止のための保護回路（保護ダイオードなど）を設けてもよい。
【０１８４】
また、ここでは表示装置としてアクティブマトリクス型の発光装置の例を示したが、アクティブマトリクス型の液晶表示装置にも適用できる。
【０１８５】
また、本実施の形態は実施の形態１、実施の形態２、実施の形態３、または実施の形態４と自由に組み合わせることができる。
【０１８６】
（実施の形態６）
本実施の形態では、実施の形態５と結晶質半導体膜の形成方法が一部異なる例を示す。また、マルチゲート構造のＴＦＴの作製を例に用いて図８に説明する。
【０１８７】
まず、実施の形態５と同様に絶縁表面を有する基板上に下地絶縁膜、非晶質構造を有する半導体膜を形成する。
【０１８８】
次いで、実施の形態５と同様に非晶質構造を有す半導体膜の表面に、結晶化を促進する触媒作用のある金属元素（ここでは、ニッケル）を重量換算で１〜１００ｐｐｍ含む酢酸ニッケル溶液をスピナーで塗布してニッケル含有層を形成する。
【０１８９】
次いで、実施の形態５と同様に加熱処理を行い、結晶化を行う。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行って結晶質半導体膜を得る。
【０１９０】
次いで、実施の形態５と同様に、結晶化率を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜に対してレーザ光を照射する。
【０１９１】
次いで、フォトマスクを用いて結晶質半導体膜のパターニングを行う。ここでは、島状の半導体層８０１を形成するとともに、その島状の半導体層に開口８０３を数カ所形成する。
【０１９２】
次いで、結晶質半導体膜の歪みを低減するための第１の熱処理（半導体膜が瞬間的に４００〜１０００℃程度にまで加熱される熱処理）を窒素雰囲気にて行い、平坦な半導体膜を得る。なお、この第１の熱処理は結晶質半導体膜のパターニング工程の前に行ってもよい。
【０１９３】
次いで、Ｆなどの不純物を除去するため、フラッシュ物質を使用してフラッシングする処理を行った後、結晶質半導体膜上方に希ガス元素を含む半導体膜８０２の形成を行う。ここでは、２０個のチャンバーを内蔵しているＰＣＶＤ装置を用いて、モノシランガスをフラッシュ物質として用い、ガス流量８〜１０ＳＬＭをチャンバーに５〜２０分間導入し続けることで基板表面のフラッシングする処理を行った後、連続的に希ガス元素を含む半導体膜の形成を行う。なお、１０ＳＬＭのガス流量とした場合、１チャンバー当たりの流量は、０．５ＳＬＭ、即ち１．２×１０−７ｍ３／ｈである。
【０１９４】
次いで、ゲッタリングを行うための第２の熱処理（半導体膜が瞬間的に４００〜１０００℃程度にまで加熱される熱処理）を窒素雰囲気にて行う。この第２の熱処理により、金属元素が希ガス元素を含む半導体膜に移動し、バリア層で覆われた結晶質半導体膜に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。
【０１９５】
また、ゲッタリングを行う前に結晶質半導体膜はパターニングされており、結晶質半導体膜からなる島状の半導体層８０１の端面も希ガス元素を含む半導体膜８０２に覆われている。従って、図８（Ａ）に示すように、結晶質半導体膜に含まれる金属元素は、希ガス元素を含む半導体膜８０２に向かって移動、即ち基板面と垂直な方向に移動するだけでなく、端面付近においては基板面と平行な方向に金属元素が移動する。図８（Ａ）に示す矢印は、第２の熱処理によって金属元素が移動する方向を模式的に表したものである。また、図８（Ｂ）は上面図であり、鎖線Ａ−Ｂで切断した断面が図８（Ａ）に相当する。
【０１９６】
また、結晶質半導体膜からなる島状の半導体層８０１のパターン内部に開口８０３を有しているため、開口８０３付近においても基板面と平行な方向に金属元素が移動する。図８（Ｂ）では結晶質半導体膜のパターンが、３箇所の開口を有している例を示したが、開口の個数は特に限定されず、２箇所、１箇所、または４箇所以上でもよい。
【０１９７】
結晶質半導体膜からなる島状の半導体層８０１のパターン内部に開口８０３を設けることによって、島状の半導体層８０１における金属元素を効率的に除去することができる。
【０１９８】
次いで、希ガス元素を含む半導体膜のみを選択的に除去する。
【０１９９】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
【０２００】
そして、半導体層を覆う絶縁膜８０６を形成する。絶縁膜８０６は、後に形成されるＴＦＴのゲート絶縁膜として機能する。
【０２０１】
次いで、絶縁膜８０６上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。本実施の形態では、絶縁膜上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、実施の形態１に示したパターニングを行って各ゲート電極及び各配線を形成する。本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、各ゲート電極及び各配線を形成する。
【０２０２】
以降の工程は、実施の形態１または実施の形態５に従って、半導体層に不純物元素を添加する処理、添加した不純物元素の活性化処理、層間絶縁膜８０８の形成、ソース配線８０９またはドレイン配線８１０の形成を行って図８（Ｃ）、図８（Ｄ）、図８（Ｅ）に示すマルチゲート構造のＴＦＴを作製する。ここでは２つのチャネル形成領域を有するＴＦＴを示したが、３つ以上のチャネル形成領域を有するＴＦＴとしてもよい。
【０２０３】
なお、図８（Ｅ）は上面図であり、鎖線Ｃ−Ｄで切断した断面が図８（Ｃ）に相当し、鎖線Ｇ―Ｈで切断した断面が図８（Ｄ）に相当する。
【０２０４】
図８（Ｃ）に示すＴＦＴは、ソース側の高濃度不純物領域８０７ａとドレイン側の高濃度不純物領域８０７ｃの間に２つのチャネル形成領域を有するＴＦＴであり、２つのチャネル形成領域の間には一つの低濃度不純物領域８００ａを有している。また、ドレイン側のチャネル形成領域と高濃度不純物領域８０７ｃの間にもう一つの低濃度不純物領域８００ｂを有している。低濃度不純物領域８００ａと低濃度不純物領域８００ｂは分離されている。また、低濃度不純物領域８００ａ、８００ｂは第１導電層８０４と重なっている。また、２つのチャネル形成領域は、第２導電層８０５と重なっている。
【０２０５】
また、２つのチャネル形成領域の間の高濃度不純物領域８０７ｂには開口８０３が形成されているため、図８（Ｃ）では分離されて示される。高濃度不純物領域８０７ｂにおいて開口のない部分では、図８（Ｄ）に示すように繋がっており、このマルチゲート構造のＴＦＴは、開口８０３があっても駆動動作上問題がない。
【０２０６】
本実施の形態において、ドレイン側のみに低濃度不純物領域８００ａ、８００ｂを設けることができるため、本実施の形態に示すＴＦＴを有する回路全体の信頼性が向上する。また、ソース側とドレイン側の両方に低濃度不純物領域を形成する場合に比べて、本実施の形態に示すＴＦＴは、回路全体の占有面積を縮小することができる。また、ソース側とドレイン側の両方にゲート電極と重なる低濃度不純物領域を形成する場合に比べて、本実施の形態に示すＴＦＴは、寄生容量を小さくすることができる。
【０２０７】
また、ソース側とドレイン側の両方に低濃度不純物領域を形成する場合に比べて、本実施の形態に示すＴＦＴは、寄生抵抗を小さくすることができる。ソース側とドレイン側の両方に低濃度不純物領域を形成するＴＦＴである場合は、ソース側の抵抗が付加されるため、寄生抵抗が大きくなる。
【０２０８】
また、本実施の形態は実施の形態１、実施の形態２、実施の形態３、実施の形態４、または実施の形態５と自由に組み合わせることができる。
【０２０９】
（実施の形態７）
ここでは、図９を用いて、発光表示パネルにＦＰＣや、駆動用の駆動ＩＣを実装する例について説明する。
【０２１０】
図９（Ａ）に示す図は、ＦＰＣ１２０９を４カ所の端子部１２０８に貼り付けた発光装置の上面図の一例を示している。基板１２１０上には発光素子及びＴＦＴを含む画素部１２０２と、ＴＦＴを含むゲート側駆動回路１２０３と、ＴＦＴを含むソース側駆動回路１２０１とが形成されている。ＴＦＴの活性層が結晶構造を有する半導体膜で構成されており、同一基板上にこれらの回路を形成している。従って、システムオンパネル化を実現したＥＬ表示パネルを作製することができる。
【０２１１】
なお、基板１２１０はコンタクト部以外において保護膜で覆われており、保護膜上に光触媒機能を有する物質を含む下地層が設けられている。
【０２１２】
また、画素部を挟むように２カ所に設けられた接続領域１２０７は、発光素子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の電極は画素部に設けられたＴＦＴと電気的に接続している。
【０２１３】
また、封止基板１２０４は、画素部および駆動回路を囲むシール材１２０５、およびシール材に囲まれた充填材料によって基板１２１０と固定されている。また、透明な乾燥剤を含む充填材料を充填する構成としてもよい。また、画素部と重ならない領域に乾燥剤を配置してもよい。
【０２１４】
また、図９（Ａ）に示した構造は、ＸＧＡクラスの比較的大きなサイズ（例えば対角４．３インチ）の発光装置で好適な例を示したが、図９（Ｂ）は、狭額縁化させた小型サイズ（例えば対角１．５インチ）で好適なＣＯＧ方式を採用した例である。
【０２１５】
図９（Ｂ）において、基板１３１０上に駆動ＩＣ１３０１が実装され、駆動ＩＣの先に配置された端子部１３０８にＦＰＣ１３０９を実装している。実装される駆動ＩＣ１３０１は、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の基板上に複数個作り込むとよい。つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して駆動ＩＣを個別に取り出せばよい。駆動ＩＣの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５〜８０ｍｍ、短辺が１〜６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。
【０２１６】
駆動ＩＣのＩＣチップに対する外形寸法の優位性は長辺の長さにあり、長辺が１５〜８０ｍｍで形成された駆動ＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上に駆動ＩＣを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出す場合と比較すると、大きな優位点である。
【０２１７】
また、ＴＡＢ方式を採用してもよく、その場合は、複数のテープを貼り付けて、該テープに駆動ＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数の駆動ＩＣを実装してもよく、この場合には、強度の問題から、駆動ＩＣを固定するための金属片等を一緒に貼り付けるとよい。
【０２１８】
また、画素部１３０２と駆動ＩＣ１３０１の間に設けられた接続領域１３０７は、発光素子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の電極は画素部に設けられたＴＦＴと電気的に接続している。
【０２１９】
また、封止基板１３０４は、画素部１３０２を囲むシール材１３０５、およびシール材に囲まれた充填材料によって基板１３１０と固定されている。
【０２２０】
また、画素部のＴＦＴの活性層として非晶質半導体膜を用いる場合には、駆動回路を同一基板上に形成することは困難であるため、大きなサイズであっても図９（Ｂ）の構成となる。
【０２２１】
また、ここでは表示装置としてアクティブマトリクス型の発光装置の例を示したが、アクティブマトリクス型の液晶表示装置にも適用できることはいうまでもない。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、素子基板に設けられた画素電極と対向基板に設けられた対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。対向基板と素子基板は、等間隔で配置され、液晶材料が充填されている。液晶材料は、シール材を閉パターンとして気泡が入らないように減圧下で液晶の滴下を行い、両方の基板を貼り合わせる方法を用いてもよいし、開口部を有するシールパターンを設け、ＴＦＴ基板を貼りあわせた後に毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いてもよい。
【０２２２】
また、カラーフィルタを用いずに、光シャッタを行い、ＲＧＢの３色のバックライト光源を高速で点滅させるフィールドシーケンシャル方式の駆動方法を用いた液晶表示装置にも本発明は、適用できる。
【０２２３】
以上の様に、本発明を実施する、即ち実施の形態１乃至６のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。
【０２２４】
（実施の形態８）
本発明の半導体装置、及び電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１０および図１１に示す。
【０２２５】
図１０（Ａ）はデジタルカメラであり、本体２１０１、表示部２１０２、撮像部、操作キー２１０４、シャッター２１０６等を含む。なお、図１０（Ａ）は表示部２１０２側からの図であり、撮像部は示していない。本発明により、高精細な表示部を有し、且つ、信頼性の高いデジタルカメラが実現できる。
【０２２６】
図１０（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明により、高精細な表示部を有し、且つ、信頼性の高いノート型パーソナルコンピュータを実現することができる。
【０２２７】
図１０（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読込部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い画像再生装置を実現することができる。
【０２２８】
また、図１０（Ｄ）は表示装置であり、筐体１９０１、支持台１９０２、表示部１９０３、スピーカ１９０４、ビデオ入力端子１９０５などを含む。この表示装置は、上述した実施の形態で示した作製方法により形成した薄膜トランジスタをその表示部１９０３および駆動回路に用いることにより作製される。なお、表示装置には液晶表示装置、発光装置などがあり、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い表示装置、特に２２インチ〜５０インチの大画面を有する大型の表示装置を実現することができる。
【０２２９】
また、本発明のＴＦＴを有する薄膜集積回路に加えてアンテナなどを形成することによって、非接触型薄膜集積回路装置（無線ＩＣタグ、ＲＦＩＤ（無線認証、Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）とも呼ばれる）として用いることもできる。また、ＩＣタグを様々な電子機器に貼り付けることにより、電子機器の流通経路などを明確にすることができる。
【０２３０】
また、図１０（Ｅ）はパスポート１９４１に無線ＩＣタグ１９４２を付けている状態を示している。また、パスポート１９４１に無線ＩＣタグを埋め込んでもよい。同様にして、運転免許証、クレジットカード、紙幣、硬貨、証券、商品券、チケット、トラベラーズチェック（Ｔ／Ｃ）、健康保険証、住民票、戸籍謄本などに無線ＩＣタグを付けたり埋め込むことができる。この場合、本物であることを示す情報のみを無線ＩＣタグに入力しておき、不正に情報を読み取ったり書き込んだりできないようにアクセス権を設定する。これは、上述した他の実施の形態で示したメモリを用いることにより実現できる。このようにタグとして利用することによって、偽造されたものと区別することが可能になる。このほかに、無線ＩＣタグをメモリとして用いることも可能である。また、無線ＩＣタグを包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に設けることにより、検品システム等のシステムの効率化を図ることができる。
【０２３１】
また、図１１で示す携帯電話機は、操作スイッチ類９０４、マイクロフォン９０５などが備えられた本体（Ａ）９０１と、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９、スピーカ９０６などが備えられた本体（Ｂ）９０２とが、蝶番９１０で開閉可能に連結されている。表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、回路基板９０７と共に本体（Ｂ）９０２の筐体９０３の中に収納される。表示パネル（Ａ）９０８及び表示パネル（Ｂ）９０９の画素部は筐体９０３に形成された開口窓から視認できるように配置される。
【０２３２】
表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、その携帯電話機９００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）９０８を主画面とし、表示パネル（Ｂ）９０９を副画面として組み合わせることができる。
【０２３３】
本発明により、高精細な表示部を有し、且つ、信頼性の高い携帯情報端末を実現することができる。
【０２３４】
本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番９１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類９０４、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施の形態の構成を適用しても、同様な効果を得ることができる。
【０２３５】
以上の様に、本発明を実施する、即ち実施の形態１乃至７のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。
【産業上の利用可能性】
【０２３６】
本発明の構成、即ちゲート電極と重なるＬＤＤ領域をドレイン側のみに備えたＴＦＴは、ドレイン近傍の電界強度を緩和でき、回路の劣化を抑えることができる。加えて、寄生容量を低減できるため、回路の消費電力を低減することができる。
【図面の簡単な説明】
【０２３７】
【図１】半導体装置の作製工程を示す断面図。（実施の形態１）
【図２】露光マスクの上面図及び光強度分布を示す図（実施の形態２）
【図３】半導体装置の作製工程を示す断面図。（実施の形態３）
【図４】半導体装置の作製工程を示す断面図。（実施の形態４）
【図５】発光装置の断面図。（実施の形態５）
【図６】画素部における上面図。（実施の形態５）
【図７】画素部における等価回路を示す図。（実施の形態５）
【図８】マルチゲート構造のＴＦＴの断面図及び上面図。（実施の形態６）
【図９】モジュールの一例を示す図。
【図１０】電子機器の一例を示す図。
【図１１】電子機器の一例を示す図。
【符号の説明】
【０２３８】
１０１ 絶縁表面を有する基板
１０２ 第１絶縁膜
１０３ 半導体層
１０４ 第２絶縁膜
１０５ａ 第１導電層
１０５ｂ 第１導電層
１０６ａ 第２導電層
１０６ｂ 第２導電層
１０７ａ レジストパターン
１０７ｂ レジストパターン
１０９ 低濃度の一導電型不純物領域
１１０ 高濃度の一導電型不純物領域
１１１ 高濃度の一導電型不純物領域
１１２ 第３絶縁膜
１１３ 第４絶縁膜
１１４ ソース電極
１１５ ドレイン電極
２０１ レチクル
２０２ 遮光部
２０３ スリット部
２０４ 透光部
２０５ レチクル
２０６ 遮光部
２０７ スリット部
２０８ 透光部
２０９ 光強度分布
２１０ レチクル
２１１ 遮光部
２１２ 半透光部
２１３ 透光部
２１４ 光強度分布
３０１ 基板
３０２ 第１絶縁膜
３０３ 半導体層
３０４ 第２絶縁膜
３０５ａ 第１導電層
３０５ｂ 第１導電層
３０６ａ 第２導電層
３０６ｂ 第２導電層
３０７ａ レジストパターン
３０７ｂ レジストパターン
４００ 基板
４０１ 遮光部
４０２ 半透膜が設けられた部分
４０３ａ 非露光領域
４０３ｂ 露光領域
５００ 基板
５０２ 半導体層
５０３ 半導体層
５０４ ゲート絶縁層
５０５ 第１の導電膜
５０６ 第２の導電膜
５０７ ゲート絶縁層
５０８ 絶縁層
５２０ 第２のＴＦＴ部
５２１ 第１のゲート電極層
５２２ 第２のゲート電極層
５２３ レジストパターン
５２４ａ 低濃度不純物領域
５２４ｂ 低濃度不純物領域
５２５ａ 高濃度不純物領域
５２５ｂ 高濃度不純物領域
５２６ａ 低濃度不純物領域
５２６ｂ 低濃度不純物領域
５２９ レジストパターン
５３０ 第１のＴＦＴ部
５３１ 第１のゲート電極層
５３２ 第２のゲート電極層
５３３ レジストパターン
５３４ａ 低濃度不純物領域
５３４ｂ 低濃度不純物領域
５３５ａ 高濃度不純物領域
５３５ｂ 高濃度不純物領域
５３６ 低濃度不純物領域
５３９ レジストパターン
５４０ 配線部
５４１ 第１の配線層
５４２ 第２の配線層
５４３ レジストパターン
５４９ レジストパターン
６１０ 基板
６１１ 下地絶縁膜
６１３ 絶縁膜
６２３ 第１の電極
６２４ 有機化合物を含む層
６２５ 第２の電極
６２６ 保護層
６２７ 充填材
６２８ シール材
６２９ 絶縁物
６３１ 異方性導電膜
６３２ ＦＰＣ
６３３ 封止基板
６３６ ｎチャネル型ＴＦＴ
６３７ ｐチャネル型ＴＦＴ
６３８ ｎチャネル型ＴＦＴ
６３９ ｐチャネル型ＴＦＴ
６８０ 絶縁物の周縁
７００ カソード側電源線
７０３Ｒ ＯＬＥＤ
７０３Ｇ ＯＬＥＤ
７０３Ｂ ＯＬＥＤ
７０４ ソース配線
７０５ ゲート配線
７０６Ｒ アノード側電源線
７０６Ｇ アノード側電源線
７０６Ｂ アノード側電源線
８０１ 島状の半導体層
８０２ 希ガス元素を含む半導体膜
８０３ 開口
８０５ 第２導電層
８０６ 絶縁膜
８０７ａ 高濃度不純物領域
８０７ｂ 高濃度不純物領域
８０７ｃ 高濃度不純物領域
８０８ 層間絶縁膜
８０９ ソース配線
８１０ ドレイン配線
９００ 携帯電話機
９０１ 本体（Ａ）
９０２ 本体（Ｂ）
９０３ 筐体
９０４ 操作スイッチ類
９０５ マイクロフォン
９０６ スピーカ
９０７ 回路基板
９０８ 表示パネル（Ａ）
９０９ 表示パネル（Ｂ）
９１０ 蝶番
１２０１ ソース側駆動回路
１２０２ 画素部
１２０３ ゲート側駆動回路
１２０４ 封止基板
１２０５ シール材
１２０７ 接続領域
１２０８ 端子部
１２０９ ＦＰＣ
１２１０ 基板
１３０１ 駆動ＩＣ
１３０２ 画素部
１３０４ 封止基板
１３０５ シール材
１３０７ 接続領域
１３０８ 端子部
１３０９ ＦＰＣ
１３１０ 基板
１９０１ 筐体
１９０２ 支持台
１９０３ 表示部
１９０４ スピーカ
１９０５ ビデオ入力端子
１９４１ パスポート
１９４２ 無線ＩＣタグ
２１０１ 本体
２１０２ 表示部
２１０４ 操作キー
２１０６ シャッター
２２０１ 本体
２２０２ 筐体
２２０３ 表示部
２２０４ キーボード
２２０５ 外部接続ポート
２２０６ ポインティングマウス
２４０１ 本体
２４０２ 筐体
２４０３ 表示部Ａ
２４０４ 表示部Ｂ
２４０５ 記録媒体読込部
２４０６ 操作キー
２４０７ スピーカー部
【特許請求の範囲】
【請求項１】
半導体層上に絶縁膜を形成し、
前記絶縁膜上に導電膜を形成し、
前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するレジストパターンを形成し、
前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するゲート電極を形成し、
前記ゲート電極の膜厚の厚い領域及び膜厚の薄い領域をマスクとして前記半導体層に不純物元素を注入して、前記半導体層のうち前記ゲート電極に重なるチャネル形成領域の両側に位置する第１の不純物領域と、
前記ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、前記半導体層のうち前記ゲート電極の膜厚の薄い領域と重なる領域に第２の不純物領域とを形成する半導体装置の作製方法。
【請求項２】
半導体層上に絶縁膜を形成し、
前記絶縁膜上に導電膜を形成し、
前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するレジストパターンを形成し、
前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するゲート電極を形成し、
前記半導体層に不純物元素を注入して、前記半導体層のうち前記ゲート電極に重なるチャネル形成領域の両側に第１の不純物領域と、前記半導体層のうち前記ゲート電極の膜厚の薄い領域と重なる領域に第２の不純物領域とを形成する半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、前記半導体層のうち前記ゲート電極の膜厚の厚い領域と重なる領域はチャネル形成領域となり、該チャネル形成領域は、前記第１の不純物領域と前記第２の不純物領域との間に接して配置する半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、前記導電膜は異なる導電材料の積層である半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、前記レジストパターンの断面形状はゲート電極の幅または長さ方向に非対称である半導体装置の作製方法。
【請求項６】
同一基板上に第１の半導体層を有する第１の薄膜トランジスタと、第２の半導体層を有する第２の薄膜トランジスタとを有する半導体装置であり、
絶縁表面を有する基板上方に第１の半導体層及び該第１の半導体層と離間して配置された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層上方にゲート絶縁層と、
前記ゲート絶縁層上に導電層の積層からなる第１のゲート電極及び第２のゲート電極とを有し、
前記第１の半導体層は、第１のチャネル形成領域と、前記第１のチャネル形成領域の両側に２つの第１の不純物領域と、前記第１の不純物領域の一方と前記第１のチャネル形成領域との間に一つの第２の不純物領域とを含み、
前記第１のチャネル形成領域は、前記ゲート絶縁層を介して前記第１のゲート電極と重なり、
前記第１のゲート電極の積層の一つを構成する第１の導電層は、前記第１のチャネル形成領域及び前記第２の不純物領域と少なくとも重なり、
前記第１のゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第１のチャネル形成領域と重なり、
前記第２の半導体層は、第２のチャネル形成領域と、前記第２のチャネル形成領域の両側に２つの第１の不純物領域と、該第１の不純物領域と前記第２のチャネル形成領域との間にそれぞれ一つの第２の不純物領域とを含み、
前記第２のチャネル形成領域は、前記ゲート絶縁層を介して前記第２のゲート電極と重なっており、
前記第２のゲート電極の積層の一つを構成する第１の導電層は、前記第２のチャネル形成領域及び２つの前記第２の不純物領域と少なくとも重なり、
前記第２のゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第２のチャネル形成領域と重なっている半導体装置。
【請求項７】
請求項６において、前記第１の薄膜トランジスタは、画素電極と電気的に接続し、前記第１の薄膜トランジスタは画素部を形成する半導体装置。
【請求項８】
請求項６または請求項７において、前記第１の薄膜トランジスタは、前記第１の薄膜トランジスタは画素部を形成し、
前記第２の薄膜トランジスタは、前記画素部を制御する駆動回路を形成する半導体装置。
【請求項９】
請求項６乃至８のいずれか一において、さらに端面の位置が一致している第１の配線層及び第２の配線層を含む配線部を有し、前記第１の配線層及び第２の配線層は、前記導電層の積層と同じ材料である半導体装置。
【請求項１】
半導体層上に絶縁膜を形成し、
前記絶縁膜上に導電膜を形成し、
前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するレジストパターンを形成し、
前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するゲート電極を形成し、
前記ゲート電極の膜厚の厚い領域及び膜厚の薄い領域をマスクとして前記半導体層に不純物元素を注入して、前記半導体層のうち前記ゲート電極に重なるチャネル形成領域の両側に位置する第１の不純物領域と、
前記ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、前記半導体層のうち前記ゲート電極の膜厚の薄い領域と重なる領域に第２の不純物領域とを形成する半導体装置の作製方法。
【請求項２】
半導体層上に絶縁膜を形成し、
前記絶縁膜上に導電膜を形成し、
前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するレジストパターンを形成し、
前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、片側側部に前記領域より膜厚の薄い領域とを有するゲート電極を形成し、
前記半導体層に不純物元素を注入して、前記半導体層のうち前記ゲート電極に重なるチャネル形成領域の両側に第１の不純物領域と、前記半導体層のうち前記ゲート電極の膜厚の薄い領域と重なる領域に第２の不純物領域とを形成する半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、前記半導体層のうち前記ゲート電極の膜厚の厚い領域と重なる領域はチャネル形成領域となり、該チャネル形成領域は、前記第１の不純物領域と前記第２の不純物領域との間に接して配置する半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、前記導電膜は異なる導電材料の積層である半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、前記レジストパターンの断面形状はゲート電極の幅または長さ方向に非対称である半導体装置の作製方法。
【請求項６】
同一基板上に第１の半導体層を有する第１の薄膜トランジスタと、第２の半導体層を有する第２の薄膜トランジスタとを有する半導体装置であり、
絶縁表面を有する基板上方に第１の半導体層及び該第１の半導体層と離間して配置された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層上方にゲート絶縁層と、
前記ゲート絶縁層上に導電層の積層からなる第１のゲート電極及び第２のゲート電極とを有し、
前記第１の半導体層は、第１のチャネル形成領域と、前記第１のチャネル形成領域の両側に２つの第１の不純物領域と、前記第１の不純物領域の一方と前記第１のチャネル形成領域との間に一つの第２の不純物領域とを含み、
前記第１のチャネル形成領域は、前記ゲート絶縁層を介して前記第１のゲート電極と重なり、
前記第１のゲート電極の積層の一つを構成する第１の導電層は、前記第１のチャネル形成領域及び前記第２の不純物領域と少なくとも重なり、
前記第１のゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第１のチャネル形成領域と重なり、
前記第２の半導体層は、第２のチャネル形成領域と、前記第２のチャネル形成領域の両側に２つの第１の不純物領域と、該第１の不純物領域と前記第２のチャネル形成領域との間にそれぞれ一つの第２の不純物領域とを含み、
前記第２のチャネル形成領域は、前記ゲート絶縁層を介して前記第２のゲート電極と重なっており、
前記第２のゲート電極の積層の一つを構成する第１の導電層は、前記第２のチャネル形成領域及び２つの前記第２の不純物領域と少なくとも重なり、
前記第２のゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第２のチャネル形成領域と重なっている半導体装置。
【請求項７】
請求項６において、前記第１の薄膜トランジスタは、画素電極と電気的に接続し、前記第１の薄膜トランジスタは画素部を形成する半導体装置。
【請求項８】
請求項６または請求項７において、前記第１の薄膜トランジスタは、前記第１の薄膜トランジスタは画素部を形成し、
前記第２の薄膜トランジスタは、前記画素部を制御する駆動回路を形成する半導体装置。
【請求項９】
請求項６乃至８のいずれか一において、さらに端面の位置が一致している第１の配線層及び第２の配線層を含む配線部を有し、前記第１の配線層及び第２の配線層は、前記導電層の積層と同じ材料である半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−１９４９０（Ｐ２００７−１９４９０Ａ）
【公開日】平成１９年１月２５日（２００７．１．２５）
【国際特許分類】
【出願番号】特願２００６−１６００２７（Ｐ２００６−１６００２７）
【出願日】平成１８年６月８日（２００６．６．８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年１月２５日（２００７．１．２５）
【国際特許分類】
【出願日】平成１８年６月８日（２００６．６．８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]