半導体装置の製造方法
【課題】フォトダイオードの出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオードを形成することができる半導体装置の製造方法を提供する。
【解決手段】所定のゲート金属を用いて、フォトダイオード用の第１の半導体層３０ａのうち、真性半導体領域となる部分を覆うシールド部３４ａをゲート絶縁膜２９上に形成するとともに、薄膜トランジスタ用の第２〜第５の各半導体層３０ｂ〜３０ｅのうち、チャネル領域となる部分を覆う第１〜第４のゲート電極３４ｂ〜３４ｅをゲート絶縁膜２９上に形成する。その後、シールド部３４ａをマスクとして用いて、第１の半導体層３０ａにｎ型領域及びｐ型領域を形成した後、当該シールド部３４ａを除去する。
【解決手段】所定のゲート金属を用いて、フォトダイオード用の第１の半導体層３０ａのうち、真性半導体領域となる部分を覆うシールド部３４ａをゲート絶縁膜２９上に形成するとともに、薄膜トランジスタ用の第２〜第５の各半導体層３０ｂ〜３０ｅのうち、チャネル領域となる部分を覆う第１〜第４のゲート電極３４ｂ〜３４ｅをゲート絶縁膜２９上に形成する。その後、シールド部３４ａをマスクとして用いて、第１の半導体層３０ａにｎ型領域及びｐ型領域を形成した後、当該シールド部３４ａを除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板などに用いられる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置では、複数のデータ配線（ソース配線）及び複数の走査配線（ゲート配線）をマトリクス状に配線するとともに、データ配線と走査配線との交差部の近傍に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、以下、“ＴＦＴ”と略称する。）などのスイッチング素子と、このスイッチング素子に接続された画素電極を有する画素をマトリクス状に配置したアクティブマトリクス基板を、表示パネルとしての液晶パネルに用いたものが知られている。
【０００３】
また、上記のようなアクティブマトリクス基板では、上述のスイッチング素子としての画素駆動用のＴＦＴ以外に、周辺回路用のＴＦＴが一体的に設けられている。さらに、アクティブマトリクス基板には、当該アクティブマトリクス基板がタッチパネル付きの液晶表示装置や照度センサー（アンビニエントセンサー）付きの液晶表示装置などに用いられる場合、上記画素駆動用及び周辺回路用のＴＦＴに加えて、フォトダイオード（薄膜ダイオード；ＴＦＤ）を一体的に設けることが提案されている。このように、アクティブマトリクス基板は、複数の薄膜トランジスタやフォトダイオードを具備した半導体装置によって構成されている。
【０００４】
また、アクティブマトリクス基板では、通常、画素駆動用及び周辺回路用のＴＦＴに、互いに異なる構造のＴＦＴを用いることが行われている。
【０００５】
具体的にいえば、画素駆動用のＴＦＴとしては、オフリーク電流が極めて小さいＴＦＴが用いられている。この理由は、液晶表示装置では、画面を書き換えるまでの１フレームの期間中、液晶に印加された電圧を保持する必要がある。このため、画素駆動用のＴＦＴのオフ電流（オフリーク電流）が大きい場合、液晶表示装置では、液晶に印加された電圧が時間とともに低下して、表示特性を劣化させる可能性があるからである。この結果、画素駆動用のＴＦＴには、ＴＦＴのチャネル領域とソース領域及びドレイン領域との間の少なくとも一方に低濃度不純物領域（ＬＤＤ領域：Lightly Doped Drain）を形成したＬＤＤ構造を有する、例えばｎチャネル型のＴＦＴが一般的に用いられている。詳細にいえば、このＬＤＤ構造では、ゲート電極のエッジと低抵抗なソース領域及びドレイン領域との間に、これらのソース領域及びドレイン領域よりも高抵抗なＬＤＤ領域を存在させるので、ＬＤＤ領域を有していない、いわゆるシングルドレイン構造（Single Drain構造）のＴＦＴと比べて、オフリーク電流を大幅に低減できるからである。
【０００６】
一方、周辺回路用のＴＦＴとしては、電流駆動力が大きい、すなわちオン電流が大きいＴＦＴが用いられている。具体的にいえば、周辺回路用のＴＦＴには、例えばｎチャネル型のＧＯＬＤ（Gate Overlapped LDD）構造を有するＴＦＴが使用されている。このＧＯＬＤ構造のＴＦＴでは、ＬＤＤ領域がゲート電極によってオーバーラップされており、ゲート電極に電圧が印加されると、ゲート電極によってオーバーラップされたＬＤＤ領域にキャリアとなる電子が蓄積される。この結果、このＧＯＬＤ構造のＴＦＴでは、ＬＤＤ領域の抵抗を小さくすることができるので、ＴＦＴの電流駆動力の低下を抑えることができ、オン電流を大きくすることができる。
【０００７】
また、アクティブマトリクス基板では、周辺回路用のＴＦＴとして、上記シングルドレイン構造を有するｎチャネル型及びｐチャネル型の各ＴＦＴも使用されている。
【０００８】
従来の半導体装置の製造方法には、例えば下記特許文献１に記載されているように、アクティブマトリクス基板の各種回路に対応したＴＦＴを同一の基板上に形成することが提案されている。具体的にいえば、この従来の半導体装置の製造方法では、画素駆動用のＴＦＴとして、ｎチャネル型のＬＤＤ構造を有するＴＦＴを、また、周辺回路用のＴＦＴとして、ｐチャネル型のシングルドレイン構造を有するＴＦＴと、ｎチャネル型のＬＤＤ構造またはＧＯＬＤ構造を有するＴＦＴを同一の基板上に形成することが示されている。
【０００９】
また、従来の半導体装置の製造方法には、例えば下記特許文献２に記載されているように、フォトダイオードとＴＦＴとをモノリシックに設けたアクティブマトリクス基板を形成することが提案されている。また、この特許文献２に記載された従来の半導体装置の製造方法では、ラテラル構造を備えたＰＩＮダイオードからなるフォトダイオードを形成することが示されている。さらに、この従来の半導体装置の製造方法では、真性半導体領域（ｉ層）の上方に、２本の金属配線を設けることによって、順方向における真性半導体領域の長さ（すなわち、チャネル長）のばらつきを抑制して、フォトダイオードの出力特性のばらつきをも抑制可能とされていた。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−３２８０８８号公報
【特許文献２】国際公開第２００８／１３３１６２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記のような従来の半導体装置の製造方法では、２本の金属配線を真性半導体領域の上方に設けて、フォトダイオードでのチャネル長のばらつき、ひいては当該フォトダイオードの出力特性のばらつきを抑制していたので、これら２本の金属配線によってフォトダイオードの性能低下が生じるおそれがあった。
【００１２】
具体的にいえば、従来の半導体装置の製造方法では、金属配線によって光が遮断されるため、光検出領域を構成する真性半導体領域の受光面積が小さくなって光電流の低下を招くことがあった。また、従来の半導体装置の製造方法では、金属配線によって反射された光と、フォトダイオード（真性半導体領域）に入射する光とが干渉を生じて、真性半導体領域に入射する光量の低下を発生することがあった。このように、従来の半導体装置の製造方法では、フォトダイオードの検出精度が低下することがあった。
【００１３】
また、従来の半導体装置の製造方法では、ドライエッチングを使用して、各金属配線の端部が真性半導体領域の上方に位置するように、これらの各金属配線を形成していたので、真性半導体領域にドライエッチングのエッチングダメージが残る場合があり、フォトダイオードの出力において、ＳＮ比の低下を生じることがあった。
【００１４】
上記の課題を鑑み、本発明は、フォトダイオードの出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオードを形成することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明にかかる半導体装置の製造方法は、フォトダイオードと、薄膜トランジスタを同一の基板上に備えた半導体装置の製造方法であって、
（ａ）前記フォトダイオード用の第１の半導体層と、前記薄膜トランジスタ用の第２の半導体層を前記基板上に形成する工程と、
（ｂ）前記第１及び第２の半導体層を覆うゲート絶縁膜を形成する工程と、
（ｃ）所定のゲート金属を用いて、前記第２の半導体層のうち、チャネル領域となる部分を覆う第１のゲート電極を前記ゲート絶縁膜上に形成し、かつ、前記ゲート金属を用いて、前記第１の半導体層のうち、真性半導体領域となる部分を覆うシールド部を前記ゲート絶縁膜上に形成する工程と、
（ｄ）前記ゲート絶縁膜の上方から第１の導電型の不純物を前記第１及び第２の半導体層に注入することにより、前記第１の半導体層において、前記シールド部に覆われていない領域に第１の導電型の不純物注入領域を形成し、かつ、前記第２の半導体層において、前記第１のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成する工程と、
（ｅ）前記第１の半導体層の一部上の前記ゲート絶縁膜を露出する開口部を有する第１のレジストを形成して、前記ゲート絶縁膜の上方から第２の導電型の不純物を注入することにより、前記シールド部と前記第１のレジストで覆われていない前記第１の半導体層の領域に第２の導電型領域を形成する工程と、
（ｆ）前記第１の半導体層の前記第２の導電型領域を覆う第２のレジストを形成して、前記ゲート絶縁膜の上方から前記第１の導電型の不純物を注入することにより、前記シールド部と前記第２のレジストで覆われていない前記第１の半導体層の領域に第１の導電型領域を形成する工程と、
（ｇ）前記シールド部を除去する工程とを備えていることを特徴とするものである。
【００１６】
上記のように構成された半導体装置の製造方法では、フォトダイオードの真性半導体領域となる部分を覆うように、上記ゲート金属を用いて、シールド部を形成しているので、フォトダイオードでのチャネル長のばらつき、ひいては当該フォトダイオードの出力特性のばらつきを抑制することができる。また、このシールド部をレジスト（マスク）として用いて、上記第１の半導体層に第１及び第２の導電型領域を形成した後、当該シールド部を除去しているので、上記従来例と異なり、真性半導体領域の受光面積を小さくして光電流の低下が生じるのを防ぐことができるとともに、真性半導体領域に入射する光量の低下が発生をするのを防止することができる。また、ドライエッチングを用いてシールド部を形成したときでも、シールド部端部でのエッチングダメージは第１及び第２の導電型領域上となるため、上記従来例と異なり、フォトダイオードの出力において、ＳＮ比の低下を生じることはない。この結果、フォトダイオードの出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオードを形成することができる。
【００１７】
また、上記半導体装置の製造方法において、前記（ｅ）の工程において、前記第２の半導体層の全体を覆う第３のレジストを形成して、当該第２の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第２の半導体層の左側端部及び右側端部に位置する領域上の前記ゲート絶縁膜を露出する開口部を有する第４のレジストを形成して、前記第１のゲート電極と前記第４のレジストで覆われていない前記第２の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成し、かつ、前記第４のレジストで覆われている前記第２の半導体層の領域を低濃度不純物領域とすることにより、第１の前記薄膜トランジスタとして、ＬＤＤ構造を有する第１の導電型の薄膜トランジスタを形成してもよい。
【００１８】
この場合、上記フォトダイオードと同時にＬＤＤ構造を有する第１の導電型の薄膜トランジスタを形成することができる。
【００１９】
また、上記半導体装置の製造方法において、前記（ａ）の工程において、第２の薄膜トランジスタ用の第３の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第３の半導体層を覆うゲート絶縁膜を形成し、
前記（ｃ）の工程の実行の前に、前記第１及び第２の半導体層の全体をそれぞれ覆う第５及び第６のレジストを形成するとともに、前記第３の半導体層のうち、チャネル領域となる部分を覆う第７のレジストを形成して、前記ゲート絶縁膜の上方から第１の導電型の不純物を前記第３の半導体層に注入することにより、前記第３の半導体層において、前記第７のレジストに覆われていない領域に第１の導電型の不純物注入領域を形成する工程（ｈ）を行い、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第３の半導体層のうち、チャネル領域及び低濃度不純物領域となる部分を覆う第２のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第２のゲート電極に覆われている領域に前記チャネル領域及び前記低濃度不純物領域を形成し、
前記（ｅ）の工程において、前記第３の半導体層の全体を覆う第８のレジストを形成して、当該第３の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第２のゲート電極に覆われていない前記第３の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第２の薄膜トランジスタとして、ＧＯＬＤ構造を有する第１の導電型の薄膜トランジスタを形成してもよい。
【００２０】
この場合、上記フォトダイオードと同時にＧＯＬＤ構造を有する第１の導電型の薄膜トランジスタを形成することができる。
【００２１】
また、上記半導体装置の製造方法において、前記（ａ）の工程において、第３の薄膜トランジスタ用の第４の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第４の半導体層を覆うゲート絶縁膜を形成し、
前記（ｈ）の工程において、前記第４の半導体層の全体を覆う第９のレジストを形成し、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第４の半導体層のうち、チャネル領域となる部分を覆う第３のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第４の半導体層のうち、前記第３のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成し、
前記（ｅ）の工程において、前記第４の半導体層の全体を覆う第１０のレジストを形成して、当該第４の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第３のゲート電極に覆われていない前記第４の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第３の薄膜トランジスタとして、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造を有する第１の導電型の薄膜トランジスタを形成してもよい。
【００２２】
この場合、上記フォトダイオードと同時にＳｉｎｇｌｅ Ｄｒａｉｎ構造を有する第１の導電型の薄膜トランジスタを形成することができる。
【００２３】
また、上記半導体装置の製造方法において、前記（ａ）の工程において、第４の薄膜トランジスタ用の第５の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第５の半導体層を覆うゲート絶縁膜を形成し、
前記（ｈ）の工程において、前記第５の半導体層の全体を覆う第１１のレジストを形成し、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第５の半導体層のうち、チャネル領域となる部分を覆う第４のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第５の半導体層のうち、前記第４のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成し、
前記（ｅ）の工程において、前記第４のゲート電極に覆われていない前記第５の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第４の薄膜トランジスタとして、第２の導電型の薄膜トランジスタを形成し、
前記（ｆ）の工程において、前記第５の半導体層の全体を覆う第１２のレジストを形成して、当該第５の半導体層に前記第１の導電型の不純物が注入されるのを阻止してもよい。
【００２４】
この場合、上記フォトダイオードと同時に第２の導電型の薄膜トランジスタを形成することができる。
【００２５】
また、上記半導体装置の製造方法において、前記（ｃ）の工程において、前記第１〜第５の半導体層の全体を覆うように前記ゲート金属を前記ゲート絶縁膜上に形成した後、前記シールド部、前記第１、前記第２、前記第３、及び前記第４のゲート電極となる部分にそれぞれ第１３、第１４、第１５、第１６、及び第１７のレジストを形成して、所定のエッチング処理を行うことにより、前記シールド部、及び前記第１〜第４のゲート電極を前記ゲート絶縁膜上に形成してもよい。
【００２６】
この場合、シールド部及び第１〜第４のゲート電極を適切な位置で容易に形成することができる。
【００２７】
また、上記半導体装置の製造方法において、前記（ｂ）の工程の後に、前記第１〜第５の半導体層に対して、前記ゲート絶縁膜の上方から前記第１または前記第２の導電型の不純物を注入することにより、前記第１〜第４の各薄膜トランジスタの抵抗を調整する工程（ｉ）を行ってもよい。
【００２８】
この場合、第１〜第４の各薄膜トランジスタの抵抗を容易に適切な値とすることができる。
【００２９】
また、上記半導体装置の製造方法において、前記（ｇ）の工程の後に、前記第１の半導体層に対して、前記ゲート絶縁膜の上方から前記第１または前記第２の導電型の不純物を注入することにより、前記フォトダイオードの抵抗を調整する工程（ｊ）を行ってもよい。
【００３０】
この場合、フォトダイオードの抵抗を容易に適切な値とすることができる。
【００３１】
また、上記半導体装置の製造方法において、前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であってもよい。
【００３２】
この場合、ラテラル構造のフォトダイオードとｎ型及び／またはｐ型の薄膜トランジスタを一体的に形成することができる。
【発明の効果】
【００３３】
本発明によれば、フォトダイオードの出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオードを形成することができる半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明の一実施形態にかかる液晶表示装置を説明する図である。
【図２】図２は、上記液晶表示装置の要部構成を説明する図である。
【図３】図３は、上記液晶表示装置の具体的な画素構造を示す拡大断面図である。
【図４】図４は、上記液晶表示装置に設けられた画素及び光センサーの構成を示す等価回路図である。
【図５】図５は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図５（ａ）〜図５（ｃ）は、一連の主な製造工程を説明している。
【図６】図６は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図６（ａ）〜図６（ｃ）は、図５（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【図７】図７は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図７（ａ）〜図７（ｃ）は、図６（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【図８】図８は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図８（ａ）〜図８（ｃ）は、図７（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【発明を実施するための形態】
【００３５】
以下、本発明の半導体装置の製造方法を示す好ましい実施形態について、図面を参照しながら説明する。尚、以下の説明では、本発明をタッチパネル付きの液晶表示装置に用いられるアクティブマトリクス基板に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
【００３６】
図１は、本発明の一実施形態にかかる液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される表示部としての液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２に照明光を照射する照明部としての照明装置３とが設けられている。また、この液晶表示装置１には、後述の光センサーを備えたタッチパネルが一体的に組み込まれており、液晶表示装置１では、当該タッチパネルによって、ユーザによる操作入力指示の検出動作などの所定のタッチパネル機能を実行できるよう構成されている。
【００３７】
液晶パネル２は、一対の基板を構成するカラーフィルタ基板４及びアクティブマトリクス基板５と、カラーフィルタ基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ設けられた偏光板６、７とを備えている。カラーフィルタ基板４とアクティブマトリクス基板５との間には、後述の液晶層が狭持されている。偏光板６、７は、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応するカラーフィルタ基板４またはアクティブマトリクス基板５に貼り合わせられている。
【００３８】
また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、以下、“ＴＦＴ”と略称する。）などが上記液晶層との間に形成されている（詳細は後述。）。また、このアクティブマトリクス基板５は、後に詳述するように、フォトダイオード（薄膜ダイオード；ＴＦＤ）や複数種類のＴＦＴがモノリシックに形成された半導体装置によって構成されており、本発明の半導体装置の製造方法によって形成されている。一方、カラーフィルタ基板４は、一対の基板の他方の基板を構成するものであり、カラーフィルタ基板４には、後述のカラーフィルタや対向電極などが上記液晶層との間に形成されている。
【００３９】
また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで、当該表示面上に所望画像を表示するようになっている。
【００４０】
照明装置３は、光源としての冷陰極蛍光管９と、冷陰極蛍光管９に対向して配置された導光板１０とを備えている。また、照明装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、冷陰極蛍光管９及び導光板１０が狭持されている。また、カラーフィルタ基板４には、ケース１１が載置されている。これにより、照明装置３は、液晶パネル２に組み付けられて、当該照明装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
【００４１】
導光板１０には、例えば透明なポリカーボネート樹脂などの合成樹脂が用いられており、冷陰極蛍光管９からの光が入光される。また、導光板１０では、その液晶パネル２と反対側の表面には、反射シート１２が設置されている。さらに、導光板１０の液晶パネル２側には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０から出射された光が正面方向に光路を変化し、所望の視角特性を有するとともに、発光面内で均一な強度となる平面状の上記照明光に変えられて液晶パネル２に与えられる。
【００４２】
次に、図２〜図４も参照して、本実施形態の液晶表示装置１の各部について具体的に説明する。
【００４３】
図２は、上記液晶表示装置の要部構成を説明する図である。図３は上記液晶表示装置の具体的な画素構造を示す拡大断面図であり、図４図４は上記液晶表示装置に設けられた画素及び光センサーの構成を示す等価回路図である。
【００４４】
本実施形態の液晶表示装置１では、図２に例示するように、アクティブマトリクス基板５上に、画素領域１７、ディスプレイゲートドライバ１８、ディスプレイソースドライバ１９、センサー列ドライバ２０、センサー行ドライバ２１、及びバッファアンプ２２が設けられている。ディスプレイゲートドライバ１８及びディスプレイソースドライバ１９は、図示しないＦＰＣ（Flexible Printed Circuit）を介在させてＬＣＤ駆動部１５に接続され、センサー列ドライバ２０、センサー行ドライバ２１、及びバッファアンプ２２は、別のＦＰＣ（図示せず）を介在させてタッチパネル駆動部１６に接続されている。
【００４５】
なお、アクティブマトリクス基板５上の上記の構成部材は、半導体プロセスによって当該アクティブマトリクス基板５を構成する、透明なガラス基板などの透明基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのドライバ類を、例えばＣＯＧ（Chip On Glass）技術等によって上記透明基板上に実装してもよい。
【００４６】
また、上記の説明以外に、同一のＦＰＣを介在させてディスプレイゲートドライバ１８及びディスプレイソースドライバ１９をＬＣＤ駆動部１５に接続し、センサー列ドライバ２０、センサー行ドライバ２１、及びバッファアンプ２２をタッチパネル駆動部１６に接続してもよい。
【００４７】
画素領域１７は、上記液晶パネル２の表示面を構成しており、複数の画素がマトリクス状に設けられている。また、画素領域１７には、上記光センサーが画素単位に設けられている。
【００４８】
具体的にいえば、液晶パネル２では、図３に例示するように、カラーフィルタ基板４の液晶層２３側の表面に、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）のカラーフィルタ２４ｒ、２４ｇ、２４ｂが形成されている。そして、液晶パネル２では、ＲＧＢの各色の画素Ｐｒ、Ｐｇ、Ｐｂが対応するカラーフィルタ２４ｒ、２４ｇ、２４ｂに応じて設けられている。
【００４９】
一方、アクティブマトリクス基板５には、後述のスイッチング素子が画素毎に形成されている。また、アクティブマトリクス基板５では、上記光センサー２５が上述のスイッチング素子とともに一体的に設けられている。また、この光センサー２５では、その受光素子が、図３に示すように、画素Ｐｒ、Ｐｇ、Ｐｂのうち、例えば画素Ｐｒ内に設けられており、上記表示面の外部から入射される光を受光するようになっている。
【００５０】
また、上記タッチパネルでは、光センサー２５が指などの反射物（検査対象物）からの反射光を受光することにより、光センサー２５はユーザのタッチ操作などで指示された座標（位置）を検出する座標検出動作を行うようになっている。そして、タッチパネルでは、座標検出動作の結果を用いて、ユーザによる操作入力指示の検出動作などの所定のタッチパネル機能が行われる。
【００５１】
また、画素領域１７には、図４に示すように、画素用の配線として、マトリクス状に配置されたゲート線Ｇｎ及びソース線Ｓｒｍ、Ｓｇｍ、Ｓｂｍが設けられている。ゲート線Ｇｎは、ディスプレイゲートドライバ１８に接続されている。ソース線Ｓｒｍ、Ｓｇｍ、Ｓｂｍは、ＲＧＢの色毎に設けられており、ディスプレイソースドライバ１９に接続されている。
【００５２】
ゲート線Ｇｎとソース線Ｓｒｍ、Ｓｇｍ、Ｓｂｍとの交差部には、画素駆動用の上記スイッチング素子としての薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）Ｍ１ｒ、Ｍ１ｇ、Ｍ１ｂがそれぞれ設けられている。そして、画素Ｐｒでは、薄膜トランジスタＭ１ｒのゲート電極はゲート線Ｇｎへ、ソース電極はソース線Ｓｒｍへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、画素Ｐｒでは、図４に示すように、薄膜トランジスタＭ１ｒのドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＬＣが形成される。また、液晶容量ＬＣと並列に補助容量ＬＳが形成されている。尚、上述の各薄膜トランジスタＭ１ｒ、Ｍ１ｇ、Ｍ１ｂは、後に詳述するように、例えばＬＤＤ構造を有するｎ型（ｎチャネル）のＴＦＴによって構成されている。
【００５３】
同様に、画素Ｐｇでは、薄膜トランジスタＭ１ｇのゲート電極はゲート線Ｇｎへ、ソース電極はソース線Ｓｇｍへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、画素Ｐｇでは、図４に示すように、薄膜トランジスタＭ１ｇのドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＬＣが形成される。また、液晶容量ＬＣと並列に補助容量ＬＳが形成されている。
【００５４】
また、画素Ｐｂでは、薄膜トランジスタＭ１ｂのゲート電極はゲート線Ｇｎへ、ソース電極はソース線Ｓｂｍへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、画素Ｐｂでは、図４に示すように、薄膜トランジスタＭ１ｂのドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＬＣが形成される。また、液晶容量ＬＣと並列に補助容量ＬＳが形成されている。
【００５５】
また、各画素Ｐｒ、Ｐｇ、Ｐｂでは、対応するソース線Ｓｒｍ、Ｓｇｍ、Ｓｂｍを介してディスプレイソースドライバ１９から上記表示面に表示される情報の輝度（階調）に応じた電圧信号（階調電圧）が供給されるようになっている。
【００５６】
すなわち、図２に示すように、ＬＣＤ駆動部１５には、パネル制御部１５ａ及び照明制御部１５ｂが設けられている。パネル制御部１５ａには、液晶表示装置１の外部から上記表示面で表示すべき情報の映像信号が入力されるようになっている。そして、パネル制御部１５ａでは、入力された映像信号に応じて、ディスプレイゲートドライバ１８及びディスプレイソースドライバ１９への各指示信号が生成されて出力される。
【００５７】
これにより、ディスプレイゲートドライバ１８は、パネル制御部１５ａからの指示信号を基にマトリクス状に配線された複数のゲート線Ｇｎに対し、対応する薄膜トランジスタＭ１ｒ、Ｍ１ｇ、Ｍ１ｂのゲート電極をオン状態にするゲート信号を順次出力する。一方、ディスプレイソースドライバ１９は、パネル制御部１５ａからの指示信号に基づき、各画素Ｐｒ、Ｐｇ、Ｐｂに対して、対応するソース線Ｓｒｍ、Ｓｇｍ、Ｓｂｍを経て上記階調電圧が供給される。
【００５８】
また、照明制御部１５ｂには、上記照明光の輝度の変更を指示する調光指示信号が液晶表示装置１に設けられたコントローラ等から入力されるようになっている。そして、照明制御部１５ｂでは、入力された調光指示信号に基づき、照明装置３の冷陰極蛍光管９への供給電力を制御するように構成されている。
【００５９】
図４に戻って、光センサー２５は、上記受光素子としてのフォトダイオードＤ１、コンデンサＣ１、及び薄膜トランジスタＭ２〜Ｍ４を備えている。また、この光センサー２５では、ソース線Ｓｒｍ、Ｓｂｍにそれぞれ平行に設けられた配線ＶＳＳｊ、ＶＳＤｊを介してセンサー列ドライバ２０から定電圧が供給されるようになっている。また、光センサー２５では、ソース線Ｓｇｍに平行に設けられた配線ＯＵＴｊを介して検出結果をセンサー列ドライバ２０のセンサー列画素読み出し回路２０ａに出力するように構成されている。尚、フォトダイオードＤ１は、後に詳述するように、ラテラル構造を備えたＰＩＮフォトダイオードによって構成されている。
【００６０】
また、薄膜トランジスタＭ４には、リセット信号を供給するための配線ＲＳＴｉが接続されている。薄膜トランジスタＭ３には、読み出し信号を供給するための配線ＲＷＳｉが接続されている。これらの配線ＲＳＴｉ、ＲＷＳｉは、センサー行ドライバ２１に接続されている。
【００６１】
センサー列ドライバ２０は、図２に示すように、センサー列画素読み出し回路２０ａと、センサー列アンプ２０ｂと、センサー列走査回路２０ｃとを備えており、タッチパネル駆動部１６の光センサー制御部１６ａからの指示信号に応じて動作するようになっている。センサー列画素読み出し回路２０ａには、配線ＯＵＴｊを介して、画素領域１７内にマトリクス状に設けられた複数の各光センサー２５の検出結果（電圧信号）が逐次入力されるようになっている。そして、センサー列画素読み出し回路２０ａは、入力された電圧信号をセンサー列アンプ２０ｂに出力する。
【００６２】
センサー列アンプ２０ｂは、複数の光センサー２５に応じて、設けられた複数のアンプ（図示せず）を内蔵しており、対応する上記電圧信号を増幅して、バッファアンプ２２に出力する。センサー列走査回路２０ｃは、光センサー制御部１６ａからの指示信号に従って、センサー列アンプ２０ｂの複数のアンプをバッファアンプ２２に順次接続させるための列セレクト信号をセンサー列アンプ２０ｂに出力する。これにより、増幅後の電圧信号がセンサー列アンプ２０ｂからバッファアンプ２２を経てタッチパネル駆動部１６側に出力される。
【００６３】
センサー行ドライバ２１には、シフトレジスタを用いたセンサー行レベルシフタ２１ａと、センサー行走査回路２１ｂとが設けられている。センサー行走査回路２１ｂは、光センサー制御部１６ａからの指示信号に従って、所定の時間間隔で配線ＲＳＴｉ、ＲＷＳｉを順次選択していく。これにより、画素領域１２において、電圧信号（検出結果）を読み出すべき光センサー２５が、マトリクス状の行単位に順次選択される。
【００６４】
なお、上記の説明では、画素領域１７において、ＲＧＢの画素Ｐｒ、Ｐｇ、Ｐｂの１組に１つの光センサー２５を設けた場合について説明したが、画素領域１７での光センサー２５の設置数やこれに含まれたフォトダイオードＤ１などの構成部材の配置箇所などは、上記のものに限定されず、任意である。例えば、各画素Ｐｒ、Ｐｇ、Ｐｂに実質的な光検出を行うフォトダイオード（受光素子）Ｄ１を設けて画素毎に光センサー２５を設置する構成でもよい。
【００６５】
また、図２に示すように、タッチパネル駆動部１６には、光センサー制御部１６ａ、及び信号処理部１６ｂが設けられている。そして、このタッチパネル駆動部１６では、複数の光センサー２５の各駆動制御を行うとともに、複数の光センサー２５の各検出結果に基づいて、ユーザのタッチ操作による操作入力指示の検出などの所定のタッチパネル機能を行うようになっている。
【００６６】
光センサー制御部１６ａは、例えば液晶表示装置１の電源がオンされた場合に、センサー列ドライバ２０及びセンサー行ドライバ２１に対して、駆動指示信号を出力し、光センサー２５にセンシング動作を行わせる。すなわち、光センサー制御部１６ａは、液晶表示装置１が動作している場合に、光センサー２５による座標検出動作を行わせて、ユーザによるタッチ操作を検出するようになっている。また、光センサー２５の検出結果は、タッチパネル駆動部１６内に設けられたメモリ（図示せず）に格納される。
【００６７】
また、信号処理部１６ｂは、ユーザによる操作入力指示の検出動作を含んだ所定のタッチパネル機能を実行するようになっている。具体的には、信号処理部１６ｂは、上記メモリ内に格納されている光センサー２５の検出結果（つまり、座標検出動作結果）を用いて、上記液晶パネルの表示面上でのユーザの指などの位置（座標）情報を取得する。すなわち、本実施形態の液晶表示装置１では、ユーザが例えば指を用いてタッチ操作を行う場合に、ユーザが液晶パネル２に表示されている、例えば操作入力画面（指示入力画面）での所望の位置上に指をおくと、液晶パネル２側から出射された光が当該指によって液晶パネル２側に反射されて、その反射された光が所望の位置の真下付近の光センサー２５によって検出される。そして、信号処理部１６ｂは、上記メモリ内に格納された光センサー２５の検出結果を用いて、指示入力画面でのユーザのタッチ操作位置の位置情報を取得する。これにより、本実施形態の液晶表示装置１では、ユーザによる操作入力指示の検出動作が行われる。
【００６８】
尚、上記の説明以外に、タッチパネルにより、画像情報を取り込むスキャナー動作を行わせるように構成してもよい。
【００６９】
また、タッチパネル駆動部１６、センサー列ドライバ２０、センサー行ドライバ２１、バッファアンプ２５、及び光センサー２５が、本実施形態の液晶表示装置１に組み込まれて、所定のタッチパネル機能を行うタッチパネルを構成している。
【００７０】
図５〜図８も参照して、本実施形態のアクティブマトリクス基板５の製造方法について具体的に説明する。尚、以下の説明では、上記ＰＩＮダイオードからなるフォトダイオードと、ＬＤＤ構造のｎチャネル型（ｎ型）のＴＦＴ、ＧＯＬＤ構造のｎチャネル型（ｎ型）のＴＦＴ、シングルドレイン構造のｎチャネル型（ｎ型）及びｐチャネル型（ｐ型）の各ＴＦＴを同一の基板上に設ける製造方法を例示して説明する。また、ＬＤＤ構造のｎチャネル型（ｎ型）のＴＦＴは、上記画素駆動用の薄膜トランジスタを構成している。また、ＧＯＬＤ構造のｎチャネル型（ｎ型）のＴＦＴ、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造のｎチャネル型（ｎ型）及びｐチャネル型（ｐ型）の各ＴＦＴは、周辺回路用の薄膜トランジスタを構成している。
【００７１】
図５は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図５（ａ）〜図５（ｃ）は、一連の主な製造工程を説明している。図６は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図６（ａ）〜図６（ｃ）は、図５（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。図７は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図７（ａ）〜図７（ｃ）は、図６（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。図８は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図８（ａ）〜図８（ｃ）は、図７（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【００７２】
図５（ａ）に示すように、同一の基板としての基板５’の表面のうち、フォトダイオードが形成される部分に対して、遮光膜２６を形成した後、当該遮光膜２６を含む基板５’の全ての表面上に絶縁膜２７を形成する。
【００７３】
基板５’は、アクティブマトリクス基板５の基材を構成するものであり、基板５’には、石英基板、ガラス基板の他、表面が絶縁層で覆われたＳｉ基板や金属基板等の絶縁性の表面を有するものが用いられている。遮光膜２６には、例えばタンタル（Ｔａ）、タングステン（Ｗ）、またはモリブデン（Ｍｏ）などの高融点金属によって構成された金属膜が用いられている。また、遮光膜２６は、例えば３０〜２００ｎｍの厚さ寸法にて形成されており、遮光膜２６は、基板裏面方向（図の下側方向）からフォトダイオードへの光の入射を阻止するようになっている。絶縁膜２７は、例えば酸化ケイ素膜、窒化ケイ素膜、または酸化窒化ケイ素膜により構成されており、絶縁膜２７は、例えばプラズマＣＶＤ法にて所定の厚さ寸法（例えば、５００ｎｍ）で形成されている。尚、上記の説明以外に、例えば基板５’に透光性を有さない基板を用いる場合には、遮光膜２６の設置を省略することもできる。
【００７４】
次に、図５（ｂ）に示すように、絶縁膜２７上に、島状の第１、第２、第３、第４、及び第５の半導体層２８ａ、２８ｂ、２８ｃ、２８ｄ、及び２８ｅを形成した後、これらの半導体層２８ａ〜２８ｅを覆うゲート絶縁膜２９を形成する。
【００７５】
第１の半導体層２８ａは、上記フォトダイオードの活性層を構成している。また、第２〜第５の半導体層２８ｂ〜２８ｅは、第１〜第４の薄膜トランジスタとしての上記ＬＤＤ構造のｎチャネル型のＴＦＴの活性層、ＧＯＬＤ構造のｎチャネル型のＴＦＴの活性層、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造のｎチャネル型のＴＦＴの活性層、及びｐチャネル型のＴＦＴの活性層をそれぞれ構成している。
【００７６】
また、第１〜第５の各半導体層２８ａ〜２８ｅは、結晶質シリコン膜を用いて形成されている。具体的には、まず、プラズマＣＶＤ法やスパッタ法などの公知の方法を用いて、非晶質構造を有する半導体膜（ここでは、非晶質シリコン膜）を堆積する。非晶質シリコン膜の厚さは例えば２０ｎｍ以上１００ｎｍ以下とする。なお、絶縁膜２７と非晶質シリコン膜とを同じ方法で形成する場合には、両者を連続形成してもよい。この後、非晶質シリコン膜を結晶化させて結晶質シリコン膜を得る。非晶質シリコン膜の結晶化は公知の方法で行うことができる。例えば、非晶質シリコン膜にレーザー光を照射することにより結晶化させてもよい。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でもよい。また、結晶化を助長するための触媒元素、たとえばＮｉ等を非晶質シリコン表面に付着させた後、熱処理（例えば、レーザー照射）により非晶質シリコン膜を結晶化させておいてもよい。得られた結晶質シリコン膜に対して、フォトリソグラフィーおよびエッチングによりパターニングを行い、第１〜第５の半導体層２８ａ〜２８ｅを得る。
【００７７】
ゲート絶縁膜２９としては、例えば厚さ寸法が１００ｎｍの酸化ケイ素（ＳｉＯ2）膜を形成する。ゲート絶縁膜２９の形成は、例えばＣＶＤ法を用いて行うことができる。尚、上記の説明以外に、例えば窒化ケイ素膜を用いて、ゲート絶縁膜２９を構成してもよい。
【００７８】
続いて、図５（ｃ）において、第１〜第５の半導体層２８ａ〜２８ｅに対して、ゲート絶縁膜２９の上方から第１または第２の導電型（ｎ型またはｐ型）の不純物を注入して、上記第１〜第４の各薄膜トランジスタの抵抗を調整する。具体的には、ゲート絶縁膜２９の全面を経て第１〜第５の半導体層２８ａ〜２８ｅに対し、例えばｐ型の低濃度の不純物イオン（例えば、ボロンイオン）を注入して、上記第１〜第４の各薄膜トランジスタの抵抗を調整する。これにより、第１〜第５の半導体層２８ａ〜２８ｅは、それぞれ第１〜第５の半導体層３０ａ〜３０ｅとされるとともに、第１〜第４の各薄膜トランジスタの抵抗を容易に適切な値とすることができる。尚、このボロンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は１×１０13／ｃｍ2に設定されている。
【００７９】
次に、図６（ａ）に示すように、ゲート絶縁膜２９上に、マスクとしてのレジストｒ１、ｒ２、ｒ３、ｒ４、ｒ５を形成する。具体的にいえば、第１の半導体層３０ａの全体を覆うように、第５のレジストとしてのレジストｒ１を形成し、第２の半導体層３０ｂの全体を覆うように、第６のレジストとしてのレジストｒ２を形成する。また、第３の半導体層３０ｃのうち、チャネル領域となる部分を覆うように、第７のレジストとしてのレジストｒ３を形成する。さらに、第４の半導体層３０ｄの全体を覆うように、第９のレジストとしてのレジストｒ４を形成し、第５の半導体層３０ｅの全体を覆うように、第１１のレジストとしてのレジストｒ５を形成する。
【００８０】
その後、レジストｒ１〜ｒ５の上方からｎ型の低濃度の不純物イオン（例えば、リンイオン）を注入して、第３の半導体層３０ｃに不純物注入領域３２、３３を形成する。この不純物注入領域３２、３３は、後述するように、ＧＯＬＤ構造のＴＦＴのＬＤＤ領域、ソース領域、またはドレイン領域となる。一方、第３の半導体層３０ｃのうち、リンイオンが注入されなかった領域３１は、ＧＯＬＤ構造のＴＦＴのチャネル領域となる。尚、第１、第２、第４、及び第５の半導体層３０ａ、３０ｂ、３０ｄ、３０ｅでは、対応するレジストｒ１、ｒ２、ｒ４、ｒ５によってリンイオンの注入が阻止される。また、このリンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は１×１０13／ｃｍ2に設定されている。
【００８１】
続いて、図６（ｂ）に示すように、第１〜第５の半導体層３０ａ〜３０ｅの全体を覆うように、所定のゲート金属３４をゲート絶縁膜２９上に形成する。このゲート金属３４としては、例えば厚さ寸法４００ｎｍのタングステン膜が用いられており、スパッタリング法によりゲート絶縁膜２９上に堆積されている。その後、ゲート金属３４上に、マスクとしてのレジストｒ６、ｒ７、ｒ８、ｒ９、ｒ１０を形成する。具体的にいえば、第１の半導体層３０ａの上方において、シールド部となる部分に第１３のレジストとしてのレジストｒ６を形成する。また、第２の半導体層３０ｂの上方において、第１のゲート電極となる部分に第１４のレジストとしてのレジストｒ７を形成し、第３の半導体層３０ｃの上方において、第２のゲート電極となる部分に第１５のレジストとしてのレジストｒ８を形成する。さらに、第４の半導体層３０ｄの上方において、第３のゲート電極となる部分に第１６のレジストとしてのレジストｒ９を形成し、第５の半導体層３０ｅの上方において、第４のゲート電極となる部分に第１６のレジストとしてのレジストｒ１０を形成する。
【００８２】
次に、図６（ｃ）に示すように、ゲート金属３４に対して、ジャスト−エッチングを行うことにより、第１の半導体層３０ａの上方にシールド部３４ａを形成し、第２〜第５の半導体層３０ｂ〜３０ｅの上方に第１〜第４のゲート電極３４ｂ〜３４ｅをそれぞれ形成する。
【００８３】
続いて、図７（ａ）に示すように、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅに対して、オーバー−エッチングが行われる。すなわち、このオーバー−エッチングを行うことにより、基板５’の面内均一性を確保できるとともに、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅでの不必要なゲート金属３４が確実に除去することができる。また、この結果、シールド部３４ａは、第１の半導体層３０ａのうち、真性半導体領域となる部分を覆うように形成される。また、第１のゲート電極３４ｂは、第２の半導体層３０ｂのうち、チャネル領域となる部分を覆うように形成され、第２のゲート電極３４ｃは、第３の半導体層３０ｃのうち、チャネル領域及びＬＤＤ領域となる部分を覆うように形成される。さらに、第３のゲート電極３４ｄは、第４の半導体層３０ｄのうち、チャネル領域となる部分を覆うように形成され、第４のゲート電極３４ｅは、第５の半導体層３０ｅのうち、チャネル領域となる部分を覆うように形成される。
【００８４】
さらに、上記オーバー−エッチングが行われることにより、ゲート絶縁膜２９では、露出している部分の膜厚が、シールド部３４ａまたは第１〜第４のゲート電極３４ｂ〜３４ｅの下方のものに比べて、１／３程度に薄くされた段差状の形状を有するゲート絶縁膜２９’とされる。尚、このゲート絶縁膜２９’では、後掲の図８（ｃ）に示すように、シールド部３４ａが除去された後でも、段差状の形状で維持されるが、フォトダイオードには、全く影響を与えない。また、このようにジャスト−エッチング及びオーバー−エッチングからなる所定のエッチング処理を行うことにより、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅを、例えばスパッタリング法によってピンポイントで形成する場合に比べて、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅを適切な位置で容易に形成することができる。
【００８５】
続いて、図７（ｂ）において、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅの上方からｎ型の低濃度の不純物イオン（例えば、リンイオン）を注入する。すなわち、この図７（ｂ）に示す工程では、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅをレジスト（マスク）として機能させて、上記低濃度のリンイオンが第１〜第５の半導体層３０ａ〜３０ｅの内部にドープされる。
【００８６】
具体的にいえば、第１の半導体層３０ａでは、シールド部３４ａに覆われていない領域に低濃度のリンイオンが注入されて、不純物注入領域３６、３７が形成される。また、第１の半導体層３０ａのうち、リンイオンが注入されなかった領域３５は、フォトダイオードの真性半導体領域となる。また、第２の半導体層３０ｂでは、第１のゲート電極３４ｂに覆われていない領域に低濃度のリンイオンが注入されて、不純物注入領域３９、４０が形成される。また、第２の半導体層３０ｂのうち、リンイオンが注入されなかった領域３８は、ＬＤＤ構造のＴＦＴのチャネル領域となる。
【００８７】
また、第３の半導体層３０ｃでは、第２のゲート電極３４ｃに覆われていない領域に低濃度のリンイオンが注入されて、不純物注入領域４２、４３が形成される。また、第３の半導体層３０ｃのうち、リンイオンが注入されなかった領域３８は、ＧＯＬＤ構造のＴＦＴのチャネル領域４１及びＬＤＤ領域４４、４５となる。また、第４の半導体層３０ｄでは、第３のゲート電極３４ｄに覆われていない領域に低濃度のリンイオンが注入されて、不純物注入領域４７、４８が形成される。また、第４の半導体層３０ｄのうち、リンイオンが注入されなかった領域４６は、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造のＴＦＴのチャネル領域となる。また、第５の半導体層３０ｅでは、第４のゲート電極３４ｅに覆われていない領域に低濃度のリンイオンが注入されて、不純物注入領域５０、５１が形成される。また、第５の半導体層３０ｅのうち、リンイオンが注入されなかった領域４９は、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造のＴＦＴのチャネル領域となる。尚、このリンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は１×１０13／ｃｍ2に設定されている。
【００８８】
また、図７（ｂ）に示す、低濃度のリンイオン注入工程において、シールド部３４ａをレジスト（マスク）として用いているので、シールド部３４ａを設けていない場合に比べて、アクティブマトリクス基板５の生産性を大幅に向上することができる。具体的にいえば、シールド部３４ａが形成されていない場合、図７（ｂ）の工程を行う場合に、フォトダイオード用の第１の半導体層３０ａをレジストにて覆う必要がある。
【００８９】
これに対して、本実施形態では、上記レジストを設けるフォトマスク工程を１回割愛することができるので、生産コスト、リードタイム、及び歩留まり低下を各々７％程度削減することができ、アクティブマトリクス基板５の生産性を大幅に向上することができる。
【００９０】
次に、図７（ｃ）に示すように、第１〜第４の半導体層３０ａ〜３０ｄの上方に、マスクとしてのレジストｒ１１、ｒ１２、ｒ１３、ｒ１４を形成する。具体的にいえば、第１の半導体層３０ａの左側端部を覆うように、第１のレジストとしてのレジストｒ１１を形成する。このレジストｒ１１は、シールド部３４ａとともに、マスクとして機能するようになっている。また、第２の半導体層３０ｂの全体を覆うように、第３のレジストとしてのレジストｒ１２を形成し、第３の半導体層３０ｃの全体を覆うように、第８のレジストとしてのレジストｒ１３を形成し、第４の半導体層３０ｄの全体を覆うように、第１０のレジストとしてのレジストｒ１４を形成する。
【００９１】
その後、レジストｒ１１〜ｒ１４及び第４のゲート電極３４ｅの上方からｐ型の高濃度の不純物イオン（例えば、ボロンイオン）を注入する。これにより、第１の半導体層３０ａの右側端部にｐ型領域５２が形成され、第５の半導体層３０ｅにソース領域５３及びドレイン領域５４が形成される。また、第１の半導体層３０ａでは、その左側端部及び中央部に対して、レジストｒ１１及びシールド部３４ａによってボロンイオンの注入が阻止される。また、第２〜第４の半導体層３０ｂ〜３０ｄでは、対応するレジストｒ１２〜ｒ１４によってボロンイオンの注入が阻止される。
【００９２】
尚、第５の半導体層３０ｅには、前工程でリンイオンが注入されているため、本工程によってｐ型のソース領域５３及びドレイン領域５４を形成しようとすると、注入されたリンイオンを反転させる必要がある（カウンタードープ）。従って、ドーズ量をより高く設定しなければならない。具体的には、このボロンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は３×１０15／ｃｍ2に設定されている。
【００９３】
続いて、図８（ａ）に示すように、第１、第２、及び第５の半導体層３０ａ、３０ｂ、３０ｅの上方に、マスクとしてのレジストｒ１５、ｒ１６、ｒ１７を形成する。具体的にいえば、第１の半導体層３０ａの右側端部を覆うように、第２のレジストとしてのレジストｒ１５を形成する。このレジストｒ１５は、シールド部３４ａとともに、マスクとして機能するようになっている。また、第２の半導体層３０ｂのうち、チャネル領域及びＬＤＤ領域となる部分を覆うように、第４のレジストとしてのレジストｒ１６を形成し、第５の半導体層３０ｅの全体を覆うように、第１２のレジストとしてのレジストｒ１７を形成する。
【００９４】
その後、レジストｒ１５〜ｒ１７及び第２及び第３のゲート電極３４ｃ、３４ｄの上方からｎ型の高濃度の不純物イオン（例えば、リンイオン）を注入する。これにより、第１の半導体層３０ａの左側端部にｎ型領域５５が形成される。また、第１の半導体層３０ａでは、その右側端部及び中央部に対して、レジストｒ１５及びシールド部３４ａによってリンイオンの注入が阻止され、ｐ型領域５２とｎ型領域５５との間に真性半導体領域（ｉ層）５６が形成される。
【００９５】
また、第２の半導体層３０ｂでは、レジストｒ１６に覆われていない部分にソース領域５７及びドレイン領域５８が形成され、レジストｒ１６に覆われている部分にＬＤＤ領域５９、６０がチャネル領域３８を挟むように形成される。また、第３の半導体層３０ｃでは、第２のゲート電極３４ｃに覆われていない部分にソース領域６１及びドレイン領域６２が形成され、第４の半導体層３０ｄでは、第３のゲート電極３４ｄに覆われていない部分にソース領域６３及びドレイン領域６４が形成される。また、第５の半導体層３０ｅでは、レジストｒ１７によってリンイオンの注入が阻止される。尚、リンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は３×１０15／ｃｍ2に設定されている。
【００９６】
尚、上記の説明以外に、図７（ｃ）に示した高濃度のボロンイオンの注入工程と、図８（ａ）に示した高濃度のリンイオンの注入工程との順番を逆にして行ってもよい。
【００９７】
次に、図８（ｂ）に示すように、シールド部３４ａを除去する工程が行われ、その後、第１の半導体層３０ａを除く、第２〜第５の半導体層３０ｂ〜３０ｅの全体を覆うようにレジストｒ１８が形成される。そして、第１の半導体層３０ａに対して、第１または第２の導電型（ｎ型またはｐ型）の不純物を注入して、上記フォトダイオードの抵抗を調整する。具体的には、ゲート絶縁膜２９’の上方から第１の半導体層３０ａに対し、例えばｐ型の低濃度の不純物イオン（例えば、ボロンイオン）を注入して、上記フォトダイオードの抵抗を調整する。これにより、フォトダイオードの抵抗を容易に適切な値とすることができる。尚、このボロンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は１×１０13／ｃｍ2に設定されている。
【００９８】
続いて、図８（ｃ）に示すように、レジストｒ１８を除去することにより、フォトダイオード７０、ＬＤＤ構造のｎチャネル型のＴＦＴ７１ａ、ＧＯＬＤ構造のｎチャネル型のＴＦＴ７１ｂ、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造のｎチャネル型のＴＦＴ７１ｃ、及びｐチャネル型のＳｉｎｇｌｅ Ｄｒａｉｎ構造のＴＦＴ７１ｄが形成される。
【００９９】
なお、本実施形態における「ＬＤＤ領域」は、その不純物濃度が３×１０17ａｔｏｍｓ／ｃｍ3以上であり、かつ、ソース領域及びドレイン領域の不純物濃度よりも低い領域を指す。従って、半導体層のうち極めて低濃度（３×１０17ａｔｏｍｓ／ｃｍ3未満）で不純物を含む領域を含まない。例えばＬＤＤ領域に注入された不純物の一部がゲート電極の下にあるチャネル領域まで拡散する場合もあるが、不純物が拡散した部分の不純物濃度は極めて低いと考えられるため、そのような部分は「ＬＤＤ領域」には含まれない。
【０１００】
以上のように構成された本実施形態のアクティブマトリクス基板（半導体装置）５の製造方法では、フォトダイオード７０の真性半導体領域５６となる部分を覆うように、上記ゲート金属を用いて、シールド部３４ａを形成しているので、フォトダイオード７０でのチャネル長（真性半導体領域５６の図８（ｃ）の左右方向の寸法）のばらつき、ひいては当該フォトダイオード７０の出力特性のばらつきを抑制することができる。また、本実施形態では、シールド部３４ａをレジスト（マスク）として用いて、上記第１の半導体層３０ａにｐ型領域５２及びｎ型領域５５（第１及び第２の導電型領域）を形成した後、当該シールド部３４ａを除去しているので、上記従来例と異なり、真性半導体領域５６の受光面積を小さくして光電流の低下が生じるのを防ぐことができるとともに、真性半導体領域５６に入射する光量の低下が発生をするのを防止することができる。また、本実施形態では、ドライエッチングを用いてシールド部３４ａを形成したときでも、シールド部端部でのエッチングダメージはｐ型領域５２及びｎ型領域５５上となるため、上記従来例と異なり、フォトダイオード７０の出力において、ＳＮ比の低下を生じることはない。この結果、本実施形態では、フォトダイオード７０の出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオード７０を形成することができる。
【０１０１】
尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
【０１０２】
例えば、上記の説明では、本発明をタッチパネル付きの液晶表示装置に用いられるアクティブマトリクス基板に適用した場合について説明したが、本発明の半導体装置の製造方法はフォトダイオードと薄膜トランジスタを同一の基板上に設けた半導体装置の製造方法であれば何等限定されない。具体的にいえば、例えば半透過型や反射型の液晶パネルあるいは有機ＥＬ（Electronic Luminescence）素子、無機ＥＬ素子、電界放出ディスプレイ（Field Emission Display）などの各種表示装置や、それに用いられるアクティブマトリクス基板の製造方法に適用することができる。また、フォトダイオードを外部の光を検出する照度センサー（アンビニエントセンサー）として用いた半導体装置の製造方法にも適用することができる。
【０１０３】
また、上記の説明では、フォトダイオードと、構造が互いに異なる４つの薄膜トランジスタを同一の基板上に形成する場合について説明したが、本発明の半導体装置の製造方法は、所定のゲート金属を用いて、フォトダイオード用の半導体層上及び薄膜トランジスタ用の半導体層上にそれぞれシールド部及びゲート電極を形成するとともに、当該シールド部をレジスト（マスク）として用いることにより、フォトダイオード用の半導体層にｎ型領域及びｐ型領域を形成し、かつ、これらｎ型領域及びｐ型領域の間に真性半導体領域を形成するものであればよく、フォトダイオードと同一の基板上に形成される薄膜トランジスタの種類や設置数などは上記のものに何等限定されない。具体的には、例えばフォトダイオードと、上記４つのいずれか１つの薄膜トランジスタを同一の基板上に形成する場合でもよい。
【産業上の利用可能性】
【０１０４】
本発明は、フォトダイオードの出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオードを形成することができる半導体装置の製造方法に対して有用である。
【符号の説明】
【０１０５】
５ アクティブマトリクス基板（半導体装置）
５’ 基板
２８ａ〜２８ｅ、３０ａ〜３０ｅ 第１〜第５の半導体層
２９、２９’ ゲート絶縁膜
３２、３３、３６、３７、３９、４０、４２、４３、４７、４８、５０、５１ 不純物注入領域
３４ａ シールド部
３４ｂ〜３４ｅ 第１〜第４のゲート電極
３８、４１、４６、４９ チャネル領域
４４、４５、５９、６０ 低濃度不純物領域（ＬＤＤ領域）
５２ ｐ型領域（第２の導電型領域）
５５ ｎ型領域（第１の導電型領域）
５６ 真性半導体領域
５３、５７、６１、６３ ソース領域
５４、５８、６２、６４ ドレイン領域
７０ フォトダイオード
７１ａ〜７１ｄ 第１〜第４の薄膜トランジスタ
ｒ１〜ｒ１８ レジスト
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板などに用いられる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置では、複数のデータ配線（ソース配線）及び複数の走査配線（ゲート配線）をマトリクス状に配線するとともに、データ配線と走査配線との交差部の近傍に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、以下、“ＴＦＴ”と略称する。）などのスイッチング素子と、このスイッチング素子に接続された画素電極を有する画素をマトリクス状に配置したアクティブマトリクス基板を、表示パネルとしての液晶パネルに用いたものが知られている。
【０００３】
また、上記のようなアクティブマトリクス基板では、上述のスイッチング素子としての画素駆動用のＴＦＴ以外に、周辺回路用のＴＦＴが一体的に設けられている。さらに、アクティブマトリクス基板には、当該アクティブマトリクス基板がタッチパネル付きの液晶表示装置や照度センサー（アンビニエントセンサー）付きの液晶表示装置などに用いられる場合、上記画素駆動用及び周辺回路用のＴＦＴに加えて、フォトダイオード（薄膜ダイオード；ＴＦＤ）を一体的に設けることが提案されている。このように、アクティブマトリクス基板は、複数の薄膜トランジスタやフォトダイオードを具備した半導体装置によって構成されている。
【０００４】
また、アクティブマトリクス基板では、通常、画素駆動用及び周辺回路用のＴＦＴに、互いに異なる構造のＴＦＴを用いることが行われている。
【０００５】
具体的にいえば、画素駆動用のＴＦＴとしては、オフリーク電流が極めて小さいＴＦＴが用いられている。この理由は、液晶表示装置では、画面を書き換えるまでの１フレームの期間中、液晶に印加された電圧を保持する必要がある。このため、画素駆動用のＴＦＴのオフ電流（オフリーク電流）が大きい場合、液晶表示装置では、液晶に印加された電圧が時間とともに低下して、表示特性を劣化させる可能性があるからである。この結果、画素駆動用のＴＦＴには、ＴＦＴのチャネル領域とソース領域及びドレイン領域との間の少なくとも一方に低濃度不純物領域（ＬＤＤ領域：Lightly Doped Drain）を形成したＬＤＤ構造を有する、例えばｎチャネル型のＴＦＴが一般的に用いられている。詳細にいえば、このＬＤＤ構造では、ゲート電極のエッジと低抵抗なソース領域及びドレイン領域との間に、これらのソース領域及びドレイン領域よりも高抵抗なＬＤＤ領域を存在させるので、ＬＤＤ領域を有していない、いわゆるシングルドレイン構造（Single Drain構造）のＴＦＴと比べて、オフリーク電流を大幅に低減できるからである。
【０００６】
一方、周辺回路用のＴＦＴとしては、電流駆動力が大きい、すなわちオン電流が大きいＴＦＴが用いられている。具体的にいえば、周辺回路用のＴＦＴには、例えばｎチャネル型のＧＯＬＤ（Gate Overlapped LDD）構造を有するＴＦＴが使用されている。このＧＯＬＤ構造のＴＦＴでは、ＬＤＤ領域がゲート電極によってオーバーラップされており、ゲート電極に電圧が印加されると、ゲート電極によってオーバーラップされたＬＤＤ領域にキャリアとなる電子が蓄積される。この結果、このＧＯＬＤ構造のＴＦＴでは、ＬＤＤ領域の抵抗を小さくすることができるので、ＴＦＴの電流駆動力の低下を抑えることができ、オン電流を大きくすることができる。
【０００７】
また、アクティブマトリクス基板では、周辺回路用のＴＦＴとして、上記シングルドレイン構造を有するｎチャネル型及びｐチャネル型の各ＴＦＴも使用されている。
【０００８】
従来の半導体装置の製造方法には、例えば下記特許文献１に記載されているように、アクティブマトリクス基板の各種回路に対応したＴＦＴを同一の基板上に形成することが提案されている。具体的にいえば、この従来の半導体装置の製造方法では、画素駆動用のＴＦＴとして、ｎチャネル型のＬＤＤ構造を有するＴＦＴを、また、周辺回路用のＴＦＴとして、ｐチャネル型のシングルドレイン構造を有するＴＦＴと、ｎチャネル型のＬＤＤ構造またはＧＯＬＤ構造を有するＴＦＴを同一の基板上に形成することが示されている。
【０００９】
また、従来の半導体装置の製造方法には、例えば下記特許文献２に記載されているように、フォトダイオードとＴＦＴとをモノリシックに設けたアクティブマトリクス基板を形成することが提案されている。また、この特許文献２に記載された従来の半導体装置の製造方法では、ラテラル構造を備えたＰＩＮダイオードからなるフォトダイオードを形成することが示されている。さらに、この従来の半導体装置の製造方法では、真性半導体領域（ｉ層）の上方に、２本の金属配線を設けることによって、順方向における真性半導体領域の長さ（すなわち、チャネル長）のばらつきを抑制して、フォトダイオードの出力特性のばらつきをも抑制可能とされていた。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−３２８０８８号公報
【特許文献２】国際公開第２００８／１３３１６２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記のような従来の半導体装置の製造方法では、２本の金属配線を真性半導体領域の上方に設けて、フォトダイオードでのチャネル長のばらつき、ひいては当該フォトダイオードの出力特性のばらつきを抑制していたので、これら２本の金属配線によってフォトダイオードの性能低下が生じるおそれがあった。
【００１２】
具体的にいえば、従来の半導体装置の製造方法では、金属配線によって光が遮断されるため、光検出領域を構成する真性半導体領域の受光面積が小さくなって光電流の低下を招くことがあった。また、従来の半導体装置の製造方法では、金属配線によって反射された光と、フォトダイオード（真性半導体領域）に入射する光とが干渉を生じて、真性半導体領域に入射する光量の低下を発生することがあった。このように、従来の半導体装置の製造方法では、フォトダイオードの検出精度が低下することがあった。
【００１３】
また、従来の半導体装置の製造方法では、ドライエッチングを使用して、各金属配線の端部が真性半導体領域の上方に位置するように、これらの各金属配線を形成していたので、真性半導体領域にドライエッチングのエッチングダメージが残る場合があり、フォトダイオードの出力において、ＳＮ比の低下を生じることがあった。
【００１４】
上記の課題を鑑み、本発明は、フォトダイオードの出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオードを形成することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明にかかる半導体装置の製造方法は、フォトダイオードと、薄膜トランジスタを同一の基板上に備えた半導体装置の製造方法であって、
（ａ）前記フォトダイオード用の第１の半導体層と、前記薄膜トランジスタ用の第２の半導体層を前記基板上に形成する工程と、
（ｂ）前記第１及び第２の半導体層を覆うゲート絶縁膜を形成する工程と、
（ｃ）所定のゲート金属を用いて、前記第２の半導体層のうち、チャネル領域となる部分を覆う第１のゲート電極を前記ゲート絶縁膜上に形成し、かつ、前記ゲート金属を用いて、前記第１の半導体層のうち、真性半導体領域となる部分を覆うシールド部を前記ゲート絶縁膜上に形成する工程と、
（ｄ）前記ゲート絶縁膜の上方から第１の導電型の不純物を前記第１及び第２の半導体層に注入することにより、前記第１の半導体層において、前記シールド部に覆われていない領域に第１の導電型の不純物注入領域を形成し、かつ、前記第２の半導体層において、前記第１のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成する工程と、
（ｅ）前記第１の半導体層の一部上の前記ゲート絶縁膜を露出する開口部を有する第１のレジストを形成して、前記ゲート絶縁膜の上方から第２の導電型の不純物を注入することにより、前記シールド部と前記第１のレジストで覆われていない前記第１の半導体層の領域に第２の導電型領域を形成する工程と、
（ｆ）前記第１の半導体層の前記第２の導電型領域を覆う第２のレジストを形成して、前記ゲート絶縁膜の上方から前記第１の導電型の不純物を注入することにより、前記シールド部と前記第２のレジストで覆われていない前記第１の半導体層の領域に第１の導電型領域を形成する工程と、
（ｇ）前記シールド部を除去する工程とを備えていることを特徴とするものである。
【００１６】
上記のように構成された半導体装置の製造方法では、フォトダイオードの真性半導体領域となる部分を覆うように、上記ゲート金属を用いて、シールド部を形成しているので、フォトダイオードでのチャネル長のばらつき、ひいては当該フォトダイオードの出力特性のばらつきを抑制することができる。また、このシールド部をレジスト（マスク）として用いて、上記第１の半導体層に第１及び第２の導電型領域を形成した後、当該シールド部を除去しているので、上記従来例と異なり、真性半導体領域の受光面積を小さくして光電流の低下が生じるのを防ぐことができるとともに、真性半導体領域に入射する光量の低下が発生をするのを防止することができる。また、ドライエッチングを用いてシールド部を形成したときでも、シールド部端部でのエッチングダメージは第１及び第２の導電型領域上となるため、上記従来例と異なり、フォトダイオードの出力において、ＳＮ比の低下を生じることはない。この結果、フォトダイオードの出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオードを形成することができる。
【００１７】
また、上記半導体装置の製造方法において、前記（ｅ）の工程において、前記第２の半導体層の全体を覆う第３のレジストを形成して、当該第２の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第２の半導体層の左側端部及び右側端部に位置する領域上の前記ゲート絶縁膜を露出する開口部を有する第４のレジストを形成して、前記第１のゲート電極と前記第４のレジストで覆われていない前記第２の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成し、かつ、前記第４のレジストで覆われている前記第２の半導体層の領域を低濃度不純物領域とすることにより、第１の前記薄膜トランジスタとして、ＬＤＤ構造を有する第１の導電型の薄膜トランジスタを形成してもよい。
【００１８】
この場合、上記フォトダイオードと同時にＬＤＤ構造を有する第１の導電型の薄膜トランジスタを形成することができる。
【００１９】
また、上記半導体装置の製造方法において、前記（ａ）の工程において、第２の薄膜トランジスタ用の第３の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第３の半導体層を覆うゲート絶縁膜を形成し、
前記（ｃ）の工程の実行の前に、前記第１及び第２の半導体層の全体をそれぞれ覆う第５及び第６のレジストを形成するとともに、前記第３の半導体層のうち、チャネル領域となる部分を覆う第７のレジストを形成して、前記ゲート絶縁膜の上方から第１の導電型の不純物を前記第３の半導体層に注入することにより、前記第３の半導体層において、前記第７のレジストに覆われていない領域に第１の導電型の不純物注入領域を形成する工程（ｈ）を行い、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第３の半導体層のうち、チャネル領域及び低濃度不純物領域となる部分を覆う第２のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第２のゲート電極に覆われている領域に前記チャネル領域及び前記低濃度不純物領域を形成し、
前記（ｅ）の工程において、前記第３の半導体層の全体を覆う第８のレジストを形成して、当該第３の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第２のゲート電極に覆われていない前記第３の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第２の薄膜トランジスタとして、ＧＯＬＤ構造を有する第１の導電型の薄膜トランジスタを形成してもよい。
【００２０】
この場合、上記フォトダイオードと同時にＧＯＬＤ構造を有する第１の導電型の薄膜トランジスタを形成することができる。
【００２１】
また、上記半導体装置の製造方法において、前記（ａ）の工程において、第３の薄膜トランジスタ用の第４の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第４の半導体層を覆うゲート絶縁膜を形成し、
前記（ｈ）の工程において、前記第４の半導体層の全体を覆う第９のレジストを形成し、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第４の半導体層のうち、チャネル領域となる部分を覆う第３のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第４の半導体層のうち、前記第３のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成し、
前記（ｅ）の工程において、前記第４の半導体層の全体を覆う第１０のレジストを形成して、当該第４の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第３のゲート電極に覆われていない前記第４の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第３の薄膜トランジスタとして、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造を有する第１の導電型の薄膜トランジスタを形成してもよい。
【００２２】
この場合、上記フォトダイオードと同時にＳｉｎｇｌｅ Ｄｒａｉｎ構造を有する第１の導電型の薄膜トランジスタを形成することができる。
【００２３】
また、上記半導体装置の製造方法において、前記（ａ）の工程において、第４の薄膜トランジスタ用の第５の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第５の半導体層を覆うゲート絶縁膜を形成し、
前記（ｈ）の工程において、前記第５の半導体層の全体を覆う第１１のレジストを形成し、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第５の半導体層のうち、チャネル領域となる部分を覆う第４のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第５の半導体層のうち、前記第４のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成し、
前記（ｅ）の工程において、前記第４のゲート電極に覆われていない前記第５の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第４の薄膜トランジスタとして、第２の導電型の薄膜トランジスタを形成し、
前記（ｆ）の工程において、前記第５の半導体層の全体を覆う第１２のレジストを形成して、当該第５の半導体層に前記第１の導電型の不純物が注入されるのを阻止してもよい。
【００２４】
この場合、上記フォトダイオードと同時に第２の導電型の薄膜トランジスタを形成することができる。
【００２５】
また、上記半導体装置の製造方法において、前記（ｃ）の工程において、前記第１〜第５の半導体層の全体を覆うように前記ゲート金属を前記ゲート絶縁膜上に形成した後、前記シールド部、前記第１、前記第２、前記第３、及び前記第４のゲート電極となる部分にそれぞれ第１３、第１４、第１５、第１６、及び第１７のレジストを形成して、所定のエッチング処理を行うことにより、前記シールド部、及び前記第１〜第４のゲート電極を前記ゲート絶縁膜上に形成してもよい。
【００２６】
この場合、シールド部及び第１〜第４のゲート電極を適切な位置で容易に形成することができる。
【００２７】
また、上記半導体装置の製造方法において、前記（ｂ）の工程の後に、前記第１〜第５の半導体層に対して、前記ゲート絶縁膜の上方から前記第１または前記第２の導電型の不純物を注入することにより、前記第１〜第４の各薄膜トランジスタの抵抗を調整する工程（ｉ）を行ってもよい。
【００２８】
この場合、第１〜第４の各薄膜トランジスタの抵抗を容易に適切な値とすることができる。
【００２９】
また、上記半導体装置の製造方法において、前記（ｇ）の工程の後に、前記第１の半導体層に対して、前記ゲート絶縁膜の上方から前記第１または前記第２の導電型の不純物を注入することにより、前記フォトダイオードの抵抗を調整する工程（ｊ）を行ってもよい。
【００３０】
この場合、フォトダイオードの抵抗を容易に適切な値とすることができる。
【００３１】
また、上記半導体装置の製造方法において、前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であってもよい。
【００３２】
この場合、ラテラル構造のフォトダイオードとｎ型及び／またはｐ型の薄膜トランジスタを一体的に形成することができる。
【発明の効果】
【００３３】
本発明によれば、フォトダイオードの出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオードを形成することができる半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明の一実施形態にかかる液晶表示装置を説明する図である。
【図２】図２は、上記液晶表示装置の要部構成を説明する図である。
【図３】図３は、上記液晶表示装置の具体的な画素構造を示す拡大断面図である。
【図４】図４は、上記液晶表示装置に設けられた画素及び光センサーの構成を示す等価回路図である。
【図５】図５は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図５（ａ）〜図５（ｃ）は、一連の主な製造工程を説明している。
【図６】図６は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図６（ａ）〜図６（ｃ）は、図５（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【図７】図７は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図７（ａ）〜図７（ｃ）は、図６（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【図８】図８は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図８（ａ）〜図８（ｃ）は、図７（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【発明を実施するための形態】
【００３５】
以下、本発明の半導体装置の製造方法を示す好ましい実施形態について、図面を参照しながら説明する。尚、以下の説明では、本発明をタッチパネル付きの液晶表示装置に用いられるアクティブマトリクス基板に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
【００３６】
図１は、本発明の一実施形態にかかる液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される表示部としての液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２に照明光を照射する照明部としての照明装置３とが設けられている。また、この液晶表示装置１には、後述の光センサーを備えたタッチパネルが一体的に組み込まれており、液晶表示装置１では、当該タッチパネルによって、ユーザによる操作入力指示の検出動作などの所定のタッチパネル機能を実行できるよう構成されている。
【００３７】
液晶パネル２は、一対の基板を構成するカラーフィルタ基板４及びアクティブマトリクス基板５と、カラーフィルタ基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ設けられた偏光板６、７とを備えている。カラーフィルタ基板４とアクティブマトリクス基板５との間には、後述の液晶層が狭持されている。偏光板６、７は、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応するカラーフィルタ基板４またはアクティブマトリクス基板５に貼り合わせられている。
【００３８】
また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、以下、“ＴＦＴ”と略称する。）などが上記液晶層との間に形成されている（詳細は後述。）。また、このアクティブマトリクス基板５は、後に詳述するように、フォトダイオード（薄膜ダイオード；ＴＦＤ）や複数種類のＴＦＴがモノリシックに形成された半導体装置によって構成されており、本発明の半導体装置の製造方法によって形成されている。一方、カラーフィルタ基板４は、一対の基板の他方の基板を構成するものであり、カラーフィルタ基板４には、後述のカラーフィルタや対向電極などが上記液晶層との間に形成されている。
【００３９】
また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで、当該表示面上に所望画像を表示するようになっている。
【００４０】
照明装置３は、光源としての冷陰極蛍光管９と、冷陰極蛍光管９に対向して配置された導光板１０とを備えている。また、照明装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、冷陰極蛍光管９及び導光板１０が狭持されている。また、カラーフィルタ基板４には、ケース１１が載置されている。これにより、照明装置３は、液晶パネル２に組み付けられて、当該照明装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
【００４１】
導光板１０には、例えば透明なポリカーボネート樹脂などの合成樹脂が用いられており、冷陰極蛍光管９からの光が入光される。また、導光板１０では、その液晶パネル２と反対側の表面には、反射シート１２が設置されている。さらに、導光板１０の液晶パネル２側には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０から出射された光が正面方向に光路を変化し、所望の視角特性を有するとともに、発光面内で均一な強度となる平面状の上記照明光に変えられて液晶パネル２に与えられる。
【００４２】
次に、図２〜図４も参照して、本実施形態の液晶表示装置１の各部について具体的に説明する。
【００４３】
図２は、上記液晶表示装置の要部構成を説明する図である。図３は上記液晶表示装置の具体的な画素構造を示す拡大断面図であり、図４図４は上記液晶表示装置に設けられた画素及び光センサーの構成を示す等価回路図である。
【００４４】
本実施形態の液晶表示装置１では、図２に例示するように、アクティブマトリクス基板５上に、画素領域１７、ディスプレイゲートドライバ１８、ディスプレイソースドライバ１９、センサー列ドライバ２０、センサー行ドライバ２１、及びバッファアンプ２２が設けられている。ディスプレイゲートドライバ１８及びディスプレイソースドライバ１９は、図示しないＦＰＣ（Flexible Printed Circuit）を介在させてＬＣＤ駆動部１５に接続され、センサー列ドライバ２０、センサー行ドライバ２１、及びバッファアンプ２２は、別のＦＰＣ（図示せず）を介在させてタッチパネル駆動部１６に接続されている。
【００４５】
なお、アクティブマトリクス基板５上の上記の構成部材は、半導体プロセスによって当該アクティブマトリクス基板５を構成する、透明なガラス基板などの透明基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのドライバ類を、例えばＣＯＧ（Chip On Glass）技術等によって上記透明基板上に実装してもよい。
【００４６】
また、上記の説明以外に、同一のＦＰＣを介在させてディスプレイゲートドライバ１８及びディスプレイソースドライバ１９をＬＣＤ駆動部１５に接続し、センサー列ドライバ２０、センサー行ドライバ２１、及びバッファアンプ２２をタッチパネル駆動部１６に接続してもよい。
【００４７】
画素領域１７は、上記液晶パネル２の表示面を構成しており、複数の画素がマトリクス状に設けられている。また、画素領域１７には、上記光センサーが画素単位に設けられている。
【００４８】
具体的にいえば、液晶パネル２では、図３に例示するように、カラーフィルタ基板４の液晶層２３側の表面に、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）のカラーフィルタ２４ｒ、２４ｇ、２４ｂが形成されている。そして、液晶パネル２では、ＲＧＢの各色の画素Ｐｒ、Ｐｇ、Ｐｂが対応するカラーフィルタ２４ｒ、２４ｇ、２４ｂに応じて設けられている。
【００４９】
一方、アクティブマトリクス基板５には、後述のスイッチング素子が画素毎に形成されている。また、アクティブマトリクス基板５では、上記光センサー２５が上述のスイッチング素子とともに一体的に設けられている。また、この光センサー２５では、その受光素子が、図３に示すように、画素Ｐｒ、Ｐｇ、Ｐｂのうち、例えば画素Ｐｒ内に設けられており、上記表示面の外部から入射される光を受光するようになっている。
【００５０】
また、上記タッチパネルでは、光センサー２５が指などの反射物（検査対象物）からの反射光を受光することにより、光センサー２５はユーザのタッチ操作などで指示された座標（位置）を検出する座標検出動作を行うようになっている。そして、タッチパネルでは、座標検出動作の結果を用いて、ユーザによる操作入力指示の検出動作などの所定のタッチパネル機能が行われる。
【００５１】
また、画素領域１７には、図４に示すように、画素用の配線として、マトリクス状に配置されたゲート線Ｇｎ及びソース線Ｓｒｍ、Ｓｇｍ、Ｓｂｍが設けられている。ゲート線Ｇｎは、ディスプレイゲートドライバ１８に接続されている。ソース線Ｓｒｍ、Ｓｇｍ、Ｓｂｍは、ＲＧＢの色毎に設けられており、ディスプレイソースドライバ１９に接続されている。
【００５２】
ゲート線Ｇｎとソース線Ｓｒｍ、Ｓｇｍ、Ｓｂｍとの交差部には、画素駆動用の上記スイッチング素子としての薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）Ｍ１ｒ、Ｍ１ｇ、Ｍ１ｂがそれぞれ設けられている。そして、画素Ｐｒでは、薄膜トランジスタＭ１ｒのゲート電極はゲート線Ｇｎへ、ソース電極はソース線Ｓｒｍへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、画素Ｐｒでは、図４に示すように、薄膜トランジスタＭ１ｒのドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＬＣが形成される。また、液晶容量ＬＣと並列に補助容量ＬＳが形成されている。尚、上述の各薄膜トランジスタＭ１ｒ、Ｍ１ｇ、Ｍ１ｂは、後に詳述するように、例えばＬＤＤ構造を有するｎ型（ｎチャネル）のＴＦＴによって構成されている。
【００５３】
同様に、画素Ｐｇでは、薄膜トランジスタＭ１ｇのゲート電極はゲート線Ｇｎへ、ソース電極はソース線Ｓｇｍへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、画素Ｐｇでは、図４に示すように、薄膜トランジスタＭ１ｇのドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＬＣが形成される。また、液晶容量ＬＣと並列に補助容量ＬＳが形成されている。
【００５４】
また、画素Ｐｂでは、薄膜トランジスタＭ１ｂのゲート電極はゲート線Ｇｎへ、ソース電極はソース線Ｓｂｍへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、画素Ｐｂでは、図４に示すように、薄膜トランジスタＭ１ｂのドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＬＣが形成される。また、液晶容量ＬＣと並列に補助容量ＬＳが形成されている。
【００５５】
また、各画素Ｐｒ、Ｐｇ、Ｐｂでは、対応するソース線Ｓｒｍ、Ｓｇｍ、Ｓｂｍを介してディスプレイソースドライバ１９から上記表示面に表示される情報の輝度（階調）に応じた電圧信号（階調電圧）が供給されるようになっている。
【００５６】
すなわち、図２に示すように、ＬＣＤ駆動部１５には、パネル制御部１５ａ及び照明制御部１５ｂが設けられている。パネル制御部１５ａには、液晶表示装置１の外部から上記表示面で表示すべき情報の映像信号が入力されるようになっている。そして、パネル制御部１５ａでは、入力された映像信号に応じて、ディスプレイゲートドライバ１８及びディスプレイソースドライバ１９への各指示信号が生成されて出力される。
【００５７】
これにより、ディスプレイゲートドライバ１８は、パネル制御部１５ａからの指示信号を基にマトリクス状に配線された複数のゲート線Ｇｎに対し、対応する薄膜トランジスタＭ１ｒ、Ｍ１ｇ、Ｍ１ｂのゲート電極をオン状態にするゲート信号を順次出力する。一方、ディスプレイソースドライバ１９は、パネル制御部１５ａからの指示信号に基づき、各画素Ｐｒ、Ｐｇ、Ｐｂに対して、対応するソース線Ｓｒｍ、Ｓｇｍ、Ｓｂｍを経て上記階調電圧が供給される。
【００５８】
また、照明制御部１５ｂには、上記照明光の輝度の変更を指示する調光指示信号が液晶表示装置１に設けられたコントローラ等から入力されるようになっている。そして、照明制御部１５ｂでは、入力された調光指示信号に基づき、照明装置３の冷陰極蛍光管９への供給電力を制御するように構成されている。
【００５９】
図４に戻って、光センサー２５は、上記受光素子としてのフォトダイオードＤ１、コンデンサＣ１、及び薄膜トランジスタＭ２〜Ｍ４を備えている。また、この光センサー２５では、ソース線Ｓｒｍ、Ｓｂｍにそれぞれ平行に設けられた配線ＶＳＳｊ、ＶＳＤｊを介してセンサー列ドライバ２０から定電圧が供給されるようになっている。また、光センサー２５では、ソース線Ｓｇｍに平行に設けられた配線ＯＵＴｊを介して検出結果をセンサー列ドライバ２０のセンサー列画素読み出し回路２０ａに出力するように構成されている。尚、フォトダイオードＤ１は、後に詳述するように、ラテラル構造を備えたＰＩＮフォトダイオードによって構成されている。
【００６０】
また、薄膜トランジスタＭ４には、リセット信号を供給するための配線ＲＳＴｉが接続されている。薄膜トランジスタＭ３には、読み出し信号を供給するための配線ＲＷＳｉが接続されている。これらの配線ＲＳＴｉ、ＲＷＳｉは、センサー行ドライバ２１に接続されている。
【００６１】
センサー列ドライバ２０は、図２に示すように、センサー列画素読み出し回路２０ａと、センサー列アンプ２０ｂと、センサー列走査回路２０ｃとを備えており、タッチパネル駆動部１６の光センサー制御部１６ａからの指示信号に応じて動作するようになっている。センサー列画素読み出し回路２０ａには、配線ＯＵＴｊを介して、画素領域１７内にマトリクス状に設けられた複数の各光センサー２５の検出結果（電圧信号）が逐次入力されるようになっている。そして、センサー列画素読み出し回路２０ａは、入力された電圧信号をセンサー列アンプ２０ｂに出力する。
【００６２】
センサー列アンプ２０ｂは、複数の光センサー２５に応じて、設けられた複数のアンプ（図示せず）を内蔵しており、対応する上記電圧信号を増幅して、バッファアンプ２２に出力する。センサー列走査回路２０ｃは、光センサー制御部１６ａからの指示信号に従って、センサー列アンプ２０ｂの複数のアンプをバッファアンプ２２に順次接続させるための列セレクト信号をセンサー列アンプ２０ｂに出力する。これにより、増幅後の電圧信号がセンサー列アンプ２０ｂからバッファアンプ２２を経てタッチパネル駆動部１６側に出力される。
【００６３】
センサー行ドライバ２１には、シフトレジスタを用いたセンサー行レベルシフタ２１ａと、センサー行走査回路２１ｂとが設けられている。センサー行走査回路２１ｂは、光センサー制御部１６ａからの指示信号に従って、所定の時間間隔で配線ＲＳＴｉ、ＲＷＳｉを順次選択していく。これにより、画素領域１２において、電圧信号（検出結果）を読み出すべき光センサー２５が、マトリクス状の行単位に順次選択される。
【００６４】
なお、上記の説明では、画素領域１７において、ＲＧＢの画素Ｐｒ、Ｐｇ、Ｐｂの１組に１つの光センサー２５を設けた場合について説明したが、画素領域１７での光センサー２５の設置数やこれに含まれたフォトダイオードＤ１などの構成部材の配置箇所などは、上記のものに限定されず、任意である。例えば、各画素Ｐｒ、Ｐｇ、Ｐｂに実質的な光検出を行うフォトダイオード（受光素子）Ｄ１を設けて画素毎に光センサー２５を設置する構成でもよい。
【００６５】
また、図２に示すように、タッチパネル駆動部１６には、光センサー制御部１６ａ、及び信号処理部１６ｂが設けられている。そして、このタッチパネル駆動部１６では、複数の光センサー２５の各駆動制御を行うとともに、複数の光センサー２５の各検出結果に基づいて、ユーザのタッチ操作による操作入力指示の検出などの所定のタッチパネル機能を行うようになっている。
【００６６】
光センサー制御部１６ａは、例えば液晶表示装置１の電源がオンされた場合に、センサー列ドライバ２０及びセンサー行ドライバ２１に対して、駆動指示信号を出力し、光センサー２５にセンシング動作を行わせる。すなわち、光センサー制御部１６ａは、液晶表示装置１が動作している場合に、光センサー２５による座標検出動作を行わせて、ユーザによるタッチ操作を検出するようになっている。また、光センサー２５の検出結果は、タッチパネル駆動部１６内に設けられたメモリ（図示せず）に格納される。
【００６７】
また、信号処理部１６ｂは、ユーザによる操作入力指示の検出動作を含んだ所定のタッチパネル機能を実行するようになっている。具体的には、信号処理部１６ｂは、上記メモリ内に格納されている光センサー２５の検出結果（つまり、座標検出動作結果）を用いて、上記液晶パネルの表示面上でのユーザの指などの位置（座標）情報を取得する。すなわち、本実施形態の液晶表示装置１では、ユーザが例えば指を用いてタッチ操作を行う場合に、ユーザが液晶パネル２に表示されている、例えば操作入力画面（指示入力画面）での所望の位置上に指をおくと、液晶パネル２側から出射された光が当該指によって液晶パネル２側に反射されて、その反射された光が所望の位置の真下付近の光センサー２５によって検出される。そして、信号処理部１６ｂは、上記メモリ内に格納された光センサー２５の検出結果を用いて、指示入力画面でのユーザのタッチ操作位置の位置情報を取得する。これにより、本実施形態の液晶表示装置１では、ユーザによる操作入力指示の検出動作が行われる。
【００６８】
尚、上記の説明以外に、タッチパネルにより、画像情報を取り込むスキャナー動作を行わせるように構成してもよい。
【００６９】
また、タッチパネル駆動部１６、センサー列ドライバ２０、センサー行ドライバ２１、バッファアンプ２５、及び光センサー２５が、本実施形態の液晶表示装置１に組み込まれて、所定のタッチパネル機能を行うタッチパネルを構成している。
【００７０】
図５〜図８も参照して、本実施形態のアクティブマトリクス基板５の製造方法について具体的に説明する。尚、以下の説明では、上記ＰＩＮダイオードからなるフォトダイオードと、ＬＤＤ構造のｎチャネル型（ｎ型）のＴＦＴ、ＧＯＬＤ構造のｎチャネル型（ｎ型）のＴＦＴ、シングルドレイン構造のｎチャネル型（ｎ型）及びｐチャネル型（ｐ型）の各ＴＦＴを同一の基板上に設ける製造方法を例示して説明する。また、ＬＤＤ構造のｎチャネル型（ｎ型）のＴＦＴは、上記画素駆動用の薄膜トランジスタを構成している。また、ＧＯＬＤ構造のｎチャネル型（ｎ型）のＴＦＴ、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造のｎチャネル型（ｎ型）及びｐチャネル型（ｐ型）の各ＴＦＴは、周辺回路用の薄膜トランジスタを構成している。
【００７１】
図５は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図５（ａ）〜図５（ｃ）は、一連の主な製造工程を説明している。図６は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図６（ａ）〜図６（ｃ）は、図５（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。図７は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図７（ａ）〜図７（ｃ）は、図６（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。図８は、上記液晶表示装置に設けられたフォトダイオードと薄膜トランジスタの製造工程を説明する図であり、図８（ａ）〜図８（ｃ）は、図７（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【００７２】
図５（ａ）に示すように、同一の基板としての基板５’の表面のうち、フォトダイオードが形成される部分に対して、遮光膜２６を形成した後、当該遮光膜２６を含む基板５’の全ての表面上に絶縁膜２７を形成する。
【００７３】
基板５’は、アクティブマトリクス基板５の基材を構成するものであり、基板５’には、石英基板、ガラス基板の他、表面が絶縁層で覆われたＳｉ基板や金属基板等の絶縁性の表面を有するものが用いられている。遮光膜２６には、例えばタンタル（Ｔａ）、タングステン（Ｗ）、またはモリブデン（Ｍｏ）などの高融点金属によって構成された金属膜が用いられている。また、遮光膜２６は、例えば３０〜２００ｎｍの厚さ寸法にて形成されており、遮光膜２６は、基板裏面方向（図の下側方向）からフォトダイオードへの光の入射を阻止するようになっている。絶縁膜２７は、例えば酸化ケイ素膜、窒化ケイ素膜、または酸化窒化ケイ素膜により構成されており、絶縁膜２７は、例えばプラズマＣＶＤ法にて所定の厚さ寸法（例えば、５００ｎｍ）で形成されている。尚、上記の説明以外に、例えば基板５’に透光性を有さない基板を用いる場合には、遮光膜２６の設置を省略することもできる。
【００７４】
次に、図５（ｂ）に示すように、絶縁膜２７上に、島状の第１、第２、第３、第４、及び第５の半導体層２８ａ、２８ｂ、２８ｃ、２８ｄ、及び２８ｅを形成した後、これらの半導体層２８ａ〜２８ｅを覆うゲート絶縁膜２９を形成する。
【００７５】
第１の半導体層２８ａは、上記フォトダイオードの活性層を構成している。また、第２〜第５の半導体層２８ｂ〜２８ｅは、第１〜第４の薄膜トランジスタとしての上記ＬＤＤ構造のｎチャネル型のＴＦＴの活性層、ＧＯＬＤ構造のｎチャネル型のＴＦＴの活性層、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造のｎチャネル型のＴＦＴの活性層、及びｐチャネル型のＴＦＴの活性層をそれぞれ構成している。
【００７６】
また、第１〜第５の各半導体層２８ａ〜２８ｅは、結晶質シリコン膜を用いて形成されている。具体的には、まず、プラズマＣＶＤ法やスパッタ法などの公知の方法を用いて、非晶質構造を有する半導体膜（ここでは、非晶質シリコン膜）を堆積する。非晶質シリコン膜の厚さは例えば２０ｎｍ以上１００ｎｍ以下とする。なお、絶縁膜２７と非晶質シリコン膜とを同じ方法で形成する場合には、両者を連続形成してもよい。この後、非晶質シリコン膜を結晶化させて結晶質シリコン膜を得る。非晶質シリコン膜の結晶化は公知の方法で行うことができる。例えば、非晶質シリコン膜にレーザー光を照射することにより結晶化させてもよい。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でもよい。また、結晶化を助長するための触媒元素、たとえばＮｉ等を非晶質シリコン表面に付着させた後、熱処理（例えば、レーザー照射）により非晶質シリコン膜を結晶化させておいてもよい。得られた結晶質シリコン膜に対して、フォトリソグラフィーおよびエッチングによりパターニングを行い、第１〜第５の半導体層２８ａ〜２８ｅを得る。
【００７７】
ゲート絶縁膜２９としては、例えば厚さ寸法が１００ｎｍの酸化ケイ素（ＳｉＯ2）膜を形成する。ゲート絶縁膜２９の形成は、例えばＣＶＤ法を用いて行うことができる。尚、上記の説明以外に、例えば窒化ケイ素膜を用いて、ゲート絶縁膜２９を構成してもよい。
【００７８】
続いて、図５（ｃ）において、第１〜第５の半導体層２８ａ〜２８ｅに対して、ゲート絶縁膜２９の上方から第１または第２の導電型（ｎ型またはｐ型）の不純物を注入して、上記第１〜第４の各薄膜トランジスタの抵抗を調整する。具体的には、ゲート絶縁膜２９の全面を経て第１〜第５の半導体層２８ａ〜２８ｅに対し、例えばｐ型の低濃度の不純物イオン（例えば、ボロンイオン）を注入して、上記第１〜第４の各薄膜トランジスタの抵抗を調整する。これにより、第１〜第５の半導体層２８ａ〜２８ｅは、それぞれ第１〜第５の半導体層３０ａ〜３０ｅとされるとともに、第１〜第４の各薄膜トランジスタの抵抗を容易に適切な値とすることができる。尚、このボロンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は１×１０13／ｃｍ2に設定されている。
【００７９】
次に、図６（ａ）に示すように、ゲート絶縁膜２９上に、マスクとしてのレジストｒ１、ｒ２、ｒ３、ｒ４、ｒ５を形成する。具体的にいえば、第１の半導体層３０ａの全体を覆うように、第５のレジストとしてのレジストｒ１を形成し、第２の半導体層３０ｂの全体を覆うように、第６のレジストとしてのレジストｒ２を形成する。また、第３の半導体層３０ｃのうち、チャネル領域となる部分を覆うように、第７のレジストとしてのレジストｒ３を形成する。さらに、第４の半導体層３０ｄの全体を覆うように、第９のレジストとしてのレジストｒ４を形成し、第５の半導体層３０ｅの全体を覆うように、第１１のレジストとしてのレジストｒ５を形成する。
【００８０】
その後、レジストｒ１〜ｒ５の上方からｎ型の低濃度の不純物イオン（例えば、リンイオン）を注入して、第３の半導体層３０ｃに不純物注入領域３２、３３を形成する。この不純物注入領域３２、３３は、後述するように、ＧＯＬＤ構造のＴＦＴのＬＤＤ領域、ソース領域、またはドレイン領域となる。一方、第３の半導体層３０ｃのうち、リンイオンが注入されなかった領域３１は、ＧＯＬＤ構造のＴＦＴのチャネル領域となる。尚、第１、第２、第４、及び第５の半導体層３０ａ、３０ｂ、３０ｄ、３０ｅでは、対応するレジストｒ１、ｒ２、ｒ４、ｒ５によってリンイオンの注入が阻止される。また、このリンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は１×１０13／ｃｍ2に設定されている。
【００８１】
続いて、図６（ｂ）に示すように、第１〜第５の半導体層３０ａ〜３０ｅの全体を覆うように、所定のゲート金属３４をゲート絶縁膜２９上に形成する。このゲート金属３４としては、例えば厚さ寸法４００ｎｍのタングステン膜が用いられており、スパッタリング法によりゲート絶縁膜２９上に堆積されている。その後、ゲート金属３４上に、マスクとしてのレジストｒ６、ｒ７、ｒ８、ｒ９、ｒ１０を形成する。具体的にいえば、第１の半導体層３０ａの上方において、シールド部となる部分に第１３のレジストとしてのレジストｒ６を形成する。また、第２の半導体層３０ｂの上方において、第１のゲート電極となる部分に第１４のレジストとしてのレジストｒ７を形成し、第３の半導体層３０ｃの上方において、第２のゲート電極となる部分に第１５のレジストとしてのレジストｒ８を形成する。さらに、第４の半導体層３０ｄの上方において、第３のゲート電極となる部分に第１６のレジストとしてのレジストｒ９を形成し、第５の半導体層３０ｅの上方において、第４のゲート電極となる部分に第１６のレジストとしてのレジストｒ１０を形成する。
【００８２】
次に、図６（ｃ）に示すように、ゲート金属３４に対して、ジャスト−エッチングを行うことにより、第１の半導体層３０ａの上方にシールド部３４ａを形成し、第２〜第５の半導体層３０ｂ〜３０ｅの上方に第１〜第４のゲート電極３４ｂ〜３４ｅをそれぞれ形成する。
【００８３】
続いて、図７（ａ）に示すように、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅに対して、オーバー−エッチングが行われる。すなわち、このオーバー−エッチングを行うことにより、基板５’の面内均一性を確保できるとともに、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅでの不必要なゲート金属３４が確実に除去することができる。また、この結果、シールド部３４ａは、第１の半導体層３０ａのうち、真性半導体領域となる部分を覆うように形成される。また、第１のゲート電極３４ｂは、第２の半導体層３０ｂのうち、チャネル領域となる部分を覆うように形成され、第２のゲート電極３４ｃは、第３の半導体層３０ｃのうち、チャネル領域及びＬＤＤ領域となる部分を覆うように形成される。さらに、第３のゲート電極３４ｄは、第４の半導体層３０ｄのうち、チャネル領域となる部分を覆うように形成され、第４のゲート電極３４ｅは、第５の半導体層３０ｅのうち、チャネル領域となる部分を覆うように形成される。
【００８４】
さらに、上記オーバー−エッチングが行われることにより、ゲート絶縁膜２９では、露出している部分の膜厚が、シールド部３４ａまたは第１〜第４のゲート電極３４ｂ〜３４ｅの下方のものに比べて、１／３程度に薄くされた段差状の形状を有するゲート絶縁膜２９’とされる。尚、このゲート絶縁膜２９’では、後掲の図８（ｃ）に示すように、シールド部３４ａが除去された後でも、段差状の形状で維持されるが、フォトダイオードには、全く影響を与えない。また、このようにジャスト−エッチング及びオーバー−エッチングからなる所定のエッチング処理を行うことにより、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅを、例えばスパッタリング法によってピンポイントで形成する場合に比べて、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅを適切な位置で容易に形成することができる。
【００８５】
続いて、図７（ｂ）において、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅの上方からｎ型の低濃度の不純物イオン（例えば、リンイオン）を注入する。すなわち、この図７（ｂ）に示す工程では、シールド部３４ａ及び第１〜第４のゲート電極３４ｂ〜３４ｅをレジスト（マスク）として機能させて、上記低濃度のリンイオンが第１〜第５の半導体層３０ａ〜３０ｅの内部にドープされる。
【００８６】
具体的にいえば、第１の半導体層３０ａでは、シールド部３４ａに覆われていない領域に低濃度のリンイオンが注入されて、不純物注入領域３６、３７が形成される。また、第１の半導体層３０ａのうち、リンイオンが注入されなかった領域３５は、フォトダイオードの真性半導体領域となる。また、第２の半導体層３０ｂでは、第１のゲート電極３４ｂに覆われていない領域に低濃度のリンイオンが注入されて、不純物注入領域３９、４０が形成される。また、第２の半導体層３０ｂのうち、リンイオンが注入されなかった領域３８は、ＬＤＤ構造のＴＦＴのチャネル領域となる。
【００８７】
また、第３の半導体層３０ｃでは、第２のゲート電極３４ｃに覆われていない領域に低濃度のリンイオンが注入されて、不純物注入領域４２、４３が形成される。また、第３の半導体層３０ｃのうち、リンイオンが注入されなかった領域３８は、ＧＯＬＤ構造のＴＦＴのチャネル領域４１及びＬＤＤ領域４４、４５となる。また、第４の半導体層３０ｄでは、第３のゲート電極３４ｄに覆われていない領域に低濃度のリンイオンが注入されて、不純物注入領域４７、４８が形成される。また、第４の半導体層３０ｄのうち、リンイオンが注入されなかった領域４６は、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造のＴＦＴのチャネル領域となる。また、第５の半導体層３０ｅでは、第４のゲート電極３４ｅに覆われていない領域に低濃度のリンイオンが注入されて、不純物注入領域５０、５１が形成される。また、第５の半導体層３０ｅのうち、リンイオンが注入されなかった領域４９は、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造のＴＦＴのチャネル領域となる。尚、このリンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は１×１０13／ｃｍ2に設定されている。
【００８８】
また、図７（ｂ）に示す、低濃度のリンイオン注入工程において、シールド部３４ａをレジスト（マスク）として用いているので、シールド部３４ａを設けていない場合に比べて、アクティブマトリクス基板５の生産性を大幅に向上することができる。具体的にいえば、シールド部３４ａが形成されていない場合、図７（ｂ）の工程を行う場合に、フォトダイオード用の第１の半導体層３０ａをレジストにて覆う必要がある。
【００８９】
これに対して、本実施形態では、上記レジストを設けるフォトマスク工程を１回割愛することができるので、生産コスト、リードタイム、及び歩留まり低下を各々７％程度削減することができ、アクティブマトリクス基板５の生産性を大幅に向上することができる。
【００９０】
次に、図７（ｃ）に示すように、第１〜第４の半導体層３０ａ〜３０ｄの上方に、マスクとしてのレジストｒ１１、ｒ１２、ｒ１３、ｒ１４を形成する。具体的にいえば、第１の半導体層３０ａの左側端部を覆うように、第１のレジストとしてのレジストｒ１１を形成する。このレジストｒ１１は、シールド部３４ａとともに、マスクとして機能するようになっている。また、第２の半導体層３０ｂの全体を覆うように、第３のレジストとしてのレジストｒ１２を形成し、第３の半導体層３０ｃの全体を覆うように、第８のレジストとしてのレジストｒ１３を形成し、第４の半導体層３０ｄの全体を覆うように、第１０のレジストとしてのレジストｒ１４を形成する。
【００９１】
その後、レジストｒ１１〜ｒ１４及び第４のゲート電極３４ｅの上方からｐ型の高濃度の不純物イオン（例えば、ボロンイオン）を注入する。これにより、第１の半導体層３０ａの右側端部にｐ型領域５２が形成され、第５の半導体層３０ｅにソース領域５３及びドレイン領域５４が形成される。また、第１の半導体層３０ａでは、その左側端部及び中央部に対して、レジストｒ１１及びシールド部３４ａによってボロンイオンの注入が阻止される。また、第２〜第４の半導体層３０ｂ〜３０ｄでは、対応するレジストｒ１２〜ｒ１４によってボロンイオンの注入が阻止される。
【００９２】
尚、第５の半導体層３０ｅには、前工程でリンイオンが注入されているため、本工程によってｐ型のソース領域５３及びドレイン領域５４を形成しようとすると、注入されたリンイオンを反転させる必要がある（カウンタードープ）。従って、ドーズ量をより高く設定しなければならない。具体的には、このボロンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は３×１０15／ｃｍ2に設定されている。
【００９３】
続いて、図８（ａ）に示すように、第１、第２、及び第５の半導体層３０ａ、３０ｂ、３０ｅの上方に、マスクとしてのレジストｒ１５、ｒ１６、ｒ１７を形成する。具体的にいえば、第１の半導体層３０ａの右側端部を覆うように、第２のレジストとしてのレジストｒ１５を形成する。このレジストｒ１５は、シールド部３４ａとともに、マスクとして機能するようになっている。また、第２の半導体層３０ｂのうち、チャネル領域及びＬＤＤ領域となる部分を覆うように、第４のレジストとしてのレジストｒ１６を形成し、第５の半導体層３０ｅの全体を覆うように、第１２のレジストとしてのレジストｒ１７を形成する。
【００９４】
その後、レジストｒ１５〜ｒ１７及び第２及び第３のゲート電極３４ｃ、３４ｄの上方からｎ型の高濃度の不純物イオン（例えば、リンイオン）を注入する。これにより、第１の半導体層３０ａの左側端部にｎ型領域５５が形成される。また、第１の半導体層３０ａでは、その右側端部及び中央部に対して、レジストｒ１５及びシールド部３４ａによってリンイオンの注入が阻止され、ｐ型領域５２とｎ型領域５５との間に真性半導体領域（ｉ層）５６が形成される。
【００９５】
また、第２の半導体層３０ｂでは、レジストｒ１６に覆われていない部分にソース領域５７及びドレイン領域５８が形成され、レジストｒ１６に覆われている部分にＬＤＤ領域５９、６０がチャネル領域３８を挟むように形成される。また、第３の半導体層３０ｃでは、第２のゲート電極３４ｃに覆われていない部分にソース領域６１及びドレイン領域６２が形成され、第４の半導体層３０ｄでは、第３のゲート電極３４ｄに覆われていない部分にソース領域６３及びドレイン領域６４が形成される。また、第５の半導体層３０ｅでは、レジストｒ１７によってリンイオンの注入が阻止される。尚、リンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は３×１０15／ｃｍ2に設定されている。
【００９６】
尚、上記の説明以外に、図７（ｃ）に示した高濃度のボロンイオンの注入工程と、図８（ａ）に示した高濃度のリンイオンの注入工程との順番を逆にして行ってもよい。
【００９７】
次に、図８（ｂ）に示すように、シールド部３４ａを除去する工程が行われ、その後、第１の半導体層３０ａを除く、第２〜第５の半導体層３０ｂ〜３０ｅの全体を覆うようにレジストｒ１８が形成される。そして、第１の半導体層３０ａに対して、第１または第２の導電型（ｎ型またはｐ型）の不純物を注入して、上記フォトダイオードの抵抗を調整する。具体的には、ゲート絶縁膜２９’の上方から第１の半導体層３０ａに対し、例えばｐ型の低濃度の不純物イオン（例えば、ボロンイオン）を注入して、上記フォトダイオードの抵抗を調整する。これにより、フォトダイオードの抵抗を容易に適切な値とすることができる。尚、このボロンイオンを注入する際の加速電圧は例えば８０ｋＶ、ドーズ量は１×１０13／ｃｍ2に設定されている。
【００９８】
続いて、図８（ｃ）に示すように、レジストｒ１８を除去することにより、フォトダイオード７０、ＬＤＤ構造のｎチャネル型のＴＦＴ７１ａ、ＧＯＬＤ構造のｎチャネル型のＴＦＴ７１ｂ、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造のｎチャネル型のＴＦＴ７１ｃ、及びｐチャネル型のＳｉｎｇｌｅ Ｄｒａｉｎ構造のＴＦＴ７１ｄが形成される。
【００９９】
なお、本実施形態における「ＬＤＤ領域」は、その不純物濃度が３×１０17ａｔｏｍｓ／ｃｍ3以上であり、かつ、ソース領域及びドレイン領域の不純物濃度よりも低い領域を指す。従って、半導体層のうち極めて低濃度（３×１０17ａｔｏｍｓ／ｃｍ3未満）で不純物を含む領域を含まない。例えばＬＤＤ領域に注入された不純物の一部がゲート電極の下にあるチャネル領域まで拡散する場合もあるが、不純物が拡散した部分の不純物濃度は極めて低いと考えられるため、そのような部分は「ＬＤＤ領域」には含まれない。
【０１００】
以上のように構成された本実施形態のアクティブマトリクス基板（半導体装置）５の製造方法では、フォトダイオード７０の真性半導体領域５６となる部分を覆うように、上記ゲート金属を用いて、シールド部３４ａを形成しているので、フォトダイオード７０でのチャネル長（真性半導体領域５６の図８（ｃ）の左右方向の寸法）のばらつき、ひいては当該フォトダイオード７０の出力特性のばらつきを抑制することができる。また、本実施形態では、シールド部３４ａをレジスト（マスク）として用いて、上記第１の半導体層３０ａにｐ型領域５２及びｎ型領域５５（第１及び第２の導電型領域）を形成した後、当該シールド部３４ａを除去しているので、上記従来例と異なり、真性半導体領域５６の受光面積を小さくして光電流の低下が生じるのを防ぐことができるとともに、真性半導体領域５６に入射する光量の低下が発生をするのを防止することができる。また、本実施形態では、ドライエッチングを用いてシールド部３４ａを形成したときでも、シールド部端部でのエッチングダメージはｐ型領域５２及びｎ型領域５５上となるため、上記従来例と異なり、フォトダイオード７０の出力において、ＳＮ比の低下を生じることはない。この結果、本実施形態では、フォトダイオード７０の出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオード７０を形成することができる。
【０１０１】
尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
【０１０２】
例えば、上記の説明では、本発明をタッチパネル付きの液晶表示装置に用いられるアクティブマトリクス基板に適用した場合について説明したが、本発明の半導体装置の製造方法はフォトダイオードと薄膜トランジスタを同一の基板上に設けた半導体装置の製造方法であれば何等限定されない。具体的にいえば、例えば半透過型や反射型の液晶パネルあるいは有機ＥＬ（Electronic Luminescence）素子、無機ＥＬ素子、電界放出ディスプレイ（Field Emission Display）などの各種表示装置や、それに用いられるアクティブマトリクス基板の製造方法に適用することができる。また、フォトダイオードを外部の光を検出する照度センサー（アンビニエントセンサー）として用いた半導体装置の製造方法にも適用することができる。
【０１０３】
また、上記の説明では、フォトダイオードと、構造が互いに異なる４つの薄膜トランジスタを同一の基板上に形成する場合について説明したが、本発明の半導体装置の製造方法は、所定のゲート金属を用いて、フォトダイオード用の半導体層上及び薄膜トランジスタ用の半導体層上にそれぞれシールド部及びゲート電極を形成するとともに、当該シールド部をレジスト（マスク）として用いることにより、フォトダイオード用の半導体層にｎ型領域及びｐ型領域を形成し、かつ、これらｎ型領域及びｐ型領域の間に真性半導体領域を形成するものであればよく、フォトダイオードと同一の基板上に形成される薄膜トランジスタの種類や設置数などは上記のものに何等限定されない。具体的には、例えばフォトダイオードと、上記４つのいずれか１つの薄膜トランジスタを同一の基板上に形成する場合でもよい。
【産業上の利用可能性】
【０１０４】
本発明は、フォトダイオードの出力特性のばらつきを抑制しつつ、検出精度の低下が防がれた高性能なフォトダイオードを形成することができる半導体装置の製造方法に対して有用である。
【符号の説明】
【０１０５】
５ アクティブマトリクス基板（半導体装置）
５’ 基板
２８ａ〜２８ｅ、３０ａ〜３０ｅ 第１〜第５の半導体層
２９、２９’ ゲート絶縁膜
３２、３３、３６、３７、３９、４０、４２、４３、４７、４８、５０、５１ 不純物注入領域
３４ａ シールド部
３４ｂ〜３４ｅ 第１〜第４のゲート電極
３８、４１、４６、４９ チャネル領域
４４、４５、５９、６０ 低濃度不純物領域（ＬＤＤ領域）
５２ ｐ型領域（第２の導電型領域）
５５ ｎ型領域（第１の導電型領域）
５６ 真性半導体領域
５３、５７、６１、６３ ソース領域
５４、５８、６２、６４ ドレイン領域
７０ フォトダイオード
７１ａ〜７１ｄ 第１〜第４の薄膜トランジスタ
ｒ１〜ｒ１８ レジスト
【特許請求の範囲】
【請求項１】
フォトダイオードと、薄膜トランジスタを同一の基板上に備えた半導体装置の製造方法であって、
（ａ）前記フォトダイオード用の第１の半導体層と、前記薄膜トランジスタ用の第２の半導体層を前記基板上に形成する工程と、
（ｂ）前記第１及び第２の半導体層を覆うゲート絶縁膜を形成する工程と、
（ｃ）所定のゲート金属を用いて、前記第２の半導体層のうち、チャネル領域となる部分を覆う第１のゲート電極を前記ゲート絶縁膜上に形成し、かつ、前記ゲート金属を用いて、前記第１の半導体層のうち、真性半導体領域となる部分を覆うシールド部を前記ゲート絶縁膜上に形成する工程と、
（ｄ）前記ゲート絶縁膜の上方から第１の導電型の不純物を前記第１及び第２の半導体層に注入することにより、前記第１の半導体層において、前記シールド部に覆われていない領域に第１の導電型の不純物注入領域を形成し、かつ、前記第２の半導体層において、前記第１のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成する工程と、
（ｅ）前記第１の半導体層の一部上の前記ゲート絶縁膜を露出する開口部を有する第１のレジストを形成して、前記ゲート絶縁膜の上方から第２の導電型の不純物を注入することにより、前記シールド部と前記第１のレジストで覆われていない前記第１の半導体層の領域に第２の導電型領域を形成する工程と、
（ｆ）前記第１の半導体層の前記第２の導電型領域を覆う第２のレジストを形成して、前記ゲート絶縁膜の上方から前記第１の導電型の不純物を注入することにより、前記シールド部と前記第２のレジストで覆われていない前記第１の半導体層の領域に第１の導電型領域を形成する工程と、
（ｇ）前記シールド部を除去する工程と
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｅ）の工程において、前記第２の半導体層の全体を覆う第３のレジストを形成して、当該第２の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第２の半導体層の左側端部及び右側端部に位置する領域上の前記ゲート絶縁膜を露出する開口部を有する第４のレジストを形成して、前記第１のゲート電極と前記第４のレジストで覆われていない前記第２の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成し、かつ、前記第４のレジストで覆われている前記第２の半導体層の領域を低濃度不純物領域とすることにより、第１の前記薄膜トランジスタとして、ＬＤＤ構造を有する第１の導電型の薄膜トランジスタを形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記（ａ）の工程において、第２の薄膜トランジスタ用の第３の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第３の半導体層を覆うゲート絶縁膜を形成し、
前記（ｃ）の工程の実行の前に、前記第１及び第２の半導体層の全体をそれぞれ覆う第５及び第６のレジストを形成するとともに、前記第３の半導体層のうち、チャネル領域となる部分を覆う第７のレジストを形成して、前記ゲート絶縁膜の上方から第１の導電型の不純物を前記第３の半導体層に注入することにより、前記第３の半導体層において、前記第７のレジストに覆われていない領域に第１の導電型の不純物注入領域を形成する工程（ｈ）を行い、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第３の半導体層のうち、チャネル領域及び低濃度不純物領域となる部分を覆う第２のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第２のゲート電極に覆われている領域に前記チャネル領域及び前記低濃度不純物領域を形成し、
前記（ｅ）の工程において、前記第３の半導体層の全体を覆う第８のレジストを形成して、当該第３の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第２のゲート電極に覆われていない前記第３の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第２の薄膜トランジスタとして、ＧＯＬＤ構造を有する第１の導電型の薄膜トランジスタを形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記（ａ）の工程において、第３の薄膜トランジスタ用の第４の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第４の半導体層を覆うゲート絶縁膜を形成し、
前記（ｈ）の工程において、前記第４の半導体層の全体を覆う第９のレジストを形成し、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第４の半導体層のうち、チャネル領域となる部分を覆う第３のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第４の半導体層のうち、前記第３のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成し、
前記（ｅ）の工程において、前記第４の半導体層の全体を覆う第１０のレジストを形成して、当該第４の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第３のゲート電極に覆われていない前記第４の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第３の薄膜トランジスタとして、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造を有する第１の導電型の薄膜トランジスタを形成する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記（ａ）の工程において、第４の薄膜トランジスタ用の第５の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第５の半導体層を覆うゲート絶縁膜を形成し、
前記（ｈ）の工程において、前記第５の半導体層の全体を覆う第１１のレジストを形成し、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第５の半導体層のうち、チャネル領域となる部分を覆う第４のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第５の半導体層のうち、前記第４のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成し、
前記（ｅ）の工程において、前記第４のゲート電極に覆われていない前記第５の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第４の薄膜トランジスタとして、第２の導電型の薄膜トランジスタを形成し、
前記（ｆ）の工程において、前記第５の半導体層の全体を覆う第１２のレジストを形成して、当該第５の半導体層に前記第１の導電型の不純物が注入されるのを阻止する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記（ｃ）の工程において、前記第１〜第５の半導体層の全体を覆うように前記ゲート金属を前記ゲート絶縁膜上に形成した後、前記シールド部、前記第１、前記第２、前記第３、及び前記第４のゲート電極となる部分にそれぞれ第１３、第１４、第１５、第１６、及び第１７のレジストを形成して、所定のエッチング処理を行うことにより、前記シールド部、及び前記第１〜第４のゲート電極を前記ゲート絶縁膜上に形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記（ｂ）の工程の後に、前記第１〜第５の半導体層に対して、前記ゲート絶縁膜の上方から前記第１または前記第２の導電型の不純物を注入することにより、前記第１〜第４の各薄膜トランジスタの抵抗を調整する工程（ｉ）を行う請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記（ｇ）の工程の後に、前記第１の半導体層に対して、前記ゲート絶縁膜の上方から前記第１または前記第２の導電型の不純物を注入することにより、前記フォトダイオードの抵抗を調整する工程（ｊ）を行う請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
フォトダイオードと、薄膜トランジスタを同一の基板上に備えた半導体装置の製造方法であって、
（ａ）前記フォトダイオード用の第１の半導体層と、前記薄膜トランジスタ用の第２の半導体層を前記基板上に形成する工程と、
（ｂ）前記第１及び第２の半導体層を覆うゲート絶縁膜を形成する工程と、
（ｃ）所定のゲート金属を用いて、前記第２の半導体層のうち、チャネル領域となる部分を覆う第１のゲート電極を前記ゲート絶縁膜上に形成し、かつ、前記ゲート金属を用いて、前記第１の半導体層のうち、真性半導体領域となる部分を覆うシールド部を前記ゲート絶縁膜上に形成する工程と、
（ｄ）前記ゲート絶縁膜の上方から第１の導電型の不純物を前記第１及び第２の半導体層に注入することにより、前記第１の半導体層において、前記シールド部に覆われていない領域に第１の導電型の不純物注入領域を形成し、かつ、前記第２の半導体層において、前記第１のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成する工程と、
（ｅ）前記第１の半導体層の一部上の前記ゲート絶縁膜を露出する開口部を有する第１のレジストを形成して、前記ゲート絶縁膜の上方から第２の導電型の不純物を注入することにより、前記シールド部と前記第１のレジストで覆われていない前記第１の半導体層の領域に第２の導電型領域を形成する工程と、
（ｆ）前記第１の半導体層の前記第２の導電型領域を覆う第２のレジストを形成して、前記ゲート絶縁膜の上方から前記第１の導電型の不純物を注入することにより、前記シールド部と前記第２のレジストで覆われていない前記第１の半導体層の領域に第１の導電型領域を形成する工程と、
（ｇ）前記シールド部を除去する工程と
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｅ）の工程において、前記第２の半導体層の全体を覆う第３のレジストを形成して、当該第２の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第２の半導体層の左側端部及び右側端部に位置する領域上の前記ゲート絶縁膜を露出する開口部を有する第４のレジストを形成して、前記第１のゲート電極と前記第４のレジストで覆われていない前記第２の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成し、かつ、前記第４のレジストで覆われている前記第２の半導体層の領域を低濃度不純物領域とすることにより、第１の前記薄膜トランジスタとして、ＬＤＤ構造を有する第１の導電型の薄膜トランジスタを形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記（ａ）の工程において、第２の薄膜トランジスタ用の第３の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第３の半導体層を覆うゲート絶縁膜を形成し、
前記（ｃ）の工程の実行の前に、前記第１及び第２の半導体層の全体をそれぞれ覆う第５及び第６のレジストを形成するとともに、前記第３の半導体層のうち、チャネル領域となる部分を覆う第７のレジストを形成して、前記ゲート絶縁膜の上方から第１の導電型の不純物を前記第３の半導体層に注入することにより、前記第３の半導体層において、前記第７のレジストに覆われていない領域に第１の導電型の不純物注入領域を形成する工程（ｈ）を行い、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第３の半導体層のうち、チャネル領域及び低濃度不純物領域となる部分を覆う第２のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第２のゲート電極に覆われている領域に前記チャネル領域及び前記低濃度不純物領域を形成し、
前記（ｅ）の工程において、前記第３の半導体層の全体を覆う第８のレジストを形成して、当該第３の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第２のゲート電極に覆われていない前記第３の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第２の薄膜トランジスタとして、ＧＯＬＤ構造を有する第１の導電型の薄膜トランジスタを形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記（ａ）の工程において、第３の薄膜トランジスタ用の第４の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第４の半導体層を覆うゲート絶縁膜を形成し、
前記（ｈ）の工程において、前記第４の半導体層の全体を覆う第９のレジストを形成し、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第４の半導体層のうち、チャネル領域となる部分を覆う第３のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第４の半導体層のうち、前記第３のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成し、
前記（ｅ）の工程において、前記第４の半導体層の全体を覆う第１０のレジストを形成して、当該第４の半導体層に前記第２の導電型の不純物が注入されるのを阻止し、
前記（ｆ）の工程において、前記第３のゲート電極に覆われていない前記第４の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第３の薄膜トランジスタとして、Ｓｉｎｇｌｅ Ｄｒａｉｎ構造を有する第１の導電型の薄膜トランジスタを形成する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記（ａ）の工程において、第４の薄膜トランジスタ用の第５の半導体層を前記基板上に形成し、
前記（ｂ）の工程において、前記第１〜第５の半導体層を覆うゲート絶縁膜を形成し、
前記（ｈ）の工程において、前記第５の半導体層の全体を覆う第１１のレジストを形成し、
前記（ｃ）の工程において、前記ゲート金属を用いて、前記第５の半導体層のうち、チャネル領域となる部分を覆う第４のゲート電極を前記ゲート絶縁膜上に形成し、
前記（ｄ）の工程において、前記第５の半導体層のうち、前記第４のゲート電極に覆われていない領域に第１の導電型の不純物注入領域を形成し、
前記（ｅ）の工程において、前記第４のゲート電極に覆われていない前記第５の半導体層の左側端部及び右側端部の領域にソース領域及びドレイン領域の一方及び他方をそれぞれ形成することにより、前記第４の薄膜トランジスタとして、第２の導電型の薄膜トランジスタを形成し、
前記（ｆ）の工程において、前記第５の半導体層の全体を覆う第１２のレジストを形成して、当該第５の半導体層に前記第１の導電型の不純物が注入されるのを阻止する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記（ｃ）の工程において、前記第１〜第５の半導体層の全体を覆うように前記ゲート金属を前記ゲート絶縁膜上に形成した後、前記シールド部、前記第１、前記第２、前記第３、及び前記第４のゲート電極となる部分にそれぞれ第１３、第１４、第１５、第１６、及び第１７のレジストを形成して、所定のエッチング処理を行うことにより、前記シールド部、及び前記第１〜第４のゲート電極を前記ゲート絶縁膜上に形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記（ｂ）の工程の後に、前記第１〜第５の半導体層に対して、前記ゲート絶縁膜の上方から前記第１または前記第２の導電型の不純物を注入することにより、前記第１〜第４の各薄膜トランジスタの抵抗を調整する工程（ｉ）を行う請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記（ｇ）の工程の後に、前記第１の半導体層に対して、前記ゲート絶縁膜の上方から前記第１または前記第２の導電型の不純物を注入することにより、前記フォトダイオードの抵抗を調整する工程（ｊ）を行う請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１５１１３７（Ｐ２０１２−１５１１３７Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２００９−１２１９５２（Ｐ２００９−１２１９５２）
【出願日】平成２１年５月２０日（２００９．５．２０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２１年５月２０日（２００９．５．２０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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