半導体装置及びその製造方法
【課題】フォトマスクの枚数を低減しながらも、容易且つ高精度に半導体装置を製造する。
【解決手段】ゲート配線５と、ソース配線６と、ゲート配線５及びソース配線６に接続された薄膜トランジスタ１２と、薄膜トランジスタ１２に接続された絵素電極１１とを備えた半導体装置１を製造する場合に、絵素電極１１とソース配線６とを同時にパターン形成する。
【解決手段】ゲート配線５と、ソース配線６と、ゲート配線５及びソース配線６に接続された薄膜トランジスタ１２と、薄膜トランジスタ１２に接続された絵素電極１１とを備えた半導体装置１を製造する場合に、絵素電極１１とソース配線６とを同時にパターン形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶表示装置等に用いられる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動される液晶表示装置は、半導体装置であるアクティブマトリクス基板を有している。アクティブマトリクス基板には、液晶表示装置の絵素を駆動するスイッチング素子である薄膜トランジスタ（以下、ＴＦＴと略称する）が複数形成されている。図３７は、液晶表示装置のアクティブマトリクス基板１００に形成されたＴＦＴ１０１を示す平面図である。
【０００３】
ＴＦＴ１０１は、マトリクス状に配置された複数の絵素１０２毎にそれぞれ設けられており、例えばボトムゲート型に形成されている。アクティブマトリクス基板１００には、図３７において、上下方向に延びるソース配線１０３と、左右方向に延びるゲート配線１０４と、ゲート配線１０４に平行に延びる容量線１０５とが、それぞれ形成されている。
【０００４】
ＴＦＴ１０１は、ゲート配線１０４に重畳する活性層１０６と、ソース配線１０３に接続されたソース部１０７と、ドレイン部１０８を有している。一方、各絵素１０２には、容量線１０５に重畳するように容量電極１０９が形成されている。上記ドレイン部１０８は、容量電極１０９及び活性層１０６の双方に重畳するように形成されている。さらに、ソース部１０７及びドレイン部１０８を覆う層間絶縁膜が形成されると共に、その層間絶縁膜の表面には、コンタクトホール１１０を介してドレイン部１０８に接続された絵素電極１１１が形成されている。
【０００５】
次に、図３８〜図４２を参照して、上記ＴＦＴ１０１の製造方法について説明する。図３８は、ＴＦＴ１０１を拡大して示す平面図である。図３９〜図４２は各製造工程を示す平面図である。
【０００６】
まず、図３９に示すように、洗浄した基板上に金属材料の層をスパッタリングし、その金属材料層をフォトリソグラフィによってパターニングし、ゲート配線１０４と、容量線１０５とを形成する。このとき、１枚目のフォトマスクを使用する。
【０００７】
続いて、図４０に示すように、ゲート絶縁層、真性半導体層及び半導体層を順に堆積した後に、フォトリソグラフィによって真性半導体層及び半導体層をパターニングし、活性層１０６及び容量電極１０９を形成する。このとき、２枚目のフォトマスクを使用する。
【０００８】
次に、図４１に示すように、金属材料の層を堆積して形成した後に、その層をフォトリソグラフィによってパターニングし、ソース配線１０３、ソース部１０７及びドレイン部１０８を形成する。この工程で、３枚目のフォトマスクを使用する。
【０００９】
次に、図４２に示すように、上記ソース配線１０３等を覆うように堆積させた層間絶縁膜に対し、容量電極１０９及びドレイン部１０８の上方位置にコンタクトホール１１０をフォトリソグラフィによって形成する。このことにより、４枚目のフォトマスクを使用する。
【００１０】
その後、図３８に示すように、層間絶縁膜の表面に透明導電膜を堆積し、その透明導電膜をフォトリソグラフィによりパターニングすることによって、絵素電極１１１を形成する。このとき、５枚目のフォトマスクを使用する。
【００１１】
このように、上記ＴＦＴ１０１を安定して製造する場合には、通常、合計で５枚のフォトマスクが必要となる。しかし、工程数の低減やコストの低下を図るためには、フォトリソグラフィの回数を低減すること、つまり使用するフォトマスクの枚数を低減することが望ましい。
【００１２】
そこで、例えば特許文献１に開示されるように、フォトマスクの枚数を４枚に減らしてＴＦＴを製造することが知られている。すなわち、この特許文献１では、真性半導体膜状にレジストをパターニングした後に、外因性半導体膜及びソースドレイン層を堆積し、上記レジストをリフトオフして取り除くことによって、外因性半導体膜及びソースドレイン層をパターニングするようにしている。
【特許文献１】特開平５−２９９４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記特許文献１の製造方法では、レジストの側壁にソースドレイン膜が形成されないようにすることは、実際のところ非常に困難である。また、レジストの形状によっては、ソースドレイン膜におけるレジストが除去された部分にオーバーハングが生じて、その後の高精度の膜形成が困難になる虞れがある。
【００１４】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、フォトマスクの枚数を低減しながらも、容易且つ高精度に半導体装置を製造可能にしようとすることにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、この発明では、半導体装置の絵素電極とソース配線とを同時に形成するようにした。
【００１６】
具体的に、本発明に係る半導体装置の製造方法は、基板上にゲート配線を形成する第１工程と、上記ゲート配線を覆うように、ゲート絶縁層、真性半導体層及び層間絶縁膜をこの順に積層する第２工程と、上記層間絶縁膜をフォトリソグラフィによりパターニングして上記真性半導体層の一部を露出させる第３工程と、露出した上記真性半導体層に不純物元素を拡散して、ソース領域及びドレイン領域を形成すると共に、上記ソース領域、上記ドレイン領域及び上記層間絶縁膜を覆う導電膜を形成する第４工程と、少なくとも上記導電膜、上記層間絶縁膜及び上記真性半導体層をフォトリソグラフィによってパターニングすることにより、絵素電極となる領域及びソース配線となる領域を含む中間体領域を形成する第５工程と、上記中間体領域の上記導電膜を、上記ソース領域と上記ドレイン領域との間でフォトリソグラフィにより分離することによって、上記絵素電極と上記ソース配線とを同時に形成する第６工程とを含んでいる。
【００１７】
上記第１工程では、上記基板上にフォトリソグラフィにより容量線を上記ゲート配線と同時に形成し、上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記容量線に重畳する容量電極をさらに形成してもよい。
【００１８】
上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記容量電極と上記ドレイン領域とを接続するドレイン配線領域をさらに形成してもよい。
【００１９】
上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記ソース領域に接続されるソース配線領域を、上記ソース配線が形成される領域にさらに形成してもよい。
【００２０】
また、本発明に係る半導体装置の製造方法は、ゲート配線と、ソース配線と、上記ゲート配線及び上記ソース配線に接続された薄膜トランジスタと、上記薄膜トランジスタに接続された絵素電極とを備えた半導体装置を製造する方法であって、上記絵素電極と上記ソース配線とを同時にパターン形成する。
【００２１】
上記薄膜トランジスタは、ボトムゲート型に構成されていることが好ましい。
【００２２】
上記半導体装置は、上記絵素電極と同じ大きさで該絵素電極に重畳する第１半導体層と、上記ソース配線と同じ大きさで該ソース配線に重畳すると共に、上記第１半導体層と同じ層に形成された第２半導体層とを有していることが望ましい。
【００２３】
上記第１半導体層及び上記第２半導体層は、真性半導体層を有していることが好ましい。
【００２４】
また、本発明に係る半導体装置は、ゲート配線と、ソース配線と、上記ゲート配線及び上記ソース配線に接続された薄膜トランジスタと、上記薄膜トランジスタに接続された絵素電極とを備えた半導体装置であって、上記絵素電極と同じ大きさで該絵素電極に重畳する第１半導体層と、上記ソース配線と同じ大きさで該ソース配線に重畳すると共に、上記第１半導体層と同じ層に形成された第２半導体層とを有している。
【００２５】
上記第１半導体層及び上記第２半導体層は、真性半導体層を有していることが好ましい。
【００２６】
上記薄膜トランジスタは、ボトムゲート型に構成されていることが好ましい。
【００２７】
上記ゲート配線に沿って延びる容量線と、上記容量線に対向する容量電極とを有し、上記容量電極は、上記第１半導体層の一部に不純物元素が拡散して形成されていてもよい。
【００２８】
−作用−
次に、本発明の作用について説明する。
【００２９】
本発明に係る半導体装置を製造する場合には、まず第１工程において、基板上にフォトリソグラフィによりゲート配線を形成する。このとき、１枚目のフォトマスクを使用する。第１工程では、基板上にフォトリソグラフィによって、ゲート配線に沿って延びる容量線をゲート配線と同時に形成してもよい。
【００３０】
次に、第２工程において、上記ゲート配線を覆うように、ゲート絶縁層、真性半導体層及び層間絶縁膜をこの順に積層する。続いて、第３工程において、上記層間絶縁膜をフォトリソグラフィによりパターニングして上記真性半導体層の一部を露出させる。このとき、２枚目のフォトマスクを使用する。
【００３１】
その後、第４工程において、露出した上記真性半導体層に不純物元素を拡散して、ソース領域及びドレイン領域を形成すると共に、ソース領域、ドレイン領域及び層間絶縁膜を覆う導電膜を形成する。
【００３２】
この第４工程では、露出した上記真性半導体層に不純物元素を拡散して、容量線に重畳する容量電極をさらに形成してもよい。この容量電極は上記ソース領域等と同じ工程で形成されるため、上記容量線及び容量電極は工程数を増加させることなく形成される。
【００３３】
この場合、露出した上記真性半導体層に不純物元素を拡散して、容量線とドレイン領域とを接続するドレイン配線領域をさらに形成することが可能である。このドレイン配線領域も、上記ソース領域等と同じ工程で形成される。また、露出した上記真性半導体層に不純物元素を拡散して、ソース領域に接続されるソース配線領域を、ソース配線が形成される領域にさらに形成することも可能である。このソース配線領域も、上記ソース領域等と同じ工程で形成される。
【００３４】
次に、第５工程において、少なくとも導電膜、層間絶縁膜及び真性半導体層をフォトリソグラフィによってパターニングすることにより、絵素電極となる領域及びソース配線となる領域を含む中間体領域を形成する。このとき、３枚目のフォトマスクを使用する。
【００３５】
次に、第６工程において、上記中間体領域の導電膜を、ソース領域とドレイン領域との間でフォトリソグラフィにより分離することによって、絵素電極とソース配線とを同時に形成する。このとき、４枚目のフォトマスクを使用する。
【００３６】
こうして製造された半導体装置は、ゲート配線と、ソース配線と、上記ゲート配線及びソース配線に接続された例えばボトムゲート型の薄膜トランジスタと、薄膜トランジスタに接続された絵素電極とを備える。
【００３７】
このように、本発明によると、絵素電極とソース配線とが同時にパターン形成されるため、通常、半導体装置を安定して製造するために必要な５枚のフォトマスクよりも少ない４枚のフォトマスクによって、半導体装置を製造することが可能になる。そのことに加え、簡単な工程を行うことにより、各薄膜を精度良く形成することが可能になる。すなわち、本発明によると、フォトマスクの枚数を低減しながらも、容易且つ高精度に半導体装置が製造される。
【００３８】
そして、第５工程において、導電膜、層間絶縁膜及び真性半導体層をフォトリソグラフィによってパターニングして上記中間体領域を形成していることから、絵素電極と同じ大きさで絵素電極に重畳する第１半導体層と、ソース配線と同じ大きさでソース配線に重畳する第２半導体層とがそれぞれ形成され、これら第１半導体層及び第２半導体層は、互いに同じ層に形成されることとなる。上記第１半導体層及び第２半導体層は、例えば、上記真性半導体層を含んで形成される。また、例えば、上記容量電極は、第１半導体層の一部に不純物元素を拡散させることにより形成される。
【発明の効果】
【００３９】
本発明によれば、半導体装置の絵素電極とソース配線とを同時に形成するようにしたので、フォトマスクの枚数を低減しながらも、容易且つ高精度に半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００４１】
《発明の実施形態１》
図１〜図１８は、本発明の実施形態１を示している。
【００４２】
図１は、半導体装置であるアクティブマトリクス基板１を拡大して示す平面図である。図２は、１つの絵素の一部をさらに拡大して示す平面図である。図６、図７、図１１及び図１５は、アクティブマトリクス基板１の製造工程を示す拡大平面図である。図３、図８、図１２及び図１６は、アクティブマトリクス基板１の製造工程を示す図２のA−A断面に相当する断面図である。図４、図９、図１３及び図１７は、アクティブマトリクス基板１の製造工程を示す図２のB−B断面に相当する断面図である。図５、図１０、図１４及び図１８は、アクティブマトリクス基板１の製造工程を示す図２のC−C断面に相当する断面図である。
【００４３】
アクティブマトリクス基板１は、図示を省略するが、透過表示を行う液晶表示装置を構成している。すなわち、液晶表示装置は、アクティブマトリクス基板１と、このアクティブマトリクス基板１に対向して配置された対向基板と、これらの基板の間にシール部材によって封入された液晶層とを有している。また、対向基板の液晶層とは反対側に、光源である図示省略のバックライトユニットが配置されている。
【００４４】
アクティブマトリクス基板１は、拡大断面図である図３に示すように、例えばガラス基板等の絶縁性の透明基板４を有し、その透明基板４には、図１に示すように、互いに平行に延びるゲート配線５と、各ゲート配線５に直交して延びる複数のソース配線６と、ゲート配線５に沿って平行に延びる容量線７とが形成されている。ゲート配線５及び容量線７は、例えばＡｌ、Ｍｏ及びＴｉ等の金属材料により形成されている。そして、ゲート配線５及びソース配線６により矩形状に区画された領域によって、絵素１０が構成されている。すなわち、アクティブマトリクス基板１は、マトリクス状に配置された複数の絵素１０を有している。
【００４５】
各絵素１０には、上記液晶層を駆動する絵素電極１１と、絵素電極１１をスイッチング駆動するスイッチング素子である薄膜トランジスタ（以降、ＴＦＴと略称する）１２と、容量素子２３とがそれぞれ形成されている。
【００４６】
ＴＦＴ１２は、例えばボトムゲート型に構成され、図１に示すように、ゲート配線５に重畳するように配置されると共に、絵素電極１１、ゲート配線５及びソース配線６に接続されている。また、ＴＦＴ１２は、図３に示すように、透明基板４に形成されたゲート配線（ゲート電極）５と、ゲート配線５を覆うゲート絶縁層１３と、ゲート絶縁層１３を覆う半導体層１４とを有している。
【００４７】
半導体層１４は、例えばアモルファスシリコンやポリシリコン等からなる真性半導体層１５と、真性半導体層１５に局部的に例えばＡｓ等の不純物元素が拡散されることにより形成されたソース領域１６、ドレイン領域１７及び容量電極２７とを有している。ソース領域１６及びドレイン領域１７は、図１に示すように、ゲート配線５に重畳するように配置され、互いに所定の間隔をおいて形成されている。そうして、真性半導体層１５におけるソース領域１６とドレイン領域１７との間の領域がチャネル領域１８となっている。また、容量電極２７は、図１、図４及び図５に示すように、容量線７に対向するように配置されている。容量線７と容量電極２７との間には、ゲート絶縁層１３及び真性半導体層１５がこの順に設けられている。
【００４８】
半導体層１４は、例えばＳｉＮｘ等の層間絶縁膜１９によって覆われている。層間絶縁膜１９には、図３に示すように、ソース領域１６及びドレイン領域１７が形成されている領域に開口部２０が形成され、図４に示すように、容量電極２７が形成されている領域に開口部３０が形成されている。
【００４９】
そうして、層間絶縁膜１９の表面には、例えばＩＴＯ等の透明導電膜６，１１が形成されている。層間絶縁膜１９の表面からソース領域１６の表面に連続して形成された透明導電膜６がソース配線６を構成している。すなわち、ソース配線６は直接にソース領域１６に接続されている。
【００５０】
また、層間絶縁膜１９の表面から容量電極２７及びドレイン領域１７の表面に連続して形成された透明導電膜１１が絵素電極１１を構成している。すなわち、絵素電極１１は、ドレイン領域１７及び容量電極２７に直接に接続されている。つまり、絵素電極１１の一部はドレイン配線を兼ねている。こうして、容量素子２３は、互いに対向する容量電極２７と容量線７との間に静電容量を形成するようになっている。
【００５１】
上記半導体層１４は、第１半導体層２４の領域と第２半導体層２５の領域とを含んでいる。すなわち、透明基板４には、ゲート絶縁層１３の上に絵素電極１１と同じ大きさで絵素電極１１に重畳する第１半導体層２４と、ソース配線６と同じ大きさでソース配線６に重畳する第２半導体層２５とが形成されている。第２半導体層２５は、図３〜図５に示すように、第１半導体層２４と同じ層に形成され、それぞれ上記真性半導体層１５を有している。さらに、第１半導体層２４と第２半導体層２５とは、ＴＦＴ１２のチャネル領域１８において一体に繋がっている。したがって、第１半導体層２４の一部には、上記容量電極２７及びドレイン領域１７が形成される一方、第２半導体層２５の一部には、上記ソース領域１６が形成されることとなる。
【００５２】
また、図４に示すように、上記ソース配線６、層間絶縁膜１９、及び第２半導体層２５の各側面は、透明基板４の法線方向に延びる略同一の平面を形成している。一方、上記絵素電極１１、層間絶縁膜１９、及び第１半導体層２４の各側面についても、図３〜図５に示すように、透明基板４の法線方向に延びる略同一の平面を形成している。
【００５３】
こうして、上記アクティブマトリクス基板１のＴＦＴ１２は、ゲート配線５から走査信号が供給されて、ソース領域１６とドレイン領域１７との間に電流が流通可能な流れるオン状態としたときに、画像信号をソース配線６からドレイン領域１７を介して絵素電極１１及び容量電極２７へ供給して、当該絵素１０における液晶層を駆動制御し、透過表示を行うようになっている。
【００５４】
−製造方法−
次に、上記アクティブマトリクス基板１の製造方法について、図２〜図１８を参照して説明する。本実施形態における製造方法の特徴は、後述するように、絵素電極１１とソース配線６とを同時にパターン形成する点にある。
【００５５】
本実施形態１では以下に示す第１工程から第６工程を行う。まず、第１工程では、図６に示すように、透明基板４の上にフォトリソグラフィにより複数のゲート配線５及び容量線７を同時に形成する。尚、例えばグラビア印刷法等によっても、ゲート配線５及び容量配線７を形成することが可能である。
【００５６】
すなわち、予め洗浄（ウェット洗浄及びドライ洗浄等）した透明基板４の表面に、Ａｌ、Ｍｏ及びＴｉ等の金属材料をスパッタリングして、約４００ｎｍの厚みで堆積させる。その後、フォトリソグラフィによって、上記金属材料層の表面にレジストを所定のパターンに形成し、上記レジストから露出している金属材料層をエッチング（ウェットエッチング又はドライエッチング）する。その後、上記レジストをウェット法又はドライ法によって除去する。そのことにより、各ゲート配線５を互いに平行となるように形成すると共に、各容量電極２７をゲート配線５に平行に延びるように形成する。このとき、１枚目のレジストであるフォトマスクを使用する。
【００５７】
次に、第２工程では、ゲート配線５及び容量線７を覆うように、ゲート絶縁層１３、真性半導体層１５（半導体層１４）及び層間絶縁膜１９をこの順に積層する。すなわち、ゲート配線５及び容量線７が形成された透明基板４に対し、ゲート絶縁層１３をプラズマＣＶＤ法によって約４００ｎｍの厚みで形成する。続いて、真性半導体層１５をプラズマＣＶＤ法によって約３００ｎｍの厚みで形成する。次に、層間絶縁膜１９をプラズマＣＶＤ法によって約１０００ｎｍの厚みで形成する。
【００５８】
その後、第３工程では、図７〜図１０に示すように、層間絶縁膜１９をフォトリソグラフィによりパターニングして真性半導体層１５の一部を露出させる。すなわち、フォトリソグラフィを行い、層間絶縁膜１９を例えば反応性イオンエッチング（ＲＩＥ）する。そうして、層間絶縁膜１９に開口部２０，３０をそれぞれ形成し、開口部２０においてソース領域１６及びドレイン領域１７を形成する真性半導体層１５の領域を露出させると共に、開口部３０において容量電極２７を形成する真性半導体層１５の領域を露出させる。このとき、２枚目のフォトマスク（レジスト）を使用する。
【００５９】
次に、第４工程では、図７〜図１０に示すように、露出した上記真性半導体層１５に不純物元素を拡散して、ソース領域１６、ドレイン領域１７、及び容量線７に重畳する容量電極２７を形成すると共に、ソース領域１６、ドレイン領域１７、容量電極２７及び層間絶縁膜１９を覆う透明導電膜２１を形成する。
【００６０】
すなわち、開口部２０，３０で露出している真性半導体層１５に例えばＡｓ等の不純物元素を拡散させる。不純物元素の拡散は、固相拡散、気相拡散、又はイオン注入によって行うことが可能である。Ａｓ＋をイオン注入する場合には、例えば、注入エネルギーを３０ＫｅＶとし、ドーズ量を１．０×１０１６ａｔｏｍｓ／ｃｍ２とする。その後、開口部２０，３０を形成した際に用いたレジストをウェット法又はドライ法によって除去する。続いて、不純物を拡散させた半導体層１４をアニールする。このとき、例えば、６００℃の温度下で約６０秒間のランプアニールを行うことが好ましい。そうして、半導体層１４にソース領域１６、ドレイン領域１７及び容量電極２７をそれぞれ島状に形成する。
【００６１】
その後、図１１〜図１４に示すように、上記真性半導体層１５、ソース領域１６、ドレイン領域１７及び容量電極２７の表面に透明導電膜２１を約２００ｎｍの厚みで一様に形成する。この透明導電膜２１の形成は、例えばプラズマＣＶＤ法やスパッタ法によって行うことができる。
【００６２】
次に、第５工程では、図１１〜図１４に示すように、少なくとも透明導電膜２１、層間絶縁膜１９及び真性半導体層１５をフォトリソグラフィによりパターニングすることにより、絵素電極１１となる領域及びソース配線６となる領域を含む中間体領域３２を形成する。中間体領域３２は、絵素電極１１とソース配線６とがＴＦＴ１２のチャネル領域１８の上方の接続部分３３において繋がった形状を有している。
【００６３】
まず、中間体領域３２にレジストを形成した状態でウェットエッチングを行うことにより、中間体領域３２の周りの透明導電膜２１を除去する。さらに、上記レジストを残したまま、中間体領域３２の周りの層間絶縁膜１９、真性半導体層１５、及びゲート絶縁層１３の上側部分を反応性イオンエッチングによって除去する。その後、上記レジストをウェット法又はドライ法によって中間体領域３２上から除去する。このとき、３枚目のフォトマスク（レジスト）を使用する。
【００６４】
次に、第６工程では、中間体領域３２の透明導電膜２１を、ソース領域１６とドレイン領域１７との間でフォトリソグラフィにより分離することによって、絵素電極１１とソース配線６とを同時に形成する。
【００６５】
すなわち、図１５〜図１８に示すように、中間体領域３２におけるソース配線６と絵素電極１１とを繋いでいる接続部分３３のみにおいて開口するレジスト３４を基板全体に形成する。そうして、上記接続部分３３をウェットエッチング又はドライエッチングによって除去し、絵素電極１１及びソース配線６を形成する。その後、上記レジストをウェット法又はドライ法によって除去する。このとき、４枚目のフォトマスク（レジスト）を使用する。
【００６６】
こうして、以上の第１工程〜第６工程を行うことにより、図１〜図５に示すアクティブマトリクス基板１が製造される。
【００６７】
−実施形態１の効果−
したがって、この実施形態１によると、絵素電極１１とソース配線６とが第５工程及び第６工程において同時にパターン形成することができる。したがって、通常、アクティブマトリクス基板１を安定して製造するために必要な５枚のフォトマスクよりも少ない４枚のフォトマスクによって、そのアクティブマトリクス基板１を製造することができる。
【００６８】
そのことに加え、フォトマスクの数を低減するために、積層された複数の膜と共にレジストをリフトオフするような比較的難しい膜形成技術ではなくて、所定のパターンを確実に形成できる容易な膜形成技術を用いるようにしたので、簡単な工程により各薄膜を精度良く形成することができる。すなわち、本実施形態１によると、フォトマスクの枚数を低減しながらも、容易且つ高精度にアクティブマトリクス基板１を製造することができる。
【００６９】
さらに言えば、フォトマスクの数が２０％減少するため、アクティブマトリクス基板１の製造単価やリードタイムを２０％近く低減させることが可能になる。また、工程数が減少することから、プロセスマージンが増大して歩留まりの向上を図ることが可能になる。
【００７０】
《発明の実施形態２》
図１９〜図３６は、本発明の実施形態２を示している。尚、以降の各実施形態では、図１〜図１８と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００７１】
図１９は、アクティブマトリクス基板１を拡大して示す平面図である。図２０は、１つの絵素の一部をさらに拡大して示す平面図である。図２４、図２５、図２９及び図３３は、アクティブマトリクス基板１の製造工程を示す拡大平面図である。図２１、図２６、図３０及び図３４は、アクティブマトリクス基板１の製造工程を示す図２０のA−A断面に相当する断面図である。図２２、図２７、図３１及び図３５は、アクティブマトリクス基板１の製造工程を示す図２０のB−B断面に相当する断面図である。図２３、図２８、図３２及び図３６は、アクティブマトリクス基板１の製造工程を示す図２０のC−C断面に相当する断面図である。
【００７２】
本実施形態２は、上記実施形態１において第１半導体層２４及び第２半導体層２５の構成が異なっており、第１半導体層２４にソース配線領域３５を形成すると共に、第２半導体層２５にドレイン配線領域３６を形成するようにしたものである。
【００７３】
本実施形態２のアクティブマトリクス基板１では、図１９に示すように、第１半導体層２４にドレイン領域１７と、容量電極２７と、これらドレイン領域１７及び容量電極２７を接続するドレイン配線領域３６とが、連続する一つの領域として形成されている。また、第２半導体層２５には、ソース領域１６と、ソース配線６に沿って延びると共にソース領域に接続されるソース配線領域３５とが、連続する一つの領域として形成されている。ソース配線領域３５は、ソース配線６よりも狭い幅に形成されると共に、ソース配線６に重畳するように形成されている。
【００７４】
−製造方法−
上記アクティブマトリクス基板１を製造する場合には、上記実施形態１と同様に、第１工程を行い、図２４に示すように、透明基板４の上にフォトリソグラフィにより複数のゲート配線５及び容量線７を同時に形成する。このとき、１枚目のフォトマスク（レジスト）を使用する。
【００７５】
次に、第２工程では、上記実施形態１と同様に、ゲート配線５及び容量線７を覆うように、ゲート絶縁層１３、真性半導体層１５（半導体層１４）及び層間絶縁膜１９をこの順に積層する。
【００７６】
続いて、第３工程では、図２５〜図２８に示すように、層間絶縁膜１９をフォトリソグラフィによりパターニングして真性半導体層１５の一部を露出させる。そうして、層間絶縁膜１９に開口部４１，４２をそれぞれ形成し、開口部４１においてソース領域１６及びソース配線領域３５を形成する真性半導体層１５の領域を露出させると共に、開口部４２においてドレイン領域１７、ドレイン配線領域３６及び容量電極２７を形成する真性半導体層１５の領域を露出させる。このとき、２枚目のフォトマスク（レジスト）を使用する。
【００７７】
次に、第４工程では、図２５〜図２８に示すように、開口部４１で露出している真性半導体層１５（第２半導体層２５）に不純物元素を拡散して、ソース領域１６を形成すると共に、ソース配線６が形成される領域にソース配線領域３５をさらに形成する。これと同時に、開口部４２で露出している真性半導体層１５（第１半導体層２４）に不純物元素を拡散して、ドレイン領域１７及び容量電極２７を形成すると共に、これらを繋ぐドレイン配線領域３６をさらに形成する。また、ソース領域１６、ソース配線領域３５、ドレイン領域１７、ドレイン配線領域３６、容量電極２７及び層間絶縁膜１９を覆う透明導電膜２１を形成する。不純物元素の拡散は、上記実施形態１と同様に行う。
【００７８】
次に、第５工程では、図２９〜図３２に示すように、透明導電膜２１、層間絶縁膜１９、真性半導体層１５、及びゲート絶縁層１３の上側部分をフォトリソグラフィによって、上記実施形態１と同様にパターニングして、絵素電極１１となる領域及びソース配線６となる領域を含む中間体領域３２を形成する。このとき、３枚目のフォトマスク（レジスト）を使用する。
【００７９】
次に、第６工程では、上記実施形態１と同様に、図３３〜図３６に示すように、中間体領域３２の接続部分３３のみにおいて開口するレジスト３４を基板全体に形成し、その接続部分３３において中間体領域３２の透明導電膜２１をフォトリソグラフィにより分離する。そのことにより、絵素電極１１とソース配線６とを同時に形成する。このとき、４枚目のフォトマスク（レジスト）を使用する。
【００８０】
以上の第１工程〜第６工程を行うことにより、図１９〜図２３に示すアクティブマトリクス基板１を製造する。
【００８１】
したがって、この実施形態２によっても、絵素電極１１とソース配線６とを同時にパターン形成するようにしたので、上記実施形態１と同様の効果を得ることができる。そのことに加え、ソース配線領域３５は、ソース配線６が一部断線した場合の冗長配線として利用することができる。
【００８２】
《その他の実施形態》
上記実施形態１及び２では、液晶表示装置を構成するアクティブマトリクス基板を、半導体装置の例に挙げて説明したが、本発明はこれに限らず、例えば有機ＥＬ表示装置等の他の表示装置を構成するアクティブマトリクス基板についても同様に適用することができる。さらに、ソース配線、ゲート配線、薄膜トランジスタ及び絵素電極を有する他の半導体装置に適用することができる。
【００８３】
また、上記実施形態１及び２では、透過型の液晶表示装置を構成するアクティブマトリクス基板を例に挙げて説明したが、本発明はこれに限らず、例えば、反射表示を行う液晶表示装置等についても同様に適用することが可能である。この場合、絵素電極１１は、透明導電膜ではなく、周囲光を反射する導電膜によって構成する。さらに、ソース配線６を絵素電極１１と同じ材料によって形成する。このようにしても、上記実施形態１及び２と同様の効果を得ることが可能となる。
【産業上の利用可能性】
【００８４】
以上説明したように、本発明は、例えば液晶表示装置等に用いられる半導体装置及びその製造方法について有用であり、特に、フォトマスクの枚数を低減しながらも、容易且つ高精度に半導体装置を製造する場合に適している。
【図面の簡単な説明】
【００８５】
【図１】実施形態１のアクティブマトリクス基板を拡大して示す平面図である。
【図２】実施形態１の絵素の一部をさらに拡大して示す平面図である。
【図３】実施形態１のアクティブマトリクス基板の製造工程を示す図２のA−A断面に相当する断面図である。
【図４】実施形態１のアクティブマトリクス基板の製造工程を示す図２のB−B断面に相当する断面図である。
【図５】実施形態１のアクティブマトリクス基板の製造工程を示す図２のC−C断面に相当する断面図である。
【図６】実施形態１のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図７】実施形態１のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図８】実施形態１のアクティブマトリクス基板の製造工程を示す図２のA−A断面に相当する断面図である。
【図９】実施形態１のアクティブマトリクス基板の製造工程を示す図２のB−B断面に相当する断面図である。
【図１０】実施形態１のアクティブマトリクス基板の製造工程を示す図２のC−C断面に相当する断面図である。
【図１１】実施形態１のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図１２】実施形態１のアクティブマトリクス基板の製造工程を示す図２のA−A断面に相当する断面図である。
【図１３】実施形態１のアクティブマトリクス基板の製造工程を示す図２のB−B断面に相当する断面図である。
【図１４】実施形態１のアクティブマトリクス基板の製造工程を示す図２のC−C断面に相当する断面図である。
【図１５】実施形態１のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図１６】実施形態１のアクティブマトリクス基板の製造工程を示す図２のA−A断面に相当する断面図である。
【図１７】実施形態１のアクティブマトリクス基板の製造工程を示す図２のB−B断面に相当する断面図である。
【図１８】実施形態１のアクティブマトリクス基板の製造工程を示す図２のC−C断面に相当する断面図である。
【図１９】実施形態２のアクティブマトリクス基板を拡大して示す平面図である。
【図２０】実施形態２の絵素の一部をさらに拡大して示す平面図である。
【図２１】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のA−A断面に相当する断面図である。
【図２２】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のB−B断面に相当する断面図である。
【図２３】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のC−C断面に相当する断面図である。
【図２４】実施形態２のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図２５】実施形態２のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図２６】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のA−A断面に相当する断面図である。
【図２７】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のB−B断面に相当する断面図である。
【図２８】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のC−C断面に相当する断面図である。
【図２９】実施形態２のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図３０】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のA−A断面に相当する断面図である。
【図３１】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のB−B断面に相当する断面図である。
【図３２】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のC−C断面に相当する断面図である。
【図３３】実施形態２のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図３４】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のA−A断面に相当する断面図である。
【図３５】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のB−B断面に相当する断面図である。
【図３６】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のC−C断面に相当する断面図である。
【図３７】従来のアクティブマトリクス基板に形成されたＴＦＴを示す平面図である。
【図３８】従来のアクティブマトリクス基板の一部を拡大して示す平面図である。
【図３９】従来のアクティブマトリクス基板の製造工程を示す平面図である。
【図４０】従来のアクティブマトリクス基板の製造工程を示す平面図である。
【図４１】従来のアクティブマトリクス基板の製造工程を示す平面図である。
【図４２】従来のアクティブマトリクス基板の製造工程を示す平面図である。
【符号の説明】
【００８６】
１ アクティブマトリクス基板（半導体装置）
５ ゲート配線
６ ソース配線（導電膜）
７ 容量線
１０ 絵素
１１ 絵素電極（導電膜）
１２ ＴＦＴ（薄膜トランジスタ）
１３ ゲート絶縁層
１４ 半導体層
１５ 真性半導体層
１６ ソース領域
１７ ドレイン領域
１８ チャネル領域
１９ 層間絶縁膜
２１ 透明導電膜
２３ 容量素子
２４ 第１半導体層
２５ 第２半導体層
２７ 容量電極
３２ 中間体領域
３３ 接続部分
３５ ソース配線領域
３６ ドレイン配線領域
【技術分野】
【０００１】
本発明は、例えば液晶表示装置等に用いられる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動される液晶表示装置は、半導体装置であるアクティブマトリクス基板を有している。アクティブマトリクス基板には、液晶表示装置の絵素を駆動するスイッチング素子である薄膜トランジスタ（以下、ＴＦＴと略称する）が複数形成されている。図３７は、液晶表示装置のアクティブマトリクス基板１００に形成されたＴＦＴ１０１を示す平面図である。
【０００３】
ＴＦＴ１０１は、マトリクス状に配置された複数の絵素１０２毎にそれぞれ設けられており、例えばボトムゲート型に形成されている。アクティブマトリクス基板１００には、図３７において、上下方向に延びるソース配線１０３と、左右方向に延びるゲート配線１０４と、ゲート配線１０４に平行に延びる容量線１０５とが、それぞれ形成されている。
【０００４】
ＴＦＴ１０１は、ゲート配線１０４に重畳する活性層１０６と、ソース配線１０３に接続されたソース部１０７と、ドレイン部１０８を有している。一方、各絵素１０２には、容量線１０５に重畳するように容量電極１０９が形成されている。上記ドレイン部１０８は、容量電極１０９及び活性層１０６の双方に重畳するように形成されている。さらに、ソース部１０７及びドレイン部１０８を覆う層間絶縁膜が形成されると共に、その層間絶縁膜の表面には、コンタクトホール１１０を介してドレイン部１０８に接続された絵素電極１１１が形成されている。
【０００５】
次に、図３８〜図４２を参照して、上記ＴＦＴ１０１の製造方法について説明する。図３８は、ＴＦＴ１０１を拡大して示す平面図である。図３９〜図４２は各製造工程を示す平面図である。
【０００６】
まず、図３９に示すように、洗浄した基板上に金属材料の層をスパッタリングし、その金属材料層をフォトリソグラフィによってパターニングし、ゲート配線１０４と、容量線１０５とを形成する。このとき、１枚目のフォトマスクを使用する。
【０００７】
続いて、図４０に示すように、ゲート絶縁層、真性半導体層及び半導体層を順に堆積した後に、フォトリソグラフィによって真性半導体層及び半導体層をパターニングし、活性層１０６及び容量電極１０９を形成する。このとき、２枚目のフォトマスクを使用する。
【０００８】
次に、図４１に示すように、金属材料の層を堆積して形成した後に、その層をフォトリソグラフィによってパターニングし、ソース配線１０３、ソース部１０７及びドレイン部１０８を形成する。この工程で、３枚目のフォトマスクを使用する。
【０００９】
次に、図４２に示すように、上記ソース配線１０３等を覆うように堆積させた層間絶縁膜に対し、容量電極１０９及びドレイン部１０８の上方位置にコンタクトホール１１０をフォトリソグラフィによって形成する。このことにより、４枚目のフォトマスクを使用する。
【００１０】
その後、図３８に示すように、層間絶縁膜の表面に透明導電膜を堆積し、その透明導電膜をフォトリソグラフィによりパターニングすることによって、絵素電極１１１を形成する。このとき、５枚目のフォトマスクを使用する。
【００１１】
このように、上記ＴＦＴ１０１を安定して製造する場合には、通常、合計で５枚のフォトマスクが必要となる。しかし、工程数の低減やコストの低下を図るためには、フォトリソグラフィの回数を低減すること、つまり使用するフォトマスクの枚数を低減することが望ましい。
【００１２】
そこで、例えば特許文献１に開示されるように、フォトマスクの枚数を４枚に減らしてＴＦＴを製造することが知られている。すなわち、この特許文献１では、真性半導体膜状にレジストをパターニングした後に、外因性半導体膜及びソースドレイン層を堆積し、上記レジストをリフトオフして取り除くことによって、外因性半導体膜及びソースドレイン層をパターニングするようにしている。
【特許文献１】特開平５−２９９４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記特許文献１の製造方法では、レジストの側壁にソースドレイン膜が形成されないようにすることは、実際のところ非常に困難である。また、レジストの形状によっては、ソースドレイン膜におけるレジストが除去された部分にオーバーハングが生じて、その後の高精度の膜形成が困難になる虞れがある。
【００１４】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、フォトマスクの枚数を低減しながらも、容易且つ高精度に半導体装置を製造可能にしようとすることにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、この発明では、半導体装置の絵素電極とソース配線とを同時に形成するようにした。
【００１６】
具体的に、本発明に係る半導体装置の製造方法は、基板上にゲート配線を形成する第１工程と、上記ゲート配線を覆うように、ゲート絶縁層、真性半導体層及び層間絶縁膜をこの順に積層する第２工程と、上記層間絶縁膜をフォトリソグラフィによりパターニングして上記真性半導体層の一部を露出させる第３工程と、露出した上記真性半導体層に不純物元素を拡散して、ソース領域及びドレイン領域を形成すると共に、上記ソース領域、上記ドレイン領域及び上記層間絶縁膜を覆う導電膜を形成する第４工程と、少なくとも上記導電膜、上記層間絶縁膜及び上記真性半導体層をフォトリソグラフィによってパターニングすることにより、絵素電極となる領域及びソース配線となる領域を含む中間体領域を形成する第５工程と、上記中間体領域の上記導電膜を、上記ソース領域と上記ドレイン領域との間でフォトリソグラフィにより分離することによって、上記絵素電極と上記ソース配線とを同時に形成する第６工程とを含んでいる。
【００１７】
上記第１工程では、上記基板上にフォトリソグラフィにより容量線を上記ゲート配線と同時に形成し、上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記容量線に重畳する容量電極をさらに形成してもよい。
【００１８】
上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記容量電極と上記ドレイン領域とを接続するドレイン配線領域をさらに形成してもよい。
【００１９】
上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記ソース領域に接続されるソース配線領域を、上記ソース配線が形成される領域にさらに形成してもよい。
【００２０】
また、本発明に係る半導体装置の製造方法は、ゲート配線と、ソース配線と、上記ゲート配線及び上記ソース配線に接続された薄膜トランジスタと、上記薄膜トランジスタに接続された絵素電極とを備えた半導体装置を製造する方法であって、上記絵素電極と上記ソース配線とを同時にパターン形成する。
【００２１】
上記薄膜トランジスタは、ボトムゲート型に構成されていることが好ましい。
【００２２】
上記半導体装置は、上記絵素電極と同じ大きさで該絵素電極に重畳する第１半導体層と、上記ソース配線と同じ大きさで該ソース配線に重畳すると共に、上記第１半導体層と同じ層に形成された第２半導体層とを有していることが望ましい。
【００２３】
上記第１半導体層及び上記第２半導体層は、真性半導体層を有していることが好ましい。
【００２４】
また、本発明に係る半導体装置は、ゲート配線と、ソース配線と、上記ゲート配線及び上記ソース配線に接続された薄膜トランジスタと、上記薄膜トランジスタに接続された絵素電極とを備えた半導体装置であって、上記絵素電極と同じ大きさで該絵素電極に重畳する第１半導体層と、上記ソース配線と同じ大きさで該ソース配線に重畳すると共に、上記第１半導体層と同じ層に形成された第２半導体層とを有している。
【００２５】
上記第１半導体層及び上記第２半導体層は、真性半導体層を有していることが好ましい。
【００２６】
上記薄膜トランジスタは、ボトムゲート型に構成されていることが好ましい。
【００２７】
上記ゲート配線に沿って延びる容量線と、上記容量線に対向する容量電極とを有し、上記容量電極は、上記第１半導体層の一部に不純物元素が拡散して形成されていてもよい。
【００２８】
−作用−
次に、本発明の作用について説明する。
【００２９】
本発明に係る半導体装置を製造する場合には、まず第１工程において、基板上にフォトリソグラフィによりゲート配線を形成する。このとき、１枚目のフォトマスクを使用する。第１工程では、基板上にフォトリソグラフィによって、ゲート配線に沿って延びる容量線をゲート配線と同時に形成してもよい。
【００３０】
次に、第２工程において、上記ゲート配線を覆うように、ゲート絶縁層、真性半導体層及び層間絶縁膜をこの順に積層する。続いて、第３工程において、上記層間絶縁膜をフォトリソグラフィによりパターニングして上記真性半導体層の一部を露出させる。このとき、２枚目のフォトマスクを使用する。
【００３１】
その後、第４工程において、露出した上記真性半導体層に不純物元素を拡散して、ソース領域及びドレイン領域を形成すると共に、ソース領域、ドレイン領域及び層間絶縁膜を覆う導電膜を形成する。
【００３２】
この第４工程では、露出した上記真性半導体層に不純物元素を拡散して、容量線に重畳する容量電極をさらに形成してもよい。この容量電極は上記ソース領域等と同じ工程で形成されるため、上記容量線及び容量電極は工程数を増加させることなく形成される。
【００３３】
この場合、露出した上記真性半導体層に不純物元素を拡散して、容量線とドレイン領域とを接続するドレイン配線領域をさらに形成することが可能である。このドレイン配線領域も、上記ソース領域等と同じ工程で形成される。また、露出した上記真性半導体層に不純物元素を拡散して、ソース領域に接続されるソース配線領域を、ソース配線が形成される領域にさらに形成することも可能である。このソース配線領域も、上記ソース領域等と同じ工程で形成される。
【００３４】
次に、第５工程において、少なくとも導電膜、層間絶縁膜及び真性半導体層をフォトリソグラフィによってパターニングすることにより、絵素電極となる領域及びソース配線となる領域を含む中間体領域を形成する。このとき、３枚目のフォトマスクを使用する。
【００３５】
次に、第６工程において、上記中間体領域の導電膜を、ソース領域とドレイン領域との間でフォトリソグラフィにより分離することによって、絵素電極とソース配線とを同時に形成する。このとき、４枚目のフォトマスクを使用する。
【００３６】
こうして製造された半導体装置は、ゲート配線と、ソース配線と、上記ゲート配線及びソース配線に接続された例えばボトムゲート型の薄膜トランジスタと、薄膜トランジスタに接続された絵素電極とを備える。
【００３７】
このように、本発明によると、絵素電極とソース配線とが同時にパターン形成されるため、通常、半導体装置を安定して製造するために必要な５枚のフォトマスクよりも少ない４枚のフォトマスクによって、半導体装置を製造することが可能になる。そのことに加え、簡単な工程を行うことにより、各薄膜を精度良く形成することが可能になる。すなわち、本発明によると、フォトマスクの枚数を低減しながらも、容易且つ高精度に半導体装置が製造される。
【００３８】
そして、第５工程において、導電膜、層間絶縁膜及び真性半導体層をフォトリソグラフィによってパターニングして上記中間体領域を形成していることから、絵素電極と同じ大きさで絵素電極に重畳する第１半導体層と、ソース配線と同じ大きさでソース配線に重畳する第２半導体層とがそれぞれ形成され、これら第１半導体層及び第２半導体層は、互いに同じ層に形成されることとなる。上記第１半導体層及び第２半導体層は、例えば、上記真性半導体層を含んで形成される。また、例えば、上記容量電極は、第１半導体層の一部に不純物元素を拡散させることにより形成される。
【発明の効果】
【００３９】
本発明によれば、半導体装置の絵素電極とソース配線とを同時に形成するようにしたので、フォトマスクの枚数を低減しながらも、容易且つ高精度に半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００４１】
《発明の実施形態１》
図１〜図１８は、本発明の実施形態１を示している。
【００４２】
図１は、半導体装置であるアクティブマトリクス基板１を拡大して示す平面図である。図２は、１つの絵素の一部をさらに拡大して示す平面図である。図６、図７、図１１及び図１５は、アクティブマトリクス基板１の製造工程を示す拡大平面図である。図３、図８、図１２及び図１６は、アクティブマトリクス基板１の製造工程を示す図２のA−A断面に相当する断面図である。図４、図９、図１３及び図１７は、アクティブマトリクス基板１の製造工程を示す図２のB−B断面に相当する断面図である。図５、図１０、図１４及び図１８は、アクティブマトリクス基板１の製造工程を示す図２のC−C断面に相当する断面図である。
【００４３】
アクティブマトリクス基板１は、図示を省略するが、透過表示を行う液晶表示装置を構成している。すなわち、液晶表示装置は、アクティブマトリクス基板１と、このアクティブマトリクス基板１に対向して配置された対向基板と、これらの基板の間にシール部材によって封入された液晶層とを有している。また、対向基板の液晶層とは反対側に、光源である図示省略のバックライトユニットが配置されている。
【００４４】
アクティブマトリクス基板１は、拡大断面図である図３に示すように、例えばガラス基板等の絶縁性の透明基板４を有し、その透明基板４には、図１に示すように、互いに平行に延びるゲート配線５と、各ゲート配線５に直交して延びる複数のソース配線６と、ゲート配線５に沿って平行に延びる容量線７とが形成されている。ゲート配線５及び容量線７は、例えばＡｌ、Ｍｏ及びＴｉ等の金属材料により形成されている。そして、ゲート配線５及びソース配線６により矩形状に区画された領域によって、絵素１０が構成されている。すなわち、アクティブマトリクス基板１は、マトリクス状に配置された複数の絵素１０を有している。
【００４５】
各絵素１０には、上記液晶層を駆動する絵素電極１１と、絵素電極１１をスイッチング駆動するスイッチング素子である薄膜トランジスタ（以降、ＴＦＴと略称する）１２と、容量素子２３とがそれぞれ形成されている。
【００４６】
ＴＦＴ１２は、例えばボトムゲート型に構成され、図１に示すように、ゲート配線５に重畳するように配置されると共に、絵素電極１１、ゲート配線５及びソース配線６に接続されている。また、ＴＦＴ１２は、図３に示すように、透明基板４に形成されたゲート配線（ゲート電極）５と、ゲート配線５を覆うゲート絶縁層１３と、ゲート絶縁層１３を覆う半導体層１４とを有している。
【００４７】
半導体層１４は、例えばアモルファスシリコンやポリシリコン等からなる真性半導体層１５と、真性半導体層１５に局部的に例えばＡｓ等の不純物元素が拡散されることにより形成されたソース領域１６、ドレイン領域１７及び容量電極２７とを有している。ソース領域１６及びドレイン領域１７は、図１に示すように、ゲート配線５に重畳するように配置され、互いに所定の間隔をおいて形成されている。そうして、真性半導体層１５におけるソース領域１６とドレイン領域１７との間の領域がチャネル領域１８となっている。また、容量電極２７は、図１、図４及び図５に示すように、容量線７に対向するように配置されている。容量線７と容量電極２７との間には、ゲート絶縁層１３及び真性半導体層１５がこの順に設けられている。
【００４８】
半導体層１４は、例えばＳｉＮｘ等の層間絶縁膜１９によって覆われている。層間絶縁膜１９には、図３に示すように、ソース領域１６及びドレイン領域１７が形成されている領域に開口部２０が形成され、図４に示すように、容量電極２７が形成されている領域に開口部３０が形成されている。
【００４９】
そうして、層間絶縁膜１９の表面には、例えばＩＴＯ等の透明導電膜６，１１が形成されている。層間絶縁膜１９の表面からソース領域１６の表面に連続して形成された透明導電膜６がソース配線６を構成している。すなわち、ソース配線６は直接にソース領域１６に接続されている。
【００５０】
また、層間絶縁膜１９の表面から容量電極２７及びドレイン領域１７の表面に連続して形成された透明導電膜１１が絵素電極１１を構成している。すなわち、絵素電極１１は、ドレイン領域１７及び容量電極２７に直接に接続されている。つまり、絵素電極１１の一部はドレイン配線を兼ねている。こうして、容量素子２３は、互いに対向する容量電極２７と容量線７との間に静電容量を形成するようになっている。
【００５１】
上記半導体層１４は、第１半導体層２４の領域と第２半導体層２５の領域とを含んでいる。すなわち、透明基板４には、ゲート絶縁層１３の上に絵素電極１１と同じ大きさで絵素電極１１に重畳する第１半導体層２４と、ソース配線６と同じ大きさでソース配線６に重畳する第２半導体層２５とが形成されている。第２半導体層２５は、図３〜図５に示すように、第１半導体層２４と同じ層に形成され、それぞれ上記真性半導体層１５を有している。さらに、第１半導体層２４と第２半導体層２５とは、ＴＦＴ１２のチャネル領域１８において一体に繋がっている。したがって、第１半導体層２４の一部には、上記容量電極２７及びドレイン領域１７が形成される一方、第２半導体層２５の一部には、上記ソース領域１６が形成されることとなる。
【００５２】
また、図４に示すように、上記ソース配線６、層間絶縁膜１９、及び第２半導体層２５の各側面は、透明基板４の法線方向に延びる略同一の平面を形成している。一方、上記絵素電極１１、層間絶縁膜１９、及び第１半導体層２４の各側面についても、図３〜図５に示すように、透明基板４の法線方向に延びる略同一の平面を形成している。
【００５３】
こうして、上記アクティブマトリクス基板１のＴＦＴ１２は、ゲート配線５から走査信号が供給されて、ソース領域１６とドレイン領域１７との間に電流が流通可能な流れるオン状態としたときに、画像信号をソース配線６からドレイン領域１７を介して絵素電極１１及び容量電極２７へ供給して、当該絵素１０における液晶層を駆動制御し、透過表示を行うようになっている。
【００５４】
−製造方法−
次に、上記アクティブマトリクス基板１の製造方法について、図２〜図１８を参照して説明する。本実施形態における製造方法の特徴は、後述するように、絵素電極１１とソース配線６とを同時にパターン形成する点にある。
【００５５】
本実施形態１では以下に示す第１工程から第６工程を行う。まず、第１工程では、図６に示すように、透明基板４の上にフォトリソグラフィにより複数のゲート配線５及び容量線７を同時に形成する。尚、例えばグラビア印刷法等によっても、ゲート配線５及び容量配線７を形成することが可能である。
【００５６】
すなわち、予め洗浄（ウェット洗浄及びドライ洗浄等）した透明基板４の表面に、Ａｌ、Ｍｏ及びＴｉ等の金属材料をスパッタリングして、約４００ｎｍの厚みで堆積させる。その後、フォトリソグラフィによって、上記金属材料層の表面にレジストを所定のパターンに形成し、上記レジストから露出している金属材料層をエッチング（ウェットエッチング又はドライエッチング）する。その後、上記レジストをウェット法又はドライ法によって除去する。そのことにより、各ゲート配線５を互いに平行となるように形成すると共に、各容量電極２７をゲート配線５に平行に延びるように形成する。このとき、１枚目のレジストであるフォトマスクを使用する。
【００５７】
次に、第２工程では、ゲート配線５及び容量線７を覆うように、ゲート絶縁層１３、真性半導体層１５（半導体層１４）及び層間絶縁膜１９をこの順に積層する。すなわち、ゲート配線５及び容量線７が形成された透明基板４に対し、ゲート絶縁層１３をプラズマＣＶＤ法によって約４００ｎｍの厚みで形成する。続いて、真性半導体層１５をプラズマＣＶＤ法によって約３００ｎｍの厚みで形成する。次に、層間絶縁膜１９をプラズマＣＶＤ法によって約１０００ｎｍの厚みで形成する。
【００５８】
その後、第３工程では、図７〜図１０に示すように、層間絶縁膜１９をフォトリソグラフィによりパターニングして真性半導体層１５の一部を露出させる。すなわち、フォトリソグラフィを行い、層間絶縁膜１９を例えば反応性イオンエッチング（ＲＩＥ）する。そうして、層間絶縁膜１９に開口部２０，３０をそれぞれ形成し、開口部２０においてソース領域１６及びドレイン領域１７を形成する真性半導体層１５の領域を露出させると共に、開口部３０において容量電極２７を形成する真性半導体層１５の領域を露出させる。このとき、２枚目のフォトマスク（レジスト）を使用する。
【００５９】
次に、第４工程では、図７〜図１０に示すように、露出した上記真性半導体層１５に不純物元素を拡散して、ソース領域１６、ドレイン領域１７、及び容量線７に重畳する容量電極２７を形成すると共に、ソース領域１６、ドレイン領域１７、容量電極２７及び層間絶縁膜１９を覆う透明導電膜２１を形成する。
【００６０】
すなわち、開口部２０，３０で露出している真性半導体層１５に例えばＡｓ等の不純物元素を拡散させる。不純物元素の拡散は、固相拡散、気相拡散、又はイオン注入によって行うことが可能である。Ａｓ＋をイオン注入する場合には、例えば、注入エネルギーを３０ＫｅＶとし、ドーズ量を１．０×１０１６ａｔｏｍｓ／ｃｍ２とする。その後、開口部２０，３０を形成した際に用いたレジストをウェット法又はドライ法によって除去する。続いて、不純物を拡散させた半導体層１４をアニールする。このとき、例えば、６００℃の温度下で約６０秒間のランプアニールを行うことが好ましい。そうして、半導体層１４にソース領域１６、ドレイン領域１７及び容量電極２７をそれぞれ島状に形成する。
【００６１】
その後、図１１〜図１４に示すように、上記真性半導体層１５、ソース領域１６、ドレイン領域１７及び容量電極２７の表面に透明導電膜２１を約２００ｎｍの厚みで一様に形成する。この透明導電膜２１の形成は、例えばプラズマＣＶＤ法やスパッタ法によって行うことができる。
【００６２】
次に、第５工程では、図１１〜図１４に示すように、少なくとも透明導電膜２１、層間絶縁膜１９及び真性半導体層１５をフォトリソグラフィによりパターニングすることにより、絵素電極１１となる領域及びソース配線６となる領域を含む中間体領域３２を形成する。中間体領域３２は、絵素電極１１とソース配線６とがＴＦＴ１２のチャネル領域１８の上方の接続部分３３において繋がった形状を有している。
【００６３】
まず、中間体領域３２にレジストを形成した状態でウェットエッチングを行うことにより、中間体領域３２の周りの透明導電膜２１を除去する。さらに、上記レジストを残したまま、中間体領域３２の周りの層間絶縁膜１９、真性半導体層１５、及びゲート絶縁層１３の上側部分を反応性イオンエッチングによって除去する。その後、上記レジストをウェット法又はドライ法によって中間体領域３２上から除去する。このとき、３枚目のフォトマスク（レジスト）を使用する。
【００６４】
次に、第６工程では、中間体領域３２の透明導電膜２１を、ソース領域１６とドレイン領域１７との間でフォトリソグラフィにより分離することによって、絵素電極１１とソース配線６とを同時に形成する。
【００６５】
すなわち、図１５〜図１８に示すように、中間体領域３２におけるソース配線６と絵素電極１１とを繋いでいる接続部分３３のみにおいて開口するレジスト３４を基板全体に形成する。そうして、上記接続部分３３をウェットエッチング又はドライエッチングによって除去し、絵素電極１１及びソース配線６を形成する。その後、上記レジストをウェット法又はドライ法によって除去する。このとき、４枚目のフォトマスク（レジスト）を使用する。
【００６６】
こうして、以上の第１工程〜第６工程を行うことにより、図１〜図５に示すアクティブマトリクス基板１が製造される。
【００６７】
−実施形態１の効果−
したがって、この実施形態１によると、絵素電極１１とソース配線６とが第５工程及び第６工程において同時にパターン形成することができる。したがって、通常、アクティブマトリクス基板１を安定して製造するために必要な５枚のフォトマスクよりも少ない４枚のフォトマスクによって、そのアクティブマトリクス基板１を製造することができる。
【００６８】
そのことに加え、フォトマスクの数を低減するために、積層された複数の膜と共にレジストをリフトオフするような比較的難しい膜形成技術ではなくて、所定のパターンを確実に形成できる容易な膜形成技術を用いるようにしたので、簡単な工程により各薄膜を精度良く形成することができる。すなわち、本実施形態１によると、フォトマスクの枚数を低減しながらも、容易且つ高精度にアクティブマトリクス基板１を製造することができる。
【００６９】
さらに言えば、フォトマスクの数が２０％減少するため、アクティブマトリクス基板１の製造単価やリードタイムを２０％近く低減させることが可能になる。また、工程数が減少することから、プロセスマージンが増大して歩留まりの向上を図ることが可能になる。
【００７０】
《発明の実施形態２》
図１９〜図３６は、本発明の実施形態２を示している。尚、以降の各実施形態では、図１〜図１８と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００７１】
図１９は、アクティブマトリクス基板１を拡大して示す平面図である。図２０は、１つの絵素の一部をさらに拡大して示す平面図である。図２４、図２５、図２９及び図３３は、アクティブマトリクス基板１の製造工程を示す拡大平面図である。図２１、図２６、図３０及び図３４は、アクティブマトリクス基板１の製造工程を示す図２０のA−A断面に相当する断面図である。図２２、図２７、図３１及び図３５は、アクティブマトリクス基板１の製造工程を示す図２０のB−B断面に相当する断面図である。図２３、図２８、図３２及び図３６は、アクティブマトリクス基板１の製造工程を示す図２０のC−C断面に相当する断面図である。
【００７２】
本実施形態２は、上記実施形態１において第１半導体層２４及び第２半導体層２５の構成が異なっており、第１半導体層２４にソース配線領域３５を形成すると共に、第２半導体層２５にドレイン配線領域３６を形成するようにしたものである。
【００７３】
本実施形態２のアクティブマトリクス基板１では、図１９に示すように、第１半導体層２４にドレイン領域１７と、容量電極２７と、これらドレイン領域１７及び容量電極２７を接続するドレイン配線領域３６とが、連続する一つの領域として形成されている。また、第２半導体層２５には、ソース領域１６と、ソース配線６に沿って延びると共にソース領域に接続されるソース配線領域３５とが、連続する一つの領域として形成されている。ソース配線領域３５は、ソース配線６よりも狭い幅に形成されると共に、ソース配線６に重畳するように形成されている。
【００７４】
−製造方法−
上記アクティブマトリクス基板１を製造する場合には、上記実施形態１と同様に、第１工程を行い、図２４に示すように、透明基板４の上にフォトリソグラフィにより複数のゲート配線５及び容量線７を同時に形成する。このとき、１枚目のフォトマスク（レジスト）を使用する。
【００７５】
次に、第２工程では、上記実施形態１と同様に、ゲート配線５及び容量線７を覆うように、ゲート絶縁層１３、真性半導体層１５（半導体層１４）及び層間絶縁膜１９をこの順に積層する。
【００７６】
続いて、第３工程では、図２５〜図２８に示すように、層間絶縁膜１９をフォトリソグラフィによりパターニングして真性半導体層１５の一部を露出させる。そうして、層間絶縁膜１９に開口部４１，４２をそれぞれ形成し、開口部４１においてソース領域１６及びソース配線領域３５を形成する真性半導体層１５の領域を露出させると共に、開口部４２においてドレイン領域１７、ドレイン配線領域３６及び容量電極２７を形成する真性半導体層１５の領域を露出させる。このとき、２枚目のフォトマスク（レジスト）を使用する。
【００７７】
次に、第４工程では、図２５〜図２８に示すように、開口部４１で露出している真性半導体層１５（第２半導体層２５）に不純物元素を拡散して、ソース領域１６を形成すると共に、ソース配線６が形成される領域にソース配線領域３５をさらに形成する。これと同時に、開口部４２で露出している真性半導体層１５（第１半導体層２４）に不純物元素を拡散して、ドレイン領域１７及び容量電極２７を形成すると共に、これらを繋ぐドレイン配線領域３６をさらに形成する。また、ソース領域１６、ソース配線領域３５、ドレイン領域１７、ドレイン配線領域３６、容量電極２７及び層間絶縁膜１９を覆う透明導電膜２１を形成する。不純物元素の拡散は、上記実施形態１と同様に行う。
【００７８】
次に、第５工程では、図２９〜図３２に示すように、透明導電膜２１、層間絶縁膜１９、真性半導体層１５、及びゲート絶縁層１３の上側部分をフォトリソグラフィによって、上記実施形態１と同様にパターニングして、絵素電極１１となる領域及びソース配線６となる領域を含む中間体領域３２を形成する。このとき、３枚目のフォトマスク（レジスト）を使用する。
【００７９】
次に、第６工程では、上記実施形態１と同様に、図３３〜図３６に示すように、中間体領域３２の接続部分３３のみにおいて開口するレジスト３４を基板全体に形成し、その接続部分３３において中間体領域３２の透明導電膜２１をフォトリソグラフィにより分離する。そのことにより、絵素電極１１とソース配線６とを同時に形成する。このとき、４枚目のフォトマスク（レジスト）を使用する。
【００８０】
以上の第１工程〜第６工程を行うことにより、図１９〜図２３に示すアクティブマトリクス基板１を製造する。
【００８１】
したがって、この実施形態２によっても、絵素電極１１とソース配線６とを同時にパターン形成するようにしたので、上記実施形態１と同様の効果を得ることができる。そのことに加え、ソース配線領域３５は、ソース配線６が一部断線した場合の冗長配線として利用することができる。
【００８２】
《その他の実施形態》
上記実施形態１及び２では、液晶表示装置を構成するアクティブマトリクス基板を、半導体装置の例に挙げて説明したが、本発明はこれに限らず、例えば有機ＥＬ表示装置等の他の表示装置を構成するアクティブマトリクス基板についても同様に適用することができる。さらに、ソース配線、ゲート配線、薄膜トランジスタ及び絵素電極を有する他の半導体装置に適用することができる。
【００８３】
また、上記実施形態１及び２では、透過型の液晶表示装置を構成するアクティブマトリクス基板を例に挙げて説明したが、本発明はこれに限らず、例えば、反射表示を行う液晶表示装置等についても同様に適用することが可能である。この場合、絵素電極１１は、透明導電膜ではなく、周囲光を反射する導電膜によって構成する。さらに、ソース配線６を絵素電極１１と同じ材料によって形成する。このようにしても、上記実施形態１及び２と同様の効果を得ることが可能となる。
【産業上の利用可能性】
【００８４】
以上説明したように、本発明は、例えば液晶表示装置等に用いられる半導体装置及びその製造方法について有用であり、特に、フォトマスクの枚数を低減しながらも、容易且つ高精度に半導体装置を製造する場合に適している。
【図面の簡単な説明】
【００８５】
【図１】実施形態１のアクティブマトリクス基板を拡大して示す平面図である。
【図２】実施形態１の絵素の一部をさらに拡大して示す平面図である。
【図３】実施形態１のアクティブマトリクス基板の製造工程を示す図２のA−A断面に相当する断面図である。
【図４】実施形態１のアクティブマトリクス基板の製造工程を示す図２のB−B断面に相当する断面図である。
【図５】実施形態１のアクティブマトリクス基板の製造工程を示す図２のC−C断面に相当する断面図である。
【図６】実施形態１のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図７】実施形態１のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図８】実施形態１のアクティブマトリクス基板の製造工程を示す図２のA−A断面に相当する断面図である。
【図９】実施形態１のアクティブマトリクス基板の製造工程を示す図２のB−B断面に相当する断面図である。
【図１０】実施形態１のアクティブマトリクス基板の製造工程を示す図２のC−C断面に相当する断面図である。
【図１１】実施形態１のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図１２】実施形態１のアクティブマトリクス基板の製造工程を示す図２のA−A断面に相当する断面図である。
【図１３】実施形態１のアクティブマトリクス基板の製造工程を示す図２のB−B断面に相当する断面図である。
【図１４】実施形態１のアクティブマトリクス基板の製造工程を示す図２のC−C断面に相当する断面図である。
【図１５】実施形態１のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図１６】実施形態１のアクティブマトリクス基板の製造工程を示す図２のA−A断面に相当する断面図である。
【図１７】実施形態１のアクティブマトリクス基板の製造工程を示す図２のB−B断面に相当する断面図である。
【図１８】実施形態１のアクティブマトリクス基板の製造工程を示す図２のC−C断面に相当する断面図である。
【図１９】実施形態２のアクティブマトリクス基板を拡大して示す平面図である。
【図２０】実施形態２の絵素の一部をさらに拡大して示す平面図である。
【図２１】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のA−A断面に相当する断面図である。
【図２２】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のB−B断面に相当する断面図である。
【図２３】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のC−C断面に相当する断面図である。
【図２４】実施形態２のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図２５】実施形態２のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図２６】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のA−A断面に相当する断面図である。
【図２７】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のB−B断面に相当する断面図である。
【図２８】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のC−C断面に相当する断面図である。
【図２９】実施形態２のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図３０】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のA−A断面に相当する断面図である。
【図３１】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のB−B断面に相当する断面図である。
【図３２】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のC−C断面に相当する断面図である。
【図３３】実施形態２のアクティブマトリクス基板の製造工程を示す拡大平面図である。
【図３４】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のA−A断面に相当する断面図である。
【図３５】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のB−B断面に相当する断面図である。
【図３６】実施形態２のアクティブマトリクス基板の製造工程を示す図２０のC−C断面に相当する断面図である。
【図３７】従来のアクティブマトリクス基板に形成されたＴＦＴを示す平面図である。
【図３８】従来のアクティブマトリクス基板の一部を拡大して示す平面図である。
【図３９】従来のアクティブマトリクス基板の製造工程を示す平面図である。
【図４０】従来のアクティブマトリクス基板の製造工程を示す平面図である。
【図４１】従来のアクティブマトリクス基板の製造工程を示す平面図である。
【図４２】従来のアクティブマトリクス基板の製造工程を示す平面図である。
【符号の説明】
【００８６】
１ アクティブマトリクス基板（半導体装置）
５ ゲート配線
６ ソース配線（導電膜）
７ 容量線
１０ 絵素
１１ 絵素電極（導電膜）
１２ ＴＦＴ（薄膜トランジスタ）
１３ ゲート絶縁層
１４ 半導体層
１５ 真性半導体層
１６ ソース領域
１７ ドレイン領域
１８ チャネル領域
１９ 層間絶縁膜
２１ 透明導電膜
２３ 容量素子
２４ 第１半導体層
２５ 第２半導体層
２７ 容量電極
３２ 中間体領域
３３ 接続部分
３５ ソース配線領域
３６ ドレイン配線領域
【特許請求の範囲】
【請求項１】
基板上にゲート配線を形成する第１工程と、
上記ゲート配線を覆うように、ゲート絶縁層、真性半導体層及び層間絶縁膜をこの順に積層する第２工程と、
上記層間絶縁膜をフォトリソグラフィによりパターニングして上記真性半導体層の一部を露出させる第３工程と、
露出した上記真性半導体層に不純物元素を拡散して、ソース領域及びドレイン領域を形成すると共に、上記ソース領域、上記ドレイン領域及び上記層間絶縁膜を覆う導電膜を形成する第４工程と、
少なくとも上記導電膜、上記層間絶縁膜及び上記真性半導体層をフォトリソグラフィによってパターニングすることにより、絵素電極となる領域及びソース配線となる領域を含む中間体領域を形成する第５工程と、
上記中間体領域の上記導電膜を、上記ソース領域と上記ドレイン領域との間でフォトリソグラフィにより分離することによって、上記絵素電極と上記ソース配線とを同時に形成する第６工程とを含んでいる
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
上記第１工程では、上記基板上にフォトリソグラフィにより容量線を上記ゲート配線と同時に形成し、
上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記容量線に重畳する容量電極をさらに形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記容量電極と上記ドレイン領域とを接続するドレイン配線領域をさらに形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１において、
上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記ソース領域に接続されるソース配線領域を、上記ソース配線が形成される領域にさらに形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
ゲート配線と、ソース配線と、上記ゲート配線及び上記ソース配線に接続された薄膜トランジスタと、上記薄膜トランジスタに接続された絵素電極とを備えた半導体装置を製造する方法であって、
上記絵素電極と上記ソース配線とを同時にパターン形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
上記薄膜トランジスタは、ボトムゲート型に構成されている
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５において、
上記半導体装置は、上記絵素電極と同じ大きさで該絵素電極に重畳する第１半導体層と、上記ソース配線と同じ大きさで該ソース配線に重畳すると共に、上記第１半導体層と同じ層に形成された第２半導体層とを有している
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７において、
上記第１半導体層及び上記第２半導体層は、真性半導体層を有している
ことを特徴とする半導体装置の製造方法。
【請求項９】
ゲート配線と、ソース配線と、上記ゲート配線及び上記ソース配線に接続された薄膜トランジスタと、上記薄膜トランジスタに接続された絵素電極とを備えた半導体装置であって、
上記絵素電極と同じ大きさで該絵素電極に重畳する第１半導体層と、
上記ソース配線と同じ大きさで該ソース配線に重畳すると共に、上記第１半導体層と同じ層に形成された第２半導体層とを有している
ことを特徴とする半導体装置。
【請求項１０】
請求項８において、
上記第１半導体層及び上記第２半導体層は、真性半導体層を有している
ことを特徴とする半導体装置。
【請求項１１】
請求項８において、
上記薄膜トランジスタは、ボトムゲート型に構成されている
ことを特徴とする半導体装置。
【請求項１２】
請求項８において、
上記ゲート配線に沿って延びる容量線と、
上記容量線に対向する容量電極とを有し、
上記容量電極は、上記第１半導体層の一部に不純物元素が拡散して形成されている
ことを特徴とする半導体装置。
【請求項１】
基板上にゲート配線を形成する第１工程と、
上記ゲート配線を覆うように、ゲート絶縁層、真性半導体層及び層間絶縁膜をこの順に積層する第２工程と、
上記層間絶縁膜をフォトリソグラフィによりパターニングして上記真性半導体層の一部を露出させる第３工程と、
露出した上記真性半導体層に不純物元素を拡散して、ソース領域及びドレイン領域を形成すると共に、上記ソース領域、上記ドレイン領域及び上記層間絶縁膜を覆う導電膜を形成する第４工程と、
少なくとも上記導電膜、上記層間絶縁膜及び上記真性半導体層をフォトリソグラフィによってパターニングすることにより、絵素電極となる領域及びソース配線となる領域を含む中間体領域を形成する第５工程と、
上記中間体領域の上記導電膜を、上記ソース領域と上記ドレイン領域との間でフォトリソグラフィにより分離することによって、上記絵素電極と上記ソース配線とを同時に形成する第６工程とを含んでいる
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
上記第１工程では、上記基板上にフォトリソグラフィにより容量線を上記ゲート配線と同時に形成し、
上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記容量線に重畳する容量電極をさらに形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記容量電極と上記ドレイン領域とを接続するドレイン配線領域をさらに形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１において、
上記第４工程では、露出した上記真性半導体層に不純物元素を拡散して、上記ソース領域に接続されるソース配線領域を、上記ソース配線が形成される領域にさらに形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
ゲート配線と、ソース配線と、上記ゲート配線及び上記ソース配線に接続された薄膜トランジスタと、上記薄膜トランジスタに接続された絵素電極とを備えた半導体装置を製造する方法であって、
上記絵素電極と上記ソース配線とを同時にパターン形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
上記薄膜トランジスタは、ボトムゲート型に構成されている
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５において、
上記半導体装置は、上記絵素電極と同じ大きさで該絵素電極に重畳する第１半導体層と、上記ソース配線と同じ大きさで該ソース配線に重畳すると共に、上記第１半導体層と同じ層に形成された第２半導体層とを有している
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７において、
上記第１半導体層及び上記第２半導体層は、真性半導体層を有している
ことを特徴とする半導体装置の製造方法。
【請求項９】
ゲート配線と、ソース配線と、上記ゲート配線及び上記ソース配線に接続された薄膜トランジスタと、上記薄膜トランジスタに接続された絵素電極とを備えた半導体装置であって、
上記絵素電極と同じ大きさで該絵素電極に重畳する第１半導体層と、
上記ソース配線と同じ大きさで該ソース配線に重畳すると共に、上記第１半導体層と同じ層に形成された第２半導体層とを有している
ことを特徴とする半導体装置。
【請求項１０】
請求項８において、
上記第１半導体層及び上記第２半導体層は、真性半導体層を有している
ことを特徴とする半導体装置。
【請求項１１】
請求項８において、
上記薄膜トランジスタは、ボトムゲート型に構成されている
ことを特徴とする半導体装置。
【請求項１２】
請求項８において、
上記ゲート配線に沿って延びる容量線と、
上記容量線に対向する容量電極とを有し、
上記容量電極は、上記第１半導体層の一部に不純物元素が拡散して形成されている
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【公開番号】特開２００８−１０８８９９（Ｐ２００８−１０８８９９Ａ）
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願番号】特願２００６−２９０１８３（Ｐ２００６−２９０１８３）
【出願日】平成１８年１０月２５日（２００６．１０．２５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願日】平成１８年１０月２５日（２００６．１０．２５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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