TFT−LCDアレイ基板、及びその製造方法
【課題】TFT−LCDアレイ基板及びその製造方法に関する。
【解決手段】TFT−LCDアレイ基板の製造方法であって、基板にゲート金属層薄膜を堆積し、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ1と、前記ステップ1を完成した基板にゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを堆積し、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ2と、前記ステップ2を完成した基板にオーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層とのパターンが含まれたパターンを形成するステップ3と、を備える。
【解決手段】TFT−LCDアレイ基板の製造方法であって、基板にゲート金属層薄膜を堆積し、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ1と、前記ステップ1を完成した基板にゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを堆積し、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ2と、前記ステップ2を完成した基板にオーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層とのパターンが含まれたパターンを形成するステップ3と、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜トランジスタ液晶ディスプレイの製造方法、特に薄膜トランジスタ液晶ディスプレイ(Thin Film Transistor Liquid Crystal Display、TFT−LCDと略称)のアレイ基板、及びその製造方法に関する。
【背景技術】
【0002】
TFT−LCDは、体積が小さく、エネルギーの消耗が少なく、輻射がないなどの特徴を有し、従来の平板ディスプレイ市場で主導的な地位を占めている。TFT−LCDにとって、その性能、歩留まり、価格はアレイ基板の構造及びその製造工程次第である。
【0003】
TFT−LCDの価格を効果的に低減し、歩留まりを向上させるために、TFT−LCDアレイ基板構造(能動駆動TFTアレイ)の製造工程は次第に簡略化され、最初の7回のパターニング(7 mask)工程から現在のスリット・ホトリソグラフィー技術による4回のパターニング(4 mask)工程に発展してきた。
【0004】
従来技術の4回のパターニング工程は、グレートーンマスク或いはハーフトーンマスクを利用し、1回のパターニング工程により活性層と、データ・ラインと、ソース電極と、ドレイン電極と、TFTチャネル領域とのパターンの製作を完成する。その工程の具体的な過程は以下の通りである。まず、第1回目パターニング工程によりゲート・ラインと、ゲート電極とを形成する。次に、ゲート・ラインとゲート電極が形成された基板に、ゲート絶縁層は薄膜と、半導体層薄膜と、ドープされた半導体層薄膜(オーミック接触層)と、ソース・ドレイン金属層薄膜とを連続に堆積する。その後、スリット・ホトリソグラフィー技術で第2回目パターニング工程を行い、ハーフトーンマスク或いはグレートーンマスクを利用し、ウェットエッチング、複数ステップのエッチング(半導体層のエッチング→アッシング→ドライエッチング→ドープされた半導体層のエッチング)により、データ・ラインと、活性層と、ソース・ドレイン電極と、TFTチャネルとのパターンを形成する。そして、パッシベーション層薄膜を堆積し、第3回目パターニング工程によりパッシベーション層にビアーホールを形成する。最後に、透明導電層薄膜を堆積し、第4回目パターニング工程により画素電極を形成する。
【0005】
従来の4回のパターニング工程には下記の問題点が存在している。即ち、ドライエッチングでオーミック接触層をエッチングする時、TFTチャネル領域のオーミック接触層が完全にエッチングされることを確保するため、また、堆積された薄膜の均一性とエッチングの均一性に対する要求を考慮し、通常、オーバー・エッチングが必要となり、即ち、一部の半導体層をエッチングしなければならない。そのため、半導体層を厚くしなければならず、その厚さは通常100〜300nmである。TFTのオフ状態の電流は
【0006】
【数1】
【0007】
である。ただし、qは電子の電荷量、nは電子密度、pは正孔密度、μeは電子遷移率、
は正孔遷移率、WはTFTチャネルの幅、LはTFTチャネルの長さ、dsはTFTチャネルにある活性層の厚さ、Vdsはソース電極とドレイン電極との間の電位、をそれぞれ示す。上記式から分かるように、活性層の厚さの増加に従って、TFTのオフ状態の電流は増大し、TFT画素電極電荷の保持時間が短縮され、TFTの性能が直接に影響された。更に、活性半導体層の厚さの増加により、オーミック接触層とTFTチャネルとの間の接触抵抗も増大するため、遷移率が下がる。
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明の目的は、半導体層が厚いため、TFTのオフ状態の電流が大きすぎで、画素電極電荷の保持時間が短くなり、TFTの性能に影響するという従来の4回パターニング工程における問題点を解決できるTFT−LCDアレイ基板及びその製造方法を提供することにある。
【0009】
上記目的を実現するために、本発明はTFT−LCDアレイ基板を提供する。当該TFT−LCDアレイ基板は、ゲート・ラインとデータ・ラインを備え、前記ゲート・ラインとデータ・ラインにより画成された画素領域内に画素電極と薄膜トランジスタが形成され、前記薄膜トランジスタにおける半導体層とオーミック接触層との間に、前記半導体層がエッチングされることを防止する阻止層が設けられ、前記オーミック接触層と半導体層を接触させるように、阻止層パターンの面積を半導体層パターンの面積よりも小さくすることを特徴とする。
【0010】
上記目的を実現するために、本発明はTFT−LCDアレイ基板の製造方法を更に提供する。当該TFT−LCDアレイ基板の製造方法は、
基板にゲート金属層薄膜を堆積し、パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ1と、
前記ステップ1を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを堆積し、パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ2と、
前記ステップ2を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層のパターンが含まれたパターンを形成するステップ3と、を備える。
【0011】
本発明に提供されるTFT−LCDアレイ基板及びその製造方法によれば、4回のパターニング過程において、半導体層とオーミック接触層との間に挟まれるように阻止層を設け、阻止層パターンの面積は半導体層パターンの面積よりも小さいため、阻止層の設置によりオーミック接触層と半導体層との接触に影響することはない。当該阻止層は、TFTチャネル部分の半導体層がエッチング工程でエッチングされることを防止できるため、半導体層の厚さを減少することが可能となり、TFTのオフ状態の電流を減少し、画素電極電荷の保持時間を延長し、TFTの性能を向上することができる。
【図面の簡単な説明】
【0012】
【図1】本発明のTFT−LCDアレイ基板の製造方法のフローチャート図である。
【図2】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法のフローチャート図である。
【図3a】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第1回目パターニング工程後の平面図である。
【図3b】図3aのA−Aの断面図である。
【図4a】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第2回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。
【図4b】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第2回目パターニング工程において、第1回目エッチングを行った後の断面図である。
【図4c】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第2回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。
【図4d】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第2回目パターニング工程後の平面図である。
【図4e】図4dのB−Bの断面図である。
【図5a】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。
【図5b】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、第1回目エッチングを行った後の断面図である。
【図5c】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。
【図5d】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程後の平面図である。
【図5e】図5dのC−Cの断面図である。
【図6】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第4回目パターニング工程後の断面図である。
【図7】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法のフローチャート図である。
【図8a】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。
【図8b】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、第1回目エッチングを行った後の断面図である。
【図8c】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。
【図8d】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程後の平面図である。
【図8e】図8dのD−Dの断面図である。
【図9a】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第4回目パターニング工程において、一般的なマスクにより露光・現像した後のTFTの断面図である。
【図9b】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第4回目パターニング工程後の断面図である。
【発明を実施するための形態】
【0013】
図面を参照しながら本発明の例示的な実施例を説明する。
【0014】
図1は本発明のTFT−LCDアレイ基板の製造方法のフローチャート図である。図1に示すように、本発明の製造方法は、
基板にゲート金属層薄膜を堆積し、パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ1と、
前記ステップ1を完成した基板にゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを堆積し、パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ2と、
前記ステップ2を完成した基板にオーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層とのパターンが含まれたパターンを形成するステップ3と、を備える。
【0015】
図2は本発明のTFT−LCDアレイ基板の製造方法の第1実施例のフローチャート図である。図2に示すように、第1実施例の製造方法は、
基板にゲート金属層薄膜を堆積し、第1回目パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ101と、
前記ステップ101を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを連続に堆積し、第2回目のパターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ102と、
前記ステップ102を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、第3回目パターニング工程により、オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、TFTチャネルと、データ・ラインとのパターンが含まれたパターンを形成するステップ103と、
前記ステップ103を完成した基板に、パッシベーション層薄膜を堆積し、第4回目パターニング工程を完成するステップ104と、を備える。
【0016】
前記ステップ101において、まず、スパッタリング、或いは蒸着法で透明基板1にゲート金属層薄膜を堆積する。透明基板1は、ガラス、或いは石英である。ゲート金属層薄膜の材料は、Cr、W、Ti、Ta、Mo、Al、Cuなどの金属、又は合金であってよく、多層金属であってもよい。図3aは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法により第1回目パターニング工程後の平面図であり、図3bは図3aのA−Aの断面図である。当該図面に示すように、第1回目パターニング工程により、ゲート金属層薄膜に対してエッチングを行い、基板1の表示領域にゲート電極2aとゲート・ライン2bのパターンを形成する。
【0017】
ステップ102において、ステップ101を完成した基板に、プラズマ化学強化気相蒸着法(PECVD)でゲート絶縁層薄膜3と、厚さが40〜100nmである半導体層薄膜4と、厚さが100〜300nmである阻止層薄膜5とを連続に堆積する。ゲート絶縁層薄膜3と阻止層薄膜5の材料について、窒化物SiNx、或いは窒酸化物SiOxNx、或いは窒化物SiNxと窒酸化物SiOxNxとの複合物を採用してよい。それに対応して反応ガスはSiH4、NH3、N2の混合ガス、或いはSiH2Cl2、NH3、N2の混合ガスであってよい。半導体層薄膜4の堆積に対応する反応ガスは、SiH4、H2の混合ガス、或いはSiH2Cl2、H2の混合ガスであってよい。更に説明したいのは、阻止層薄膜とゲート絶縁層薄膜の材料が同じである場合、阻止層の上方のホトレジストをアッシングした後、阻止層薄膜をエッチングするとともに、ゲート絶縁層薄膜もエッチングされるため、本発明の各実施例で提出した方法において、同一のTFT−LCDアレイ基板において、阻止層薄膜とゲート絶縁層薄膜の材料は異なっている。
【0018】
図4aは本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第2回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。図4aに示すように、ホトレジスト10を塗布し、ハーフトーンマスク或いはグレートーンマスクにより、ホトレジスト10に対して露光・現像を行う。図4aにおいて、領域WPはホトレジスト完全除去領域であり、領域HPはホトレジスト部分的保留領域であり、領域NPはホトレジスト完全保留領域である。ホトレジスト完全保留領域は、阻止層のパターンが形成される領域に対応し、ホトレジスト完全除去領域は、半導体層のパターンが形成される領域以外の基板上の領域に対応し、ホトレジスト部分的保留領域は、前記ホトレジスト完全保留領域とホトレジスト完全除去領域以外の基板上の領域に対応する。
【0019】
図4bは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第2回目パターニング工程において、第1回目エッチングを行った後の断面図である。図4bに示すように、図4aに示されたアレイ基板に対して、第1回目エッチングを行い、ホトレジスト完全除去領域の阻止層薄膜と半導体層薄膜とをエッチングし、半導体層のパターン4aを形成する。
【0020】
図4cは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第2回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。図4cに示すように、図4bに示されたアレイ基板におけるホトレジストに対してアッシングを行い、ホトレジスト部分的保留領域のホトレジストをエッチングする。
【0021】
図4dは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第2回目パターニング工程後の平面図であり、図4eは図4dのB−Bの断面図である。図4dに示すように、半導体層と阻止層の選択比を利用し、図4cに示されたアレイ基板に対して、第2回目エッチングを行い、ホトレジスト部分的保留領域の阻止層薄膜をエッチングすることにより、半導体層薄膜を露出し、残りのホトレジストを剥離することにより、第2回目パターニング工程により阻止層のパターン5aを得た。
【0022】
ステップ103において、ステップ102を完成した基板に、PECVD法によりオーミック接触層薄膜6を堆積する。反応ガスは、SiH4、PH3、H2の混合ガス、或いはSiH2Cl2、PH3、H2の混合ガスであってよい。その後、スパッタリング、或いは蒸着法で透明導電層薄膜7とソース・ドレイン金属層薄膜8を堆積する。透明導電層薄膜7の材料は、通常ITOであり、そのほかの金属及び金属酸化物であってもよい。ソース・ドレイン金属層薄膜の材料について、Cr、W、Ti、Ta、Mo、Al、Cuなどの金属、或いは合金を採用してよい。単層であってよく、多層であってもよい。
【0023】
図5aは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。図5aに示すように、ホトレジスト10を塗布し、ハーフトーンマスクにより、ホトレジスト10に対して露光・現像を行った。図5aにおいて、領域WPはホトレジスト完全除去領域であり、領域HPはホトレジスト部分的保留領域であり、領域NPはホトレジスト完全保留領域である。ホトレジスト完全保留領域は、ソース電極と、ドレイン電極と、データ・ラインとのパターンが形成される領域に対応し、ホトレジスト部分的保留領域は、画素電極のパターンが形成される領域に対応し、ホトレジスト完全除去領域は、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応する。
【0024】
図5bは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、第1回目エッチングを行った後の断面図である。図5bに示すように、図5aに示されたアレイ基板に対して、第1回目エッチングを行い、ホトレジスト完全除去領域のソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、オーミック接触層のパターン6aと、データ・ラインのパターンと、TFTチャネルのパターンとを得る。
【0025】
図5cは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。図5cに示すように、図5bに示されたアレイ基板におけるホトレジストに対して、アッシングを行い、ホトレジスト部分的保留領域のホトレジストを除去する。
【0026】
図5dは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程後の平面図であり(図5dには、ゲート・ラインPAD領域とデータ・ラインPAD領域のパターンが示されていない)、図5eは図5dのC−Cの断面図である。図5dに示すように、図5cに示されたアレイ基板に対して、第2回目のエッチングを行い、ホトレジスト部分的保留領域のソース・ドレイン金属層薄膜をエッチングし、ホトレジストを剥離し、それで第3回目のパターニング工程により透明画素電極7aと、ソース電極8aと、ドレイン電極8bと、データ・ライン8cを得た。
【0027】
図6は、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第4回目パターニング工程後の断面図である。図6に示すように、ステップ104において、ステップ103を完成した基板に、パッシベーション層薄膜を堆積する。ステップ104を経た後の平面図と図5dとは同じである。また、ステップ104において、パッシベーション層を堆積した後、データ・ラインPAD領域とゲート・ラインPAD領域のパッシベーション層を完全に除去し、データ・ラインPAD領域とゲート・ラインPAD領域の金属層を露出し、パッシベーション層のパターン9aを形成するように、第4回目のパターニングが必要となる。データ・ラインPAD領域とゲート・ラインPAD領域のパターンを形成するステップは、この分野で公知のものであるため、その説明を省略する。
【0028】
図7は、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法のフローチャート図である。
【0029】
当該方法は、
基板にゲート金属層薄膜を堆積し、第1回目パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ201と、
前記ステップ201を完成した基板にゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを連続に堆積し、第2回目パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ202と、
前記ステップ202を完成した基板にオーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、第3回目パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース・ドレイン金属層とのパターンが含まれたパターンを形成するステップ203と、
前記ステップ203を完成した基板にパッシベーション層薄膜を堆積し、第4回目パターニング工程により、ソース電極と、ドレイン電極と、TFTチャネルとのパターンが含まれたパターンを形成するステップ204と、を備える。
【0030】
第2実施例において、第1回目パターニング工程によりゲート電極とゲート・ラインを形成するステップ、及び第2回目パターニング工程により半導体層と阻止層のパターンを形成するステップは、第1実施例と同じであり、第3回目パターニング工程と第4回目パターニング工程の過程は第1実施例と異なっている。
【0031】
ステップ203において、ステップ202を完成した基板に、PECVD方法によりオーミック接触層薄膜6を堆積する。反応ガスはSiH4、PH3、H2の混合ガス、或いはSiH2Cl2、PH3、H2の混合ガスであってよい。その後、スパッタリング、或いは蒸着法で透明導電層薄膜7とソース・ドレイン金属層薄膜8を堆積する。透明導電層薄膜7の材料は通常ITOであり、そのほかの金属及び金属酸化物であってもよい。ソース・ドレイン金属層薄膜の材料について、Cr、W、Ti、Ta、Mo、Al、Cuなどの金属、或いは合金を採用してよい。単層であってよく、多層であってもよい。
【0032】
図8aは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。図8aに示すように、ホトレジスト10を塗布し、ハーフトーンマスクにより、ホトレジスト10に対して露光・現像を行う。図8aにおいて、領域WPはホトレジスト完全除去領域であり、領域HPはホトレジスト部分的保留領域であり、領域NPはホトレジスト完全保留領域である。ホトレジスト完全保留領域は、ソース・ドレイン金属層のパターンと、データ・ラインのパターンとが形成される領域に対応し、ホトレジスト部分的保留領域は、画素電極のパターンが形成される領域に対応し、ホトレジスト完全除去領域は、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応する。
【0033】
図8bは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、第1回目エッチングを行った後の断面図である。図8bに示すように、図8aに示されたアレイ基板に対して、第1回目エッチングを行い、ホトレジスト完全除去領域のソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、データ・ラインのパターンとオーミック接触層のパターン6aを形成する。
【0034】
図8cは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。図8cに示すように、図8bに示されたアレイ基板におけるホトレジストに対して、アッシングを行い、ホトレジスト部分的保留領域のホトレジストを除去する。
【0035】
図8dは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程後の平面図であり、図8eは図8dのD−Dの断面図である。図8dに示すように、図8cに示されたアレイ基板に対して、第2回目のエッチングを行い、ホトレジスト部分的保留領域のソース・ドレイン金属層薄膜8をエッチングし、それで第3回目のパターニング工程により透明画素電極7aと、ソース・ドレイン金属層薄膜8とのパターンを得た。
【0036】
図9aは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第4回目パターニング工程において、一般的なマスクにより露光・現像した後のTFTの断面図である。図9aに示すように、ステップ204において、ステップ203を完成した基板に、PECVD方法によりパッシベーション層薄膜を堆積する。パッシベーション層薄膜の材料について、酸化物、窒化物、或いは窒酸化物を採用できる。それに対応する反応ガスはSiH4、PH3、H2の混合ガス、或いはSiH2Cl2、PH3、H2の混合ガスであってよい。その後、一般的なマスクで露光・現像する。露光、現像、エッチングなどの工程により、パッシベーション層のパターン9aを形成した。
【0037】
図9bは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第4回目パターニング工程後の断面図である。図9bに示すように、更にエッチング工程でTFTチャネル領域のソース・ドレイン金属層と、透明導電層と、オーミック接触層とをエッチングし、ソース電極8aと、ドレイン電極8bと、TFTチャネルとを形成し、ゲート・ラインPAD領域とデータ・ラインPAD領域のパターンも形成した。ステップ204において、同時にパターニング工程により、データ・ラインPAD領域とゲート・ラインPAD領域のパッシベーション層薄膜を除去し、データ・ラインPAD領域とゲート・ラインPAD領域の金属層を露出する。
【0038】
本発明に提供されるTFT−LCDアレイ基板は、その平面図が図5dに示され、断面図が図9b、或いは図6に示される。本発明に提供されるTFT−LCDアレイ基板は、基板と、ゲート・ラインと、ゲート電極と、ゲート絶縁層と、半導体層と、オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、データ・ラインとを備える。従来技術におけるTFT−LCDアレイ基板の構造との相違点は以下の通りである。即ち、本発明において、半導体層とオーミック接触層のとの間に挟まれるように阻止層が設けられる。この阻止層は、TFTチャネル部分の半導体層がエッチングされることを防止するために用いられる。当該阻止層は半導体層の上、オーミック接触層の下に位置し、エッチングによりTFTチャネルを形成する時、エッチングされないように半導体層を保護できる。これで、半導体層を薄くすることができる。従来技術の4回パターニング工程において、TFTチャネルを形成する時に、半導体層に対してオーバー・エッチングを行う必要があるため、半導体層の一般的な厚さは100〜300nmである。それに対して、本発明において、阻止層を設けることにより、半導体層の厚さを40〜100nmにすることができる。これで、TFTのオフ状態の電流を減少し、画素電極電荷の保持時間を延長し、TFTの性能を向上することができる。更に、阻止層は半導体層とオーミック接触層との間に挟まれるように設けられ、阻止層の面積は半導体層の面積よりも小さいため、阻止層によりオーミック接触層と半導体層との接触に影響することはない。
【0039】
上記実施例は本発明の技術内容を説明するものであり、限定するものではない。上記実施例を参照して本発明を詳細に説明したが、当業者は以下のように理解すべきである。即ち、上記各実施例に記載の技術内容を修正し、或いはその一部の技術的特徴を置き換えることができる。これらの修正と置き換えは、本発明の趣旨を逸脱しない範囲内において種種の形態で実施しえるものである。
【技術分野】
【0001】
本発明は、薄膜トランジスタ液晶ディスプレイの製造方法、特に薄膜トランジスタ液晶ディスプレイ(Thin Film Transistor Liquid Crystal Display、TFT−LCDと略称)のアレイ基板、及びその製造方法に関する。
【背景技術】
【0002】
TFT−LCDは、体積が小さく、エネルギーの消耗が少なく、輻射がないなどの特徴を有し、従来の平板ディスプレイ市場で主導的な地位を占めている。TFT−LCDにとって、その性能、歩留まり、価格はアレイ基板の構造及びその製造工程次第である。
【0003】
TFT−LCDの価格を効果的に低減し、歩留まりを向上させるために、TFT−LCDアレイ基板構造(能動駆動TFTアレイ)の製造工程は次第に簡略化され、最初の7回のパターニング(7 mask)工程から現在のスリット・ホトリソグラフィー技術による4回のパターニング(4 mask)工程に発展してきた。
【0004】
従来技術の4回のパターニング工程は、グレートーンマスク或いはハーフトーンマスクを利用し、1回のパターニング工程により活性層と、データ・ラインと、ソース電極と、ドレイン電極と、TFTチャネル領域とのパターンの製作を完成する。その工程の具体的な過程は以下の通りである。まず、第1回目パターニング工程によりゲート・ラインと、ゲート電極とを形成する。次に、ゲート・ラインとゲート電極が形成された基板に、ゲート絶縁層は薄膜と、半導体層薄膜と、ドープされた半導体層薄膜(オーミック接触層)と、ソース・ドレイン金属層薄膜とを連続に堆積する。その後、スリット・ホトリソグラフィー技術で第2回目パターニング工程を行い、ハーフトーンマスク或いはグレートーンマスクを利用し、ウェットエッチング、複数ステップのエッチング(半導体層のエッチング→アッシング→ドライエッチング→ドープされた半導体層のエッチング)により、データ・ラインと、活性層と、ソース・ドレイン電極と、TFTチャネルとのパターンを形成する。そして、パッシベーション層薄膜を堆積し、第3回目パターニング工程によりパッシベーション層にビアーホールを形成する。最後に、透明導電層薄膜を堆積し、第4回目パターニング工程により画素電極を形成する。
【0005】
従来の4回のパターニング工程には下記の問題点が存在している。即ち、ドライエッチングでオーミック接触層をエッチングする時、TFTチャネル領域のオーミック接触層が完全にエッチングされることを確保するため、また、堆積された薄膜の均一性とエッチングの均一性に対する要求を考慮し、通常、オーバー・エッチングが必要となり、即ち、一部の半導体層をエッチングしなければならない。そのため、半導体層を厚くしなければならず、その厚さは通常100〜300nmである。TFTのオフ状態の電流は
【0006】
【数1】
【0007】
である。ただし、qは電子の電荷量、nは電子密度、pは正孔密度、μeは電子遷移率、
は正孔遷移率、WはTFTチャネルの幅、LはTFTチャネルの長さ、dsはTFTチャネルにある活性層の厚さ、Vdsはソース電極とドレイン電極との間の電位、をそれぞれ示す。上記式から分かるように、活性層の厚さの増加に従って、TFTのオフ状態の電流は増大し、TFT画素電極電荷の保持時間が短縮され、TFTの性能が直接に影響された。更に、活性半導体層の厚さの増加により、オーミック接触層とTFTチャネルとの間の接触抵抗も増大するため、遷移率が下がる。
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明の目的は、半導体層が厚いため、TFTのオフ状態の電流が大きすぎで、画素電極電荷の保持時間が短くなり、TFTの性能に影響するという従来の4回パターニング工程における問題点を解決できるTFT−LCDアレイ基板及びその製造方法を提供することにある。
【0009】
上記目的を実現するために、本発明はTFT−LCDアレイ基板を提供する。当該TFT−LCDアレイ基板は、ゲート・ラインとデータ・ラインを備え、前記ゲート・ラインとデータ・ラインにより画成された画素領域内に画素電極と薄膜トランジスタが形成され、前記薄膜トランジスタにおける半導体層とオーミック接触層との間に、前記半導体層がエッチングされることを防止する阻止層が設けられ、前記オーミック接触層と半導体層を接触させるように、阻止層パターンの面積を半導体層パターンの面積よりも小さくすることを特徴とする。
【0010】
上記目的を実現するために、本発明はTFT−LCDアレイ基板の製造方法を更に提供する。当該TFT−LCDアレイ基板の製造方法は、
基板にゲート金属層薄膜を堆積し、パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ1と、
前記ステップ1を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを堆積し、パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ2と、
前記ステップ2を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層のパターンが含まれたパターンを形成するステップ3と、を備える。
【0011】
本発明に提供されるTFT−LCDアレイ基板及びその製造方法によれば、4回のパターニング過程において、半導体層とオーミック接触層との間に挟まれるように阻止層を設け、阻止層パターンの面積は半導体層パターンの面積よりも小さいため、阻止層の設置によりオーミック接触層と半導体層との接触に影響することはない。当該阻止層は、TFTチャネル部分の半導体層がエッチング工程でエッチングされることを防止できるため、半導体層の厚さを減少することが可能となり、TFTのオフ状態の電流を減少し、画素電極電荷の保持時間を延長し、TFTの性能を向上することができる。
【図面の簡単な説明】
【0012】
【図1】本発明のTFT−LCDアレイ基板の製造方法のフローチャート図である。
【図2】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法のフローチャート図である。
【図3a】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第1回目パターニング工程後の平面図である。
【図3b】図3aのA−Aの断面図である。
【図4a】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第2回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。
【図4b】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第2回目パターニング工程において、第1回目エッチングを行った後の断面図である。
【図4c】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第2回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。
【図4d】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第2回目パターニング工程後の平面図である。
【図4e】図4dのB−Bの断面図である。
【図5a】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。
【図5b】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、第1回目エッチングを行った後の断面図である。
【図5c】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。
【図5d】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程後の平面図である。
【図5e】図5dのC−Cの断面図である。
【図6】本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法の第4回目パターニング工程後の断面図である。
【図7】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法のフローチャート図である。
【図8a】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。
【図8b】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、第1回目エッチングを行った後の断面図である。
【図8c】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。
【図8d】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第3回目パターニング工程後の平面図である。
【図8e】図8dのD−Dの断面図である。
【図9a】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第4回目パターニング工程において、一般的なマスクにより露光・現像した後のTFTの断面図である。
【図9b】本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法の第4回目パターニング工程後の断面図である。
【発明を実施するための形態】
【0013】
図面を参照しながら本発明の例示的な実施例を説明する。
【0014】
図1は本発明のTFT−LCDアレイ基板の製造方法のフローチャート図である。図1に示すように、本発明の製造方法は、
基板にゲート金属層薄膜を堆積し、パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ1と、
前記ステップ1を完成した基板にゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを堆積し、パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ2と、
前記ステップ2を完成した基板にオーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層とのパターンが含まれたパターンを形成するステップ3と、を備える。
【0015】
図2は本発明のTFT−LCDアレイ基板の製造方法の第1実施例のフローチャート図である。図2に示すように、第1実施例の製造方法は、
基板にゲート金属層薄膜を堆積し、第1回目パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ101と、
前記ステップ101を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを連続に堆積し、第2回目のパターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ102と、
前記ステップ102を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、第3回目パターニング工程により、オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、TFTチャネルと、データ・ラインとのパターンが含まれたパターンを形成するステップ103と、
前記ステップ103を完成した基板に、パッシベーション層薄膜を堆積し、第4回目パターニング工程を完成するステップ104と、を備える。
【0016】
前記ステップ101において、まず、スパッタリング、或いは蒸着法で透明基板1にゲート金属層薄膜を堆積する。透明基板1は、ガラス、或いは石英である。ゲート金属層薄膜の材料は、Cr、W、Ti、Ta、Mo、Al、Cuなどの金属、又は合金であってよく、多層金属であってもよい。図3aは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法により第1回目パターニング工程後の平面図であり、図3bは図3aのA−Aの断面図である。当該図面に示すように、第1回目パターニング工程により、ゲート金属層薄膜に対してエッチングを行い、基板1の表示領域にゲート電極2aとゲート・ライン2bのパターンを形成する。
【0017】
ステップ102において、ステップ101を完成した基板に、プラズマ化学強化気相蒸着法(PECVD)でゲート絶縁層薄膜3と、厚さが40〜100nmである半導体層薄膜4と、厚さが100〜300nmである阻止層薄膜5とを連続に堆積する。ゲート絶縁層薄膜3と阻止層薄膜5の材料について、窒化物SiNx、或いは窒酸化物SiOxNx、或いは窒化物SiNxと窒酸化物SiOxNxとの複合物を採用してよい。それに対応して反応ガスはSiH4、NH3、N2の混合ガス、或いはSiH2Cl2、NH3、N2の混合ガスであってよい。半導体層薄膜4の堆積に対応する反応ガスは、SiH4、H2の混合ガス、或いはSiH2Cl2、H2の混合ガスであってよい。更に説明したいのは、阻止層薄膜とゲート絶縁層薄膜の材料が同じである場合、阻止層の上方のホトレジストをアッシングした後、阻止層薄膜をエッチングするとともに、ゲート絶縁層薄膜もエッチングされるため、本発明の各実施例で提出した方法において、同一のTFT−LCDアレイ基板において、阻止層薄膜とゲート絶縁層薄膜の材料は異なっている。
【0018】
図4aは本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第2回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。図4aに示すように、ホトレジスト10を塗布し、ハーフトーンマスク或いはグレートーンマスクにより、ホトレジスト10に対して露光・現像を行う。図4aにおいて、領域WPはホトレジスト完全除去領域であり、領域HPはホトレジスト部分的保留領域であり、領域NPはホトレジスト完全保留領域である。ホトレジスト完全保留領域は、阻止層のパターンが形成される領域に対応し、ホトレジスト完全除去領域は、半導体層のパターンが形成される領域以外の基板上の領域に対応し、ホトレジスト部分的保留領域は、前記ホトレジスト完全保留領域とホトレジスト完全除去領域以外の基板上の領域に対応する。
【0019】
図4bは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第2回目パターニング工程において、第1回目エッチングを行った後の断面図である。図4bに示すように、図4aに示されたアレイ基板に対して、第1回目エッチングを行い、ホトレジスト完全除去領域の阻止層薄膜と半導体層薄膜とをエッチングし、半導体層のパターン4aを形成する。
【0020】
図4cは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第2回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。図4cに示すように、図4bに示されたアレイ基板におけるホトレジストに対してアッシングを行い、ホトレジスト部分的保留領域のホトレジストをエッチングする。
【0021】
図4dは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第2回目パターニング工程後の平面図であり、図4eは図4dのB−Bの断面図である。図4dに示すように、半導体層と阻止層の選択比を利用し、図4cに示されたアレイ基板に対して、第2回目エッチングを行い、ホトレジスト部分的保留領域の阻止層薄膜をエッチングすることにより、半導体層薄膜を露出し、残りのホトレジストを剥離することにより、第2回目パターニング工程により阻止層のパターン5aを得た。
【0022】
ステップ103において、ステップ102を完成した基板に、PECVD法によりオーミック接触層薄膜6を堆積する。反応ガスは、SiH4、PH3、H2の混合ガス、或いはSiH2Cl2、PH3、H2の混合ガスであってよい。その後、スパッタリング、或いは蒸着法で透明導電層薄膜7とソース・ドレイン金属層薄膜8を堆積する。透明導電層薄膜7の材料は、通常ITOであり、そのほかの金属及び金属酸化物であってもよい。ソース・ドレイン金属層薄膜の材料について、Cr、W、Ti、Ta、Mo、Al、Cuなどの金属、或いは合金を採用してよい。単層であってよく、多層であってもよい。
【0023】
図5aは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。図5aに示すように、ホトレジスト10を塗布し、ハーフトーンマスクにより、ホトレジスト10に対して露光・現像を行った。図5aにおいて、領域WPはホトレジスト完全除去領域であり、領域HPはホトレジスト部分的保留領域であり、領域NPはホトレジスト完全保留領域である。ホトレジスト完全保留領域は、ソース電極と、ドレイン電極と、データ・ラインとのパターンが形成される領域に対応し、ホトレジスト部分的保留領域は、画素電極のパターンが形成される領域に対応し、ホトレジスト完全除去領域は、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応する。
【0024】
図5bは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、第1回目エッチングを行った後の断面図である。図5bに示すように、図5aに示されたアレイ基板に対して、第1回目エッチングを行い、ホトレジスト完全除去領域のソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、オーミック接触層のパターン6aと、データ・ラインのパターンと、TFTチャネルのパターンとを得る。
【0025】
図5cは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。図5cに示すように、図5bに示されたアレイ基板におけるホトレジストに対して、アッシングを行い、ホトレジスト部分的保留領域のホトレジストを除去する。
【0026】
図5dは、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程後の平面図であり(図5dには、ゲート・ラインPAD領域とデータ・ラインPAD領域のパターンが示されていない)、図5eは図5dのC−Cの断面図である。図5dに示すように、図5cに示されたアレイ基板に対して、第2回目のエッチングを行い、ホトレジスト部分的保留領域のソース・ドレイン金属層薄膜をエッチングし、ホトレジストを剥離し、それで第3回目のパターニング工程により透明画素電極7aと、ソース電極8aと、ドレイン電極8bと、データ・ライン8cを得た。
【0027】
図6は、本発明の第1実施例にかかるTFT−LCDアレイ基板の製造方法による第4回目パターニング工程後の断面図である。図6に示すように、ステップ104において、ステップ103を完成した基板に、パッシベーション層薄膜を堆積する。ステップ104を経た後の平面図と図5dとは同じである。また、ステップ104において、パッシベーション層を堆積した後、データ・ラインPAD領域とゲート・ラインPAD領域のパッシベーション層を完全に除去し、データ・ラインPAD領域とゲート・ラインPAD領域の金属層を露出し、パッシベーション層のパターン9aを形成するように、第4回目のパターニングが必要となる。データ・ラインPAD領域とゲート・ラインPAD領域のパターンを形成するステップは、この分野で公知のものであるため、その説明を省略する。
【0028】
図7は、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法のフローチャート図である。
【0029】
当該方法は、
基板にゲート金属層薄膜を堆積し、第1回目パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ201と、
前記ステップ201を完成した基板にゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを連続に堆積し、第2回目パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ202と、
前記ステップ202を完成した基板にオーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、第3回目パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース・ドレイン金属層とのパターンが含まれたパターンを形成するステップ203と、
前記ステップ203を完成した基板にパッシベーション層薄膜を堆積し、第4回目パターニング工程により、ソース電極と、ドレイン電極と、TFTチャネルとのパターンが含まれたパターンを形成するステップ204と、を備える。
【0030】
第2実施例において、第1回目パターニング工程によりゲート電極とゲート・ラインを形成するステップ、及び第2回目パターニング工程により半導体層と阻止層のパターンを形成するステップは、第1実施例と同じであり、第3回目パターニング工程と第4回目パターニング工程の過程は第1実施例と異なっている。
【0031】
ステップ203において、ステップ202を完成した基板に、PECVD方法によりオーミック接触層薄膜6を堆積する。反応ガスはSiH4、PH3、H2の混合ガス、或いはSiH2Cl2、PH3、H2の混合ガスであってよい。その後、スパッタリング、或いは蒸着法で透明導電層薄膜7とソース・ドレイン金属層薄膜8を堆積する。透明導電層薄膜7の材料は通常ITOであり、そのほかの金属及び金属酸化物であってもよい。ソース・ドレイン金属層薄膜の材料について、Cr、W、Ti、Ta、Mo、Al、Cuなどの金属、或いは合金を採用してよい。単層であってよく、多層であってもよい。
【0032】
図8aは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のTFTの断面図である。図8aに示すように、ホトレジスト10を塗布し、ハーフトーンマスクにより、ホトレジスト10に対して露光・現像を行う。図8aにおいて、領域WPはホトレジスト完全除去領域であり、領域HPはホトレジスト部分的保留領域であり、領域NPはホトレジスト完全保留領域である。ホトレジスト完全保留領域は、ソース・ドレイン金属層のパターンと、データ・ラインのパターンとが形成される領域に対応し、ホトレジスト部分的保留領域は、画素電極のパターンが形成される領域に対応し、ホトレジスト完全除去領域は、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応する。
【0033】
図8bは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、第1回目エッチングを行った後の断面図である。図8bに示すように、図8aに示されたアレイ基板に対して、第1回目エッチングを行い、ホトレジスト完全除去領域のソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、データ・ラインのパターンとオーミック接触層のパターン6aを形成する。
【0034】
図8cは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。図8cに示すように、図8bに示されたアレイ基板におけるホトレジストに対して、アッシングを行い、ホトレジスト部分的保留領域のホトレジストを除去する。
【0035】
図8dは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第3回目パターニング工程後の平面図であり、図8eは図8dのD−Dの断面図である。図8dに示すように、図8cに示されたアレイ基板に対して、第2回目のエッチングを行い、ホトレジスト部分的保留領域のソース・ドレイン金属層薄膜8をエッチングし、それで第3回目のパターニング工程により透明画素電極7aと、ソース・ドレイン金属層薄膜8とのパターンを得た。
【0036】
図9aは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第4回目パターニング工程において、一般的なマスクにより露光・現像した後のTFTの断面図である。図9aに示すように、ステップ204において、ステップ203を完成した基板に、PECVD方法によりパッシベーション層薄膜を堆積する。パッシベーション層薄膜の材料について、酸化物、窒化物、或いは窒酸化物を採用できる。それに対応する反応ガスはSiH4、PH3、H2の混合ガス、或いはSiH2Cl2、PH3、H2の混合ガスであってよい。その後、一般的なマスクで露光・現像する。露光、現像、エッチングなどの工程により、パッシベーション層のパターン9aを形成した。
【0037】
図9bは、本発明の第2実施例にかかるTFT−LCDアレイ基板の製造方法による第4回目パターニング工程後の断面図である。図9bに示すように、更にエッチング工程でTFTチャネル領域のソース・ドレイン金属層と、透明導電層と、オーミック接触層とをエッチングし、ソース電極8aと、ドレイン電極8bと、TFTチャネルとを形成し、ゲート・ラインPAD領域とデータ・ラインPAD領域のパターンも形成した。ステップ204において、同時にパターニング工程により、データ・ラインPAD領域とゲート・ラインPAD領域のパッシベーション層薄膜を除去し、データ・ラインPAD領域とゲート・ラインPAD領域の金属層を露出する。
【0038】
本発明に提供されるTFT−LCDアレイ基板は、その平面図が図5dに示され、断面図が図9b、或いは図6に示される。本発明に提供されるTFT−LCDアレイ基板は、基板と、ゲート・ラインと、ゲート電極と、ゲート絶縁層と、半導体層と、オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、データ・ラインとを備える。従来技術におけるTFT−LCDアレイ基板の構造との相違点は以下の通りである。即ち、本発明において、半導体層とオーミック接触層のとの間に挟まれるように阻止層が設けられる。この阻止層は、TFTチャネル部分の半導体層がエッチングされることを防止するために用いられる。当該阻止層は半導体層の上、オーミック接触層の下に位置し、エッチングによりTFTチャネルを形成する時、エッチングされないように半導体層を保護できる。これで、半導体層を薄くすることができる。従来技術の4回パターニング工程において、TFTチャネルを形成する時に、半導体層に対してオーバー・エッチングを行う必要があるため、半導体層の一般的な厚さは100〜300nmである。それに対して、本発明において、阻止層を設けることにより、半導体層の厚さを40〜100nmにすることができる。これで、TFTのオフ状態の電流を減少し、画素電極電荷の保持時間を延長し、TFTの性能を向上することができる。更に、阻止層は半導体層とオーミック接触層との間に挟まれるように設けられ、阻止層の面積は半導体層の面積よりも小さいため、阻止層によりオーミック接触層と半導体層との接触に影響することはない。
【0039】
上記実施例は本発明の技術内容を説明するものであり、限定するものではない。上記実施例を参照して本発明を詳細に説明したが、当業者は以下のように理解すべきである。即ち、上記各実施例に記載の技術内容を修正し、或いはその一部の技術的特徴を置き換えることができる。これらの修正と置き換えは、本発明の趣旨を逸脱しない範囲内において種種の形態で実施しえるものである。
【特許請求の範囲】
【請求項1】
ゲート・ラインとデータ・ラインを備え、前記ゲート・ラインと前記データ・ラインにより画成された画素領域内に画素電極と薄膜トランジスタが形成されたTFT−LCDアレイ基板であって、
前記薄膜トランジスタにおける半導体層とオーミック接触層との間に、前記半導体層がエッチングされることを防止する阻止層が設けられ、前記オーミック接触層と前記半導体層を接触させるように阻止層パターンの面積を半導体層パターンの面積よりも小さくすることを特徴とするTFT−LCDアレイ基板。
【請求項2】
前記半導体層はゲート絶縁層に形成され、前記オーミック接触層は前記ゲート絶縁層と、半導体層と、阻止層とに形成され、前記オーミック接触層に画素電極が設けられ、前記画素電極にドレイン電極が設けられ、ソース電極とドレイン電極との間に、TFTチャネルが形成され、前記ソース電極とデータ・ラインとは接続することを特徴とする請求項1に記載のTFT−LCDアレイ基板。
【請求項3】
前記ゲート絶縁層と、半導体層と、阻止層とは1回のパターニング工程で形成され、
前記オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、TFTチャネルと、データ・ラインとのパターンは、もう1回のパターニング工程で形成され、
前記画素電極と、ソース電極と、ドレイン電極と、TFTチャネルと、データ・ラインと、ゲート絶縁層とに、パッシベーション層が設けられることを特徴とする請求項2に記載のTFT−LCDアレイ基板。
【請求項4】
前記ゲート絶縁層と、半導体層と、阻止層とは1回のパターニング工程で形成され、
前記オーミック接触層と、画素電極と、データ・ラインとのパターンは、もう1回のパターニング工程で形成され、
前記ソース電極と、ドレイン電極と、TFTチャネルと、パッシベーション層とのパターンは、更にもう1回のパターニング工程で形成され、
前記画素電極と、ソース電極と、ドレイン電極と、データ・ラインと、ゲート絶縁層とに、パッシベーション層が設けられることを特徴とする請求項2に記載のTFT−LCDアレイ基板。
【請求項5】
阻止層の厚さは100〜300nmであることを特徴とする請求項1〜4のいずれか一項に記載のTFT−LCDアレイ基板。
【請求項6】
前記半導体層の厚さは40〜100nmであることを特徴とする請求項5に記載のTFT−LCDアレイ基板。
【請求項7】
TFT−LCDアレイ基板の製造方法であって、
基板にゲート金属層薄膜を堆積し、パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ1と、
前記ステップ1を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止するための阻止層薄膜とを堆積し、パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ2と、
前記ステップ2を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層とのパターンが含まれたパターンを形成するステップ3と、
を備えることを特徴とするTFT−LCDアレイ基板の製造方法。
【請求項8】
前記ステップ2は、
前記ステップ1を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、阻止層薄膜とを連続に堆積するステップ121と、
前記ステップ121を完成した基板にホトレジストを塗布するステップ122と、
ハーフトーンマスク或いはグレートーンマスクにより、阻止層のパターンが形成される領域に対応するホトレジスト完全保留領域と、前記半導体層のパターンが形成される領域以外の基板上の領域に対応するホトレジスト完全除去領域と、前記ホトレジスト完全保留領域とホトレジスト完全除去領域以外の基板上の領域に対応するホトレジスト部分的保留領域とを形成するステップ123と、
露出した阻止層薄膜と、半導体層薄膜とをエッチングし、半導体層のパターンを形成するステップ124と、
ステップ124を経た後の残りのホトレジストに対してアッシング処理を行い、前記ホトレジスト部分的保留領域のホトレジストを除去するステップ125と、
露出した阻止層薄膜をエッチングし、半導体層薄膜を露出し、阻止層のパターンを形成するステップ126と、
残りのホトレジストを剥離するステップ127と、
を備えることを特徴とする請求項7に記載のTFT−LCDアレイ基板の製造方法。
【請求項9】
前記ステップ3は、
ステップ127を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、パターニング工程により、オーミック接触層と、データ・ラインと、画素電極と、ソース・ドレイン金属層とのパターンが含まれたパターンを形成するステップ131と、
ステップ131を完成した基板に、パッシベーション層薄膜を堆積し、パターニング工程により、ソース電極と、ドレイン電極と、TFTチャネルとのパターンが含まれたパターンを形成するステップ132と、
を備えることを特徴とする請求項8に記載のTFT−LCDアレイ基板の製造方法。
【請求項10】
前記ステップ131は、
ステップ127を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積するステップ131aと、
前記ステップ131aを完成した基板に、ホトレジストを塗布するステップ131bと、
ハーフトーンマスク或いはグレートーンマスクにより、ソース・ドレイン金属層のパターンとデータ・ラインのパターンとが形成される領域に対応するホトレジスト完全保留領域と、画素電極のパターンが形成される領域に対応するホトレジスト部分的保留領域と、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応するホトレジスト完全除去領域とを形成するステップ131cと、
露出したソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、データ・ラインとオーミック接触層とのパターンを形成するステップ131dと、
ステップ131dを経た後の残りのホトレジストに対してアッシング処理を行い、前記ホトレジスト部分的保留領域のホトレジストを除去するステップ131eと、
露出したソース・ドレイン金属層薄膜をエッチングし、透明導電層薄膜を露出し、画素電極のパターンを形成するステップ131fと、
残りのホトレジストを剥離するステップ131gと、
を備えることを特徴とする請求項9に記載のTFT−LCDアレイ基板の製造方法。
【請求項11】
前記ステップ132は、
ステップ131gを完成した基板に、パッシベーション層薄膜を堆積するステップ132aと、
ステップ132aを完成した基板に、ホトレジストを堆積するステップ132bと、
一般的なマスクでTFTチャネルのパターンの所在領域にあるホトレジストを完全に露光するステップ132cと、
複数回のエッチングにより、露出したソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをそれぞれエッチングし、阻止層薄膜を露出することにより、ソース電極と、ドレイン電極と、TFTチャネルとのパターンを形成するステップ132dと、
を備えることを特徴とする請求項10に記載のTFT−LCDアレイ基板の製造方法。
【請求項12】
前記ステップ3は、
ステップ127を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、パターニング工程により、オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、TFTチャネルと、データ・ラインとのパターンを形成するステップ231と、
ステップ231を完成した基板に、パッシベーション層薄膜を堆積するステップ232と、
を備えることを特徴とする請求項7に記載のTFT−LCDアレイ基板の製造方法。
【請求項13】
前記ステップ231は、
ステップ227を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積するステップ231aと、
前記ステップ231aを完成した基板に、ホトレジストを塗布するステップ231bと、
ハーフトーンマスク或いはグレートーンマスクにより、ソース電極と、ドレイン電極と、データ・ラインとのパターンが形成される領域に対応するホトレジスト完全保留領域と、画素電極のパターンが形成される領域に対応するホトレジスト部分的保留領域と、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応するホトレジスト完全除去領域とを形成するステップ231cと、
露出したソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、オーミック接触層と、データ・ラインと、TFTチャネルとのパターンを形成するステップ231dと、
ステップ231dを経た後の残りのホトレジストに対してアッシング処理を行い、前記ホトレジスト部分的保留領域のホトレジストを除去するステップ231eと、
露出したソース・ドレイン金属層薄膜をエッチングし、透明導電層薄膜を露出し、ソース電極と、ドレイン電極と、画素電極とのパターンを形成するステップ231fと、
残りのホトレジストを剥離するステップ231gと、
を備えることを特徴とする請求項12に記載のTFT−LCDアレイ基板の製造方法。
【請求項14】
前記オーミック接触層と半導体層を接触させるように、阻止層パターンの面積を半導体層パターンの面積よりも小さくすることを特徴とする請求項7〜13のいずれか一項に記載のTFT−LCDアレイ基板の製造方法。
【請求項15】
前記阻止層の厚さは100〜300nmであることを特徴とする請求項14に記載のTFT−LCDアレイ基板の製造方法。
【請求項16】
前記半導体層の厚さは40〜100nmであることを特徴とする請求項15に記載のTFT−LCDアレイ基板の製造方法。
【請求項1】
ゲート・ラインとデータ・ラインを備え、前記ゲート・ラインと前記データ・ラインにより画成された画素領域内に画素電極と薄膜トランジスタが形成されたTFT−LCDアレイ基板であって、
前記薄膜トランジスタにおける半導体層とオーミック接触層との間に、前記半導体層がエッチングされることを防止する阻止層が設けられ、前記オーミック接触層と前記半導体層を接触させるように阻止層パターンの面積を半導体層パターンの面積よりも小さくすることを特徴とするTFT−LCDアレイ基板。
【請求項2】
前記半導体層はゲート絶縁層に形成され、前記オーミック接触層は前記ゲート絶縁層と、半導体層と、阻止層とに形成され、前記オーミック接触層に画素電極が設けられ、前記画素電極にドレイン電極が設けられ、ソース電極とドレイン電極との間に、TFTチャネルが形成され、前記ソース電極とデータ・ラインとは接続することを特徴とする請求項1に記載のTFT−LCDアレイ基板。
【請求項3】
前記ゲート絶縁層と、半導体層と、阻止層とは1回のパターニング工程で形成され、
前記オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、TFTチャネルと、データ・ラインとのパターンは、もう1回のパターニング工程で形成され、
前記画素電極と、ソース電極と、ドレイン電極と、TFTチャネルと、データ・ラインと、ゲート絶縁層とに、パッシベーション層が設けられることを特徴とする請求項2に記載のTFT−LCDアレイ基板。
【請求項4】
前記ゲート絶縁層と、半導体層と、阻止層とは1回のパターニング工程で形成され、
前記オーミック接触層と、画素電極と、データ・ラインとのパターンは、もう1回のパターニング工程で形成され、
前記ソース電極と、ドレイン電極と、TFTチャネルと、パッシベーション層とのパターンは、更にもう1回のパターニング工程で形成され、
前記画素電極と、ソース電極と、ドレイン電極と、データ・ラインと、ゲート絶縁層とに、パッシベーション層が設けられることを特徴とする請求項2に記載のTFT−LCDアレイ基板。
【請求項5】
阻止層の厚さは100〜300nmであることを特徴とする請求項1〜4のいずれか一項に記載のTFT−LCDアレイ基板。
【請求項6】
前記半導体層の厚さは40〜100nmであることを特徴とする請求項5に記載のTFT−LCDアレイ基板。
【請求項7】
TFT−LCDアレイ基板の製造方法であって、
基板にゲート金属層薄膜を堆積し、パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ1と、
前記ステップ1を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、TFTチャネル部分の半導体層がエッチングされることを防止するための阻止層薄膜とを堆積し、パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ2と、
前記ステップ2を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層とのパターンが含まれたパターンを形成するステップ3と、
を備えることを特徴とするTFT−LCDアレイ基板の製造方法。
【請求項8】
前記ステップ2は、
前記ステップ1を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、阻止層薄膜とを連続に堆積するステップ121と、
前記ステップ121を完成した基板にホトレジストを塗布するステップ122と、
ハーフトーンマスク或いはグレートーンマスクにより、阻止層のパターンが形成される領域に対応するホトレジスト完全保留領域と、前記半導体層のパターンが形成される領域以外の基板上の領域に対応するホトレジスト完全除去領域と、前記ホトレジスト完全保留領域とホトレジスト完全除去領域以外の基板上の領域に対応するホトレジスト部分的保留領域とを形成するステップ123と、
露出した阻止層薄膜と、半導体層薄膜とをエッチングし、半導体層のパターンを形成するステップ124と、
ステップ124を経た後の残りのホトレジストに対してアッシング処理を行い、前記ホトレジスト部分的保留領域のホトレジストを除去するステップ125と、
露出した阻止層薄膜をエッチングし、半導体層薄膜を露出し、阻止層のパターンを形成するステップ126と、
残りのホトレジストを剥離するステップ127と、
を備えることを特徴とする請求項7に記載のTFT−LCDアレイ基板の製造方法。
【請求項9】
前記ステップ3は、
ステップ127を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、パターニング工程により、オーミック接触層と、データ・ラインと、画素電極と、ソース・ドレイン金属層とのパターンが含まれたパターンを形成するステップ131と、
ステップ131を完成した基板に、パッシベーション層薄膜を堆積し、パターニング工程により、ソース電極と、ドレイン電極と、TFTチャネルとのパターンが含まれたパターンを形成するステップ132と、
を備えることを特徴とする請求項8に記載のTFT−LCDアレイ基板の製造方法。
【請求項10】
前記ステップ131は、
ステップ127を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積するステップ131aと、
前記ステップ131aを完成した基板に、ホトレジストを塗布するステップ131bと、
ハーフトーンマスク或いはグレートーンマスクにより、ソース・ドレイン金属層のパターンとデータ・ラインのパターンとが形成される領域に対応するホトレジスト完全保留領域と、画素電極のパターンが形成される領域に対応するホトレジスト部分的保留領域と、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応するホトレジスト完全除去領域とを形成するステップ131cと、
露出したソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、データ・ラインとオーミック接触層とのパターンを形成するステップ131dと、
ステップ131dを経た後の残りのホトレジストに対してアッシング処理を行い、前記ホトレジスト部分的保留領域のホトレジストを除去するステップ131eと、
露出したソース・ドレイン金属層薄膜をエッチングし、透明導電層薄膜を露出し、画素電極のパターンを形成するステップ131fと、
残りのホトレジストを剥離するステップ131gと、
を備えることを特徴とする請求項9に記載のTFT−LCDアレイ基板の製造方法。
【請求項11】
前記ステップ132は、
ステップ131gを完成した基板に、パッシベーション層薄膜を堆積するステップ132aと、
ステップ132aを完成した基板に、ホトレジストを堆積するステップ132bと、
一般的なマスクでTFTチャネルのパターンの所在領域にあるホトレジストを完全に露光するステップ132cと、
複数回のエッチングにより、露出したソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをそれぞれエッチングし、阻止層薄膜を露出することにより、ソース電極と、ドレイン電極と、TFTチャネルとのパターンを形成するステップ132dと、
を備えることを特徴とする請求項10に記載のTFT−LCDアレイ基板の製造方法。
【請求項12】
前記ステップ3は、
ステップ127を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、パターニング工程により、オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、TFTチャネルと、データ・ラインとのパターンを形成するステップ231と、
ステップ231を完成した基板に、パッシベーション層薄膜を堆積するステップ232と、
を備えることを特徴とする請求項7に記載のTFT−LCDアレイ基板の製造方法。
【請求項13】
前記ステップ231は、
ステップ227を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積するステップ231aと、
前記ステップ231aを完成した基板に、ホトレジストを塗布するステップ231bと、
ハーフトーンマスク或いはグレートーンマスクにより、ソース電極と、ドレイン電極と、データ・ラインとのパターンが形成される領域に対応するホトレジスト完全保留領域と、画素電極のパターンが形成される領域に対応するホトレジスト部分的保留領域と、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応するホトレジスト完全除去領域とを形成するステップ231cと、
露出したソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、オーミック接触層と、データ・ラインと、TFTチャネルとのパターンを形成するステップ231dと、
ステップ231dを経た後の残りのホトレジストに対してアッシング処理を行い、前記ホトレジスト部分的保留領域のホトレジストを除去するステップ231eと、
露出したソース・ドレイン金属層薄膜をエッチングし、透明導電層薄膜を露出し、ソース電極と、ドレイン電極と、画素電極とのパターンを形成するステップ231fと、
残りのホトレジストを剥離するステップ231gと、
を備えることを特徴とする請求項12に記載のTFT−LCDアレイ基板の製造方法。
【請求項14】
前記オーミック接触層と半導体層を接触させるように、阻止層パターンの面積を半導体層パターンの面積よりも小さくすることを特徴とする請求項7〜13のいずれか一項に記載のTFT−LCDアレイ基板の製造方法。
【請求項15】
前記阻止層の厚さは100〜300nmであることを特徴とする請求項14に記載のTFT−LCDアレイ基板の製造方法。
【請求項16】
前記半導体層の厚さは40〜100nmであることを特徴とする請求項15に記載のTFT−LCDアレイ基板の製造方法。
【図1】
【図2】
【図3a】
【図3b】
【図4a】
【図4b】
【図4c】
【図4d】
【図4e】
【図5a】
【図5b】
【図5c】
【図5d】
【図5e】
【図6】
【図7】
【図8a】
【図8b】
【図8c】
【図8d】
【図8e】
【図9a】
【図9b】
【図2】
【図3a】
【図3b】
【図4a】
【図4b】
【図4c】
【図4d】
【図4e】
【図5a】
【図5b】
【図5c】
【図5d】
【図5e】
【図6】
【図7】
【図8a】
【図8b】
【図8c】
【図8d】
【図8e】
【図9a】
【図9b】
【公開番号】特開2010−157740(P2010−157740A)
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願番号】特願2010−234(P2010−234)
【出願日】平成22年1月4日(2010.1.4)
【出願人】(507134301)北京京東方光電科技有限公司 (90)
【Fターム(参考)】
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願日】平成22年1月4日(2010.1.4)
【出願人】(507134301)北京京東方光電科技有限公司 (90)
【Fターム(参考)】
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