半導体装置およびその製造方法
【課題】プラグとシリサイド領域との間の電気抵抗を小さくすることができる半導体装置およびその製造方法を提供する。
【解決手段】シリサイド領域SCs、SCgを各々が有する少なくとも1つの半導体素子NT、PTが半導体基板SB上に形成される。シリサイド領域上に層間絶縁膜が形成される。シリサイド領域SCs、SCgからなる底面を有する内面が設けられたスルーホールTHが層間絶縁膜ILD1に形成される。内面を被覆するTi(チタン)膜が化学気相成長法によって形成される。内面を被覆するバリアメタル膜を形成するためにTi膜TFの少なくとも表面部が窒化される。バリアメタル膜を介してスルーホールTHを埋めるプラグが形成される。
【解決手段】シリサイド領域SCs、SCgを各々が有する少なくとも1つの半導体素子NT、PTが半導体基板SB上に形成される。シリサイド領域上に層間絶縁膜が形成される。シリサイド領域SCs、SCgからなる底面を有する内面が設けられたスルーホールTHが層間絶縁膜ILD1に形成される。内面を被覆するTi(チタン)膜が化学気相成長法によって形成される。内面を被覆するバリアメタル膜を形成するためにTi膜TFの少なくとも表面部が窒化される。バリアメタル膜を介してスルーホールTHを埋めるプラグが形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、シリサイド領域を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
半導体装置には、シリサイド層とプラグとを有するものがある。このような半導体装置の製造方法として、たとえば特開2008−205010号公報(特許文献1)によれば、以下の工程が開示されている。
【0003】
ニッケルシリサイド層またはニッケルプラチナシリサイド層であるシリサイド層が形成される。絶縁膜で覆われた半導体基板のシリサイド層上に、ドライエッチングによってホールが形成される。ホール内面にTi層が化学気相成長法(CVD:Chemical Vapor Deposition)によって形成される。ホール内のTi層上にバリアメタル層としてTa層がスパッタによって形成される。ホール内を埋め込む銅層がバリア層上に形成され、さらにCMPが行なわれることで、銅プラグが形成される。
【0004】
また上記公報によれば、バリアメタル層とTi層との間にはTiN層がスパッタによって形成されてもよい。またバリアメタル層はTa層に限定されず、Ta層、TiN、TaN、Ru、WN、W−N−C、Ti−Si−Nx、Ta−Si−Nx、W−Si−Nxのいずれか1つあるいはそれらの組み合わせであってもよい。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−205010号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上記公報の技術において、バリアメタル層(バリアメタル膜)とシリサイド層(シリサイド領域)との間に絶縁膜が形成されることがある。この結果、バリアメタル膜上に形成されたプラグと、シリサイド領域との間の電気抵抗が大きくなってしまうことがあるという問題がある。
【0007】
それゆえ本発明の目的は、プラグとシリサイド領域との間の電気抵抗を小さくすることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0008】
本発明の一実施の形態における半導体装置の製造方法は、以下の工程を有する。
Ni(ニッケル)合金のシリサイドにより形成されたシリサイド領域を各々が有する少なくとも1つの半導体素子が半導体基板上に形成される。シリサイド領域上に層間絶縁膜が形成される。層間絶縁膜からなる側面と、シリサイド領域からなる底面とを有する内面が設けられたスルーホールが層間絶縁膜に形成される。内面を被覆するTi(チタン)膜が化学気相成長法によって形成される。内面を被覆するバリアメタル膜を形成するためにTi膜の少なくとも表面部が窒化される。バリアメタル膜を介してスルーホールを埋めるプラグが形成される。
【0009】
本発明の一実施の形態における半導体装置は、半導体基板と、少なくとも1つの半導体素子と、層間絶縁膜と、バリアメタル膜と、プラグと、中間膜とを有する。少なくとも1つの半導体素子は半導体基板上に形成されている。少なくとも1つの半導体素子の各々は、Pt(白金)、V(バナジウム)、Pd(パラジウム)、Zr(ジルコニウム)、Hf(ハフニウム)、およびNb(ニオブ)よりなる群から選ばれた少なくとも1つの元素XとNiとの合金のシリサイドにより形成されたシリサイド領域を含む。層間絶縁膜は少なくとも1つの半導体素子上に設けられている。層間絶縁膜には、層間絶縁膜からなる側面と、シリサイド領域からなる底面とを有する内面が設けられたスルーホールが形成されている。バリアメタル膜は、内面を被覆するTiN(窒化チタン)膜を有する。プラグはバリアメタル膜を介してスルーホールを埋めている。中間膜はシリサイド領域とバリアメタル膜との間に形成されている。中間膜においてTi(チタン)−Si(シリコン)−O(酸素)−N(窒素)結合およびTi(チタン)−X(元素X)−Si(シリコン)−O(酸素)−N(窒素)結合の総濃度はTi(チタン)−Ni(ニッケル)−O(酸素)−N(窒素)結合の濃度よりも高い。
【発明の効果】
【0010】
この実施の形態の半導体装置の製造方法によれば、Ti膜が窒化される際にスルーホールの底面においてTi膜とシリサイド領域との反応が活性化されることで、Ti膜とシリサイド領域との間の絶縁状態にある部分がオーミックな接触状態に変化する。よってTi膜が窒化されることで形成されるバリアメタル膜とシリサイド領域との間の電気抵抗が小さくなる。これにより、バリアメタル膜上に形成されるプラグと、シリサイド領域との間の電気抵抗を小さくすることができる。
【0011】
またこの実施の形態の半導体装置によれば、中間膜におけるTi−Ni−O−N結合の濃度が小さいので、中間膜においてTi−Ni−O−N結合とともに生じやすい絶縁性の酸化膜の形成が抑制される。よってバリアメタル膜およびシリサイド領域の間の中間膜を介した電気的経路の電気抵抗が小さくなる。これにより、バリアメタル膜上に形成されるプラグと、シリサイド領域との間の電気抵抗を小さくすることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。
【図2】図1の一部拡大図である。
【図3】本発明の実施の形態1における半導体装置の製造方法について説明するためのフロー図である。
【図4】図3のシリサイド領域を形成する工程について説明するためのフロー図である。
【図5】図3のスルーホールを形成する工程について説明するためのフロー図である。
【図6】図3のバリアメタル膜を形成する工程について説明するためのフロー図である。
【図7】本発明の実施の形態1における半導体装置の製造方法の第1工程を概略的に示す断面図である。
【図8】本発明の実施の形態1における半導体装置の製造方法の第2工程を概略的に示す断面図である。
【図9】本発明の実施の形態1における半導体装置の製造方法の第3工程を概略的に示す断面図である。
【図10】本発明の実施の形態1における半導体装置の製造方法の第4工程を概略的に示す断面図である。
【図11】本発明の実施の形態1における半導体装置の製造方法の第5工程を概略的に示す断面図である。
【図12】本発明の実施の形態1の実施例と、第1および第2比較例との各々における、プラグとシリサイド領域との間の電気抵抗の測定結果の一例を示すグラフ図である。
【図13】本発明の実施の形態1の実施例と、第3比較例との各々における、ドライエッチングされたシリサイド領域表面のX線光電子分光法による分析結果の一例を示すグラフである。
【図14】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるCの1sの分析結果の一例を示すグラフである。
【図15】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるNの1sの分析結果の一例を示すグラフである。
【図16】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるNiの2pの分析結果の一例を示すグラフである。
【図17】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるOの1sの分析結果の一例を示すグラフである。
【図18】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるSiの2pの分析結果の一例を示すグラフである。
【図19】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるTiの2pの分析結果の一例を示すグラフである。
【図20】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるCの1sの分析結果の一例を示すグラフである。
【図21】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるNの1sの分析結果の一例を示すグラフである。
【図22】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるNiの2pの分析結果の一例を示すグラフである。
【図23】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるOの1sの分析結果の一例を示すグラフである。
【図24】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるSiの2pの分析結果の一例を示すグラフである。
【図25】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるTiの2pの分析結果の一例を示すグラフである。
【図26】本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
はじめに本実施の形態の半導体装置の構成について説明する。
【0014】
図1および図2を参照して、本実施の形態の半導体装置は、主に、半導体基板SBと、CMOS(Complementary Metal Oxide Semiconductor)と、層間絶縁膜ILD1と、バリアメタル膜BMと、プラグPGと、中間膜IMと、素子分離絶縁膜ISLと、メタル配線層MLと、層間絶縁膜ILD2とを有する。CMOSは、素子分離絶縁膜ISLによって互いに分割されたn型およびp型トランジスタ、すなわちnMOSトランジスタNT(半導体素子)およびpMOSトランジスタPT(半導体素子)を有する。
【0015】
nMOSトランジスタNTは半導体基板SB上に形成されている。またnMOSトランジスタNTは、シリサイド領域SCs、SCgと、ポリシリコン部PSを含むゲート電極と、ソース・ドレイン領域SD1、SD1と、エクステンション領域ET1、ET1と、pウエルWL1と、ゲート絶縁膜GIと、サイドウォールSWとを有する。
【0016】
シリサイド領域SCs、SCgの各々は、Ni合金のシリサイドにより形成されている。より具体的にはシリサイド領域SCs、SCgの各々は、Pt、V、Pd、Zr、Hf、およびNbよりなる群から選ばれた少なくとも1つの元素XとNiとの合金のシリサイドにより形成されている。またシリサイド領域SCs、SCgは、ソース・ドレイン領域SD1に接する第1シリサイド部SCsと、ゲート電極の少なくとも一部をなす第2シリサイド部SCgとを含む。
【0017】
pMOSトランジスタPTは半導体基板SB上に形成されている。またpMOSトランジスタPTは、シリサイド領域SCs、SCgと、ポリシリコン部PSを含むゲート電極と、ソース・ドレイン領域SD2、SD2と、エクステンション領域ET2、ET2と、nウエルWL2と、ゲート絶縁膜GIと、サイドウォールSWとを有する。
【0018】
シリサイド領域SCs、SCgの各々は、Ni合金のシリサイドにより形成されている。より具体的にはシリサイド領域SCs、SCgの各々は、Pt、V、Pd、Zr、Hf、およびNbよりなる群から選ばれた少なくとも1つの元素XとNiとの合金のシリサイドにより形成されている。またシリサイド領域SCs、SCgは、ソース・ドレイン領域SD2に接する第1シリサイド部SCsと、ゲート電極の少なくとも一部をなす第2シリサイド部SCgとを含む。
【0019】
層間絶縁膜ILD1はpMOSトランジスタPTおよびnMOSトランジスタNTの上に設けられている。また層間絶縁膜ILD1には、層間絶縁膜ILD1からなる側面と、中間膜IMが設けられる底面とを有する内面が設けられたスルーホールTHが形成されている。
【0020】
バリアメタル膜BMはスルーホールTHの内面を被覆している。またバリアメタル膜BMは、少なくともその表面側(プラグPG側)が窒化されたTi膜からなる。すなわちバリアメタル膜BMは、スルーホールTHの内面を被覆するTiN膜を有する。
【0021】
プラグPGはバリアメタル膜BMを介してスルーホールTHを埋めている。プラグPGは、たとえばW(タングステン)により形成されている。
【0022】
中間膜IMは、シリサイド領域SCs、SCgの各々と、バリアメタル膜BMとの間に形成されている。また中間膜IMはTi−Si−O−N結合およびTi−X−Si−O−N結合を有する化合物により形成されている。中間膜IMにおいてTi−Si−O−N結合およびTi−X−Si−O−N結合の総濃度はTi−Ni−O−N結合の濃度よりも高い。
【0023】
次に、本実施の形態の半導体装置の製造方法の概要について説明する。
図1および図3を参照して、ステップS1にて半導体基板SBが準備される。次に素子分離絶縁膜ISLと、pウエルWL1と、nウエルWL2と、ゲート絶縁膜GIと、ソース・ドレイン領域SD1、SD2と、エクステンション領域ET1、ET2と、ポリシリコン部PSと、サイドウォールSWとが形成される。
【0024】
図3および図7を参照して、ステップS2にて、シリサイド領域として、第1シリサイド部SCsと、第2シリサイド部SCgとが形成される。第2シリサイド部SCgはポリシリコン部PSとともにゲート電極を構成する。具体的には、以下のステップS21〜S24(図4)が行なわれる。
【0025】
ステップS21にて、真空引きされた真空装置内で、ポリシリコン部PSおよびソース・ドレイン領域SD1、SD2を覆う高融点金属膜(図示せず)が形成される。この高融点金属膜は、Niを主成分とする合金(Ni合金)により形成され、より具体的には、Pt、V、Pd、Zr、Hf、およびNbよりなる群から選ばれた少なくとも1つの元素Xが添加された材料からなる。この添加量は10原子%よりも小さい。またこの高融点金属膜の形成方法は、たとえばPVD(Physical Vapor Deposition)法またはCVD法である。
【0026】
ステップS22にて、真空状態が維持された上記真空装置内で、上記の高融点金属膜の酸化を防止するために、この高融点金属膜上に高融点金属からなる酸化防止膜(図示せず)が形成される。この酸化防止膜は、たとえばCVD法またはPVD法によって形成されたTiN膜である。
【0027】
ステップS23にて、シリサイド化が行なわれる。すなわちポリシリコン部PSおよびソース・ドレイン領域SD1、SD2の各々と、上記の高融点金属膜とを互いに反応させる熱処理が行なわれる。具体的には、たとえばRTA(Rapid Thermal Anneal)が行なわれる。これにより、ソース・ドレイン領域に接する第1シリサイド部SCsと、ゲート電極の少なくとも一部をなす第2シリサイド領域SCgとが形成される。
【0028】
ステップS24にて、上記の酸化防止膜が除去される。
上記のステップS21〜S24(ステップS2)により、シリサイド領域SCs、SCgを各々が有するnMOSトランジスタNTおよびpMOSトランジスタPTが形成される。
【0029】
図3および図8を参照して、ステップS3にて、シリサイド領域SCs、SCg上に層間絶縁膜ILD1が形成される。
【0030】
図3および図8を参照して、ステップS4にて、層間絶縁膜ILD1にスルーホールTHが形成される。具体的には、以下のステップS41〜S45(図5)が行なわれる。
【0031】
ステップS41にて、層間絶縁膜ILD1上に、スルーホールTHのパターンに対応したパターンを有するレジストマスク(図示せず)が形成される。具体的には、フォトレジストの塗布、露光、および現像が行なわれる。
【0032】
ステップS42にて、上記レジストマスクを用いたドライエッチングによりスルーホールTHが形成される。
【0033】
ステップS43にて、上記レジストマスクを除去するためのアッシングが行なわれる。
ステップS44にて、上記ステップS43後におけるスルーホールTH上の残渣を除去するためにケミカルクリーニングが行なわれる。このケミカルクリーニングは、たとえばNH3/HF混合ガスを用いて100℃以下で行なわれる。
【0034】
ステップS45にて、上記ケミカルクリーニングにおいて生成した副生成物を除去するためのアニールが行なわれる。具体的には、ケミカルクリーニングが行なわれたチャンバと同一チャンバ内で、またはin-situで別のチャンバ内で、100℃以上300℃以下のアニールが行なわれる。
【0035】
上記のステップS41〜S45(ステップS4)により、層間絶縁膜ILD1からなる側面と、シリサイド領域SCs、SCgからなる底面とを有する内面が設けられたスルーホールTHが層間絶縁膜ILD1に形成される。
【0036】
主に図3を参照して、ステップS5にて、上記内面を被覆するバリアメタル膜BM(図10)が形成される。具体的には、以下のステップS51およびS52(図6)が行なわれる。
【0037】
ステップS51にて、スルーホールTHの形成(ステップS4)に続いてin-situで、スルーホールTHの内面を被覆するTi膜TF(図9)がCVD法によって形成される。CVD法における成膜温度は、たとえば550℃以下である。
【0038】
Ti膜TFの形成の際に、シリサイド領域SCs、SCgの各々と、Ti膜TFとの間で界面反応が生じることで、シリサイド領域SCs、SCgの各々と、Ti膜TFとの間に膜IMiが形成される。この膜IMiは、絶縁体からなる部分を有することがある。この場合、シリサイド領域SCs、SCgの各々とTi膜TFとの間に絶縁状態にある部分が形成される。さらに図9に示されるようにこの膜IMiはシリサイド領域SCs、SCgの各々の内部に形成される。
【0039】
ステップS52にて、Ti膜TF(図9)の少なくとも表面部が窒化されることで、バリアメタル膜BM(図10)が形成される。この窒化の際、Ti膜TFが窒化されるだけでなく、膜IMi中へのN(窒素)原子の侵入も生じる。またこの窒化の際、シリサイド領域SCs、SCgの各々とTi膜TFとの反応が活性化される。これにより膜IMi(図9)から中間膜IM(図10)が形成される。中間膜IMは、Ti(チタン)−Si(シリコン)−O(酸素)−N(窒素)結合およびTi(チタン)−X(元素X)−Si(シリコン)−O(酸素)−N(窒素)結合の少なくともいずれかを有し、かつその総濃度は、Ti(チタン)−Ni(ニッケル)−O(酸素)−N(窒素)結合の濃度よりも高い。この中間膜IMの形成の際、シリサイド領域SCs、SCgの各々とバリアメタル膜BMとの間における上述した絶縁状態にある部分は、オーミックな接触状態に変化しやすい。
【0040】
好ましくは、Ti膜TFの窒化は、窒化を十分に行なうために400℃以上で行なわれ、またシリサイド領域SCs、SCgの凝集を防止するために550℃以下で行なわれる。また好ましくは、Ti膜TFの窒化は、プラズマを含有する雰囲気にTi膜TFをさらすことにより行なわれる。より好ましくは、このプラズマは、NH3ガスを用いて生成されるNH3プラズマである。
【0041】
上記のステップS51およびS52(ステップS5)によりバリアメタル膜BMが形成される。
【0042】
図3および図11を参照して、ステップS6にて、スルーホールTHを埋めるプラグPGが形成される。具体的には、まずスルーホールTHを埋め込むW膜がCVD法により形成される。次に層間絶縁膜ILD1の上面が露出されるように、W膜およびバリアメタル膜BMがCMP法により研磨されることで除去される。
【0043】
図3および図1を参照して、ステップS7にて、プラグPGによって第1シリサイド部SCsおよび第2シリサイド部SCgのそれぞれに接続されたメタル配線層ML、MLと、このメタル配線層ML、MLの間に設けられた層間絶縁膜ILD2とが形成される。メタル配線層MLは、たとえばAl(アルミニウム)配線またはCu(銅)配線である。
【0044】
以上により本実施の形態の半導体装置(図1)が得られる。
本実施の形態によれば、Ti膜TF(図9)が窒化される際(図6:ステップS51)にスルーホールTHの底面においてTi膜TFとシリサイド領域SCs、SCgの各々との反応が活性化されることで、Ti膜TFとシリサイド領域SCs、SCgの各々との間の絶縁状態にある部分が、オーミックな接触状態に変化する。よってバリアメタル膜BM(図10)とシリサイド領域SCs、SCgの各々との間の電気抵抗が小さくなる。これにより、バリアメタル膜BM上に形成されるプラグPGと、シリサイド領域SCs、SCgの各々との間の電気抵抗を小さくすることができる。
【0045】
またプラズマを含有する雰囲気にTi膜TFをさらすことで、上記の反応をより活性化することができる。またこのプラズマとしてNH3プラズマを用いることで、上記の反応を特に活性化することができる。またNH3プラズマによって、Ti膜TFが含有するCl(塩素)を脱離させることができる。
【0046】
またシリサイドが元素Xを含むことで、シリサイド領域SCs、SCg中に安定性の高いNi−X結合が形成される。よってスルーホールTHの底面において露出されたシリサイド領域SCs、SCgがドライエッチング(図5:ステップS42)のガスの影響などにより酸化されても、シリサイド領域SCs、SCgの表面部にNi−X結合を残存させることができる。すなわち上記酸化によってシリサイド領域SCs、SCgの表面部における結合がNi−O結合となることを抑制することができる。
【0047】
なおシリサイド領域SCs、SCgの各々の表面部においてNi−O結合が多くなると、シリサイド領域SCs、SCg上にTi膜TFが形成される際(図6:ステップS51)に、シリサイド領域SCs、SCgの各々とTi膜TFとの間に酸化膜が形成されやすくなる。この酸化膜の影響により、Ti膜TFから形成されたバリアメタル膜BMと、シリサイド領域SCs、SCgの各々との間の電気的な接触をオーミックなものにすることが困難となり、場合によっては電気的な接触が得られなくなる。またこの場合、仮にバリアメタル膜BMと、シリサイド領域SCs、SCgの各々との間の初期抵抗が十分に低くても、半導体装置の高温保存時に酸化膜とバリアメタル膜とが反応することで抵抗の変動が生じ得るので、半導体装置の信頼性が低下し得る。
【0048】
また半導体装置がnMOSトランジスタNTおよびpMOSトランジスタPTをともに有する場合、上記の酸化膜の厚さはpMOSトランジスタPTにおけるものに比してnMOSトランジスタNTにおけるものの方が大きくなる傾向がある。このためnMOSトランジスタNTにおける酸化膜を確実に除去しようとすると、pMOSトランジスタPTにおいてはシリサイド領域SCs、SCgが除去されてしまう。この結果、半導体装置の歩留りが低下し得る。本実施の形態によれば、このような酸化膜の除去の必要性が小さくなるので、半導体装置の歩留りを高めることができる。
【0049】
また中間膜IMにおけるTi−Ni−O−N結合の濃度が小さいので、中間膜IMにおいてTi−Ni−O−N結合とともに生じやすい上記の酸化膜の形成が抑制される。よってシリサイド領域SCs、SCgの各々とバリアメタル膜BMとの間の中間膜IMを介した電気的経路の電気抵抗が小さくなる。これにより、バリアメタル膜BM上に形成されるプラグPGとシリサイド領域SCs、SCgとの間の電気抵抗を小さくすることができる。
【0050】
以上説明したように、本実施の形態によれば、シリサイド領域SCs、SCgとプラグPGとの間の電気抵抗を抑制することができる。その検証結果について本実施の形態の実施例を比較例と対照しつつ、以下に説明する。
【0051】
第1比較例のバリアメタル膜の形成は、本実施例と異なり、PVD法によるTi膜の形成と、このTi膜上へのCVD法によるTiN膜の形成とにより行なわれた。第2比較例のバリアメタル膜の形成は第1比較例と同様に行なわれ、また第2比較例のシリサイド領域は、Ni合金ではなく単純Niのシリサイドにより形成された。そして本実施例と、第1および第2の比較例との各々について、シリサイド領域とプラグとの間の電気抵抗R(Ω)が測定された。
【0052】
図12を参照して、上記の電気抵抗Rの累積確率CP(%)を、本実施例、第1比較例および第2比較例のそれぞれについてプロットPa、PbおよびPcとして示す。本実施例(プロットPa)に比して、第1比較例(プロットPb)は電気抵抗Rが高くなり、第2比較例(プロットPc)は、さらに電気抵抗Rのばらつきが大きくなった。この結果から、本実施の形態により、シリサイド領域SCs、SCgとプラグPGとの間の電気抵抗を安定的に抑制することができることが分かった。
【0053】
第3の比較例のシリサイド領域は、本実施例と異なり、Ni合金ではなく単純Niのシリサイド(NiSix)により形成された。一方、本実施例のシリサイド領域は、NiPtSixにより形成された。そしてドライエッチングされたシリサイド領域表面のX線光電子分光法による分析が行なわれた。
【0054】
図13を参照して、上記のX線光電子分光法の分析結果を、横軸を結合エネルギーBE(eV)、縦軸をカウントCNT(/s)として示す。この結果から、第3比較例に比して、本実施例のシリサイド領域の表面酸化が抑制されたことが分かった。
【0055】
なお第4および第5の比較例について、以下に付記する。
第4および第5比較例の各々のシリサイド領域は、NiSixにより形成された。また第4比較例はシリサイド領域上にTi膜がPVD法により形成されたものである。また第5比較例はシリサイド領域上にTi膜がCVD法により形成されたものである。
【0056】
図14〜図19および図20〜図25のそれぞれを参照して、第4および第5比較例において、Ti膜成膜後の表面のX線光電子分光法による分析が行なわれた。この分析結果から、Ni2pとSi2pとの各々において、Ti膜の成膜方法の影響が大きいことが分かった。つまり、PVD法(第4比較例)の場合は明らかにNi2p結合におけるNiピークが検出されたが、CVD法(第5比較例)の場合はそれに対応する結合ピークが検出されなかった。またPVD法の場合はSi2p結合におけるSiピークが検出されなかったが、CVD法の場合は明らかにSiピークが検出された。実施の形態1の説明にて、中間膜IMは、Ti(チタン)−Si(シリコン)−O(酸素)−N(窒素)結合およびTi(チタン)−X(元素X)−Si(シリコン)−O(酸素)−N(窒素)結合の少なくともいずれかを有し、かつその総濃度は、Ti(チタン)−Ni(ニッケル)−O(酸素)−N(窒素)結合の濃度よりも高いとの説明を行なった。第4比較例のようにNiピークがTi膜成膜後の表面に検出されたということは、Ti(チタン)−Ni(ニッケル)−O(酸素)−N(窒素)結合のようなオーミックでない接触状態の材料となるNiが多いということであり、PVD法でTi膜を形成するのはオーミック性を悪化させるためによくないことを指し示す。第5比較例のようにSiピークがTi膜成膜後の表面に検出されたということは、Ti(チタン)−Si(シリコン)−O(酸素)−N(窒素)結合またはTi(チタン)−X(元素X)−Si(シリコン)−O(酸素)−N(窒素)結合のような良好なオーミックな接触状態の材料となるSiが多いということであり、CVD法でTi膜を形成するのはオーミック性を良好にするということ指し示す。
【0057】
(実施の形態2)
図26を参照して、本実施の形態の半導体装置は、実施の形態1のシリサイド領域SCs、SCgの代わりに、pウエルWL1上の領域(nMOSトランジスタNTが形成された領域)においてはシリサイド領域SCs1、SCg1が設けられ、かつnウエルWL2上の領域(pMOSトランジスタPTが形成された領域)においてはシリサイド領域SCs2、SCg2が設けられている。シリサイド領域SCs1、SCg1は、Pt、VおよびPdよりなる群から選ばれた少なくとも1つの元素X1とNiとの合金のシリサイドにより形成されている。またシリサイド領域SCs2、SCg2は、Zr、HfおよびNbよりなる群から選ばれた少なくとも1つの元素X2とNiとの合金のシリサイドにより形成されている。
【0058】
また本実施の形態の半導体装置は、実施の形態1の中間膜IMの代わりに、pウエルWL1上の領域(nMOSトランジスタNTが形成された領域)においては中間膜IM1が設けられ、かつnウエルWL2上の領域(pMOSトランジスタPTが形成された領域)においては中間膜IM2が設けられている。中間膜IM1は、Ti−Si−O−N結合およびTi−X1−Si−O−N結合を有する化合物により形成されている。中間膜IM1においてTi−Si−O−N結合およびTi−X1−Si−O−N結合の総濃度はTi−Ni−O−N結合の濃度よりも高い。中間膜IM2は、Ti−Si−O−N結合およびTi−X2−Si−O−N結合を有する化合物により形成されている。中間膜IM2においてTi−Si−O−N結合およびTi−X2−Si−O−N結合の総濃度はTi−Ni−O−N結合の濃度よりも高い。
【0059】
次に本実施の形態の半導体装置の半導体装置の製造方法について説明する。
本実施の形態においては、ステップS2(図3)が、pウエルWL1およびnウエルWL2の各々の上の領域について、別個に行なわれる。
【0060】
pウエルWL1上の領域においては、以下の工程が行なわれる。
半導体基板SB上にシリサイドブロック層となる酸化膜が、たとえばCVD法により形成される。次にフォトリソグラフィ技術およびエッチング技術を用いて、pウエルWL1上の酸化膜が異方性エッチングにより選択的に除去される。次に真空引きされた真空装置内で、pウエルWL1領域上においてポリシリコン部PSおよびソース・ドレイン領域SD1を覆う高融点金属膜(図示せず)が形成される。この高融点金属膜は、Niを主成分とする合金(Ni合金)により形成され、より具体的には元素X1が添加された材料からなる。元素X1の添加量は10原子%よりも小さい。またこの高融点金属膜の形成方法は、たとえばPVD法またはCVD法である。次に実施の形態1のステップS22〜S24(図4)と同様の工程が行なわれる。次に、いわゆるRCA洗浄によって上記の酸化膜が除去される。
【0061】
pウエルWL1上の領域においては、以下の工程が行なわれる。
半導体基板SB上にシリサイドブロック層となる酸化膜が、たとえばCVD法により形成される。次にフォトリソグラフィ技術およびエッチング技術を用いて、nウエルWL2上の酸化膜が異方性エッチングにより選択的に除去される。次に真空引きされた真空装置内で、nウエルWL2領域上においてポリシリコン部PSおよびソース・ドレイン領域SD2を覆う高融点金属膜(図示せず)が形成される。この高融点金属膜は、Niを主成分とする合金(Ni合金)により形成され、より具体的には元素X2が添加された材料からなる。元素X2の添加量は10原子%よりも小さい。またこの高融点金属膜の形成方法は、たとえばPVD法またはCVD法である。次に実施の形態1のステップS22〜S24(図4)と同様の工程が行なわれる。次に、いわゆるRCA洗浄によって上記の酸化膜が除去される。
【0062】
なお上記のpウエルWL1およびnウエルWL2の各々の上の領域で行なわれる工程の順番は入れ替えることができる。
【0063】
また、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【0064】
本実施の形態によれば、実施の形態1と同様の効果が得られる。またnMOSトランジスタNTおよびpMOSトランジスタPTにおいて、互いに異なるシリサイド材料を用いることができる。
【0065】
なお上記のTi膜TFの窒化(図6:ステップS52)に関してプラズマを用いる方法について説明したが、窒化の方法はこれに限定されるものではなく、たとえば、プラズマを用いることなく、加熱されたTi膜TFが窒素ガスを含有する雰囲気にさらされてもよい。
【0066】
またケミカルクリーニング(図5:ステップS44)は、残渣の除去能力を向上するためにプラズマ中で行なわれてもよい。
【0067】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0068】
本発明は、シリサイド領域を有する半導体装置およびその製造方法に特に有利に適用することができる。
【符号の説明】
【0069】
BM バリアメタル膜、NT nMOSトランジスタ(半導体素子)、ILD1 層間絶縁膜、IM,IM1,IM2 中間膜、PG プラグ、PS ポリシリコン部、PT pMOSトランジスタ(半導体素子)、SB 半導体基板、SCg,SCg1,SCg2 第2シリサイド部(シリサイド領域)、SCs,SCs1,SCs2 第1シリサイド部(シリサイド領域)、TF Ti膜、TH スルーホール、WL1 pウエル、WL2 nウエル。
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、シリサイド領域を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
半導体装置には、シリサイド層とプラグとを有するものがある。このような半導体装置の製造方法として、たとえば特開2008−205010号公報(特許文献1)によれば、以下の工程が開示されている。
【0003】
ニッケルシリサイド層またはニッケルプラチナシリサイド層であるシリサイド層が形成される。絶縁膜で覆われた半導体基板のシリサイド層上に、ドライエッチングによってホールが形成される。ホール内面にTi層が化学気相成長法(CVD:Chemical Vapor Deposition)によって形成される。ホール内のTi層上にバリアメタル層としてTa層がスパッタによって形成される。ホール内を埋め込む銅層がバリア層上に形成され、さらにCMPが行なわれることで、銅プラグが形成される。
【0004】
また上記公報によれば、バリアメタル層とTi層との間にはTiN層がスパッタによって形成されてもよい。またバリアメタル層はTa層に限定されず、Ta層、TiN、TaN、Ru、WN、W−N−C、Ti−Si−Nx、Ta−Si−Nx、W−Si−Nxのいずれか1つあるいはそれらの組み合わせであってもよい。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−205010号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上記公報の技術において、バリアメタル層(バリアメタル膜)とシリサイド層(シリサイド領域)との間に絶縁膜が形成されることがある。この結果、バリアメタル膜上に形成されたプラグと、シリサイド領域との間の電気抵抗が大きくなってしまうことがあるという問題がある。
【0007】
それゆえ本発明の目的は、プラグとシリサイド領域との間の電気抵抗を小さくすることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0008】
本発明の一実施の形態における半導体装置の製造方法は、以下の工程を有する。
Ni(ニッケル)合金のシリサイドにより形成されたシリサイド領域を各々が有する少なくとも1つの半導体素子が半導体基板上に形成される。シリサイド領域上に層間絶縁膜が形成される。層間絶縁膜からなる側面と、シリサイド領域からなる底面とを有する内面が設けられたスルーホールが層間絶縁膜に形成される。内面を被覆するTi(チタン)膜が化学気相成長法によって形成される。内面を被覆するバリアメタル膜を形成するためにTi膜の少なくとも表面部が窒化される。バリアメタル膜を介してスルーホールを埋めるプラグが形成される。
【0009】
本発明の一実施の形態における半導体装置は、半導体基板と、少なくとも1つの半導体素子と、層間絶縁膜と、バリアメタル膜と、プラグと、中間膜とを有する。少なくとも1つの半導体素子は半導体基板上に形成されている。少なくとも1つの半導体素子の各々は、Pt(白金)、V(バナジウム)、Pd(パラジウム)、Zr(ジルコニウム)、Hf(ハフニウム)、およびNb(ニオブ)よりなる群から選ばれた少なくとも1つの元素XとNiとの合金のシリサイドにより形成されたシリサイド領域を含む。層間絶縁膜は少なくとも1つの半導体素子上に設けられている。層間絶縁膜には、層間絶縁膜からなる側面と、シリサイド領域からなる底面とを有する内面が設けられたスルーホールが形成されている。バリアメタル膜は、内面を被覆するTiN(窒化チタン)膜を有する。プラグはバリアメタル膜を介してスルーホールを埋めている。中間膜はシリサイド領域とバリアメタル膜との間に形成されている。中間膜においてTi(チタン)−Si(シリコン)−O(酸素)−N(窒素)結合およびTi(チタン)−X(元素X)−Si(シリコン)−O(酸素)−N(窒素)結合の総濃度はTi(チタン)−Ni(ニッケル)−O(酸素)−N(窒素)結合の濃度よりも高い。
【発明の効果】
【0010】
この実施の形態の半導体装置の製造方法によれば、Ti膜が窒化される際にスルーホールの底面においてTi膜とシリサイド領域との反応が活性化されることで、Ti膜とシリサイド領域との間の絶縁状態にある部分がオーミックな接触状態に変化する。よってTi膜が窒化されることで形成されるバリアメタル膜とシリサイド領域との間の電気抵抗が小さくなる。これにより、バリアメタル膜上に形成されるプラグと、シリサイド領域との間の電気抵抗を小さくすることができる。
【0011】
またこの実施の形態の半導体装置によれば、中間膜におけるTi−Ni−O−N結合の濃度が小さいので、中間膜においてTi−Ni−O−N結合とともに生じやすい絶縁性の酸化膜の形成が抑制される。よってバリアメタル膜およびシリサイド領域の間の中間膜を介した電気的経路の電気抵抗が小さくなる。これにより、バリアメタル膜上に形成されるプラグと、シリサイド領域との間の電気抵抗を小さくすることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。
【図2】図1の一部拡大図である。
【図3】本発明の実施の形態1における半導体装置の製造方法について説明するためのフロー図である。
【図4】図3のシリサイド領域を形成する工程について説明するためのフロー図である。
【図5】図3のスルーホールを形成する工程について説明するためのフロー図である。
【図6】図3のバリアメタル膜を形成する工程について説明するためのフロー図である。
【図7】本発明の実施の形態1における半導体装置の製造方法の第1工程を概略的に示す断面図である。
【図8】本発明の実施の形態1における半導体装置の製造方法の第2工程を概略的に示す断面図である。
【図9】本発明の実施の形態1における半導体装置の製造方法の第3工程を概略的に示す断面図である。
【図10】本発明の実施の形態1における半導体装置の製造方法の第4工程を概略的に示す断面図である。
【図11】本発明の実施の形態1における半導体装置の製造方法の第5工程を概略的に示す断面図である。
【図12】本発明の実施の形態1の実施例と、第1および第2比較例との各々における、プラグとシリサイド領域との間の電気抵抗の測定結果の一例を示すグラフ図である。
【図13】本発明の実施の形態1の実施例と、第3比較例との各々における、ドライエッチングされたシリサイド領域表面のX線光電子分光法による分析結果の一例を示すグラフである。
【図14】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるCの1sの分析結果の一例を示すグラフである。
【図15】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるNの1sの分析結果の一例を示すグラフである。
【図16】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるNiの2pの分析結果の一例を示すグラフである。
【図17】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるOの1sの分析結果の一例を示すグラフである。
【図18】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるSiの2pの分析結果の一例を示すグラフである。
【図19】第4比較例におけるTi膜形成後の表面のX線光電子分光法によるTiの2pの分析結果の一例を示すグラフである。
【図20】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるCの1sの分析結果の一例を示すグラフである。
【図21】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるNの1sの分析結果の一例を示すグラフである。
【図22】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるNiの2pの分析結果の一例を示すグラフである。
【図23】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるOの1sの分析結果の一例を示すグラフである。
【図24】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるSiの2pの分析結果の一例を示すグラフである。
【図25】第5比較例におけるTi膜形成後の表面のX線光電子分光法によるTiの2pの分析結果の一例を示すグラフである。
【図26】本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
はじめに本実施の形態の半導体装置の構成について説明する。
【0014】
図1および図2を参照して、本実施の形態の半導体装置は、主に、半導体基板SBと、CMOS(Complementary Metal Oxide Semiconductor)と、層間絶縁膜ILD1と、バリアメタル膜BMと、プラグPGと、中間膜IMと、素子分離絶縁膜ISLと、メタル配線層MLと、層間絶縁膜ILD2とを有する。CMOSは、素子分離絶縁膜ISLによって互いに分割されたn型およびp型トランジスタ、すなわちnMOSトランジスタNT(半導体素子)およびpMOSトランジスタPT(半導体素子)を有する。
【0015】
nMOSトランジスタNTは半導体基板SB上に形成されている。またnMOSトランジスタNTは、シリサイド領域SCs、SCgと、ポリシリコン部PSを含むゲート電極と、ソース・ドレイン領域SD1、SD1と、エクステンション領域ET1、ET1と、pウエルWL1と、ゲート絶縁膜GIと、サイドウォールSWとを有する。
【0016】
シリサイド領域SCs、SCgの各々は、Ni合金のシリサイドにより形成されている。より具体的にはシリサイド領域SCs、SCgの各々は、Pt、V、Pd、Zr、Hf、およびNbよりなる群から選ばれた少なくとも1つの元素XとNiとの合金のシリサイドにより形成されている。またシリサイド領域SCs、SCgは、ソース・ドレイン領域SD1に接する第1シリサイド部SCsと、ゲート電極の少なくとも一部をなす第2シリサイド部SCgとを含む。
【0017】
pMOSトランジスタPTは半導体基板SB上に形成されている。またpMOSトランジスタPTは、シリサイド領域SCs、SCgと、ポリシリコン部PSを含むゲート電極と、ソース・ドレイン領域SD2、SD2と、エクステンション領域ET2、ET2と、nウエルWL2と、ゲート絶縁膜GIと、サイドウォールSWとを有する。
【0018】
シリサイド領域SCs、SCgの各々は、Ni合金のシリサイドにより形成されている。より具体的にはシリサイド領域SCs、SCgの各々は、Pt、V、Pd、Zr、Hf、およびNbよりなる群から選ばれた少なくとも1つの元素XとNiとの合金のシリサイドにより形成されている。またシリサイド領域SCs、SCgは、ソース・ドレイン領域SD2に接する第1シリサイド部SCsと、ゲート電極の少なくとも一部をなす第2シリサイド部SCgとを含む。
【0019】
層間絶縁膜ILD1はpMOSトランジスタPTおよびnMOSトランジスタNTの上に設けられている。また層間絶縁膜ILD1には、層間絶縁膜ILD1からなる側面と、中間膜IMが設けられる底面とを有する内面が設けられたスルーホールTHが形成されている。
【0020】
バリアメタル膜BMはスルーホールTHの内面を被覆している。またバリアメタル膜BMは、少なくともその表面側(プラグPG側)が窒化されたTi膜からなる。すなわちバリアメタル膜BMは、スルーホールTHの内面を被覆するTiN膜を有する。
【0021】
プラグPGはバリアメタル膜BMを介してスルーホールTHを埋めている。プラグPGは、たとえばW(タングステン)により形成されている。
【0022】
中間膜IMは、シリサイド領域SCs、SCgの各々と、バリアメタル膜BMとの間に形成されている。また中間膜IMはTi−Si−O−N結合およびTi−X−Si−O−N結合を有する化合物により形成されている。中間膜IMにおいてTi−Si−O−N結合およびTi−X−Si−O−N結合の総濃度はTi−Ni−O−N結合の濃度よりも高い。
【0023】
次に、本実施の形態の半導体装置の製造方法の概要について説明する。
図1および図3を参照して、ステップS1にて半導体基板SBが準備される。次に素子分離絶縁膜ISLと、pウエルWL1と、nウエルWL2と、ゲート絶縁膜GIと、ソース・ドレイン領域SD1、SD2と、エクステンション領域ET1、ET2と、ポリシリコン部PSと、サイドウォールSWとが形成される。
【0024】
図3および図7を参照して、ステップS2にて、シリサイド領域として、第1シリサイド部SCsと、第2シリサイド部SCgとが形成される。第2シリサイド部SCgはポリシリコン部PSとともにゲート電極を構成する。具体的には、以下のステップS21〜S24(図4)が行なわれる。
【0025】
ステップS21にて、真空引きされた真空装置内で、ポリシリコン部PSおよびソース・ドレイン領域SD1、SD2を覆う高融点金属膜(図示せず)が形成される。この高融点金属膜は、Niを主成分とする合金(Ni合金)により形成され、より具体的には、Pt、V、Pd、Zr、Hf、およびNbよりなる群から選ばれた少なくとも1つの元素Xが添加された材料からなる。この添加量は10原子%よりも小さい。またこの高融点金属膜の形成方法は、たとえばPVD(Physical Vapor Deposition)法またはCVD法である。
【0026】
ステップS22にて、真空状態が維持された上記真空装置内で、上記の高融点金属膜の酸化を防止するために、この高融点金属膜上に高融点金属からなる酸化防止膜(図示せず)が形成される。この酸化防止膜は、たとえばCVD法またはPVD法によって形成されたTiN膜である。
【0027】
ステップS23にて、シリサイド化が行なわれる。すなわちポリシリコン部PSおよびソース・ドレイン領域SD1、SD2の各々と、上記の高融点金属膜とを互いに反応させる熱処理が行なわれる。具体的には、たとえばRTA(Rapid Thermal Anneal)が行なわれる。これにより、ソース・ドレイン領域に接する第1シリサイド部SCsと、ゲート電極の少なくとも一部をなす第2シリサイド領域SCgとが形成される。
【0028】
ステップS24にて、上記の酸化防止膜が除去される。
上記のステップS21〜S24(ステップS2)により、シリサイド領域SCs、SCgを各々が有するnMOSトランジスタNTおよびpMOSトランジスタPTが形成される。
【0029】
図3および図8を参照して、ステップS3にて、シリサイド領域SCs、SCg上に層間絶縁膜ILD1が形成される。
【0030】
図3および図8を参照して、ステップS4にて、層間絶縁膜ILD1にスルーホールTHが形成される。具体的には、以下のステップS41〜S45(図5)が行なわれる。
【0031】
ステップS41にて、層間絶縁膜ILD1上に、スルーホールTHのパターンに対応したパターンを有するレジストマスク(図示せず)が形成される。具体的には、フォトレジストの塗布、露光、および現像が行なわれる。
【0032】
ステップS42にて、上記レジストマスクを用いたドライエッチングによりスルーホールTHが形成される。
【0033】
ステップS43にて、上記レジストマスクを除去するためのアッシングが行なわれる。
ステップS44にて、上記ステップS43後におけるスルーホールTH上の残渣を除去するためにケミカルクリーニングが行なわれる。このケミカルクリーニングは、たとえばNH3/HF混合ガスを用いて100℃以下で行なわれる。
【0034】
ステップS45にて、上記ケミカルクリーニングにおいて生成した副生成物を除去するためのアニールが行なわれる。具体的には、ケミカルクリーニングが行なわれたチャンバと同一チャンバ内で、またはin-situで別のチャンバ内で、100℃以上300℃以下のアニールが行なわれる。
【0035】
上記のステップS41〜S45(ステップS4)により、層間絶縁膜ILD1からなる側面と、シリサイド領域SCs、SCgからなる底面とを有する内面が設けられたスルーホールTHが層間絶縁膜ILD1に形成される。
【0036】
主に図3を参照して、ステップS5にて、上記内面を被覆するバリアメタル膜BM(図10)が形成される。具体的には、以下のステップS51およびS52(図6)が行なわれる。
【0037】
ステップS51にて、スルーホールTHの形成(ステップS4)に続いてin-situで、スルーホールTHの内面を被覆するTi膜TF(図9)がCVD法によって形成される。CVD法における成膜温度は、たとえば550℃以下である。
【0038】
Ti膜TFの形成の際に、シリサイド領域SCs、SCgの各々と、Ti膜TFとの間で界面反応が生じることで、シリサイド領域SCs、SCgの各々と、Ti膜TFとの間に膜IMiが形成される。この膜IMiは、絶縁体からなる部分を有することがある。この場合、シリサイド領域SCs、SCgの各々とTi膜TFとの間に絶縁状態にある部分が形成される。さらに図9に示されるようにこの膜IMiはシリサイド領域SCs、SCgの各々の内部に形成される。
【0039】
ステップS52にて、Ti膜TF(図9)の少なくとも表面部が窒化されることで、バリアメタル膜BM(図10)が形成される。この窒化の際、Ti膜TFが窒化されるだけでなく、膜IMi中へのN(窒素)原子の侵入も生じる。またこの窒化の際、シリサイド領域SCs、SCgの各々とTi膜TFとの反応が活性化される。これにより膜IMi(図9)から中間膜IM(図10)が形成される。中間膜IMは、Ti(チタン)−Si(シリコン)−O(酸素)−N(窒素)結合およびTi(チタン)−X(元素X)−Si(シリコン)−O(酸素)−N(窒素)結合の少なくともいずれかを有し、かつその総濃度は、Ti(チタン)−Ni(ニッケル)−O(酸素)−N(窒素)結合の濃度よりも高い。この中間膜IMの形成の際、シリサイド領域SCs、SCgの各々とバリアメタル膜BMとの間における上述した絶縁状態にある部分は、オーミックな接触状態に変化しやすい。
【0040】
好ましくは、Ti膜TFの窒化は、窒化を十分に行なうために400℃以上で行なわれ、またシリサイド領域SCs、SCgの凝集を防止するために550℃以下で行なわれる。また好ましくは、Ti膜TFの窒化は、プラズマを含有する雰囲気にTi膜TFをさらすことにより行なわれる。より好ましくは、このプラズマは、NH3ガスを用いて生成されるNH3プラズマである。
【0041】
上記のステップS51およびS52(ステップS5)によりバリアメタル膜BMが形成される。
【0042】
図3および図11を参照して、ステップS6にて、スルーホールTHを埋めるプラグPGが形成される。具体的には、まずスルーホールTHを埋め込むW膜がCVD法により形成される。次に層間絶縁膜ILD1の上面が露出されるように、W膜およびバリアメタル膜BMがCMP法により研磨されることで除去される。
【0043】
図3および図1を参照して、ステップS7にて、プラグPGによって第1シリサイド部SCsおよび第2シリサイド部SCgのそれぞれに接続されたメタル配線層ML、MLと、このメタル配線層ML、MLの間に設けられた層間絶縁膜ILD2とが形成される。メタル配線層MLは、たとえばAl(アルミニウム)配線またはCu(銅)配線である。
【0044】
以上により本実施の形態の半導体装置(図1)が得られる。
本実施の形態によれば、Ti膜TF(図9)が窒化される際(図6:ステップS51)にスルーホールTHの底面においてTi膜TFとシリサイド領域SCs、SCgの各々との反応が活性化されることで、Ti膜TFとシリサイド領域SCs、SCgの各々との間の絶縁状態にある部分が、オーミックな接触状態に変化する。よってバリアメタル膜BM(図10)とシリサイド領域SCs、SCgの各々との間の電気抵抗が小さくなる。これにより、バリアメタル膜BM上に形成されるプラグPGと、シリサイド領域SCs、SCgの各々との間の電気抵抗を小さくすることができる。
【0045】
またプラズマを含有する雰囲気にTi膜TFをさらすことで、上記の反応をより活性化することができる。またこのプラズマとしてNH3プラズマを用いることで、上記の反応を特に活性化することができる。またNH3プラズマによって、Ti膜TFが含有するCl(塩素)を脱離させることができる。
【0046】
またシリサイドが元素Xを含むことで、シリサイド領域SCs、SCg中に安定性の高いNi−X結合が形成される。よってスルーホールTHの底面において露出されたシリサイド領域SCs、SCgがドライエッチング(図5:ステップS42)のガスの影響などにより酸化されても、シリサイド領域SCs、SCgの表面部にNi−X結合を残存させることができる。すなわち上記酸化によってシリサイド領域SCs、SCgの表面部における結合がNi−O結合となることを抑制することができる。
【0047】
なおシリサイド領域SCs、SCgの各々の表面部においてNi−O結合が多くなると、シリサイド領域SCs、SCg上にTi膜TFが形成される際(図6:ステップS51)に、シリサイド領域SCs、SCgの各々とTi膜TFとの間に酸化膜が形成されやすくなる。この酸化膜の影響により、Ti膜TFから形成されたバリアメタル膜BMと、シリサイド領域SCs、SCgの各々との間の電気的な接触をオーミックなものにすることが困難となり、場合によっては電気的な接触が得られなくなる。またこの場合、仮にバリアメタル膜BMと、シリサイド領域SCs、SCgの各々との間の初期抵抗が十分に低くても、半導体装置の高温保存時に酸化膜とバリアメタル膜とが反応することで抵抗の変動が生じ得るので、半導体装置の信頼性が低下し得る。
【0048】
また半導体装置がnMOSトランジスタNTおよびpMOSトランジスタPTをともに有する場合、上記の酸化膜の厚さはpMOSトランジスタPTにおけるものに比してnMOSトランジスタNTにおけるものの方が大きくなる傾向がある。このためnMOSトランジスタNTにおける酸化膜を確実に除去しようとすると、pMOSトランジスタPTにおいてはシリサイド領域SCs、SCgが除去されてしまう。この結果、半導体装置の歩留りが低下し得る。本実施の形態によれば、このような酸化膜の除去の必要性が小さくなるので、半導体装置の歩留りを高めることができる。
【0049】
また中間膜IMにおけるTi−Ni−O−N結合の濃度が小さいので、中間膜IMにおいてTi−Ni−O−N結合とともに生じやすい上記の酸化膜の形成が抑制される。よってシリサイド領域SCs、SCgの各々とバリアメタル膜BMとの間の中間膜IMを介した電気的経路の電気抵抗が小さくなる。これにより、バリアメタル膜BM上に形成されるプラグPGとシリサイド領域SCs、SCgとの間の電気抵抗を小さくすることができる。
【0050】
以上説明したように、本実施の形態によれば、シリサイド領域SCs、SCgとプラグPGとの間の電気抵抗を抑制することができる。その検証結果について本実施の形態の実施例を比較例と対照しつつ、以下に説明する。
【0051】
第1比較例のバリアメタル膜の形成は、本実施例と異なり、PVD法によるTi膜の形成と、このTi膜上へのCVD法によるTiN膜の形成とにより行なわれた。第2比較例のバリアメタル膜の形成は第1比較例と同様に行なわれ、また第2比較例のシリサイド領域は、Ni合金ではなく単純Niのシリサイドにより形成された。そして本実施例と、第1および第2の比較例との各々について、シリサイド領域とプラグとの間の電気抵抗R(Ω)が測定された。
【0052】
図12を参照して、上記の電気抵抗Rの累積確率CP(%)を、本実施例、第1比較例および第2比較例のそれぞれについてプロットPa、PbおよびPcとして示す。本実施例(プロットPa)に比して、第1比較例(プロットPb)は電気抵抗Rが高くなり、第2比較例(プロットPc)は、さらに電気抵抗Rのばらつきが大きくなった。この結果から、本実施の形態により、シリサイド領域SCs、SCgとプラグPGとの間の電気抵抗を安定的に抑制することができることが分かった。
【0053】
第3の比較例のシリサイド領域は、本実施例と異なり、Ni合金ではなく単純Niのシリサイド(NiSix)により形成された。一方、本実施例のシリサイド領域は、NiPtSixにより形成された。そしてドライエッチングされたシリサイド領域表面のX線光電子分光法による分析が行なわれた。
【0054】
図13を参照して、上記のX線光電子分光法の分析結果を、横軸を結合エネルギーBE(eV)、縦軸をカウントCNT(/s)として示す。この結果から、第3比較例に比して、本実施例のシリサイド領域の表面酸化が抑制されたことが分かった。
【0055】
なお第4および第5の比較例について、以下に付記する。
第4および第5比較例の各々のシリサイド領域は、NiSixにより形成された。また第4比較例はシリサイド領域上にTi膜がPVD法により形成されたものである。また第5比較例はシリサイド領域上にTi膜がCVD法により形成されたものである。
【0056】
図14〜図19および図20〜図25のそれぞれを参照して、第4および第5比較例において、Ti膜成膜後の表面のX線光電子分光法による分析が行なわれた。この分析結果から、Ni2pとSi2pとの各々において、Ti膜の成膜方法の影響が大きいことが分かった。つまり、PVD法(第4比較例)の場合は明らかにNi2p結合におけるNiピークが検出されたが、CVD法(第5比較例)の場合はそれに対応する結合ピークが検出されなかった。またPVD法の場合はSi2p結合におけるSiピークが検出されなかったが、CVD法の場合は明らかにSiピークが検出された。実施の形態1の説明にて、中間膜IMは、Ti(チタン)−Si(シリコン)−O(酸素)−N(窒素)結合およびTi(チタン)−X(元素X)−Si(シリコン)−O(酸素)−N(窒素)結合の少なくともいずれかを有し、かつその総濃度は、Ti(チタン)−Ni(ニッケル)−O(酸素)−N(窒素)結合の濃度よりも高いとの説明を行なった。第4比較例のようにNiピークがTi膜成膜後の表面に検出されたということは、Ti(チタン)−Ni(ニッケル)−O(酸素)−N(窒素)結合のようなオーミックでない接触状態の材料となるNiが多いということであり、PVD法でTi膜を形成するのはオーミック性を悪化させるためによくないことを指し示す。第5比較例のようにSiピークがTi膜成膜後の表面に検出されたということは、Ti(チタン)−Si(シリコン)−O(酸素)−N(窒素)結合またはTi(チタン)−X(元素X)−Si(シリコン)−O(酸素)−N(窒素)結合のような良好なオーミックな接触状態の材料となるSiが多いということであり、CVD法でTi膜を形成するのはオーミック性を良好にするということ指し示す。
【0057】
(実施の形態2)
図26を参照して、本実施の形態の半導体装置は、実施の形態1のシリサイド領域SCs、SCgの代わりに、pウエルWL1上の領域(nMOSトランジスタNTが形成された領域)においてはシリサイド領域SCs1、SCg1が設けられ、かつnウエルWL2上の領域(pMOSトランジスタPTが形成された領域)においてはシリサイド領域SCs2、SCg2が設けられている。シリサイド領域SCs1、SCg1は、Pt、VおよびPdよりなる群から選ばれた少なくとも1つの元素X1とNiとの合金のシリサイドにより形成されている。またシリサイド領域SCs2、SCg2は、Zr、HfおよびNbよりなる群から選ばれた少なくとも1つの元素X2とNiとの合金のシリサイドにより形成されている。
【0058】
また本実施の形態の半導体装置は、実施の形態1の中間膜IMの代わりに、pウエルWL1上の領域(nMOSトランジスタNTが形成された領域)においては中間膜IM1が設けられ、かつnウエルWL2上の領域(pMOSトランジスタPTが形成された領域)においては中間膜IM2が設けられている。中間膜IM1は、Ti−Si−O−N結合およびTi−X1−Si−O−N結合を有する化合物により形成されている。中間膜IM1においてTi−Si−O−N結合およびTi−X1−Si−O−N結合の総濃度はTi−Ni−O−N結合の濃度よりも高い。中間膜IM2は、Ti−Si−O−N結合およびTi−X2−Si−O−N結合を有する化合物により形成されている。中間膜IM2においてTi−Si−O−N結合およびTi−X2−Si−O−N結合の総濃度はTi−Ni−O−N結合の濃度よりも高い。
【0059】
次に本実施の形態の半導体装置の半導体装置の製造方法について説明する。
本実施の形態においては、ステップS2(図3)が、pウエルWL1およびnウエルWL2の各々の上の領域について、別個に行なわれる。
【0060】
pウエルWL1上の領域においては、以下の工程が行なわれる。
半導体基板SB上にシリサイドブロック層となる酸化膜が、たとえばCVD法により形成される。次にフォトリソグラフィ技術およびエッチング技術を用いて、pウエルWL1上の酸化膜が異方性エッチングにより選択的に除去される。次に真空引きされた真空装置内で、pウエルWL1領域上においてポリシリコン部PSおよびソース・ドレイン領域SD1を覆う高融点金属膜(図示せず)が形成される。この高融点金属膜は、Niを主成分とする合金(Ni合金)により形成され、より具体的には元素X1が添加された材料からなる。元素X1の添加量は10原子%よりも小さい。またこの高融点金属膜の形成方法は、たとえばPVD法またはCVD法である。次に実施の形態1のステップS22〜S24(図4)と同様の工程が行なわれる。次に、いわゆるRCA洗浄によって上記の酸化膜が除去される。
【0061】
pウエルWL1上の領域においては、以下の工程が行なわれる。
半導体基板SB上にシリサイドブロック層となる酸化膜が、たとえばCVD法により形成される。次にフォトリソグラフィ技術およびエッチング技術を用いて、nウエルWL2上の酸化膜が異方性エッチングにより選択的に除去される。次に真空引きされた真空装置内で、nウエルWL2領域上においてポリシリコン部PSおよびソース・ドレイン領域SD2を覆う高融点金属膜(図示せず)が形成される。この高融点金属膜は、Niを主成分とする合金(Ni合金)により形成され、より具体的には元素X2が添加された材料からなる。元素X2の添加量は10原子%よりも小さい。またこの高融点金属膜の形成方法は、たとえばPVD法またはCVD法である。次に実施の形態1のステップS22〜S24(図4)と同様の工程が行なわれる。次に、いわゆるRCA洗浄によって上記の酸化膜が除去される。
【0062】
なお上記のpウエルWL1およびnウエルWL2の各々の上の領域で行なわれる工程の順番は入れ替えることができる。
【0063】
また、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【0064】
本実施の形態によれば、実施の形態1と同様の効果が得られる。またnMOSトランジスタNTおよびpMOSトランジスタPTにおいて、互いに異なるシリサイド材料を用いることができる。
【0065】
なお上記のTi膜TFの窒化(図6:ステップS52)に関してプラズマを用いる方法について説明したが、窒化の方法はこれに限定されるものではなく、たとえば、プラズマを用いることなく、加熱されたTi膜TFが窒素ガスを含有する雰囲気にさらされてもよい。
【0066】
またケミカルクリーニング(図5:ステップS44)は、残渣の除去能力を向上するためにプラズマ中で行なわれてもよい。
【0067】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0068】
本発明は、シリサイド領域を有する半導体装置およびその製造方法に特に有利に適用することができる。
【符号の説明】
【0069】
BM バリアメタル膜、NT nMOSトランジスタ(半導体素子)、ILD1 層間絶縁膜、IM,IM1,IM2 中間膜、PG プラグ、PS ポリシリコン部、PT pMOSトランジスタ(半導体素子)、SB 半導体基板、SCg,SCg1,SCg2 第2シリサイド部(シリサイド領域)、SCs,SCs1,SCs2 第1シリサイド部(シリサイド領域)、TF Ti膜、TH スルーホール、WL1 pウエル、WL2 nウエル。
【特許請求の範囲】
【請求項1】
Ni合金のシリサイドにより形成されたシリサイド領域を各々が有する少なくとも1つの半導体素子を半導体基板上に形成する工程と、
前記シリサイド領域上に層間絶縁膜を形成する工程と、
前記層間絶縁膜からなる側面と、前記シリサイド領域からなる底面とを有する内面が設けられたスルーホールを前記層間絶縁膜に形成する工程と、
前記内面を被覆するTi膜を化学気相成長法によって形成する工程と、
前記内面を被覆するバリアメタル膜を形成するために前記Ti膜の少なくとも表面部を窒化する工程と、
前記バリアメタル膜を介して前記スルーホールを埋めるプラグを形成する工程とを備えた、半導体装置の製造方法。
【請求項2】
前記Ni合金は、Pt、V、Pd、Zr、Hf、およびNbよりなる群から選ばれた少なくとも1つの元素を含有する、請求項1に記載の半導体装置の製造方法。
【請求項3】
前記少なくとも1つの半導体素子は、ソース・ドレイン領域とゲート電極とを各々が有する少なくとも1つのトランジスタを含み、
前記シリサイド領域は、前記ソース・ドレイン領域に接する第1シリサイド部と、前記ゲート電極の少なくとも一部をなす第2シリサイド部とを含む、請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記少なくとも1つのトランジスタは、n型トランジスタおよびp型トランジスタを含む、請求項1〜3のいずれかに記載の半導体装置の製造方法。
【請求項5】
前記窒化する工程は、プラズマを含有する雰囲気に前記チタン膜をさらす工程を含む、請求項1〜4のいずれかに記載の半導体装置の製造方法。
【請求項6】
前記プラズマはNH3ガスを用いて生成される、請求項5に記載の半導体装置の製造方法。
【請求項7】
前記窒化する工程は、窒素ガスを含有する雰囲気に、加熱された前記チタン膜をさらす工程を含む、請求項1〜6のいずれかに記載の半導体装置の製造方法。
【請求項8】
半導体基板と、
前記半導体基板上に形成された少なくとも1つの半導体素子とを備え、
前記少なくとも1つの半導体素子の各々は、Pt、V、Pd、Zr、Hf、およびNbよりなる群から選ばれた少なくとも1つの元素XとNiとの合金のシリサイドにより形成されたシリサイド領域を含み、さらに
前記少なくとも1つの半導体素子上に設けられた層間絶縁膜を備え、
前記層間絶縁膜には、前記層間絶縁膜からなる側面と、前記シリサイド領域からなる底面とを有する内面が設けられたスルーホールが形成され、さらに
前記内面を被覆するTiN膜を有するバリアメタル膜と、
前記バリアメタル膜を介して前記スルーホールを埋めるプラグと、
前記シリサイド領域と前記バリアメタル膜との間に形成された中間膜とを備え、
前記中間膜においてTi−Si−O−N結合およびTi−X−Si−O−N結合の総濃度はTi−Ni−O−N結合の濃度よりも高い、半導体装置。
【請求項9】
前記少なくとも1つの半導体素子は、ソース・ドレイン領域とゲート電極とを各々が有する少なくとも1つのトランジスタを含み、
前記シリサイド領域は、前記ソース・ドレイン領域に接する第1シリサイド部と、前記ゲート電極の少なくとも一部をなす第2シリサイド部とを含む、請求項8に記載の半導体装置。
【請求項10】
前記少なくとも1つのトランジスタは、n型トランジスタおよびp型トランジスタを含む、請求項8または9に記載の半導体装置。
【請求項1】
Ni合金のシリサイドにより形成されたシリサイド領域を各々が有する少なくとも1つの半導体素子を半導体基板上に形成する工程と、
前記シリサイド領域上に層間絶縁膜を形成する工程と、
前記層間絶縁膜からなる側面と、前記シリサイド領域からなる底面とを有する内面が設けられたスルーホールを前記層間絶縁膜に形成する工程と、
前記内面を被覆するTi膜を化学気相成長法によって形成する工程と、
前記内面を被覆するバリアメタル膜を形成するために前記Ti膜の少なくとも表面部を窒化する工程と、
前記バリアメタル膜を介して前記スルーホールを埋めるプラグを形成する工程とを備えた、半導体装置の製造方法。
【請求項2】
前記Ni合金は、Pt、V、Pd、Zr、Hf、およびNbよりなる群から選ばれた少なくとも1つの元素を含有する、請求項1に記載の半導体装置の製造方法。
【請求項3】
前記少なくとも1つの半導体素子は、ソース・ドレイン領域とゲート電極とを各々が有する少なくとも1つのトランジスタを含み、
前記シリサイド領域は、前記ソース・ドレイン領域に接する第1シリサイド部と、前記ゲート電極の少なくとも一部をなす第2シリサイド部とを含む、請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記少なくとも1つのトランジスタは、n型トランジスタおよびp型トランジスタを含む、請求項1〜3のいずれかに記載の半導体装置の製造方法。
【請求項5】
前記窒化する工程は、プラズマを含有する雰囲気に前記チタン膜をさらす工程を含む、請求項1〜4のいずれかに記載の半導体装置の製造方法。
【請求項6】
前記プラズマはNH3ガスを用いて生成される、請求項5に記載の半導体装置の製造方法。
【請求項7】
前記窒化する工程は、窒素ガスを含有する雰囲気に、加熱された前記チタン膜をさらす工程を含む、請求項1〜6のいずれかに記載の半導体装置の製造方法。
【請求項8】
半導体基板と、
前記半導体基板上に形成された少なくとも1つの半導体素子とを備え、
前記少なくとも1つの半導体素子の各々は、Pt、V、Pd、Zr、Hf、およびNbよりなる群から選ばれた少なくとも1つの元素XとNiとの合金のシリサイドにより形成されたシリサイド領域を含み、さらに
前記少なくとも1つの半導体素子上に設けられた層間絶縁膜を備え、
前記層間絶縁膜には、前記層間絶縁膜からなる側面と、前記シリサイド領域からなる底面とを有する内面が設けられたスルーホールが形成され、さらに
前記内面を被覆するTiN膜を有するバリアメタル膜と、
前記バリアメタル膜を介して前記スルーホールを埋めるプラグと、
前記シリサイド領域と前記バリアメタル膜との間に形成された中間膜とを備え、
前記中間膜においてTi−Si−O−N結合およびTi−X−Si−O−N結合の総濃度はTi−Ni−O−N結合の濃度よりも高い、半導体装置。
【請求項9】
前記少なくとも1つの半導体素子は、ソース・ドレイン領域とゲート電極とを各々が有する少なくとも1つのトランジスタを含み、
前記シリサイド領域は、前記ソース・ドレイン領域に接する第1シリサイド部と、前記ゲート電極の少なくとも一部をなす第2シリサイド部とを含む、請求項8に記載の半導体装置。
【請求項10】
前記少なくとも1つのトランジスタは、n型トランジスタおよびp型トランジスタを含む、請求項8または9に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【公開番号】特開2010−186877(P2010−186877A)
【公開日】平成22年8月26日(2010.8.26)
【国際特許分類】
【出願番号】特願2009−30179(P2009−30179)
【出願日】平成21年2月12日(2009.2.12)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成22年8月26日(2010.8.26)
【国際特許分類】
【出願日】平成21年2月12日(2009.2.12)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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