半導体装置の製造方法
【課題】ビアホールの形成に関連する歩留まりの低下を抑制し、また、スループットを向上することができる半導体装置の製造方法を提供する。
【解決手段】絶縁性基板１上にＧａＮ層２及びｎ型ＡｌＧａＮ層３を形成し、その後、ゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄを形成する。次に、ソース電極４ｓ、ＧａＮ層２及びｎ型ＡｌＧａＮ層３に、少なくとも絶縁性基板１の表面まで到達する開口部６を形成する。次いで、開口部６内にＮｉ層８を形成する。その後、Ｎｉ層８をエッチングストッパとするドライエッチングを高速で行うことにより、絶縁性基板１に、その裏面側からＮｉ層８まで到達するビアホール１ｓを、冷却等によりその側壁に化合物膜１９を堆積させながら形成する。そして、ビアホール１ｓ内から絶縁性基板１の裏面にわたってビア配線１６を形成する。
【解決手段】絶縁性基板１上にＧａＮ層２及びｎ型ＡｌＧａＮ層３を形成し、その後、ゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄを形成する。次に、ソース電極４ｓ、ＧａＮ層２及びｎ型ＡｌＧａＮ層３に、少なくとも絶縁性基板１の表面まで到達する開口部６を形成する。次いで、開口部６内にＮｉ層８を形成する。その後、Ｎｉ層８をエッチングストッパとするドライエッチングを高速で行うことにより、絶縁性基板１に、その裏面側からＮｉ層８まで到達するビアホール１ｓを、冷却等によりその側壁に化合物膜１９を堆積させながら形成する。そして、ビアホール１ｓ内から絶縁性基板１の裏面にわたってビア配線１６を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系（窒化ガリウム）高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等に好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＧａＮ系ＨＥＭＴ等のＧａＮ系半導体装置について、その物性的特徴から高耐圧・高速デバイスとしての応用が期待されている。ＧａＮ系半導体装置の高周波特性の向上のためには、ソースインダクタンスの低減及び放熱のためのビア配線構造部が必要である。
【０００３】
ここで、従来のＧａＮ系ＨＥＭＴの製造方法について説明する。図９Ａ乃至図９Ｘは、従来のＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【０００４】
先ず、図９Ａに示すように、シリコンカーバイド（ＳｉＣ）からなる絶縁性基板１０１の表面上にＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３をこの順で形成する。絶縁性基板１０１の厚さは３５０μｍ程度であり、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３の総厚さは２μｍ程度である。次に、ｎ型ＡｌＧａＮ層１０３上にソース電極１０４ｓ、ゲート電極１０４ｇ及びドレイン電極１０４ｄを選択的に形成する。次いで、ソース電極１０４ｓ、ゲート電極１０４ｇ及びドレイン電極１０４ｄを覆うＳｉＮ層１０５をｎ型ＡｌＧａＮ層１０３上に形成する。
【０００５】
その後、図９Ｂに示すように、ソース電極１０４ｓに対応する開口部１５１ｓ及びドレイン電極１０４ｄに対応する開口部１５１ｄを備えたレジストパターン１５１をＳｉＮ層１０５上に形成する。レジストパターン１５１の厚さは１μｍ程度である。
【０００６】
続いて、図９Ｃに示すように、レジストパターン１５１をマスクとしてＳｉＮ層１０５をパターニングすることにより、開口部１５１ｓに整合するコンタクトホール１０５ｓをソース電極１０４ｓ上に形成し、開口部１５１ｄに整合するコンタクトホール１０５ｄをドレイン電極１０４ｄ上に形成する。
【０００７】
次に、レジストパターン１５１を除去し、図９Ｄに示すように、新たに、開口部１５１ｓよりも小さくソース電極１０４ｓに対応する開口部１５２ｓを備えたレジストパターン１５２をＳｉＮ層１０５及びソース電極１０４ｓ上に形成する。レジストパターン１５２の厚さは１μｍ程度である。また、開口部１５２ｓの直径は１５０μｍ程度である。
【０００８】
次いで、図９Ｅに示すように、レジストパターン１５２をマスクとしてソース電極１０４ｓのイオンミリングを行うことにより、開口部１０６を形成する。
【０００９】
その後、レジストパターン１５２を除去し、図９Ｆに示すように、絶縁性基板１０１の表面側の全面にシード層１０７として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体を形成する。
【００１０】
続いて、図９Ｇに示すように、ソース電極１０４ｓの外縁に対応する開口部１５３ｓを備えたレジストパターン１５３をシード層１０７上に形成する。レジストパターン１５３の厚さは３μｍ程度である。次に、電気めっき法により、開口部１５３ｓ内において、シード層１０７上に厚さが１．２μｍ程度のＮｉ層１０８を形成する。
【００１１】
次いで、図９Ｈに示すように、レジストパターン１５３を除去する。
【００１２】
その後、図９Ｉに示すように、イオンミリングを行うことにより、Ｎｉ層１０８から露出しているシード層１０７を除去する。この時、Ｎｉ層１０８も若干削られ、その厚さが１μｍ程度となる。
【００１３】
続いて、図９Ｊに示すように、絶縁性基板１０１の表面側の全面にシード層１０９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体を形成する。
【００１４】
次に、図９Ｋに示すように、ソース電極１０４ｓの外縁に対応する開口部及びドレイン電極１０４ｄの外縁に対応する開口部を備えたレジストパターン１５４をシード層１０９上に形成する。レジストパターン１５４の厚さは１μｍ程度である。次いで、電気めっき法により、レジストパターン１５４の各開口部内において、シード層１０９上に厚さが１μｍ程度のＡｕ層１１０を形成する。
【００１５】
その後、図９Ｌに示すように、レジストパターン１５４を除去する。
【００１６】
続いて、図９Ｍに示すように、イオンミリングを行うことにより、Ａｕ層１１０から露出しているシード層１０９を除去する。この時、Ａｕ層１１０も若干削られ、その厚さが０．６μｍ程度となる。
【００１７】
次に、図９Ｎに示すように、絶縁性基板１０１の表面側の全面に表面保護層１１１を形成し、絶縁性基板１０１の表裏を反転させる。次いで、絶縁性基板１０１の裏面を研磨することにより、絶縁性基板１０１の厚さを１５０μｍ程度とする。
【００１８】
その後、図９Ｏに示すように、絶縁性基板１０１の裏面上にシード層１１２として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体を形成する。続いて、ソース電極１０４ｓに対応する部分を覆うレジストパターン１５５をシード層１１２上に形成する。レジストパターン１５５の厚さは３μｍ程度であり、直径は１００μｍ程度である。次に、電気めっき法により、レジストパターン１５５を除く領域において、シード層１１２上に厚さが３．２μｍ程度のＮｉ層１１３を形成する。
【００１９】
次いで、図９Ｐに示すように、レジストパターン１５５を除去する。その後、イオンミリングを行うことにより、Ｎｉ層１１３から露出しているシード層１１２を除去する。この時、Ｎｉ層１１３も若干削られ、その厚さが３μｍ程度となる。
【００２０】
その後、図９Ｑに示すように、Ｎｉ層１１３をマスクとして絶縁性基板１０１のドライエッチングを行うことにより、ビアホール１０１ｓを形成する。このドライエッチングでは、六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。
【００２１】
続いて、図９Ｒに示すように、Ｎｉ層１１３をマスクとしてＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチングを行うことにより、ビアホール１０１ｓをシード層１０７まで到達させる。このドライエッチングでは、塩素（Ｃｌ2）ガスを用いる。また、このドライエッチングでは、Ｎｉ層１０８及びシード層１０７がエッチングストッパとして機能する。
【００２２】
次に、図９Ｓに示すように、ビアホール１０１ｓ内及びＮｉ層１１３上にレジスト層１５６を形成する。
【００２３】
次いで、図９Ｔに示すように、レジスト層１５６に対して露光及び現像を行うことにより、ビアホール１０１ｓ内のみにレジスト層１５６を残存させる。
【００２４】
その後、図９Ｕに示すように、イオンミリングを行うか、硫酸と過酸化水素水との混合液（硫酸過水）に浸漬することにより、Ｎｉ層１１３及びシード層１１２を除去する。
【００２５】
続いて、図９Ｖに示すように、レジスト層１５６を除去する。次に、イオンミリングを行うことにより、ビアホール１０１ｓから露出しているシード層１０７を除去する。次いで、絶縁性基板１０１の裏面側の全面にシード層１１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体を形成する。
【００２６】
次に、図９Ｗに示すように、電気めっき法により、シード層１１４上に厚さが１０μｍ程度のＡｕ層１１５を形成する。
【００２７】
そして、図９Ｘに示すように、絶縁性基板１０１の表裏を反転させ、表面保護層１１１を除去する。
【００２８】
従来、このような方法によって、ＧａＮ系ＨＥＭＴを製造している。
【００２９】
しかしながら、この従来の製造方法では、ビアホール１０１ｓの形成及び延伸の処理が困難である。
【００３０】
例えば、ＳｉＣからなる絶縁性基板１０１のドライエッチングレートは、ビアホール１０１ｓの直径等の影響を受けやすく、その面内分布が大きい。このため、従来、確実にビアホール１０１ｓをＧａＮ層１０２まで到達させて高い歩留まりを得ることを目的としてオーバーエッチングを行っている。ところが、絶縁性基板１０１の通常のドライエッチング条件では、ＳｉＣとＮｉとのエッチング選択比が１００以上であるのに対し、ＳｉＣとＧａＮ及びＡｌＧａＮとのエッチング選択比は約２０〜３０と低い。また、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３の総厚さは２μｍ程度と薄い。従って、オーバーエッチングの結果、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３の残存する割合のばらつきが大きくなっている。例えば、絶縁性基板１０１のドライエッチングレートのばらつき（面内分布）が±５％程度である場合に、深さが１５０μｍのビアホール１０１ｓを形成するために３３％のオーバーエッチング（５０μｍのＳｉＣのエッチング量に相当）を行うとする。また、ＳｉＣとＧａＮ及びＡｌＧａＮとの選択比が２５であるとする。この場合、ある部分ではＧａＮ層１０２が０．４μｍ残存するが、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３が完全に消失する部分も生じる。この状態から、残存しているＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチングを行うと、既にこれらが完全に消失している部分では、シード層１０７及びＮｉ層１０８がエッチングストッパとして機能できなくなり、これらもエッチングされてしまう。そして、Ｎｉ層１０８の厚さは１μｍ程度であるので、このＮｉ層１０８が消失することもあり得る。
【００３１】
Ｎｉ層１０８を厚く形成しておけば、その消失を回避することは可能となるが、この場合には、他の問題が生じてしまう。即ち、Ｎｉ層１０８を形成した後には、Ａｕ層１１０の形成のためにレジストパターン１５４の形成が必要とされるが（図９Ｋ）、Ｎｉ層１０８の厚さが１μｍを超えると、例えば３μｍ程度であると、レジストパターン１５４を厚く形成しなければ、その厚さが不均一となってパターンに歪が生じやすくなる。つまり、パターン開口精度が低くなりやすい。逆に、これを回避するために、レジストパターン１５４をも厚く形成すると、高い解像度でレジストパターン１５４を形成することが困難となる。このような事情のため、従来の製造方法では、Ｎｉ層１０８の厚さを１μｍ程度としている。
【００３２】
更に、絶縁性基板１０１のドライエッチング（図９Ｑ）並びにＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチング（図９Ｒ）では、Ｎｉ層１１３をメタルマスクとして使用するため、同一のチャンバ内で行うことが可能であるが、この場合には、絶縁性基板１０１のドライエッチングで用いたＳＦ6が残留し、この影響によりＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のエッチングレートが不安定になってしまう。図１０は、本願発明者が確認のために行ったＩＣＰドライエッチングの実験の結果を示すグラフである。図１０中の●はエッチングガスであるＣｌ2のみを３０ｓｃｃｍの流量で供給した場合のエッチングレートを示し、◆は３０ｓｃｃｍのＣｌ2の他にＮ2を混入させた場合のエッチングレートを示し、▲は３０ｓｃｃｍのＣｌ2の他にＳＦ6を混入させた場合のエッチングレートを示している。また、いずれの測定においてもアンテナパワーを１５０Ｗとし、バイアスパワーを１０Ｗとした。図１０に示すように、Ｃｌ2のみを供給した場合には、５４ｎｍ／分のエッチングレートが得られ、Ｎ2の混入により希釈した場合でも、４０ｎｍ／分程度のエッチングレートが得られた。一方、ＳＦ6を混入した場合には、その流量が僅か１ｓｃｃｍであっても２ｎｍ／分まで著しく低下した。このように、チャンバ内にＳＦ6が僅かでも残留していると、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のエッチングレートが著しく低下してしまうのである。従って、従来の方法では、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチングを行う前に、チャンバ内の真空引きを行うか、チャンバ内を塩素プラズマでクリーニングしており、処理に長時間が必要となっている。また、処理時間の短縮のために、同一のチャンバ内で行うことが可能な処理（ドライエッチング）を、２台のドライエッチング装置に分けて行ったり、マルチチャンバを備えたドライエッチング装置を用いて２つのチャンバに分けて行ったりすることもある。
【００３３】
これらの対処をすることにより、チャンバ内に残留するＳＦ6の影響を低減することが可能なる。しかし、絶縁性基板１０１等にＳＦ6が付着している場合には、その影響を排除することは困難である。
【００３４】
また、メタルマスクとして用いたＮｉ層１１３及びシード層１１２を除去する際に、Ｎｉ層１０８及びシード層１０７までもが除去されないように、レジスト層１５６を形成しているが、レジスト層１５６に関する処理が煩雑となっている。即ち、一般的なスピンコータ等では均一にビアホール１０１ｓ内にレジストを落とし込むことが困難であり、特に、その直径が１００μｍ以下となると極めて困難となる。また、ディップコート、スプレーコート、ディスペンサー等のレジスト塗布技術では、ビアホール１０１ｓの底部のみにレジスト層１５６を厚く残すことが困難である。従って、これらの点で歩留まりが低くなることもある。また、厚く残すことが可能な装置は非常に高価なものとなっている。このため、Ｎｉ層１１３及びシード層１１２を除去せずに残すことも考えられる。
【００３５】
しかしながら、Ｎｉ層１１３及びシード層１１２を残存させると、スループットの向上のために絶縁性基板１０１のエッチングレートを速めた場合に問題が生じる。即ち、エッチングレートの向上に伴うサイドエッチングによって、図１１に示すように、ビアホール１０１ｓがテーパ状になってしまう。そして、テーパ状のビアホール１０１ｓの上端にＮｉ層１１３及びシード層１１２が残存していると、その後に、シード層１１４及びＡｕ層１１５を適切に形成することができない。
【００３６】
また、エッチング時のチャンバ内の圧力を１Ｐａ以下の低圧とすることにより、サイドエッチングを抑制することも可能であるが、この場合には、ビアホール１０１ｓの側壁でのイオン衝突が強くなり、図１２に示すように、エッジに深いノッチが形成されやすい。そして、深いノッチが形成されると、ビアホール１０１ｓの全体がシード層１０７に到達する前に、ノッチの先端部がＮｉ層１０８に到達して、Ｎｉ層１０８が侵食されたり、フッ化によるＮｉ層１０８の不活性化が生じたりする。
【００３７】
また、Ｓｉ基板に関しては、ボッシュプロセスのように、Ｃ4Ｆ8等のデポジットガスを用いて、エッチング及びデポジションを繰り返しながら、エッチング側壁にフロロカーボン系ポリマーを堆積しながら、エッチングを行う技術もある。しかしながら、ただでさえＳｉＣ基板のエッチングレートが最大で０．２４μｍ／分と低く、エッチング及びデポジションを繰り返したのでは、スループットがより低下してしまう。例えば、１００μｍオーダーのエッチングに１０時間もの時間がかかってしまう。
【００３８】
このように、従来の方法では、Ｎｉ層１１３及びシード層１１２を残存させたまま、スループットを向上させることが困難である。
【００３９】
【特許文献１】特開２００４−３６３５６３号公報
【特許文献２】特開２００４−３２７６０４号公報
【非特許文献１】Microelectronic Engineering 71 (2004) 329-334, Etching profile of silicon carbide in a NF3/CH4 inductively coupled plasma, Byungwhan Kimら
【非特許文献２】Thin Solid Films 447-448 (2004) 100-104, High rate etching of 6H-SiC in SF6-based magnetically-enhanced inductively coupled plasmas, D.W. Kimら
【非特許文献３】Appl. Phys. Lett. 68 （1996）3755, High etch rates of SiC in magnetron enhanced SF6 plasmas, G. F. McLaneら
【非特許文献４】Materials Science Forum Vols. 527-529 (2006), Deep Reactive Ion Etching (DRIE) of High Aspect Ratio SiC Microstructures using a Time-Multiplexed Etch-Passivate Process、Laura J. Evansら
【発明の開示】
【発明が解決しようとする課題】
【００４０】
本発明の目的は、ビアホールの形成に関連する歩留まりの低下を抑制し、また、スループットを向上することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００４１】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００４２】
第１の半導体装置の製造方法では、基板上に化合物半導体層を形成し、その後、前記化合物半導体層上に電極を形成する。次に、前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する。次に、前記開口部内に前記電極に接続される導電層を形成する。次に、前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する。次に、前記ビアホール内から前記基板の裏面にわたってビア配線を形成する。そして、前記ドライエッチングを、前記ビアホールの側壁に化合物膜を形成しながら行う。
【００４３】
第２の半導体装置の製造方法では、基板上に化合物半導体層を形成し、その後、前記化合物半導体層上に電極を形成する。次に、前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する。次に、前記開口部内に前記電極に接続される導電層を形成する。次に、前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する。次に、前記ビアホール内から前記基板の裏面にわたってビア配線を形成する。そして、前記開口部の最も深い部分の幅を、前記開口部の前記化合物半導体層の表面における幅よりも小さくする。
【発明の効果】
【００４４】
上記の半導体装置の製造方法によれば、ビアホールと導電層との関係とが適切なものとなっているため、所望のビアホールを容易に形成することが可能となる。また、絶縁性基板へのビアホールの形成の際に使用したガスの影響を受けずに化合物半導体層に開口部を形成することも可能となる。また、ビアホールの形成の際にメタルマスクを用いて、これを残存させたままとしてもビア配線を適切に形成することができるため、ビアホール内へのレジスト等の埋め込みが不要となる。これらにより、ビアホールの形成に関連する歩留まりの低下を抑制し、スループットを向上させることができる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【００４６】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｔは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００４７】
第１の実施形態では、先ず、図１Ａに示すように、シリコンカーバイド（ＳｉＣ）からなる絶縁性基板１の表面上にＧａＮ層２及びｎ型ＡｌＧａＮ層３をこの順で形成する。絶縁性基板１の厚さは３５０μｍ程度であり、ＧａＮ層２の厚さは２μｍ程度であり、ｎ型ＡｌＧａＮ層３の厚さは２５ｎｍ程度である。次いで、不活性領域９２とする領域にボロン又はヘリウム等を注入することにより、２次元電子ガスを消失させる。この結果、不活性領域９２及び活性領域９１が区画される。次いで、ｎ型ＡｌＧａＮ層３上にソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを選択的に活性領域９１内に形成する。その後、ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを覆うＳｉＮ層５をｎ型ＡｌＧａＮ層３上に形成する。ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄの形成に当たっては、例えば、Ｔｉ層を形成し、その後にＴｉ層上にＡｌ層を形成する。
【００４８】
ＳｉＮ層５の形成の後、図１Ｂに示すように、ソース電極４ｓに対応する開口部５１ｓ及びドレイン電極４ｄに対応する開口部５１ｄを備えたレジストパターン５１をＳｉＮ層５上に形成する。レジストパターン５１の厚さは１μｍ程度である。
【００４９】
次いで、図１Ｃに示すように、レジストパターン５１をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５１ｓに整合するコンタクトホール５ｓをソース電極４ｓ上に形成し、開口部５１ｄに整合するコンタクトホール５ｄをドレイン電極４ｄ上に形成する。ＳｉＮ層５のパターニングに当たっては、例えば、チャンバ内にＳＦ6及びＣＨＦ3を２：３０の流量比で供給し、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとしてドライエッチングを行う。この場合のエッチングレートは０．２４μｍ／分程度となる。
【００５０】
その後、レジストパターン５１を除去し、図１Ｄに示すように、不活性領域９２内に位置するエッチングストッパ用の開口部５２ｓを備えたレジストパターン５２をＳｉＮ層５上に形成する。レジストパターン５２の厚さは１０μｍ程度である。また、開口部５２ｓの直径は、例えば１５０μｍ程度である。レジストパターン５２の厚さを１０μｍ程度としても、直径が１５０μｍ程度の開口部５２ｓは高い精度で形成することができる。続いて、レジストパターン５２をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５２ｓに整合する開口部６を不活性領域９２内に形成する。ＳｉＮ層５のパターニングに当たっては、例えば、チャンバ内にＳＦ6及びＣＨＦ3を２：３０の流量比で供給し、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとしてドライエッチングを行う。
【００５１】
次いで、図１Ｅに示すように、レジストパターン５２をマスクとしてｎ型ＡｌＧａＮ層３及びＧａＮ層２のドライエッチングを行うことにより、開口部６を絶縁性基板１まで到達させる。このドライエッチングでは、塩素系ガス、例えばＣｌ2ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを１００Ｗとし、バイアスパワーを２０Ｗとする。この場合のｎ型ＡｌＧａＮ層３及びＧａＮ層２のエッチングレートは０．２μｍ／分程度となる。
【００５２】
なお、開口部６を絶縁性基板１の内部まで到達させてもよい。
【００５３】
次いで、レジストパターン５２を除去し、図１Ｆに示すように、絶縁性基板１の表面側の全面にシード層７として、Ｔａ層及びＣｕ層の積層体をスパッタリング法により形成する。Ｔａ層の厚さは２０ｎｍ程度とし、Ｃｕ層の厚さは２００ｎｍ程度とする。
【００５４】
その後、図１Ｇに示すように、開口部６の全体を露出する開口部５３ｓを備えたレジストパターン５３をシード層７上に形成する。なお、開口部５３ｓは不活性領域９２内に位置させる。また、レジストパターン５３の厚さは３μｍ程度である。
【００５５】
続いて、図１Ｈに示すように、電気めっき法により、開口部５３ｓ内において、シード層７上にＮｉ層８を導電性エッチングストッパとして形成する。Ｎｉ層８の厚さは３．２μｍ程度である。Ｎｉ層８の形成は、例えば５０℃〜６０℃の温浴槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００５６】
次いで、図１Ｉに示すように、レジストパターン５３を除去する。その後、イオンミリングを行うことにより、Ｎｉ層８から露出しているシード層７を除去する。この時、Ｎｉ層８も若干削られ、その厚さが３μｍ程度となる。なお、ｎ型ＡｌＧａＮ層３の表面とＮｉ層８の表面との間隔は１μｍ程度となる。
【００５７】
続いて、図１Ｊに示すように、絶縁性基板１の表面側の全面にシード層９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。
【００５８】
次いで、図１Ｋに示すように、ソース電極４ｓ及びＮｉ層８の全体を包囲する開口部並びにドレイン電極４ｄの外縁に対応する開口部を備えたレジストパターン５４をシード層９上に形成する。レジストパターン５４の厚さは３μｍ程度である。その後、電気めっき法により、レジストパターン５４の各開口部内において、シード層９上に厚さが１μｍ程度のＡｕ層１０を形成する。Ａｕ層１０の形成は、例えば５５℃〜６５℃のＡｕめっき槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００５９】
続いて、図１Ｌに示すように、レジストパターン５４を除去する。次いで、イオンミリングを行うことにより、Ａｕ層１０から露出しているシード層９を除去する。この時、Ａｕ層１０も若干削られ、その厚さが０．６μｍ程度となる。シード層９を構成するＴｉ層のミリングレートは１５ｎｍ／分程度であり、Ｐｔ層のミリングレートは３０ｎｍ／分程度であり、Ａｕ層のミリングレートは５０ｎｍ／分程度である。
【００６０】
その後、図１Ｍに示すように、絶縁性基板１の表面側の全面に表面保護層１１を形成し、絶縁性基板１の表裏を反転させる。次いで、絶縁性基板１の裏面を研磨することにより、絶縁性基板１の厚さを１５０μｍ程度とする。
【００６１】
続いて、図１Ｎに示すように、絶縁性基板１の裏面上にシード層２１として、Ｔａ層２１ａ及びＣｕ層２１ｂの積層体をスパッタリング法により形成する。Ｔａ層２１ａの厚さは２０ｎｍ程度とし、Ｃｕ層２１ｂの厚さは２００ｎｍ程度とする。
【００６２】
次いで、図１Ｏに示すように、Ｎｉ層８に対応する部分を覆うレジストパターン５５をシード層２１上に形成する。レジストパターン５５の厚さは３μｍ程度であり、直径は１００μｍ程度である。その後、電気めっき法により、レジストパターン５５を除く領域において、シード層２１上に厚さが３．２μｍ程度のＮｉ層１３を形成する。Ｎｉ層１３の形成は、例えば５０℃〜６０℃の温浴槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００６３】
続いて、図１Ｐに示すように、レジストパターン５５を除去する。次いで、イオンミリングを行うことにより、Ｎｉ層１３から露出しているシード層２１を除去する。この時、Ｎｉ層１３も若干削られ、その厚さが３μｍ程度となる。
【００６４】
その後、図１Ｑに示すように、Ｎｉ層１３をマスクとして絶縁性基板１のドライエッチングを行うことにより、ビアホール１ｓを形成する。このドライエッチングでは、フッ化物系ガス、例えば六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを２ｋＷとし、バイアスパワーを２００Ｗとする。また、チャンバ内の圧力を５Ｐａ以上、例えば１０Ｐａとする。更に、絶縁性基板１を載置するステージを冷却し、例えば、絶縁性基板１の温度を最高でも２００℃程度に抑える。ステージの冷却では、例えば０℃程度のヘリウムガスをステージ内に通流させる。この場合のＳｉＣからなる絶縁性基板１のエッチングレートは２μｍ／分以上となる。
【００６５】
このような条件下でドライエッチングを行うと、図１Ｑに示すように、Ｎｉ層１３中のＮｉ、絶縁性基板１中のＳｉ、及びＳＦ6中のＦを含む化合物膜１９が、ビアホール１ｓの形成と共に、その側壁に堆積する。この化合物膜１９は、ＳＦ6ガス及びＯ2ガスの混合ガスによってはほとんどエッチングされない。このため、ビアホール１ｓの側壁におけるイオン衝突が強くなっても、絶縁性基板１のサイドエッチングが抑制される。従って、ビアホール１ｓの径は、Ｎｉ層１３の開口部の径以下となる。
【００６６】
ビアホール１ｓの形成後には、図１Ｒに示すように、絶縁性基板１の裏面側の全面にシード層１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。
【００６７】
次いで、図１Ｓに示すように、電気めっき法により、シード層１４上に厚さが１０μｍ程度のＡｕ層１５を形成する。Ａｕ層１５及びシード層１４からビア配線１６が構成される。なお、電気めっき法によりＡｕ層１５を、直径が１００μｍ程度、深さが１５０μｍ程度のビアホール１ｓ内に形成する場合、Ａｕ層１５はビアホール１ｓの底部及び側部のみに形成され、ビアホール１ｓは完全には埋め込まれない。
【００６８】
その後、図１Ｔに示すように、絶縁性基板１の表裏を反転させ、表面保護層１１を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【００６９】
このような製造方法では、ビアホール１ｓの形成の際に、エッチングストッパとして機能するシード層７及びＮｉ層８の底部が絶縁性基板１のビアホール１ｓが形成される領域と接しており、これらの間にＧａＮ層２及びｎ型ＡｌＧａＮ層３が介在しない。このため、オーバーエッチングを行っても、ＧａＮ層２及びｎ型ＡｌＧａＮ層３が過剰にエッチングされることがない。そして、Ｎｉ層８が厚いため、オーバーエッチングによってＮｉ層８が消失することがなく、Ｎｉ層８はエッチングストッパとして確実に機能する。また、Ｎｉ層８が従来のＮｉ層１０８よりも厚いものの、Ｎｉ層８の表面とｎ型ＡｌＧａＮ層３の表面との間隔は１μｍ程度と狭いので、レジストパターン５４の厚さを１μｍ程度と薄いものにしても、その厚さは均一になりやすい。従って、パターンに歪は発生しにくく、また、パターン開口精度を高く維持することも可能である。更に、ＧａＮ層２及びｎ型ＡｌＧａＮ層３のエッチングの前にＳＦ6を用いた絶縁性基板１のドライエッチングを行わないので、ＧａＮ層２及びｎ型ＡｌＧａＮ層３のドライエッチングの際に残留ＳＦ6の影響を受けることもない。
【００７０】
従って、本実施形態によれば、オーバーエッチングにより得られる高い歩留まりを確保しながら、Ｎｉ層８をエッチングストッパとして確実に機能させることができる。従って、工程数の増加を抑制しながら、高い歩留まりを得ることが可能となり、製造コストが低減される。
【００７１】
また、高速で絶縁性基板１をエッチングしてもビアホール１ｓの形状が適切なものとなるため、Ｎｉ層１３及びシード層２１を残存させたままで適切なビア配線１６を形成することができる。従って、ビアホール１ｓ内へのレジスト膜の形成が不要となるため、工程数の低減及び所要時間の短縮が可能となる。
【００７２】
なお、表面保護層１１の除去後では、絶縁性基板１の表面側から見たレイアウトは図２Ａのようになり、裏面側から見たレイアウトは図２Ｂのようになる。つまり、図１Ｔには図示されていないが、図２Ａに示すように、ゲート電極４ｇに接続されるＡｕ層１０も存在する。なお、図２Ａに示すレイアウトは単純なものであるが、マルチフィンガーゲート構造を採用すれば、出力を向上させることができる。また、抵抗体及びキャパシタ等も実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【００７３】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３Ａ乃至図３Ｔは、本発明の第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００７４】
第２の実施形態でも、先ず、図３Ａに示すように、シリコンカーバイド（ＳｉＣ）からなる絶縁性基板１の表面上にＧａＮ層２及びｎ型ＡｌＧａＮ層３をこの順で形成する。更に、ｎ型ＡｌＧａＮ層３上にＳｉＮ層３１を、例えばプラズマＣＶＤ法により形成する。次いで、ＳｉＮ層３１上にシード層３２として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体を形成する。なお、ＳｉＮ層３１の代わりにＳＯＧ（spin on glass）層又は有機ポリマー層を形成してもよい。
【００７５】
シード層３２の形成後には、図３Ｂに示すように、エッチングストッパを形成する予定の領域を覆うレジストパターン６１をシード層３２上に形成する。レジストパターン６１の直径は１５０μｍ程度である。
【００７６】
次いで、図３Ｃに示すように、電気めっき法により、レジストパターン６１を除く領域において、シード層３２上にＮｉ層３３を形成する。
【００７７】
その後、図３Ｄに示すように、レジストパターン６１を除去する。続いて、イオンミリングを行うことにより、Ｎｉ層３３から露出しているシード層３２を除去する。この時、Ｎｉ層３３も若干削られる。
【００７８】
続いて、Ｎｉ層３３をメタルマスクとしてＳｉＮ層３１をパターニングすることにより、図３Ｅに示すように、開口部６を不活性領域９２内に形成する。
【００７９】
続いて、Ｎｉ層３３をメタルマスクとしてｎ型ＡｌＧａＮ層３及びＧａＮ層２のドライエッチングを行うことにより、図３Ｆに示すように、開口部６を絶縁性基板１まで到達させる。このドライエッチングでは、ＩＣＰドライエッチング装置を用い、アンテナパワーを２００Ｗとし、バイアスパワーを５０Ｗとする。また、塩素系ガス、例えばＣｌ2ガスを３０ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を１Ｐａ程度とする。この場合のｎ型ＡｌＧａＮ層３及びＧａＮ層２のエッチングレートは０．２９μｍ／分程度となる。
【００８０】
なお、第１の実施形態と同様に、開口部６を絶縁性基板１の内部まで到達させてもよい。
【００８１】
次いで、Ｎｉ層３３をメタルマスクとして絶縁性基板１のドライエッチングを行うことにより、図３Ｇに示すように、絶縁性基板１の表面に、例えば深さが２０μｍ程度のテーパ形状の凹部１ａを形成する。このドライエッチングでは、例えば、ＳＦ6ガス及びＯ2ガスの混合ガスを用い、Ｏ2ガスの流量に対するＳＦ6ガスの流量を２．５程度とし、チャンバ内の圧力を０．５Ｐａ程度とする。また、アンテナパワーを１ｋＷとし、バイアスパワーを１００Ｗとする。この場合の絶縁性基板１のエッチングレートは０．５７μｍ／分程度となる。
【００８２】
その後、図３Ｈに示すように、硫酸過水を用いたウェットエッチング等により、Ｎｉ層３３及びシード層３２を除去する。
【００８３】
続いて、図３Ｉに示すように、絶縁性基板１の表面側の全面にシード層７として、Ｔａ層及びＣｕ層の積層体をスパッタリング法により形成する。
【００８４】
次いで、図３Ｊに示すように、開口部６の全体を露出する開口部５３ｓを備えたレジストパターン５３をシード層７上に形成する。
【００８５】
その後、図３Ｋに示すように、電気めっき法により、開口部５３ｓ内において、シード層７上にＮｉ層８を導電性エッチングストッパとして形成する。
【００８６】
続いて、図３Ｌに示すように、レジストパターン５３を除去する。その後、イオンミリングを行うことにより、Ｎｉ層８から露出しているシード層７を除去する。
【００８７】
次いで、図３Ｍに示すように、ＳｉＮ層３１に選択的に開口部を形成し、その内部において、ｎ型ＡｌＧａＮ層３上にソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを形成する。その後、ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを覆うＳｉＮ層５をｎ型ＡｌＧａＮ層３上に形成する。ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄの形成に当たっては、例えば、Ｔｉ層を形成し、その後にＴｉ層上にＡｌ層を形成する。
【００８８】
ＳｉＮ層５の形成の後、図３Ｎに示すように、ソース電極４ｓに対応する開口部５１ｓ、ドレイン電極４ｄに対応する開口部５１ｄ及びＮｉ層８に対応する開口部５１ｖを備えたレジストパターン５１をＳｉＮ層５上に形成する。次いで、レジストパターン５１をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５１ｓに整合するコンタクトホール５ｓをソース電極４ｓ上に形成し、開口部５１ｄに整合するコンタクトホール５ｄをドレイン電極４ｄ上に形成し、開口部５１ｖに整合するコンタクトホール５ｖをＮｉ層８上に形成する。
【００８９】
その後、レジストパターン５１を除去し、図３Ｏに示すように、絶縁性基板１の表面側の全面にシード層９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。
【００９０】
続いて、図３Ｐに示すように、ソース電極４ｓ及びＮｉ層８の全体を包囲する開口部並びにドレイン電極４ｄの外縁に対応する開口部を備えたレジストパターン５４をシード層９上に形成する。次いで、電気めっき法により、レジストパターン５４の各開口部内において、シード層９上に厚さが１μｍ程度のＡｕ層１０を形成する。
【００９１】
その後、図３Ｑに示すように、レジストパターン５４を除去する。続いて、イオンミリングを行うことにより、Ａｕ層１０から露出しているシード層９を除去する。
【００９２】
続いて、図３Ｒに示すように、絶縁性基板１の表面側の全面に表面保護層１１を形成し、絶縁性基板１の表裏を反転させる。次いで、絶縁性基板１の裏面を研磨することにより、絶縁性基板１の厚さを１５０μｍ程度とする。その後、第１の実施形態と同様にして、シード層２１及びＮｉ層１３を形成する。
【００９３】
次いで、Ｎｉ層１３をマスクとして絶縁性基板１のドライエッチングを行うことにより、図３Ｓに示すように、ビアホール１ｓを形成する。このドライエッチングでは、フッ化物系ガス、例えば六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを２ｋＷとし、バイアスパワーを２００Ｗとする。また、Ｏ2ガスの流量に対するＳＦ6ガスの流量を２０程度とし、チャンバ内の圧力を０．５Ｐａ程度の低圧にする。更に、絶縁性基板１を載置するステージを冷却し、例えば、絶縁性基板１の温度を最高でも２００℃程度に抑える。ステージの冷却では、例えば０℃程度のヘリウムガスをステージ内に通流させる。この場合のＳｉＣからなる絶縁性基板１のエッチングレートは１．４７μｍ／分以上となる。
【００９４】
このような条件下でドライエッチングを行うと、図３Ｓに示すように、チャンバ内の圧力が低いため、サイドエッチングは生じず、また、化合物膜１９は形成されないが、ビアホール１ｓは、その先端にノッチが形成されながら伸びる。また、ノッチの深さは、エッチング深さの約１２％になる。従って、ビアホール１ｓの深さが１５０μｍ程度の場合、ノッチの深さは１８μｍとなる。また、ノッチの幅は２１μｍ程度となる。なお、図４に示すように、Ｎｉ層８の底面の幅（ｂ）は、ビアホール１ｓのノッチに囲まれた部分の幅（ｄ）以下であることが好ましく、また、ビアホール１ｓの幅（ｃ）は、Ｎｉ層８のＧａＮ層２に埋め込まれている部分の幅（つまり、開口部６の幅）（ａ）以下であることが好ましい。また、凹部１ａの深さはノッチの深さ（例えば１８μｍ）以上であることが好ましい。ビアホール１ｓのノッチに囲まれた部分よりも先に、ノッチの先端がＮｉ層８に到達することを回避するためである。
【００９５】
ビアホール１ｓの形成後には、図３Ｔに示すように、第１の実施形態と同様にして、ビア配線１６の形成及び表面保護層１１の除去等を行う。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【００９６】
このような製造方法によっても、第１の実施形態と同様の効果を得ることができる。これは、ビアホール１ｓの先端にノッチが形成されても、これを補償する凹部１ａを予め絶縁性基板１に形成しているからである。つまり、凹部１ａにより、ノッチのＮｉ層８への到達が抑制され、この到達に伴うＮｉ層８の侵食及びフッ化等が抑制される。
【００９７】
（第３の実施形態）
次に、第３の実施形態について説明する。図５Ａ乃至図５Ｅは、本発明の第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００９８】
第３の実施形態では、先ず、図５Ａに示すように、第１の実施形態と同様にして、ＳｉＮ層５への開口部６の形成までの処理を行う。次いで、図５Ｂに示すように、次いで、第１の実施形態とは異なり、レジストパターン５２をマスクとしてｎ型ＡｌＧａＮ層３及びＧａＮ層２の等方性エッチングを行うことにより、絶縁性基板１まで到達するテーパ状の開口部２６をｎ型ＡｌＧａＮ層３及びＧａＮ層２に形成する。この等方性エッチングでは、塩素系ガス、例えばＣｌ2ガスを用いた反応性イオンエッチング（ＲＩＥ）を行う。
【００９９】
その後、図５Ｃに示すように、第１の実施形態と同様に、レジストパターン５２の除去からシード層９の選択的な除去までの処理を行う。続いて、第１の実施形態と同様にして、図５Ｄに示すように、表面保護層１１の形成からビアホール１ｓの形成までの処理を行う。但し、ビアホール１ｓの形成時の条件は第２の実施形態と同様にする。従って、図５Ｄに示すように、ビアホール１ｓは、その先端にノッチが形成されながら伸びる。本実施形態では、テーパ状の開口部２６内にＮｉ層８が形成されているため、第２の実施形態と同様に、ノッチのＮｉ層８への到達が抑制される。
【０１００】
ビアホール１ｓの形成後には、図５Ｅに示すように、第１の実施形態と同様にして、ビア配線１６の形成及び表面保護層１１の除去等を行う。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【０１０１】
このような製造方法によっても、第１の実施形態と同様の効果を得ることができる。これは、ビアホール１ｓの先端にノッチが形成されても、これを補償するテーパ状の開口部２６内にＮｉ層８を形成しているからである。つまり、開口部２６により、ノッチのＮｉ層８への到達が抑制され、この到達に伴うＮｉ層８の侵食及びフッ化等が抑制される。
【０１０２】
なお、本願発明者が第１の実施形態、第２の実施形態に沿ってビアホール１ｓを形成し、その走査型電子顕微鏡写真を撮影したところ、図６、図７に示す像が得られた。第２の実施形態に沿ったビアホール１ｓの形成では、ＳＦ6ガス及びＯ2ガスの混合ガスを用い、圧力を０．５Ｐａとしてエッチングを行った。この結果、エッチングレートは１．５μｍ／分であり、Ｎｉ層１３に対するＳｉＣからなる絶縁性基板１の選択比は約５０であり、ノッチの深さがビアホール１ｓ深さの約１２％となった。
【０１０３】
また、本願発明者が第１の実施形態に沿ってビアホール１ｓを形成し、化合物膜１９の組成をエネルギー分散型蛍光Ｘ線分析装置（ＥＤＸ）により調査したところ、図８に示す結果が得られた。この結果から、化合物膜１９の主成分は、ＳｉＣからなる絶縁性基板１中のシリコン、Ｎｉ層１３中のニッケル、及びエッチング時に使用されるＳＦ6ガス中のフッ素であることが明らかである。
【０１０４】
なお、第２の実施形態と同様に、Ｎｉ層８の底面の幅（ｂ）は、ビアホール１ｓのノッチに囲まれた部分の幅（ｄ）以下であることが好ましい。ビアホール１ｓのノッチに囲まれた部分よりも先に、ノッチの先端がＮｉ層８に到達することを回避するためである。
【０１０５】
なお、基板として、いずれの実施形態においても、ＳｉＣ基板の代わりに、サファイア基板、シリコン基板、酸化亜鉛基板等を用いてもよい。つまり、本発明は、ビアホールの形成の際にフッ素系ガスを用いたドライエッチングを行う場合に特に有用である。但し、第１の実施形態は、化合物膜１９の特性上、ＳｉＣ基板が最も好ましい。
【０１０６】
また、いずれの実施形態においてもＮｉ層１３を残存させているが、予めＮｉ層１３の厚さを調整しておくことにより、ビアホール１ｓの形成時にＮｉ層１３を消失させてもよい。
【図面の簡単な説明】
【０１０７】
【図１Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｉ】図１Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｊ】図１Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｋ】図１Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｌ】図１Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｍ】図１Ｌに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｎ】図１Ｍに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｏ】図１Ｎに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｐ】図１Ｏに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｑ】図１Ｐに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｒ】図１Ｑに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｓ】図１Ｒに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｔ】図１Ｓに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ａ】第１の実施形態における表面側のレイアウトを示す図である。
【図２Ｂ】第１の実施形態における裏面側のレイアウトを示す図である。
【図３Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｃ】図３Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｄ】図３Ｃに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｅ】図３Ｄに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｆ】図３Ｅに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｇ】図３Ｆに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｈ】図３Ｇに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｉ】図３Ｈに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｊ】図３Ｉに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｋ】図３Ｊに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｌ】図３Ｋに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｍ】図３Ｌに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｎ】図３Ｍに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｏ】図３Ｎに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｐ】図３Ｏに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｑ】図３Ｐに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｒ】図３Ｑに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｓ】図３Ｒに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｔ】図３Ｓに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図４】第２の実施形態におけるＮｉ層８（エッチングストッパ）とビアホール１ｓとの関係を示す図である。
【図５Ａ】第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｄ】図５Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｅ】図５Ｄに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図６】第１の実施形態に沿って形成したビアホールのＳＥＭ写真を示す図である。
【図７】第２の実施形態に沿って形成したビアホールのＳＥＭ写真を示す図である。
【図８】化合物膜の分析結果を示す図である。
【図９Ａ】従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｂ】図９Ａに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｃ】図９Ｂに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｄ】図９Ｃに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｅ】図９Ｄに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｆ】図９Ｅに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｇ】図９Ｆに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｈ】図９Ｇに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｉ】図９Ｈに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｊ】図９Ｉに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｋ】図９Ｊに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｌ】図９Ｋに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｍ】図９Ｌに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｎ】図９Ｍに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｏ】図９Ｎに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｐ】図９Ｏに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｑ】図９Ｐに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｒ】図９Ｑに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｓ】図９Ｒに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｔ】図９Ｓに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｕ】図９Ｔに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｖ】図９Ｕに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｗ】図９Ｖに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｘ】図９Ｗに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図１０】ＩＣＰドライエッチングの実験の結果を示すグラフである。
【図１１】高速エッチング時の問題を示す図である。
【図１２】低圧エッチング時の問題を示す図である。
【符号の説明】
【０１０８】
１：絶縁性基板
１ａ：凹部
１ｓ：ビアホール
２：ＧａＮ層
３：ｎ型ＡｌＧａＮ層
４ｄ：ドレイン電極
４ｇ：ゲート電極
４ｓ：ソース電極
６：開口部
７：シード層
８：Ｎｉ層
１０：Ａｕ層
１３：Ｎｉ層
１４：シード層
１５：Ａｕ層
１６：ビア配線
１９：化合物膜
２１：シード層
２６：開口部
【技術分野】
【０００１】
本発明は、ＧａＮ系（窒化ガリウム）高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等に好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＧａＮ系ＨＥＭＴ等のＧａＮ系半導体装置について、その物性的特徴から高耐圧・高速デバイスとしての応用が期待されている。ＧａＮ系半導体装置の高周波特性の向上のためには、ソースインダクタンスの低減及び放熱のためのビア配線構造部が必要である。
【０００３】
ここで、従来のＧａＮ系ＨＥＭＴの製造方法について説明する。図９Ａ乃至図９Ｘは、従来のＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【０００４】
先ず、図９Ａに示すように、シリコンカーバイド（ＳｉＣ）からなる絶縁性基板１０１の表面上にＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３をこの順で形成する。絶縁性基板１０１の厚さは３５０μｍ程度であり、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３の総厚さは２μｍ程度である。次に、ｎ型ＡｌＧａＮ層１０３上にソース電極１０４ｓ、ゲート電極１０４ｇ及びドレイン電極１０４ｄを選択的に形成する。次いで、ソース電極１０４ｓ、ゲート電極１０４ｇ及びドレイン電極１０４ｄを覆うＳｉＮ層１０５をｎ型ＡｌＧａＮ層１０３上に形成する。
【０００５】
その後、図９Ｂに示すように、ソース電極１０４ｓに対応する開口部１５１ｓ及びドレイン電極１０４ｄに対応する開口部１５１ｄを備えたレジストパターン１５１をＳｉＮ層１０５上に形成する。レジストパターン１５１の厚さは１μｍ程度である。
【０００６】
続いて、図９Ｃに示すように、レジストパターン１５１をマスクとしてＳｉＮ層１０５をパターニングすることにより、開口部１５１ｓに整合するコンタクトホール１０５ｓをソース電極１０４ｓ上に形成し、開口部１５１ｄに整合するコンタクトホール１０５ｄをドレイン電極１０４ｄ上に形成する。
【０００７】
次に、レジストパターン１５１を除去し、図９Ｄに示すように、新たに、開口部１５１ｓよりも小さくソース電極１０４ｓに対応する開口部１５２ｓを備えたレジストパターン１５２をＳｉＮ層１０５及びソース電極１０４ｓ上に形成する。レジストパターン１５２の厚さは１μｍ程度である。また、開口部１５２ｓの直径は１５０μｍ程度である。
【０００８】
次いで、図９Ｅに示すように、レジストパターン１５２をマスクとしてソース電極１０４ｓのイオンミリングを行うことにより、開口部１０６を形成する。
【０００９】
その後、レジストパターン１５２を除去し、図９Ｆに示すように、絶縁性基板１０１の表面側の全面にシード層１０７として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体を形成する。
【００１０】
続いて、図９Ｇに示すように、ソース電極１０４ｓの外縁に対応する開口部１５３ｓを備えたレジストパターン１５３をシード層１０７上に形成する。レジストパターン１５３の厚さは３μｍ程度である。次に、電気めっき法により、開口部１５３ｓ内において、シード層１０７上に厚さが１．２μｍ程度のＮｉ層１０８を形成する。
【００１１】
次いで、図９Ｈに示すように、レジストパターン１５３を除去する。
【００１２】
その後、図９Ｉに示すように、イオンミリングを行うことにより、Ｎｉ層１０８から露出しているシード層１０７を除去する。この時、Ｎｉ層１０８も若干削られ、その厚さが１μｍ程度となる。
【００１３】
続いて、図９Ｊに示すように、絶縁性基板１０１の表面側の全面にシード層１０９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体を形成する。
【００１４】
次に、図９Ｋに示すように、ソース電極１０４ｓの外縁に対応する開口部及びドレイン電極１０４ｄの外縁に対応する開口部を備えたレジストパターン１５４をシード層１０９上に形成する。レジストパターン１５４の厚さは１μｍ程度である。次いで、電気めっき法により、レジストパターン１５４の各開口部内において、シード層１０９上に厚さが１μｍ程度のＡｕ層１１０を形成する。
【００１５】
その後、図９Ｌに示すように、レジストパターン１５４を除去する。
【００１６】
続いて、図９Ｍに示すように、イオンミリングを行うことにより、Ａｕ層１１０から露出しているシード層１０９を除去する。この時、Ａｕ層１１０も若干削られ、その厚さが０．６μｍ程度となる。
【００１７】
次に、図９Ｎに示すように、絶縁性基板１０１の表面側の全面に表面保護層１１１を形成し、絶縁性基板１０１の表裏を反転させる。次いで、絶縁性基板１０１の裏面を研磨することにより、絶縁性基板１０１の厚さを１５０μｍ程度とする。
【００１８】
その後、図９Ｏに示すように、絶縁性基板１０１の裏面上にシード層１１２として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体を形成する。続いて、ソース電極１０４ｓに対応する部分を覆うレジストパターン１５５をシード層１１２上に形成する。レジストパターン１５５の厚さは３μｍ程度であり、直径は１００μｍ程度である。次に、電気めっき法により、レジストパターン１５５を除く領域において、シード層１１２上に厚さが３．２μｍ程度のＮｉ層１１３を形成する。
【００１９】
次いで、図９Ｐに示すように、レジストパターン１５５を除去する。その後、イオンミリングを行うことにより、Ｎｉ層１１３から露出しているシード層１１２を除去する。この時、Ｎｉ層１１３も若干削られ、その厚さが３μｍ程度となる。
【００２０】
その後、図９Ｑに示すように、Ｎｉ層１１３をマスクとして絶縁性基板１０１のドライエッチングを行うことにより、ビアホール１０１ｓを形成する。このドライエッチングでは、六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。
【００２１】
続いて、図９Ｒに示すように、Ｎｉ層１１３をマスクとしてＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチングを行うことにより、ビアホール１０１ｓをシード層１０７まで到達させる。このドライエッチングでは、塩素（Ｃｌ2）ガスを用いる。また、このドライエッチングでは、Ｎｉ層１０８及びシード層１０７がエッチングストッパとして機能する。
【００２２】
次に、図９Ｓに示すように、ビアホール１０１ｓ内及びＮｉ層１１３上にレジスト層１５６を形成する。
【００２３】
次いで、図９Ｔに示すように、レジスト層１５６に対して露光及び現像を行うことにより、ビアホール１０１ｓ内のみにレジスト層１５６を残存させる。
【００２４】
その後、図９Ｕに示すように、イオンミリングを行うか、硫酸と過酸化水素水との混合液（硫酸過水）に浸漬することにより、Ｎｉ層１１３及びシード層１１２を除去する。
【００２５】
続いて、図９Ｖに示すように、レジスト層１５６を除去する。次に、イオンミリングを行うことにより、ビアホール１０１ｓから露出しているシード層１０７を除去する。次いで、絶縁性基板１０１の裏面側の全面にシード層１１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体を形成する。
【００２６】
次に、図９Ｗに示すように、電気めっき法により、シード層１１４上に厚さが１０μｍ程度のＡｕ層１１５を形成する。
【００２７】
そして、図９Ｘに示すように、絶縁性基板１０１の表裏を反転させ、表面保護層１１１を除去する。
【００２８】
従来、このような方法によって、ＧａＮ系ＨＥＭＴを製造している。
【００２９】
しかしながら、この従来の製造方法では、ビアホール１０１ｓの形成及び延伸の処理が困難である。
【００３０】
例えば、ＳｉＣからなる絶縁性基板１０１のドライエッチングレートは、ビアホール１０１ｓの直径等の影響を受けやすく、その面内分布が大きい。このため、従来、確実にビアホール１０１ｓをＧａＮ層１０２まで到達させて高い歩留まりを得ることを目的としてオーバーエッチングを行っている。ところが、絶縁性基板１０１の通常のドライエッチング条件では、ＳｉＣとＮｉとのエッチング選択比が１００以上であるのに対し、ＳｉＣとＧａＮ及びＡｌＧａＮとのエッチング選択比は約２０〜３０と低い。また、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３の総厚さは２μｍ程度と薄い。従って、オーバーエッチングの結果、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３の残存する割合のばらつきが大きくなっている。例えば、絶縁性基板１０１のドライエッチングレートのばらつき（面内分布）が±５％程度である場合に、深さが１５０μｍのビアホール１０１ｓを形成するために３３％のオーバーエッチング（５０μｍのＳｉＣのエッチング量に相当）を行うとする。また、ＳｉＣとＧａＮ及びＡｌＧａＮとの選択比が２５であるとする。この場合、ある部分ではＧａＮ層１０２が０．４μｍ残存するが、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３が完全に消失する部分も生じる。この状態から、残存しているＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチングを行うと、既にこれらが完全に消失している部分では、シード層１０７及びＮｉ層１０８がエッチングストッパとして機能できなくなり、これらもエッチングされてしまう。そして、Ｎｉ層１０８の厚さは１μｍ程度であるので、このＮｉ層１０８が消失することもあり得る。
【００３１】
Ｎｉ層１０８を厚く形成しておけば、その消失を回避することは可能となるが、この場合には、他の問題が生じてしまう。即ち、Ｎｉ層１０８を形成した後には、Ａｕ層１１０の形成のためにレジストパターン１５４の形成が必要とされるが（図９Ｋ）、Ｎｉ層１０８の厚さが１μｍを超えると、例えば３μｍ程度であると、レジストパターン１５４を厚く形成しなければ、その厚さが不均一となってパターンに歪が生じやすくなる。つまり、パターン開口精度が低くなりやすい。逆に、これを回避するために、レジストパターン１５４をも厚く形成すると、高い解像度でレジストパターン１５４を形成することが困難となる。このような事情のため、従来の製造方法では、Ｎｉ層１０８の厚さを１μｍ程度としている。
【００３２】
更に、絶縁性基板１０１のドライエッチング（図９Ｑ）並びにＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチング（図９Ｒ）では、Ｎｉ層１１３をメタルマスクとして使用するため、同一のチャンバ内で行うことが可能であるが、この場合には、絶縁性基板１０１のドライエッチングで用いたＳＦ6が残留し、この影響によりＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のエッチングレートが不安定になってしまう。図１０は、本願発明者が確認のために行ったＩＣＰドライエッチングの実験の結果を示すグラフである。図１０中の●はエッチングガスであるＣｌ2のみを３０ｓｃｃｍの流量で供給した場合のエッチングレートを示し、◆は３０ｓｃｃｍのＣｌ2の他にＮ2を混入させた場合のエッチングレートを示し、▲は３０ｓｃｃｍのＣｌ2の他にＳＦ6を混入させた場合のエッチングレートを示している。また、いずれの測定においてもアンテナパワーを１５０Ｗとし、バイアスパワーを１０Ｗとした。図１０に示すように、Ｃｌ2のみを供給した場合には、５４ｎｍ／分のエッチングレートが得られ、Ｎ2の混入により希釈した場合でも、４０ｎｍ／分程度のエッチングレートが得られた。一方、ＳＦ6を混入した場合には、その流量が僅か１ｓｃｃｍであっても２ｎｍ／分まで著しく低下した。このように、チャンバ内にＳＦ6が僅かでも残留していると、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のエッチングレートが著しく低下してしまうのである。従って、従来の方法では、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチングを行う前に、チャンバ内の真空引きを行うか、チャンバ内を塩素プラズマでクリーニングしており、処理に長時間が必要となっている。また、処理時間の短縮のために、同一のチャンバ内で行うことが可能な処理（ドライエッチング）を、２台のドライエッチング装置に分けて行ったり、マルチチャンバを備えたドライエッチング装置を用いて２つのチャンバに分けて行ったりすることもある。
【００３３】
これらの対処をすることにより、チャンバ内に残留するＳＦ6の影響を低減することが可能なる。しかし、絶縁性基板１０１等にＳＦ6が付着している場合には、その影響を排除することは困難である。
【００３４】
また、メタルマスクとして用いたＮｉ層１１３及びシード層１１２を除去する際に、Ｎｉ層１０８及びシード層１０７までもが除去されないように、レジスト層１５６を形成しているが、レジスト層１５６に関する処理が煩雑となっている。即ち、一般的なスピンコータ等では均一にビアホール１０１ｓ内にレジストを落とし込むことが困難であり、特に、その直径が１００μｍ以下となると極めて困難となる。また、ディップコート、スプレーコート、ディスペンサー等のレジスト塗布技術では、ビアホール１０１ｓの底部のみにレジスト層１５６を厚く残すことが困難である。従って、これらの点で歩留まりが低くなることもある。また、厚く残すことが可能な装置は非常に高価なものとなっている。このため、Ｎｉ層１１３及びシード層１１２を除去せずに残すことも考えられる。
【００３５】
しかしながら、Ｎｉ層１１３及びシード層１１２を残存させると、スループットの向上のために絶縁性基板１０１のエッチングレートを速めた場合に問題が生じる。即ち、エッチングレートの向上に伴うサイドエッチングによって、図１１に示すように、ビアホール１０１ｓがテーパ状になってしまう。そして、テーパ状のビアホール１０１ｓの上端にＮｉ層１１３及びシード層１１２が残存していると、その後に、シード層１１４及びＡｕ層１１５を適切に形成することができない。
【００３６】
また、エッチング時のチャンバ内の圧力を１Ｐａ以下の低圧とすることにより、サイドエッチングを抑制することも可能であるが、この場合には、ビアホール１０１ｓの側壁でのイオン衝突が強くなり、図１２に示すように、エッジに深いノッチが形成されやすい。そして、深いノッチが形成されると、ビアホール１０１ｓの全体がシード層１０７に到達する前に、ノッチの先端部がＮｉ層１０８に到達して、Ｎｉ層１０８が侵食されたり、フッ化によるＮｉ層１０８の不活性化が生じたりする。
【００３７】
また、Ｓｉ基板に関しては、ボッシュプロセスのように、Ｃ4Ｆ8等のデポジットガスを用いて、エッチング及びデポジションを繰り返しながら、エッチング側壁にフロロカーボン系ポリマーを堆積しながら、エッチングを行う技術もある。しかしながら、ただでさえＳｉＣ基板のエッチングレートが最大で０．２４μｍ／分と低く、エッチング及びデポジションを繰り返したのでは、スループットがより低下してしまう。例えば、１００μｍオーダーのエッチングに１０時間もの時間がかかってしまう。
【００３８】
このように、従来の方法では、Ｎｉ層１１３及びシード層１１２を残存させたまま、スループットを向上させることが困難である。
【００３９】
【特許文献１】特開２００４−３６３５６３号公報
【特許文献２】特開２００４−３２７６０４号公報
【非特許文献１】Microelectronic Engineering 71 (2004) 329-334, Etching profile of silicon carbide in a NF3/CH4 inductively coupled plasma, Byungwhan Kimら
【非特許文献２】Thin Solid Films 447-448 (2004) 100-104, High rate etching of 6H-SiC in SF6-based magnetically-enhanced inductively coupled plasmas, D.W. Kimら
【非特許文献３】Appl. Phys. Lett. 68 （1996）3755, High etch rates of SiC in magnetron enhanced SF6 plasmas, G. F. McLaneら
【非特許文献４】Materials Science Forum Vols. 527-529 (2006), Deep Reactive Ion Etching (DRIE) of High Aspect Ratio SiC Microstructures using a Time-Multiplexed Etch-Passivate Process、Laura J. Evansら
【発明の開示】
【発明が解決しようとする課題】
【００４０】
本発明の目的は、ビアホールの形成に関連する歩留まりの低下を抑制し、また、スループットを向上することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００４１】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００４２】
第１の半導体装置の製造方法では、基板上に化合物半導体層を形成し、その後、前記化合物半導体層上に電極を形成する。次に、前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する。次に、前記開口部内に前記電極に接続される導電層を形成する。次に、前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する。次に、前記ビアホール内から前記基板の裏面にわたってビア配線を形成する。そして、前記ドライエッチングを、前記ビアホールの側壁に化合物膜を形成しながら行う。
【００４３】
第２の半導体装置の製造方法では、基板上に化合物半導体層を形成し、その後、前記化合物半導体層上に電極を形成する。次に、前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する。次に、前記開口部内に前記電極に接続される導電層を形成する。次に、前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する。次に、前記ビアホール内から前記基板の裏面にわたってビア配線を形成する。そして、前記開口部の最も深い部分の幅を、前記開口部の前記化合物半導体層の表面における幅よりも小さくする。
【発明の効果】
【００４４】
上記の半導体装置の製造方法によれば、ビアホールと導電層との関係とが適切なものとなっているため、所望のビアホールを容易に形成することが可能となる。また、絶縁性基板へのビアホールの形成の際に使用したガスの影響を受けずに化合物半導体層に開口部を形成することも可能となる。また、ビアホールの形成の際にメタルマスクを用いて、これを残存させたままとしてもビア配線を適切に形成することができるため、ビアホール内へのレジスト等の埋め込みが不要となる。これらにより、ビアホールの形成に関連する歩留まりの低下を抑制し、スループットを向上させることができる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【００４６】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｔは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００４７】
第１の実施形態では、先ず、図１Ａに示すように、シリコンカーバイド（ＳｉＣ）からなる絶縁性基板１の表面上にＧａＮ層２及びｎ型ＡｌＧａＮ層３をこの順で形成する。絶縁性基板１の厚さは３５０μｍ程度であり、ＧａＮ層２の厚さは２μｍ程度であり、ｎ型ＡｌＧａＮ層３の厚さは２５ｎｍ程度である。次いで、不活性領域９２とする領域にボロン又はヘリウム等を注入することにより、２次元電子ガスを消失させる。この結果、不活性領域９２及び活性領域９１が区画される。次いで、ｎ型ＡｌＧａＮ層３上にソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを選択的に活性領域９１内に形成する。その後、ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを覆うＳｉＮ層５をｎ型ＡｌＧａＮ層３上に形成する。ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄの形成に当たっては、例えば、Ｔｉ層を形成し、その後にＴｉ層上にＡｌ層を形成する。
【００４８】
ＳｉＮ層５の形成の後、図１Ｂに示すように、ソース電極４ｓに対応する開口部５１ｓ及びドレイン電極４ｄに対応する開口部５１ｄを備えたレジストパターン５１をＳｉＮ層５上に形成する。レジストパターン５１の厚さは１μｍ程度である。
【００４９】
次いで、図１Ｃに示すように、レジストパターン５１をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５１ｓに整合するコンタクトホール５ｓをソース電極４ｓ上に形成し、開口部５１ｄに整合するコンタクトホール５ｄをドレイン電極４ｄ上に形成する。ＳｉＮ層５のパターニングに当たっては、例えば、チャンバ内にＳＦ6及びＣＨＦ3を２：３０の流量比で供給し、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとしてドライエッチングを行う。この場合のエッチングレートは０．２４μｍ／分程度となる。
【００５０】
その後、レジストパターン５１を除去し、図１Ｄに示すように、不活性領域９２内に位置するエッチングストッパ用の開口部５２ｓを備えたレジストパターン５２をＳｉＮ層５上に形成する。レジストパターン５２の厚さは１０μｍ程度である。また、開口部５２ｓの直径は、例えば１５０μｍ程度である。レジストパターン５２の厚さを１０μｍ程度としても、直径が１５０μｍ程度の開口部５２ｓは高い精度で形成することができる。続いて、レジストパターン５２をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５２ｓに整合する開口部６を不活性領域９２内に形成する。ＳｉＮ層５のパターニングに当たっては、例えば、チャンバ内にＳＦ6及びＣＨＦ3を２：３０の流量比で供給し、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとしてドライエッチングを行う。
【００５１】
次いで、図１Ｅに示すように、レジストパターン５２をマスクとしてｎ型ＡｌＧａＮ層３及びＧａＮ層２のドライエッチングを行うことにより、開口部６を絶縁性基板１まで到達させる。このドライエッチングでは、塩素系ガス、例えばＣｌ2ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを１００Ｗとし、バイアスパワーを２０Ｗとする。この場合のｎ型ＡｌＧａＮ層３及びＧａＮ層２のエッチングレートは０．２μｍ／分程度となる。
【００５２】
なお、開口部６を絶縁性基板１の内部まで到達させてもよい。
【００５３】
次いで、レジストパターン５２を除去し、図１Ｆに示すように、絶縁性基板１の表面側の全面にシード層７として、Ｔａ層及びＣｕ層の積層体をスパッタリング法により形成する。Ｔａ層の厚さは２０ｎｍ程度とし、Ｃｕ層の厚さは２００ｎｍ程度とする。
【００５４】
その後、図１Ｇに示すように、開口部６の全体を露出する開口部５３ｓを備えたレジストパターン５３をシード層７上に形成する。なお、開口部５３ｓは不活性領域９２内に位置させる。また、レジストパターン５３の厚さは３μｍ程度である。
【００５５】
続いて、図１Ｈに示すように、電気めっき法により、開口部５３ｓ内において、シード層７上にＮｉ層８を導電性エッチングストッパとして形成する。Ｎｉ層８の厚さは３．２μｍ程度である。Ｎｉ層８の形成は、例えば５０℃〜６０℃の温浴槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００５６】
次いで、図１Ｉに示すように、レジストパターン５３を除去する。その後、イオンミリングを行うことにより、Ｎｉ層８から露出しているシード層７を除去する。この時、Ｎｉ層８も若干削られ、その厚さが３μｍ程度となる。なお、ｎ型ＡｌＧａＮ層３の表面とＮｉ層８の表面との間隔は１μｍ程度となる。
【００５７】
続いて、図１Ｊに示すように、絶縁性基板１の表面側の全面にシード層９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。
【００５８】
次いで、図１Ｋに示すように、ソース電極４ｓ及びＮｉ層８の全体を包囲する開口部並びにドレイン電極４ｄの外縁に対応する開口部を備えたレジストパターン５４をシード層９上に形成する。レジストパターン５４の厚さは３μｍ程度である。その後、電気めっき法により、レジストパターン５４の各開口部内において、シード層９上に厚さが１μｍ程度のＡｕ層１０を形成する。Ａｕ層１０の形成は、例えば５５℃〜６５℃のＡｕめっき槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００５９】
続いて、図１Ｌに示すように、レジストパターン５４を除去する。次いで、イオンミリングを行うことにより、Ａｕ層１０から露出しているシード層９を除去する。この時、Ａｕ層１０も若干削られ、その厚さが０．６μｍ程度となる。シード層９を構成するＴｉ層のミリングレートは１５ｎｍ／分程度であり、Ｐｔ層のミリングレートは３０ｎｍ／分程度であり、Ａｕ層のミリングレートは５０ｎｍ／分程度である。
【００６０】
その後、図１Ｍに示すように、絶縁性基板１の表面側の全面に表面保護層１１を形成し、絶縁性基板１の表裏を反転させる。次いで、絶縁性基板１の裏面を研磨することにより、絶縁性基板１の厚さを１５０μｍ程度とする。
【００６１】
続いて、図１Ｎに示すように、絶縁性基板１の裏面上にシード層２１として、Ｔａ層２１ａ及びＣｕ層２１ｂの積層体をスパッタリング法により形成する。Ｔａ層２１ａの厚さは２０ｎｍ程度とし、Ｃｕ層２１ｂの厚さは２００ｎｍ程度とする。
【００６２】
次いで、図１Ｏに示すように、Ｎｉ層８に対応する部分を覆うレジストパターン５５をシード層２１上に形成する。レジストパターン５５の厚さは３μｍ程度であり、直径は１００μｍ程度である。その後、電気めっき法により、レジストパターン５５を除く領域において、シード層２１上に厚さが３．２μｍ程度のＮｉ層１３を形成する。Ｎｉ層１３の形成は、例えば５０℃〜６０℃の温浴槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００６３】
続いて、図１Ｐに示すように、レジストパターン５５を除去する。次いで、イオンミリングを行うことにより、Ｎｉ層１３から露出しているシード層２１を除去する。この時、Ｎｉ層１３も若干削られ、その厚さが３μｍ程度となる。
【００６４】
その後、図１Ｑに示すように、Ｎｉ層１３をマスクとして絶縁性基板１のドライエッチングを行うことにより、ビアホール１ｓを形成する。このドライエッチングでは、フッ化物系ガス、例えば六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを２ｋＷとし、バイアスパワーを２００Ｗとする。また、チャンバ内の圧力を５Ｐａ以上、例えば１０Ｐａとする。更に、絶縁性基板１を載置するステージを冷却し、例えば、絶縁性基板１の温度を最高でも２００℃程度に抑える。ステージの冷却では、例えば０℃程度のヘリウムガスをステージ内に通流させる。この場合のＳｉＣからなる絶縁性基板１のエッチングレートは２μｍ／分以上となる。
【００６５】
このような条件下でドライエッチングを行うと、図１Ｑに示すように、Ｎｉ層１３中のＮｉ、絶縁性基板１中のＳｉ、及びＳＦ6中のＦを含む化合物膜１９が、ビアホール１ｓの形成と共に、その側壁に堆積する。この化合物膜１９は、ＳＦ6ガス及びＯ2ガスの混合ガスによってはほとんどエッチングされない。このため、ビアホール１ｓの側壁におけるイオン衝突が強くなっても、絶縁性基板１のサイドエッチングが抑制される。従って、ビアホール１ｓの径は、Ｎｉ層１３の開口部の径以下となる。
【００６６】
ビアホール１ｓの形成後には、図１Ｒに示すように、絶縁性基板１の裏面側の全面にシード層１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。
【００６７】
次いで、図１Ｓに示すように、電気めっき法により、シード層１４上に厚さが１０μｍ程度のＡｕ層１５を形成する。Ａｕ層１５及びシード層１４からビア配線１６が構成される。なお、電気めっき法によりＡｕ層１５を、直径が１００μｍ程度、深さが１５０μｍ程度のビアホール１ｓ内に形成する場合、Ａｕ層１５はビアホール１ｓの底部及び側部のみに形成され、ビアホール１ｓは完全には埋め込まれない。
【００６８】
その後、図１Ｔに示すように、絶縁性基板１の表裏を反転させ、表面保護層１１を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【００６９】
このような製造方法では、ビアホール１ｓの形成の際に、エッチングストッパとして機能するシード層７及びＮｉ層８の底部が絶縁性基板１のビアホール１ｓが形成される領域と接しており、これらの間にＧａＮ層２及びｎ型ＡｌＧａＮ層３が介在しない。このため、オーバーエッチングを行っても、ＧａＮ層２及びｎ型ＡｌＧａＮ層３が過剰にエッチングされることがない。そして、Ｎｉ層８が厚いため、オーバーエッチングによってＮｉ層８が消失することがなく、Ｎｉ層８はエッチングストッパとして確実に機能する。また、Ｎｉ層８が従来のＮｉ層１０８よりも厚いものの、Ｎｉ層８の表面とｎ型ＡｌＧａＮ層３の表面との間隔は１μｍ程度と狭いので、レジストパターン５４の厚さを１μｍ程度と薄いものにしても、その厚さは均一になりやすい。従って、パターンに歪は発生しにくく、また、パターン開口精度を高く維持することも可能である。更に、ＧａＮ層２及びｎ型ＡｌＧａＮ層３のエッチングの前にＳＦ6を用いた絶縁性基板１のドライエッチングを行わないので、ＧａＮ層２及びｎ型ＡｌＧａＮ層３のドライエッチングの際に残留ＳＦ6の影響を受けることもない。
【００７０】
従って、本実施形態によれば、オーバーエッチングにより得られる高い歩留まりを確保しながら、Ｎｉ層８をエッチングストッパとして確実に機能させることができる。従って、工程数の増加を抑制しながら、高い歩留まりを得ることが可能となり、製造コストが低減される。
【００７１】
また、高速で絶縁性基板１をエッチングしてもビアホール１ｓの形状が適切なものとなるため、Ｎｉ層１３及びシード層２１を残存させたままで適切なビア配線１６を形成することができる。従って、ビアホール１ｓ内へのレジスト膜の形成が不要となるため、工程数の低減及び所要時間の短縮が可能となる。
【００７２】
なお、表面保護層１１の除去後では、絶縁性基板１の表面側から見たレイアウトは図２Ａのようになり、裏面側から見たレイアウトは図２Ｂのようになる。つまり、図１Ｔには図示されていないが、図２Ａに示すように、ゲート電極４ｇに接続されるＡｕ層１０も存在する。なお、図２Ａに示すレイアウトは単純なものであるが、マルチフィンガーゲート構造を採用すれば、出力を向上させることができる。また、抵抗体及びキャパシタ等も実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【００７３】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３Ａ乃至図３Ｔは、本発明の第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００７４】
第２の実施形態でも、先ず、図３Ａに示すように、シリコンカーバイド（ＳｉＣ）からなる絶縁性基板１の表面上にＧａＮ層２及びｎ型ＡｌＧａＮ層３をこの順で形成する。更に、ｎ型ＡｌＧａＮ層３上にＳｉＮ層３１を、例えばプラズマＣＶＤ法により形成する。次いで、ＳｉＮ層３１上にシード層３２として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体を形成する。なお、ＳｉＮ層３１の代わりにＳＯＧ（spin on glass）層又は有機ポリマー層を形成してもよい。
【００７５】
シード層３２の形成後には、図３Ｂに示すように、エッチングストッパを形成する予定の領域を覆うレジストパターン６１をシード層３２上に形成する。レジストパターン６１の直径は１５０μｍ程度である。
【００７６】
次いで、図３Ｃに示すように、電気めっき法により、レジストパターン６１を除く領域において、シード層３２上にＮｉ層３３を形成する。
【００７７】
その後、図３Ｄに示すように、レジストパターン６１を除去する。続いて、イオンミリングを行うことにより、Ｎｉ層３３から露出しているシード層３２を除去する。この時、Ｎｉ層３３も若干削られる。
【００７８】
続いて、Ｎｉ層３３をメタルマスクとしてＳｉＮ層３１をパターニングすることにより、図３Ｅに示すように、開口部６を不活性領域９２内に形成する。
【００７９】
続いて、Ｎｉ層３３をメタルマスクとしてｎ型ＡｌＧａＮ層３及びＧａＮ層２のドライエッチングを行うことにより、図３Ｆに示すように、開口部６を絶縁性基板１まで到達させる。このドライエッチングでは、ＩＣＰドライエッチング装置を用い、アンテナパワーを２００Ｗとし、バイアスパワーを５０Ｗとする。また、塩素系ガス、例えばＣｌ2ガスを３０ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を１Ｐａ程度とする。この場合のｎ型ＡｌＧａＮ層３及びＧａＮ層２のエッチングレートは０．２９μｍ／分程度となる。
【００８０】
なお、第１の実施形態と同様に、開口部６を絶縁性基板１の内部まで到達させてもよい。
【００８１】
次いで、Ｎｉ層３３をメタルマスクとして絶縁性基板１のドライエッチングを行うことにより、図３Ｇに示すように、絶縁性基板１の表面に、例えば深さが２０μｍ程度のテーパ形状の凹部１ａを形成する。このドライエッチングでは、例えば、ＳＦ6ガス及びＯ2ガスの混合ガスを用い、Ｏ2ガスの流量に対するＳＦ6ガスの流量を２．５程度とし、チャンバ内の圧力を０．５Ｐａ程度とする。また、アンテナパワーを１ｋＷとし、バイアスパワーを１００Ｗとする。この場合の絶縁性基板１のエッチングレートは０．５７μｍ／分程度となる。
【００８２】
その後、図３Ｈに示すように、硫酸過水を用いたウェットエッチング等により、Ｎｉ層３３及びシード層３２を除去する。
【００８３】
続いて、図３Ｉに示すように、絶縁性基板１の表面側の全面にシード層７として、Ｔａ層及びＣｕ層の積層体をスパッタリング法により形成する。
【００８４】
次いで、図３Ｊに示すように、開口部６の全体を露出する開口部５３ｓを備えたレジストパターン５３をシード層７上に形成する。
【００８５】
その後、図３Ｋに示すように、電気めっき法により、開口部５３ｓ内において、シード層７上にＮｉ層８を導電性エッチングストッパとして形成する。
【００８６】
続いて、図３Ｌに示すように、レジストパターン５３を除去する。その後、イオンミリングを行うことにより、Ｎｉ層８から露出しているシード層７を除去する。
【００８７】
次いで、図３Ｍに示すように、ＳｉＮ層３１に選択的に開口部を形成し、その内部において、ｎ型ＡｌＧａＮ層３上にソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを形成する。その後、ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを覆うＳｉＮ層５をｎ型ＡｌＧａＮ層３上に形成する。ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄの形成に当たっては、例えば、Ｔｉ層を形成し、その後にＴｉ層上にＡｌ層を形成する。
【００８８】
ＳｉＮ層５の形成の後、図３Ｎに示すように、ソース電極４ｓに対応する開口部５１ｓ、ドレイン電極４ｄに対応する開口部５１ｄ及びＮｉ層８に対応する開口部５１ｖを備えたレジストパターン５１をＳｉＮ層５上に形成する。次いで、レジストパターン５１をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５１ｓに整合するコンタクトホール５ｓをソース電極４ｓ上に形成し、開口部５１ｄに整合するコンタクトホール５ｄをドレイン電極４ｄ上に形成し、開口部５１ｖに整合するコンタクトホール５ｖをＮｉ層８上に形成する。
【００８９】
その後、レジストパターン５１を除去し、図３Ｏに示すように、絶縁性基板１の表面側の全面にシード層９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。
【００９０】
続いて、図３Ｐに示すように、ソース電極４ｓ及びＮｉ層８の全体を包囲する開口部並びにドレイン電極４ｄの外縁に対応する開口部を備えたレジストパターン５４をシード層９上に形成する。次いで、電気めっき法により、レジストパターン５４の各開口部内において、シード層９上に厚さが１μｍ程度のＡｕ層１０を形成する。
【００９１】
その後、図３Ｑに示すように、レジストパターン５４を除去する。続いて、イオンミリングを行うことにより、Ａｕ層１０から露出しているシード層９を除去する。
【００９２】
続いて、図３Ｒに示すように、絶縁性基板１の表面側の全面に表面保護層１１を形成し、絶縁性基板１の表裏を反転させる。次いで、絶縁性基板１の裏面を研磨することにより、絶縁性基板１の厚さを１５０μｍ程度とする。その後、第１の実施形態と同様にして、シード層２１及びＮｉ層１３を形成する。
【００９３】
次いで、Ｎｉ層１３をマスクとして絶縁性基板１のドライエッチングを行うことにより、図３Ｓに示すように、ビアホール１ｓを形成する。このドライエッチングでは、フッ化物系ガス、例えば六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを２ｋＷとし、バイアスパワーを２００Ｗとする。また、Ｏ2ガスの流量に対するＳＦ6ガスの流量を２０程度とし、チャンバ内の圧力を０．５Ｐａ程度の低圧にする。更に、絶縁性基板１を載置するステージを冷却し、例えば、絶縁性基板１の温度を最高でも２００℃程度に抑える。ステージの冷却では、例えば０℃程度のヘリウムガスをステージ内に通流させる。この場合のＳｉＣからなる絶縁性基板１のエッチングレートは１．４７μｍ／分以上となる。
【００９４】
このような条件下でドライエッチングを行うと、図３Ｓに示すように、チャンバ内の圧力が低いため、サイドエッチングは生じず、また、化合物膜１９は形成されないが、ビアホール１ｓは、その先端にノッチが形成されながら伸びる。また、ノッチの深さは、エッチング深さの約１２％になる。従って、ビアホール１ｓの深さが１５０μｍ程度の場合、ノッチの深さは１８μｍとなる。また、ノッチの幅は２１μｍ程度となる。なお、図４に示すように、Ｎｉ層８の底面の幅（ｂ）は、ビアホール１ｓのノッチに囲まれた部分の幅（ｄ）以下であることが好ましく、また、ビアホール１ｓの幅（ｃ）は、Ｎｉ層８のＧａＮ層２に埋め込まれている部分の幅（つまり、開口部６の幅）（ａ）以下であることが好ましい。また、凹部１ａの深さはノッチの深さ（例えば１８μｍ）以上であることが好ましい。ビアホール１ｓのノッチに囲まれた部分よりも先に、ノッチの先端がＮｉ層８に到達することを回避するためである。
【００９５】
ビアホール１ｓの形成後には、図３Ｔに示すように、第１の実施形態と同様にして、ビア配線１６の形成及び表面保護層１１の除去等を行う。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【００９６】
このような製造方法によっても、第１の実施形態と同様の効果を得ることができる。これは、ビアホール１ｓの先端にノッチが形成されても、これを補償する凹部１ａを予め絶縁性基板１に形成しているからである。つまり、凹部１ａにより、ノッチのＮｉ層８への到達が抑制され、この到達に伴うＮｉ層８の侵食及びフッ化等が抑制される。
【００９７】
（第３の実施形態）
次に、第３の実施形態について説明する。図５Ａ乃至図５Ｅは、本発明の第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００９８】
第３の実施形態では、先ず、図５Ａに示すように、第１の実施形態と同様にして、ＳｉＮ層５への開口部６の形成までの処理を行う。次いで、図５Ｂに示すように、次いで、第１の実施形態とは異なり、レジストパターン５２をマスクとしてｎ型ＡｌＧａＮ層３及びＧａＮ層２の等方性エッチングを行うことにより、絶縁性基板１まで到達するテーパ状の開口部２６をｎ型ＡｌＧａＮ層３及びＧａＮ層２に形成する。この等方性エッチングでは、塩素系ガス、例えばＣｌ2ガスを用いた反応性イオンエッチング（ＲＩＥ）を行う。
【００９９】
その後、図５Ｃに示すように、第１の実施形態と同様に、レジストパターン５２の除去からシード層９の選択的な除去までの処理を行う。続いて、第１の実施形態と同様にして、図５Ｄに示すように、表面保護層１１の形成からビアホール１ｓの形成までの処理を行う。但し、ビアホール１ｓの形成時の条件は第２の実施形態と同様にする。従って、図５Ｄに示すように、ビアホール１ｓは、その先端にノッチが形成されながら伸びる。本実施形態では、テーパ状の開口部２６内にＮｉ層８が形成されているため、第２の実施形態と同様に、ノッチのＮｉ層８への到達が抑制される。
【０１００】
ビアホール１ｓの形成後には、図５Ｅに示すように、第１の実施形態と同様にして、ビア配線１６の形成及び表面保護層１１の除去等を行う。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【０１０１】
このような製造方法によっても、第１の実施形態と同様の効果を得ることができる。これは、ビアホール１ｓの先端にノッチが形成されても、これを補償するテーパ状の開口部２６内にＮｉ層８を形成しているからである。つまり、開口部２６により、ノッチのＮｉ層８への到達が抑制され、この到達に伴うＮｉ層８の侵食及びフッ化等が抑制される。
【０１０２】
なお、本願発明者が第１の実施形態、第２の実施形態に沿ってビアホール１ｓを形成し、その走査型電子顕微鏡写真を撮影したところ、図６、図７に示す像が得られた。第２の実施形態に沿ったビアホール１ｓの形成では、ＳＦ6ガス及びＯ2ガスの混合ガスを用い、圧力を０．５Ｐａとしてエッチングを行った。この結果、エッチングレートは１．５μｍ／分であり、Ｎｉ層１３に対するＳｉＣからなる絶縁性基板１の選択比は約５０であり、ノッチの深さがビアホール１ｓ深さの約１２％となった。
【０１０３】
また、本願発明者が第１の実施形態に沿ってビアホール１ｓを形成し、化合物膜１９の組成をエネルギー分散型蛍光Ｘ線分析装置（ＥＤＸ）により調査したところ、図８に示す結果が得られた。この結果から、化合物膜１９の主成分は、ＳｉＣからなる絶縁性基板１中のシリコン、Ｎｉ層１３中のニッケル、及びエッチング時に使用されるＳＦ6ガス中のフッ素であることが明らかである。
【０１０４】
なお、第２の実施形態と同様に、Ｎｉ層８の底面の幅（ｂ）は、ビアホール１ｓのノッチに囲まれた部分の幅（ｄ）以下であることが好ましい。ビアホール１ｓのノッチに囲まれた部分よりも先に、ノッチの先端がＮｉ層８に到達することを回避するためである。
【０１０５】
なお、基板として、いずれの実施形態においても、ＳｉＣ基板の代わりに、サファイア基板、シリコン基板、酸化亜鉛基板等を用いてもよい。つまり、本発明は、ビアホールの形成の際にフッ素系ガスを用いたドライエッチングを行う場合に特に有用である。但し、第１の実施形態は、化合物膜１９の特性上、ＳｉＣ基板が最も好ましい。
【０１０６】
また、いずれの実施形態においてもＮｉ層１３を残存させているが、予めＮｉ層１３の厚さを調整しておくことにより、ビアホール１ｓの形成時にＮｉ層１３を消失させてもよい。
【図面の簡単な説明】
【０１０７】
【図１Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｉ】図１Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｊ】図１Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｋ】図１Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｌ】図１Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｍ】図１Ｌに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｎ】図１Ｍに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｏ】図１Ｎに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｐ】図１Ｏに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｑ】図１Ｐに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｒ】図１Ｑに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｓ】図１Ｒに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１Ｔ】図１Ｓに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ａ】第１の実施形態における表面側のレイアウトを示す図である。
【図２Ｂ】第１の実施形態における裏面側のレイアウトを示す図である。
【図３Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｃ】図３Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｄ】図３Ｃに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｅ】図３Ｄに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｆ】図３Ｅに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｇ】図３Ｆに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｈ】図３Ｇに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｉ】図３Ｈに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｊ】図３Ｉに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｋ】図３Ｊに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｌ】図３Ｋに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｍ】図３Ｌに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｎ】図３Ｍに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｏ】図３Ｎに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｐ】図３Ｏに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｑ】図３Ｐに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｒ】図３Ｑに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｓ】図３Ｒに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｔ】図３Ｓに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図４】第２の実施形態におけるＮｉ層８（エッチングストッパ）とビアホール１ｓとの関係を示す図である。
【図５Ａ】第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｄ】図５Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｅ】図５Ｄに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図６】第１の実施形態に沿って形成したビアホールのＳＥＭ写真を示す図である。
【図７】第２の実施形態に沿って形成したビアホールのＳＥＭ写真を示す図である。
【図８】化合物膜の分析結果を示す図である。
【図９Ａ】従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｂ】図９Ａに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｃ】図９Ｂに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｄ】図９Ｃに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｅ】図９Ｄに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｆ】図９Ｅに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｇ】図９Ｆに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｈ】図９Ｇに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｉ】図９Ｈに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｊ】図９Ｉに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｋ】図９Ｊに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｌ】図９Ｋに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｍ】図９Ｌに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｎ】図９Ｍに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｏ】図９Ｎに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｐ】図９Ｏに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｑ】図９Ｐに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｒ】図９Ｑに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｓ】図９Ｒに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｔ】図９Ｓに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｕ】図９Ｔに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｖ】図９Ｕに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｗ】図９Ｖに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図９Ｘ】図９Ｗに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図１０】ＩＣＰドライエッチングの実験の結果を示すグラフである。
【図１１】高速エッチング時の問題を示す図である。
【図１２】低圧エッチング時の問題を示す図である。
【符号の説明】
【０１０８】
１：絶縁性基板
１ａ：凹部
１ｓ：ビアホール
２：ＧａＮ層
３：ｎ型ＡｌＧａＮ層
４ｄ：ドレイン電極
４ｇ：ゲート電極
４ｓ：ソース電極
６：開口部
７：シード層
８：Ｎｉ層
１０：Ａｕ層
１３：Ｎｉ層
１４：シード層
１５：Ａｕ層
１６：ビア配線
１９：化合物膜
２１：シード層
２６：開口部
【特許請求の範囲】
【請求項１】
基板上に化合物半導体層を形成する工程と、
前記化合物半導体層上に電極を形成する工程と、
前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する工程と、
前記開口部内に前記電極に接続される導電層を形成する工程と、
前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記基板の裏面にわたってビア配線を形成する工程と、
を有し、
前記ドライエッチングを、前記ビアホールの側壁に化合物膜を形成しながら行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記基板はシリコンを含有し、
前記導電層はニッケルを含有し、
前記ドライエッチングを、フッ素を含有する雰囲気中で行い、
前記化合物膜として、ニッケル、シリコン及びフッ素を含有する膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記化合物半導体層を形成する工程は、
前記基板上にＧａＮ層を形成する工程と、
前記ＧａＮ層上にｎ型ＡｌＧａＮ層を形成する工程と、
を有し、
前記ドライエッチングを、六弗化硫黄ガス及び酸素ガスの混合ガスを用いて行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
基板上に化合物半導体層を形成する工程と、
前記化合物半導体層上に電極を形成する工程と、
前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する工程と、
前記開口部内に前記電極に接続される導電層を形成する工程と、
前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記基板の裏面にわたってビア配線を形成する工程と、
を有し、
前記開口部の最も深い部分の幅を、前記開口部の前記化合物半導体層の表面における幅よりも小さくすることを特徴とする半導体装置の製造方法。
【請求項５】
前記開口部を前記基板の内部まで形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記開口部を前記基板の表面まで形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１】
基板上に化合物半導体層を形成する工程と、
前記化合物半導体層上に電極を形成する工程と、
前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する工程と、
前記開口部内に前記電極に接続される導電層を形成する工程と、
前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記基板の裏面にわたってビア配線を形成する工程と、
を有し、
前記ドライエッチングを、前記ビアホールの側壁に化合物膜を形成しながら行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記基板はシリコンを含有し、
前記導電層はニッケルを含有し、
前記ドライエッチングを、フッ素を含有する雰囲気中で行い、
前記化合物膜として、ニッケル、シリコン及びフッ素を含有する膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記化合物半導体層を形成する工程は、
前記基板上にＧａＮ層を形成する工程と、
前記ＧａＮ層上にｎ型ＡｌＧａＮ層を形成する工程と、
を有し、
前記ドライエッチングを、六弗化硫黄ガス及び酸素ガスの混合ガスを用いて行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
基板上に化合物半導体層を形成する工程と、
前記化合物半導体層上に電極を形成する工程と、
前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する工程と、
前記開口部内に前記電極に接続される導電層を形成する工程と、
前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記基板の裏面にわたってビア配線を形成する工程と、
を有し、
前記開口部の最も深い部分の幅を、前記開口部の前記化合物半導体層の表面における幅よりも小さくすることを特徴とする半導体装置の製造方法。
【請求項５】
前記開口部を前記基板の内部まで形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記開口部を前記基板の表面まで形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図１Ｍ】
【図１Ｎ】
【図１Ｏ】
【図１Ｐ】
【図１Ｑ】
【図１Ｒ】
【図１Ｓ】
【図１Ｔ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図３Ｍ】
【図３Ｎ】
【図３Ｏ】
【図３Ｐ】
【図３Ｑ】
【図３Ｒ】
【図３Ｓ】
【図３Ｔ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図９Ｉ】
【図９Ｊ】
【図９Ｋ】
【図９Ｌ】
【図９Ｍ】
【図９Ｎ】
【図９Ｏ】
【図９Ｐ】
【図９Ｑ】
【図９Ｒ】
【図９Ｓ】
【図９Ｔ】
【図９Ｕ】
【図９Ｖ】
【図９Ｗ】
【図９Ｘ】
【図１０】
【図１１】
【図１２】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図１Ｍ】
【図１Ｎ】
【図１Ｏ】
【図１Ｐ】
【図１Ｑ】
【図１Ｒ】
【図１Ｓ】
【図１Ｔ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図３Ｍ】
【図３Ｎ】
【図３Ｏ】
【図３Ｐ】
【図３Ｑ】
【図３Ｒ】
【図３Ｓ】
【図３Ｔ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図９Ｉ】
【図９Ｊ】
【図９Ｋ】
【図９Ｌ】
【図９Ｍ】
【図９Ｎ】
【図９Ｏ】
【図９Ｐ】
【図９Ｑ】
【図９Ｒ】
【図９Ｓ】
【図９Ｔ】
【図９Ｕ】
【図９Ｖ】
【図９Ｗ】
【図９Ｘ】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００９−３０２１５１（Ｐ２００９−３０２１５１Ａ）
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願番号】特願２００８−１５２２０２（Ｐ２００８−１５２２０２）
【出願日】平成２０年６月１０日（２００８．６．１０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１９年度、総務省、「無線アクセス用ミリ波帯無線伝送システムの実現のための基盤技術の研究開発」のうち、「高出力ＧａＮ系ＨＥＭＴの超高周波化技術」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願日】平成２０年６月１０日（２００８．６．１０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１９年度、総務省、「無線アクセス用ミリ波帯無線伝送システムの実現のための基盤技術の研究開発」のうち、「高出力ＧａＮ系ＨＥＭＴの超高周波化技術」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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