電界効果トランジスタおよびそれを用いたメモリおよび半導体回路
【課題】微細化した半導体集積回路において用いられる、オフ電流の小さな電界効果トランジスタ（ＦＥＴ）を提供する。
【解決手段】絶縁表面に略垂直に形成された厚さが１ｎｍ以上３０ｎｍ以下の薄片状の酸化物半導体と、前記酸化物半導体を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜を覆って形成されたストライプ状の幅１０ｎｍ以上１００ｎｍ以下のゲートを有する電界効果トランジスタ。この構成では、薄片状の酸化物半導体の三方の面をゲートが覆うこととなるため、ソース、ドレインから注入される電子を効率的に排除し、ソースとドレインの間をほぼ空乏化領域とでき、オフ電流を低減できる。
【解決手段】絶縁表面に略垂直に形成された厚さが１ｎｍ以上３０ｎｍ以下の薄片状の酸化物半導体と、前記酸化物半導体を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜を覆って形成されたストライプ状の幅１０ｎｍ以上１００ｎｍ以下のゲートを有する電界効果トランジスタ。この構成では、薄片状の酸化物半導体の三方の面をゲートが覆うこととなるため、ソース、ドレインから注入される電子を効率的に排除し、ソースとドレインの間をほぼ空乏化領域とでき、オフ電流を低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタおよびそれを用いた半導体装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路等に用いられる電界効果トランジスタ（以下、ＦＥＴ）はシリコン等の半導体によって形成されてきた（例えば、非特許文献１参照）。近年、バンドギャップが２．５電子ボルト以上の酸化物半導体を用いた電界効果トランジスタが報告されている。特に、半導体層中のドナー濃度を極めて低くすることにより、そのオフ電流を通常の方法では測定できないレベルにまで低下できることが明らかとなった（例えば、特許文献１参照）。
【０００３】
例えば、シリコンを用いたＦＥＴでは、チャネル幅１μｍあたりのオフ電流は通常、１×１０−１５Ａ／μｍ以上であるのに対し、インジウム−ガリウム−亜鉛系酸化物（Ｉｎ−Ｇａ−Ｚｎ系酸化物）半導体を用いたＦＥＴでは１×１０−１８Ａ／μｍ以下とすることができる。これはバンドギャップが大きいために真性半導体では熱励起キャリアが極めて低濃度となるためであり、バンドギャップが３電子ボルト以上であると、理論的なオフ電流の下限は１×１０−３１Ａ／μｍ以下となる。
【０００４】
このようなオフ電流が極めて低いＦＥＴを、１つのＦＥＴと１つのキャパシタにより構成されるダイナミック・ランダム・アクセス・メモリ（１Ｔ１Ｃ型ＤＲＡＭ）に用いれば、リフレッシュの間隔を十分に長くすることができる。理想的にはリフレッシュを半永久的におこなわなくても、データを保持できる（特許文献２参照）。
【０００５】
また、２つのトランジスタと１つのキャパシタとにより構成されるゲインセル型メモリ（特許文献３参照）に用いれば、半永久的に不揮発なメモリとできる。なお、これまで提案されてきたゲインセル型メモリは大容量のキャパシタが不要であるため、１Ｔ１Ｃ型ＤＲＡＭの欠点を補うものとして考えられてきたが、多くの場合、オフ電流を十分に小さくすることができないため、実用化されることはなかった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開第２０１１／０１４８４５５号明細書
【特許文献２】米国特許公開第２０１１／０１５６０２７号明細書
【特許文献３】米国特許第７４６８９０１号明細書
【非特許文献】
【０００７】
【非特許文献１】Ｈｉｓａｍｏｔｏ ｅｔ ａｌ． ”Ａ Ｆｏｌｄｅｄ−ｃｈａｎｎｅｌ ＭＯＳＦＥＴ ｆｏｒ Ｄｅｅｐ−ｓｕｂ−ｔｅｎｔｈ Ｍｉｃｒｏｎ Ｅｒａ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．１０３２―１０３４， １９９８．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、本発明者の研究の結果、このような極めて低いオフ電流は、チャネル長が十分に長い場合にこそ達成できるが、チャネル長が１００ｎｍ以下となると、短チャネル効果により実現が困難であることがわかった。
【０００９】
その理由を図１０を用いて説明する。図１０（Ａ）はチャネル長が十分に長い場合である。膜状の酸化物半導体２０１ａには、オーミック接触するソース２０４ａ、ドレイン２０５ａより電子（キャリア）が注入される。しかしながら、ゲート２０３ａの仕事関数を５．２電子ボルト以上とすることにより、それらの電子を酸化物半導体２０１ａより排除して、広い領域にわたって電子の無い空乏化領域２０６ａを形成することができる。
【００１０】
空乏化領域２０６ａが存在することにより、ソース２０４ａとドレイン２０５ａ間の電流を阻止でき、その結果、極めて低いオフ電流を実現できる。このような電子を排除する作用は、ゲート絶縁膜２０２ａが薄く、誘電率が高いほど、また、ゲート２０３ａの仕事関数が大きいほど効果的である。
【００１１】
図１０（Ｂ）は、酸化物半導体の厚さを変えずに、チャネル長のみを短くした場合である。この場合には、特に酸化物半導体２０１ｂの下の部分（ゲート絶縁膜２０２ｂの反対側）において、ゲートの作用が及ばず、電子の濃度を十分に小さくできない。すなわち、酸化物半導体２０１ｂのうち、ゲート２０３ｂ側には空乏化領域２０６ｂが形成されるが、酸化物半導体２０１ｂの下の部分にまでおよばない。その結果、ソース２０４ｂとドレイン２０５ｂ間の電流を十分に阻止できないのである。
【００１２】
このような問題は、酸化物半導体２０１ｂを可能な限り薄くする方法によって解決できることがある。しかしながら、厚さが１ｎｍ未満であると酸化物半導体２０１ｂの半導体特性に問題が生じることがある。特に、酸化物半導体２０１ｂが何らかの結晶構造を有する場合には、必要な結晶性が得られないこともある。
【００１３】
シリコンを用いたＦＥＴでも、チャネル長が短くなることによるオフ電流の上昇やサブスレショールド特性の悪化は短チャネル効果として知られているが、酸化物半導体ではより顕著となる。それは、シリコンを用いたＦＥＴでは、ソースとチャネル形成領域、あるいはドレインとチャネル形成領域の間をＰＮ接合によって分離することができるが、酸化物半導体ではチャネルをソースもしくはドレインから分離するためにＰＮ接合を形成することが困難なためである。
【００１４】
一般に、シリコンを用いたＦＥＴでは、例えば、ソースとドレインを高濃度なＮ型とする場合、チャネル形成領域も適当な濃度のＰ型とする。このようにして形成されるＰＮ接合によって、ソースやドレインからチャネルに電子が注入されることを防止できる。チャネル形成領域のＰ型不純物の濃度が高ければ、電子の注入を防止する作用が強くなる。このため、シリコンを用いたＦＥＴでは、チャネル長が短くなればチャネル形成領域の不純物濃度を高くして短チャネル効果を抑制できる。
【００１５】
これに対し、多くの場合、酸化物半導体では、シリコンのようにドーピングによって半導体の型（導電型）を制御することは困難で、例えば、酸化インジウム等のインジウムを含む酸化物、あるいは酸化亜鉛のように亜鉛を含む酸化物では、Ｎ型半導体は作製できるが、Ｐ型半導体は作製できない。したがって、シリコンを用いたＦＥＴのようにチャネル形成領域を高濃度なＰ型とするような手法は採用できない。
【００１６】
微細化を進めるにあたっては、チャネル長を短くすることは必須であり、短チャネルでも十分に低いオフ電流が得られることが望まれる。本発明の一態様は上記のような短チャネル化に伴うオフ電流の上昇を回避することのできるＦＥＴを提供することを課題の一とする。また、本発明の一態様は、十分に微細化されたＦＥＴを提供することを課題とする。また、本発明の一態様はＦＥＴを有する半導体装置を提供することを課題とする。また、本発明の一態様は、ＦＥＴあるいは半導体装置の製造方法を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００１７】
本発明の一態様は、厚さが１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上５ｎｍ以下で、高さが最小加工線幅（Ｆｅａｔｕｒｅ Ｓｉｚｅ）の１倍以上で、絶縁表面に略垂直に形成された薄片状の酸化物半導体と、酸化物半導体を覆って形成されたゲート絶縁膜と、ゲート絶縁膜を覆って形成されたストライプ状の幅１０ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下のゲートを有するＦＥＴである。なお、本明細書において「略垂直」とは、対象となる面に対して、７０°以上１１０°以下の角度を有する場合をいう。
【００１８】
また、本発明の一態様は、厚さが１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上５ｎｍ以下で、高さが最小加工線幅の１倍以上で、絶縁表面に略垂直に形成された薄片状の酸化物半導体と、酸化物半導体の少なくとも３つの面に接するソースおよびドレインと、酸化物半導体を覆って形成されたゲート絶縁膜とを有するＦＥＴである。ここで、ソースとドレインの間隔は１０ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下のＦＥＴとするとよい。
【００１９】
上記において、酸化物半導体は、酸化インジウム、酸化亜鉛、酸化錫を用いることができる。また、二元系金属酸化物である、例えば、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、あるいはＩｎ−Ｇａ系酸化物などを用いることもできる。ここで、例えば、Ｉｎ−Ｇａ系酸化物とは、インジウム（Ｉｎ）とガリウム（Ｇａ）をそれぞれ５原子％以上含む酸化物という意味であり、その他の元素が含まれていてもよい。
【００２０】
例えば、Ｉｎ−Ｚｎ系酸化物を用いる場合、インジウム（Ｉｎ）と亜鉛（Ｚｎ）をＩｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５の比率で含む酸化物ターゲットを用いて酸化物半導体を形成することができる。なお、Ｉｎ−Ｚｎ系酸化物の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝ｘ：ｙ：ｚのとき、ｚ＞１．５ｘ＋ｙとするとよい。なお、インジウムの比率を高くすることにより、ＦＥＴの移動度を向上させることができる。
【００２１】
同様に、酸化物半導体として、三元系金属酸化物である、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、あるいはＳｎ−Ａｌ−Ｚｎ系酸化物などを用いることができる。また、四元系金属酸化物である、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物を用いてもよい。
【００２２】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）をそれぞれ３．３原子％以上含む酸化物という意味であり、その他の元素が含まれていてもよい。また、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物では、インジウム（Ｉｎ）と錫（Ｓｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）をそれぞれ、２．５原子％以上含む酸化物という意味であり、その他の元素が含まれていてもよい。
【００２３】
また、上記において酸化物半導体は結晶性を有する領域を有してもよい。また、その領域の結晶は、ｃ軸が酸化物半導体面に略垂直であるとよい。特にＦＥＴのチャネルが形成される領域（表面上にゲートが設けられる領域あるいはゲートが覆う領域）は、結晶性を有することが好ましい。
【００２４】
このような結晶は、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有してもよい。このように表面に対し、ｃ軸が略垂直である結晶を有する酸化物半導体をＣ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＡＡＣ−ＯＳ）という。
【００２５】
また、上記において酸化物半導体の一部は、窒素、硼素あるいはリンを有する領域を有してもよく、特に、それらの領域は、イオン注入法等の手段によりゲートをマスクとして自己整合的に形成されてもよい。また、酸化物半導体の全部あるいは一部にはニッケルもしくは銅のような電子を吸収する作用を有する金属元素あるいは過酸化物を形成する作用を有する金属元素を０．１原子％乃至５原子％有してもよい。
【００２６】
また、上記において、ゲート絶縁膜は酸化シリコン、酸化タンタル、酸化ハフニウム、酸化アルミニウム、酸化イットリウム、酸化ランタン、珪酸ハフニウム、酸窒化シリコン、窒化シリコンから選ばれた１つ以上の材料を含んでもよい。
【００２７】
また、上記において、ゲート絶縁膜は、構成する酸素以外の元素のうちの５０原子％以上がシリコン、タンタル、ハフニウム、アルミニウム、イットリウム、ランタンから選ばれた１つ以上の元素である酸化物よりなってもよい。
【００２８】
なお、本明細書で金属元素とは、希ガス元素、水素、ホウ素、炭素、窒素、１６族元素（酸素等）、１７族元素（フッ素等）、シリコン、燐、ゲルマニウム、砒素、アンチモン以外の全ての元素のことである。また、酸化物とは、金属元素以外の元素に占める酸素の比率が５０原子％以上の化合物のことである。
【００２９】
本発明の他の一態様は、上記のＦＥＴを１つ以上用いたメモリである。メモリとしては１Ｔ１Ｃ型ＲＡＭおよびゲインセル型メモリを挙げることができる。また、本発明の他の一態様は、上記のＦＥＴを用いて形成されたレジスタを有する中央演算処理回路（ＣＰＵ）、あるいはその他の半導体集積回路（ＬＳＩ）等の半導体回路である。
【発明の効果】
【００３０】
上記の構成では、薄片状の酸化物半導体の三方の面をゲートが覆うこととなる。このため、ソース、ドレインから酸化物半導体に注入される電子を効率的に排除し、ソースとドレインの間の部分のほとんどを空乏化領域とでき、オフ電流を低減できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一態様のＦＥＴの例を説明する図である。
【図２】本発明の一態様のＦＥＴの例を説明する図である。
【図３】本発明の一態様のＦＥＴの例を説明する図である。
【図４】本発明の一態様のＦＥＴの例を説明する図である。
【図５】本発明の一態様のＦＥＴの例を説明する図である。
【図６】本発明の一態様のＦＥＴの例を説明する図である。
【図７】本発明の一態様のＦＥＴの例を説明する図である。
【図８】本発明の一態様のＦＥＴの作製方法の例を説明する図である。
【図９】本発明の一態様のＦＥＴの作製方法の例を説明する図である。
【図１０】従来の一態様のＦＥＴの例を説明する図である。
【図１１】本発明の一態様を説明する図である。
【図１２】本発明の一態様を説明する図である。
【図１３】本発明の一態様のＦＥＴと従来のＦＥＴの特性の比較を説明する図である。
【図１４】本発明の一態様の応用例を説明する図である。
【図１５】本発明の一態様の応用例を説明する図である。
【発明を実施するための形態】
【００３２】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
（実施の形態１）
図１乃至図４に本実施の形態のＦＥＴの形状の概念図を示す。図１はＦＥＴの斜視図であり、図２は面Ｘでの断面図、図３は面Ｙでの断面図、図４は面Ｚでの断面図である。図１乃至図４に示すＦＥＴは絶縁表面１００に接して、厚さｔが１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上５ｎｍ以下、高さｈが、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下の薄片状の酸化物半導体１０１を有する。
【００３４】
酸化物半導体１０１は結晶構造を有することが好ましく、上述のＣＡＡＣ−ＯＳであることが好ましい。この場合、酸化物半導体１０１は、底面以外に少なくとも複数の面を有するが、それぞれの面に垂直になるように複数の結晶が配置することが好ましい。このような結晶状態を得るには、薄片状の非晶質の酸化物半導体を形成した後、適切な温度および雰囲気で加熱処理するとよい。
【００３５】
また、酸化物半導体１０１の一部には、ソース１０４、ドレイン１０５が接して設けられる。ソース１０４、ドレイン１０５には、アルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、タングステンなどの金属材料、あるいはこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用いることができる。またはそれらの金属窒化物を用いてもよい。
【００３６】
そして、酸化物半導体１０１、ソース１０４、ドレイン１０５を覆い、酸化物半導体１０１と接して設けられるゲート絶縁膜１０２を有する。ゲート絶縁膜１０２は単層あるいは２層以上の積層構造を有し、酸化シリコン、酸化タンタル、酸化ハフニウム、酸化アルミニウム、酸化イットリウム、酸化ランタン、珪酸ハフニウム、酸窒化シリコン、窒化シリコンから選ばれた材料を用いて形成すればよい。
【００３７】
ゲート１０３は、ゲート絶縁膜１０２を覆って形成され、ゲート絶縁膜１０２に接してもよいし、接しなくてもよい。また、ゲート１０３はストライプ状であり、本実施の形態のＦＥＴではソース１０４、ドレイン１０５の一部と重なるように形成する。このＦＥＴのチャネル長はソース１０４とドレイン１０５の間の間隔Ｌ１で定義できる（図２および図３参照）。
【００３８】
また、チャネル幅は酸化物半導体１０１の３つの面の長さの和（ほぼ、２ｈ＋ｔ）で定義できる（図４参照）。ｈは回路の最小加工線幅とは無関係に大きくできるので、チャネル幅はチャネル長に比べて十分に大きくできる。そのため、ＦＥＴのオン電流が大きくなる。
【００３９】
ゲート１０３は単層あるいは２層以上の積層構造を有し、白金、パラジウム、オスミウム、等の白金系貴金属あるいはタングステン、モリブデン、チタンから選ばれた金属、あるいはそれらの窒化物、インジウムを有する金属窒化物あるいは金属酸窒化物、亜鉛を有する金属窒化物あるいは金属酸窒化物、ｐ型シリコン等を用いればよい。特に、その仕事関数が５．２電子ボルト以上の材料をゲート絶縁膜１０２に面して形成することが好ましい。例えば、窒化インジウムは仕事関数が５．６電子ボルトであるので好適である。
【００４０】
このような仕事関数の大きな材料は抵抗率が高いものが多いが、そのような場合には、仕事関数の大きな材料をゲート絶縁膜１０２に面して形成し、その上により導電性の良好な材料（導電体）を適切な厚さで形成すればよい。より導電性の良好な材料に対しては仕事関数に関する制約はない。
【００４１】
図４に示すように、酸化物半導体１０１はゲート１０３により三方の面をゲートにより囲まれている。このため、ソース、ドレインから酸化物半導体１０１に注入される電子を効率的に排除し、ソースとドレインの間に空乏化領域１０６を形成でき、オフ電流を低減できる。また、ＦＥＴの占有する面積に関らず、ＦＥＴのチャネル幅を大きくできるので、集積度を高く保ったまま、高速な半導体回路を構成できる。
【００４２】
（実施の形態２）
図５に本実施の形態のＦＥＴを示す。図５（Ａ）は図２に相当するＸ面での断面図であり、図５（Ｂ）は図３に相当するＹ面での断面図である。なお、本実施の形態のＦＥＴの図４に相当するＺ面での断面図は図４と同じである。
【００４３】
本実施の形態のＦＥＴは絶縁表面１００に接する酸化物半導体１０１を有する。また、酸化物半導体１０１の一部には、ソース１０４、ドレイン１０５が接して設けられる。そして、酸化物半導体１０１、ソース１０４、ドレイン１０５を覆い、酸化物半導体１０１と接して設けられるゲート絶縁膜１０２を有する。さらに、ゲート絶縁膜１０２を覆ってゲート１０３が形成される。本実施の形態では、ゲート１０３がソース１０４およびドレイン１０５と重ならないように形成する点で実施の形態１に示すＦＥＴと異なる。
【００４４】
図５に示すＦＥＴでは、ゲート１０３がソース１０４ともドレイン１０５とも重ならない構造としたが、いずれか一方のみが重なる構造であってもよい。図５に示すＦＥＴでも、チャネル長はソース１０４とドレイン１０５の間隔Ｌ２で定義されるが、チャネル長には、ソース１０４とゲート１０３あるいはドレイン１０５とゲート１０３が重なっていない部分（オフセット領域）も含まれる。図５（Ｂ）に示すオフセット領域の幅ｘはゲート１０３とソース１０４およびゲート１０３とドレイン１０５の間のリーク電流を防止する上では１０ｎｍ以上であることが好ましい。
【００４５】
一般にソースとドレインの間にオフセット領域が設けられると、オン電流が低下するが、本実施の形態のＦＥＴは、実施の形態１のＦＥＴと同様に、チャネル幅Ｗが回路の最小加工線幅とは無関係に大きくでき、オン電流が十分大きいので、オフセット領域による減少分を相殺できる。
【００４６】
また、特に、オフセット領域の幅ｘが１０ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下であれば、オン電流の減少は十分に小さい。さらに、上記の大きさのオフセット領域を設けることで、空乏化領域１０６を広げることができ、より短チャネル効果を抑制できる。さらには、ゲート１０３とソース１０４あるいはドレイン１０５との寄生容量を削減できる。
【００４７】
なお、ゲート絶縁膜が薄い場合においても、上記の構造のＦＥＴではゲート１０３とソース１０４あるいはゲート１０３とドレイン１０５間のオフ状態でのリーク電流を削減できる。この場合のリーク電流は主としてトンネル効果によるものであるので、以下ではトンネル電流という。図５に示すように、空乏化領域１０６がゲート１０３とソース１０４あるいはゲート１０３とドレイン１０５の中間ぐらいまで広がっている。
【００４８】
このような状況では、例えば、ソース１０４とゲート１０３の間のトンネル電流は空乏化領域１０６とゲート絶縁膜１０２という２つの障壁を越える必要がある。ソース１０４から見た空乏化領域１０６の障壁高さは、酸化物半導体１０１のバンドギャップの半分あるいはそれ以上であり、例えば、酸化物半導体のバンドギャップが３．２電子ボルトであれば、１．６電子ボルトである。
【００４９】
これは、典型的な絶縁物である酸化シリコンの障壁高さ（４電子ボルト程度あるいはそれ以下）と比較すると小さいが、トンネル電流を削減するには、障壁が長いことは障壁が高いことと同じくらいあるいはそれ以上に有効であるため、空乏化領域１０６が十分に広がって、障壁が長い場合にはトンネル電流は十分に低減できる。
【００５０】
例えば、実施の形態１のＦＥＴではオフセット領域が設けられていないので、ソース１０４とゲート１０３の間のトンネル電流はゲート絶縁膜１０２の厚さによって決定される。したがって、トンネル電流をソースとドレイン間に流れる電流と同等あるいはより小さくするには、ゲート絶縁膜１０２の物理的な厚さを５ｎｍ以上とすることが求められる。ゲート絶縁膜１０２の厚さが５ｎｍ未満では、トンネル電流の寄与が大きくなり、トンネル電流を含めたオフ電流を低減できなくなる。
【００５１】
特に、実施の形態１のＦＥＴではソース１０４とゲート１０３の重なっている面積が大きいため、現実的にはゲート絶縁膜１０２の物理的な厚さを１０ｎｍ以上とすることが求められる。このように、ゲート絶縁膜１０２が厚くなるとＦＥＴのオン電流（すなわち、スイッチング速度）が低下する。
【００５２】
一方、本実施の形態のＦＥＴでは、（１）図５（Ｂ）に示すように、空乏化領域１０６の端からゲート１０３の端部までの距離ｙとゲート絶縁膜１０２の厚さの和が５ｎｍ以上であること、あるいは、（２）空乏化領域１０６の端からゲート１０３までの距離が５ｎｍ以上であることという、いずれかの条件を満たせばよい。
【００５３】
例えば、距離ｙが５ｎｍであれば、ゲート絶縁膜１０２の厚さは０であっても、オフ状態でのソース１０４とゲート１０３の間のトンネル電流を十分に阻止できる。もっとも、オン状態ではゲート絶縁膜１０２の厚さが有限でないと、ＦＥＴの正常な動作ができないため、現実的には、ゲート絶縁膜１０２の厚さは０．５ｎｍ以上５ｎｍ未満、好ましくは０．５ｎｍ以上２ｎｍ以下とすればよい。
【００５４】
ゲート絶縁膜１０２の厚さはオン状態でのリーク電流の大きさを勘案して決定すればよい。消費電力を抑制する上では、ゲート絶縁膜１０２を厚くすることが望まれ、また、高速動作が必要な場合は、ゲート絶縁膜を薄くすることが望まれる。例えば、メモリのように、オン状態の期間がオフ状態の期間の１万分の１以下の用途であれば、ゲート絶縁膜を薄くしても消費電力が格段に増加することはない。
【００５５】
（実施の形態３）
図６に本実施の形態のＦＥＴを示す。図６（Ａ）は図２に相当するＸ面での断面図であり、図６（Ｂ）は図３に相当するＹ面での断面図である。なお、本実施の形態のＦＥＴの図４に相当するＺ面での断面図は図４と同じである。本実施の形態のＦＥＴは絶縁表面１００に接する酸化物半導体１０１を有する。
【００５６】
また、酸化物半導体１０１の一部には、ソース１０４、ドレイン１０５が接して設けられる。そして、酸化物半導体１０１、ソース１０４、ドレイン１０５を覆い、酸化物半導体１０１と接して設けられるゲート絶縁膜１０２を有する。さらに、ゲート絶縁膜１０２を覆ってゲート１０３が形成される。また、ゲート１０３がソース１０４およびドレイン１０５と重ならないように形成する点で実施の形態２に示すＦＥＴと同じである。
【００５７】
本実施の形態のＦＥＴは、酸化物半導体１０１中に、Ｎ型領域１０７およびＮ型領域１０８を有する点で、実施の形態２のＦＥＴと異なる。Ｎ型領域１０７およびＮ型領域１０８はゲート１０３、ソース１０４、ドレイン１０５をマスクとして、窒素、硼素、リン等をイオン注入法等の手段で酸化物半導体１０１に導入すればよい。また、Ｎ型領域１０７およびＮ型領域１０８中の窒素、硼素あるいはリンの濃度は１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下、好ましくは１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下とするとよい。
【００５８】
図６に示すＦＥＴでは、２つのＮ型領域を有する構造としたが、いずれか一方のみを有する構造であってもよい。図６に示すＦＥＴでは、チャネル長は、実質的にはゲートの幅Ｌ３で定義できる。本実施の形態のＦＥＴは実施の形態２のＦＥＴよりもオン電流を大きくでき、また、実施の形態１のＦＥＴよりもゲート１０３とソース１０４あるいはドレイン１０５との寄生容量を削減できる。
【００５９】
（実施の形態４）
図７に本実施の形態のＦＥＴを示す。図７（Ａ）は図２に相当するＸ面での断面図であり、図７（Ｂ）は図３に相当するＹ面での断面図である。なお、本実施の形態のＦＥＴの図４に相当するＺ面での断面図は図４と同じである。本実施の形態のＦＥＴは絶縁表面１００に接する酸化物半導体１０１を有する。
【００６０】
また、酸化物半導体１０１の一部には、ソース１０４、ドレイン１０５が接して設けられる。また、酸化物半導体１０１の一部を覆うゲート絶縁膜１０２を有する。ゲート絶縁膜１０２の端部はソース１０４あるいはドレイン１０５と接してもよい。
【００６１】
さらに、ゲート絶縁膜１０２を覆ってゲート１０３が形成される。また、ゲート１０３の端部に接して側壁絶縁物１０９および側壁絶縁物１１０が設けられ、側壁絶縁物１０９はソース１０４と、側壁絶縁物１１０はドレイン１０５と接するように設けられる。側壁絶縁物１０９および側壁絶縁物１１０は、それぞれ、ソース１０４およびドレイン１０５がゲート１０３と接触することを防ぐ。
【００６２】
本実施の形態のＦＥＴは、酸化物半導体１０１中に、Ｎ型領域１０７およびＮ型領域１０８を有する。Ｎ型領域１０７およびＮ型領域１０８はゲート１０３をマスクとして、窒素、硼素、リン等をイオン注入法等の手段で酸化物半導体１０１に導入すればよい。また、Ｎ型領域１０７およびＮ型領域１０８中の窒素、硼素あるいはリンの濃度は１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下、好ましくは１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下とするとよい。
【００６３】
図７に示すＦＥＴでは、チャネル長は、実質的にはゲートの幅Ｌ４で定義できる。本実施の形態のＦＥＴは、酸化物半導体１０１のうちソース１０４あるいはドレイン１０５が重なっている部分もＮ型領域１０７およびＮ型領域１０８となっているため、実施の形態３のＦＥＴよりもオン電流を大きくでき、また、実施の形態１のＦＥＴよりもゲート１０３とソース１０４あるいはドレイン１０５との寄生容量を削減できる。
【００６４】
図７に示すＦＥＴと図１０（Ｃ）に示す平面型（プレーナ型）ＦＥＴの特性（ドレイン電流（ＩＤ）のゲート電位（ＶＧ）依存性）を計算した結果を以下に示す。ここで、図７に示すＦＥＴにおいてはＬ４＝ｔ＝ｘ１＝ｘ２＝３０ｎｍ、ｈ＝５０ｎｍとした。すなわち、図７に示すＦＥＴではチャネル長は３０ｎｍであり、チャネル幅は１３０ｎｍである。また図１０（Ｃ）に示すＦＥＴにおいてＬ５＝ｘ１＝ｘ２＝３０ｎｍ、酸化物半導体２０１ｃの厚さｄを３０ｎｍ、チャネル幅は１３０ｎｍとした。
【００６５】
また、図７に示すＦＥＴと図１０（Ｃ）に示すＦＥＴにおいて、ゲート絶縁膜１０２およびゲート絶縁膜２０２ｃの比誘電率は４．１、ゲート絶縁膜１０２およびゲート絶縁膜２０２ｃの厚さは５ｎｍ、ゲート１０３およびゲート２０３ｃの仕事関数は５．５電子ボルト、酸化物半導体１０１および酸化物半導体２０１ｃのバンドギャップを３．１５電子ボルト、酸化物半導体１０１および酸化物半導体２０１ｃの電子親和力を４．６電子ボルト、酸化物半導体１０１および酸化物半導体２０１ｃの比誘電率を１５、Ｎ型領域１０７、Ｎ型領域１０８、Ｎ型領域２０７およびＮ型領域２０８の抵抗率を０．３Ω・ｃｍ、ソース１０４およびソース２０４ｃおよびドレイン１０５およびドレイン２０５ｃの仕事関数を４．６電子ボルトとした。
【００６６】
計算はシノプシス社（Ｓｙｎｏｐｓｙｓ， Ｉｎｃ．）製デバイスシミュレータ、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。計算結果を図１３（Ａ）に示す。なお、ソースの電位は０Ｖ、ドレインの電位は＋１Ｖである。図１３（Ａ）において、構造Ａは図１０（Ｃ）に示すＦＥＴのものであり、構造Ｂは図７に示すＦＥＴのものである。
【００６７】
図から明らかなように、構造ＡのＦＥＴでは、特にオフ電流を十分に小さくできず、ゲートの電位を−３Ｖとしてもドレイン電流は１０−１４Ａ以上である。これに対し、構造Ｂではゲートの電位を−１Ｖとしたとき、ドレイン電流は１０−１８Ａ以下となり、十分にオフ電流を小さくできる。
【００６８】
同じ計算をＦＥＴのサイズを変えておこなった。図７に示すＦＥＴにおいてはＬ４＝ｘ１＝ｘ２＝３０ｎｍ、ｔ＝５ｎｍ、ｈ＝１５ｎｍとした。すなわち、図７に示すＦＥＴではチャネル長は３０ｎｍであり、チャネル幅は３５ｎｍである。また図１０（Ｃ）に示すＦＥＴにおいてＬ５＝ｘ１＝ｘ２＝３０ｎｍ、ｄ＝５ｎｍ、チャネル幅は３５ｎｍとした。その結果を図１３（Ｂ）に示す。なお、ソースの電位は０Ｖ、ドレインの電位は＋１Ｖである。
【００６９】
図１３（Ｂ）において、構造Ａは図１０（Ｃ）に示すＦＥＴのものであり、構造Ｂは図７に示すＦＥＴのものである。酸化物半導体２０１ｃの（チャネル長に対する）薄膜化によって、構造ＡのＦＥＴでもオフ電流が低下しつつあるが、それでも構造Ｂよりは大きく、例えば、ゲートの電位が０Ｖの場合、構造Ｂではドレイン電流が１０−２０Ａ以下であるのに対し、構造Ａではドレイン電流が１０−１８Ａ程度である。
【００７０】
チャネル長と酸化物半導体１０１あるいは酸化物半導体２０１ｃの厚さｔの比率（Ｌ／ｔ）は、図１３（Ａ）では１であるのに対し、図１３（Ｂ）では６である。構造ＡのＦＥＴが図１３（Ｂ）に示すようにそれなりに良好な特性を示したのは、酸化物半導体２０１ｃのチャネル長が変わらないまま、薄くなったことにより短チャネル効果が緩和されたためである。
【００７１】
構造ＢのＦＥＴにおいても、このような酸化物半導体１０１の相対的な薄膜化により短チャネル効果は緩和できる。加えて、プレーナ型ＦＥＴでは、十分な特性が得られないようなＬ／ｔが２以下の構造においても、構造ＢのＦＥＴでは十分な特性が得られることが特徴である。
【００７２】
（実施の形態５）
図８および図９を用いて本実施の形態のＦＥＴの作製方法を説明する。図８および図９は、ＦＥＴの各作製工程における３つの断面を表記したものであり、非特許文献１のＦｉｇ．１に相当する。なお、以下の説明では、公知の半導体作製技術あるいは特許文献１、特許文献２を参照できる。
【００７３】
まず、図８（Ａ）に示すように絶縁表面１００上に薄片状の酸化物半導体１０１を形成する。酸化物半導体の厚さｔは１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上５ｎｍ以下、高さｈは、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とするとよい。また、幅ｗは任意の値とできるが、集積度を高める上では、最小加工線幅Ｆの２倍乃至５倍とするとよい。なお、１つの酸化物半導体１０１に複数のＦＥＴを設ける場合はこの限りではない。
【００７４】
図８（Ａ）に示す酸化物半導体１０１は、薄片状の直方体であり、６つの面を有する。このうち、１つの面（底面）は絶縁表面１００に含まれる。また、１つの面は絶縁表面１００と全く接していない。以下、この面をα面と呼ぶ。さらに、他の４つの面は面の一部（１つの辺）が絶縁表面１００と接しているが、このうち、面積の大きな２つの面をβ面、他の２つの面をγ面と呼ぶ。
【００７５】
なお、図８（Ａ）では酸化物半導体１０１を完全な直方体として描いているが、その他の形状であってもよい。例えば、酸化物半導体１０１のいずれかの断面においてコーナーが特定の曲率半径を有する曲面であってもよい。その場合、α面とβ面、γ面間の境界は判然としないこともある。また、底面がα面よりも広くてもよいし、あるいは底面がα面より狭くてもよい。
【００７６】
酸化物半導体１０１を形成後、２５０℃乃至７５０℃で熱処理をおこなってもよい。この熱処理は、好ましくは、水蒸気濃度が極めて低い超乾燥空気（露点が−６０℃以下、好ましくは−８０℃以下）や、高純度の酸素ガス、高純度の窒素ガス（いずれも純度が６Ｎ以上（不純物濃度は１ｐｐｍ以下）、好ましくは７Ｎ以上（不純物濃度は０．１ｐｐｍ以下））雰囲気下、あるいは１Ｐａ以下の高真空環境下でおこなうことが好ましい。
【００７７】
このような雰囲気で熱処理をおこなうと、酸化物半導体１０１より水素が脱離する。水素は、特にバンドギャップが３電子ボルト以上で、電子親和力が４電子ボルト以上である酸化物半導体においてはドナーとなるので、その濃度を低くすることがＦＥＴのオフ電流を小さくする上で好ましい。
【００７８】
酸化物半導体１０１の材料によっては、上記の熱処理により、各面に対してｃ軸が垂直な結晶構造を呈することがある。
【００７９】
なお、酸化物半導体１０１を高真空のような還元的な雰囲気で熱処理すると、水素と同時に酸素の一部も失われる。酸化物半導体においては、酸素欠損もドナーとなるので、これを補うことが好ましく、そのためには、引き続いて、酸化性雰囲気で熱処理することが好ましい。
【００８０】
また、酸素欠損によるキャリア（この場合は電子）濃度の上昇を抑制するためには、酸化物半導体１０１に電子を吸収する性質のあるニッケルや銅を０．１原子％乃至５原子％含有させておいてもよい。
【００８１】
次に酸化物半導体１０１を覆ってゲート絶縁膜１０２を形成する。ゲート絶縁膜１０２の厚さおよび誘電率はトランジスタの特性を決定する上で重要な要素であり、０．５ｎｍ以上２０ｎｍ以下、好ましくは０．５ｎｍ以上１０ｎｍ以下とするとよい。実施の形態２で説明したように適切な長さのオフセット領域を設けた場合には、トンネル電流を抑制できるため、ゲート絶縁膜１０２の物理的な厚さを２ｎｍ以下とできる。
【００８２】
ゲート絶縁膜１０２には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化タンタル等の公知の材料を用いればよい。
【００８３】
その後、ゲート絶縁膜１０２を覆って、第１の導電性材料膜を形成する。第１の導電性材料膜のうち、ゲート絶縁膜１０２に接する部分には、仕事関数が５．２電子ボルト以上の材料（例えば、白金、オスミウム、パラジウム等の白金系貴金属や窒化インジウムあるいは酸窒化インジウム（Ｉｎ−Ｏ−Ｎ）、酸窒化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ−Ｎ）、酸窒化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ−Ｎ）、酸窒化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ）等）を用いるとよい。また、第１の導電性材料膜のその他の部分はアルミニウム、銅、チタン、タングステン等の導電性の高い金属材料を主成分とする材料で構成すればよい。
【００８４】
さらに、第１の導電性材料膜の上に第１の絶縁性材料膜を形成する。第１の縁性材料膜には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム等を用いればよい。
【００８５】
そして、図８（Ｂ）に示すように、第１の導電性材料膜および第１の絶縁性材料膜をエッチングして、ストライプ状で、酸化物半導体１０１のα面の一部およびβ面の一部を覆うゲート１０３およびゲート１０３上のバリア絶縁物１１１を形成する。
【００８６】
その後、イオン注入法等の手段により、ゲート１０３およびバリア絶縁物１１１をマスクとして、酸化物半導体１０１にリンを注入する。リンの代わりに窒素や硼素を注入してもよい。いずれの場合も酸化物半導体１０１はＮ型を呈する。必要に応じて、イオンを注入した後、２５０℃乃至７５０℃で熱処理してもよい。最適な熱処理の温度および雰囲気は注入する元素によって異なる。
【００８７】
酸化物半導体１０１の高さｈが１００ｎｍを超える場合には、酸化物半導体１０１にこれらのイオンを均質に注入できないことがあるため、酸化物半導体１０１の高さは１００ｎｍ以下とすることが好ましい。なお、実施の形態２で説明したオフセット領域を設ける場合には、このイオン注入工程を省略する。
【００８８】
その後、ゲート絶縁膜１０２およびゲート１０３、バリア絶縁物１１１を覆って、第２の絶縁性材料膜を形成する。第２の絶縁性材料膜は第１の絶縁性材料膜に用いる材料あるいはそれらと同様な材料から選べばよいが、第１の絶縁性材料膜とは、エッチングレートが異なることが好ましい。また、第２の絶縁性材料膜は、ゲート絶縁膜１０２とエッチング特性が似ていることが好ましい。
【００８９】
その後、異方性エッチング法により、図９（Ａ）に示すように、ゲート１０３およびバリア絶縁物１１１の側面に側壁絶縁物１０９および側壁絶縁物１１０を形成する。側壁の幅は５ｎｍ以上、好ましくは１０ｎｍ以上とするとよい。この際、ゲート絶縁膜１０２のうち側壁絶縁物１０９および側壁絶縁物１１０、ゲート１０３で覆われていない部分もエッチングし、酸化物半導体１０１を露出させる。
【００９０】
このとき、図９（Ａ）に示すように酸化物半導体１０１（Ｎ型領域１０７およびＮ型領域１０８）もその上部がエッチングされること（オーバーエッチング）がある。これは第２の絶縁性材料膜と酸化物半導体１０１のエッチングレート比を十分に大きくできないためである。
【００９１】
特に、第２の絶縁性材料膜を酸化シリコン、酸窒化シリコンとする場合には、ドライエッチングでのエッチングレートがインジウムを含む酸化物半導体あるいは亜鉛を含む酸化物半導体と大差ないので、どうしても酸化物半導体１０１がエッチングされてしまう。
【００９２】
このことは本実施の形態で扱うＦＥＴに限らず、図１０（Ｃ）に示すプレーナ型のＦＥＴにおいても、同様に問題となる。特に、図１０（Ｃ）に示すプレーナ型ＦＥＴでは、上述の通り、オフ電流を十分に低くするためには、酸化物半導体２０１ｃを極めて薄くすることが求められる。その場合には、エッチング条件の許容範囲が厳しくなり、許容範囲から外れると側壁絶縁物やゲート２０３ｃで覆われた部分以外のほとんどの部分の酸化物半導体２０１ｃが失われることもある。
【００９３】
一方、本実施の形態のＦＥＴでは、例えば、酸化物半導体１０１の高さを十分に大きくできるので、多少、酸化物半導体１０１がエッチングされたとしても、ＦＥＴの作製を失敗することはない。
【００９４】
一般に、一定の拡がりのある面内でのエッチングでは、エッチング速度が部分によって異なることがある。図１０（Ｃ）に示すプレーナ型ＦＥＴでは、その面内の全ての場所で、酸化物半導体２０１ｃのオーバーエッチングを酸化物半導体２０１ｃの厚さに対して十分に小さくすることは極めて難しく、歩留まりの低下の大きな要因となる。
【００９５】
本実施の形態のＦＥＴでは、酸化物半導体１０１のオーバーエッチングは酸化物半導体１０１の厚さｔではなく、高さｈに対して十分に小さくすればよく、高さｈは厚さｔの数倍あるいはそれ以上となるので、エッチング条件がより緩やかであり、歩留まりも高い。
【００９６】
次に、第２の導電性材料膜を形成し、これをエッチングして、図９（Ｂ）に示すように、ソース１０４、ドレイン１０５を形成する。ソース１０４、ドレイン１０５は露出した酸化物半導体１０１に接して形成される。図９（Ｂ）では、ソース１０４、ドレイン１０５は酸化物半導体１０１のα面、β面およびγ面に接するように形成されるが、必ずしもγ面に接する必要はない。
【００９７】
酸化物半導体１０１は大気に触れると水を吸収し劣化するため、ＦＥＴが外気と接触することを防止するためにバリア性のある適切な絶縁性材料（窒化珪素、酸化アルミニウム、窒化アルミニウム等）の膜を形成してもよい。なお、以上示したＦＥＴでは、酸化物半導体１０１のほとんどの部分がゲート１０３、ソース１０４およびドレイン１０５に覆われる構造となるため、プレーナ型ＦＥＴに比べると耐久性が高い。
【００９８】
（実施の形態６）
以上の実施の形態では、ＦＥＴを絶縁表面上に形成する例を示したが、一部が導電性である表面の上にＦＥＴを形成してもよい。その場合には、下層と電気的な接続が可能となる。図１１にそのようなＦＥＴとそれを利用した半導体回路（メモリセル）の例を示す。
【００９９】
図１１には、１つのトランジスタと１つのキャパシタよりなるランダム・アクセス・メモリ（ＲＡＭ）の構造の例を示したものである。同じ回路をシリコン半導体を用いたＦＥＴで構成した場合には、１Ｔ１Ｃ型ＤＲＡＭと呼ばれる。シリコン半導体を用いたＦＥＴでは、オフ電流が大きいため、数十ミリ秒ごとにデータを再書き込み（リフレッシュ）する必要があるためである。
【０１００】
しかしながら、上述のように、酸化物半導体を用いたＦＥＴでは、オフ電流がシリコン半導体を用いたＦＥＴより十分に小さくできるため、実質的にはリフレッシュが不要な場合がある。その場合、ＤＲＡＭと称することは差支えがあるため、以下では単にＲＡＭあるいは、他の構造のＲＡＭと区別する意味では、１Ｔ１Ｃ型ＲＡＭと称する。
【０１０１】
図１１に示すＲＡＭのメモリセルおよびその他の回路の構成を説明する。図１１に示す半導体回路は、シリコン半導体基板表面に形成された単結晶シリコン半導体を用いたトランジスタを有するドライバ回路部１１４、メモリセルのセルトランジスタ１１５、メモリセルのキャパシタ１１６、およびメモリセルとドライバ回路部の間に設けられたビット線１１３を有する。ビット線１１３は各種導電性材料を用いて構成すればよい。ビット線１１３はドライバ回路部１１４と電気的に接続される。
【０１０２】
メモリセルのセルトランジスタには、実施の形態２で示したオフセット領域を有するＦＥＴを使用する。その作製方法および詳細な構造は実施の形態５も参照できる。ここでは、図５（Ｂ）に示す断面図に相当する断面図を表示するが、他の面での断面図は実施の形態２を参照にすればよい。なお、実施の形態２に示すＦＥＴに限らず、その他の実施の形態で示したＦＥＴを使用してもよい。
【０１０３】
ＦＥＴは層間絶縁物１１２、およびビット線１１３と電気的に接続する導電性領域１１３ａ上に形成され、酸化物半導体１０１、ゲート絶縁膜１０２、ゲート１０３、ソース１０４、ドレイン１０５を有する。酸化物半導体１０１の一部、およびソース１０４の一部は導電性領域１１３ａと接する。導電性領域１１３ａの表面は平坦であることが好ましい。一方、ドレイン１０５は導電性領域１１３ａとは接しない。また、ドレイン１０５は、接続電極１１７を介して、キャパシタ１１６に接続される。
【０１０４】
キャパシタ１１６は下部電極１１８、キャパシタ絶縁膜１１９、上部電極１２０により構成される。なお、キャパシタの構成に関しては、これに限らず、公知の各種スタック型キャパシタの構造を適用できる。下部電極１１８、キャパシタ絶縁膜１１９、上部電極１２０の材料や厚さ、大きさ等に関しても、公知の各種スタック型キャパシタのものを適用できる。
【０１０５】
（実施の形態７）
本実施の形態では、実施の形態２のＦＥＴをいわゆるゲインセル型メモリに適用した例について説明する。なお、使用するＦＥＴは、実施の形態２のものに限らず、実施の形態１、実施の形態３乃至５のものを用いてもよい。
【０１０６】
ゲインセル型メモリとは、例えば、特許文献３に記載されているメモリで、典型的には、２つのトランジスタ（書き込みトランジスタと読み出しトランジスタ）と１つのキャパシタよりなる。その他に３つのトランジスタよりなるもの、１つのトランジスタと１つのダイオードと１つのキャパシタよりなるもの、等がある。
【０１０７】
２つのトランジスタと１つのキャパシタよりなるもののメモリセルの回路図は図１２（Ｂ）に示される。すなわち、書き込みトランジスタ１２７のゲートは書き込みワード線に、キャパシタ１２６の一方の電極は読み出しワード線に、書き込みトランジスタ１２７のソースと読み出しトランジスタ１２８のソースはビット線に、書き込みトランジスタ１２７のドレインとキャパシタ１２６の他方の電極は読み出しトランジスタ１２８のゲートに、そして、読み出しトランジスタ１２８のドレインは電源線に接続される。
【０１０８】
なお、ゲインセル型メモリにおいても、シリコン半導体を用いたＦＥＴで構成した場合には、頻繁なリフレッシュが必要であったため、通常はゲインセル型ＤＲＡＭと称されている。
【０１０９】
ゲインセル型メモリはキャパシタ１２６の容量をＤＲＡＭのキャパシタに比べて十分に小さくできるとして研究が進められた。ＤＲＡＭでは必要なキャパシタの容量がビット線の寄生容量の相対比で決定されるのに対し、ゲインセル型メモリでは、読み出しトランジスタ１２８のゲート容量との相対比で決定される。
【０１１０】
キャパシタ１２６の容量が小さくできれば、その充放電に要する時間、すなわち、スイッチング時間が短縮できる。ＤＲＡＭではキャパシタの充放電が律速となって、動作スピードの制約があるのに対し、ゲインセル型メモリではデザインルールの縮小と共に読み出しトランジスタ１２８のゲート容量とキャパシタ１２６の容量が同じ比率で小さくなるため、非常に高速で応答するメモリが作製できる。
【０１１１】
具体的には、デザインルールが１／１０になれば（ＦＥＴの寸法が縦・横・高さとの１／１０になれば）、キャパシタ１２６の容量は１／１０となり、ＦＥＴのオン抵抗も１／１０となるため、スイッチングに要する時間は１／１００となる。一方、ＤＲＡＭではＦＥＴのオン抵抗が１／１０となっても、キャパシタの容量は変わらないので、スイッチング時間は１／１０となるにとどまる。すなわち、ゲインセル型メモリではＤＲＡＭより１０倍の高速化が可能である。
【０１１２】
このように優れた特性が期待されるゲインセル型メモリであるが、ＦＥＴのオフ電流を十分に抑制できないために、実用に至っていない。一般にデザインルールが１／１０となってもＦＥＴのオフ電流が１／１０となることはなく、むしろ、他のさまざまな要因によって、リーク電流は増加することがある。
【０１１３】
例えば、オフ状態でＰＮ接合を用いて、ソースドレイン間を絶縁するＦＥＴであれば、微細化とともにＰＮ接合におけるバンド間トンネルによるリークが顕著となる。また、バンドギャップが小さな（１．５電子ボルト未満）の半導体では、熱励起キャリアの影響も無視できない。オフ電流を抑制できなければキャパシタの容量を減らすことは難しい。
【０１１４】
ゲインセル型メモリの書き込みトランジスタ１２７を公知のシリコン半導体を用いたＦＥＴで構成した場合にはトランジスタを２つ用いることの効果は消失する。例えば、キャパシタ１２６の容量が通常のＤＲＡＭのように１０ｆＦ程度であるとすると、シリコン半導体を用いたＦＥＴではオフ時のリーク電流は最低でも１０−１４Ａ程度であるため、１秒ほどでキャパシタ１２６に蓄積された電荷は消失する。そのため、通常のＤＲＡＭと同様に１秒間に十数回のリフレッシュ動作が必要となる。
【０１１５】
ＤＲＡＭより１つ余分にトランジスタを設けるのに同じ容量のキャパシタを使うのではコストに見合わないので、キャパシタの容量を低減する必要がある。ＤＲＡＭではビット線の寄生容量との相対比の関係からキャパシタの容量を小さくすると、読み出しでエラーが生じるが、ゲインセル型メモリでは、キャパシタの容量を１／１０にしても、データを読み出せる。
【０１１６】
しかしながら、シリコン半導体を用いたＦＥＴでは、比較的オフ電流が大きいため、キャパシタの容量が１／１０になると、リフレッシュの間隔も１／１０になる。その分、消費電力が増大する上、メモリへのアクセスも制約を受ける。同様にキャパシタの容量が１／１００になると、リフレッシュの間隔が１／１００となり、実用的ではない。従来は、書き込みトランジスタ１２７のリーク電流を十分に低減する手段がなかったため、このようなゲインセル型メモリが実用化されることはなかった。
【０１１７】
書き込みトランジスタ１２７を、酸化物半導体をチャネルに用いたＦＥＴで形成すると、そのオフ電流が極めて小さくなる。オフ電流が十分に小さくなると、ゲインセル型メモリは非常に有望なメモリセルとなる。すなわち、キャパシタ１２６の容量は、書き込みトランジスタ１２７や読み出しトランジスタ１２８のゲート容量と同程度まで小さくできるので、ＤＲＡＭのような特殊な形状（スタック型やトレンチ型）のキャパシタを設ける必要はなく、設計の自由度が拡がり、工程も簡単となる。そして、上述のように高速動作の可能なメモリとなる。
【０１１８】
例えば、オフ電流をシリコントランジスタの場合の１００万分の１（１０−２０Ａ程度）とすれば、仮にキャパシタがＤＲＡＭの千分の１であったとしても、リフレッシュの間隔はＤＲＡＭの千倍（すなわち、１分に１度）で済む。オフ電流がより小さく、例えば、１０−２４Ａ以下であれば、数日に一度のリフレッシュで済む。
【０１１９】
書き込みに際しては、上記のようにＤＲＡＭに比べて格段に小さな容量のキャパシタへの充電であるから、書き込みトランジスタ１２７の特性はそれほど優れたものでなくとも現在のＤＲＡＭと同程度あるいはそれ以上のものとなる。例えば、キャパシタ１２６の容量が、ＤＲＡＭのキャパシタの容量の千分の１であれば、書き込みトランジスタ１２７もオン電流（あるいは移動度）はＤＲＡＭのトランジスタの千分の１でよい。
【０１２０】
仮に書き込みトランジスタ１２７の移動度がシリコン半導体を用いたトランジスタの１／１００の移動度であっても、通常のＤＲＡＭの１０倍の速度で書き込みが実行できる。上述のように、高速性はデザインルールの縮小とともに顕著になる。
【０１２１】
なお、書き込みトランジスタ１２７のオフ電流が十分に小さくなり、リフレッシュが実質的に不要となると、不揮発性メモリとしての側面も強くなる。リフレッシュが不要であれば、ＲＡＭとしてだけではなく、ゲインセル型メモリをＮＡＮＤ構造を有するメモリに適用できる。ＮＡＮＤ構造により集積度を高めることも可能となる。
【０１２２】
本実施の形態のゲインセル型メモリの概要を図１２（Ａ）に示す。読み出しトランジスタ１２８はゲート１２１とソース１２３、ドレイン１２２を有する。ドレイン１２２は電源線として機能するか、電源線に接続され、好ましくはワード線方向に延在する。また、ソース１２３は書き込みトランジスタ１２７のソース１０４と接続する。
【０１２３】
書き込みトランジスタ１２７は実施の形態２で説明したＦＥＴを用いる。しかし、これに限らず、実施の形態１、実施の形態３乃至実施の形態５で説明したＦＥＴを用いてもよい。また、図１２（Ａ）に示す図面は、図５（Ｂ）に相当するものである。
【０１２４】
書き込みトランジスタ１２７は、層間絶縁物１１２上に、酸化物半導体１０１、ゲート絶縁膜１０２、ゲート１０３、ソース１０４、ドレイン１０５を有し、ドレイン１０５は読み出しトランジスタ１２８のゲート１２１と接する。なお、ゲート１０３は書き込みワード線あるいはその一部として機能する。読み出しトランジスタ１２８のゲート１２１は、書き込みトランジスタ１２７のドレイン１０５と電気的に接続し、書き込みトランジスタ１２７のゲート１０３とソース１０４とは電気的に接続しない構造とすることが好ましい。
【０１２５】
また、ソース１０４にはビット線を接続する。さらに、ドレイン１０５に重なるようにして、ゲート絶縁膜１０２を介して読み出しワード線１２４が設けられる。読み出しワード線１２４とドレイン１０５とゲート絶縁膜１０２でキャパシタ１２６が形成される。読み出しワード線１２４はゲート１０３と同様に、酸化物半導体１０１の側面をドレイン１０５上から覆う形状となる。
【０１２６】
このため、読み出しワード線１２４の幅をＬ６とすると、キャパシタ１２６の面積（読み出しワード線１２４とドレイン１０５の重なる部分の面積）は（２ｈ＋ｔ）×Ｌ６より大きくなる。一方、読み出しトランジスタ１２８のゲート１２１のゲート面積はＬ６×Ｌ６程度である。酸化物半導体の高さｈは回路の最小加工線幅に制約されることなく大きくできるので、結果として、キャパシタ１２６の容量を、読み出しトランジスタ１２８のゲート容量の２倍あるいはそれ以上とできる。このことは、データの読み出しをおこなう際にエラーが起こりにくくなることを意味する。
【０１２７】
図１２（Ａ）に示す構造のメモリセルを作製するには以下のようにおこなうとよい。まず、単結晶シリコン半導体を用いて、読み出しトランジスタ１２８のゲート１２１、ソース１２３、ドレイン１２２を作製し、その上に層間絶縁物１１２を形成する。そして、その表面を平坦化して、ゲート１２１を露出させる。
【０１２８】
その後、薄片状の酸化物半導体１０１を形成し、層間絶縁物１１２に読み出しトランジスタ１２８のソース１２３に達するコンタクトホールを形成する。そして、酸化物半導体１０１の一部を覆って、ソース１０４、ドレイン１０５を形成する。ドレイン１０５は読み出しトランジスタ１２８のゲート１２１と、ソース１０４は同じくソース１２３と接するようにする。
【０１２９】
そして、ゲート絶縁膜１０２を形成する。さらに、ゲート絶縁膜１０２を覆って、ゲート１０３、読み出しワード線１２４を形成する。その後、ソース１０４に達するコンタクトホールを設け、ビット線１２５を形成する。
【０１３０】
本実施の形態で説明したゲインセル型メモリは、ＤＲＡＭとは異なり、データの読み出しの際に信号の増幅過程やそのための回路が不要であることを利用して、各種半導体回路のレジスタ（一時的にデータを記憶するメモリ装置）として利用できる。
【０１３１】
通常の半導体回路中のレジスタは６つのトランジスタを用いたフリップフロップ回路で構成される。そのため、レジスタの占有面積が大きくなるが、本実施の形態で説明したゲインセル型メモリは２つのトランジスタと１つのキャパシタより形成され、加えて、２つのトランジスタは立体的に配置されるため、従来のレジスタよりも占有面積が小さくなる。
【０１３２】
また、フリップフロップ回路を用いたレジスタは電源が途絶するとデータを消失し、電源が復旧した後も元の状態を再現できないのに対し、本実施の形態で説明したゲインセル型メモリは一定の期間、データを保持できるので、電源が復旧した後、速やかに元の状態を再現できる。
【０１３３】
この特性を利用すれば、半導体回路として演算をしない時間がわずかでもあれば、即座に電源の供給を停止し、演算が必要となった場合に再び電源を供給することにより、消費電力を低減できる。例えば、画像処理および出力回路においては、１７ミリ秒に一度、画像データを処理し、送出するが、それに必要な時間は１ミリ秒以下であり、残りの１６ミリ秒以上の時間は回路の電源を切っておいてもよい。このようにすることで、回路の消費電力を低減できる。
【０１３４】
より大規模な半導体回路であるＣＰＵでは複数の回路がそれぞれ演算をおこなうが、常時、全ての回路が演算をおこなっているわけではなく、待機しているだけの回路も多い。そういう回路には電源を供給しないことにより消費電力を大幅に低減できる。そういった回路のレジスタは本実施の形態で説明したゲインセル型メモリを用いて構成することにより、瞬時に回路への電源の供給および遮断を実行できる。
【０１３５】
（実施の形態８）
以下では、実施の形態６あるいは実施の形態７で説明したメモリの利用例について図１４を参照して説明する。図１４は、マイクロプロセッサの構成例を示すブロック図である。図１４に示すマイクロプロセッサは、ＣＰＵ３０１、メインメモリ３０２、クロックコントローラ３０３、キャッシュコントローラ３０４、シリアルインターフェース３０５、Ｉ／Ｏポート３０６、端子３０７、インターフェース３０８、キャッシュメモリ３０９等が形成されている。勿論、図１４に示すマイクロプロセッサは、その構成を簡略化して示した一例にすぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。
【０１３６】
ＣＰＵ３０１をより高速に動作させるには、それに見合う程度の高速なメモリを必要とする。しかし、ＣＰＵ３０１の動作スピードにあったアクセスタイムをもつ高速の大容量メモリを使用した場合、一般的にコストが高くなってしまう。そこで大容量のメインメモリ３０２の他に、メインメモリ３０２よりも小容量であるが高速のメモリであるＳＲＡＭなどのキャッシュメモリ３０９を、ＣＰＵ３０１とメインメモリ３０２の間に介在させる。ＣＰＵ３０１がキャッシュメモリ３０９にアクセスすることにより、メインメモリ３０２のスピードによらず、高速で動作することが可能となる。
【０１３７】
図１４に示すマイクロプロセッサでは、メインメモリ３０２に上述したメモリを用いることができる。上記構成により、集積度の高いマイクロプロセッサ、信頼性の高いマイクロプロセッサを実現することができる。
【０１３８】
なお、メインメモリ３０２には、ＣＰＵ３０１で実行されるプログラムが格納されている。そして例えば実行初期において、メインメモリ３０２に格納されているプログラムは、キャッシュメモリ３０９にダウンロードされる。ダウンロードされるプログラムは、メインメモリ３０２に格納されているものに限定されず、他の外付のメモリからダウンロードすることもできる。キャッシュメモリ３０９は、ＣＰＵ３０１で実行されるプログラムを格納するだけでなく、ワーク領域としても機能し、ＣＰＵ３０１の計算結果等を一時的に格納する。
【０１３９】
なお、ＣＰＵは単数に限られず、複数設けていても良い。ＣＰＵを複数設け、並列処理を行なうことで、動作速度の向上を図ることができる。その場合、ＣＰＵ間の処理速度がまちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各ＣＰＵの処理速度のバランスを、マスターとなるＣＰＵでとるようにしても良い。
【０１４０】
なお、ここではマイクロプロセッサを例示したが、上述したメモリは、マイクロプロセッサのメインメモリにその用途が限られるわけではない。例えば表示装置の駆動回路に用いられるビデオＲＡＭや、画像処理回路に必要となる大容量メモリとしての用途も好ましい。その他、様々なシステムＬＳＩにおいても、大容量もしくは小型用途のメモリとして用いることができる。
【０１４１】
（実施の形態９）
本実施の形態では、実施の形態６あるいは実施の形態７で説明したメモリを有する半導体装置の例について説明する。当該半導体装置は、本発明の一態様に係るメモリを用いることで、小型化を実現することが可能である。特に、携帯用の半導体装置の場合、本発明の一態様に係るメモリを用いることで小型化が実現されれば、使用者の使い勝手が向上するというメリットが得られる。
【０１４２】
本発明の一態様に係るメモリは、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。
【０１４３】
その他に、本発明の一態様に係るメモリを用いることができる半導体装置として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら半導体装置の具体例を図１５に示す。
【０１４４】
図１５（Ａ）は携帯型ゲーム機であり、筐体４０１、筐体４０２、表示部４０３、表示部４０４、マイクロホン４０５、スピーカー４０６、操作キー４０７、スタイラス４０８等を有する。本発明の一態様に係るメモリは、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係るメモリを用いることで、コンパクトな携帯型ゲーム機を提供することができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部４０３と表示部４０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１４５】
図１５（Ｂ）は携帯電話であり、筐体４１１、表示部４１２、音声入力部４１３、音声出力部４１４、操作キー４１５、受光部４１６等を有する。受光部４１６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係るメモリは、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係るメモリを用いることで、コンパクトな携帯電話を提供することができる。
【０１４６】
図１５（Ｃ）は携帯情報端末であり、筐体４２１、表示部４２２、操作キー４２３等を有する。図１５（Ｃ）に示す携帯情報端末は、モデムが筐体４２１に内蔵されていても良い。本発明の一態様に係るメモリは、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係るメモリを用いることで、コンパクトな携帯情報端末を提供することができる。
【符号の説明】
【０１４７】
１００ 絶縁表面
１０１ 酸化物半導体
１０２ ゲート絶縁膜
１０３ ゲート
１０４ ソース
１０５ ドレイン
１０６ 空乏化領域
１０７ Ｎ型領域
１０８ Ｎ型領域
１０９ 側壁絶縁物
１１０ 側壁絶縁物
１１１ バリア絶縁物
１１２ 層間絶縁物
１１３ ビット線
１１３ａ 導電性領域
１１４ ドライバ回路部
１１５ セルトランジスタ
１１６ キャパシタ
１１７ 接続電極
１１８ 下部電極
１１９ キャパシタ絶縁膜
１２０ 上部電極
１２１ ゲート
１２２ ドレイン
１２３ ソース
１２４ 読み出しワード線
１２５ ビット線
１２６ キャパシタ
１２７ 書き込みトランジスタ
１２８ 読み出しトランジスタ
２０１ａ 酸化物半導体
２０１ｂ 酸化物半導体
２０１ｃ 酸化物半導体
２０２ａ ゲート絶縁膜
２０２ｂ ゲート絶縁膜
２０２ｃ ゲート絶縁膜
２０３ａ ゲート
２０３ｂ ゲート
２０３ｃ ゲート
２０４ａ ソース
２０４ｂ ソース
２０４ｃ ソース
２０５ａ ドレイン
２０５ｂ ドレイン
２０５ｃ ドレイン
２０６ａ 空乏化領域
２０６ｂ 空乏化領域
２０７ Ｎ型領域
２０８ Ｎ型領域
３０１ ＣＰＵ
３０２ メインメモリ
３０３ クロックコントローラ
３０４ キャッシュコントローラ
３０５ シリアルインターフェース
３０６ Ｉ／Ｏポート
３０７ 端子
３０８ インターフェース
３０９ キャッシュメモリ
４０１ 筐体
４０２ 筐体
４０３ 表示部
４０４ 表示部
４０５ マイクロホン
４０６ スピーカー
４０７ 操作キー
４０８ スタイラス
４１１ 筐体
４１２ 表示部
４１３ 音声入力部
４１４ 音声出力部
４１５ 操作キー
４１６ 受光部
４２１ 筐体
４２２ 表示部
４２３ 操作キー
【技術分野】
【０００１】
本発明は、電界効果トランジスタおよびそれを用いた半導体装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路等に用いられる電界効果トランジスタ（以下、ＦＥＴ）はシリコン等の半導体によって形成されてきた（例えば、非特許文献１参照）。近年、バンドギャップが２．５電子ボルト以上の酸化物半導体を用いた電界効果トランジスタが報告されている。特に、半導体層中のドナー濃度を極めて低くすることにより、そのオフ電流を通常の方法では測定できないレベルにまで低下できることが明らかとなった（例えば、特許文献１参照）。
【０００３】
例えば、シリコンを用いたＦＥＴでは、チャネル幅１μｍあたりのオフ電流は通常、１×１０−１５Ａ／μｍ以上であるのに対し、インジウム−ガリウム−亜鉛系酸化物（Ｉｎ−Ｇａ−Ｚｎ系酸化物）半導体を用いたＦＥＴでは１×１０−１８Ａ／μｍ以下とすることができる。これはバンドギャップが大きいために真性半導体では熱励起キャリアが極めて低濃度となるためであり、バンドギャップが３電子ボルト以上であると、理論的なオフ電流の下限は１×１０−３１Ａ／μｍ以下となる。
【０００４】
このようなオフ電流が極めて低いＦＥＴを、１つのＦＥＴと１つのキャパシタにより構成されるダイナミック・ランダム・アクセス・メモリ（１Ｔ１Ｃ型ＤＲＡＭ）に用いれば、リフレッシュの間隔を十分に長くすることができる。理想的にはリフレッシュを半永久的におこなわなくても、データを保持できる（特許文献２参照）。
【０００５】
また、２つのトランジスタと１つのキャパシタとにより構成されるゲインセル型メモリ（特許文献３参照）に用いれば、半永久的に不揮発なメモリとできる。なお、これまで提案されてきたゲインセル型メモリは大容量のキャパシタが不要であるため、１Ｔ１Ｃ型ＤＲＡＭの欠点を補うものとして考えられてきたが、多くの場合、オフ電流を十分に小さくすることができないため、実用化されることはなかった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開第２０１１／０１４８４５５号明細書
【特許文献２】米国特許公開第２０１１／０１５６０２７号明細書
【特許文献３】米国特許第７４６８９０１号明細書
【非特許文献】
【０００７】
【非特許文献１】Ｈｉｓａｍｏｔｏ ｅｔ ａｌ． ”Ａ Ｆｏｌｄｅｄ−ｃｈａｎｎｅｌ ＭＯＳＦＥＴ ｆｏｒ Ｄｅｅｐ−ｓｕｂ−ｔｅｎｔｈ Ｍｉｃｒｏｎ Ｅｒａ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．１０３２―１０３４， １９９８．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、本発明者の研究の結果、このような極めて低いオフ電流は、チャネル長が十分に長い場合にこそ達成できるが、チャネル長が１００ｎｍ以下となると、短チャネル効果により実現が困難であることがわかった。
【０００９】
その理由を図１０を用いて説明する。図１０（Ａ）はチャネル長が十分に長い場合である。膜状の酸化物半導体２０１ａには、オーミック接触するソース２０４ａ、ドレイン２０５ａより電子（キャリア）が注入される。しかしながら、ゲート２０３ａの仕事関数を５．２電子ボルト以上とすることにより、それらの電子を酸化物半導体２０１ａより排除して、広い領域にわたって電子の無い空乏化領域２０６ａを形成することができる。
【００１０】
空乏化領域２０６ａが存在することにより、ソース２０４ａとドレイン２０５ａ間の電流を阻止でき、その結果、極めて低いオフ電流を実現できる。このような電子を排除する作用は、ゲート絶縁膜２０２ａが薄く、誘電率が高いほど、また、ゲート２０３ａの仕事関数が大きいほど効果的である。
【００１１】
図１０（Ｂ）は、酸化物半導体の厚さを変えずに、チャネル長のみを短くした場合である。この場合には、特に酸化物半導体２０１ｂの下の部分（ゲート絶縁膜２０２ｂの反対側）において、ゲートの作用が及ばず、電子の濃度を十分に小さくできない。すなわち、酸化物半導体２０１ｂのうち、ゲート２０３ｂ側には空乏化領域２０６ｂが形成されるが、酸化物半導体２０１ｂの下の部分にまでおよばない。その結果、ソース２０４ｂとドレイン２０５ｂ間の電流を十分に阻止できないのである。
【００１２】
このような問題は、酸化物半導体２０１ｂを可能な限り薄くする方法によって解決できることがある。しかしながら、厚さが１ｎｍ未満であると酸化物半導体２０１ｂの半導体特性に問題が生じることがある。特に、酸化物半導体２０１ｂが何らかの結晶構造を有する場合には、必要な結晶性が得られないこともある。
【００１３】
シリコンを用いたＦＥＴでも、チャネル長が短くなることによるオフ電流の上昇やサブスレショールド特性の悪化は短チャネル効果として知られているが、酸化物半導体ではより顕著となる。それは、シリコンを用いたＦＥＴでは、ソースとチャネル形成領域、あるいはドレインとチャネル形成領域の間をＰＮ接合によって分離することができるが、酸化物半導体ではチャネルをソースもしくはドレインから分離するためにＰＮ接合を形成することが困難なためである。
【００１４】
一般に、シリコンを用いたＦＥＴでは、例えば、ソースとドレインを高濃度なＮ型とする場合、チャネル形成領域も適当な濃度のＰ型とする。このようにして形成されるＰＮ接合によって、ソースやドレインからチャネルに電子が注入されることを防止できる。チャネル形成領域のＰ型不純物の濃度が高ければ、電子の注入を防止する作用が強くなる。このため、シリコンを用いたＦＥＴでは、チャネル長が短くなればチャネル形成領域の不純物濃度を高くして短チャネル効果を抑制できる。
【００１５】
これに対し、多くの場合、酸化物半導体では、シリコンのようにドーピングによって半導体の型（導電型）を制御することは困難で、例えば、酸化インジウム等のインジウムを含む酸化物、あるいは酸化亜鉛のように亜鉛を含む酸化物では、Ｎ型半導体は作製できるが、Ｐ型半導体は作製できない。したがって、シリコンを用いたＦＥＴのようにチャネル形成領域を高濃度なＰ型とするような手法は採用できない。
【００１６】
微細化を進めるにあたっては、チャネル長を短くすることは必須であり、短チャネルでも十分に低いオフ電流が得られることが望まれる。本発明の一態様は上記のような短チャネル化に伴うオフ電流の上昇を回避することのできるＦＥＴを提供することを課題の一とする。また、本発明の一態様は、十分に微細化されたＦＥＴを提供することを課題とする。また、本発明の一態様はＦＥＴを有する半導体装置を提供することを課題とする。また、本発明の一態様は、ＦＥＴあるいは半導体装置の製造方法を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００１７】
本発明の一態様は、厚さが１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上５ｎｍ以下で、高さが最小加工線幅（Ｆｅａｔｕｒｅ Ｓｉｚｅ）の１倍以上で、絶縁表面に略垂直に形成された薄片状の酸化物半導体と、酸化物半導体を覆って形成されたゲート絶縁膜と、ゲート絶縁膜を覆って形成されたストライプ状の幅１０ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下のゲートを有するＦＥＴである。なお、本明細書において「略垂直」とは、対象となる面に対して、７０°以上１１０°以下の角度を有する場合をいう。
【００１８】
また、本発明の一態様は、厚さが１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上５ｎｍ以下で、高さが最小加工線幅の１倍以上で、絶縁表面に略垂直に形成された薄片状の酸化物半導体と、酸化物半導体の少なくとも３つの面に接するソースおよびドレインと、酸化物半導体を覆って形成されたゲート絶縁膜とを有するＦＥＴである。ここで、ソースとドレインの間隔は１０ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下のＦＥＴとするとよい。
【００１９】
上記において、酸化物半導体は、酸化インジウム、酸化亜鉛、酸化錫を用いることができる。また、二元系金属酸化物である、例えば、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、あるいはＩｎ−Ｇａ系酸化物などを用いることもできる。ここで、例えば、Ｉｎ−Ｇａ系酸化物とは、インジウム（Ｉｎ）とガリウム（Ｇａ）をそれぞれ５原子％以上含む酸化物という意味であり、その他の元素が含まれていてもよい。
【００２０】
例えば、Ｉｎ−Ｚｎ系酸化物を用いる場合、インジウム（Ｉｎ）と亜鉛（Ｚｎ）をＩｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５の比率で含む酸化物ターゲットを用いて酸化物半導体を形成することができる。なお、Ｉｎ−Ｚｎ系酸化物の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝ｘ：ｙ：ｚのとき、ｚ＞１．５ｘ＋ｙとするとよい。なお、インジウムの比率を高くすることにより、ＦＥＴの移動度を向上させることができる。
【００２１】
同様に、酸化物半導体として、三元系金属酸化物である、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、あるいはＳｎ−Ａｌ−Ｚｎ系酸化物などを用いることができる。また、四元系金属酸化物である、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物を用いてもよい。
【００２２】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）をそれぞれ３．３原子％以上含む酸化物という意味であり、その他の元素が含まれていてもよい。また、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物では、インジウム（Ｉｎ）と錫（Ｓｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）をそれぞれ、２．５原子％以上含む酸化物という意味であり、その他の元素が含まれていてもよい。
【００２３】
また、上記において酸化物半導体は結晶性を有する領域を有してもよい。また、その領域の結晶は、ｃ軸が酸化物半導体面に略垂直であるとよい。特にＦＥＴのチャネルが形成される領域（表面上にゲートが設けられる領域あるいはゲートが覆う領域）は、結晶性を有することが好ましい。
【００２４】
このような結晶は、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有してもよい。このように表面に対し、ｃ軸が略垂直である結晶を有する酸化物半導体をＣ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＡＡＣ−ＯＳ）という。
【００２５】
また、上記において酸化物半導体の一部は、窒素、硼素あるいはリンを有する領域を有してもよく、特に、それらの領域は、イオン注入法等の手段によりゲートをマスクとして自己整合的に形成されてもよい。また、酸化物半導体の全部あるいは一部にはニッケルもしくは銅のような電子を吸収する作用を有する金属元素あるいは過酸化物を形成する作用を有する金属元素を０．１原子％乃至５原子％有してもよい。
【００２６】
また、上記において、ゲート絶縁膜は酸化シリコン、酸化タンタル、酸化ハフニウム、酸化アルミニウム、酸化イットリウム、酸化ランタン、珪酸ハフニウム、酸窒化シリコン、窒化シリコンから選ばれた１つ以上の材料を含んでもよい。
【００２７】
また、上記において、ゲート絶縁膜は、構成する酸素以外の元素のうちの５０原子％以上がシリコン、タンタル、ハフニウム、アルミニウム、イットリウム、ランタンから選ばれた１つ以上の元素である酸化物よりなってもよい。
【００２８】
なお、本明細書で金属元素とは、希ガス元素、水素、ホウ素、炭素、窒素、１６族元素（酸素等）、１７族元素（フッ素等）、シリコン、燐、ゲルマニウム、砒素、アンチモン以外の全ての元素のことである。また、酸化物とは、金属元素以外の元素に占める酸素の比率が５０原子％以上の化合物のことである。
【００２９】
本発明の他の一態様は、上記のＦＥＴを１つ以上用いたメモリである。メモリとしては１Ｔ１Ｃ型ＲＡＭおよびゲインセル型メモリを挙げることができる。また、本発明の他の一態様は、上記のＦＥＴを用いて形成されたレジスタを有する中央演算処理回路（ＣＰＵ）、あるいはその他の半導体集積回路（ＬＳＩ）等の半導体回路である。
【発明の効果】
【００３０】
上記の構成では、薄片状の酸化物半導体の三方の面をゲートが覆うこととなる。このため、ソース、ドレインから酸化物半導体に注入される電子を効率的に排除し、ソースとドレインの間の部分のほとんどを空乏化領域とでき、オフ電流を低減できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一態様のＦＥＴの例を説明する図である。
【図２】本発明の一態様のＦＥＴの例を説明する図である。
【図３】本発明の一態様のＦＥＴの例を説明する図である。
【図４】本発明の一態様のＦＥＴの例を説明する図である。
【図５】本発明の一態様のＦＥＴの例を説明する図である。
【図６】本発明の一態様のＦＥＴの例を説明する図である。
【図７】本発明の一態様のＦＥＴの例を説明する図である。
【図８】本発明の一態様のＦＥＴの作製方法の例を説明する図である。
【図９】本発明の一態様のＦＥＴの作製方法の例を説明する図である。
【図１０】従来の一態様のＦＥＴの例を説明する図である。
【図１１】本発明の一態様を説明する図である。
【図１２】本発明の一態様を説明する図である。
【図１３】本発明の一態様のＦＥＴと従来のＦＥＴの特性の比較を説明する図である。
【図１４】本発明の一態様の応用例を説明する図である。
【図１５】本発明の一態様の応用例を説明する図である。
【発明を実施するための形態】
【００３２】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
（実施の形態１）
図１乃至図４に本実施の形態のＦＥＴの形状の概念図を示す。図１はＦＥＴの斜視図であり、図２は面Ｘでの断面図、図３は面Ｙでの断面図、図４は面Ｚでの断面図である。図１乃至図４に示すＦＥＴは絶縁表面１００に接して、厚さｔが１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上５ｎｍ以下、高さｈが、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下の薄片状の酸化物半導体１０１を有する。
【００３４】
酸化物半導体１０１は結晶構造を有することが好ましく、上述のＣＡＡＣ−ＯＳであることが好ましい。この場合、酸化物半導体１０１は、底面以外に少なくとも複数の面を有するが、それぞれの面に垂直になるように複数の結晶が配置することが好ましい。このような結晶状態を得るには、薄片状の非晶質の酸化物半導体を形成した後、適切な温度および雰囲気で加熱処理するとよい。
【００３５】
また、酸化物半導体１０１の一部には、ソース１０４、ドレイン１０５が接して設けられる。ソース１０４、ドレイン１０５には、アルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、タングステンなどの金属材料、あるいはこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用いることができる。またはそれらの金属窒化物を用いてもよい。
【００３６】
そして、酸化物半導体１０１、ソース１０４、ドレイン１０５を覆い、酸化物半導体１０１と接して設けられるゲート絶縁膜１０２を有する。ゲート絶縁膜１０２は単層あるいは２層以上の積層構造を有し、酸化シリコン、酸化タンタル、酸化ハフニウム、酸化アルミニウム、酸化イットリウム、酸化ランタン、珪酸ハフニウム、酸窒化シリコン、窒化シリコンから選ばれた材料を用いて形成すればよい。
【００３７】
ゲート１０３は、ゲート絶縁膜１０２を覆って形成され、ゲート絶縁膜１０２に接してもよいし、接しなくてもよい。また、ゲート１０３はストライプ状であり、本実施の形態のＦＥＴではソース１０４、ドレイン１０５の一部と重なるように形成する。このＦＥＴのチャネル長はソース１０４とドレイン１０５の間の間隔Ｌ１で定義できる（図２および図３参照）。
【００３８】
また、チャネル幅は酸化物半導体１０１の３つの面の長さの和（ほぼ、２ｈ＋ｔ）で定義できる（図４参照）。ｈは回路の最小加工線幅とは無関係に大きくできるので、チャネル幅はチャネル長に比べて十分に大きくできる。そのため、ＦＥＴのオン電流が大きくなる。
【００３９】
ゲート１０３は単層あるいは２層以上の積層構造を有し、白金、パラジウム、オスミウム、等の白金系貴金属あるいはタングステン、モリブデン、チタンから選ばれた金属、あるいはそれらの窒化物、インジウムを有する金属窒化物あるいは金属酸窒化物、亜鉛を有する金属窒化物あるいは金属酸窒化物、ｐ型シリコン等を用いればよい。特に、その仕事関数が５．２電子ボルト以上の材料をゲート絶縁膜１０２に面して形成することが好ましい。例えば、窒化インジウムは仕事関数が５．６電子ボルトであるので好適である。
【００４０】
このような仕事関数の大きな材料は抵抗率が高いものが多いが、そのような場合には、仕事関数の大きな材料をゲート絶縁膜１０２に面して形成し、その上により導電性の良好な材料（導電体）を適切な厚さで形成すればよい。より導電性の良好な材料に対しては仕事関数に関する制約はない。
【００４１】
図４に示すように、酸化物半導体１０１はゲート１０３により三方の面をゲートにより囲まれている。このため、ソース、ドレインから酸化物半導体１０１に注入される電子を効率的に排除し、ソースとドレインの間に空乏化領域１０６を形成でき、オフ電流を低減できる。また、ＦＥＴの占有する面積に関らず、ＦＥＴのチャネル幅を大きくできるので、集積度を高く保ったまま、高速な半導体回路を構成できる。
【００４２】
（実施の形態２）
図５に本実施の形態のＦＥＴを示す。図５（Ａ）は図２に相当するＸ面での断面図であり、図５（Ｂ）は図３に相当するＹ面での断面図である。なお、本実施の形態のＦＥＴの図４に相当するＺ面での断面図は図４と同じである。
【００４３】
本実施の形態のＦＥＴは絶縁表面１００に接する酸化物半導体１０１を有する。また、酸化物半導体１０１の一部には、ソース１０４、ドレイン１０５が接して設けられる。そして、酸化物半導体１０１、ソース１０４、ドレイン１０５を覆い、酸化物半導体１０１と接して設けられるゲート絶縁膜１０２を有する。さらに、ゲート絶縁膜１０２を覆ってゲート１０３が形成される。本実施の形態では、ゲート１０３がソース１０４およびドレイン１０５と重ならないように形成する点で実施の形態１に示すＦＥＴと異なる。
【００４４】
図５に示すＦＥＴでは、ゲート１０３がソース１０４ともドレイン１０５とも重ならない構造としたが、いずれか一方のみが重なる構造であってもよい。図５に示すＦＥＴでも、チャネル長はソース１０４とドレイン１０５の間隔Ｌ２で定義されるが、チャネル長には、ソース１０４とゲート１０３あるいはドレイン１０５とゲート１０３が重なっていない部分（オフセット領域）も含まれる。図５（Ｂ）に示すオフセット領域の幅ｘはゲート１０３とソース１０４およびゲート１０３とドレイン１０５の間のリーク電流を防止する上では１０ｎｍ以上であることが好ましい。
【００４５】
一般にソースとドレインの間にオフセット領域が設けられると、オン電流が低下するが、本実施の形態のＦＥＴは、実施の形態１のＦＥＴと同様に、チャネル幅Ｗが回路の最小加工線幅とは無関係に大きくでき、オン電流が十分大きいので、オフセット領域による減少分を相殺できる。
【００４６】
また、特に、オフセット領域の幅ｘが１０ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下であれば、オン電流の減少は十分に小さい。さらに、上記の大きさのオフセット領域を設けることで、空乏化領域１０６を広げることができ、より短チャネル効果を抑制できる。さらには、ゲート１０３とソース１０４あるいはドレイン１０５との寄生容量を削減できる。
【００４７】
なお、ゲート絶縁膜が薄い場合においても、上記の構造のＦＥＴではゲート１０３とソース１０４あるいはゲート１０３とドレイン１０５間のオフ状態でのリーク電流を削減できる。この場合のリーク電流は主としてトンネル効果によるものであるので、以下ではトンネル電流という。図５に示すように、空乏化領域１０６がゲート１０３とソース１０４あるいはゲート１０３とドレイン１０５の中間ぐらいまで広がっている。
【００４８】
このような状況では、例えば、ソース１０４とゲート１０３の間のトンネル電流は空乏化領域１０６とゲート絶縁膜１０２という２つの障壁を越える必要がある。ソース１０４から見た空乏化領域１０６の障壁高さは、酸化物半導体１０１のバンドギャップの半分あるいはそれ以上であり、例えば、酸化物半導体のバンドギャップが３．２電子ボルトであれば、１．６電子ボルトである。
【００４９】
これは、典型的な絶縁物である酸化シリコンの障壁高さ（４電子ボルト程度あるいはそれ以下）と比較すると小さいが、トンネル電流を削減するには、障壁が長いことは障壁が高いことと同じくらいあるいはそれ以上に有効であるため、空乏化領域１０６が十分に広がって、障壁が長い場合にはトンネル電流は十分に低減できる。
【００５０】
例えば、実施の形態１のＦＥＴではオフセット領域が設けられていないので、ソース１０４とゲート１０３の間のトンネル電流はゲート絶縁膜１０２の厚さによって決定される。したがって、トンネル電流をソースとドレイン間に流れる電流と同等あるいはより小さくするには、ゲート絶縁膜１０２の物理的な厚さを５ｎｍ以上とすることが求められる。ゲート絶縁膜１０２の厚さが５ｎｍ未満では、トンネル電流の寄与が大きくなり、トンネル電流を含めたオフ電流を低減できなくなる。
【００５１】
特に、実施の形態１のＦＥＴではソース１０４とゲート１０３の重なっている面積が大きいため、現実的にはゲート絶縁膜１０２の物理的な厚さを１０ｎｍ以上とすることが求められる。このように、ゲート絶縁膜１０２が厚くなるとＦＥＴのオン電流（すなわち、スイッチング速度）が低下する。
【００５２】
一方、本実施の形態のＦＥＴでは、（１）図５（Ｂ）に示すように、空乏化領域１０６の端からゲート１０３の端部までの距離ｙとゲート絶縁膜１０２の厚さの和が５ｎｍ以上であること、あるいは、（２）空乏化領域１０６の端からゲート１０３までの距離が５ｎｍ以上であることという、いずれかの条件を満たせばよい。
【００５３】
例えば、距離ｙが５ｎｍであれば、ゲート絶縁膜１０２の厚さは０であっても、オフ状態でのソース１０４とゲート１０３の間のトンネル電流を十分に阻止できる。もっとも、オン状態ではゲート絶縁膜１０２の厚さが有限でないと、ＦＥＴの正常な動作ができないため、現実的には、ゲート絶縁膜１０２の厚さは０．５ｎｍ以上５ｎｍ未満、好ましくは０．５ｎｍ以上２ｎｍ以下とすればよい。
【００５４】
ゲート絶縁膜１０２の厚さはオン状態でのリーク電流の大きさを勘案して決定すればよい。消費電力を抑制する上では、ゲート絶縁膜１０２を厚くすることが望まれ、また、高速動作が必要な場合は、ゲート絶縁膜を薄くすることが望まれる。例えば、メモリのように、オン状態の期間がオフ状態の期間の１万分の１以下の用途であれば、ゲート絶縁膜を薄くしても消費電力が格段に増加することはない。
【００５５】
（実施の形態３）
図６に本実施の形態のＦＥＴを示す。図６（Ａ）は図２に相当するＸ面での断面図であり、図６（Ｂ）は図３に相当するＹ面での断面図である。なお、本実施の形態のＦＥＴの図４に相当するＺ面での断面図は図４と同じである。本実施の形態のＦＥＴは絶縁表面１００に接する酸化物半導体１０１を有する。
【００５６】
また、酸化物半導体１０１の一部には、ソース１０４、ドレイン１０５が接して設けられる。そして、酸化物半導体１０１、ソース１０４、ドレイン１０５を覆い、酸化物半導体１０１と接して設けられるゲート絶縁膜１０２を有する。さらに、ゲート絶縁膜１０２を覆ってゲート１０３が形成される。また、ゲート１０３がソース１０４およびドレイン１０５と重ならないように形成する点で実施の形態２に示すＦＥＴと同じである。
【００５７】
本実施の形態のＦＥＴは、酸化物半導体１０１中に、Ｎ型領域１０７およびＮ型領域１０８を有する点で、実施の形態２のＦＥＴと異なる。Ｎ型領域１０７およびＮ型領域１０８はゲート１０３、ソース１０４、ドレイン１０５をマスクとして、窒素、硼素、リン等をイオン注入法等の手段で酸化物半導体１０１に導入すればよい。また、Ｎ型領域１０７およびＮ型領域１０８中の窒素、硼素あるいはリンの濃度は１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下、好ましくは１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下とするとよい。
【００５８】
図６に示すＦＥＴでは、２つのＮ型領域を有する構造としたが、いずれか一方のみを有する構造であってもよい。図６に示すＦＥＴでは、チャネル長は、実質的にはゲートの幅Ｌ３で定義できる。本実施の形態のＦＥＴは実施の形態２のＦＥＴよりもオン電流を大きくでき、また、実施の形態１のＦＥＴよりもゲート１０３とソース１０４あるいはドレイン１０５との寄生容量を削減できる。
【００５９】
（実施の形態４）
図７に本実施の形態のＦＥＴを示す。図７（Ａ）は図２に相当するＸ面での断面図であり、図７（Ｂ）は図３に相当するＹ面での断面図である。なお、本実施の形態のＦＥＴの図４に相当するＺ面での断面図は図４と同じである。本実施の形態のＦＥＴは絶縁表面１００に接する酸化物半導体１０１を有する。
【００６０】
また、酸化物半導体１０１の一部には、ソース１０４、ドレイン１０５が接して設けられる。また、酸化物半導体１０１の一部を覆うゲート絶縁膜１０２を有する。ゲート絶縁膜１０２の端部はソース１０４あるいはドレイン１０５と接してもよい。
【００６１】
さらに、ゲート絶縁膜１０２を覆ってゲート１０３が形成される。また、ゲート１０３の端部に接して側壁絶縁物１０９および側壁絶縁物１１０が設けられ、側壁絶縁物１０９はソース１０４と、側壁絶縁物１１０はドレイン１０５と接するように設けられる。側壁絶縁物１０９および側壁絶縁物１１０は、それぞれ、ソース１０４およびドレイン１０５がゲート１０３と接触することを防ぐ。
【００６２】
本実施の形態のＦＥＴは、酸化物半導体１０１中に、Ｎ型領域１０７およびＮ型領域１０８を有する。Ｎ型領域１０７およびＮ型領域１０８はゲート１０３をマスクとして、窒素、硼素、リン等をイオン注入法等の手段で酸化物半導体１０１に導入すればよい。また、Ｎ型領域１０７およびＮ型領域１０８中の窒素、硼素あるいはリンの濃度は１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下、好ましくは１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下とするとよい。
【００６３】
図７に示すＦＥＴでは、チャネル長は、実質的にはゲートの幅Ｌ４で定義できる。本実施の形態のＦＥＴは、酸化物半導体１０１のうちソース１０４あるいはドレイン１０５が重なっている部分もＮ型領域１０７およびＮ型領域１０８となっているため、実施の形態３のＦＥＴよりもオン電流を大きくでき、また、実施の形態１のＦＥＴよりもゲート１０３とソース１０４あるいはドレイン１０５との寄生容量を削減できる。
【００６４】
図７に示すＦＥＴと図１０（Ｃ）に示す平面型（プレーナ型）ＦＥＴの特性（ドレイン電流（ＩＤ）のゲート電位（ＶＧ）依存性）を計算した結果を以下に示す。ここで、図７に示すＦＥＴにおいてはＬ４＝ｔ＝ｘ１＝ｘ２＝３０ｎｍ、ｈ＝５０ｎｍとした。すなわち、図７に示すＦＥＴではチャネル長は３０ｎｍであり、チャネル幅は１３０ｎｍである。また図１０（Ｃ）に示すＦＥＴにおいてＬ５＝ｘ１＝ｘ２＝３０ｎｍ、酸化物半導体２０１ｃの厚さｄを３０ｎｍ、チャネル幅は１３０ｎｍとした。
【００６５】
また、図７に示すＦＥＴと図１０（Ｃ）に示すＦＥＴにおいて、ゲート絶縁膜１０２およびゲート絶縁膜２０２ｃの比誘電率は４．１、ゲート絶縁膜１０２およびゲート絶縁膜２０２ｃの厚さは５ｎｍ、ゲート１０３およびゲート２０３ｃの仕事関数は５．５電子ボルト、酸化物半導体１０１および酸化物半導体２０１ｃのバンドギャップを３．１５電子ボルト、酸化物半導体１０１および酸化物半導体２０１ｃの電子親和力を４．６電子ボルト、酸化物半導体１０１および酸化物半導体２０１ｃの比誘電率を１５、Ｎ型領域１０７、Ｎ型領域１０８、Ｎ型領域２０７およびＮ型領域２０８の抵抗率を０．３Ω・ｃｍ、ソース１０４およびソース２０４ｃおよびドレイン１０５およびドレイン２０５ｃの仕事関数を４．６電子ボルトとした。
【００６６】
計算はシノプシス社（Ｓｙｎｏｐｓｙｓ， Ｉｎｃ．）製デバイスシミュレータ、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。計算結果を図１３（Ａ）に示す。なお、ソースの電位は０Ｖ、ドレインの電位は＋１Ｖである。図１３（Ａ）において、構造Ａは図１０（Ｃ）に示すＦＥＴのものであり、構造Ｂは図７に示すＦＥＴのものである。
【００６７】
図から明らかなように、構造ＡのＦＥＴでは、特にオフ電流を十分に小さくできず、ゲートの電位を−３Ｖとしてもドレイン電流は１０−１４Ａ以上である。これに対し、構造Ｂではゲートの電位を−１Ｖとしたとき、ドレイン電流は１０−１８Ａ以下となり、十分にオフ電流を小さくできる。
【００６８】
同じ計算をＦＥＴのサイズを変えておこなった。図７に示すＦＥＴにおいてはＬ４＝ｘ１＝ｘ２＝３０ｎｍ、ｔ＝５ｎｍ、ｈ＝１５ｎｍとした。すなわち、図７に示すＦＥＴではチャネル長は３０ｎｍであり、チャネル幅は３５ｎｍである。また図１０（Ｃ）に示すＦＥＴにおいてＬ５＝ｘ１＝ｘ２＝３０ｎｍ、ｄ＝５ｎｍ、チャネル幅は３５ｎｍとした。その結果を図１３（Ｂ）に示す。なお、ソースの電位は０Ｖ、ドレインの電位は＋１Ｖである。
【００６９】
図１３（Ｂ）において、構造Ａは図１０（Ｃ）に示すＦＥＴのものであり、構造Ｂは図７に示すＦＥＴのものである。酸化物半導体２０１ｃの（チャネル長に対する）薄膜化によって、構造ＡのＦＥＴでもオフ電流が低下しつつあるが、それでも構造Ｂよりは大きく、例えば、ゲートの電位が０Ｖの場合、構造Ｂではドレイン電流が１０−２０Ａ以下であるのに対し、構造Ａではドレイン電流が１０−１８Ａ程度である。
【００７０】
チャネル長と酸化物半導体１０１あるいは酸化物半導体２０１ｃの厚さｔの比率（Ｌ／ｔ）は、図１３（Ａ）では１であるのに対し、図１３（Ｂ）では６である。構造ＡのＦＥＴが図１３（Ｂ）に示すようにそれなりに良好な特性を示したのは、酸化物半導体２０１ｃのチャネル長が変わらないまま、薄くなったことにより短チャネル効果が緩和されたためである。
【００７１】
構造ＢのＦＥＴにおいても、このような酸化物半導体１０１の相対的な薄膜化により短チャネル効果は緩和できる。加えて、プレーナ型ＦＥＴでは、十分な特性が得られないようなＬ／ｔが２以下の構造においても、構造ＢのＦＥＴでは十分な特性が得られることが特徴である。
【００７２】
（実施の形態５）
図８および図９を用いて本実施の形態のＦＥＴの作製方法を説明する。図８および図９は、ＦＥＴの各作製工程における３つの断面を表記したものであり、非特許文献１のＦｉｇ．１に相当する。なお、以下の説明では、公知の半導体作製技術あるいは特許文献１、特許文献２を参照できる。
【００７３】
まず、図８（Ａ）に示すように絶縁表面１００上に薄片状の酸化物半導体１０１を形成する。酸化物半導体の厚さｔは１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上５ｎｍ以下、高さｈは、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とするとよい。また、幅ｗは任意の値とできるが、集積度を高める上では、最小加工線幅Ｆの２倍乃至５倍とするとよい。なお、１つの酸化物半導体１０１に複数のＦＥＴを設ける場合はこの限りではない。
【００７４】
図８（Ａ）に示す酸化物半導体１０１は、薄片状の直方体であり、６つの面を有する。このうち、１つの面（底面）は絶縁表面１００に含まれる。また、１つの面は絶縁表面１００と全く接していない。以下、この面をα面と呼ぶ。さらに、他の４つの面は面の一部（１つの辺）が絶縁表面１００と接しているが、このうち、面積の大きな２つの面をβ面、他の２つの面をγ面と呼ぶ。
【００７５】
なお、図８（Ａ）では酸化物半導体１０１を完全な直方体として描いているが、その他の形状であってもよい。例えば、酸化物半導体１０１のいずれかの断面においてコーナーが特定の曲率半径を有する曲面であってもよい。その場合、α面とβ面、γ面間の境界は判然としないこともある。また、底面がα面よりも広くてもよいし、あるいは底面がα面より狭くてもよい。
【００７６】
酸化物半導体１０１を形成後、２５０℃乃至７５０℃で熱処理をおこなってもよい。この熱処理は、好ましくは、水蒸気濃度が極めて低い超乾燥空気（露点が−６０℃以下、好ましくは−８０℃以下）や、高純度の酸素ガス、高純度の窒素ガス（いずれも純度が６Ｎ以上（不純物濃度は１ｐｐｍ以下）、好ましくは７Ｎ以上（不純物濃度は０．１ｐｐｍ以下））雰囲気下、あるいは１Ｐａ以下の高真空環境下でおこなうことが好ましい。
【００７７】
このような雰囲気で熱処理をおこなうと、酸化物半導体１０１より水素が脱離する。水素は、特にバンドギャップが３電子ボルト以上で、電子親和力が４電子ボルト以上である酸化物半導体においてはドナーとなるので、その濃度を低くすることがＦＥＴのオフ電流を小さくする上で好ましい。
【００７８】
酸化物半導体１０１の材料によっては、上記の熱処理により、各面に対してｃ軸が垂直な結晶構造を呈することがある。
【００７９】
なお、酸化物半導体１０１を高真空のような還元的な雰囲気で熱処理すると、水素と同時に酸素の一部も失われる。酸化物半導体においては、酸素欠損もドナーとなるので、これを補うことが好ましく、そのためには、引き続いて、酸化性雰囲気で熱処理することが好ましい。
【００８０】
また、酸素欠損によるキャリア（この場合は電子）濃度の上昇を抑制するためには、酸化物半導体１０１に電子を吸収する性質のあるニッケルや銅を０．１原子％乃至５原子％含有させておいてもよい。
【００８１】
次に酸化物半導体１０１を覆ってゲート絶縁膜１０２を形成する。ゲート絶縁膜１０２の厚さおよび誘電率はトランジスタの特性を決定する上で重要な要素であり、０．５ｎｍ以上２０ｎｍ以下、好ましくは０．５ｎｍ以上１０ｎｍ以下とするとよい。実施の形態２で説明したように適切な長さのオフセット領域を設けた場合には、トンネル電流を抑制できるため、ゲート絶縁膜１０２の物理的な厚さを２ｎｍ以下とできる。
【００８２】
ゲート絶縁膜１０２には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化タンタル等の公知の材料を用いればよい。
【００８３】
その後、ゲート絶縁膜１０２を覆って、第１の導電性材料膜を形成する。第１の導電性材料膜のうち、ゲート絶縁膜１０２に接する部分には、仕事関数が５．２電子ボルト以上の材料（例えば、白金、オスミウム、パラジウム等の白金系貴金属や窒化インジウムあるいは酸窒化インジウム（Ｉｎ−Ｏ−Ｎ）、酸窒化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ−Ｎ）、酸窒化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ−Ｎ）、酸窒化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ）等）を用いるとよい。また、第１の導電性材料膜のその他の部分はアルミニウム、銅、チタン、タングステン等の導電性の高い金属材料を主成分とする材料で構成すればよい。
【００８４】
さらに、第１の導電性材料膜の上に第１の絶縁性材料膜を形成する。第１の縁性材料膜には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム等を用いればよい。
【００８５】
そして、図８（Ｂ）に示すように、第１の導電性材料膜および第１の絶縁性材料膜をエッチングして、ストライプ状で、酸化物半導体１０１のα面の一部およびβ面の一部を覆うゲート１０３およびゲート１０３上のバリア絶縁物１１１を形成する。
【００８６】
その後、イオン注入法等の手段により、ゲート１０３およびバリア絶縁物１１１をマスクとして、酸化物半導体１０１にリンを注入する。リンの代わりに窒素や硼素を注入してもよい。いずれの場合も酸化物半導体１０１はＮ型を呈する。必要に応じて、イオンを注入した後、２５０℃乃至７５０℃で熱処理してもよい。最適な熱処理の温度および雰囲気は注入する元素によって異なる。
【００８７】
酸化物半導体１０１の高さｈが１００ｎｍを超える場合には、酸化物半導体１０１にこれらのイオンを均質に注入できないことがあるため、酸化物半導体１０１の高さは１００ｎｍ以下とすることが好ましい。なお、実施の形態２で説明したオフセット領域を設ける場合には、このイオン注入工程を省略する。
【００８８】
その後、ゲート絶縁膜１０２およびゲート１０３、バリア絶縁物１１１を覆って、第２の絶縁性材料膜を形成する。第２の絶縁性材料膜は第１の絶縁性材料膜に用いる材料あるいはそれらと同様な材料から選べばよいが、第１の絶縁性材料膜とは、エッチングレートが異なることが好ましい。また、第２の絶縁性材料膜は、ゲート絶縁膜１０２とエッチング特性が似ていることが好ましい。
【００８９】
その後、異方性エッチング法により、図９（Ａ）に示すように、ゲート１０３およびバリア絶縁物１１１の側面に側壁絶縁物１０９および側壁絶縁物１１０を形成する。側壁の幅は５ｎｍ以上、好ましくは１０ｎｍ以上とするとよい。この際、ゲート絶縁膜１０２のうち側壁絶縁物１０９および側壁絶縁物１１０、ゲート１０３で覆われていない部分もエッチングし、酸化物半導体１０１を露出させる。
【００９０】
このとき、図９（Ａ）に示すように酸化物半導体１０１（Ｎ型領域１０７およびＮ型領域１０８）もその上部がエッチングされること（オーバーエッチング）がある。これは第２の絶縁性材料膜と酸化物半導体１０１のエッチングレート比を十分に大きくできないためである。
【００９１】
特に、第２の絶縁性材料膜を酸化シリコン、酸窒化シリコンとする場合には、ドライエッチングでのエッチングレートがインジウムを含む酸化物半導体あるいは亜鉛を含む酸化物半導体と大差ないので、どうしても酸化物半導体１０１がエッチングされてしまう。
【００９２】
このことは本実施の形態で扱うＦＥＴに限らず、図１０（Ｃ）に示すプレーナ型のＦＥＴにおいても、同様に問題となる。特に、図１０（Ｃ）に示すプレーナ型ＦＥＴでは、上述の通り、オフ電流を十分に低くするためには、酸化物半導体２０１ｃを極めて薄くすることが求められる。その場合には、エッチング条件の許容範囲が厳しくなり、許容範囲から外れると側壁絶縁物やゲート２０３ｃで覆われた部分以外のほとんどの部分の酸化物半導体２０１ｃが失われることもある。
【００９３】
一方、本実施の形態のＦＥＴでは、例えば、酸化物半導体１０１の高さを十分に大きくできるので、多少、酸化物半導体１０１がエッチングされたとしても、ＦＥＴの作製を失敗することはない。
【００９４】
一般に、一定の拡がりのある面内でのエッチングでは、エッチング速度が部分によって異なることがある。図１０（Ｃ）に示すプレーナ型ＦＥＴでは、その面内の全ての場所で、酸化物半導体２０１ｃのオーバーエッチングを酸化物半導体２０１ｃの厚さに対して十分に小さくすることは極めて難しく、歩留まりの低下の大きな要因となる。
【００９５】
本実施の形態のＦＥＴでは、酸化物半導体１０１のオーバーエッチングは酸化物半導体１０１の厚さｔではなく、高さｈに対して十分に小さくすればよく、高さｈは厚さｔの数倍あるいはそれ以上となるので、エッチング条件がより緩やかであり、歩留まりも高い。
【００９６】
次に、第２の導電性材料膜を形成し、これをエッチングして、図９（Ｂ）に示すように、ソース１０４、ドレイン１０５を形成する。ソース１０４、ドレイン１０５は露出した酸化物半導体１０１に接して形成される。図９（Ｂ）では、ソース１０４、ドレイン１０５は酸化物半導体１０１のα面、β面およびγ面に接するように形成されるが、必ずしもγ面に接する必要はない。
【００９７】
酸化物半導体１０１は大気に触れると水を吸収し劣化するため、ＦＥＴが外気と接触することを防止するためにバリア性のある適切な絶縁性材料（窒化珪素、酸化アルミニウム、窒化アルミニウム等）の膜を形成してもよい。なお、以上示したＦＥＴでは、酸化物半導体１０１のほとんどの部分がゲート１０３、ソース１０４およびドレイン１０５に覆われる構造となるため、プレーナ型ＦＥＴに比べると耐久性が高い。
【００９８】
（実施の形態６）
以上の実施の形態では、ＦＥＴを絶縁表面上に形成する例を示したが、一部が導電性である表面の上にＦＥＴを形成してもよい。その場合には、下層と電気的な接続が可能となる。図１１にそのようなＦＥＴとそれを利用した半導体回路（メモリセル）の例を示す。
【００９９】
図１１には、１つのトランジスタと１つのキャパシタよりなるランダム・アクセス・メモリ（ＲＡＭ）の構造の例を示したものである。同じ回路をシリコン半導体を用いたＦＥＴで構成した場合には、１Ｔ１Ｃ型ＤＲＡＭと呼ばれる。シリコン半導体を用いたＦＥＴでは、オフ電流が大きいため、数十ミリ秒ごとにデータを再書き込み（リフレッシュ）する必要があるためである。
【０１００】
しかしながら、上述のように、酸化物半導体を用いたＦＥＴでは、オフ電流がシリコン半導体を用いたＦＥＴより十分に小さくできるため、実質的にはリフレッシュが不要な場合がある。その場合、ＤＲＡＭと称することは差支えがあるため、以下では単にＲＡＭあるいは、他の構造のＲＡＭと区別する意味では、１Ｔ１Ｃ型ＲＡＭと称する。
【０１０１】
図１１に示すＲＡＭのメモリセルおよびその他の回路の構成を説明する。図１１に示す半導体回路は、シリコン半導体基板表面に形成された単結晶シリコン半導体を用いたトランジスタを有するドライバ回路部１１４、メモリセルのセルトランジスタ１１５、メモリセルのキャパシタ１１６、およびメモリセルとドライバ回路部の間に設けられたビット線１１３を有する。ビット線１１３は各種導電性材料を用いて構成すればよい。ビット線１１３はドライバ回路部１１４と電気的に接続される。
【０１０２】
メモリセルのセルトランジスタには、実施の形態２で示したオフセット領域を有するＦＥＴを使用する。その作製方法および詳細な構造は実施の形態５も参照できる。ここでは、図５（Ｂ）に示す断面図に相当する断面図を表示するが、他の面での断面図は実施の形態２を参照にすればよい。なお、実施の形態２に示すＦＥＴに限らず、その他の実施の形態で示したＦＥＴを使用してもよい。
【０１０３】
ＦＥＴは層間絶縁物１１２、およびビット線１１３と電気的に接続する導電性領域１１３ａ上に形成され、酸化物半導体１０１、ゲート絶縁膜１０２、ゲート１０３、ソース１０４、ドレイン１０５を有する。酸化物半導体１０１の一部、およびソース１０４の一部は導電性領域１１３ａと接する。導電性領域１１３ａの表面は平坦であることが好ましい。一方、ドレイン１０５は導電性領域１１３ａとは接しない。また、ドレイン１０５は、接続電極１１７を介して、キャパシタ１１６に接続される。
【０１０４】
キャパシタ１１６は下部電極１１８、キャパシタ絶縁膜１１９、上部電極１２０により構成される。なお、キャパシタの構成に関しては、これに限らず、公知の各種スタック型キャパシタの構造を適用できる。下部電極１１８、キャパシタ絶縁膜１１９、上部電極１２０の材料や厚さ、大きさ等に関しても、公知の各種スタック型キャパシタのものを適用できる。
【０１０５】
（実施の形態７）
本実施の形態では、実施の形態２のＦＥＴをいわゆるゲインセル型メモリに適用した例について説明する。なお、使用するＦＥＴは、実施の形態２のものに限らず、実施の形態１、実施の形態３乃至５のものを用いてもよい。
【０１０６】
ゲインセル型メモリとは、例えば、特許文献３に記載されているメモリで、典型的には、２つのトランジスタ（書き込みトランジスタと読み出しトランジスタ）と１つのキャパシタよりなる。その他に３つのトランジスタよりなるもの、１つのトランジスタと１つのダイオードと１つのキャパシタよりなるもの、等がある。
【０１０７】
２つのトランジスタと１つのキャパシタよりなるもののメモリセルの回路図は図１２（Ｂ）に示される。すなわち、書き込みトランジスタ１２７のゲートは書き込みワード線に、キャパシタ１２６の一方の電極は読み出しワード線に、書き込みトランジスタ１２７のソースと読み出しトランジスタ１２８のソースはビット線に、書き込みトランジスタ１２７のドレインとキャパシタ１２６の他方の電極は読み出しトランジスタ１２８のゲートに、そして、読み出しトランジスタ１２８のドレインは電源線に接続される。
【０１０８】
なお、ゲインセル型メモリにおいても、シリコン半導体を用いたＦＥＴで構成した場合には、頻繁なリフレッシュが必要であったため、通常はゲインセル型ＤＲＡＭと称されている。
【０１０９】
ゲインセル型メモリはキャパシタ１２６の容量をＤＲＡＭのキャパシタに比べて十分に小さくできるとして研究が進められた。ＤＲＡＭでは必要なキャパシタの容量がビット線の寄生容量の相対比で決定されるのに対し、ゲインセル型メモリでは、読み出しトランジスタ１２８のゲート容量との相対比で決定される。
【０１１０】
キャパシタ１２６の容量が小さくできれば、その充放電に要する時間、すなわち、スイッチング時間が短縮できる。ＤＲＡＭではキャパシタの充放電が律速となって、動作スピードの制約があるのに対し、ゲインセル型メモリではデザインルールの縮小と共に読み出しトランジスタ１２８のゲート容量とキャパシタ１２６の容量が同じ比率で小さくなるため、非常に高速で応答するメモリが作製できる。
【０１１１】
具体的には、デザインルールが１／１０になれば（ＦＥＴの寸法が縦・横・高さとの１／１０になれば）、キャパシタ１２６の容量は１／１０となり、ＦＥＴのオン抵抗も１／１０となるため、スイッチングに要する時間は１／１００となる。一方、ＤＲＡＭではＦＥＴのオン抵抗が１／１０となっても、キャパシタの容量は変わらないので、スイッチング時間は１／１０となるにとどまる。すなわち、ゲインセル型メモリではＤＲＡＭより１０倍の高速化が可能である。
【０１１２】
このように優れた特性が期待されるゲインセル型メモリであるが、ＦＥＴのオフ電流を十分に抑制できないために、実用に至っていない。一般にデザインルールが１／１０となってもＦＥＴのオフ電流が１／１０となることはなく、むしろ、他のさまざまな要因によって、リーク電流は増加することがある。
【０１１３】
例えば、オフ状態でＰＮ接合を用いて、ソースドレイン間を絶縁するＦＥＴであれば、微細化とともにＰＮ接合におけるバンド間トンネルによるリークが顕著となる。また、バンドギャップが小さな（１．５電子ボルト未満）の半導体では、熱励起キャリアの影響も無視できない。オフ電流を抑制できなければキャパシタの容量を減らすことは難しい。
【０１１４】
ゲインセル型メモリの書き込みトランジスタ１２７を公知のシリコン半導体を用いたＦＥＴで構成した場合にはトランジスタを２つ用いることの効果は消失する。例えば、キャパシタ１２６の容量が通常のＤＲＡＭのように１０ｆＦ程度であるとすると、シリコン半導体を用いたＦＥＴではオフ時のリーク電流は最低でも１０−１４Ａ程度であるため、１秒ほどでキャパシタ１２６に蓄積された電荷は消失する。そのため、通常のＤＲＡＭと同様に１秒間に十数回のリフレッシュ動作が必要となる。
【０１１５】
ＤＲＡＭより１つ余分にトランジスタを設けるのに同じ容量のキャパシタを使うのではコストに見合わないので、キャパシタの容量を低減する必要がある。ＤＲＡＭではビット線の寄生容量との相対比の関係からキャパシタの容量を小さくすると、読み出しでエラーが生じるが、ゲインセル型メモリでは、キャパシタの容量を１／１０にしても、データを読み出せる。
【０１１６】
しかしながら、シリコン半導体を用いたＦＥＴでは、比較的オフ電流が大きいため、キャパシタの容量が１／１０になると、リフレッシュの間隔も１／１０になる。その分、消費電力が増大する上、メモリへのアクセスも制約を受ける。同様にキャパシタの容量が１／１００になると、リフレッシュの間隔が１／１００となり、実用的ではない。従来は、書き込みトランジスタ１２７のリーク電流を十分に低減する手段がなかったため、このようなゲインセル型メモリが実用化されることはなかった。
【０１１７】
書き込みトランジスタ１２７を、酸化物半導体をチャネルに用いたＦＥＴで形成すると、そのオフ電流が極めて小さくなる。オフ電流が十分に小さくなると、ゲインセル型メモリは非常に有望なメモリセルとなる。すなわち、キャパシタ１２６の容量は、書き込みトランジスタ１２７や読み出しトランジスタ１２８のゲート容量と同程度まで小さくできるので、ＤＲＡＭのような特殊な形状（スタック型やトレンチ型）のキャパシタを設ける必要はなく、設計の自由度が拡がり、工程も簡単となる。そして、上述のように高速動作の可能なメモリとなる。
【０１１８】
例えば、オフ電流をシリコントランジスタの場合の１００万分の１（１０−２０Ａ程度）とすれば、仮にキャパシタがＤＲＡＭの千分の１であったとしても、リフレッシュの間隔はＤＲＡＭの千倍（すなわち、１分に１度）で済む。オフ電流がより小さく、例えば、１０−２４Ａ以下であれば、数日に一度のリフレッシュで済む。
【０１１９】
書き込みに際しては、上記のようにＤＲＡＭに比べて格段に小さな容量のキャパシタへの充電であるから、書き込みトランジスタ１２７の特性はそれほど優れたものでなくとも現在のＤＲＡＭと同程度あるいはそれ以上のものとなる。例えば、キャパシタ１２６の容量が、ＤＲＡＭのキャパシタの容量の千分の１であれば、書き込みトランジスタ１２７もオン電流（あるいは移動度）はＤＲＡＭのトランジスタの千分の１でよい。
【０１２０】
仮に書き込みトランジスタ１２７の移動度がシリコン半導体を用いたトランジスタの１／１００の移動度であっても、通常のＤＲＡＭの１０倍の速度で書き込みが実行できる。上述のように、高速性はデザインルールの縮小とともに顕著になる。
【０１２１】
なお、書き込みトランジスタ１２７のオフ電流が十分に小さくなり、リフレッシュが実質的に不要となると、不揮発性メモリとしての側面も強くなる。リフレッシュが不要であれば、ＲＡＭとしてだけではなく、ゲインセル型メモリをＮＡＮＤ構造を有するメモリに適用できる。ＮＡＮＤ構造により集積度を高めることも可能となる。
【０１２２】
本実施の形態のゲインセル型メモリの概要を図１２（Ａ）に示す。読み出しトランジスタ１２８はゲート１２１とソース１２３、ドレイン１２２を有する。ドレイン１２２は電源線として機能するか、電源線に接続され、好ましくはワード線方向に延在する。また、ソース１２３は書き込みトランジスタ１２７のソース１０４と接続する。
【０１２３】
書き込みトランジスタ１２７は実施の形態２で説明したＦＥＴを用いる。しかし、これに限らず、実施の形態１、実施の形態３乃至実施の形態５で説明したＦＥＴを用いてもよい。また、図１２（Ａ）に示す図面は、図５（Ｂ）に相当するものである。
【０１２４】
書き込みトランジスタ１２７は、層間絶縁物１１２上に、酸化物半導体１０１、ゲート絶縁膜１０２、ゲート１０３、ソース１０４、ドレイン１０５を有し、ドレイン１０５は読み出しトランジスタ１２８のゲート１２１と接する。なお、ゲート１０３は書き込みワード線あるいはその一部として機能する。読み出しトランジスタ１２８のゲート１２１は、書き込みトランジスタ１２７のドレイン１０５と電気的に接続し、書き込みトランジスタ１２７のゲート１０３とソース１０４とは電気的に接続しない構造とすることが好ましい。
【０１２５】
また、ソース１０４にはビット線を接続する。さらに、ドレイン１０５に重なるようにして、ゲート絶縁膜１０２を介して読み出しワード線１２４が設けられる。読み出しワード線１２４とドレイン１０５とゲート絶縁膜１０２でキャパシタ１２６が形成される。読み出しワード線１２４はゲート１０３と同様に、酸化物半導体１０１の側面をドレイン１０５上から覆う形状となる。
【０１２６】
このため、読み出しワード線１２４の幅をＬ６とすると、キャパシタ１２６の面積（読み出しワード線１２４とドレイン１０５の重なる部分の面積）は（２ｈ＋ｔ）×Ｌ６より大きくなる。一方、読み出しトランジスタ１２８のゲート１２１のゲート面積はＬ６×Ｌ６程度である。酸化物半導体の高さｈは回路の最小加工線幅に制約されることなく大きくできるので、結果として、キャパシタ１２６の容量を、読み出しトランジスタ１２８のゲート容量の２倍あるいはそれ以上とできる。このことは、データの読み出しをおこなう際にエラーが起こりにくくなることを意味する。
【０１２７】
図１２（Ａ）に示す構造のメモリセルを作製するには以下のようにおこなうとよい。まず、単結晶シリコン半導体を用いて、読み出しトランジスタ１２８のゲート１２１、ソース１２３、ドレイン１２２を作製し、その上に層間絶縁物１１２を形成する。そして、その表面を平坦化して、ゲート１２１を露出させる。
【０１２８】
その後、薄片状の酸化物半導体１０１を形成し、層間絶縁物１１２に読み出しトランジスタ１２８のソース１２３に達するコンタクトホールを形成する。そして、酸化物半導体１０１の一部を覆って、ソース１０４、ドレイン１０５を形成する。ドレイン１０５は読み出しトランジスタ１２８のゲート１２１と、ソース１０４は同じくソース１２３と接するようにする。
【０１２９】
そして、ゲート絶縁膜１０２を形成する。さらに、ゲート絶縁膜１０２を覆って、ゲート１０３、読み出しワード線１２４を形成する。その後、ソース１０４に達するコンタクトホールを設け、ビット線１２５を形成する。
【０１３０】
本実施の形態で説明したゲインセル型メモリは、ＤＲＡＭとは異なり、データの読み出しの際に信号の増幅過程やそのための回路が不要であることを利用して、各種半導体回路のレジスタ（一時的にデータを記憶するメモリ装置）として利用できる。
【０１３１】
通常の半導体回路中のレジスタは６つのトランジスタを用いたフリップフロップ回路で構成される。そのため、レジスタの占有面積が大きくなるが、本実施の形態で説明したゲインセル型メモリは２つのトランジスタと１つのキャパシタより形成され、加えて、２つのトランジスタは立体的に配置されるため、従来のレジスタよりも占有面積が小さくなる。
【０１３２】
また、フリップフロップ回路を用いたレジスタは電源が途絶するとデータを消失し、電源が復旧した後も元の状態を再現できないのに対し、本実施の形態で説明したゲインセル型メモリは一定の期間、データを保持できるので、電源が復旧した後、速やかに元の状態を再現できる。
【０１３３】
この特性を利用すれば、半導体回路として演算をしない時間がわずかでもあれば、即座に電源の供給を停止し、演算が必要となった場合に再び電源を供給することにより、消費電力を低減できる。例えば、画像処理および出力回路においては、１７ミリ秒に一度、画像データを処理し、送出するが、それに必要な時間は１ミリ秒以下であり、残りの１６ミリ秒以上の時間は回路の電源を切っておいてもよい。このようにすることで、回路の消費電力を低減できる。
【０１３４】
より大規模な半導体回路であるＣＰＵでは複数の回路がそれぞれ演算をおこなうが、常時、全ての回路が演算をおこなっているわけではなく、待機しているだけの回路も多い。そういう回路には電源を供給しないことにより消費電力を大幅に低減できる。そういった回路のレジスタは本実施の形態で説明したゲインセル型メモリを用いて構成することにより、瞬時に回路への電源の供給および遮断を実行できる。
【０１３５】
（実施の形態８）
以下では、実施の形態６あるいは実施の形態７で説明したメモリの利用例について図１４を参照して説明する。図１４は、マイクロプロセッサの構成例を示すブロック図である。図１４に示すマイクロプロセッサは、ＣＰＵ３０１、メインメモリ３０２、クロックコントローラ３０３、キャッシュコントローラ３０４、シリアルインターフェース３０５、Ｉ／Ｏポート３０６、端子３０７、インターフェース３０８、キャッシュメモリ３０９等が形成されている。勿論、図１４に示すマイクロプロセッサは、その構成を簡略化して示した一例にすぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。
【０１３６】
ＣＰＵ３０１をより高速に動作させるには、それに見合う程度の高速なメモリを必要とする。しかし、ＣＰＵ３０１の動作スピードにあったアクセスタイムをもつ高速の大容量メモリを使用した場合、一般的にコストが高くなってしまう。そこで大容量のメインメモリ３０２の他に、メインメモリ３０２よりも小容量であるが高速のメモリであるＳＲＡＭなどのキャッシュメモリ３０９を、ＣＰＵ３０１とメインメモリ３０２の間に介在させる。ＣＰＵ３０１がキャッシュメモリ３０９にアクセスすることにより、メインメモリ３０２のスピードによらず、高速で動作することが可能となる。
【０１３７】
図１４に示すマイクロプロセッサでは、メインメモリ３０２に上述したメモリを用いることができる。上記構成により、集積度の高いマイクロプロセッサ、信頼性の高いマイクロプロセッサを実現することができる。
【０１３８】
なお、メインメモリ３０２には、ＣＰＵ３０１で実行されるプログラムが格納されている。そして例えば実行初期において、メインメモリ３０２に格納されているプログラムは、キャッシュメモリ３０９にダウンロードされる。ダウンロードされるプログラムは、メインメモリ３０２に格納されているものに限定されず、他の外付のメモリからダウンロードすることもできる。キャッシュメモリ３０９は、ＣＰＵ３０１で実行されるプログラムを格納するだけでなく、ワーク領域としても機能し、ＣＰＵ３０１の計算結果等を一時的に格納する。
【０１３９】
なお、ＣＰＵは単数に限られず、複数設けていても良い。ＣＰＵを複数設け、並列処理を行なうことで、動作速度の向上を図ることができる。その場合、ＣＰＵ間の処理速度がまちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各ＣＰＵの処理速度のバランスを、マスターとなるＣＰＵでとるようにしても良い。
【０１４０】
なお、ここではマイクロプロセッサを例示したが、上述したメモリは、マイクロプロセッサのメインメモリにその用途が限られるわけではない。例えば表示装置の駆動回路に用いられるビデオＲＡＭや、画像処理回路に必要となる大容量メモリとしての用途も好ましい。その他、様々なシステムＬＳＩにおいても、大容量もしくは小型用途のメモリとして用いることができる。
【０１４１】
（実施の形態９）
本実施の形態では、実施の形態６あるいは実施の形態７で説明したメモリを有する半導体装置の例について説明する。当該半導体装置は、本発明の一態様に係るメモリを用いることで、小型化を実現することが可能である。特に、携帯用の半導体装置の場合、本発明の一態様に係るメモリを用いることで小型化が実現されれば、使用者の使い勝手が向上するというメリットが得られる。
【０１４２】
本発明の一態様に係るメモリは、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。
【０１４３】
その他に、本発明の一態様に係るメモリを用いることができる半導体装置として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら半導体装置の具体例を図１５に示す。
【０１４４】
図１５（Ａ）は携帯型ゲーム機であり、筐体４０１、筐体４０２、表示部４０３、表示部４０４、マイクロホン４０５、スピーカー４０６、操作キー４０７、スタイラス４０８等を有する。本発明の一態様に係るメモリは、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係るメモリを用いることで、コンパクトな携帯型ゲーム機を提供することができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部４０３と表示部４０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１４５】
図１５（Ｂ）は携帯電話であり、筐体４１１、表示部４１２、音声入力部４１３、音声出力部４１４、操作キー４１５、受光部４１６等を有する。受光部４１６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係るメモリは、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係るメモリを用いることで、コンパクトな携帯電話を提供することができる。
【０１４６】
図１５（Ｃ）は携帯情報端末であり、筐体４２１、表示部４２２、操作キー４２３等を有する。図１５（Ｃ）に示す携帯情報端末は、モデムが筐体４２１に内蔵されていても良い。本発明の一態様に係るメモリは、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係るメモリを用いることで、コンパクトな携帯情報端末を提供することができる。
【符号の説明】
【０１４７】
１００ 絶縁表面
１０１ 酸化物半導体
１０２ ゲート絶縁膜
１０３ ゲート
１０４ ソース
１０５ ドレイン
１０６ 空乏化領域
１０７ Ｎ型領域
１０８ Ｎ型領域
１０９ 側壁絶縁物
１１０ 側壁絶縁物
１１１ バリア絶縁物
１１２ 層間絶縁物
１１３ ビット線
１１３ａ 導電性領域
１１４ ドライバ回路部
１１５ セルトランジスタ
１１６ キャパシタ
１１７ 接続電極
１１８ 下部電極
１１９ キャパシタ絶縁膜
１２０ 上部電極
１２１ ゲート
１２２ ドレイン
１２３ ソース
１２４ 読み出しワード線
１２５ ビット線
１２６ キャパシタ
１２７ 書き込みトランジスタ
１２８ 読み出しトランジスタ
２０１ａ 酸化物半導体
２０１ｂ 酸化物半導体
２０１ｃ 酸化物半導体
２０２ａ ゲート絶縁膜
２０２ｂ ゲート絶縁膜
２０２ｃ ゲート絶縁膜
２０３ａ ゲート
２０３ｂ ゲート
２０３ｃ ゲート
２０４ａ ソース
２０４ｂ ソース
２０４ｃ ソース
２０５ａ ドレイン
２０５ｂ ドレイン
２０５ｃ ドレイン
２０６ａ 空乏化領域
２０６ｂ 空乏化領域
２０７ Ｎ型領域
２０８ Ｎ型領域
３０１ ＣＰＵ
３０２ メインメモリ
３０３ クロックコントローラ
３０４ キャッシュコントローラ
３０５ シリアルインターフェース
３０６ Ｉ／Ｏポート
３０７ 端子
３０８ インターフェース
３０９ キャッシュメモリ
４０１ 筐体
４０２ 筐体
４０３ 表示部
４０４ 表示部
４０５ マイクロホン
４０６ スピーカー
４０７ 操作キー
４０８ スタイラス
４１１ 筐体
４１２ 表示部
４１３ 音声入力部
４１４ 音声出力部
４１５ 操作キー
４１６ 受光部
４２１ 筐体
４２２ 表示部
４２３ 操作キー
【特許請求の範囲】
【請求項１】
絶縁表面に略垂直に形成された厚さが１ｎｍ以上３０ｎｍ以下で高さが最小加工線幅の１倍以上の薄片状の酸化物半導体と、前記酸化物半導体を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜を覆って形成されたストライプ状の幅１０ｎｍ以上１００ｎｍ以下のゲートを有する電界効果トランジスタ。
【請求項２】
絶縁表面に略垂直に形成された厚さが１ｎｍ以上３０ｎｍ以下で高さが最小加工線幅の１倍以上の薄片状の酸化物半導体と、前記酸化物半導体を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜を覆って形成され、前記酸化物半導体の少なくとも３つの面と面するゲートを有する電界効果トランジスタ。
【請求項３】
絶縁表面に略垂直に形成された厚さが１ｎｍ以上３０ｎｍ以下で高さが最小加工線幅の１倍以上の薄片状の酸化物半導体と、前記酸化物半導体を覆って形成され、少なくとも３つの面と接する２つの離間した導電体と、前記酸化物半導体を覆って形成されたゲート絶縁膜を有する電界効果トランジスタ。
【請求項４】
請求項１乃至３のいずれか一項において、前記酸化物半導体が、酸化インジウム、酸化亜鉛、酸化錫、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物より選ばれた１つである電界効果トランジスタ。
【請求項５】
請求項１乃至４のいずれか一項のいずれか一において、前記酸化物半導体は結晶性を有することを特徴とする電界効果トランジスタ。
【請求項６】
前記酸化物半導体の一部は、窒素、硼素あるいはリンを有する領域を有することを特徴とする請求項１乃至５のいずれか一に記載の電界効果トランジスタ。
【請求項７】
請求項１乃至請求項６記載の電界効果トランジスタをセルトランジスタとして有するランダム・アクセス・メモリ。
【請求項８】
請求項１乃至請求項６記載の電界効果トランジスタを書き込みトランジスタとして有するメモリ。
【請求項９】
請求項７あるいは請求項８記載のメモリを有する半導体回路。
【請求項１０】
前記ゲート絶縁膜上にゲートを有し、前記ゲートは前記２つの離間した導電体と重ならないことを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項１１】
前記酸化物半導体にはＮ型領域が設けられ、前記Ｎ型領域は前記ゲートと前記２つの離間した導電体と重ならないことを特徴とする請求項１０に記載の電界効果トランジスタ。
【請求項１】
絶縁表面に略垂直に形成された厚さが１ｎｍ以上３０ｎｍ以下で高さが最小加工線幅の１倍以上の薄片状の酸化物半導体と、前記酸化物半導体を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜を覆って形成されたストライプ状の幅１０ｎｍ以上１００ｎｍ以下のゲートを有する電界効果トランジスタ。
【請求項２】
絶縁表面に略垂直に形成された厚さが１ｎｍ以上３０ｎｍ以下で高さが最小加工線幅の１倍以上の薄片状の酸化物半導体と、前記酸化物半導体を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜を覆って形成され、前記酸化物半導体の少なくとも３つの面と面するゲートを有する電界効果トランジスタ。
【請求項３】
絶縁表面に略垂直に形成された厚さが１ｎｍ以上３０ｎｍ以下で高さが最小加工線幅の１倍以上の薄片状の酸化物半導体と、前記酸化物半導体を覆って形成され、少なくとも３つの面と接する２つの離間した導電体と、前記酸化物半導体を覆って形成されたゲート絶縁膜を有する電界効果トランジスタ。
【請求項４】
請求項１乃至３のいずれか一項において、前記酸化物半導体が、酸化インジウム、酸化亜鉛、酸化錫、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物より選ばれた１つである電界効果トランジスタ。
【請求項５】
請求項１乃至４のいずれか一項のいずれか一において、前記酸化物半導体は結晶性を有することを特徴とする電界効果トランジスタ。
【請求項６】
前記酸化物半導体の一部は、窒素、硼素あるいはリンを有する領域を有することを特徴とする請求項１乃至５のいずれか一に記載の電界効果トランジスタ。
【請求項７】
請求項１乃至請求項６記載の電界効果トランジスタをセルトランジスタとして有するランダム・アクセス・メモリ。
【請求項８】
請求項１乃至請求項６記載の電界効果トランジスタを書き込みトランジスタとして有するメモリ。
【請求項９】
請求項７あるいは請求項８記載のメモリを有する半導体回路。
【請求項１０】
前記ゲート絶縁膜上にゲートを有し、前記ゲートは前記２つの離間した導電体と重ならないことを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項１１】
前記酸化物半導体にはＮ型領域が設けられ、前記Ｎ型領域は前記ゲートと前記２つの離間した導電体と重ならないことを特徴とする請求項１０に記載の電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２１６８０２（Ｐ２０１２−２１６８０２Ａ）
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願番号】特願２０１２−６７０４９（Ｐ２０１２−６７０４９）
【出願日】平成２４年３月２３日（２０１２．３．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願日】平成２４年３月２３日（２０１２．３．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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