半導体装置
【課題】
素子を形成する基板の湾曲量が小さく、信頼性が高い誘電体分離構造を有する半導体装置を提供する。
【解決手段】
本発明の半導体装置は、SOI基板(Silicon on Insulator)の主表面に形成された1つ以上の閉ループパターンのトレンチがあり、このトレンチ側壁部を覆う絶縁膜で多結晶シリコン膜が挟まれており、トレンチ開口部では絶縁膜と多結晶シリコン膜とが同じ平面で露出している。このトレンチによって、SOI基板上に形成された複数の半導体素子が誘電体分離されている。
素子を形成する基板の湾曲量が小さく、信頼性が高い誘電体分離構造を有する半導体装置を提供する。
【解決手段】
本発明の半導体装置は、SOI基板(Silicon on Insulator)の主表面に形成された1つ以上の閉ループパターンのトレンチがあり、このトレンチ側壁部を覆う絶縁膜で多結晶シリコン膜が挟まれており、トレンチ開口部では絶縁膜と多結晶シリコン膜とが同じ平面で露出している。このトレンチによって、SOI基板上に形成された複数の半導体素子が誘電体分離されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置とその製造方法に係り、特にトレンチを用いたSOI(Silicon onInsulator)基板上に形成された半導体素子を完全誘電体分離する半導体装置に関する。
【背景技術】
【0002】
半導体素子間の絶縁耐圧が数10V〜数100Vと高い耐圧の集積回路装置(パワーIC)では、集積化する各半導体素子を絶縁膜(例えば酸化膜:SiO2 膜)で分離する方法が知られている。誘電体分離基板の製造には半導体シリコン単結晶ウエハを加工する方式が一般的である。誘電体分離はPN接合分離と異なり絶縁膜で半導体素子間を分離することからラッチアップ現象がなく、論理回路とパワースイッチ部とのワンチップ化、高耐圧化が可能である。現在では電力容量が100Wを超えるクラスの製品が実用化されている。このような誘電体分離基板に関する特許として特許文献1がある。
【0003】
図3は従来技術の誘電体分離基板の断面図、図4はその製造工程を説明する断面図である。始めに、単結晶シリコン1の主表面を酸化してその全面に絶縁膜2(例えばSiO2 膜)を図4(a)に示す様に形成する。次にホトリソグラフ法(以下ホトリソと略す。)でパターンニングした後、エッチングなどの方法により予定の箇所の絶縁膜2を除去する。次に残された絶縁膜2をマスクとして例えば水酸化カリウムとイソプロピルアルコールの混液を用いる異方性エッチングで、深さ約5μm〜80μmの分離溝3を図4(b)に示す様に形成する。次に前記マスクとして利用した絶縁膜2をエッチングにより全て除去する。その後、単結晶シリコン1の主表面を再び酸化して、全面に1μm〜5μmの分離用の絶縁膜21(例えばSiO2 膜)を形成する。その表面に第1の多結晶シリコン4を高温(約1000℃〜1250℃)の気相成長法(CVD法)によって前記の分離溝3を埋める程度(50μm〜300μm)堆積させる。単結晶シリコン1の表面を基準として第1の多結晶シリコン4の大きな凹みを研削等の方法で除去し、CMP等の方法によって表面の細かい凹凸部を除去する。次に低温(約500℃〜800℃)の気相成長法(CVD法)により第1の多結晶シリコン4の平滑面に第2の多結晶シリコン5を約2μm〜5μmの厚みで堆積させる。この後、形成した第2の多結晶シリコン5の表面をCMP等の方法によって研磨し、ウエハ接合が可能な平滑面6を図4(c)に示す様に形成する。次に支持体の単結晶シリコン7の主表面を酸化してその全面に絶縁膜2を形成し、その表面と前記研磨面とを貼合せ、高温の熱処理(アニール)により2枚のウエハを図4(d)に示す様に接合する。接合された基板は外周部の面取りを行った後、不要部分を研削や研磨の方法で除去し、絶縁膜21で分離された単結晶島8を形成して図4(e)に示す誘電体分離基板を完成する。
【0004】
上記方法で作製された誘電体分離基板は、LSI製造プロセスと同様のプロセスによって、図3に示す様に各単結晶島8内に半導体素子9の形成が行われ、メタル薄膜をパターンニングした配線によって素子間を配線し、半導体集積回路を作製する。
【0005】
【特許文献1】特開平6−151572号公報 (図1、(0016)段落から(0021)段落の記載。)
【発明の開示】
【発明が解決しようとする課題】
【0006】
上記従来技術では、図3に示す半導体素子9の耐圧が高くなると、分離溝3が深くなり、単結晶島8が大きくなる。また、単結晶島8の大きさは誘電体分離基板製造の最終工程における研磨、研削量バラツキ分を考慮した、単結晶島8の大きさでのパターンレイアウトが必要であり、チップサイズ縮小の妨げとなっている。
【0007】
本願の発明者らの実験では、マスク設計値に対する単結晶島8の寸法シフト量は−1μm〜−15μmと大きい。また支持体の単結晶シリコン7と第1の多結晶シリコン4との熱膨張係数の違いから、半導体素子9形成時の高温熱処理により基板の湾曲や歪みが発生する。本願の発明者らの測定によれば従来技術の誘電体分離基板完成から半導体素子9形成工程が完了するまでの間に、約100μm〜200μmの基板湾曲量の増加が確認されている。このような基板湾曲量の変化は半導体素子9をパターンニングするホトリソ工程での合せ精度低下や、露光光源から基板表面までの距離が変化する(焦点深度が変化する)ことによるパターン解像不良の原因となり、半導体素子9の特性に影響を与える。また、ピエゾ効果等による拡散層の抵抗値変化が知られており、結果として半導体素子9の電気的特性バラツキが大きくなる問題がある。
【0008】
さらに、単結晶シリコン1と支持体単結晶シリコン7を貼合せる際の位置精度が5mm〜6mmと大きく、単結晶シリコン1上に作製したホトリソ工程用のオートアライメントターゲット位置が基板によって一定せず、半導体素子9形成工程におけるホトリソ作業時のオートアライメント率が低く、作業効率が悪い。また、第1の多結晶シリコン4の成膜は高温(約1000℃〜1250℃)で処理するため、成膜時の金属汚染や成膜温度によってサーマルエッチが発生し、絶縁膜21が部分的に欠損し所望の単結晶島間耐圧が得られないといった不具合が生じることもある。
【0009】
本発明の目的は、以上に述べた問題点を解決した信頼性が高い半導体装置を提供することにある。
【課題を解決するための手段】
【0010】
本発明の半導体装置は、SOI基板の主表面に形成された1つ以上の閉ループパターンのトレンチがあり、トレンチ側壁部とトレンチ開口部に絶縁膜と多結晶シリコン膜によって埋込みされており、前記のトレンチによってSOI基板上に形成された半導体素子が完全誘電体分離されている。
【発明の効果】
【0011】
本発明の半導体装置は、誘電体分離基板の湾曲量が少なくかつ、信頼性が高い。
【発明を実施するための最良の形態】
【0012】
以下、図面を用いて本発明の実施例について詳しく説明する。
【実施例1】
【0013】
図1は本実施例の誘電体分離基板を適用した半導体装置の説明図である。図1(a)は本実施例の半導体装置の断面図であり、図1(b)は平面図である。本実施例の半導体装置は、図1に示す様に、例えばSiO2 膜といった絶縁膜22と第2の多結晶シリコン51によって埋込まれたトレンチ10と、絶縁膜2とによって、半導体素子9が形成されている単結晶島8それぞれが完全誘電体分離された構造になっている。以下の説明では、半導体素子9がパワーMOSFETを例に説明するが、IGBT、バイポーラトランジスタなどの電力半導体スイッチング素子であっても同様である。
【0014】
本実施例の半導体装置の製造工程を図2を用いてまず説明する。始めに図2(a)に示す様に、支持体である単結晶シリコン7の主表面を酸化して絶縁膜2を形成し、この絶縁膜2を介して別の単結晶シリコン1を貼合せ、熱処理によって支持体の単結晶シリコン7と単結晶シリコン1との2枚のウエハを接合する。接合後に、単結晶シリコン1の表面をCMP法にて研削、研磨して所定の単結晶島厚みにする。
【0015】
その後、接合したウエハ外周部の面取り行い、再び酸化によって表面に絶縁膜2′を形成する。次にホトリソによりウエハ上に、その平面形状が閉ループ形状、例えば正方形や長方形のような4辺形にパターンニングを行い、異方性ドライエッチによって絶縁膜2′をエッチングする。次にこの異方性ドライエッチした絶縁膜2′をマスクにして、さらに異方性ドライエッチにより単結晶シリコン1をエッチングし、図2(b)に示すトレンチ10を形成する。異方性ドライエッチにはマイクロ波ドライエッチやICPドライエッチ装置等を用いることが一般的である。また、異方性ドライエッチではエッチングガスにCl2 、SF6 、HBr、O2 等を用いる。ここで、例えばCl2 とO2 とをエッチングガスに用いると、マイクロ波ドライエッチにおけるシリコンのエッチング速度と絶縁膜であるSiO2 とのエッチング速度との比である選択比が約15〜30程度であるために、貼合せ界面の絶縁膜2が露出すると、エッチングレートが単結晶シリコン1のエッチング速度より遅くなるので、貼合せ界面の絶縁膜2がエッチングストッパとしての役割を果たし所望のトレンチ10深さを得ることができる。トレンチエッチング後にマスクに使用した絶縁膜2′をHF液等を用いて全面除去し、酸化によって図2(c)に示す様に表面とトレンチ内部を覆う絶縁膜22を形成する。この際、絶縁膜22の厚みがトレンチ10の幅に対して厚すぎると、トレンチ底部の応力集中により結晶欠陥等が発生する原因となる。発明者らの実験結果によると、トレンチ10の幅が2μmの場合では、絶縁膜22の最大膜厚は1μm以下とする必要がある。すなわち、酸化のみでトレンチ10を完全に埋込む構造にすると応力集中による結晶欠陥が発生する。
【0016】
次に約500℃〜800℃の低温で、気相成長法(CVD法)により第2の多結晶シリコン51をトレンチ10が完全に埋まる厚みで堆積させる。例えばトレンチ10の幅が2μmでトレンチ10内部の2つの絶縁膜22の合計膜厚が0.8μm の場合には、1.2μm 以上の厚みの第2の多結晶シリコン51が必要である。その後、表面に堆積した多結晶シリコンをCMP等の方法により研削、研磨を行って除去する。これによって、第2の多結晶シリコン51はトレンチ内部に残り、トレンチの開口部から盛り上がったり、はみ出す部分がなく、他の箇所は全て絶縁膜22に覆われた図2(d)に示す構造となる。つまり、表面に堆積した第2の多結晶シリコン51の研削、研磨によって、トレンチ10に埋め込んだ第2の多結晶シリコン51の表面は、図2(d)に示す様に、表面に形成した絶縁膜22と同じ面になって露出している。続けて、ホトリソによりトレンチ10以外の箇所、すなわち、後の工程で半導体素子9を形成する箇所の絶縁膜22を、パターンニングとエッチングとによって除去し、半導体素子形成領域を作製する。以上の製造工程を経て、誘電体分離基板が完成する。
【0017】
上記方法により作製された誘電体分離基板を、LSI製造プロセスと同様のプロセスにより各単結晶島8内に半導体素子9を形成し半導体集積回路を作製する。本実施例では、図1に示す様に、単結晶島8の上面に制御電極であるゲート電極13と、主電極であるソース電極S及びドレイン電極Dとを配置した横型の電力半導体素子であるパワーMOSFETを作成した。横型のIGBTも同様に作成できる事は言うまでもない。
【0018】
発明者らの単結晶島8間の絶縁耐圧と基板の湾曲量との実験結果を図5、図6に示す。図5は、トレンチ10の幅が2μm、2つの絶縁膜22の合計した厚みが0.8μm、第2の多結晶シリコン51の厚みが1.2μm 、トレンチ10の深さ5μmの場合の単結晶島8間の絶縁耐圧と、図3、図4に示した従来構造の誘電体分離基板に形成した単結晶島8間の絶縁耐圧とを示す。図5に示す様に、本実施例の誘電体分離基板の単結晶島8は、図3、図4に示した従来技術の誘電体分離基板に形成した単結晶島8間の平均絶縁耐圧1200Vに対して1250Vと同等の絶縁耐圧特性を示した。
【0019】
また、図6に示す様に、誘電体分離基板完成時点での基板湾曲量は、図3、図4に示した従来構造では約100μm〜200μmであったが、本実施例では0〜30μmに改善された。さらに、マスク設計値に対する単結晶島8に形成した半導体素子9の寸法シフト量は、従来技術の−1μm〜−15μmに対し、本実施例では−0.5μm〜1.5μmと大幅に改善した。また、本実施例における誘電体分離基板の製造方法では1回目のホトリソがウエハ貼合せ工程の後であることから、ホトリソターゲット位置精度が向上し、従来技術の誘電体分離基板ではホトリソターゲット位置精度が約1mm〜3mmのバラツキだったのに対し、本実施例では約100μm〜300μmと大きく向上できた。さらに、図4に示した従来技術の製造工程にあった1000℃〜1300℃での第1の多結晶シリコン4の成膜工程が不要となり、非常に簡便な製造工程となっている。
【実施例2】
【0020】
図7に本実施例の半導体装置を示す。本実施例では誘電体分離基板作製時に、支持体の単結晶シリコン7に張合わせる側の単結晶シリコン1の主面に、イオン注入によって高濃度(1×1018cm-3〜1020cm-3)の拡散層を形成しておき、あらかじめ酸化して絶縁膜2を形成した支持体の単結晶シリコン7と貼合せ、熱処理によって2枚のウエハを接合させた。その後、実施例1と同様の方法でトレンチ10を形成した後、図7に示す様に、単結晶島8の底部とトレンチ10の側壁に単結晶島8が接する部分とに高濃度拡散層11を形成する。形成する高濃度拡散層11が、高濃度n+ 層であればアンチモンやリンの拡散等を行い、高濃度p+層であればボロン拡散等を行って、高濃度拡散層11を形成する。高濃度拡散層11を形成した後は、実施例1と同様の製造方法によって基板を完成させる。
【0021】
本実施例でも実施例1と同様に、良好な絶縁耐圧、基板湾曲量、半導体素子9の寸法シフト量、ホトリソターゲット位置精度を示した。
【実施例3】
【0022】
図8に本実施例の半導体装置を示す。本実施例の半導体装置は、実施例1で作製した誘電体分離基板上で図8に示す様に分離された素子領域内に、LOCOS法(Local Oxidation of Silicon法)で形成されたLOCOS酸化膜14と、ゲート酸化膜12と、ゲート電極13と、絶縁膜2とを順次設け、ゲート電極13とSOI基板表面の単結晶島8のシリコンからコンタクトホール15を介して電極配線16を接続した構造になっている。
【0023】
本実施例の半導体装置では、図8に示す様にLOCOS酸化膜14がトレンチ内部の絶縁膜22と第2の多結晶シリコン51とを覆っている点が図1、図7の半導体装置と相違する。本実施例でも実施例1や実施例2と同様に、良好な絶縁耐圧、基板湾曲量、半導体素子9の寸法シフト量、ホトリソターゲット位置精度を示した。
【実施例4】
【0024】
図9に本実施例の半導体装置を示す。本実施例では、実施例1で作製した誘電体分離基板上の分離された素子領域内に、図9に示す様にLOCOS法で形成されたLOCOS酸化膜14と、ゲート酸化膜12と、ゲート電極13と、絶縁膜2とを順次設け、ゲート電極13とSOI基板表面の単結晶シリコン1からコンタクトホール15を介して電極配線16を取り出した。
【0025】
さらに、本実施例の半導体装置では、図9に示す様に、実施例3の電極配線16に代えて3層構造の電極配線を備えており、TiW電極19の第1の電極および第3の電極が、AlSiCu電極20の第2の電極を上下から挟むサンドイッチ構造となっている。本実施例の半導体装置では配線材料に融点の高いTiWを用いているので、組立熱処理(450℃〜600℃)に対する電極配線の信頼性を向上できる。本実施例でも実施例1や実施例2と同様に、良好な絶縁耐圧、基板湾曲量、半導体素子9の寸法シフト量、ホトリソターゲット位置精度を示した。
【実施例5】
【0026】
図10に本実施例の半導体装置を示す。本実施例では、実施例1で作製した誘電体分離基板上の分離された素子領域内に、LOCOS法で形成されたLOCOS酸化膜14と、ゲート酸化膜12と、ゲート電極13と、絶縁膜2と図10に示す様に順次設けた。本実施例の半導体装置では、LOCOS酸化膜14が単結晶島8のシリコン表面を基準として10°〜30°のテーパー角をもつ絶縁膜段差部18を備えた構造になっている。この絶縁膜段差部18は、図10に示す様に、トレンチ内に形成した絶縁膜22より内側の単結晶島8のシリコンの上方に配置されており、絶縁膜段差部18では、絶縁膜22側から単結晶島8の内側に向けてLOCOS酸化膜14が薄くなっている。
【0027】
本実施例の半導体装置の10°〜30°のテーパー角をもつ絶縁膜段差部18は、誘電体分離基板作製の最終工程で半導体素子を形成する箇所をパターンニングとエッチングによって作製する工程のホトリソで、レジストをポジレジストとし、エッチングをHF液等を用いたウエットエッチにすることで形成することができる。このウエットエッチの代わりにドライエッチを用いると、段差部のテーパー角が70°〜90°になるので、後のゲート電極13の配線形成工程で、段差部での断線が発生し易くなる。
【0028】
本実施例では上記のポジレジストとウエットエッチングの組み合わせにより緩やかなテーパーを持つ絶縁膜段差部18を形成し、段差部における電極配線16の断線を防ぎ半導体装置の信頼性を高めた。
【実施例6】
【0029】
図11に本実施例の半導体装置を示す。本実施例では、実施例1で作製した誘電体分離基板上の分離された素子領域内に、LOCOS法で形成されたLOCOS酸化膜14、ゲート酸化膜12、ゲート電極13、絶縁膜2を図11に示す様に順次設け、第2の多結晶シリコン51上部のLOCOS酸化膜14に高さ0.3μm〜0.7μmの段差部23を備えた。
【0030】
実施例1にて作製した誘電体分離基板ではトレンチ上部は第2の多結晶シリコン51基板表面に露出しており、半導体素子の形成段階であるLOCOS酸化工程では、第2の多結晶シリコン51が周囲の絶縁膜2領域に比べ酸化速度が速く、そのために第2の多結晶シリコン51上部に段差23が形成される。この構造とすることで、第2の多結晶シリコン51の上のLOCOS酸化膜14が厚くなり、言い換えると第2の多結晶シリコン51の上のLOCOS酸化膜14の間の絶縁距離が長くなり、LOCOS酸化膜14上部のゲート電極の電極配線16との絶縁性能を高めることができる。
【0031】
本実施例で、段差部23の高さが0.3μmより低いと絶縁性能を向上する効果が小さくなる。また、段差部23の高さが0.7μmより高いと絶縁膜2の表面が平坦にならずに凹凸を生じ、ゲート電極13の電極配線16の断線が生じる場合がある。
【実施例7】
【0032】
図12に本実施例の半導体装置を示す。図12(a)は本実施例の半導体装置の断面の説明図であり、図12(b)は実施例の半導体装置の平面の説明図である。本実施例の半導体装置は、実施例1で作製した誘電体分離基板上に形成した。図12(b)に示す様に、本実施例の半導体装置では、4辺形のトレンチパターンで直線部分から続くコーナー部17の平面形状が、図1(b)とは異なり、全て直角でなく円弧状になっている。コーナー部17が直角に交差する場合、トレンチ10内部が酸化された際に、コーナー部17に応カがかかり、結晶欠陥等の原因となることもあるが、円弧状とすることにより応力緩和の効果が得られ信頼性がより高い半導体装置を製造することができる。トレンチパターンのコーナー部17の半径は、図12(b)に示す第2の多結晶シリコン51の幅の2倍以上あれば良く、好ましくは2倍から20倍あればよい。コーナー部の半径が2倍未満では応力の緩和が不十分になり、20倍以上では概略矩形の単結晶島8の基板平面の形状が保持できず、基板面に形成する単結晶島8の密度を上げにくくなる。
【図面の簡単な説明】
【0033】
【図1】実施例1の半導体装置の説明図。
【図2】実施例1の半導体装置の製造工程の説明図。
【図3】従来技術の半導体装置の断面図。
【図4】従来技術の半導体装置の製造工程の説明図。
【図5】実施例1の誘電体分離構造と従来技術との絶縁耐圧の説明図。
【図6】実施例1の誘電体分離構造と従来技術との基板湾曲量の説明図。
【図7】実施例2の半導体装置の断面図。
【図8】実施例3の半導体装置の断面図。
【図9】実施例4の半導体装置の断面図。
【図10】実施例5の半導体装置の断面図。
【図11】実施例6の半導体装置の断面図。
【図12】実施例7の半導体装置の説明図。
【符号の説明】
【0034】
1、7…単結晶シリコン、2、2′、21、22…絶縁膜、3…分離溝、4…第1の多結晶シリコン、5、51…第2の多結晶シリコン、6…平滑面、8…単結晶島、9…半導体素子、10…トレンチ、11…高濃度拡散層、12…ゲート酸化膜、13…ゲート電極、14…LOCOS酸化膜、15…コンタクトホール、16…電極配線、17…コーナー部、18…絶縁膜段差部、19…TiW電極、20…AlSiCu電極、23…段差部。
【技術分野】
【0001】
本発明は半導体装置とその製造方法に係り、特にトレンチを用いたSOI(Silicon onInsulator)基板上に形成された半導体素子を完全誘電体分離する半導体装置に関する。
【背景技術】
【0002】
半導体素子間の絶縁耐圧が数10V〜数100Vと高い耐圧の集積回路装置(パワーIC)では、集積化する各半導体素子を絶縁膜(例えば酸化膜:SiO2 膜)で分離する方法が知られている。誘電体分離基板の製造には半導体シリコン単結晶ウエハを加工する方式が一般的である。誘電体分離はPN接合分離と異なり絶縁膜で半導体素子間を分離することからラッチアップ現象がなく、論理回路とパワースイッチ部とのワンチップ化、高耐圧化が可能である。現在では電力容量が100Wを超えるクラスの製品が実用化されている。このような誘電体分離基板に関する特許として特許文献1がある。
【0003】
図3は従来技術の誘電体分離基板の断面図、図4はその製造工程を説明する断面図である。始めに、単結晶シリコン1の主表面を酸化してその全面に絶縁膜2(例えばSiO2 膜)を図4(a)に示す様に形成する。次にホトリソグラフ法(以下ホトリソと略す。)でパターンニングした後、エッチングなどの方法により予定の箇所の絶縁膜2を除去する。次に残された絶縁膜2をマスクとして例えば水酸化カリウムとイソプロピルアルコールの混液を用いる異方性エッチングで、深さ約5μm〜80μmの分離溝3を図4(b)に示す様に形成する。次に前記マスクとして利用した絶縁膜2をエッチングにより全て除去する。その後、単結晶シリコン1の主表面を再び酸化して、全面に1μm〜5μmの分離用の絶縁膜21(例えばSiO2 膜)を形成する。その表面に第1の多結晶シリコン4を高温(約1000℃〜1250℃)の気相成長法(CVD法)によって前記の分離溝3を埋める程度(50μm〜300μm)堆積させる。単結晶シリコン1の表面を基準として第1の多結晶シリコン4の大きな凹みを研削等の方法で除去し、CMP等の方法によって表面の細かい凹凸部を除去する。次に低温(約500℃〜800℃)の気相成長法(CVD法)により第1の多結晶シリコン4の平滑面に第2の多結晶シリコン5を約2μm〜5μmの厚みで堆積させる。この後、形成した第2の多結晶シリコン5の表面をCMP等の方法によって研磨し、ウエハ接合が可能な平滑面6を図4(c)に示す様に形成する。次に支持体の単結晶シリコン7の主表面を酸化してその全面に絶縁膜2を形成し、その表面と前記研磨面とを貼合せ、高温の熱処理(アニール)により2枚のウエハを図4(d)に示す様に接合する。接合された基板は外周部の面取りを行った後、不要部分を研削や研磨の方法で除去し、絶縁膜21で分離された単結晶島8を形成して図4(e)に示す誘電体分離基板を完成する。
【0004】
上記方法で作製された誘電体分離基板は、LSI製造プロセスと同様のプロセスによって、図3に示す様に各単結晶島8内に半導体素子9の形成が行われ、メタル薄膜をパターンニングした配線によって素子間を配線し、半導体集積回路を作製する。
【0005】
【特許文献1】特開平6−151572号公報 (図1、(0016)段落から(0021)段落の記載。)
【発明の開示】
【発明が解決しようとする課題】
【0006】
上記従来技術では、図3に示す半導体素子9の耐圧が高くなると、分離溝3が深くなり、単結晶島8が大きくなる。また、単結晶島8の大きさは誘電体分離基板製造の最終工程における研磨、研削量バラツキ分を考慮した、単結晶島8の大きさでのパターンレイアウトが必要であり、チップサイズ縮小の妨げとなっている。
【0007】
本願の発明者らの実験では、マスク設計値に対する単結晶島8の寸法シフト量は−1μm〜−15μmと大きい。また支持体の単結晶シリコン7と第1の多結晶シリコン4との熱膨張係数の違いから、半導体素子9形成時の高温熱処理により基板の湾曲や歪みが発生する。本願の発明者らの測定によれば従来技術の誘電体分離基板完成から半導体素子9形成工程が完了するまでの間に、約100μm〜200μmの基板湾曲量の増加が確認されている。このような基板湾曲量の変化は半導体素子9をパターンニングするホトリソ工程での合せ精度低下や、露光光源から基板表面までの距離が変化する(焦点深度が変化する)ことによるパターン解像不良の原因となり、半導体素子9の特性に影響を与える。また、ピエゾ効果等による拡散層の抵抗値変化が知られており、結果として半導体素子9の電気的特性バラツキが大きくなる問題がある。
【0008】
さらに、単結晶シリコン1と支持体単結晶シリコン7を貼合せる際の位置精度が5mm〜6mmと大きく、単結晶シリコン1上に作製したホトリソ工程用のオートアライメントターゲット位置が基板によって一定せず、半導体素子9形成工程におけるホトリソ作業時のオートアライメント率が低く、作業効率が悪い。また、第1の多結晶シリコン4の成膜は高温(約1000℃〜1250℃)で処理するため、成膜時の金属汚染や成膜温度によってサーマルエッチが発生し、絶縁膜21が部分的に欠損し所望の単結晶島間耐圧が得られないといった不具合が生じることもある。
【0009】
本発明の目的は、以上に述べた問題点を解決した信頼性が高い半導体装置を提供することにある。
【課題を解決するための手段】
【0010】
本発明の半導体装置は、SOI基板の主表面に形成された1つ以上の閉ループパターンのトレンチがあり、トレンチ側壁部とトレンチ開口部に絶縁膜と多結晶シリコン膜によって埋込みされており、前記のトレンチによってSOI基板上に形成された半導体素子が完全誘電体分離されている。
【発明の効果】
【0011】
本発明の半導体装置は、誘電体分離基板の湾曲量が少なくかつ、信頼性が高い。
【発明を実施するための最良の形態】
【0012】
以下、図面を用いて本発明の実施例について詳しく説明する。
【実施例1】
【0013】
図1は本実施例の誘電体分離基板を適用した半導体装置の説明図である。図1(a)は本実施例の半導体装置の断面図であり、図1(b)は平面図である。本実施例の半導体装置は、図1に示す様に、例えばSiO2 膜といった絶縁膜22と第2の多結晶シリコン51によって埋込まれたトレンチ10と、絶縁膜2とによって、半導体素子9が形成されている単結晶島8それぞれが完全誘電体分離された構造になっている。以下の説明では、半導体素子9がパワーMOSFETを例に説明するが、IGBT、バイポーラトランジスタなどの電力半導体スイッチング素子であっても同様である。
【0014】
本実施例の半導体装置の製造工程を図2を用いてまず説明する。始めに図2(a)に示す様に、支持体である単結晶シリコン7の主表面を酸化して絶縁膜2を形成し、この絶縁膜2を介して別の単結晶シリコン1を貼合せ、熱処理によって支持体の単結晶シリコン7と単結晶シリコン1との2枚のウエハを接合する。接合後に、単結晶シリコン1の表面をCMP法にて研削、研磨して所定の単結晶島厚みにする。
【0015】
その後、接合したウエハ外周部の面取り行い、再び酸化によって表面に絶縁膜2′を形成する。次にホトリソによりウエハ上に、その平面形状が閉ループ形状、例えば正方形や長方形のような4辺形にパターンニングを行い、異方性ドライエッチによって絶縁膜2′をエッチングする。次にこの異方性ドライエッチした絶縁膜2′をマスクにして、さらに異方性ドライエッチにより単結晶シリコン1をエッチングし、図2(b)に示すトレンチ10を形成する。異方性ドライエッチにはマイクロ波ドライエッチやICPドライエッチ装置等を用いることが一般的である。また、異方性ドライエッチではエッチングガスにCl2 、SF6 、HBr、O2 等を用いる。ここで、例えばCl2 とO2 とをエッチングガスに用いると、マイクロ波ドライエッチにおけるシリコンのエッチング速度と絶縁膜であるSiO2 とのエッチング速度との比である選択比が約15〜30程度であるために、貼合せ界面の絶縁膜2が露出すると、エッチングレートが単結晶シリコン1のエッチング速度より遅くなるので、貼合せ界面の絶縁膜2がエッチングストッパとしての役割を果たし所望のトレンチ10深さを得ることができる。トレンチエッチング後にマスクに使用した絶縁膜2′をHF液等を用いて全面除去し、酸化によって図2(c)に示す様に表面とトレンチ内部を覆う絶縁膜22を形成する。この際、絶縁膜22の厚みがトレンチ10の幅に対して厚すぎると、トレンチ底部の応力集中により結晶欠陥等が発生する原因となる。発明者らの実験結果によると、トレンチ10の幅が2μmの場合では、絶縁膜22の最大膜厚は1μm以下とする必要がある。すなわち、酸化のみでトレンチ10を完全に埋込む構造にすると応力集中による結晶欠陥が発生する。
【0016】
次に約500℃〜800℃の低温で、気相成長法(CVD法)により第2の多結晶シリコン51をトレンチ10が完全に埋まる厚みで堆積させる。例えばトレンチ10の幅が2μmでトレンチ10内部の2つの絶縁膜22の合計膜厚が0.8μm の場合には、1.2μm 以上の厚みの第2の多結晶シリコン51が必要である。その後、表面に堆積した多結晶シリコンをCMP等の方法により研削、研磨を行って除去する。これによって、第2の多結晶シリコン51はトレンチ内部に残り、トレンチの開口部から盛り上がったり、はみ出す部分がなく、他の箇所は全て絶縁膜22に覆われた図2(d)に示す構造となる。つまり、表面に堆積した第2の多結晶シリコン51の研削、研磨によって、トレンチ10に埋め込んだ第2の多結晶シリコン51の表面は、図2(d)に示す様に、表面に形成した絶縁膜22と同じ面になって露出している。続けて、ホトリソによりトレンチ10以外の箇所、すなわち、後の工程で半導体素子9を形成する箇所の絶縁膜22を、パターンニングとエッチングとによって除去し、半導体素子形成領域を作製する。以上の製造工程を経て、誘電体分離基板が完成する。
【0017】
上記方法により作製された誘電体分離基板を、LSI製造プロセスと同様のプロセスにより各単結晶島8内に半導体素子9を形成し半導体集積回路を作製する。本実施例では、図1に示す様に、単結晶島8の上面に制御電極であるゲート電極13と、主電極であるソース電極S及びドレイン電極Dとを配置した横型の電力半導体素子であるパワーMOSFETを作成した。横型のIGBTも同様に作成できる事は言うまでもない。
【0018】
発明者らの単結晶島8間の絶縁耐圧と基板の湾曲量との実験結果を図5、図6に示す。図5は、トレンチ10の幅が2μm、2つの絶縁膜22の合計した厚みが0.8μm、第2の多結晶シリコン51の厚みが1.2μm 、トレンチ10の深さ5μmの場合の単結晶島8間の絶縁耐圧と、図3、図4に示した従来構造の誘電体分離基板に形成した単結晶島8間の絶縁耐圧とを示す。図5に示す様に、本実施例の誘電体分離基板の単結晶島8は、図3、図4に示した従来技術の誘電体分離基板に形成した単結晶島8間の平均絶縁耐圧1200Vに対して1250Vと同等の絶縁耐圧特性を示した。
【0019】
また、図6に示す様に、誘電体分離基板完成時点での基板湾曲量は、図3、図4に示した従来構造では約100μm〜200μmであったが、本実施例では0〜30μmに改善された。さらに、マスク設計値に対する単結晶島8に形成した半導体素子9の寸法シフト量は、従来技術の−1μm〜−15μmに対し、本実施例では−0.5μm〜1.5μmと大幅に改善した。また、本実施例における誘電体分離基板の製造方法では1回目のホトリソがウエハ貼合せ工程の後であることから、ホトリソターゲット位置精度が向上し、従来技術の誘電体分離基板ではホトリソターゲット位置精度が約1mm〜3mmのバラツキだったのに対し、本実施例では約100μm〜300μmと大きく向上できた。さらに、図4に示した従来技術の製造工程にあった1000℃〜1300℃での第1の多結晶シリコン4の成膜工程が不要となり、非常に簡便な製造工程となっている。
【実施例2】
【0020】
図7に本実施例の半導体装置を示す。本実施例では誘電体分離基板作製時に、支持体の単結晶シリコン7に張合わせる側の単結晶シリコン1の主面に、イオン注入によって高濃度(1×1018cm-3〜1020cm-3)の拡散層を形成しておき、あらかじめ酸化して絶縁膜2を形成した支持体の単結晶シリコン7と貼合せ、熱処理によって2枚のウエハを接合させた。その後、実施例1と同様の方法でトレンチ10を形成した後、図7に示す様に、単結晶島8の底部とトレンチ10の側壁に単結晶島8が接する部分とに高濃度拡散層11を形成する。形成する高濃度拡散層11が、高濃度n+ 層であればアンチモンやリンの拡散等を行い、高濃度p+層であればボロン拡散等を行って、高濃度拡散層11を形成する。高濃度拡散層11を形成した後は、実施例1と同様の製造方法によって基板を完成させる。
【0021】
本実施例でも実施例1と同様に、良好な絶縁耐圧、基板湾曲量、半導体素子9の寸法シフト量、ホトリソターゲット位置精度を示した。
【実施例3】
【0022】
図8に本実施例の半導体装置を示す。本実施例の半導体装置は、実施例1で作製した誘電体分離基板上で図8に示す様に分離された素子領域内に、LOCOS法(Local Oxidation of Silicon法)で形成されたLOCOS酸化膜14と、ゲート酸化膜12と、ゲート電極13と、絶縁膜2とを順次設け、ゲート電極13とSOI基板表面の単結晶島8のシリコンからコンタクトホール15を介して電極配線16を接続した構造になっている。
【0023】
本実施例の半導体装置では、図8に示す様にLOCOS酸化膜14がトレンチ内部の絶縁膜22と第2の多結晶シリコン51とを覆っている点が図1、図7の半導体装置と相違する。本実施例でも実施例1や実施例2と同様に、良好な絶縁耐圧、基板湾曲量、半導体素子9の寸法シフト量、ホトリソターゲット位置精度を示した。
【実施例4】
【0024】
図9に本実施例の半導体装置を示す。本実施例では、実施例1で作製した誘電体分離基板上の分離された素子領域内に、図9に示す様にLOCOS法で形成されたLOCOS酸化膜14と、ゲート酸化膜12と、ゲート電極13と、絶縁膜2とを順次設け、ゲート電極13とSOI基板表面の単結晶シリコン1からコンタクトホール15を介して電極配線16を取り出した。
【0025】
さらに、本実施例の半導体装置では、図9に示す様に、実施例3の電極配線16に代えて3層構造の電極配線を備えており、TiW電極19の第1の電極および第3の電極が、AlSiCu電極20の第2の電極を上下から挟むサンドイッチ構造となっている。本実施例の半導体装置では配線材料に融点の高いTiWを用いているので、組立熱処理(450℃〜600℃)に対する電極配線の信頼性を向上できる。本実施例でも実施例1や実施例2と同様に、良好な絶縁耐圧、基板湾曲量、半導体素子9の寸法シフト量、ホトリソターゲット位置精度を示した。
【実施例5】
【0026】
図10に本実施例の半導体装置を示す。本実施例では、実施例1で作製した誘電体分離基板上の分離された素子領域内に、LOCOS法で形成されたLOCOS酸化膜14と、ゲート酸化膜12と、ゲート電極13と、絶縁膜2と図10に示す様に順次設けた。本実施例の半導体装置では、LOCOS酸化膜14が単結晶島8のシリコン表面を基準として10°〜30°のテーパー角をもつ絶縁膜段差部18を備えた構造になっている。この絶縁膜段差部18は、図10に示す様に、トレンチ内に形成した絶縁膜22より内側の単結晶島8のシリコンの上方に配置されており、絶縁膜段差部18では、絶縁膜22側から単結晶島8の内側に向けてLOCOS酸化膜14が薄くなっている。
【0027】
本実施例の半導体装置の10°〜30°のテーパー角をもつ絶縁膜段差部18は、誘電体分離基板作製の最終工程で半導体素子を形成する箇所をパターンニングとエッチングによって作製する工程のホトリソで、レジストをポジレジストとし、エッチングをHF液等を用いたウエットエッチにすることで形成することができる。このウエットエッチの代わりにドライエッチを用いると、段差部のテーパー角が70°〜90°になるので、後のゲート電極13の配線形成工程で、段差部での断線が発生し易くなる。
【0028】
本実施例では上記のポジレジストとウエットエッチングの組み合わせにより緩やかなテーパーを持つ絶縁膜段差部18を形成し、段差部における電極配線16の断線を防ぎ半導体装置の信頼性を高めた。
【実施例6】
【0029】
図11に本実施例の半導体装置を示す。本実施例では、実施例1で作製した誘電体分離基板上の分離された素子領域内に、LOCOS法で形成されたLOCOS酸化膜14、ゲート酸化膜12、ゲート電極13、絶縁膜2を図11に示す様に順次設け、第2の多結晶シリコン51上部のLOCOS酸化膜14に高さ0.3μm〜0.7μmの段差部23を備えた。
【0030】
実施例1にて作製した誘電体分離基板ではトレンチ上部は第2の多結晶シリコン51基板表面に露出しており、半導体素子の形成段階であるLOCOS酸化工程では、第2の多結晶シリコン51が周囲の絶縁膜2領域に比べ酸化速度が速く、そのために第2の多結晶シリコン51上部に段差23が形成される。この構造とすることで、第2の多結晶シリコン51の上のLOCOS酸化膜14が厚くなり、言い換えると第2の多結晶シリコン51の上のLOCOS酸化膜14の間の絶縁距離が長くなり、LOCOS酸化膜14上部のゲート電極の電極配線16との絶縁性能を高めることができる。
【0031】
本実施例で、段差部23の高さが0.3μmより低いと絶縁性能を向上する効果が小さくなる。また、段差部23の高さが0.7μmより高いと絶縁膜2の表面が平坦にならずに凹凸を生じ、ゲート電極13の電極配線16の断線が生じる場合がある。
【実施例7】
【0032】
図12に本実施例の半導体装置を示す。図12(a)は本実施例の半導体装置の断面の説明図であり、図12(b)は実施例の半導体装置の平面の説明図である。本実施例の半導体装置は、実施例1で作製した誘電体分離基板上に形成した。図12(b)に示す様に、本実施例の半導体装置では、4辺形のトレンチパターンで直線部分から続くコーナー部17の平面形状が、図1(b)とは異なり、全て直角でなく円弧状になっている。コーナー部17が直角に交差する場合、トレンチ10内部が酸化された際に、コーナー部17に応カがかかり、結晶欠陥等の原因となることもあるが、円弧状とすることにより応力緩和の効果が得られ信頼性がより高い半導体装置を製造することができる。トレンチパターンのコーナー部17の半径は、図12(b)に示す第2の多結晶シリコン51の幅の2倍以上あれば良く、好ましくは2倍から20倍あればよい。コーナー部の半径が2倍未満では応力の緩和が不十分になり、20倍以上では概略矩形の単結晶島8の基板平面の形状が保持できず、基板面に形成する単結晶島8の密度を上げにくくなる。
【図面の簡単な説明】
【0033】
【図1】実施例1の半導体装置の説明図。
【図2】実施例1の半導体装置の製造工程の説明図。
【図3】従来技術の半導体装置の断面図。
【図4】従来技術の半導体装置の製造工程の説明図。
【図5】実施例1の誘電体分離構造と従来技術との絶縁耐圧の説明図。
【図6】実施例1の誘電体分離構造と従来技術との基板湾曲量の説明図。
【図7】実施例2の半導体装置の断面図。
【図8】実施例3の半導体装置の断面図。
【図9】実施例4の半導体装置の断面図。
【図10】実施例5の半導体装置の断面図。
【図11】実施例6の半導体装置の断面図。
【図12】実施例7の半導体装置の説明図。
【符号の説明】
【0034】
1、7…単結晶シリコン、2、2′、21、22…絶縁膜、3…分離溝、4…第1の多結晶シリコン、5、51…第2の多結晶シリコン、6…平滑面、8…単結晶島、9…半導体素子、10…トレンチ、11…高濃度拡散層、12…ゲート酸化膜、13…ゲート電極、14…LOCOS酸化膜、15…コンタクトホール、16…電極配線、17…コーナー部、18…絶縁膜段差部、19…TiW電極、20…AlSiCu電極、23…段差部。
【特許請求の範囲】
【請求項1】
支持体基板の上に絶縁膜を介して複数の単結晶島を配置したSOI基板(Silicon on Insulator)に電力半導体素子を形成した半導体装置において、
前記複数の単結晶島の周囲が閉ループパターンのトレンチで囲まれており、
該トレンチの内部が、トレンチ内壁を被覆する絶縁膜と、該絶縁膜で挟まれた多結晶シリコン膜とによって埋め込まれていることを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置において、前記電力半導体素子を形成した単結晶島の、前記トレンチ内壁を被覆する絶縁膜に接する部分と前記支持体基板の絶縁膜に接する部分とに、高濃度の拡散層が形成されていることを特徴とする半導体装置。
【請求項3】
請求項1に記載の半導体装置において、分離された素子領域である前記単結晶島に、LOCOS酸化膜と、ゲート酸化膜と、該ゲート酸化膜の上に配置されたゲート電極と、該ゲート電極と前記LOCOS酸化膜とを覆う絶縁膜とが形成され、該絶縁膜に形成したコンタクトホールを介してゲート電極とS単結晶島とから電極配線が取り出されていることを特徴とする半導体装置。
【請求項4】
請求項3に記載の半導体装置において、絶縁膜に形成したコンタクトホールを介してゲート電極とS単結晶島とから取り出されている電極配線が、AlSiCu電極配線をTiW電極配線で上下から挟んた積層構造であることを特徴とする半導体装置。
【請求項5】
請求項3に記載の半導体装置において、前記LOCOS酸化膜に単結晶島のシリコン表面を基準として10°〜30°のテーパー角をもつ段差部があり、該段差部があることを特徴とする半導体装置。
【請求項6】
請求項3に記載の半導体装置において、前記LOCOS酸化膜の、前記トレンチ内に埋め込んだ多結晶シリコン上部に高さが0.3μm〜0.7μmの段差部があることを特徴とする半導体装置。
【請求項7】
請求項3に記載の半導体装置において、前記単結晶島に形成された電力半導体素子がパワーMOSFETであることを特徴とする半導体装置。
【請求項8】
請求項3に記載の半導体装置において、前記単結晶島に形成された電力半導体素子がIGBTであることを特徴とする半導体装置。
【請求項9】
請求項1に記載の半導体装置において、SOI基板の表面に形成されたトレンチの閉ループパターンが、直線部分から続くコーナー部を円弧状にしていることを特徴とする半導体装置。
【請求項10】
支持体のシリコン基板の上に絶縁膜を介して複数のシリコン単結晶島を配置したSOI基板(Silicon on Insulator)に電力半導体素子を形成した半導体装置において、
前記複数の単結晶島の周囲が4辺形の閉ループの平面パターンのトレンチで囲まれており、
該トレンチの内部が、対向するトレンチ内壁をそれぞれ被覆するSiO2 絶縁膜と、該SiO2 絶縁膜で挟まれた多結晶シリコン膜とによって埋め込まれており、前記トレンチの開口部に前記SiO2 絶縁膜と多結晶シリコン膜とが同じ平面に露出していることを特徴とする半導体装置。
【請求項11】
請求項10に記載の半導体装置において、前記トレンチ開口部に露出しているSiO2絶縁膜と多結晶シリコン膜との上がLOCOS酸化膜で覆われていることを特徴とする半導体装置。
【請求項12】
支持体基板の上に絶縁膜を介して複数の単結晶島を配置したSOI基板(Silicon on Insulator)に電力半導体素子を形成した半導体装置において、
前記複数の単結晶島の周囲が閉ループパターンのトレンチで囲まれており、
該トレンチの内部が、トレンチ内壁を被覆する絶縁膜と、該絶縁膜で挟まれた多結晶シリコン膜とによって埋め込まれていて、
前記単結晶島の上面に前記電力半導体素子の制御電極と第1の主電極と第2の主電極とを形成したことを特徴とする半導体装置。
【請求項13】
請求項12に記載の半導体装置において、前記単結晶島に形成した電力半導体素子がパワーMOSFETであることを特徴とする半導体装置。
【請求項14】
請求項12に記載の半導体装置において、前記単結晶島に形成した電力半導体素子がIGBTであることを特徴とする半導体装置。
【請求項1】
支持体基板の上に絶縁膜を介して複数の単結晶島を配置したSOI基板(Silicon on Insulator)に電力半導体素子を形成した半導体装置において、
前記複数の単結晶島の周囲が閉ループパターンのトレンチで囲まれており、
該トレンチの内部が、トレンチ内壁を被覆する絶縁膜と、該絶縁膜で挟まれた多結晶シリコン膜とによって埋め込まれていることを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置において、前記電力半導体素子を形成した単結晶島の、前記トレンチ内壁を被覆する絶縁膜に接する部分と前記支持体基板の絶縁膜に接する部分とに、高濃度の拡散層が形成されていることを特徴とする半導体装置。
【請求項3】
請求項1に記載の半導体装置において、分離された素子領域である前記単結晶島に、LOCOS酸化膜と、ゲート酸化膜と、該ゲート酸化膜の上に配置されたゲート電極と、該ゲート電極と前記LOCOS酸化膜とを覆う絶縁膜とが形成され、該絶縁膜に形成したコンタクトホールを介してゲート電極とS単結晶島とから電極配線が取り出されていることを特徴とする半導体装置。
【請求項4】
請求項3に記載の半導体装置において、絶縁膜に形成したコンタクトホールを介してゲート電極とS単結晶島とから取り出されている電極配線が、AlSiCu電極配線をTiW電極配線で上下から挟んた積層構造であることを特徴とする半導体装置。
【請求項5】
請求項3に記載の半導体装置において、前記LOCOS酸化膜に単結晶島のシリコン表面を基準として10°〜30°のテーパー角をもつ段差部があり、該段差部があることを特徴とする半導体装置。
【請求項6】
請求項3に記載の半導体装置において、前記LOCOS酸化膜の、前記トレンチ内に埋め込んだ多結晶シリコン上部に高さが0.3μm〜0.7μmの段差部があることを特徴とする半導体装置。
【請求項7】
請求項3に記載の半導体装置において、前記単結晶島に形成された電力半導体素子がパワーMOSFETであることを特徴とする半導体装置。
【請求項8】
請求項3に記載の半導体装置において、前記単結晶島に形成された電力半導体素子がIGBTであることを特徴とする半導体装置。
【請求項9】
請求項1に記載の半導体装置において、SOI基板の表面に形成されたトレンチの閉ループパターンが、直線部分から続くコーナー部を円弧状にしていることを特徴とする半導体装置。
【請求項10】
支持体のシリコン基板の上に絶縁膜を介して複数のシリコン単結晶島を配置したSOI基板(Silicon on Insulator)に電力半導体素子を形成した半導体装置において、
前記複数の単結晶島の周囲が4辺形の閉ループの平面パターンのトレンチで囲まれており、
該トレンチの内部が、対向するトレンチ内壁をそれぞれ被覆するSiO2 絶縁膜と、該SiO2 絶縁膜で挟まれた多結晶シリコン膜とによって埋め込まれており、前記トレンチの開口部に前記SiO2 絶縁膜と多結晶シリコン膜とが同じ平面に露出していることを特徴とする半導体装置。
【請求項11】
請求項10に記載の半導体装置において、前記トレンチ開口部に露出しているSiO2絶縁膜と多結晶シリコン膜との上がLOCOS酸化膜で覆われていることを特徴とする半導体装置。
【請求項12】
支持体基板の上に絶縁膜を介して複数の単結晶島を配置したSOI基板(Silicon on Insulator)に電力半導体素子を形成した半導体装置において、
前記複数の単結晶島の周囲が閉ループパターンのトレンチで囲まれており、
該トレンチの内部が、トレンチ内壁を被覆する絶縁膜と、該絶縁膜で挟まれた多結晶シリコン膜とによって埋め込まれていて、
前記単結晶島の上面に前記電力半導体素子の制御電極と第1の主電極と第2の主電極とを形成したことを特徴とする半導体装置。
【請求項13】
請求項12に記載の半導体装置において、前記単結晶島に形成した電力半導体素子がパワーMOSFETであることを特徴とする半導体装置。
【請求項14】
請求項12に記載の半導体装置において、前記単結晶島に形成した電力半導体素子がIGBTであることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2007−88312(P2007−88312A)
【公開日】平成19年4月5日(2007.4.5)
【国際特許分類】
【出願番号】特願2005−277035(P2005−277035)
【出願日】平成17年9月26日(2005.9.26)
【出願人】(000005108)株式会社日立製作所 (27,607)
【出願人】(000233273)日立原町電子工業株式会社 (15)
【Fターム(参考)】
【公開日】平成19年4月5日(2007.4.5)
【国際特許分類】
【出願日】平成17年9月26日(2005.9.26)
【出願人】(000005108)株式会社日立製作所 (27,607)
【出願人】(000233273)日立原町電子工業株式会社 (15)
【Fターム(参考)】
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