半導体装置、表示装置及びその製造方法
【課題】閾値電圧などのばらつきを低減させることができ、信頼性の高い高性能なＴＦＴ特性を持つ半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置は、基板上に形成され、ソース領域４ｃ、ドレイン領域４ｄ及びチャネル領域４ｂを有する多結晶半導体層４ａと、多結晶半導体層４ａのソース領域４ｃ及びドレイン領域４ｄ上に形成された金属性導電層６と、多結晶半導体層４ａと金属性導電層６との間に形成された合金層５とを有し、多結晶半導体層４ａは、チャネル領域４ｂの膜厚が、金属性導電層６が形成された領域の膜厚より薄くなるように形成された凹部４ｅを有し、凹部４ｅの深さＸと、合金層５の膜厚Ｙと、金属性導電層６の膜厚ｔとが、次の関係を満たしている。
０．１ｔ≦Ｙ≦０．３ｔ
０．３Ｙ≦Ｘ≦２Ｙ
【解決手段】本発明の一態様に係る半導体装置は、基板上に形成され、ソース領域４ｃ、ドレイン領域４ｄ及びチャネル領域４ｂを有する多結晶半導体層４ａと、多結晶半導体層４ａのソース領域４ｃ及びドレイン領域４ｄ上に形成された金属性導電層６と、多結晶半導体層４ａと金属性導電層６との間に形成された合金層５とを有し、多結晶半導体層４ａは、チャネル領域４ｂの膜厚が、金属性導電層６が形成された領域の膜厚より薄くなるように形成された凹部４ｅを有し、凹部４ｅの深さＸと、合金層５の膜厚Ｙと、金属性導電層６の膜厚ｔとが、次の関係を満たしている。
０．１ｔ≦Ｙ≦０．３ｔ
０．３Ｙ≦Ｘ≦２Ｙ
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、表示装置及びその製造方法に関し、特に非晶質半導体層であるアモルファスシリコンをレーザアニールにより結晶化した多結晶半導体層であるポリシリコンを用いた半導体装置、表示装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、低温ポリシリコンＴＦＴ（Thin Film Transistor）構造の半導体装置を用いた液晶ディスプレイや有機ＥＬディスプレイなどの表示装置は、高精細、高移動度、高信頼性が得られることから注目されている。
【０００３】
以下、図１０を参照して低温ポリシリコンＴＦＴ構造の半導体装置の製造方法について述べる。図１０は、従来の半導体装置の構造を示す図である。まず、ガラス基板１上にプラズマＣＶＤ法により、下地窒化膜２、下地酸化膜３、非晶質半導体層としてアモルファスシリコンを順次形成する。次に、アニール処理を行い、アモルファスシリコン中の水素濃度を低下させる。そして、レーザアニール法により、アモルファスシリコンを結晶化させ、多結晶半導体層であるポリシリコンにする。次に、スパッタ法により金属性導電層６を形成する。このとき、金属性導電層と多結晶半導体層との界面に多結晶半導体層と金属性導電層６の合金層５が形成される。
【０００４】
その後、金属性導電層６を写真製版により所望のパターンにパターニングする。次に、多結晶半導体層を写真製版により所望のパターンにパターニングする。そして、多結晶半導体層のチャネル領域４ｂにあたる部分の金属性導電層６をエッチングして除去する。次に、多結晶半導体層と金属性導電層６の合金層５をエッチングして除去する。金属性導電層６は、多結晶半導体層のチャネル領域４ｂを除いたソース領域４ｃ・ドレイン領域４ｄ及び保持容量部のみに形成される。
【０００５】
次に、ＣＶＤ法によりゲート絶縁膜７を形成する。そして、スパッタ法によりゲート配線８を形成する。ゲート配線８は、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料又は合金材料である。次に、写真製版によりレジストパターンを形成して、エッチング液でゲート配線８を所望の形状にパターニングした後、レジストを除去する。
【０００６】
次に、形成したゲート配線８をマスクとして、多結晶半導体層のソース領域４ｃ・ドレイン領域４ｄに不純物を導入する。ここで、導入する不純物元素として、Ｐ、Ｂを用いることができる。Ｐを導入すればｎ型のＴＦＴを形成することができ、Ｂを導入すればｐ型のＴＦＴを形成することができる。片チャネルの低温ポリシリコンＴＦＴは、用いられる表示デバイスの仕様により、ｎ型かｐ型かを作り分けることができる。さらに、ＣＭＯＳ構造のようにｎ型、ｐ型の両チャネルの低温ポリシリコンＴＦＴを形成することもできる。
【０００７】
次に、プラズマＣＶＤ法により、層間絶縁層９を形成する。層間絶縁層９は、ＳｉＨ４とＮ２Ｏ、又はＴＥＯＳ（tetra ethoxy silane、Ｓｉ（ＯＣ２Ｈ５）４）とＯ２を反応させた酸化シリコン膜、ＳｉＨ４とＮＨ３を反応させた窒化シリコン膜や、ＳｉＨ４とＮ２Ｏ、ＮＨ３を反応させた酸窒化シリコン膜の単層膜や積層膜を用いることができる。
【０００８】
次に、イオンドーピング法により、ドーピングしたＰ（リン）や、Ｂ（ボロン）を拡散させるため、熱処理を行う。次に、スパッタ法により、信号線１０を形成する。信号線１０となる導電膜は、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜である。次に、写真製版によりレジストパターンを形成して、エッチング液で信号線１０を所望の形状にパターニングした後、レジストを除去する。
【０００９】
次に、プラズマＣＶＤ法により、保護膜１１を形成する。その後、写真製版によりレジストパターンを形成して、ドライエッチング法でゲート絶縁膜７、層間絶縁層９及び保護膜１１にコンタクトホールを形成した後、レジストを除去する。
【００１０】
次に、スパッタ法により、画素電極１３を形成する。画素電極１３は、ＩＴＯやＩＺＯなどの透明性を有する導電膜であればよい。次に、写真製版により、レジストパターンを形成して、エッチング液で画素電極１３を所望の形状にパターニングし、レジストを除去する。上記製造方法により、低温ポリシリコンＴＦＴ構造の半導体装置が完成する。このようなチャネル領域の厚さがソース領域４ｃ、ドレイン領域４ｄよりも薄くなっている半導体装置は、例えば、特許文献１に記載されている。
【００１１】
【特許文献１】特開２００６−３１３７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上説明したように、従来の半導体装置では、多結晶半導体層のチャネル領域４ｂ上の金属性導電層６と合金層５とを除去している。しかしながら、多結晶半導体層のチャネル領域４ｂ上の金属性導電層６と合金層５を除去しただけでは、清浄な多結晶半導体層のチャネル領域が形成されていないことがわかった。このため、閾値電圧などの特性がばらついて、半導体装置のＴＦＴ特性を低下させてしまうという問題があった。
【００１３】
本発明は、このような事情を背景としてなされたものであり、本発明の目的は、閾値電圧などのばらつきを低減させることができ、信頼性の高い高性能なＴＦＴ特性を持つ半導体装置、これを用いた表示装置及びこれらの製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一態様に係る半導体装置は、基板上に形成され、ソース領域、ドレイン領域及びチャネル領域を有する半導体層と、前記半導体層のソース領域及びドレイン領域上に形成された金属性導電層と、前記半導体層と前記金属性導電層との間に形成された、前記半導体層と前記金属性導電層との合金層とを有し、前記半導体層は、前記チャネル領域の膜厚が、前記金属性導電層が形成された領域の膜厚より薄くなるように形成された凹部を有し、前記凹部の深さＸと、前記合金層の膜厚Ｙと、前記金属性導電層の膜厚ｔとが、次の２式の関係を満たしていることを特徴とするものである。
０．１ｔ≦Ｙ≦０．３ｔ
０．３Ｙ≦Ｘ≦２Ｙ
【００１５】
本発明の一態様に係る半導体装置の製造方法は、基板上に半導体層を形成する工程と、前記半導体層上に金属性導電層を形成し、前記半導体層と前記金属性導電層との間に前記半導体層と前記金属性導電層との合金層が形成される工程と、前記半導体層のチャネル領域上の前記金属性導電層を除去する工程と、前記半導体層のチャネル領域上の前記合金層を除去するとともに、前記半導体層のチャネル領域を除去して、前記半導体層のチャネル領域に凹部を形成する工程とを含み、前記凹部の深さＸと、前記合金層の膜厚Ｙと、前記金属性導電層の膜厚ｔとが、次の２式の関係を満たすように前記凹部を形成することを特徴とする。
０．１ｔ≦Ｙ≦０．３ｔ
０．３Ｙ≦Ｘ≦２Ｙ
【発明の効果】
【００１６】
本発明によれば、閾値電圧などのばらつきを低減させることができ、信頼性の高い高性能なＴＦＴ特性を持つ半導体装置、これを用いた表示装置及びこれらの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を適用可能な実施の形態について説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。
【００１８】
実施の形態１．
本発明の実施の形態１に係る表示装置について、図１及び図２を参照して説明する。本実施の形態に係る表示装置は、半導体装置の一例である薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス表示装置である。ここでは、表示装置の一例として透過型液晶表示装置について説明する。図１は、本実施の形態に係る液晶表示装置１００の構成を示す平面図である。また、図２は本実施の形態に係る液晶表示装置１００の構成を示す断面図である。なお、説明のため、図１においては対向基板等の図示を省略している。
【００１９】
図１及び図２に示すように、液晶表示装置１００は、液晶パネル１０１とバックライト１０２とを備えている。液晶パネル１０１は、薄膜トランジスタ基板（ＴＦＴ基板）１、対向基板２０、シール材２１、液晶２２、スペーサ２３、ゲート線（走査線）２４、ソース線（信号線）２５、配向膜２６、対向電極２７、偏光板２８、ゲートドライバ２９、ソースドライバ３０を備えている。本発明において注目すべき点はＴＦＴ基板１に形成されたＴＦＴであり、後に詳述する。
【００２０】
ＴＦＴ基板１の表示領域には、複数のゲート線２４と複数のソース線２５とが形成されている。複数のゲート線２４は平行に設けられている。同様に、複数のソース線２５は平行に設けられている。ゲート線２４とソース線２５とは、絶縁層を介して互いに交差するように形成されている。
【００２１】
また、ゲート線２４とソース線２５の交差点付近には薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）３１が設けられている。そして、隣接するゲート線２４とソース線２５とで囲まれた領域には、画素電極（不図示）が形成されている。隣接するゲート線２４とソース線２５とで囲まれた領域が画素となる。従って、ＴＦＴ基板１上には、画素がマトリクス状に配列される。ＴＦＴ３１のゲートがゲート線２４に、ソースがソース線２５に、ドレインが画素電極に、それぞれ接続される。画素電極は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性薄膜から形成されている。
【００２２】
図２に示すように、液晶パネル１０１は、ＴＦＴ基板１と、ＴＦＴ基板１に対向配置される対向基板２０と、両基板を接着するシール材２１との間の空間に液晶２２を封入した構成を有している。両基板の間は、スペーサ２３によって、所定の間隔となるように維持されている。ＴＦＴ基板１及び対向基板２０としては、光透過性のあるガラス基板、石英基板等の絶縁性基板が用いられる。
【００２３】
ＴＦＴ基板１において、上述した各電極及び配線等の上には配向膜２６が形成されている。一方、対向基板２０のＴＦＴ基板１に対向する面には、カラーフィルタ（不図示）、ＢＭ（Black Matrix）（不図示）、対向電極２７、配向膜２６等が形成されている。また、ＴＦＴ基板１及び対向基板２０の外側の面にはそれぞれ、偏光板２８が貼着されている。
【００２４】
さらに、図１に示すように、ＴＦＴ基板１の周辺領域には、ゲートドライバ２９及びソースドライバ３０が設けられている。ゲート線２４は、表示領域から周辺領域まで延設されている。そして、ゲート線２４は、ＴＦＴ基板１の端部で、ゲートドライバ２９に接続される。ソース線２５も同様に表示領域から周辺領域まで延設されている。そして、ソース線２５は、ＴＦＴ基板１の端部で、ソースドライバ３０と接続される。
【００２５】
液晶パネル１０１の背面には、バックライト１０２が備えられている。バックライト１０２は、液晶パネル１０１の反視認側から当該液晶パネル１０１に対して光を照射する。バックライト１０２としては、例えば、光源、導光板、反射シート、拡散シート、プリズムシート、反射偏光シートなどを備えた一般的な構成のものを用いることができる。
【００２６】
ここで図３を参照して、ＴＦＴ基板１について詳細に説明する。図３は、本実施の形態に係る半導体装置を用いたＴＦＴ基板１の構成を示す図である。上述したように、ＴＦＴ基板１は、ガラス基板や石英基板等の透過性を有する絶縁性基板である。図３に示すように、ＴＦＴ基板１上には、半導体層の下地膜として第１の下地膜２、第２の下地膜３が順次積層して形成されている。第１の下地膜２、第２の下地膜３としては、透過性絶縁膜であるＳｉＮ膜やＳｉＯ２膜を用いることができる。これらの下地膜は、主にガラス基板からのＮａなどの可動イオンが半導体層へ拡散することを防止する目的で設けられる。
【００２７】
第２の下地膜３の上には、多結晶半導体層４ａが形成されている。多結晶半導体層４ａは、ソース領域４ｃ、チャネル領域４ｂ、ドレイン領域４ｄを有している。具体的には、多結晶半導体層４ａには不純物を含む導電性領域があり、この部分がソース領域４ｃ、ドレイン領域４ｄを形成する。そして、ソース・ドレイン領域に挟まれる領域がチャネル領域となる。また、多結晶半導体層４ａは、保持容量部となる領域まで延在して形成されている。この多結晶半導体層４ａを用いてＴＦＴ及び保持容量が形成される。
【００２８】
多結晶半導体層４ａ上には、ソース領域４ｃ及びドレイン領域４ｄに対応するように、金属性導電層６が形成されている。金属性導電層６としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａなどの金属膜や、これらを主成分とし、金属あるいは非金属元素を含む導電性を有する合金膜が用いられる。金属性導電層６は、ソース領域４ｃ・ドレイン領域４ｄと電気的に接続される。また、金属性導電層６は、ＴＦＴ３１に直列に接続される保持容量を形成する多結晶半導体層４ａ上にも形成される。このように低抵抗な金属性導電層６を保持容量の下部電極となる多結晶半導体層４ａに積層することにより、下部電極には所望の電圧を確実に印加することが可能となり、安定した容量が形成される。また、多結晶半導体層４ａ上に金属性導電層６を形成しているために、後述する画素電極である透明導電性酸化膜をコンタクトホールを介して接続した場合でも、多結晶半導体層が酸化されることはなく、良好なコンタクト抵抗を得ることができるという効果を奏する。
【００２９】
ここで、金属性導電層６の膜厚ｔは、３０ｎｍ以下、好ましくは２５ｎｍ以下である。金属性導電層６の膜厚が３０ｎｍを超える場合には、下層の多結晶半導体層４ａに不純物イオンが十分に到達できず、金属性導電層６と多結晶半導体層４ａとのオーミック性コンタクトが得られなくなるからである。
【００３０】
また、多結晶半導体層４ａ上に金属性導電層６を形成したとき、多結晶半導体層４ａと金属性導電層６との界面に、多結晶半導体層４ａと金属性導電層６との合金層５が形成される。この合金層５は、その膜厚をＹとすると、０．１ｔ≦Ｙ≦０．３ｔの範囲で形成される。形成する金属性導電層６の膜厚ｔが厚くなるほど基板温度が上昇するので、合金層５の膜厚も厚くなる。
【００３１】
多結晶半導体層４ａには、チャネル領域４ｂの膜厚が金属性導電層６が形成された領域の膜厚より薄くなるように、凹部４ｅが形成されている。ここで、図４を参照して、多結晶半導体層４ａに形成された凹部４ｅについて詳細に説明する。図４は、本発明に係るＴＦＴの構成の一部を示す図である。図４に示すように、多結晶半導体層４ａのチャネル領域４ｂには凹部４ｅが形成されている。
【００３２】
凹部４ｅの深さＸ（多結晶半導体層４ａのチャネル領域４ｂの削り量）と、合金層５の膜厚Ｙとは、０．３Ｙ≦Ｘ≦２Ｙの関係を満たすようにする。また、凹部４ｅの深さＸ及び合金層５の膜厚Ｙを足し合わせた深さＺ（合金層５とチャネル領域４ｂのトータルの削り量）は、１．３Ｙ≦Ｚ≦３Ｙを満たすこととなる。
【００３３】
このような多結晶半導体層４ａのチャネル領域４ｂに凹部４ｅを形成した半導体装置における、凹部４ｅの深さＸと合金層５の膜厚Ｙを足し合わせた深さＺ（トータルの削り量Ｚ＝Ｘ＋Ｙ）とＣＶ特性の関係について説明する。一般にＣＶ曲線は図５に示すＣＶ曲線Ａとなる。しかし、チャネル領域４ｂ表面が清浄でなく、金属汚染などがあれば、ＣＶ曲線はＣＶ曲線Ｂとなる。
【００３４】
本実施の形態では、トータルの削り量Ｚ（Ｚ＝Ｘ＋Ｙ）を変更して、そのときのＣＶ曲線を求めた。ここでは、合金層５の膜厚ＹはＹ＝２ｎｍで固定とするため、凹部４ｅの深さ（多結晶半導体層４ａの削り量）Ｘを変更した。そして、そのＣＶ曲線の傾斜部の接線の傾きを求めた。ＣＶ曲線の傾斜部の接線の傾きは、図５の接線Ａ、接線Ｂの傾きに相当する。
【００３５】
図６にトータルの削り量Ｚと接線の傾きの関係を示す。接線の傾き（単位は任意）が大きいほど、チャネル領域の表面が清浄であり、ＣＶ特性が良好であることを示している。図６を見ると、ＣＶ特性が良好なのは、トータルの削り量Ｚが２．３ｎｍ≦Ｚ≦６．２ｎｍの範囲である。なお、本実施の形態では合金層５の膜厚ＹはＹ＝２ｎｍで固定なので、図６においてトータルの削り量Ｚが２ｎｍより小さい場合、チャネル領域４ｂ上に合金層５が残ったままの状態となる。
【００３６】
従って、関係式０．３Ｙ≦Ｘ≦２Ｙ、１．３Ｙ≦Ｚ≦３Ｙを満足するように、多結晶半導体層４ａのチャネル領域４ｂをエッチングすると、ＴＦＴ特性の良好な半導体装置を得ることができる。すなわち、Ｙ＝２ｎｍのとき、凹部４ｅの深さＸは０．６ｎｍ≦Ｘ≦４ｎｍ、トータルの削り量Ｚは２．６ｎｍ≦Ｚ≦６ｎｍとなる。これにより、半導体装置のＣＶ特性を良好な範囲とすることができる。
【００３７】
また、半導体装置を製造する際に、半導体装置を作成した後にＴＦＴ特性を測定すると、結果が最後にしかわからないため時間がかかってしまう。しかしながら本発明によれば、多結晶半導体層４ａのチャネル領域４ｂの膜厚を測定し管理すれば、製造途中でＴＦＴ特性を把握することができる。このとき、問題があれば、すぐに対策を講じることができ、歩留低下を抑制することができる。
【００３８】
多結晶半導体層４ａ、金属性導電層６の上には、ゲート絶縁層７が形成されている。ゲート絶縁層７としては、ＳｉＮ膜、ＳｉＯ２膜等が用いられる。ゲート絶縁層７の上には、保持容量部の上部電極、ゲート電極、ゲート配線を形成するための導電膜８が形成されている。導電膜８としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜を用いることができる。導電膜８上には、基板表面の略全体を覆うように、層間絶縁層９が形成されている。層間絶縁層９上には、信号線１０が形成されている。信号線１０としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜を用いることができる。
【００３９】
信号線上には、保護膜１１が基板表面の略全体を覆うように形成されている。保護膜１１としては、ＳｉＮ膜が用いられる。保護膜１１、層間絶縁層９、ゲート絶縁膜５には、コンタクトホール１２が形成されている。コンタクトホール１２には、多結晶半導体層４ａのソース領域４ｃに到達するコンタクトホール１２ａ、ドレイン領域４ｄに到達するコンタクトホール１２ｂ、信号線１０に到達するコンタクトホール１２ｃが含まれる。多結晶半導体層４ａのソース領域４ｃに到達するコンタクトホール１２ａ、ドレイン領域４ｄに到達するコンタクトホール１２ｂでは、保護膜１１、層間絶縁層９、ゲート絶縁膜５が除去され、多結晶半導体層４ａのソース領域４ｃ、ドレイン領域４ｄ上の金属性導電層６が露出されている。すなわち、金属性導電層６は、コンタクトホール１２ａ、１２ｂの底部である。また、信号線１０に到達するコンタクトホール１２ｃでは、信号線１０が露出している。
【００４０】
保護層１１の上には、画素電極１３が形成されている。画素電極１３は、コンタクトホール１２を介して、信号線１０、ソース領域４ｃ及びドレイン領域４ｄ上の金属性導電層６に接続される。画素電極１３としては、ＩＴＯやＩＺＯ等の透明性を有する導電膜が用いられる。
【００４１】
ここで、図７〜図９を参照して本実施の形態に係る表示装置の製造方法について説明する。図７〜図９は、本実施の形態に係る表示装置の製造工程断面図である。図７（ａ）に示すように、ＴＦＴ基板１の上に、ＣＶＤ法を用いて、第１の下地層２、第２の下地層３を積層して形成する。本実施の形態では、ガラス基板上にＳｉＮ膜を４０〜６０ｎｍの膜厚に成膜し、さらにＳｉＯ２膜を１８０〜２２０ｎｍの膜厚で成膜する積層構造とした。なお、上記の膜構成、膜厚に限るものではない。
【００４２】
次に、第２の下地層３の上に非晶質半導体層４をＣＶＤ法により形成する。本実施の形態では、非晶質半導体層４としてアモルファスシリコン膜を用いた。また、アモルファスシリコン膜は、３０〜１００ｎｍ、好ましくは、６０〜８０ｎｍの膜厚に成膜する。これらの下地膜２、３及び非晶質半導体層４は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができる。
【００４３】
なお、非晶質半導体層４の成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体層４の膜中に、多量に含有された水素を低減するために行う。本実施の形態では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に過熱し、非晶質半導体層４を成膜した基板を４５分間保持した。このような処理を行っておくことにより、非晶質半導体層４を結晶化する際に、温度が上昇しても水素の急激な脱離は起こらない。そして、非晶質半導体層４の表面荒れを抑制することができる。そして、非晶質半導体層４の表面に形成された自然酸化膜をフッ酸などでエッチング除去する。
【００４４】
次に、図７（ｂ）に示すように、非晶質半導体層４に対して窒素などのガスを吹き付けながら、非晶質半導体層４の上からレーザ光を照射する。レーザ光は、所定の光学系を通して線状のビームに変換され、非晶質半導体層４に照射される。本実施の形態では、レーザ光として、ＹＡＧレーザの第２高調波（発振波長：５３２ｎｍ）を用いた。ＹＡＧレーザの第２高調の代わりにエキシマレーザを用いることも可能である。ここで、窒素を噴きつけながら非晶質半導体層４にレーザ光を照射することにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施の形態では、結晶表面の平均粗さを３ｎｍ以下にまで小さくしている。これにより、非晶質半導体層４を結晶化して多結晶半導体層４ａが得られる。このように形成した多結晶半導体層４ａであるポリシリコン膜を用いて、ＴＦＴ及び保持容量が形成される。
【００４５】
上述の通り、多結晶半導体層４ａには不純物を含む導電性領域があり、この部分がソース領域４ｃ、ドレイン領域４ｄを形成する。そして、ソース・ドレイン領域に挟まれる領域がチャネル領域４ｂとなる。
【００４６】
さらに、図７（ｃ）に示すように、ＴＦＴ３１に直列に接続される保持容量を形成する多結晶半導体層４ａ上と、ソース領域４ｃ、ドレイン領域４ｄ上に金属性導電層６を形成する。多結晶半導体層４ａ上の金属性導電層６は、スパッタリング法で形成する。金属性導電層６としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａなどの金属膜や、これらを主成分とし、金属あるいは非金属元素を含む導電性を有する合金膜を用いることができる。本実施の形態では、Ｍｏ膜をおよそ２０ｎｍの膜厚として、ＤＣマグネトロンを用いたスパッタリング法により形成した。
【００４７】
このように、金属性導電層６は、多結晶半導体層４ａのソース領域４ｃ及びドレイン電極４ｄとコンタクトする。このため、後述する画素電極である透明導電性酸化膜を、コンタクトホールを介して接続した場合でも、多結晶半導体層４ａが酸化されることはなく、良好なコンタクト抵抗を得ることができるという効果を奏する。
【００４８】
また、低抵抗な金属性導電層６を保持容量の下部電極となる多結晶半導体層４ａに積層することにより、下部電極には所望の電圧を確実に印加することが可能となり、安定した容量を形成することができる。さらに、保持容量の下部電極用の多結晶半導体層４ａの上に金属性導電層６を形成しているために、多結晶半導体層４ａを低抵抗化するためのドーピング工程を削減することができる。このため、写真製版工程を削減することが可能となり、生産性が向上するという効果を奏する。
【００４９】
ここで、金属性導電層６の膜厚ｔを２０ｎｍとしたが、３０ｎｍ以下、好ましくは２５ｎｍ以下であればよい。３０ｎｍを超える膜厚の場合には、この後に行う不純物イオンドーピングのマスクとなり、下層の多結晶半導体層に不純物イオンが十分に到達できず、金属性導電層６と多結晶半導体層４ａとのオーミック性コンタクトが得られなくなるからである。
【００５０】
また、金属性導電層６を多結晶半導体層４ａ上に形成したとき、金属性導電層６と多結晶半導体層４ａの界面に金属性導電層６と多結晶半導体層４ａの合金層５が形成されている。本実施の形態では、合金層５としてＭｏＳｉ層が形成される。この合金層５は、膜厚をＹとすると、０．１ｔ≦Ｙ≦０．３ｔの範囲で形成される。形成する金属性導電層６の膜厚が厚くなるほど、基板温度が上昇するので、合金層５の膜厚も厚くなる。ここでは、スパッタリング時の温度を１８０℃とし、形成する金属性導電層６の膜厚ｔを２０ｎｍとすると、形成される合金層５の膜厚Ｙは２ｎｍとなった。
【００５１】
次に、多結晶半導体層４ａとその上に接するように形成された金属性導電層６の上に、公知のハーフトーンマスクを用いることにより、１回の写真製版工程で段差のあるフォトレジストパターンを形成する。すなわち、所望の多結晶半導体層形状部分のフォトレジストの膜厚を薄く形成し、所望の金属性導電層形状部分のフォトレジストの膜厚を厚く形成する。このようなレジストパターンを用いて、金属性導電層６及び多結晶半導体層４ａをパターニングする。このような膜厚の異なるフォトレジストパターンは、ハーフトーン露光技術若しくはグレートーン露光技術を用いて形成することが可能である。すなわち、露光光の透過率を減じるフィルター膜もしくはフィルター層をフォトマスクに設ける方法、あるいは、パターンを細かいスリット状に分割して光の回折現象を利用する方法等を用いることが可能である。
【００５２】
そして、燐酸及び硝酸を混合した薬液を用いたウエットエッチング法により、金属性導電層６を所望の形状に加工する。その後、ＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、多結晶半導体層４ａを島状に加工する。また、エッチングガスにＯ２を混合しているため、写真製版法により形成したレジストを後退させながら、エッチングすることが可能となる。これにより、図８（ｄ）に示すように、多結晶シリコン層４ａは端部にテーパー形状を有する構造とすることができる。
【００５３】
次に、アッシング処理によって、フォトレジストパターンの膜厚を全体的に減じて、フォトレジスト膜厚をあらかじめ薄く形成した部分のレジストを除去し、所望の金属性導電層形状部分のレジストパターンのみを残存させる。これにより、当該領域において、第３のメタル導電膜からなる反射金属膜２１ｂを露出させる。
【００５４】
次に、残したフォトレジストパターンを用いて、燐酸及び硝酸を混合した薬液を用いてウエットエッチング法により、再度金属性導電層６をパターニングする。このとき、図８（ｅ）に示すように、多結晶半導体層４ａのチャネル領域上の金属性導電層５が除去される。その後、ＣＦ４とＡｒを混合したガス又はＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、多結晶半導体層のチャネル領域上の合金層５を除去するとともに、多結晶半導体層のチャネル領域４ｂを削って凹部４ｅを形成する（図８（ｆ））。
【００５５】
多結晶半導体層４ａのチャネル領域４ｂ上の金属性導電層６を除去した後に、多結晶半導体層４ａのチャネル領域４ｂ上の合金層５と、多結晶半導体層４ａのチャネル領域４ｂを一括してエッチングして清浄なチャネル領域表面を出す。上述したように、関係式０．３Ｙ≦Ｘ≦２Ｙ、１．３Ｙ≦Ｚ≦３Ｙを満足するように、多結晶半導体層４ａのチャネル領域４ｂをエッチングする。ここでは、Ｙ＝２ｎｍのとき、凹部４ｅの深さＸは０．６ｎｍ≦Ｘ≦４ｎｍ、トータルの削り量Ｚは２．６ｎｍ≦Ｚ≦６ｎｍとなる。これにより、半導体装置のＣＶ特性を良好な範囲とすることができる。また、閾値電圧のばらつきを低減させることができ、信頼性の高い高性能な半導体装置を実現することができる。
【００５６】
次に、フォトレジストを剥離液で除去する。そした、洗浄処理を行った後、ゲート絶縁膜７を基板表面全体を覆うように成膜する（図９（ｇ））。本実施の形態では、洗浄処理は、バッファードフッ酸（ＢＨＦ）処理を行った。また、ゲート絶縁膜７としては、ＳｉＮ膜、ＳｉＯ２膜等が用いられる。本実施の形態では、ゲート絶縁膜７としてＳｉＯ２膜を用い、ＣＶＤ法にて、７０〜１００ｎｍの膜厚に成膜した。
【００５７】
次に、図９（ｇ）に示すように、保持容量部の上部電極８ｂ、ゲート電極８ａ、ゲート配線（不図示）を形成するための導電膜８を成膜する。導電膜８としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜を用いることができる。本実施の形態では、導電膜８としてＭｏ膜を、ＤＣマグネトロンを用いたスパッタリング法により、膜厚２００〜４００ｎｍとなるように形成した。
【００５８】
次に、形成した導電膜８を公知の写真製版法を用いて、所望の形状にパターニングし、保持容量の上部電極８ｂ、ゲート電極８ａ、ゲート配線を形成する。本実施の形態では、導電膜８のエッチングは、燐酸と硝酸を混合した薬液を用いたウエットエッチング法により行った。
【００５９】
そして、形成したゲート電極８ａをマスクとして、多結晶半導体層４ａのソース領域４ｃ・ドレイン領域４ｄに不純物を導入する。ここで、導入する不純物元素としてＰ、Ｂを用いることができる。Ｐを導入すればｎ型のＴＦＴを形成することができ、Ｂを導入すれば、ｐ型のＴＦＴを形成することができる。又、ゲート電極４ａの加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けることができる。ここで、ＰやＢの不純物元素の導入には、イオンドーピング法を用いて行った。以上の工程により、ソース領域４ｃ・ドレイン領域４ｄが形成される。
【００６０】
次に、図９（ｈ）に示すように、層間絶縁層９を基板表面全体を覆うように成膜する。つまり、ゲート電極８ａ上に層間絶縁層９を成膜する。本実施の形態では、層間絶縁層９としてＳｉＯ２膜を膜厚５００〜１０００ｎｍの厚さでＣＶＤ法により成膜した。そして、窒素雰囲気中で４５０℃に加熱したアニール炉に２時間程度保持した。これは、多結晶半導体層のソース・ドレイン領域に導入した不純物元素を活性化させるために行う。
【００６１】
次に、信号線１０を形成するための導電膜を成膜する。この導電膜としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜を用いることができる。本実施の形態では、Ｍｏ（上層）／Ａｌ（下層）の積層膜とし、Ｍｏ膜を膜厚１００〜２００ｎｍ、Ａｌ膜を２００〜４００ｎｍとして、ＤＣマグネトロンを用いたスパッタリング法により導電膜を形成した。
【００６２】
次に、形成した導電膜を公知の写真製版法を用いて所望の形状にパターニングして、信号線１０を形成する（図９（ｈ））。本実施の形態では、信号線１０を形成するためのエッチングは、ＳＦ６とＯ２の混合ガス及びＣｌ２とＡｒの混合ガスを用いたドライエッチング法により行った。そして、保護膜１１を基板表面全体を覆うように成膜する。本実施の形態では、保護膜としてＳｉＮ膜を膜厚３００〜６００ｎｍとなるように、ＣＶＤ法により成膜した。
【００６３】
次に、形成したゲート絶縁膜５、層間絶縁層９及び保護膜１１を公知の写真製版法を用いて所望の形状にパターニングする。ここでは、多結晶半導体層４ａのソース領域４ｃに到達するコンタクトホール１２ａ、ドレイン領域４ｄに到達するコンタクトホール１２ｂ、信号線１０に到達するコンタクトホール１２ｃの形成を行う。多結晶半導体層４ａのソース領域４ｃ及びドレイン領域４ｄに到達するコンタクトホール１２ａ、１２ｂでは、ゲート絶縁膜５、層間絶縁層９及び保護膜１１が除去され、多結晶半導体層４ａのソース領域４ｃ、ドレイン領域４ｄ上の金属性導電層６が露出される。また、信号線１０に到達するコンタクトホール１２ｃでは、保護層１１が除去され、信号線１０が露出している。本実施の形態では、コンタクトホール１２のエッチングは、ＣＨＦ３、Ｏ２、Ａｒの混合したガスを用いたドライエッチング法により行った。
【００６４】
次に、画素電極１３を形成するための導電膜を成膜する。導電膜は、ＩＴＯやＩＺＯなどの透明性を有する導電膜であればよい。本実施の形態では、透明性導電膜としてＩＴＯを膜厚８０〜１２０ｎｍとなるように、ＤＣマグネトロンを用いたスパッタリング法により形成した。また、スパッタリングには、Ａｒガス、Ｏ２ガス、Ｈ２Ｏガスを混合したガスを用いて行った。これにより、加工性が容易で非晶質の透明性導電膜が形成される。
【００６５】
そして、形成した透明性導電膜を公知の写真製版法を用いて、所望の形状にパターニングし、画素電極１３を形成する（図９（ｉ））。本実施の形態では、透明性導電膜のエッチングはシュウ酸を主成分とする薬液を用いたウエットエッチング法により行った。次に、非晶質性透明導電膜を結晶化するためのアニールを実施する。以上の製造方法により、低温ポリシリコンＴＦＴ構造の半導体装置が完成する。このＴＦＴが形成されたＴＦＴ基板を用いて、液晶表示装置１００を製造することができる。
【００６６】
このように、多結晶半導体層４ａのチャネル領域４ｂ上の金属性導電層６を除去した後に、多結晶半導体層４ａのチャネル領域４ｂ上の合金層５と、多結晶半導体層４ａのチャネル領域４ｂを一括してエッチングして清浄なチャネル領域表面を出す。上述したように、関係式０．３Ｙ≦Ｘ≦２Ｙ、１．３Ｙ≦Ｚ≦３Ｙを満足するように、多結晶半導体層４ａのチャネル領域４ｂをエッチングする。これにより、半導体装置のＣＶ特性を良好な範囲とすることができる。また、閾値電圧のばらつきを低減させることができ、信頼性の高い高性能な半導体装置を実現することができる。
【００６７】
実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法について説明する。本実施の形態では、基本的には実施の形態１において説明したＴＦＴの製造方法と同様である。本実施の形態において、実施の形態１と異なる点は、多結晶半導体層４ａのチャネル領域上の金属性導電層６のエッチング方法である。以下、この点について説明する。
【００６８】
実施の形態１で説明したように、図８（ｄ）に示すように、第１の下地層２、第２の下地層３上に、所定の形状の多結晶シリコン層４ａ、金属性導電層６を形成する。また、金属性導電層６の形成により、多結晶シリコン層４ａと金属性導電層６との界面には、多結晶シリコン層４ａと金属性導電層６の合金層５が形成されている。
【００６９】
その後、上述のとおり、アッシング処理によって、フォトレジストパターンの膜厚を全体的に減じて、フォトレジスト膜厚をあらかじめ薄く形成した部分のレジストを除去し、所望の金属性導電層形状部分のレジストパターンのみを残存させる。これにより、当該領域において、第３のメタル導電膜からなる反射金属膜２１ｂを露出させる。
【００７０】
次に、残したフォトレジストパターンを用いて、Ｃｌ２ガスを用いたドライエッチング法により、再度金属性導電層６をパターニングする。このとき、多結晶半導体層４ａのチャネル領域４ｂ上の金属性導電層６が除去される。その後、ＣＦ４とＡｒを混合したガス又はＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、多結晶半導体層のチャネル領域上の合金層５を除去するとともに、多結晶半導体層のチャネル領域４ｂを削って凹部４ｅを形成する（図８（ｆ））。
【００７１】
多結晶半導体層４ａのチャネル領域４ｂ上の金属性導電層６を除去した後に、多結晶半導体層４ａのチャネル領域４ｂ上の合金層５と、多結晶半導体層４ａのチャネル領域４ｂを一括してエッチングして清浄なチャネル領域表面を出す。実施の形態１で説明したように、関係式０．３Ｙ≦Ｘ≦２Ｙ、１．３Ｙ≦Ｚ≦３Ｙを満足するように、多結晶半導体層４ａのチャネル領域４ｂをエッチングする。以降、実施の形態１と同様な工程により、低温ポリシリコンＴＦＴ構造の半導体装置が完成する。
【００７２】
本実施の形態に係る製造方法で作成された半導体装置においても、トータルの削り量Ｚ（Ｚ＝Ｘ＋Ｙ）とＣＶ特性の関係は、図６に示すとおりとなる。従って、実施の形態１と同様に、半導体装置のＣＶ特性を良好な範囲とすることができる。また、閾値電圧のばらつきを低減させることができ、信頼性の高い高性能な半導体装置を実現することができる。
【００７３】
なお、上述の実施の形態においては、レーザアニーリングにより形成するポリシリコンからなる従来のＬＴＰＳ ＴＦＴの場合について説明したが、これに限定されず、他の様々な方法で形成される結晶性シリコンＴＦＴ等においても同様の効果を奏する。さらに、本発明による構造は、ＬＣＤだけでなく、有機ＥＬ表示装置等の他の表示装置にも適用可能である。
【図面の簡単な説明】
【００７４】
【図１】実施の形態に係る表示装置の構成を示す平面図である。
【図２】実施の形態に係る表示装置の構成を示す断面図である。
【図３】実施の形態に係る半導体装置の構成を示す図である。
【図４】実施の形態に係る半導体装置の一部の構成を示す図である。
【図５】本実施の形態に係るＴＦＴのＣＶ特性を示す図である。
【図６】トータルの削り量とＣＶ曲線の傾きの関係を示すグラフである。
【図７】実施の形態に係る半導体装置の製造方法を説明する製造工程断面図である。
【図８】実施の形態に係る半導体装置の製造方法を説明する製造工程断面図である。
【図９】実施の形態に係る半導体装置の製造方法を説明する製造工程断面図である。
【図１０】従来の半導体装置の構成を示す図である。
【符号の説明】
【００７５】
１ ＴＦＴ基板
２ 第１の下地層
３ 第２の下地層
４ 非結晶半導体層
４ａ 多結晶半導体層
４ｂ チャネル領域
４ｃ ソース領域
４ｄ ドレイン領域
４ｅ 凹部
５ 合金層
６ 金属性導電層
７ ゲート絶縁層
８ 導電層
９ 層間絶縁層
１０ 信号線
１１ 保護膜
１２ａ、１２ｂ、１２ｃ コンタクトホール
１３ 画素電極
２０ 対向基板
２１ シール材
２２ 液晶
２３ スペーサ
２４ ゲート線
２５ ソース線
２６ 配向膜
２７ 対向電極
２８ 偏光板
２９ ゲートドライバ
３０ ソースドライバ
１００ 液晶表示装置
１０１ 液晶パネル
１０２ バックライト
【技術分野】
【０００１】
本発明は、半導体装置、表示装置及びその製造方法に関し、特に非晶質半導体層であるアモルファスシリコンをレーザアニールにより結晶化した多結晶半導体層であるポリシリコンを用いた半導体装置、表示装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、低温ポリシリコンＴＦＴ（Thin Film Transistor）構造の半導体装置を用いた液晶ディスプレイや有機ＥＬディスプレイなどの表示装置は、高精細、高移動度、高信頼性が得られることから注目されている。
【０００３】
以下、図１０を参照して低温ポリシリコンＴＦＴ構造の半導体装置の製造方法について述べる。図１０は、従来の半導体装置の構造を示す図である。まず、ガラス基板１上にプラズマＣＶＤ法により、下地窒化膜２、下地酸化膜３、非晶質半導体層としてアモルファスシリコンを順次形成する。次に、アニール処理を行い、アモルファスシリコン中の水素濃度を低下させる。そして、レーザアニール法により、アモルファスシリコンを結晶化させ、多結晶半導体層であるポリシリコンにする。次に、スパッタ法により金属性導電層６を形成する。このとき、金属性導電層と多結晶半導体層との界面に多結晶半導体層と金属性導電層６の合金層５が形成される。
【０００４】
その後、金属性導電層６を写真製版により所望のパターンにパターニングする。次に、多結晶半導体層を写真製版により所望のパターンにパターニングする。そして、多結晶半導体層のチャネル領域４ｂにあたる部分の金属性導電層６をエッチングして除去する。次に、多結晶半導体層と金属性導電層６の合金層５をエッチングして除去する。金属性導電層６は、多結晶半導体層のチャネル領域４ｂを除いたソース領域４ｃ・ドレイン領域４ｄ及び保持容量部のみに形成される。
【０００５】
次に、ＣＶＤ法によりゲート絶縁膜７を形成する。そして、スパッタ法によりゲート配線８を形成する。ゲート配線８は、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料又は合金材料である。次に、写真製版によりレジストパターンを形成して、エッチング液でゲート配線８を所望の形状にパターニングした後、レジストを除去する。
【０００６】
次に、形成したゲート配線８をマスクとして、多結晶半導体層のソース領域４ｃ・ドレイン領域４ｄに不純物を導入する。ここで、導入する不純物元素として、Ｐ、Ｂを用いることができる。Ｐを導入すればｎ型のＴＦＴを形成することができ、Ｂを導入すればｐ型のＴＦＴを形成することができる。片チャネルの低温ポリシリコンＴＦＴは、用いられる表示デバイスの仕様により、ｎ型かｐ型かを作り分けることができる。さらに、ＣＭＯＳ構造のようにｎ型、ｐ型の両チャネルの低温ポリシリコンＴＦＴを形成することもできる。
【０００７】
次に、プラズマＣＶＤ法により、層間絶縁層９を形成する。層間絶縁層９は、ＳｉＨ４とＮ２Ｏ、又はＴＥＯＳ（tetra ethoxy silane、Ｓｉ（ＯＣ２Ｈ５）４）とＯ２を反応させた酸化シリコン膜、ＳｉＨ４とＮＨ３を反応させた窒化シリコン膜や、ＳｉＨ４とＮ２Ｏ、ＮＨ３を反応させた酸窒化シリコン膜の単層膜や積層膜を用いることができる。
【０００８】
次に、イオンドーピング法により、ドーピングしたＰ（リン）や、Ｂ（ボロン）を拡散させるため、熱処理を行う。次に、スパッタ法により、信号線１０を形成する。信号線１０となる導電膜は、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜である。次に、写真製版によりレジストパターンを形成して、エッチング液で信号線１０を所望の形状にパターニングした後、レジストを除去する。
【０００９】
次に、プラズマＣＶＤ法により、保護膜１１を形成する。その後、写真製版によりレジストパターンを形成して、ドライエッチング法でゲート絶縁膜７、層間絶縁層９及び保護膜１１にコンタクトホールを形成した後、レジストを除去する。
【００１０】
次に、スパッタ法により、画素電極１３を形成する。画素電極１３は、ＩＴＯやＩＺＯなどの透明性を有する導電膜であればよい。次に、写真製版により、レジストパターンを形成して、エッチング液で画素電極１３を所望の形状にパターニングし、レジストを除去する。上記製造方法により、低温ポリシリコンＴＦＴ構造の半導体装置が完成する。このようなチャネル領域の厚さがソース領域４ｃ、ドレイン領域４ｄよりも薄くなっている半導体装置は、例えば、特許文献１に記載されている。
【００１１】
【特許文献１】特開２００６−３１３７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上説明したように、従来の半導体装置では、多結晶半導体層のチャネル領域４ｂ上の金属性導電層６と合金層５とを除去している。しかしながら、多結晶半導体層のチャネル領域４ｂ上の金属性導電層６と合金層５を除去しただけでは、清浄な多結晶半導体層のチャネル領域が形成されていないことがわかった。このため、閾値電圧などの特性がばらついて、半導体装置のＴＦＴ特性を低下させてしまうという問題があった。
【００１３】
本発明は、このような事情を背景としてなされたものであり、本発明の目的は、閾値電圧などのばらつきを低減させることができ、信頼性の高い高性能なＴＦＴ特性を持つ半導体装置、これを用いた表示装置及びこれらの製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一態様に係る半導体装置は、基板上に形成され、ソース領域、ドレイン領域及びチャネル領域を有する半導体層と、前記半導体層のソース領域及びドレイン領域上に形成された金属性導電層と、前記半導体層と前記金属性導電層との間に形成された、前記半導体層と前記金属性導電層との合金層とを有し、前記半導体層は、前記チャネル領域の膜厚が、前記金属性導電層が形成された領域の膜厚より薄くなるように形成された凹部を有し、前記凹部の深さＸと、前記合金層の膜厚Ｙと、前記金属性導電層の膜厚ｔとが、次の２式の関係を満たしていることを特徴とするものである。
０．１ｔ≦Ｙ≦０．３ｔ
０．３Ｙ≦Ｘ≦２Ｙ
【００１５】
本発明の一態様に係る半導体装置の製造方法は、基板上に半導体層を形成する工程と、前記半導体層上に金属性導電層を形成し、前記半導体層と前記金属性導電層との間に前記半導体層と前記金属性導電層との合金層が形成される工程と、前記半導体層のチャネル領域上の前記金属性導電層を除去する工程と、前記半導体層のチャネル領域上の前記合金層を除去するとともに、前記半導体層のチャネル領域を除去して、前記半導体層のチャネル領域に凹部を形成する工程とを含み、前記凹部の深さＸと、前記合金層の膜厚Ｙと、前記金属性導電層の膜厚ｔとが、次の２式の関係を満たすように前記凹部を形成することを特徴とする。
０．１ｔ≦Ｙ≦０．３ｔ
０．３Ｙ≦Ｘ≦２Ｙ
【発明の効果】
【００１６】
本発明によれば、閾値電圧などのばらつきを低減させることができ、信頼性の高い高性能なＴＦＴ特性を持つ半導体装置、これを用いた表示装置及びこれらの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を適用可能な実施の形態について説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。
【００１８】
実施の形態１．
本発明の実施の形態１に係る表示装置について、図１及び図２を参照して説明する。本実施の形態に係る表示装置は、半導体装置の一例である薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス表示装置である。ここでは、表示装置の一例として透過型液晶表示装置について説明する。図１は、本実施の形態に係る液晶表示装置１００の構成を示す平面図である。また、図２は本実施の形態に係る液晶表示装置１００の構成を示す断面図である。なお、説明のため、図１においては対向基板等の図示を省略している。
【００１９】
図１及び図２に示すように、液晶表示装置１００は、液晶パネル１０１とバックライト１０２とを備えている。液晶パネル１０１は、薄膜トランジスタ基板（ＴＦＴ基板）１、対向基板２０、シール材２１、液晶２２、スペーサ２３、ゲート線（走査線）２４、ソース線（信号線）２５、配向膜２６、対向電極２７、偏光板２８、ゲートドライバ２９、ソースドライバ３０を備えている。本発明において注目すべき点はＴＦＴ基板１に形成されたＴＦＴであり、後に詳述する。
【００２０】
ＴＦＴ基板１の表示領域には、複数のゲート線２４と複数のソース線２５とが形成されている。複数のゲート線２４は平行に設けられている。同様に、複数のソース線２５は平行に設けられている。ゲート線２４とソース線２５とは、絶縁層を介して互いに交差するように形成されている。
【００２１】
また、ゲート線２４とソース線２５の交差点付近には薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）３１が設けられている。そして、隣接するゲート線２４とソース線２５とで囲まれた領域には、画素電極（不図示）が形成されている。隣接するゲート線２４とソース線２５とで囲まれた領域が画素となる。従って、ＴＦＴ基板１上には、画素がマトリクス状に配列される。ＴＦＴ３１のゲートがゲート線２４に、ソースがソース線２５に、ドレインが画素電極に、それぞれ接続される。画素電極は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性薄膜から形成されている。
【００２２】
図２に示すように、液晶パネル１０１は、ＴＦＴ基板１と、ＴＦＴ基板１に対向配置される対向基板２０と、両基板を接着するシール材２１との間の空間に液晶２２を封入した構成を有している。両基板の間は、スペーサ２３によって、所定の間隔となるように維持されている。ＴＦＴ基板１及び対向基板２０としては、光透過性のあるガラス基板、石英基板等の絶縁性基板が用いられる。
【００２３】
ＴＦＴ基板１において、上述した各電極及び配線等の上には配向膜２６が形成されている。一方、対向基板２０のＴＦＴ基板１に対向する面には、カラーフィルタ（不図示）、ＢＭ（Black Matrix）（不図示）、対向電極２７、配向膜２６等が形成されている。また、ＴＦＴ基板１及び対向基板２０の外側の面にはそれぞれ、偏光板２８が貼着されている。
【００２４】
さらに、図１に示すように、ＴＦＴ基板１の周辺領域には、ゲートドライバ２９及びソースドライバ３０が設けられている。ゲート線２４は、表示領域から周辺領域まで延設されている。そして、ゲート線２４は、ＴＦＴ基板１の端部で、ゲートドライバ２９に接続される。ソース線２５も同様に表示領域から周辺領域まで延設されている。そして、ソース線２５は、ＴＦＴ基板１の端部で、ソースドライバ３０と接続される。
【００２５】
液晶パネル１０１の背面には、バックライト１０２が備えられている。バックライト１０２は、液晶パネル１０１の反視認側から当該液晶パネル１０１に対して光を照射する。バックライト１０２としては、例えば、光源、導光板、反射シート、拡散シート、プリズムシート、反射偏光シートなどを備えた一般的な構成のものを用いることができる。
【００２６】
ここで図３を参照して、ＴＦＴ基板１について詳細に説明する。図３は、本実施の形態に係る半導体装置を用いたＴＦＴ基板１の構成を示す図である。上述したように、ＴＦＴ基板１は、ガラス基板や石英基板等の透過性を有する絶縁性基板である。図３に示すように、ＴＦＴ基板１上には、半導体層の下地膜として第１の下地膜２、第２の下地膜３が順次積層して形成されている。第１の下地膜２、第２の下地膜３としては、透過性絶縁膜であるＳｉＮ膜やＳｉＯ２膜を用いることができる。これらの下地膜は、主にガラス基板からのＮａなどの可動イオンが半導体層へ拡散することを防止する目的で設けられる。
【００２７】
第２の下地膜３の上には、多結晶半導体層４ａが形成されている。多結晶半導体層４ａは、ソース領域４ｃ、チャネル領域４ｂ、ドレイン領域４ｄを有している。具体的には、多結晶半導体層４ａには不純物を含む導電性領域があり、この部分がソース領域４ｃ、ドレイン領域４ｄを形成する。そして、ソース・ドレイン領域に挟まれる領域がチャネル領域となる。また、多結晶半導体層４ａは、保持容量部となる領域まで延在して形成されている。この多結晶半導体層４ａを用いてＴＦＴ及び保持容量が形成される。
【００２８】
多結晶半導体層４ａ上には、ソース領域４ｃ及びドレイン領域４ｄに対応するように、金属性導電層６が形成されている。金属性導電層６としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａなどの金属膜や、これらを主成分とし、金属あるいは非金属元素を含む導電性を有する合金膜が用いられる。金属性導電層６は、ソース領域４ｃ・ドレイン領域４ｄと電気的に接続される。また、金属性導電層６は、ＴＦＴ３１に直列に接続される保持容量を形成する多結晶半導体層４ａ上にも形成される。このように低抵抗な金属性導電層６を保持容量の下部電極となる多結晶半導体層４ａに積層することにより、下部電極には所望の電圧を確実に印加することが可能となり、安定した容量が形成される。また、多結晶半導体層４ａ上に金属性導電層６を形成しているために、後述する画素電極である透明導電性酸化膜をコンタクトホールを介して接続した場合でも、多結晶半導体層が酸化されることはなく、良好なコンタクト抵抗を得ることができるという効果を奏する。
【００２９】
ここで、金属性導電層６の膜厚ｔは、３０ｎｍ以下、好ましくは２５ｎｍ以下である。金属性導電層６の膜厚が３０ｎｍを超える場合には、下層の多結晶半導体層４ａに不純物イオンが十分に到達できず、金属性導電層６と多結晶半導体層４ａとのオーミック性コンタクトが得られなくなるからである。
【００３０】
また、多結晶半導体層４ａ上に金属性導電層６を形成したとき、多結晶半導体層４ａと金属性導電層６との界面に、多結晶半導体層４ａと金属性導電層６との合金層５が形成される。この合金層５は、その膜厚をＹとすると、０．１ｔ≦Ｙ≦０．３ｔの範囲で形成される。形成する金属性導電層６の膜厚ｔが厚くなるほど基板温度が上昇するので、合金層５の膜厚も厚くなる。
【００３１】
多結晶半導体層４ａには、チャネル領域４ｂの膜厚が金属性導電層６が形成された領域の膜厚より薄くなるように、凹部４ｅが形成されている。ここで、図４を参照して、多結晶半導体層４ａに形成された凹部４ｅについて詳細に説明する。図４は、本発明に係るＴＦＴの構成の一部を示す図である。図４に示すように、多結晶半導体層４ａのチャネル領域４ｂには凹部４ｅが形成されている。
【００３２】
凹部４ｅの深さＸ（多結晶半導体層４ａのチャネル領域４ｂの削り量）と、合金層５の膜厚Ｙとは、０．３Ｙ≦Ｘ≦２Ｙの関係を満たすようにする。また、凹部４ｅの深さＸ及び合金層５の膜厚Ｙを足し合わせた深さＺ（合金層５とチャネル領域４ｂのトータルの削り量）は、１．３Ｙ≦Ｚ≦３Ｙを満たすこととなる。
【００３３】
このような多結晶半導体層４ａのチャネル領域４ｂに凹部４ｅを形成した半導体装置における、凹部４ｅの深さＸと合金層５の膜厚Ｙを足し合わせた深さＺ（トータルの削り量Ｚ＝Ｘ＋Ｙ）とＣＶ特性の関係について説明する。一般にＣＶ曲線は図５に示すＣＶ曲線Ａとなる。しかし、チャネル領域４ｂ表面が清浄でなく、金属汚染などがあれば、ＣＶ曲線はＣＶ曲線Ｂとなる。
【００３４】
本実施の形態では、トータルの削り量Ｚ（Ｚ＝Ｘ＋Ｙ）を変更して、そのときのＣＶ曲線を求めた。ここでは、合金層５の膜厚ＹはＹ＝２ｎｍで固定とするため、凹部４ｅの深さ（多結晶半導体層４ａの削り量）Ｘを変更した。そして、そのＣＶ曲線の傾斜部の接線の傾きを求めた。ＣＶ曲線の傾斜部の接線の傾きは、図５の接線Ａ、接線Ｂの傾きに相当する。
【００３５】
図６にトータルの削り量Ｚと接線の傾きの関係を示す。接線の傾き（単位は任意）が大きいほど、チャネル領域の表面が清浄であり、ＣＶ特性が良好であることを示している。図６を見ると、ＣＶ特性が良好なのは、トータルの削り量Ｚが２．３ｎｍ≦Ｚ≦６．２ｎｍの範囲である。なお、本実施の形態では合金層５の膜厚ＹはＹ＝２ｎｍで固定なので、図６においてトータルの削り量Ｚが２ｎｍより小さい場合、チャネル領域４ｂ上に合金層５が残ったままの状態となる。
【００３６】
従って、関係式０．３Ｙ≦Ｘ≦２Ｙ、１．３Ｙ≦Ｚ≦３Ｙを満足するように、多結晶半導体層４ａのチャネル領域４ｂをエッチングすると、ＴＦＴ特性の良好な半導体装置を得ることができる。すなわち、Ｙ＝２ｎｍのとき、凹部４ｅの深さＸは０．６ｎｍ≦Ｘ≦４ｎｍ、トータルの削り量Ｚは２．６ｎｍ≦Ｚ≦６ｎｍとなる。これにより、半導体装置のＣＶ特性を良好な範囲とすることができる。
【００３７】
また、半導体装置を製造する際に、半導体装置を作成した後にＴＦＴ特性を測定すると、結果が最後にしかわからないため時間がかかってしまう。しかしながら本発明によれば、多結晶半導体層４ａのチャネル領域４ｂの膜厚を測定し管理すれば、製造途中でＴＦＴ特性を把握することができる。このとき、問題があれば、すぐに対策を講じることができ、歩留低下を抑制することができる。
【００３８】
多結晶半導体層４ａ、金属性導電層６の上には、ゲート絶縁層７が形成されている。ゲート絶縁層７としては、ＳｉＮ膜、ＳｉＯ２膜等が用いられる。ゲート絶縁層７の上には、保持容量部の上部電極、ゲート電極、ゲート配線を形成するための導電膜８が形成されている。導電膜８としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜を用いることができる。導電膜８上には、基板表面の略全体を覆うように、層間絶縁層９が形成されている。層間絶縁層９上には、信号線１０が形成されている。信号線１０としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜を用いることができる。
【００３９】
信号線上には、保護膜１１が基板表面の略全体を覆うように形成されている。保護膜１１としては、ＳｉＮ膜が用いられる。保護膜１１、層間絶縁層９、ゲート絶縁膜５には、コンタクトホール１２が形成されている。コンタクトホール１２には、多結晶半導体層４ａのソース領域４ｃに到達するコンタクトホール１２ａ、ドレイン領域４ｄに到達するコンタクトホール１２ｂ、信号線１０に到達するコンタクトホール１２ｃが含まれる。多結晶半導体層４ａのソース領域４ｃに到達するコンタクトホール１２ａ、ドレイン領域４ｄに到達するコンタクトホール１２ｂでは、保護膜１１、層間絶縁層９、ゲート絶縁膜５が除去され、多結晶半導体層４ａのソース領域４ｃ、ドレイン領域４ｄ上の金属性導電層６が露出されている。すなわち、金属性導電層６は、コンタクトホール１２ａ、１２ｂの底部である。また、信号線１０に到達するコンタクトホール１２ｃでは、信号線１０が露出している。
【００４０】
保護層１１の上には、画素電極１３が形成されている。画素電極１３は、コンタクトホール１２を介して、信号線１０、ソース領域４ｃ及びドレイン領域４ｄ上の金属性導電層６に接続される。画素電極１３としては、ＩＴＯやＩＺＯ等の透明性を有する導電膜が用いられる。
【００４１】
ここで、図７〜図９を参照して本実施の形態に係る表示装置の製造方法について説明する。図７〜図９は、本実施の形態に係る表示装置の製造工程断面図である。図７（ａ）に示すように、ＴＦＴ基板１の上に、ＣＶＤ法を用いて、第１の下地層２、第２の下地層３を積層して形成する。本実施の形態では、ガラス基板上にＳｉＮ膜を４０〜６０ｎｍの膜厚に成膜し、さらにＳｉＯ２膜を１８０〜２２０ｎｍの膜厚で成膜する積層構造とした。なお、上記の膜構成、膜厚に限るものではない。
【００４２】
次に、第２の下地層３の上に非晶質半導体層４をＣＶＤ法により形成する。本実施の形態では、非晶質半導体層４としてアモルファスシリコン膜を用いた。また、アモルファスシリコン膜は、３０〜１００ｎｍ、好ましくは、６０〜８０ｎｍの膜厚に成膜する。これらの下地膜２、３及び非晶質半導体層４は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができる。
【００４３】
なお、非晶質半導体層４の成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体層４の膜中に、多量に含有された水素を低減するために行う。本実施の形態では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に過熱し、非晶質半導体層４を成膜した基板を４５分間保持した。このような処理を行っておくことにより、非晶質半導体層４を結晶化する際に、温度が上昇しても水素の急激な脱離は起こらない。そして、非晶質半導体層４の表面荒れを抑制することができる。そして、非晶質半導体層４の表面に形成された自然酸化膜をフッ酸などでエッチング除去する。
【００４４】
次に、図７（ｂ）に示すように、非晶質半導体層４に対して窒素などのガスを吹き付けながら、非晶質半導体層４の上からレーザ光を照射する。レーザ光は、所定の光学系を通して線状のビームに変換され、非晶質半導体層４に照射される。本実施の形態では、レーザ光として、ＹＡＧレーザの第２高調波（発振波長：５３２ｎｍ）を用いた。ＹＡＧレーザの第２高調の代わりにエキシマレーザを用いることも可能である。ここで、窒素を噴きつけながら非晶質半導体層４にレーザ光を照射することにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施の形態では、結晶表面の平均粗さを３ｎｍ以下にまで小さくしている。これにより、非晶質半導体層４を結晶化して多結晶半導体層４ａが得られる。このように形成した多結晶半導体層４ａであるポリシリコン膜を用いて、ＴＦＴ及び保持容量が形成される。
【００４５】
上述の通り、多結晶半導体層４ａには不純物を含む導電性領域があり、この部分がソース領域４ｃ、ドレイン領域４ｄを形成する。そして、ソース・ドレイン領域に挟まれる領域がチャネル領域４ｂとなる。
【００４６】
さらに、図７（ｃ）に示すように、ＴＦＴ３１に直列に接続される保持容量を形成する多結晶半導体層４ａ上と、ソース領域４ｃ、ドレイン領域４ｄ上に金属性導電層６を形成する。多結晶半導体層４ａ上の金属性導電層６は、スパッタリング法で形成する。金属性導電層６としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａなどの金属膜や、これらを主成分とし、金属あるいは非金属元素を含む導電性を有する合金膜を用いることができる。本実施の形態では、Ｍｏ膜をおよそ２０ｎｍの膜厚として、ＤＣマグネトロンを用いたスパッタリング法により形成した。
【００４７】
このように、金属性導電層６は、多結晶半導体層４ａのソース領域４ｃ及びドレイン電極４ｄとコンタクトする。このため、後述する画素電極である透明導電性酸化膜を、コンタクトホールを介して接続した場合でも、多結晶半導体層４ａが酸化されることはなく、良好なコンタクト抵抗を得ることができるという効果を奏する。
【００４８】
また、低抵抗な金属性導電層６を保持容量の下部電極となる多結晶半導体層４ａに積層することにより、下部電極には所望の電圧を確実に印加することが可能となり、安定した容量を形成することができる。さらに、保持容量の下部電極用の多結晶半導体層４ａの上に金属性導電層６を形成しているために、多結晶半導体層４ａを低抵抗化するためのドーピング工程を削減することができる。このため、写真製版工程を削減することが可能となり、生産性が向上するという効果を奏する。
【００４９】
ここで、金属性導電層６の膜厚ｔを２０ｎｍとしたが、３０ｎｍ以下、好ましくは２５ｎｍ以下であればよい。３０ｎｍを超える膜厚の場合には、この後に行う不純物イオンドーピングのマスクとなり、下層の多結晶半導体層に不純物イオンが十分に到達できず、金属性導電層６と多結晶半導体層４ａとのオーミック性コンタクトが得られなくなるからである。
【００５０】
また、金属性導電層６を多結晶半導体層４ａ上に形成したとき、金属性導電層６と多結晶半導体層４ａの界面に金属性導電層６と多結晶半導体層４ａの合金層５が形成されている。本実施の形態では、合金層５としてＭｏＳｉ層が形成される。この合金層５は、膜厚をＹとすると、０．１ｔ≦Ｙ≦０．３ｔの範囲で形成される。形成する金属性導電層６の膜厚が厚くなるほど、基板温度が上昇するので、合金層５の膜厚も厚くなる。ここでは、スパッタリング時の温度を１８０℃とし、形成する金属性導電層６の膜厚ｔを２０ｎｍとすると、形成される合金層５の膜厚Ｙは２ｎｍとなった。
【００５１】
次に、多結晶半導体層４ａとその上に接するように形成された金属性導電層６の上に、公知のハーフトーンマスクを用いることにより、１回の写真製版工程で段差のあるフォトレジストパターンを形成する。すなわち、所望の多結晶半導体層形状部分のフォトレジストの膜厚を薄く形成し、所望の金属性導電層形状部分のフォトレジストの膜厚を厚く形成する。このようなレジストパターンを用いて、金属性導電層６及び多結晶半導体層４ａをパターニングする。このような膜厚の異なるフォトレジストパターンは、ハーフトーン露光技術若しくはグレートーン露光技術を用いて形成することが可能である。すなわち、露光光の透過率を減じるフィルター膜もしくはフィルター層をフォトマスクに設ける方法、あるいは、パターンを細かいスリット状に分割して光の回折現象を利用する方法等を用いることが可能である。
【００５２】
そして、燐酸及び硝酸を混合した薬液を用いたウエットエッチング法により、金属性導電層６を所望の形状に加工する。その後、ＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、多結晶半導体層４ａを島状に加工する。また、エッチングガスにＯ２を混合しているため、写真製版法により形成したレジストを後退させながら、エッチングすることが可能となる。これにより、図８（ｄ）に示すように、多結晶シリコン層４ａは端部にテーパー形状を有する構造とすることができる。
【００５３】
次に、アッシング処理によって、フォトレジストパターンの膜厚を全体的に減じて、フォトレジスト膜厚をあらかじめ薄く形成した部分のレジストを除去し、所望の金属性導電層形状部分のレジストパターンのみを残存させる。これにより、当該領域において、第３のメタル導電膜からなる反射金属膜２１ｂを露出させる。
【００５４】
次に、残したフォトレジストパターンを用いて、燐酸及び硝酸を混合した薬液を用いてウエットエッチング法により、再度金属性導電層６をパターニングする。このとき、図８（ｅ）に示すように、多結晶半導体層４ａのチャネル領域上の金属性導電層５が除去される。その後、ＣＦ４とＡｒを混合したガス又はＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、多結晶半導体層のチャネル領域上の合金層５を除去するとともに、多結晶半導体層のチャネル領域４ｂを削って凹部４ｅを形成する（図８（ｆ））。
【００５５】
多結晶半導体層４ａのチャネル領域４ｂ上の金属性導電層６を除去した後に、多結晶半導体層４ａのチャネル領域４ｂ上の合金層５と、多結晶半導体層４ａのチャネル領域４ｂを一括してエッチングして清浄なチャネル領域表面を出す。上述したように、関係式０．３Ｙ≦Ｘ≦２Ｙ、１．３Ｙ≦Ｚ≦３Ｙを満足するように、多結晶半導体層４ａのチャネル領域４ｂをエッチングする。ここでは、Ｙ＝２ｎｍのとき、凹部４ｅの深さＸは０．６ｎｍ≦Ｘ≦４ｎｍ、トータルの削り量Ｚは２．６ｎｍ≦Ｚ≦６ｎｍとなる。これにより、半導体装置のＣＶ特性を良好な範囲とすることができる。また、閾値電圧のばらつきを低減させることができ、信頼性の高い高性能な半導体装置を実現することができる。
【００５６】
次に、フォトレジストを剥離液で除去する。そした、洗浄処理を行った後、ゲート絶縁膜７を基板表面全体を覆うように成膜する（図９（ｇ））。本実施の形態では、洗浄処理は、バッファードフッ酸（ＢＨＦ）処理を行った。また、ゲート絶縁膜７としては、ＳｉＮ膜、ＳｉＯ２膜等が用いられる。本実施の形態では、ゲート絶縁膜７としてＳｉＯ２膜を用い、ＣＶＤ法にて、７０〜１００ｎｍの膜厚に成膜した。
【００５７】
次に、図９（ｇ）に示すように、保持容量部の上部電極８ｂ、ゲート電極８ａ、ゲート配線（不図示）を形成するための導電膜８を成膜する。導電膜８としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜を用いることができる。本実施の形態では、導電膜８としてＭｏ膜を、ＤＣマグネトロンを用いたスパッタリング法により、膜厚２００〜４００ｎｍとなるように形成した。
【００５８】
次に、形成した導電膜８を公知の写真製版法を用いて、所望の形状にパターニングし、保持容量の上部電極８ｂ、ゲート電極８ａ、ゲート配線を形成する。本実施の形態では、導電膜８のエッチングは、燐酸と硝酸を混合した薬液を用いたウエットエッチング法により行った。
【００５９】
そして、形成したゲート電極８ａをマスクとして、多結晶半導体層４ａのソース領域４ｃ・ドレイン領域４ｄに不純物を導入する。ここで、導入する不純物元素としてＰ、Ｂを用いることができる。Ｐを導入すればｎ型のＴＦＴを形成することができ、Ｂを導入すれば、ｐ型のＴＦＴを形成することができる。又、ゲート電極４ａの加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けることができる。ここで、ＰやＢの不純物元素の導入には、イオンドーピング法を用いて行った。以上の工程により、ソース領域４ｃ・ドレイン領域４ｄが形成される。
【００６０】
次に、図９（ｈ）に示すように、層間絶縁層９を基板表面全体を覆うように成膜する。つまり、ゲート電極８ａ上に層間絶縁層９を成膜する。本実施の形態では、層間絶縁層９としてＳｉＯ２膜を膜厚５００〜１０００ｎｍの厚さでＣＶＤ法により成膜した。そして、窒素雰囲気中で４５０℃に加熱したアニール炉に２時間程度保持した。これは、多結晶半導体層のソース・ドレイン領域に導入した不純物元素を活性化させるために行う。
【００６１】
次に、信号線１０を形成するための導電膜を成膜する。この導電膜としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜を用いることができる。本実施の形態では、Ｍｏ（上層）／Ａｌ（下層）の積層膜とし、Ｍｏ膜を膜厚１００〜２００ｎｍ、Ａｌ膜を２００〜４００ｎｍとして、ＤＣマグネトロンを用いたスパッタリング法により導電膜を形成した。
【００６２】
次に、形成した導電膜を公知の写真製版法を用いて所望の形状にパターニングして、信号線１０を形成する（図９（ｈ））。本実施の形態では、信号線１０を形成するためのエッチングは、ＳＦ６とＯ２の混合ガス及びＣｌ２とＡｒの混合ガスを用いたドライエッチング法により行った。そして、保護膜１１を基板表面全体を覆うように成膜する。本実施の形態では、保護膜としてＳｉＮ膜を膜厚３００〜６００ｎｍとなるように、ＣＶＤ法により成膜した。
【００６３】
次に、形成したゲート絶縁膜５、層間絶縁層９及び保護膜１１を公知の写真製版法を用いて所望の形状にパターニングする。ここでは、多結晶半導体層４ａのソース領域４ｃに到達するコンタクトホール１２ａ、ドレイン領域４ｄに到達するコンタクトホール１２ｂ、信号線１０に到達するコンタクトホール１２ｃの形成を行う。多結晶半導体層４ａのソース領域４ｃ及びドレイン領域４ｄに到達するコンタクトホール１２ａ、１２ｂでは、ゲート絶縁膜５、層間絶縁層９及び保護膜１１が除去され、多結晶半導体層４ａのソース領域４ｃ、ドレイン領域４ｄ上の金属性導電層６が露出される。また、信号線１０に到達するコンタクトホール１２ｃでは、保護層１１が除去され、信号線１０が露出している。本実施の形態では、コンタクトホール１２のエッチングは、ＣＨＦ３、Ｏ２、Ａｒの混合したガスを用いたドライエッチング法により行った。
【００６４】
次に、画素電極１３を形成するための導電膜を成膜する。導電膜は、ＩＴＯやＩＺＯなどの透明性を有する導電膜であればよい。本実施の形態では、透明性導電膜としてＩＴＯを膜厚８０〜１２０ｎｍとなるように、ＤＣマグネトロンを用いたスパッタリング法により形成した。また、スパッタリングには、Ａｒガス、Ｏ２ガス、Ｈ２Ｏガスを混合したガスを用いて行った。これにより、加工性が容易で非晶質の透明性導電膜が形成される。
【００６５】
そして、形成した透明性導電膜を公知の写真製版法を用いて、所望の形状にパターニングし、画素電極１３を形成する（図９（ｉ））。本実施の形態では、透明性導電膜のエッチングはシュウ酸を主成分とする薬液を用いたウエットエッチング法により行った。次に、非晶質性透明導電膜を結晶化するためのアニールを実施する。以上の製造方法により、低温ポリシリコンＴＦＴ構造の半導体装置が完成する。このＴＦＴが形成されたＴＦＴ基板を用いて、液晶表示装置１００を製造することができる。
【００６６】
このように、多結晶半導体層４ａのチャネル領域４ｂ上の金属性導電層６を除去した後に、多結晶半導体層４ａのチャネル領域４ｂ上の合金層５と、多結晶半導体層４ａのチャネル領域４ｂを一括してエッチングして清浄なチャネル領域表面を出す。上述したように、関係式０．３Ｙ≦Ｘ≦２Ｙ、１．３Ｙ≦Ｚ≦３Ｙを満足するように、多結晶半導体層４ａのチャネル領域４ｂをエッチングする。これにより、半導体装置のＣＶ特性を良好な範囲とすることができる。また、閾値電圧のばらつきを低減させることができ、信頼性の高い高性能な半導体装置を実現することができる。
【００６７】
実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法について説明する。本実施の形態では、基本的には実施の形態１において説明したＴＦＴの製造方法と同様である。本実施の形態において、実施の形態１と異なる点は、多結晶半導体層４ａのチャネル領域上の金属性導電層６のエッチング方法である。以下、この点について説明する。
【００６８】
実施の形態１で説明したように、図８（ｄ）に示すように、第１の下地層２、第２の下地層３上に、所定の形状の多結晶シリコン層４ａ、金属性導電層６を形成する。また、金属性導電層６の形成により、多結晶シリコン層４ａと金属性導電層６との界面には、多結晶シリコン層４ａと金属性導電層６の合金層５が形成されている。
【００６９】
その後、上述のとおり、アッシング処理によって、フォトレジストパターンの膜厚を全体的に減じて、フォトレジスト膜厚をあらかじめ薄く形成した部分のレジストを除去し、所望の金属性導電層形状部分のレジストパターンのみを残存させる。これにより、当該領域において、第３のメタル導電膜からなる反射金属膜２１ｂを露出させる。
【００７０】
次に、残したフォトレジストパターンを用いて、Ｃｌ２ガスを用いたドライエッチング法により、再度金属性導電層６をパターニングする。このとき、多結晶半導体層４ａのチャネル領域４ｂ上の金属性導電層６が除去される。その後、ＣＦ４とＡｒを混合したガス又はＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、多結晶半導体層のチャネル領域上の合金層５を除去するとともに、多結晶半導体層のチャネル領域４ｂを削って凹部４ｅを形成する（図８（ｆ））。
【００７１】
多結晶半導体層４ａのチャネル領域４ｂ上の金属性導電層６を除去した後に、多結晶半導体層４ａのチャネル領域４ｂ上の合金層５と、多結晶半導体層４ａのチャネル領域４ｂを一括してエッチングして清浄なチャネル領域表面を出す。実施の形態１で説明したように、関係式０．３Ｙ≦Ｘ≦２Ｙ、１．３Ｙ≦Ｚ≦３Ｙを満足するように、多結晶半導体層４ａのチャネル領域４ｂをエッチングする。以降、実施の形態１と同様な工程により、低温ポリシリコンＴＦＴ構造の半導体装置が完成する。
【００７２】
本実施の形態に係る製造方法で作成された半導体装置においても、トータルの削り量Ｚ（Ｚ＝Ｘ＋Ｙ）とＣＶ特性の関係は、図６に示すとおりとなる。従って、実施の形態１と同様に、半導体装置のＣＶ特性を良好な範囲とすることができる。また、閾値電圧のばらつきを低減させることができ、信頼性の高い高性能な半導体装置を実現することができる。
【００７３】
なお、上述の実施の形態においては、レーザアニーリングにより形成するポリシリコンからなる従来のＬＴＰＳ ＴＦＴの場合について説明したが、これに限定されず、他の様々な方法で形成される結晶性シリコンＴＦＴ等においても同様の効果を奏する。さらに、本発明による構造は、ＬＣＤだけでなく、有機ＥＬ表示装置等の他の表示装置にも適用可能である。
【図面の簡単な説明】
【００７４】
【図１】実施の形態に係る表示装置の構成を示す平面図である。
【図２】実施の形態に係る表示装置の構成を示す断面図である。
【図３】実施の形態に係る半導体装置の構成を示す図である。
【図４】実施の形態に係る半導体装置の一部の構成を示す図である。
【図５】本実施の形態に係るＴＦＴのＣＶ特性を示す図である。
【図６】トータルの削り量とＣＶ曲線の傾きの関係を示すグラフである。
【図７】実施の形態に係る半導体装置の製造方法を説明する製造工程断面図である。
【図８】実施の形態に係る半導体装置の製造方法を説明する製造工程断面図である。
【図９】実施の形態に係る半導体装置の製造方法を説明する製造工程断面図である。
【図１０】従来の半導体装置の構成を示す図である。
【符号の説明】
【００７５】
１ ＴＦＴ基板
２ 第１の下地層
３ 第２の下地層
４ 非結晶半導体層
４ａ 多結晶半導体層
４ｂ チャネル領域
４ｃ ソース領域
４ｄ ドレイン領域
４ｅ 凹部
５ 合金層
６ 金属性導電層
７ ゲート絶縁層
８ 導電層
９ 層間絶縁層
１０ 信号線
１１ 保護膜
１２ａ、１２ｂ、１２ｃ コンタクトホール
１３ 画素電極
２０ 対向基板
２１ シール材
２２ 液晶
２３ スペーサ
２４ ゲート線
２５ ソース線
２６ 配向膜
２７ 対向電極
２８ 偏光板
２９ ゲートドライバ
３０ ソースドライバ
１００ 液晶表示装置
１０１ 液晶パネル
１０２ バックライト
【特許請求の範囲】
【請求項１】
基板上に形成され、ソース領域、ドレイン領域及びチャネル領域を有する半導体層と、
前記半導体層のソース領域及びドレイン領域上に形成された金属性導電層と、
前記半導体層と前記金属性導電層との間に形成された、前記半導体層と前記金属性導電層との合金層とを有し、
前記半導体層は、前記チャネル領域の膜厚が、前記金属性導電層が形成された領域の膜厚より薄くなるように形成された凹部を有し、
前記凹部の深さＸと、前記合金層の膜厚Ｙと、前記金属性導電層の膜厚ｔとが、次の２式の関係を満たしていることを特徴とする半導体装置。
０．１ｔ≦Ｙ≦０．３ｔ
０．３Ｙ≦Ｘ≦２Ｙ
【請求項２】
前記半導体層は、非結晶半導体層を結晶化することによって形成された多結晶半導体層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属性導電層の膜厚は、３０ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記金属性導電層は、Ｃｒ、Ｍｏ、Ｗ、Ｔａあるいはこれらを主成分とした合金からなることを特徴とする請求項１、２又は３に記載の半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置を備える表示装置。
【請求項６】
基板上に半導体層を形成する工程と、
前記半導体層上に金属性導電層を形成し、前記半導体層と前記金属性導電層との間に前記半導体層と前記金属性導電層との合金層が形成される工程と、
前記半導体層のチャネル領域上の前記金属性導電層を除去する工程と、
前記半導体層のチャネル領域上の前記合金層を除去するとともに、前記半導体層のチャネル領域を除去して、前記半導体層のチャネル領域に凹部を形成する工程とを含み、
前記凹部の深さＸと、前記合金層の膜厚Ｙと、前記金属性導電層の膜厚ｔとが、次の２式の関係を満たすように前記凹部を形成することを特徴とする半導体装置の製造方法。
０．１ｔ≦Ｙ≦０．３ｔ
０．３Ｙ≦Ｘ≦２Ｙ
【請求項７】
前記半導体層のチャネル領域上の前記合金層と前記半導体層のチャネル領域とを、ガスをラジカル化して一括で除去することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体層のチャネル領域上の前記合金層と前記半導体層のチャネル領域とを、ＣＦ４とＡｒの混合ガス又はＣＦ４とＯ２の混合ガスを用いて除去することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体層のチャネル領域上の前記金属性導電層を、薬液により除去することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体層のチャネル領域上の前記金属性導電層を、ガスをラジカル化して除去することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１１】
前記半導体層は、非結晶半導体層を結晶化することによって形成された多結晶半導体層であることを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記基板と前記半導体層との間に絶縁層を形成する工程を含む請求項６〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
請求項６〜１２のいずれかに記載の方法により半導体装置を製造する工程を含む表示装置の製造方法。
【請求項１】
基板上に形成され、ソース領域、ドレイン領域及びチャネル領域を有する半導体層と、
前記半導体層のソース領域及びドレイン領域上に形成された金属性導電層と、
前記半導体層と前記金属性導電層との間に形成された、前記半導体層と前記金属性導電層との合金層とを有し、
前記半導体層は、前記チャネル領域の膜厚が、前記金属性導電層が形成された領域の膜厚より薄くなるように形成された凹部を有し、
前記凹部の深さＸと、前記合金層の膜厚Ｙと、前記金属性導電層の膜厚ｔとが、次の２式の関係を満たしていることを特徴とする半導体装置。
０．１ｔ≦Ｙ≦０．３ｔ
０．３Ｙ≦Ｘ≦２Ｙ
【請求項２】
前記半導体層は、非結晶半導体層を結晶化することによって形成された多結晶半導体層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属性導電層の膜厚は、３０ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記金属性導電層は、Ｃｒ、Ｍｏ、Ｗ、Ｔａあるいはこれらを主成分とした合金からなることを特徴とする請求項１、２又は３に記載の半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置を備える表示装置。
【請求項６】
基板上に半導体層を形成する工程と、
前記半導体層上に金属性導電層を形成し、前記半導体層と前記金属性導電層との間に前記半導体層と前記金属性導電層との合金層が形成される工程と、
前記半導体層のチャネル領域上の前記金属性導電層を除去する工程と、
前記半導体層のチャネル領域上の前記合金層を除去するとともに、前記半導体層のチャネル領域を除去して、前記半導体層のチャネル領域に凹部を形成する工程とを含み、
前記凹部の深さＸと、前記合金層の膜厚Ｙと、前記金属性導電層の膜厚ｔとが、次の２式の関係を満たすように前記凹部を形成することを特徴とする半導体装置の製造方法。
０．１ｔ≦Ｙ≦０．３ｔ
０．３Ｙ≦Ｘ≦２Ｙ
【請求項７】
前記半導体層のチャネル領域上の前記合金層と前記半導体層のチャネル領域とを、ガスをラジカル化して一括で除去することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体層のチャネル領域上の前記合金層と前記半導体層のチャネル領域とを、ＣＦ４とＡｒの混合ガス又はＣＦ４とＯ２の混合ガスを用いて除去することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体層のチャネル領域上の前記金属性導電層を、薬液により除去することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体層のチャネル領域上の前記金属性導電層を、ガスをラジカル化して除去することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１１】
前記半導体層は、非結晶半導体層を結晶化することによって形成された多結晶半導体層であることを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記基板と前記半導体層との間に絶縁層を形成する工程を含む請求項６〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
請求項６〜１２のいずれかに記載の方法により半導体装置を製造する工程を含む表示装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−７６７３６（Ｐ２００９−７６７３６Ａ）
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願番号】特願２００７−２４５０９０（Ｐ２００７−２４５０９０）
【出願日】平成１９年９月２１日（２００７．９．２１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願日】平成１９年９月２１日（２００７．９．２１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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