半導体装置
【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間に配置される絶縁膜（例えば、ＢＯＸ）にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶに形成された第１サージ吸収層２ａがトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａに電気的に接続されることでＧＮＤ電位とされ、高電位基準回路部ＨＶに形成された第２サージ吸収層２ｂがトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じて仮想ＧＮＤ配線１７ｂに電気的に接続されることで仮想ＧＮＤ電位とされるようにする。
【解決手段】低電位基準回路部ＬＶに形成された第１サージ吸収層２ａがトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａに電気的に接続されることでＧＮＤ電位とされ、高電位基準回路部ＨＶに形成された第２サージ吸収層２ｂがトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じて仮想ＧＮＤ配線１７ｂに電気的に接続されることで仮想ＧＮＤ電位とされるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置に関するものである。
【背景技術】
【０００２】
モータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる半導体装置として、ＨＶＩＣ（High Voltage Integrated Circuit）がある。このＨＶＩＣにより、負荷を駆動するためのインバータ内に備えられるパワーデバイスを制御する。
【０００３】
従来、インバータの駆動には、図７に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電圧基準回路に相当する高電圧基準ゲート駆動回路１０３とローサイド側のＩＧＢＴ１０２ｂを駆動する低電圧基準回路に相当する低電位基準ゲート駆動回路１０４を備えると共に、これらの間にレベルシフト素子１０５ａ、１０５ｂおよび制御回路１０６が備えられたＨＶＩＣ１０７が用いられている。このＨＩＶＣ１０７では、レベルシフト素子１０５ａ、１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電圧基準回路における基準電圧のレベルシフトを行っている。このようなＨＶＩＣ１０７では、インバータの小型化の為に、１チップ化（ＨＶＩＣ化）が進められており、図７に示したＨＶＩＣ１０７も１チップにて構成されている。
【０００４】
しかしながら、このように１チップ化したＨＶＩＣ１０７では、高電位基準回路と低電位基準回路との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ＪＩ分離構造、誘電体分離構造、ＳＯＩ（Silicon on insulator）基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っている。ところが、高電位基準回路のＩＧＢＴ１０２ａを駆動するための出力部の電位を高電圧側の基準とするための仮想ＧＮＤ電位にする必要があるため、上記したいずれの素子分離構造においてもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じ、大きな電位振幅が生じる。この立ち上がりの早い高電圧サージ（以下、立ち上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことは難しい。
【特許文献１】特開２００６−９３２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した素子分離構造の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、この構造を用いて高耐圧のレベルシフト素子を開発してきたところ、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層（ＳＯＩ層）との間に配置された埋込酸化膜（ＢＯＸ：Buried Oxide）にて形成される寄生キャパシタを充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。図８は、変位電流が発生する様子を示したＨＶＩＣの断面図である。この図に示すように、例えば、高電位基準回路部ＨＶの仮想ＧＮＤ電位とされる部位から埋込酸化膜３を介して支持基板２に流れたのち、再び埋込酸化膜３を介して低電位基準回路部ＬＶのＧＮＤ電位とされる部位に流れ込むという経路で変位電流が発生する。
【０００６】
このような問題は、埋込酸化膜３を厚くして寄生キャパシタ容量を低減したり、支持基板２側の不純物濃度を下げて高抵抗にして変位電流の伝搬を低減することで抑制可能であるが、高増幅率のアンプ回路等を集積する場合には僅かな変位電流でも誤動作の要因となり、完全な対策は難しい。
【０００７】
本発明は上記点に鑑みて、ＳＯＩ基板を用いたトレンチ分離構造により低電位基準回路と高電位基準回路およびレベルシフト素子を備えた半導体装置を構成する場合において、ｄｖ／ｄｔサージにより、支持基板と活性層との間に配置される絶縁膜（例えば、ＢＯＸ）にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、支持基板（２）の埋込絶縁膜（３）側の表面部のうちの低電位基準回路部（ＬＶ）の下部に位置する部分に、支持基板（２）よりも高不純物濃度とされた第１サージ吸収層（２ａ）が形成されていると共に、高電位基準回路部（ＨＶ）の下部に位置する部分に、支持基板（２）よりも高不純物濃度とされた第２サージ吸収層（２ｂ）が形成されており、活性層（１）のうち低電位基準回路部（ＬＶ）における回路素子（１０）から絶縁された部位において第１の電位を印加する配線（１７ａ）に対して第１サージ吸収層（２ａ）が電気的に接続されていると共に、活性層（１）のうち高電位基準回路部（ＨＶ）における回路素子（１０）から絶縁された部位において第２の電位を印加する配線（１７ｂ）に対して第２サージ吸収層（２ｂ）が電気的に接続されており、第１サージ吸収層（２ａ）、第２サージ吸収層（２ｂ）および支持基板（２）のうち第１サージ吸収層（２ａ）および第２サージ吸収層（２ｂ）とは異なる残りの部分にて、逆バイアスがかかるＰＮ接合部が構成されていることを特徴としている。
【０００９】
このような構造によれば、変位電流が発生しても第１、第２サージ吸収層（２ａ、２ｂ）が電気的に接続された配線（１７ａ、１７ｂ）を通じて引き抜かれるようにできる。それと同時に支持基板（２）内に電位差が発生しても、第１、第２サージ吸収層（２ａ、２ｂ）および支持基板（２）のうちの残りの部分により形成されるＰＮ接合部に逆バイアスがかかった状態となるため、変位電流の流れを抑制することが可能となる。すなわち、ＰＮ接合部に発生する空乏層による容量により、見かけ上寄生キャパシタ容量が小さくなる。
【００１０】
これにより、変位電流が発生し難くなるようにできる。したがって、変位電流が低電位基準回路部ＬＶに備えられた各種回路に流れることを防止でき、回路が誤動作してしまうことを防止することが可能となる。
【００１１】
例えば、請求項２に記載したように、接地電位を第１の電位とし、低電位基準回路部（ＬＶ）が接地電位を基準電位として動作し、接地電位よりも高電位である仮想的な接地電位を第２の電位とし、高電位基準回路部（ＨＶ）が仮想的な接地電位を基準電位として動作する場合、接地電位とされるＧＮＤ配線（１７ａ）に第１サージ吸収層（２ａ）もしくは低電位基準回路部（ＬＶ）内の回路への電源電圧を印加する電源ラインを電気的に接続すると共に、仮想的な接地電位とされる仮想ＧＮＤ配線（１７ｂ）もしくは高電位基準回路部（ＨＶ）内の回路への電源電圧を印加する電源ラインに第２サージ吸収層（２ｂ）を電気的に接続することができる。
【００１２】
そして、各部の導電型に関しては、請求項３に記載したように、第１サージ吸収層（２ａ）をｐ型、第２サージ吸収層（２ｂ）をｎ型、支持基板（２）のうち第１サージ吸収層（２ａ）および第２サージ吸収層（２ｂ）とは異なる残りの部分をｎ型またはｐ型とすることができる。
【００１３】
また、請求項４に記載したように、第１サージ吸収層（２ａ）をｐ型、第２サージ吸収層（２ｂ）をｐ型、支持基板（２）のうち第１サージ吸収層（２ａ）および第２サージ吸収層（２ｂ）とは異なる残りの部分をｎ型としても良い。
【００１４】
さらに、請求項５に記載したように、第１サージ吸収層（２ａ）をｎ型、第２サージ吸収層（２ｂ）をｎ型、支持基板（２）のうち第１サージ吸収層（２ａ）および第２サージ吸収層（２ｂ）とは異なる残りの部分をｐ型としても良い。
【００１５】
また、請求項６に記載したように、支持基板（２）のうち第１サージ吸収層（２ａ）および第２サージ吸収層（２ｂ）とは異なる残りの部分に関しては、フローティング状態、接地電位もしくは仮想的な接地電位のいずれであっても構わない。
【００１６】
請求項７に記載の発明では、支持基板（２）の埋込絶縁膜（３）側の表面部において、レベルシフト素子形成部（ＬＳ）の下部に位置する部分に支持基板（２）よりも高不純物濃度とされた第３サージ吸収層（２ｃ）が形成され、第３サージ吸収層（２ｃ）は、レベル素子形成部（ＬＳ）における活性層（１）のうち埋込絶縁膜（３）と接する部分の導電型と同じ導電型とされていることを特徴としている。
【００１７】
このような構造の第３サージ吸収層（２ｃ）を設けることにより、レベル素子形成部（ＬＳ）における埋込絶縁膜（３）を挟んだ両側の電位差を無くし、より寄生キャパシタ容量を低減することが可能となる。これにより、変位電流を更に抑制することが可能となり、より回路が誤動作してしまうことを防止できる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２０】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる低電位基準回路部ＬＶと高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを備えた半導体装置（ＨＶＩＣ）の断面図である。また、図２は、図１に示す半導体装置を上面側から見た時のレイアウト図であり、図１は、図２のＡ−Ａ断面図に相当している。以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。
【００２１】
図１に示すように、例えばｎ型シリコンにて構成されたＳＯＩ層１とシリコン基板などで構成された支持基板２とがシリコン酸化膜などで構成された埋込絶縁膜３を介して接合されたＳＯＩ基板４を用いて本実施形態の半導体装置を形成している。
【００２２】
ＳＯＩ層１は、半導体装置の表面側に配置され、シリコン基板を所定膜厚に研削することにより構成されている。このＳＯＩ層１は、複数のトレンチ分離部５ａ、５ｂにより素子分離されている。トレンチ分離部５ａ、５ｂは、異なる深さで構成されている。具体的には、トレンチ分離部（第２トレンチ分離部）５ａはＳＯＩ層１を貫通して埋込絶縁膜３に達するように形成され、トレンチ分離部（第１トレンチ分離部）５ｂは埋込絶縁膜３を更に貫通して支持基板２に達するように形成されている。これら各トレンチ分離部５ａ、５ｂは、例えば、ＳＯＩ層１の表面から形成されたトレンチ６ａ、６ｂとトレンチ６ａ、６ｂ内に配置された絶縁膜７ａ、７ｂおよびドープトＰｏｌｙ−Ｓｉ８ａ、８ｂによって構成されており、トレンチ分離部５ｂの方がトレンチ分離部５ａよりも幅広で構成されている。
【００２３】
トレンチ分離部５ａは多重枠状構造とされており、最も外側とそれよりも１つ内側のトレンチ分離部５ａの間に形成される領域（つまり図１、図２の紙面左側の領域）が低電位基準回路部ＬＶ、最も内側のトレンチ分離部５ａ内の領域（つまり紙面右側の領域）が高電位基準回路部ＨＶ、これら低電位基準回路部ＬＶと高電位基準回路部ＨＶの間に形成される領域がレベルシフト素子形成部ＬＳとされている。トレンチ分離部５ｂは、ＳＯＩ層１に点在配置された各素子を囲むように形成されている。
【００２４】
ＳＯＩ層１における低電位基準回路部ＬＶには、小電位にて駆動されるロジック回路などの信号処理回路が構成されている。低電位基準回路部ＬＶは、トレンチ分離部５ａにて半導体装置の他の部分から素子分離されており、低電位基準回路部ＬＶ内に備えられる各素子同士の間もトレンチ分離部５ｂにて電気的に分離されている。
【００２５】
この低電位基準回路部ＬＶには、例えば、ＣＭＯＳ１０などのように信号処理回路を構成する各種素子が備えられている。具体的には、ＳＯＩ層１のうちトレンチ分離部５ｂにて囲まれた領域内がＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ酸化膜等の素子分離用の絶縁膜１１にて素子分離されており、素子分離された各領域はｎウェル層１２ａもしくはｐウェル層１２ｂとされている。ｎウェル層１２ａ内にはｐ+型ソース領域１３ａおよびｐ+型ドレイン領域１４ａが構成され、ｐウェル層１２ｂ内にはｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎウェル層１２ａの表面、および、ｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂの間に位置するｐウェル層１２ｂの表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴにて構成されたＣＭＯＳ１０が構成されている。
【００２６】
なお、ＳＯＩ層１の表面側には、ＣＭＯＳ１０を構成するゲート電極１６ａ、１６ｂや各ソース領域１３ａ、１３ｂもしくは各ドレイン領域１４ａ、１４ｂと電気的に接続される配線部や層間絶縁膜などが形成されているが、ここでは図示を省略してある。また、ＣＭＯＳ１０の他にも、バイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられるが、これらの構造は周知であるため、ここでは代表してＣＭＯＳ１０のみを示してある。
【００２７】
このように構成される低電位基準回路部ＬＶの所定部位、例えばｐ+型ソース領域１３ａおよびｎ+型ソース領域１３ｂをＧＮＤ配線１７ａに電気的に接続することでＧＮＤ電位としているが、本実施形態では、さらに、低電位基準回路部ＬＶのトレンチ分離部５ｂ内に形成されたドープトＰｏｌｙ−Ｓｉ８ｂもＧＮＤ電位としている。
【００２８】
一方、ＳＯＩ層１における高電位基準回路部ＨＶには、高電位にて駆動されるロジック回路などの信号処理回路が構成されている。高電位基準回路部ＨＶは、トレンチ分離部５ａにて半導体装置の他の部分から素子分離されており、高電位基準回路部ＨＶ内に備えられる各素子同士の間もトレンチ分離部５ｂにて電気的に分離されている。
【００２９】
この高電位基準回路部ＨＶにも、低電位基準回路部ＬＶと同様の構造のＣＭＯＳ１０が備えられており、図示しないがバイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられている。
【００３０】
そして、このように構成される高電位基準回路部ＨＶに関しても、低電位基準回路部ＬＶと同様、ｐ+型ソース領域１３ａおよびｎ+型ソース領域１３ｂを仮想ＧＮＤ配線１７ｂに電気的に接続することで高電圧側の基準となる仮想ＧＮＤ電位（つまりＧＮＤ電位（電位ゼロ）よりも高電圧を仮想的に接地電位と位置づけたときの電位）とし、さらに高電位基準回路部ＨＶのトレンチ分離部５ｂ内に形成されたドープトＰｏｌｙ−Ｓｉ８ｂも仮想ＧＮＤ電位としている。
【００３１】
また、ＳＯＩ層１におけるレベルシフト素子形成部ＬＳには、レベルシフト素子として高耐圧ＬＤＭＯＳ２０が形成されている。高耐圧ＬＤＭＯＳ２０は、ＳＯＩ層１の表層にそれぞれ位置するｎ型ドレイン領域２１、ｐ型チャネル領域２２、ｎ+型ソース領域２３を有している。ｎ型ドレイン領域２１の表層にはｎ+型コンタクト層２４が形成されており、ｐ型チャネル領域２２の表層にはｐ型コンタクト層２５が形成されている。また、ｎ型ドレイン領域２１とｐ型チャネル領域２２は、いわゆるＬＯＣＯＳ酸化膜２６により分離されている。そして、ｐ型チャネル領域２２上には、ゲート絶縁膜２７を介して、ゲート電極２８が配置されている。これにより、高耐圧ＬＤＭＯＳ２０が構成されている。
【００３２】
なお、ＳＯＩ層１の表面側には、ゲート電極２８、ｎ+型ソース領域２３およびｐ型コンタクト層２５、もしくは、ｎ+型コンタクト層２４と電気的に接続される配線部や層間絶縁膜が形成されているが、ここでは図示を省略してある。
【００３３】
支持基板２は、例えばｎ型もしくはｐ型のシリコン基板などで構成されている。支持基板２の埋込絶縁膜３側の表面部のうち低電位基準回路部ＬＶの下部全域および高電位基準回路部ＨＶの下部全域において、第１サージ吸収層２ａおよび第２サージ吸収層２ｂが備えられている。
【００３４】
第１サージ吸収層２ａは、低電位基準回路部ＬＶに形成されたトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａに電気的に接続されることでＧＮＤ電位とされている。本実施形態の場合、第１サージ吸収層２ａはｐ型半導体で構成されている。
【００３５】
また、第２サージ吸収層２ｂは、高電位基準回路部ＨＶに形成されたトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じて仮想ＧＮＤ配線１７ｂに電気的に接続されることで仮想ＧＮＤ電位とされている。本実施形態の場合、第２サージ吸収層２ｂはｎ型半導体で構成されている。
【００３６】
これら第１、第２サージ吸収層２ａ、２ｂが低インピーダンスとなるように、第１、第２サージ吸収層２ａ、２ｂの不純物濃度は、支持基板２内の残りの部分の不純物濃度よりも高く設定されている。なお、支持基板２のうち第１、第２サージ吸収層２ａ、２ｂとされない残りの部分の導電型はｎ型とｐ型のいずれであっても構わないが、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間の電位差を緩和するための電界緩和層として機能するため、ＨＶＩＣ内で発生する最大電圧より高い耐圧を有するように濃度、距離（第１、第２サージ吸収層２ａ、２ｂ間の距離）を設定するのが望ましい。
【００３７】
以上説明した本実施形態の半導体装置では、低電位基準回路部ＬＶに形成された第１サージ吸収層２ａがトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａに電気的に接続されることでＧＮＤ電位とされ、高電位基準回路部ＨＶに形成された第２サージ吸収層２ｂがトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じて仮想ＧＮＤ配線１７ｂに電気的に接続されることで仮想ＧＮＤ電位とされている。このため、変位電流が発生しても第１、第２サージ吸収層２ａ、２ｂからドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａもしくは仮想ＧＮＤ配線１７ｂに引き抜かれるようにできる。
【００３８】
そして、それと同時に支持基板２内に電位差が発生しても、第１、第２サージ吸収層２ａ、２ｂおよび支持基板２のうちの残りの部分により形成されるＰＮ接合部に逆バイアスがかかった状態となるため、変位電流の流れを抑制することが可能となる。すなわち、ＰＮ接合部に発生する空乏層による容量により、見かけ上寄生キャパシタ容量が小さくなる。特に、第１、第２サージ吸収層２ａ、２ｂに接する支持基板２の残りの部分が第１、第２サージ吸収層２ａ、２ｂよりも低濃度とされているため、この部分に空乏層が広く伸び、寄生キャパシタ容量をより小さくすることが可能となる。
【００３９】
これにより、変位電流が発生し難くなるようにできる。したがって、変位電流が低電位基準回路部ＬＶに備えられた各種回路に流れることを防止でき、回路が誤動作してしまうことを防止することが可能となる。
【００４０】
なお、このように構成される本実施形態の半導体装置の製造方法に関しては、支持基板２に対して第１、第２サージ吸収層２ａ、２ｂを形成する工程およびトレンチ分離部５ｂを形成する工程を行うこと以外に関しては従来と同様である。例えば、第１、第２サージ吸収層２ａ、２ｂを形成する工程に関しては、ＳＯＩ層１を構成するシリコン基板と支持基板２とを貼り合わせる前に予め支持基板２の所望位置にイオン注入などを行っておくことで第１、第２サージ吸収層２ａ、２ｂを形成しておけば良い。また、トレンチ分離部５ｂを形成する工程に関しては、トレンチ分離部５ａの形成と別工程としても良いが、トレンチ幅が広くなるほどエッチングレートが大きくなることを利用し、トレンチ分離部５ａを形成するためのトレンチ６ａよりも幅広となるようにトレンチ６ｂを形成しておくことで、トレンチ分離部５ａと同工程で行うことが可能となる。
【００４１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してサージ吸収層を追加したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４２】
図３は、本実施形態にかかる半導体装置の断面図である。この図に示されるように、本実施形態では、支持基板２の埋込絶縁膜３側の表面部のうちレベルシフト素子形成部ＬＳの下部全域において、第３サージ吸収層２ｃを備えると共に、レベルシフト素子形成部ＬＳを囲む複数の分離構造のうちの１つを第３サージ吸収層２ｃに繋がるドープトＰｏｌｙ−Ｓｉ８ｂとするトレンチ分離部５ｂにした構造としている。
【００４３】
第３サージ吸収層２ｃは、低電位基準回路部ＬＶに形成されたトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じて高耐圧ＬＤＭＯＳ２０の所望部位に接続される配線（図示せず）と電気的に接続されている。この第３サージ吸収層２ｃは、レベル素子形成部ＬＳにおけるＳＯＩ層１のうち埋込絶縁膜３と接する部分の導電型と同じ導電型とされ、本実施形態の場合にはｎ型とされている。
【００４４】
このような構造の第３サージ吸収層２ｃを設けることにより、レベル素子形成部ＬＳにおける埋込絶縁膜３を挟んだ両側の電位差を無くし、より寄生キャパシタ容量を低減することが可能となる。これにより、変位電流を更に抑制することが可能となり、より回路が誤動作してしまうことを防止できる。
【００４５】
なお、このような第３サージ吸収層２ｃに関しては、第１、第２サージ吸収層２ａ、２ｂのうち同じ導電型とされるものを形成する際に同時に形成すれば良い。
【００４６】
（他の実施形態）
上記第１〜第５実施形態では、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する素子の一例を記載しているが、これらを構成する素子の種類に関しては適宜変更可能である。もちろん、トレンチ分離部５ａ、５ｂのレイアウトなどに関しても適宜変更可能である。
【００４７】
また、上記実施形態では、第１サージ吸収層２ａをｐ型、第２サージ吸収層２ｂをｎ型、支持基板２のうちの残りの部分をｎ型もしくはｐ型としている。しかしながら、第１、第２サージ吸収層２ａ、２ｂと支持基板２の残りの部分との導電型の関係は、支持基板２内において第１、第２サージ吸収層２ａ、２ｂの間を通る経路内で逆接続のＰＮ接合部が形成される関係であれば良い。このため、第１、第２サージ吸収層２ａ、２ｂをｎ型、支持基板２のうちの残りの部分をｐ型としても良い。さらに、第１、第２サージ吸収層２ａ、２ｂをｐ型、支持基板２のうちの残りの部分をｎ型としても良い。
【００４８】
さらに、レベルシフト素子形成部ＬＳにおいてＳＯＩ層１がｐ型とされる場合、レベルシフト素子形成部ＬＳにおける直下の第３サージ吸収層２ｃを高濃度のｐ型にすると好ましい。図４は、その一例を示した断面図である。この図に示されるように、第３サージ吸収層２ｃを高濃度のｐ型にすると共に、トレンチ分離部５ｂ内にドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａと電気的に接続した構造としている。このような構造とすることもできる。
【００４９】
逆に、レベルシフト素子形成部ＬＳにおいてＳＯＩ層１がｎ型とされる場合、レベルシフト素子形成部ＬＳにおける直下の第３サージ吸収層２ｃを高濃度のｎ型にすると好ましい。図５は、その一例を示した断面図である。この図に示されるように、第３サージ吸収層２ｃを高濃度のｎ型にすると共に、トレンチ分離部５ｂ内にドープトＰｏｌｙ−Ｓｉ８ｂを通じて仮想ＧＮＤ配線１７ｂと電気的に接続した構造としている。このような構造とすることもできる。
【００５０】
また、上記実施形態では、低電位基準回路部ＬＶに印加される第１の電位がＧＮＤ電位、高電位基準回路部ＨＶに印加される第２の電位が仮想ＧＮＤ電位とされる場合について説明したが、低電位基準回路部ＬＶや高電位基準回路部ＨＶに備えられる回路素子の駆動電位などを第１の電位もしくは第２の電位とすることも可能である。すなわち、低電位基準回路部ＬＶや高電位基準回路部ＨＶに備えられる回路素子の駆動電位は、それぞれＧＮＤ電位や仮想ＧＮＤ電位に対して１０〜２０Ｖ程度高電圧となっているが、仮想ＧＮＤ電位とＧＮＤ電位との電位差に比べれば十分に小さい。このため、ＧＮＤ電位や仮想ＧＮＤ電位ではなく、低電位基準回路部ＬＶや高電位基準回路部ＨＶの回路素子に印加される電位を第１の電位もしくは第２の電位とすることも可能である。図６は、その一例を示した断面図である。この図に示したように、低電位基準回路部ＬＶにおけるＣＭＯＳ１０の駆動電位（電源電圧）を印加する電源ラインと第１サージ吸収層２ａとを接続し、高電位基準回路部ＨＶにおけるＣＭＯＳ１０の駆動電位（電源電圧）を印加する電源ラインと第２サージ吸収層２ｂとを接続することができる。
【００５１】
さらに、上記実施形態では、トレンチ分離部５ｂ内の導体材料としてドープトＰｏｌｙ−Ｓｉ８ｂを用いているが、他の導体材料、例えば金属層などを用いても構わない。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図２】図１に示す半導体装置を上面側から見た時のレイアウト図である。
【図３】本発明の第２実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図４】他の実施形態に示す半導体基板（ＨＶＩＣ）の断面図である。
【図５】他の実施形態に示す半導体基板（ＨＶＩＣ）の断面図である。
【図６】他の実施形態に示す半導体基板（ＨＶＩＣ）の断面図である。
【図７】ＨＶＩＣを用いたインバータ駆動回路の模式図である。
【図８】変位電流が発生する様子を示したＨＶＩＣの断面図である。
【符号の説明】
【００５３】
１ ＳＯＩ層
２ 支持基板
２ａ〜２ｃ 第１〜第３サージ吸収層
３ 埋込層
４ ＳＯＩ基板
５ａ、５ｂ トレンチ分離部
６ａ、６ｂ トレンチ
７ａ、７ｂ 絶縁膜
８ａ、８ｂ ドープトＰｏｌｙ−Ｓｉ
１０ ＣＭＯＳ
１７ａ ＧＮＤ配線
１７ｂ 仮想ＧＮＤ配線
２０ 高耐圧ＬＤＭＯＳ
ＨＶ 高電位基準回路部
ＬＳ レベルシフト素子形成部
ＬＶ 低電位基準回路部
【技術分野】
【０００１】
本発明は、モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置に関するものである。
【背景技術】
【０００２】
モータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる半導体装置として、ＨＶＩＣ（High Voltage Integrated Circuit）がある。このＨＶＩＣにより、負荷を駆動するためのインバータ内に備えられるパワーデバイスを制御する。
【０００３】
従来、インバータの駆動には、図７に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電圧基準回路に相当する高電圧基準ゲート駆動回路１０３とローサイド側のＩＧＢＴ１０２ｂを駆動する低電圧基準回路に相当する低電位基準ゲート駆動回路１０４を備えると共に、これらの間にレベルシフト素子１０５ａ、１０５ｂおよび制御回路１０６が備えられたＨＶＩＣ１０７が用いられている。このＨＩＶＣ１０７では、レベルシフト素子１０５ａ、１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電圧基準回路における基準電圧のレベルシフトを行っている。このようなＨＶＩＣ１０７では、インバータの小型化の為に、１チップ化（ＨＶＩＣ化）が進められており、図７に示したＨＶＩＣ１０７も１チップにて構成されている。
【０００４】
しかしながら、このように１チップ化したＨＶＩＣ１０７では、高電位基準回路と低電位基準回路との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ＪＩ分離構造、誘電体分離構造、ＳＯＩ（Silicon on insulator）基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っている。ところが、高電位基準回路のＩＧＢＴ１０２ａを駆動するための出力部の電位を高電圧側の基準とするための仮想ＧＮＤ電位にする必要があるため、上記したいずれの素子分離構造においてもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じ、大きな電位振幅が生じる。この立ち上がりの早い高電圧サージ（以下、立ち上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことは難しい。
【特許文献１】特開２００６−９３２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した素子分離構造の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、この構造を用いて高耐圧のレベルシフト素子を開発してきたところ、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層（ＳＯＩ層）との間に配置された埋込酸化膜（ＢＯＸ：Buried Oxide）にて形成される寄生キャパシタを充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。図８は、変位電流が発生する様子を示したＨＶＩＣの断面図である。この図に示すように、例えば、高電位基準回路部ＨＶの仮想ＧＮＤ電位とされる部位から埋込酸化膜３を介して支持基板２に流れたのち、再び埋込酸化膜３を介して低電位基準回路部ＬＶのＧＮＤ電位とされる部位に流れ込むという経路で変位電流が発生する。
【０００６】
このような問題は、埋込酸化膜３を厚くして寄生キャパシタ容量を低減したり、支持基板２側の不純物濃度を下げて高抵抗にして変位電流の伝搬を低減することで抑制可能であるが、高増幅率のアンプ回路等を集積する場合には僅かな変位電流でも誤動作の要因となり、完全な対策は難しい。
【０００７】
本発明は上記点に鑑みて、ＳＯＩ基板を用いたトレンチ分離構造により低電位基準回路と高電位基準回路およびレベルシフト素子を備えた半導体装置を構成する場合において、ｄｖ／ｄｔサージにより、支持基板と活性層との間に配置される絶縁膜（例えば、ＢＯＸ）にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、支持基板（２）の埋込絶縁膜（３）側の表面部のうちの低電位基準回路部（ＬＶ）の下部に位置する部分に、支持基板（２）よりも高不純物濃度とされた第１サージ吸収層（２ａ）が形成されていると共に、高電位基準回路部（ＨＶ）の下部に位置する部分に、支持基板（２）よりも高不純物濃度とされた第２サージ吸収層（２ｂ）が形成されており、活性層（１）のうち低電位基準回路部（ＬＶ）における回路素子（１０）から絶縁された部位において第１の電位を印加する配線（１７ａ）に対して第１サージ吸収層（２ａ）が電気的に接続されていると共に、活性層（１）のうち高電位基準回路部（ＨＶ）における回路素子（１０）から絶縁された部位において第２の電位を印加する配線（１７ｂ）に対して第２サージ吸収層（２ｂ）が電気的に接続されており、第１サージ吸収層（２ａ）、第２サージ吸収層（２ｂ）および支持基板（２）のうち第１サージ吸収層（２ａ）および第２サージ吸収層（２ｂ）とは異なる残りの部分にて、逆バイアスがかかるＰＮ接合部が構成されていることを特徴としている。
【０００９】
このような構造によれば、変位電流が発生しても第１、第２サージ吸収層（２ａ、２ｂ）が電気的に接続された配線（１７ａ、１７ｂ）を通じて引き抜かれるようにできる。それと同時に支持基板（２）内に電位差が発生しても、第１、第２サージ吸収層（２ａ、２ｂ）および支持基板（２）のうちの残りの部分により形成されるＰＮ接合部に逆バイアスがかかった状態となるため、変位電流の流れを抑制することが可能となる。すなわち、ＰＮ接合部に発生する空乏層による容量により、見かけ上寄生キャパシタ容量が小さくなる。
【００１０】
これにより、変位電流が発生し難くなるようにできる。したがって、変位電流が低電位基準回路部ＬＶに備えられた各種回路に流れることを防止でき、回路が誤動作してしまうことを防止することが可能となる。
【００１１】
例えば、請求項２に記載したように、接地電位を第１の電位とし、低電位基準回路部（ＬＶ）が接地電位を基準電位として動作し、接地電位よりも高電位である仮想的な接地電位を第２の電位とし、高電位基準回路部（ＨＶ）が仮想的な接地電位を基準電位として動作する場合、接地電位とされるＧＮＤ配線（１７ａ）に第１サージ吸収層（２ａ）もしくは低電位基準回路部（ＬＶ）内の回路への電源電圧を印加する電源ラインを電気的に接続すると共に、仮想的な接地電位とされる仮想ＧＮＤ配線（１７ｂ）もしくは高電位基準回路部（ＨＶ）内の回路への電源電圧を印加する電源ラインに第２サージ吸収層（２ｂ）を電気的に接続することができる。
【００１２】
そして、各部の導電型に関しては、請求項３に記載したように、第１サージ吸収層（２ａ）をｐ型、第２サージ吸収層（２ｂ）をｎ型、支持基板（２）のうち第１サージ吸収層（２ａ）および第２サージ吸収層（２ｂ）とは異なる残りの部分をｎ型またはｐ型とすることができる。
【００１３】
また、請求項４に記載したように、第１サージ吸収層（２ａ）をｐ型、第２サージ吸収層（２ｂ）をｐ型、支持基板（２）のうち第１サージ吸収層（２ａ）および第２サージ吸収層（２ｂ）とは異なる残りの部分をｎ型としても良い。
【００１４】
さらに、請求項５に記載したように、第１サージ吸収層（２ａ）をｎ型、第２サージ吸収層（２ｂ）をｎ型、支持基板（２）のうち第１サージ吸収層（２ａ）および第２サージ吸収層（２ｂ）とは異なる残りの部分をｐ型としても良い。
【００１５】
また、請求項６に記載したように、支持基板（２）のうち第１サージ吸収層（２ａ）および第２サージ吸収層（２ｂ）とは異なる残りの部分に関しては、フローティング状態、接地電位もしくは仮想的な接地電位のいずれであっても構わない。
【００１６】
請求項７に記載の発明では、支持基板（２）の埋込絶縁膜（３）側の表面部において、レベルシフト素子形成部（ＬＳ）の下部に位置する部分に支持基板（２）よりも高不純物濃度とされた第３サージ吸収層（２ｃ）が形成され、第３サージ吸収層（２ｃ）は、レベル素子形成部（ＬＳ）における活性層（１）のうち埋込絶縁膜（３）と接する部分の導電型と同じ導電型とされていることを特徴としている。
【００１７】
このような構造の第３サージ吸収層（２ｃ）を設けることにより、レベル素子形成部（ＬＳ）における埋込絶縁膜（３）を挟んだ両側の電位差を無くし、より寄生キャパシタ容量を低減することが可能となる。これにより、変位電流を更に抑制することが可能となり、より回路が誤動作してしまうことを防止できる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２０】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる低電位基準回路部ＬＶと高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを備えた半導体装置（ＨＶＩＣ）の断面図である。また、図２は、図１に示す半導体装置を上面側から見た時のレイアウト図であり、図１は、図２のＡ−Ａ断面図に相当している。以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。
【００２１】
図１に示すように、例えばｎ型シリコンにて構成されたＳＯＩ層１とシリコン基板などで構成された支持基板２とがシリコン酸化膜などで構成された埋込絶縁膜３を介して接合されたＳＯＩ基板４を用いて本実施形態の半導体装置を形成している。
【００２２】
ＳＯＩ層１は、半導体装置の表面側に配置され、シリコン基板を所定膜厚に研削することにより構成されている。このＳＯＩ層１は、複数のトレンチ分離部５ａ、５ｂにより素子分離されている。トレンチ分離部５ａ、５ｂは、異なる深さで構成されている。具体的には、トレンチ分離部（第２トレンチ分離部）５ａはＳＯＩ層１を貫通して埋込絶縁膜３に達するように形成され、トレンチ分離部（第１トレンチ分離部）５ｂは埋込絶縁膜３を更に貫通して支持基板２に達するように形成されている。これら各トレンチ分離部５ａ、５ｂは、例えば、ＳＯＩ層１の表面から形成されたトレンチ６ａ、６ｂとトレンチ６ａ、６ｂ内に配置された絶縁膜７ａ、７ｂおよびドープトＰｏｌｙ−Ｓｉ８ａ、８ｂによって構成されており、トレンチ分離部５ｂの方がトレンチ分離部５ａよりも幅広で構成されている。
【００２３】
トレンチ分離部５ａは多重枠状構造とされており、最も外側とそれよりも１つ内側のトレンチ分離部５ａの間に形成される領域（つまり図１、図２の紙面左側の領域）が低電位基準回路部ＬＶ、最も内側のトレンチ分離部５ａ内の領域（つまり紙面右側の領域）が高電位基準回路部ＨＶ、これら低電位基準回路部ＬＶと高電位基準回路部ＨＶの間に形成される領域がレベルシフト素子形成部ＬＳとされている。トレンチ分離部５ｂは、ＳＯＩ層１に点在配置された各素子を囲むように形成されている。
【００２４】
ＳＯＩ層１における低電位基準回路部ＬＶには、小電位にて駆動されるロジック回路などの信号処理回路が構成されている。低電位基準回路部ＬＶは、トレンチ分離部５ａにて半導体装置の他の部分から素子分離されており、低電位基準回路部ＬＶ内に備えられる各素子同士の間もトレンチ分離部５ｂにて電気的に分離されている。
【００２５】
この低電位基準回路部ＬＶには、例えば、ＣＭＯＳ１０などのように信号処理回路を構成する各種素子が備えられている。具体的には、ＳＯＩ層１のうちトレンチ分離部５ｂにて囲まれた領域内がＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ酸化膜等の素子分離用の絶縁膜１１にて素子分離されており、素子分離された各領域はｎウェル層１２ａもしくはｐウェル層１２ｂとされている。ｎウェル層１２ａ内にはｐ+型ソース領域１３ａおよびｐ+型ドレイン領域１４ａが構成され、ｐウェル層１２ｂ内にはｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎウェル層１２ａの表面、および、ｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂの間に位置するｐウェル層１２ｂの表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴにて構成されたＣＭＯＳ１０が構成されている。
【００２６】
なお、ＳＯＩ層１の表面側には、ＣＭＯＳ１０を構成するゲート電極１６ａ、１６ｂや各ソース領域１３ａ、１３ｂもしくは各ドレイン領域１４ａ、１４ｂと電気的に接続される配線部や層間絶縁膜などが形成されているが、ここでは図示を省略してある。また、ＣＭＯＳ１０の他にも、バイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられるが、これらの構造は周知であるため、ここでは代表してＣＭＯＳ１０のみを示してある。
【００２７】
このように構成される低電位基準回路部ＬＶの所定部位、例えばｐ+型ソース領域１３ａおよびｎ+型ソース領域１３ｂをＧＮＤ配線１７ａに電気的に接続することでＧＮＤ電位としているが、本実施形態では、さらに、低電位基準回路部ＬＶのトレンチ分離部５ｂ内に形成されたドープトＰｏｌｙ−Ｓｉ８ｂもＧＮＤ電位としている。
【００２８】
一方、ＳＯＩ層１における高電位基準回路部ＨＶには、高電位にて駆動されるロジック回路などの信号処理回路が構成されている。高電位基準回路部ＨＶは、トレンチ分離部５ａにて半導体装置の他の部分から素子分離されており、高電位基準回路部ＨＶ内に備えられる各素子同士の間もトレンチ分離部５ｂにて電気的に分離されている。
【００２９】
この高電位基準回路部ＨＶにも、低電位基準回路部ＬＶと同様の構造のＣＭＯＳ１０が備えられており、図示しないがバイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられている。
【００３０】
そして、このように構成される高電位基準回路部ＨＶに関しても、低電位基準回路部ＬＶと同様、ｐ+型ソース領域１３ａおよびｎ+型ソース領域１３ｂを仮想ＧＮＤ配線１７ｂに電気的に接続することで高電圧側の基準となる仮想ＧＮＤ電位（つまりＧＮＤ電位（電位ゼロ）よりも高電圧を仮想的に接地電位と位置づけたときの電位）とし、さらに高電位基準回路部ＨＶのトレンチ分離部５ｂ内に形成されたドープトＰｏｌｙ−Ｓｉ８ｂも仮想ＧＮＤ電位としている。
【００３１】
また、ＳＯＩ層１におけるレベルシフト素子形成部ＬＳには、レベルシフト素子として高耐圧ＬＤＭＯＳ２０が形成されている。高耐圧ＬＤＭＯＳ２０は、ＳＯＩ層１の表層にそれぞれ位置するｎ型ドレイン領域２１、ｐ型チャネル領域２２、ｎ+型ソース領域２３を有している。ｎ型ドレイン領域２１の表層にはｎ+型コンタクト層２４が形成されており、ｐ型チャネル領域２２の表層にはｐ型コンタクト層２５が形成されている。また、ｎ型ドレイン領域２１とｐ型チャネル領域２２は、いわゆるＬＯＣＯＳ酸化膜２６により分離されている。そして、ｐ型チャネル領域２２上には、ゲート絶縁膜２７を介して、ゲート電極２８が配置されている。これにより、高耐圧ＬＤＭＯＳ２０が構成されている。
【００３２】
なお、ＳＯＩ層１の表面側には、ゲート電極２８、ｎ+型ソース領域２３およびｐ型コンタクト層２５、もしくは、ｎ+型コンタクト層２４と電気的に接続される配線部や層間絶縁膜が形成されているが、ここでは図示を省略してある。
【００３３】
支持基板２は、例えばｎ型もしくはｐ型のシリコン基板などで構成されている。支持基板２の埋込絶縁膜３側の表面部のうち低電位基準回路部ＬＶの下部全域および高電位基準回路部ＨＶの下部全域において、第１サージ吸収層２ａおよび第２サージ吸収層２ｂが備えられている。
【００３４】
第１サージ吸収層２ａは、低電位基準回路部ＬＶに形成されたトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａに電気的に接続されることでＧＮＤ電位とされている。本実施形態の場合、第１サージ吸収層２ａはｐ型半導体で構成されている。
【００３５】
また、第２サージ吸収層２ｂは、高電位基準回路部ＨＶに形成されたトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じて仮想ＧＮＤ配線１７ｂに電気的に接続されることで仮想ＧＮＤ電位とされている。本実施形態の場合、第２サージ吸収層２ｂはｎ型半導体で構成されている。
【００３６】
これら第１、第２サージ吸収層２ａ、２ｂが低インピーダンスとなるように、第１、第２サージ吸収層２ａ、２ｂの不純物濃度は、支持基板２内の残りの部分の不純物濃度よりも高く設定されている。なお、支持基板２のうち第１、第２サージ吸収層２ａ、２ｂとされない残りの部分の導電型はｎ型とｐ型のいずれであっても構わないが、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間の電位差を緩和するための電界緩和層として機能するため、ＨＶＩＣ内で発生する最大電圧より高い耐圧を有するように濃度、距離（第１、第２サージ吸収層２ａ、２ｂ間の距離）を設定するのが望ましい。
【００３７】
以上説明した本実施形態の半導体装置では、低電位基準回路部ＬＶに形成された第１サージ吸収層２ａがトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａに電気的に接続されることでＧＮＤ電位とされ、高電位基準回路部ＨＶに形成された第２サージ吸収層２ｂがトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じて仮想ＧＮＤ配線１７ｂに電気的に接続されることで仮想ＧＮＤ電位とされている。このため、変位電流が発生しても第１、第２サージ吸収層２ａ、２ｂからドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａもしくは仮想ＧＮＤ配線１７ｂに引き抜かれるようにできる。
【００３８】
そして、それと同時に支持基板２内に電位差が発生しても、第１、第２サージ吸収層２ａ、２ｂおよび支持基板２のうちの残りの部分により形成されるＰＮ接合部に逆バイアスがかかった状態となるため、変位電流の流れを抑制することが可能となる。すなわち、ＰＮ接合部に発生する空乏層による容量により、見かけ上寄生キャパシタ容量が小さくなる。特に、第１、第２サージ吸収層２ａ、２ｂに接する支持基板２の残りの部分が第１、第２サージ吸収層２ａ、２ｂよりも低濃度とされているため、この部分に空乏層が広く伸び、寄生キャパシタ容量をより小さくすることが可能となる。
【００３９】
これにより、変位電流が発生し難くなるようにできる。したがって、変位電流が低電位基準回路部ＬＶに備えられた各種回路に流れることを防止でき、回路が誤動作してしまうことを防止することが可能となる。
【００４０】
なお、このように構成される本実施形態の半導体装置の製造方法に関しては、支持基板２に対して第１、第２サージ吸収層２ａ、２ｂを形成する工程およびトレンチ分離部５ｂを形成する工程を行うこと以外に関しては従来と同様である。例えば、第１、第２サージ吸収層２ａ、２ｂを形成する工程に関しては、ＳＯＩ層１を構成するシリコン基板と支持基板２とを貼り合わせる前に予め支持基板２の所望位置にイオン注入などを行っておくことで第１、第２サージ吸収層２ａ、２ｂを形成しておけば良い。また、トレンチ分離部５ｂを形成する工程に関しては、トレンチ分離部５ａの形成と別工程としても良いが、トレンチ幅が広くなるほどエッチングレートが大きくなることを利用し、トレンチ分離部５ａを形成するためのトレンチ６ａよりも幅広となるようにトレンチ６ｂを形成しておくことで、トレンチ分離部５ａと同工程で行うことが可能となる。
【００４１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してサージ吸収層を追加したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４２】
図３は、本実施形態にかかる半導体装置の断面図である。この図に示されるように、本実施形態では、支持基板２の埋込絶縁膜３側の表面部のうちレベルシフト素子形成部ＬＳの下部全域において、第３サージ吸収層２ｃを備えると共に、レベルシフト素子形成部ＬＳを囲む複数の分離構造のうちの１つを第３サージ吸収層２ｃに繋がるドープトＰｏｌｙ−Ｓｉ８ｂとするトレンチ分離部５ｂにした構造としている。
【００４３】
第３サージ吸収層２ｃは、低電位基準回路部ＬＶに形成されたトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じて高耐圧ＬＤＭＯＳ２０の所望部位に接続される配線（図示せず）と電気的に接続されている。この第３サージ吸収層２ｃは、レベル素子形成部ＬＳにおけるＳＯＩ層１のうち埋込絶縁膜３と接する部分の導電型と同じ導電型とされ、本実施形態の場合にはｎ型とされている。
【００４４】
このような構造の第３サージ吸収層２ｃを設けることにより、レベル素子形成部ＬＳにおける埋込絶縁膜３を挟んだ両側の電位差を無くし、より寄生キャパシタ容量を低減することが可能となる。これにより、変位電流を更に抑制することが可能となり、より回路が誤動作してしまうことを防止できる。
【００４５】
なお、このような第３サージ吸収層２ｃに関しては、第１、第２サージ吸収層２ａ、２ｂのうち同じ導電型とされるものを形成する際に同時に形成すれば良い。
【００４６】
（他の実施形態）
上記第１〜第５実施形態では、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する素子の一例を記載しているが、これらを構成する素子の種類に関しては適宜変更可能である。もちろん、トレンチ分離部５ａ、５ｂのレイアウトなどに関しても適宜変更可能である。
【００４７】
また、上記実施形態では、第１サージ吸収層２ａをｐ型、第２サージ吸収層２ｂをｎ型、支持基板２のうちの残りの部分をｎ型もしくはｐ型としている。しかしながら、第１、第２サージ吸収層２ａ、２ｂと支持基板２の残りの部分との導電型の関係は、支持基板２内において第１、第２サージ吸収層２ａ、２ｂの間を通る経路内で逆接続のＰＮ接合部が形成される関係であれば良い。このため、第１、第２サージ吸収層２ａ、２ｂをｎ型、支持基板２のうちの残りの部分をｐ型としても良い。さらに、第１、第２サージ吸収層２ａ、２ｂをｐ型、支持基板２のうちの残りの部分をｎ型としても良い。
【００４８】
さらに、レベルシフト素子形成部ＬＳにおいてＳＯＩ層１がｐ型とされる場合、レベルシフト素子形成部ＬＳにおける直下の第３サージ吸収層２ｃを高濃度のｐ型にすると好ましい。図４は、その一例を示した断面図である。この図に示されるように、第３サージ吸収層２ｃを高濃度のｐ型にすると共に、トレンチ分離部５ｂ内にドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａと電気的に接続した構造としている。このような構造とすることもできる。
【００４９】
逆に、レベルシフト素子形成部ＬＳにおいてＳＯＩ層１がｎ型とされる場合、レベルシフト素子形成部ＬＳにおける直下の第３サージ吸収層２ｃを高濃度のｎ型にすると好ましい。図５は、その一例を示した断面図である。この図に示されるように、第３サージ吸収層２ｃを高濃度のｎ型にすると共に、トレンチ分離部５ｂ内にドープトＰｏｌｙ−Ｓｉ８ｂを通じて仮想ＧＮＤ配線１７ｂと電気的に接続した構造としている。このような構造とすることもできる。
【００５０】
また、上記実施形態では、低電位基準回路部ＬＶに印加される第１の電位がＧＮＤ電位、高電位基準回路部ＨＶに印加される第２の電位が仮想ＧＮＤ電位とされる場合について説明したが、低電位基準回路部ＬＶや高電位基準回路部ＨＶに備えられる回路素子の駆動電位などを第１の電位もしくは第２の電位とすることも可能である。すなわち、低電位基準回路部ＬＶや高電位基準回路部ＨＶに備えられる回路素子の駆動電位は、それぞれＧＮＤ電位や仮想ＧＮＤ電位に対して１０〜２０Ｖ程度高電圧となっているが、仮想ＧＮＤ電位とＧＮＤ電位との電位差に比べれば十分に小さい。このため、ＧＮＤ電位や仮想ＧＮＤ電位ではなく、低電位基準回路部ＬＶや高電位基準回路部ＨＶの回路素子に印加される電位を第１の電位もしくは第２の電位とすることも可能である。図６は、その一例を示した断面図である。この図に示したように、低電位基準回路部ＬＶにおけるＣＭＯＳ１０の駆動電位（電源電圧）を印加する電源ラインと第１サージ吸収層２ａとを接続し、高電位基準回路部ＨＶにおけるＣＭＯＳ１０の駆動電位（電源電圧）を印加する電源ラインと第２サージ吸収層２ｂとを接続することができる。
【００５１】
さらに、上記実施形態では、トレンチ分離部５ｂ内の導体材料としてドープトＰｏｌｙ−Ｓｉ８ｂを用いているが、他の導体材料、例えば金属層などを用いても構わない。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図２】図１に示す半導体装置を上面側から見た時のレイアウト図である。
【図３】本発明の第２実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図４】他の実施形態に示す半導体基板（ＨＶＩＣ）の断面図である。
【図５】他の実施形態に示す半導体基板（ＨＶＩＣ）の断面図である。
【図６】他の実施形態に示す半導体基板（ＨＶＩＣ）の断面図である。
【図７】ＨＶＩＣを用いたインバータ駆動回路の模式図である。
【図８】変位電流が発生する様子を示したＨＶＩＣの断面図である。
【符号の説明】
【００５３】
１ ＳＯＩ層
２ 支持基板
２ａ〜２ｃ 第１〜第３サージ吸収層
３ 埋込層
４ ＳＯＩ基板
５ａ、５ｂ トレンチ分離部
６ａ、６ｂ トレンチ
７ａ、７ｂ 絶縁膜
８ａ、８ｂ ドープトＰｏｌｙ−Ｓｉ
１０ ＣＭＯＳ
１７ａ ＧＮＤ配線
１７ｂ 仮想ＧＮＤ配線
２０ 高耐圧ＬＤＭＯＳ
ＨＶ 高電位基準回路部
ＬＳ レベルシフト素子形成部
ＬＶ 低電位基準回路部
【特許請求の範囲】
【請求項１】
活性層（１）と支持基板（２）とが埋込絶縁膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、
前記ＳＯＩ基板（４）における前記活性層（１）に、第１の電位が印加される回路素子（１０）を含む低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位である第２の電位が印加される回路素子（１０）を含む高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、
前記支持基板（２）の前記埋込絶縁膜（３）側の表面部のうちの前記低電位基準回路部（ＬＶ）の下部に位置する部分に、前記支持基板（２）よりも高不純物濃度とされた第１サージ吸収層（２ａ）が形成されていると共に、前記高電位基準回路部（ＨＶ）の下部に位置する部分に、前記支持基板（２）よりも高不純物濃度とされた第２サージ吸収層（２ｂ）が形成されており、
前記活性層（１）のうち前記低電位基準回路部（ＬＶ）における前記回路素子（１０）から絶縁された部位において前記第１の電位を印加する配線（１７ａ）に対して前記第１サージ吸収層（２ａ）が電気的に接続されていると共に、前記活性層（１）のうち前記高電位基準回路部（ＨＶ）における前記回路素子（１０）から絶縁された部位において前記第２の電位を印加する配線（１７ｂ）に対して前記第２サージ吸収層（２ｂ）が電気的に接続されており、
前記第１サージ吸収層（２ａ）、前記第２サージ吸収層（２ｂ）および前記支持基板（２）のうち前記第１サージ吸収層（２ａ）および前記第２サージ吸収層（２ｂ）とは異なる残りの部分にて、逆バイアスがかかるＰＮ接合部が構成されていることを特徴とする半導体装置。
【請求項２】
接地電位を前記第１の電位とし、前記低電位基準回路部（ＬＶ）が前記接地電位を基準電位として動作し、
前記接地電位よりも高電位である仮想的な接地電位を前記第２の電位とし、前記高電位基準回路部（ＨＶ）が前記仮想的な接地電位を基準電位として動作し、
前記第１サージ吸収層（２ａ）が前記接地電位とされるＧＮＤ配線（１７ａ）もしくは前記低電位基準回路部（ＬＶ）内の回路への電源電圧を印加する電源ラインと電気的に接続されていると共に、前記第２サージ吸収層（２ｂ）が前記仮想的な接地電位とされる仮想ＧＮＤ配線（１７ｂ）もしくは前記高電位基準回路部（ＨＶ）内の回路への電源電圧を印加する電源ラインと電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１サージ吸収層（２ａ）はｐ型、前記第２サージ吸収層（２ｂ）はｎ型、前記支持基板（２）のうち前記第１サージ吸収層（２ａ）および前記第２サージ吸収層（２ｂ）とは異なる残りの部分はｎ型またはｐ型とされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１サージ吸収層（２ａ）はｐ型、前記第２サージ吸収層（２ｂ）はｐ型、前記支持基板（２）のうち前記第１サージ吸収層（２ａ）および前記第２サージ吸収層（２ｂ）とは異なる残りの部分はｎ型とされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１サージ吸収層（２ａ）はｎ型、前記第２サージ吸収層（２ｂ）はｎ型、前記支持基板（２）のうち前記第１サージ吸収層（２ａ）および前記第２サージ吸収層（２ｂ）とは異なる残りの部分はｐ型とされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記支持基板（２）のうち前記第１サージ吸収層（２ａ）および前記第２サージ吸収層（２ｂ）とは異なる残りの部分はフローティング状態、接地電位もしくは仮想的な接地電位のいずれか１つとされていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記支持基板（２）の前記埋込絶縁膜（３）側の表面部において、前記レベルシフト素子形成部（ＬＳ）の下部に位置する部分に前記支持基板（２）よりも高不純物濃度とされた第３サージ吸収層（２ｃ）が形成され、
前記第３サージ吸収層（２ｃ）は、前記レベル素子形成部（ＬＳ）における前記活性層（１）のうち埋込絶縁膜（３）と接する部分の導電型と同じ導電型とされていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項１】
活性層（１）と支持基板（２）とが埋込絶縁膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、
前記ＳＯＩ基板（４）における前記活性層（１）に、第１の電位が印加される回路素子（１０）を含む低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位である第２の電位が印加される回路素子（１０）を含む高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、
前記支持基板（２）の前記埋込絶縁膜（３）側の表面部のうちの前記低電位基準回路部（ＬＶ）の下部に位置する部分に、前記支持基板（２）よりも高不純物濃度とされた第１サージ吸収層（２ａ）が形成されていると共に、前記高電位基準回路部（ＨＶ）の下部に位置する部分に、前記支持基板（２）よりも高不純物濃度とされた第２サージ吸収層（２ｂ）が形成されており、
前記活性層（１）のうち前記低電位基準回路部（ＬＶ）における前記回路素子（１０）から絶縁された部位において前記第１の電位を印加する配線（１７ａ）に対して前記第１サージ吸収層（２ａ）が電気的に接続されていると共に、前記活性層（１）のうち前記高電位基準回路部（ＨＶ）における前記回路素子（１０）から絶縁された部位において前記第２の電位を印加する配線（１７ｂ）に対して前記第２サージ吸収層（２ｂ）が電気的に接続されており、
前記第１サージ吸収層（２ａ）、前記第２サージ吸収層（２ｂ）および前記支持基板（２）のうち前記第１サージ吸収層（２ａ）および前記第２サージ吸収層（２ｂ）とは異なる残りの部分にて、逆バイアスがかかるＰＮ接合部が構成されていることを特徴とする半導体装置。
【請求項２】
接地電位を前記第１の電位とし、前記低電位基準回路部（ＬＶ）が前記接地電位を基準電位として動作し、
前記接地電位よりも高電位である仮想的な接地電位を前記第２の電位とし、前記高電位基準回路部（ＨＶ）が前記仮想的な接地電位を基準電位として動作し、
前記第１サージ吸収層（２ａ）が前記接地電位とされるＧＮＤ配線（１７ａ）もしくは前記低電位基準回路部（ＬＶ）内の回路への電源電圧を印加する電源ラインと電気的に接続されていると共に、前記第２サージ吸収層（２ｂ）が前記仮想的な接地電位とされる仮想ＧＮＤ配線（１７ｂ）もしくは前記高電位基準回路部（ＨＶ）内の回路への電源電圧を印加する電源ラインと電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１サージ吸収層（２ａ）はｐ型、前記第２サージ吸収層（２ｂ）はｎ型、前記支持基板（２）のうち前記第１サージ吸収層（２ａ）および前記第２サージ吸収層（２ｂ）とは異なる残りの部分はｎ型またはｐ型とされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１サージ吸収層（２ａ）はｐ型、前記第２サージ吸収層（２ｂ）はｐ型、前記支持基板（２）のうち前記第１サージ吸収層（２ａ）および前記第２サージ吸収層（２ｂ）とは異なる残りの部分はｎ型とされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１サージ吸収層（２ａ）はｎ型、前記第２サージ吸収層（２ｂ）はｎ型、前記支持基板（２）のうち前記第１サージ吸収層（２ａ）および前記第２サージ吸収層（２ｂ）とは異なる残りの部分はｐ型とされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記支持基板（２）のうち前記第１サージ吸収層（２ａ）および前記第２サージ吸収層（２ｂ）とは異なる残りの部分はフローティング状態、接地電位もしくは仮想的な接地電位のいずれか１つとされていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記支持基板（２）の前記埋込絶縁膜（３）側の表面部において、前記レベルシフト素子形成部（ＬＳ）の下部に位置する部分に前記支持基板（２）よりも高不純物濃度とされた第３サージ吸収層（２ｃ）が形成され、
前記第３サージ吸収層（２ｃ）は、前記レベル素子形成部（ＬＳ）における前記活性層（１）のうち埋込絶縁膜（３）と接する部分の導電型と同じ導電型とされていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１７７００４（Ｐ２００９−１７７００４Ａ）
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願番号】特願２００８−１４９５８（Ｐ２００８−１４９５８）
【出願日】平成２０年１月２５日（２００８．１．２５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願日】平成２０年１月２５日（２００８．１．２５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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