薄膜トランジスタアレイ基板、及びその製造方法、並びに液晶表示装置
【課題】液晶分子を駆動するための画素電極と共通電極が、平面視上、重畳領域を有するＴＦＴアレイ基板において、製造工程の短縮化を実現する。
【解決手段】本発明に係るＴＦＴアレイ基板は、ドレイン領域１０Ｄから延在される画素電極１１を備える島状の結晶性半導体層３と、結晶性半導体層３の上層に形成されたゲート絶縁膜２１と、ゲート絶縁膜上２１であって、チャネル領域１０Ｃと対向配置されるゲート電極１２と、ゲート電極１２より上層に配置され、絶縁層２５に形成されたコンタクトホールＣＨを介してソース領域１０Ｓと電気的に接続されたソース電極１３と、絶縁層２５より上層に形成され、画素電極１１と重畳する領域を有する共通電極１４とを備える。
【解決手段】本発明に係るＴＦＴアレイ基板は、ドレイン領域１０Ｄから延在される画素電極１１を備える島状の結晶性半導体層３と、結晶性半導体層３の上層に形成されたゲート絶縁膜２１と、ゲート絶縁膜上２１であって、チャネル領域１０Ｃと対向配置されるゲート電極１２と、ゲート電極１２より上層に配置され、絶縁層２５に形成されたコンタクトホールＣＨを介してソース領域１０Ｓと電気的に接続されたソース電極１３と、絶縁層２５より上層に形成され、画素電極１１と重畳する領域を有する共通電極１４とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板、及びその製造方法に関する。また、前記薄膜トランジスタアレイ基板が搭載された液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型パネルの一つであり低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタ等において広く用いられている。また、ＴＶ用途としても広く用いられ、従来のブラウン管に取って代わろうとしている。
【０００３】
近年の液晶表示装置の主流は、複数の表示信号配線と複数の走査信号配線が格子状に配置され、表示信号配線と走査信号配線とで囲まれた画素領域内にスイッチング素子として薄膜トランジスタ（以下、「ＴＦＴ」（Thin Film Transistor）とも云う）が形成されたアクティブマトリクス型のものである。表示装置の用途や要求性能に応じて、ＴＦＴの構造や材料が適宜選択されている。ＴＦＴの構造としては、ボトムゲート型（逆スタガ型）やトップゲート型（スタガ型）等のＭＯＳ（Metal Oxide Semiconductor）構造が多く採用されている。ＴＦＴを構成する半導体膜としては、非晶質シリコン膜や多結晶シリコン（ポリシリコン）膜等がある。
【０００４】
チャネル活性層として多結晶シリコン膜を用いたＴＦＴは、電子移動度が高い。多結晶シリコン膜を活用することにより、アクティブマトリクス型の表示装置の飛躍的な高性能化が進んでいる。多結晶シリコン膜を用いたＴＦＴを表示装置周辺の回路形成に使用することにより、ＩＣ及びＩＣ装着基板の使用を削減することができる。これにより、表示装置の構成を簡略化して小型化を実現し、かつ信頼性を高めることが可能となる。
【０００５】
一方、近年のマルチメディア産業の発展により、高画質の画像表示装置への要求が強くなっている。従来の液晶駆動方式であるＴＮ(Twisted Nematic)モードは、基板に垂直な縦電界を印加し、電圧の印加状況に応じて液晶分子を基板面に対して立ち上がらせたり、倒したりすることにより表示状態を変化させる方式であり、その原理上、視野角特性が悪い。ＩＰＳ(In-Plane Switching)モードは、基板に平行な横電界を印加することによって、基板に平行な面内において液晶分子を動かしてオンとオフの表示状態を変化させる方式であり、視野角による液晶層の位相差であるリタデーション変化が小さく、視野角特性が広いので、市場に広く受け入れられている。
【０００６】
近時においては、ＩＰＳモードをさらに改良したＦＦＳ（Fringe Field Switching)モードが開発されている（例えば、特許文献１〜４）。ＦＦＳモードも、主として基板に平行な横電界を印加することによって液晶分子を動かす方式であり、視野角特性に優れる。ＦＦＳモードのＩＰＳモードとの相違点は、以下の点である。すなわち、ＩＰＳモードにおいては、セルギャップや電極幅よりも、液晶を駆動するための画素電極と共通電極間の距離が大きいのに対し、ＦＦＳモードにおいては、セルギャップや電極幅よりも、前記画素電極及び共通電極間の距離が小さい点において相違する。また、ＩＰＳモードは、画素電極と共通電極が平面視上、重ならないように配置されているのに対し、ＦＦＳモードでは画素電極の上方に絶縁層を介して共通電極が重畳するように配置されている点において相違する。
【０００７】
ＩＰＳモードにおいては、平面視上、画素電極と共通電極の間に位置する液晶分子は駆動されるのに対し、其々の電極の上方に位置する液晶分子はほとんど駆動されない。このため、其々の電極上は表示に寄与することができず、高開口率化の妨げとなっている。一方、ＦＦＳモードの場合、其々の電極間に位置する液晶分子は勿論のこと、各電極の上方に位置する液晶分子も駆動することができる。このため、各電極をインジウム錫酸化物（ＩＴＯ：Indium Tin Oxide）等の透明性導電膜により形成すれば、電極の部分も表示に寄与させることができる。従って、同様な画素サイズのＩＰＳモードの液晶表示パネルに比して、ＦＦＳモードの方が高開口率化を図ることができる。
【０００８】
特許文献４には、ボトムゲート型のＴＦＴを有するＦＦＳモードの液晶表示装置が開示されている。同文献に記載のＴＦＴアレイ基板は、ゲート電極、ゲート絶縁膜、島状の半導体層をこの順に形成した後に、板状の画素電極を形成することが提案されている。そして、さらに、画素電極の上層に絶縁層を形成し、その上層に柵状の共通電極層を形成することが提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−３５６７８６号公報
【特許文献２】特開２００７−１７８７３７号公報
【特許文献３】特開２００７−１７８９０７号公報
【特許文献４】特開２００１−８３５４０号公報 第１０段落〜第１３段落
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＦＦＳモードの液晶表示装置は、その構造ゆえ、絶縁層を介して２種類の透明性導電膜を２層形成する必要があり、従来のＴＮモードあるいはＩＰＳモードの液晶表示装置に比して、マスク工数が増える。従って、生産性の低下や、製造コストが増大してしまうという問題がある。
【００１１】
本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、液晶分子を駆動するための画素電極と共通電極が、平面視上、重畳領域を有するＴＦＴアレイ基板において、製造工程の短縮化を実現することである。
【課題を解決するための手段】
【００１２】
本発明に係るＴＦＴアレイ基板は、液晶表示装置に搭載されるＴＦＴアレイ基板であって、チャネル領域、前記チャネル領域を挟むソース領域及びドレイン領域、さらに前記ドレイン領域から延在される画素電極を備える島状の結晶性半導体層と、前記結晶性半導体層の上層に形成されるゲート絶縁膜と、前記ゲート絶縁膜上であって、前記チャネル領域と対向配置されるゲート電極と、前記ゲート電極より上層に配置され、絶縁層に形成されたコンタクトホールを介して前記ソース領域と電気的に接続されるソース電極と、前記絶縁層より上層に形成され、前記画素電極と、平面視上、重畳する領域を有する共通電極と
を備えるものである。
【発明の効果】
【００１３】
本発明によれば、液晶分子を駆動するための画素電極と共通電極が、平面視上、重畳領域を有するＴＦＴアレイ基板において、製造工程の短縮化を実現することができるという優れた効果を有する。
【図面の簡単な説明】
【００１４】
【図１】実施形態１に係るＴＦＴアレイ基板の構成を示す模式的な部分拡大平面図。
【図２】図１のＩＩ−ＩＩ切断部断面図。
【図３】実施形態１に係るＴＦＴアレイ基板の模式的平面図。
【図４】（ａ）〜（ｃ）実施形態１に係るＴＦＴアレイ基板の製造工程断面図。
【図５】（ｄ）〜（ｅ）実施形態１に係るＴＦＴアレイ基板の製造工程断面図。
【図６】実施形態２に係るＴＦＴアレイ基板の構成を示す模式的平面図。
【図７】図６のＶＩＩ−ＶＩＩ切断部断面図。
【図８】比較例に係るＴＦＴアレイ基板の構成を示す模式的平面図。
【図９】図８のＩＸ−ＩＸ切断部断面図。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した実施形態の一例について説明する。なお、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００１６】
［実施形態１］
本実施形態１に係る液晶表示装置には、スイッチング素子としてトップゲート型のＭＯＳ構造の薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型のＴＦＴアレイ基板が搭載されている。液晶表示装置は、ＦＦＳモードであり、ここでは透過型の液晶表示装置について説明する。
【００１７】
図１は、本実施形態１に係る液晶表示装置に搭載されるＴＦＴアレイ基板を部分拡大した模式的平面図であり、図２は、図１のＩＩ−ＩＩ切断部断面図である。なお、説明の便宜上、図１において、ゲート絶縁膜、絶縁層（第１層間絶縁膜、第２層間絶縁膜）、共通電極等の図示を省略する。その一方、図１において、共通電極のパターン開口部を明確にする観点から、同開口部の位置を図示する。以降の平面図においても同様とする。
【００１８】
本実施形態１に係るＴＦＴアレイ基板１００は、図１及び図２に示すように、絶縁性基板１、下地膜２、結晶性半導体層３、ソース領域１０Ｓ，チャネル領域１０Ｃ，ドレイン領域１０Ｄ、画素電極１１、ゲート電極１２、ソース電極１３、共通電極１４、ゲート絶縁膜２１、絶縁層として機能する第１層間絶縁膜２２、同じく絶縁層として機能する第２層間絶縁膜２３、コンタクトホールＣＨ等を備える。なお、第１層間絶縁膜２２、第２層間絶縁膜２３を総称して絶縁層２５とも云う。
【００１９】
絶縁性基板１は、ガラス基板や石英基板などの透過性を有する基板により構成することができる。下地膜２は、絶縁性基板１の一主面上に形成されている。下地膜２としては、例えば、透過性絶縁膜であるシリコン窒化膜（ＳｉＮ膜）やシリコン酸化膜（ＳｉＯ２膜）の積層構造を用いることができる。下地膜２は２層構造に限られず、単層構造又は３層以上の多層構造であってもよい。
【００２０】
結晶性半導体層３は、下地膜２の上層に島状に形成されている（図１参照）。なお、本明細書において「結晶性半導体層」とは、多結晶半導体層、及び単結晶半導体層等の結晶性構造を有する半導体層を総称するものとする。本実施形態１においては、結晶性半導体層３として、多結晶シリコン（ポリシリコン）膜を適用した。単結晶シリコン膜も好適に適用することができる。多結晶シリコン膜は、非晶質シリコン膜を成膜し、これにレーザ光を照射することにより得ることができる。
【００２１】
島状の結晶性半導体層３には、チャネル領域１０Ｃ、及びチャネル領域１０Ｃを挟むソース領域１０Ｓ及びドレイン領域１０Ｄ、並びにドレイン領域１０Ｄから延在された画素電極１１が形成されている。換言すると、結晶性半導体層３をＴＦＴ５０の能動素子として利用するのみならず、画素電極１１としても利用する。
【００２２】
ゲート絶縁膜２１は、結晶性半導体層３、下地膜２を被覆するように形成されている。ゲート絶縁膜２１は、単層構造としてもよいし、複数層からなる積層構造としてもよい。ゲート絶縁膜２１の被覆性を良好にするためには、図２に示すように、結晶性半導体層３の端部をテーパ形状とすることが好ましい。これにより、絶縁破壊等の不良を十分抑制して、ＴＦＴ５０の信頼性向上を図ることができる。
【００２３】
ゲート電極１２は、ゲート絶縁膜２１の上層に形成されている。ゲート電極１２の形成位置は、結晶性半導体層３のうちのチャネル領域１０Ｃと対向配置される位置である。ゲート電極１２と同一のレイヤには、ゲート配線（走査信号配線）１２Ｌが、ゲート電極１２と一体的に同一材料により形成されている。ゲート配線１２Ｌは、図１中のＹ方向に延在されており、図１中のＸ方向に複数、互いに平行に配設されている。ゲート電極１２は、ゲート配線１２Ｌから結晶性半導体層３の上部まで延設された領域であり、ゲート配線１２Ｌを介して、ゲート電極１２にゲート信号が入力されるように構成されている。
【００２４】
第１層間絶縁膜２２は、ゲート電極１２、及びゲート絶縁膜２１を被覆するように形成されている。ゲート絶縁膜２１及び第１層間絶縁膜２２には、第１層間絶縁膜２２の表面からソース領域１０Ｓの表面まで貫通するコンタクトホールＣＨが形成されている。
【００２５】
ソース電極１３は、第１層間絶縁膜２２上に形成されている。ソース電極１３の形成位置は、第１層間絶縁膜２２に形成されたコンタクトホールＣＨの上層であり、ソース電極１３は、このコンタクトホールＣＨを介してソース領域１０Ｓと電気的に接続されている。以上のような構成により、ＴＦＴ５０が形成されている。
【００２６】
ソース電極１３と同一レイヤには、ソース配線（表示信号配線）１３Ｌが、ソース電極１３と一体的に同一材料により形成されている。ソース配線１３Ｌは、図１中のＸ方向に延在され、図１中のＹ方向に複数、互いに平行に配設されている。すなわち、ソース配線１３Ｌは、第１層間絶縁膜２２を介して、ゲート配線１２Ｌと互いに直交する方向に配設されている。ゲート配線１２Ｌ及びソース配線１３Ｌで囲まれた領域には、ＴＦＴ５０と、画素領域５１が設けられている。なお、図１においては、ＴＦＴ５０の配置位置が、画素領域５１とは別の領域に設けられている例を説明しているが、画素領域内にＴＦＴが一部、又は全部設けられている構成でもよい。
【００２７】
画素領域５１の各々には、図１に示すように、画素電極１１が概ね全面に設けられている。画素電極１１は、スイッチング素子としてのＴＦＴ５０に接続されている。具体的には、結晶性半導体層３のドレイン領域１０Ｄと画素電極１１が一体的に形成されていることで、ＴＦＴ５０に画素電極１１が接続されている。これにより、ＴＦＴ５０がオンすると、ソース配線１３Ｌに供給される表示信号が画素電極１１に書き込まれることになる。
【００２８】
第２層間絶縁膜２３は、ソース電極１３、第１層間絶縁膜２２等を被覆するように形成されている。第２層間絶縁膜２３の材料としては、特に限定されるものではなく、例えば、シリコン窒化膜、有機系材料からなる有機系樹脂膜、若しくはこれらの積層膜などを用いることができる。
【００２９】
共通電極１４は、第２層間絶縁膜２３上に形成されている。共通電極１４の材料は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）等の透明な導電材で形成されている。共通電極１４のパターンは、図１及び図２に示すように、開口部ＯＰ１〜ＯＰ５を有するように形成されている。画素領域５１において、共通電極１４は、第１層間絶縁膜２２及び第２層間絶縁膜２３を介して画素電極１３と対向配置される。共通電極１４の開口部ＯＰ２〜ＯＰ５は、ソース配線１３Ｌと概ね平行な方向に延在される幅細の開口部からなる。言い換えると、開口部ＯＰ２〜ＯＰ５により、共通電極１４は、画素領域５１において、ソース配線１３Ｌと平行に延在された細幅の分岐部と、分岐部の両端部にて其々の分岐部が互いに接続される細幅の連結部を備える。連結部を設けることにより、断線の確率を低減することができる。一方、開口部ＯＰ１は、ＴＦＴ５０の上層に設けられている。
【００３０】
図３に、ＴＦＴアレイ基板１００の模式的平面図を示す。図３中の表示領域６０は、画素領域５１が形成されている領域である。表示領域６０の外側には額縁領域６１が形成されている。額縁領域６１には、ゲート配線１２Ｌと接続されるゲート駆動回路６２、ソース配線１３Ｌと接続されるソース駆動回路６３等が形成されている。ゲート駆動回路６２やソース駆動回路６３からは、配線（不図示）が端子（不図示）まで延設され、端子を介して配線基板６４に接続されている。
【００３１】
ゲート駆動回路６２やソース駆動回路６３に、上記ＴＦＴ５０の構成を適用することにより、以下の効果を得ることができる。まず、非晶質半導体層を結晶性半導体層とすることにより、膜中の欠陥準位を減らし、電界効果移動度（μ）を高めることができる。また、半導体層として非晶質半導体層のみからなるＴＦＴに比して、長時間動作時のＶｔｈシフト量を小さくすることができる。その結果、ＴＦＴ性能向上と信頼性向上を実現することができる。また、ゲート駆動回路６２やソース駆動回路６３を絶縁性基板１上に画素領域のＴＦＴと同時に形成することが可能となるので、ＩＣチップの部品点数を減らすことが可能となる。すなわち、軽量化、減量化、さらには小型化の実現が期待できる。
【００３２】
本実施形態１に係るＴＦＴアレイ基板１００は、上記のような構成を備えている。そして、本実施形態１に係る液晶表示装置においては、さらに、以下の部材を備える。すなわち、共通電極１４の上層に、パッシベーション膜（不図示）や、液晶分子の配向を制御するための配向膜（不図示）が形成される。また、絶縁性基板１の他の面上には、偏光板や光学補償フィルムなどからなる光学フィルムが配設されている。
【００３３】
上記のように構成されたＴＦＴアレイ基板１００は、液晶表示装置の液晶表示パネルにおいて、カラーフィルタ基板（不図示）と所定のギャップを持って対向配置されている。ＴＦＴアレイ基板１００とカラーフィルタ基板の間隙には、液晶層が挟持されている。カラーフィルタ基板は、透明な絶縁性基板の一面上に、遮光膜、カラーフィルタ膜等を備える。また、カラーフィルタ基板の他の面上には、偏光板や光学補償フィルム等の光学フィルムを備える。
【００３４】
上記のような構成の液晶表示装置は、ゲート配線１２Ｌに所定の電圧が供給されることによりＴＦＴ５０がオンし、ソース配線１３Ｌに供給された表示信号を画素電極１１に書き込む。そして、画素電極１１と共通電極１４との間に電位差が生じ、それによって電界が発生する。この電界は、液晶層を構成する液晶分子（不図示）に作用し、液晶分子を主として基板に水平な面内で回転させる。
【００３５】
次に、上記のように構成された薄膜トランジスタの製造方法について説明する。図４及び図５は、ＴＦＴアレイ基板１００の製造方法を説明するための製造工程図である。まず、絶縁性基板１上に下地膜２を形成する。本実施形態１においては、絶縁性基板１上にＣＶＤ（Chemical Vapor Deposition）法により、第１下地膜としてＳｉＮ膜を成膜し、その上に第２下地膜としてＳｉＯ２膜を成膜した。ＳｉＮ膜の膜厚は、例えば、４０〜６０ｎｍ、ＳｉＯ２膜の膜厚は例えば、１８０〜２２０ｎｍとする。なお、これらの下地膜は、主にガラス基板からのＮａなどの可動イオンが半導体層へ拡散することを防止する目的で設けたものであるので、上記膜構成、膜厚に限定されるものではない。また、下地膜を設けなくてもよい。
【００３６】
次に、下地膜２の上層に非晶質半導体層３ＡをプラズマＣＶＤ法により形成する。本実施形態１においては、非晶質半導体として非晶質シリコン膜（アモルファスシリコン膜）を用いた。非晶質シリコン膜は、例えば、その膜厚が５０〜７０ｎｍとなるように成膜する。これら下地膜２及び非晶質半導体層３Ａは、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するＢ（ホウ素）などの汚染物質が各膜の界面に取り込まれることを防止することができる。
【００３７】
なお、非晶質半導体層３Ａの成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体層３Ａの膜中に、多量に含有された水素を低減するためである。本実施形態１では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体層３Ａを成膜した基板を４５分間保持した。このような処理により、非晶質半導体層３Ａを結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。そして、非晶質半導体層３Ａ表面の荒れを抑制することが可能となる。以上の工程により、図４（ａ）に示す構成となる。
【００３８】
続いて、非晶質半導体層３Ａ表面に形成された自然酸化膜をフッ酸などでエッチング除去する。その後、非晶質半導体層３Ａに対して窒素などのガスを吹き付けながら、非晶質半導体層３Ａの上からレーザアニール等を行う。レーザ光は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体層３Ａに照射される。これにより、非晶質半導体層３Ａを溶融、冷却、固化し、多結晶半導体層３を得る。
【００３９】
本実施形態１では、レーザ光としてＹＡＧレーザの第２高調波（発振波長：５３２ｎｍ）を用いた。ＹＡＧレーザの第２高調波の代わりに、エキシマレーザを用いることもできる。非晶質半導体層３Ａに窒素を吹き付けながらレーザ光照射を行うことにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施形態１においては、結晶表面の平均粗さＲａを３ｎｍ以下にまで小さくしている。非晶質半導体層３Ａにレーザ光を照射することにより、非晶質シリコン膜を溶融、冷却、固化し、結晶性半導体層３が形成される。本実施形態１においては、非晶質シリコン膜を多結晶シリコン膜に変換する。なお、多結晶シリコン膜に代えて、単結晶シリコン膜であってもよい。
【００４０】
続いて、多結晶半導体層３を島状にパターン形成するために、感光性樹脂であるレジストをスピンコート等により塗布する。塗布したレジスト膜は、露光・現像等の一連の写真製版法により所望の形状にパターニングする（不図示）。その後、レジストパターンをマスクとして、ＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、結晶性半導体層３を島状に形成する。エッチングに用いられるガスにＯ２が混合されているため、写真製版法によって形成したレジストを後退させながらエッチングすることが可能となる。従って、結晶性半導体層３の端部をテーパ形状とすることができる。以上の工程により、図４（ｂ）に示す構成となる。
【００４１】
次に、洗浄処理を行い、結晶性半導体層３の上の基板表面全体を覆うようにゲート絶縁膜２１を成膜する。本実施形態１においては、バッファードフッ酸（ＢＨＦ：Buffered Hydrogen Fluoride）を用いて洗浄処理を行った。ゲート絶縁膜２１としては、ＳｉＮ膜、ＳｉＯ２膜等を用いることができる。本実施形態１では、ゲート絶縁膜２１として、ＳｉＯ２膜を用い、ＣＶＤ法によって７０〜１００ｎｍの膜厚に成膜した。本実施形態１によれば、結晶性半導体層３の端部をテーパ形状としているので、ゲート絶縁膜２１の被覆性が高く、初期故障を大幅に低減することが可能となる。以上の工程により、図４（ｃ）に示す構成となる。
【００４２】
次に、ゲート電極１２、ゲート配線１２Ｌ（図１参照）を形成するための第１メタル膜を成膜する。この第１メタル膜は、例えば、Ｍｏ、Ｃｒ、Ｗ、Ｔａやこれらを主成分とする合金膜を好適に用いることができる。本実施形態１では、膜厚２００〜４００ｎｍのＭｏ膜を、ＤＣマグネトロンを用いたスパッタリング法により形成した。そして、公知の写真製版法を用いて、所望の形状にパターニングし、ゲート電極１２、ゲート配線１２Ｌ等を形成する。ゲート電極１２等のエッチングには、燐酸と硝酸を混合した薬液を用いたウエットエッチング法により行った。以上の工程により、図５（ｄ）に示す構成となる。
【００４３】
次に、形成したゲート電極１２をマスクとして、結晶性半導体層３のソース領域１０Ｓ、ドレイン領域１０Ｄ、画素電極１１となるドレイン延在領域に不純物元素を導入する。導入する不純物元素としては、Ｐ（燐）、Ｂ（ホウ素）、Ａｓ（砒素）を用いることができる。ＰやＡｓを導入すればｎ型（ＮＭＯＳ：negative channel Metal Oxide Semiconductor）のＴＦＴを得ることができ、Ｂを導入すればｐ型（ＰＭＯＳ：positive channel Metal Oxide Semiconductor）のＴＦＴを得ることができる。また、ゲート電極１２の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けることができる。ＰやＢの不純物元素の導入は、イオンドーピング法を用いて行った。
【００４４】
以上の工程により、セルフアラインによりソース領域１０Ｓ、ドレイン領域１０Ｄ、画素電極１１が形成され、図５（ｅ）に示す構成となる。なお、ＴＦＴ５０の信頼性向上のために、ＬＤＤ(Lightly Doped Drain)構造としてもよい。また、イオンドーピング法に代えて、イオン注入法を用いてもよい。
【００４５】
次に、ゲート電極１２上に、基板表面全体を覆うように、第１層間絶縁膜２２を成膜する。本実施形態１では、第１層間絶縁膜２２として、膜厚５００〜１２００ｎｍのシリコン酸化（ＳｉＯ２）膜をプラズマＣＶＤ法によりを成膜した。シリコン酸化膜に代えてシリコン窒化膜を用いてもよい。成膜後、窒素雰囲気中で４００℃以上に加熱したアニール炉に１時間程度保持した。これにより、結晶性半導体層３のソース・ドレイン領域に導入した不純物元素がさらに活性化する。
【００４６】
次に、第１層間絶縁膜２２の表面からソース領域１０Ｓの表面まで貫通するコンタクトホールＣＨを形成する。本実施形態１では、コンタクトホールＣＨのエッチングは、ＣＨＦ３とＡｒの混合ガスを用いたドライエッチング法により行った。
【００４７】
次に、ソース電極１３、及びソース配線１３Ｌ（図１参照）等を形成するための第２メタル膜を成膜する。この第２メタル膜の材料としては、Ａｌや、Ａｌを主成分とする合金膜、若しくはＭｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜を好適に用いることができる。単層構造の他、これらを積層させた多層構造としてもよい。本実施形態１では、Ｍｏ／Ａｌ／Ｍｏの３層構造とした。Ａｌ膜の膜厚は、２００〜４００ｎｍ、Ｍｏ膜の膜厚は、５０〜２００ｎｍとし、ＤＣマグネトロンを用いたスパッタリング法により形成した。
【００４８】
次いで、第２メタル膜を公知の写真製版法を用いて所望の形状にパターニングして、ソース電極１３、ソース配線１３Ｌ等を形成する。本実施形態１では、これらを形成する手段として、ＳＦ６とＯ２の混合ガス及びＣｌ２とＡｒの混合ガスを用いたドライエッチング法を用いた。ドライエッチング法に代えてウエットエッチング法を用いてもよい。以上の工程により、ソース領域１０Ｓに接続されるソース電極１３が形成される。これにより、図５（ｆ）に示す構造となる。
【００４９】
その後、ソース電極１３上に、基板表面全体を覆うように、第２層間絶縁膜２３を成膜する。第２層間絶縁膜２３の材料としては、本実施形態１においては有機系樹脂膜を用いた。次に、第２層間絶縁膜２３の表面から第２メタル膜の表面まで貫通するコンタクトホール（不図示）を形成する。本実施形態１では、ドライエッチング法により行った。なお、有機系樹脂膜に感光性が付与されたものを適用してもよい。この場合には、有機系樹脂膜に露光、現像処理を行うことにより、エッチング工程やレジスト除去工程を経ずにパターン形成することができる。
【００５０】
コンタクトホール（不図示）を形成後、第２層間絶縁膜２３上に共通電極１４を形成するための透明性導電膜を成膜する。透明性導電膜としては、例えば、酸化インジウムを主成分とするＩＴＯやＩＺＯ等を適用することができる。本実施形態１では、ＤＣマグネトロンを用いたスパッタリング法によりＩＴＯ膜を形成した。膜厚は、例えば５０〜２００ｎｍ程度とすることができる。透明性導電膜は、コンタクトホールを覆うようにパターニングされる。以上の工程等を経て、図２に示すようなＴＦＴアレイ基板１００が製造される。
【００５１】
本実施形態１に係るＴＦＴアレイ基板１００は、液晶表示装置に搭載するので、上記工程にさらに追加で、パッシベーション膜（不図示）を成膜し、配向膜（不図示）を形成する。配向膜には、所望の方向にラビング処理を施す。また、ＴＦＴアレイ基板１００の他面上には、偏光板等の光学フィルムを配設する。
【００５２】
（比較例）
ここで、比較例について検討する。比較例に係るＴＦＴアレイ基板は、以下の点を除く基本的な構成、及び動作は、実施形態１と同様である。すなわち、実施形態１においては、画素電極１１を結晶性半導体層３により形成していたのに対し、比較例においては、画素電極を透明性導電膜により形成している点において相違する。また、実施形態１においては、画素電極１１とドレイン領域１０Ｄが一体的に形成されていたのに対し、比較例においては、画素電極は、ドレイン領域１０Ｄより上層のレイヤに形成され、かつドレイン領域１０Ｄと画素電極１１にドレイン電極を介して接続されている点において相違する。また、実施形態１においては、ゲート電極１２と共通電極１４の間に、第１層間絶縁膜２２及び第２層間絶縁膜２３の２層を配設していたのに対し、比較例においては、ゲート電極１２と共通電極１４の間に、第１層間絶縁膜〜第３層間絶縁膜と３層配設している点において相違する。以下、実施形態１との相違点を中心に説明する。
【００５３】
図８は、比較例に係る液晶表示装置に搭載されるＴＦＴアレイ基板２００を部分拡大した模式的平面図であり、図９は、図８のＩＸ−ＩＸ切断部断面図である。なお、説明の便宜上、図８において、説明の便宜上、ドレイン電極の位置を点線で図示する。
【００５４】
比較例に係るＴＦＴアレイ基板２００は、図８及び図９に示すように、絶縁性基板１０１、下地膜１０２、結晶性半導体層１０３、画素電極１１１、ゲート電極１１２、ソース電極１１３、共通電極１１４、ドレイン電極１１５、ゲート絶縁膜１２１、絶縁層として機能する第１層間絶縁膜１２２、第２層間絶縁膜１２３、第３層間絶縁膜１２４、コンタクトホールＣＨ等を備える。
【００５５】
比較例に係る結晶性半導体層１０３は、下地膜１０２の上層に島状に形成されている。ここで、島状の結晶性半導体層１０３は、チャネル領域１１０Ｃ、及びチャネル領域１０Ｃを挟むソース領域１１０Ｓ及びドレイン領域１１０Ｄからなる。結晶性半導体層１０３の上層には、ゲート絶縁膜１２１が形成されている。そして、ゲート絶縁膜１２１を介してチャネル領域１１０Ｃと対向配置されるように、ゲート絶縁膜１２１の上層にゲート電極１１２が形成されている。
【００５６】
第１層間絶縁膜１２２は、ゲート電極１１２及びゲート絶縁膜１２１を被覆するように形成される。そして、第１層間絶縁膜１２２の上層に形成されるソース電極１１３は、第１層間絶縁膜１２２の表面からソース領域１１０Ｓの表面まで貫通するコンタクトホールＣＨａを介して、ソース領域１１０Ｓと電気的に接続されている。同様にして、ソース電極１１３と同一レイヤに構成されるドレイン電極１１５は、第１層間絶縁膜１２２の表面からドレイン領域１１０Ｄの表面まで貫通するコンタクトホールＣＨｂを介して、ドレイン領域１１０Ｄと電気的に接続されている。
【００５７】
ソース電極１１３、ドレイン電極１１５の上層には、これらを被覆するように第２層間絶縁膜１２３が形成されている。第２層間絶縁膜１２３の上層には、透明性導電膜から構成される画素電極１１１が形成されている。画素電極１１１は、ドレイン電極１１５と第２層間絶縁膜１２３に形成されたコンタクトホールＣＨｃを介して接続されている。
【００５８】
画素電極１１１の上層には、これを被覆するように第３層間絶縁膜１２４が形成されている。そして、その上層には、共通電極１１４が形成されている。共通電極１１４には、開口部ＯＰ１０１〜ＯＰ１０５が設けられている。比較例に係るＴＦＴアレイ基板２００は、以上のような構成となっている。
【００５９】
比較例に係るＴＦＴアレイ基板２００によれば、層間絶縁膜を１層余分に積層するのみならず、画素電極１１１の層を新たに設ける必要がある。このため、製造プロセスが大幅に増えてしまい、生産性の低下、及び製造コストの増大を招来する。
【００６０】
上記特許文献４に開示されたボトムゲート型のＴＦＴアレイ基板においては、ゲート電極、ゲート絶縁膜、島状の半導体層をこの順に形成した後に、板状の画素電極を形成する。そして、さらに、画素電極の上層に絶縁層を形成し、その上層に柵状の共通電極層を形成する。画素電極と島状の半導体層は、ドレイン電極を介して接続する必要がある。
【００６１】
本実施形態１によれば、結晶性半導体層３をＴＦＴ５０の能動素子として利用するのみならず、画素電極１１としても利用している。しかも、画素電極１１をドレイン領域１０Ｄから延在する領域に設ける構成を採用した。これにより、ドレイン電極を介してドレイン領域１０Ｄと画素電極１１を接続する構成を採用する必要がなく、構成を簡便化することができる。その結果、製造プロセスを大幅に短縮することができる。そして、生産性に優れ、製造コストの削減を図ったＴＦＴアレイ基板を提供することができる。
【００６２】
しかも、能動素子として多結晶半導体層を適用することにより、電子移動度を高めることができる。多結晶半導体層を用いたＴＦＴを液晶表示装置周辺の回路形成にも使用することにより、ＩＣ及びＩＣ装着基板の使用を削減することができる。これにより、液晶表示装置の構成を簡略化して小型化を実現し、かつ信頼性を高めることが可能となる。
【００６３】
また、ＦＦＳモードを採用しているので、広視野角、高輝度、高開口率化を実現することができる。従って、広視野角、高輝度、及び高集積化を図りつつ、製造工程の短縮化が可能な液晶表示装置を提供することができる。
【００６４】
また、多結晶半導体層の端部をテーパ形状としているので、多結晶半導体層上に成膜するゲート絶縁膜が良好に被覆され、絶縁破壊などの不良を十分に抑制することができる。さらに、本実施形態１においては、結晶性シリコン膜をＹＡＧレーザによりレーザアニール処理を行っているので、ポリシリコンの透過率を向上させることができるという優れた効果を有する。
【００６５】
[実施形態２]
次に、上記実施形態とは異なる構造のＴＦＴアレイ基板の一例について説明する。なお、以降の説明において、上記実施形態１と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００６６】
本実施形態２に係るＴＦＴアレイ基板は、以下の点を除く基本的な構成、及び動作は、上記実施形態１と同様である。すなわち、上記実施形態１においては、画素領域５１において、画素電極１１と共通電極１４は、第１層間絶縁膜２２及び第２層間絶縁膜２３を介して対向配置されていたが、本実施形態２においては、画素領域において、画素電極と共通電極は、第１層間絶縁膜を介して対向配置されている点において相違する。
【００６７】
図６は、本実施形態２に係る液晶表示装置に搭載されるＴＦＴアレイ基板１０１ａを部分拡大した模式的平面図であり、図７は、図６のＶＩＩ−ＶＩＩ切断部断面図である。
【００６８】
本実施形態２に係るＴＦＴアレイ基板１００ａにおいては、画素領域５１に形成される共通電極１４ａは、図７に示すように、画素電極１１と第１層間絶縁膜２２のみを介して対向配置されている。言い換えると、第２層間絶縁膜２３ａは、画素領域５１に相当する位置に略同一形状の開口部ＯＰ６が設けられている（図６、６参照）。この開口部ＯＰ６は、第２層間絶縁膜２３ａにコンタクトホールを設ける際に同時に形成することができる。従って、新たな製造工程を追加する必要がない。また、第２層間絶縁膜２３ａに開口部ＯＰ６を設ける以外、上記実施形態１と同様の方法により製造することができる。
【００６９】
共通電極１４ａは、上記実施形態１と概ね同一位置に形成されている。言い換えると、共通電極１４ａは、画素領域５１においては、第１層間絶縁膜２２の直上層に形成されている。一方、ＴＦＴ５０の上層等においては、第２層間絶縁膜２３ａの直上層に形成されている。開口部ＯＰ６において、共通電極１４ａは、図７に示すように、第２層間絶縁膜２３ａの上層から側面を被覆し、さらに第１層間絶縁膜２２まで延在されるようにパターンを形成してもよい。
【００７０】
本実施形態２によれば、上記実施形態１と同様の効果を得ることができる。しかも、画素領域５１において、第２層間絶縁膜２３ａを除去して開口部ＯＰ６を形成しているので、両電極間の電界を高めることができる。その結果、ソース配線１３Ｌ（図１参照）から供給される電圧を低く抑えることが可能となる。従って、より表示性能の高い液晶表示装置を提供することができる。
【００７１】
なお、上記実施形態１及び２においては、透過型の液晶表示装置について述べたが、本発明を反射型や半透過型液晶表示装置にも適用してもよい。反射型や半透過型液晶表示装置においても、生産性を高め、製造コストを削減する効果を得ることができる。反射型、若しくは半透過型とする場合には、例えば、多結晶半導体層の画素電極１１の直上層に反射性導電膜を成膜すればよい。また、共通電極は、透明性導電膜に限定されるものではなく、反射型等においてはメタル膜等の反射性導電膜、若しくは反射性導電膜と透明性導電膜の積層構造等を好適に適用することができる。また、多結晶半導体層を得る方法として非晶質半導体層にレーザ光を照射する方法について述べたが、本発明の趣旨を逸脱しない範囲において、他の方法により多結晶半導体層を得てもよい。また、結晶性半導体層の半導体層として、シリコンを用いる例について説明したが、これに限定されるものではない。
【００７２】
また、額縁領域６１に形成されたゲート駆動回路６２、ソース駆動回路６３のＴＦＴを、表示領域６０のＴＦＴ５０と同一のもの同一の製造工程にて製造する例について述べたが、用途やニーズに応じて適宜変更することができる。また、共通電極１４の形状や画素電極１１の形状は、上記実施形態の形状に限定されるものではなく、ＦＦＳモードで駆動が可能な範囲において、適宜変更することが可能である。さらに、上記実施形態１に係るＴＦＴアレイ基板の製造方法は、一例であって、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。
【符号の説明】
【００７３】
１ 絶縁性基板
２ 下地膜
３ 結晶性半導体層
１０Ｓ ソース領域
１０Ｃ チャネル領域
１０Ｄ ドレイン領域
１１ 画素電極
１２ ゲート電極
１２Ｌ ゲート配線
１３ ソース電極
１３Ｌ ソース配線
１４ 共通電極
２１ ゲート絶縁膜
２２ 第１層間絶縁膜
２３ 第２層間絶縁膜
２５ 絶縁層
５０ ＴＦＴ
５１ 画素領域
ＯＰ 開口部
ＣＨ コンタクトホール
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板、及びその製造方法に関する。また、前記薄膜トランジスタアレイ基板が搭載された液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型パネルの一つであり低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタ等において広く用いられている。また、ＴＶ用途としても広く用いられ、従来のブラウン管に取って代わろうとしている。
【０００３】
近年の液晶表示装置の主流は、複数の表示信号配線と複数の走査信号配線が格子状に配置され、表示信号配線と走査信号配線とで囲まれた画素領域内にスイッチング素子として薄膜トランジスタ（以下、「ＴＦＴ」（Thin Film Transistor）とも云う）が形成されたアクティブマトリクス型のものである。表示装置の用途や要求性能に応じて、ＴＦＴの構造や材料が適宜選択されている。ＴＦＴの構造としては、ボトムゲート型（逆スタガ型）やトップゲート型（スタガ型）等のＭＯＳ（Metal Oxide Semiconductor）構造が多く採用されている。ＴＦＴを構成する半導体膜としては、非晶質シリコン膜や多結晶シリコン（ポリシリコン）膜等がある。
【０００４】
チャネル活性層として多結晶シリコン膜を用いたＴＦＴは、電子移動度が高い。多結晶シリコン膜を活用することにより、アクティブマトリクス型の表示装置の飛躍的な高性能化が進んでいる。多結晶シリコン膜を用いたＴＦＴを表示装置周辺の回路形成に使用することにより、ＩＣ及びＩＣ装着基板の使用を削減することができる。これにより、表示装置の構成を簡略化して小型化を実現し、かつ信頼性を高めることが可能となる。
【０００５】
一方、近年のマルチメディア産業の発展により、高画質の画像表示装置への要求が強くなっている。従来の液晶駆動方式であるＴＮ(Twisted Nematic)モードは、基板に垂直な縦電界を印加し、電圧の印加状況に応じて液晶分子を基板面に対して立ち上がらせたり、倒したりすることにより表示状態を変化させる方式であり、その原理上、視野角特性が悪い。ＩＰＳ(In-Plane Switching)モードは、基板に平行な横電界を印加することによって、基板に平行な面内において液晶分子を動かしてオンとオフの表示状態を変化させる方式であり、視野角による液晶層の位相差であるリタデーション変化が小さく、視野角特性が広いので、市場に広く受け入れられている。
【０００６】
近時においては、ＩＰＳモードをさらに改良したＦＦＳ（Fringe Field Switching)モードが開発されている（例えば、特許文献１〜４）。ＦＦＳモードも、主として基板に平行な横電界を印加することによって液晶分子を動かす方式であり、視野角特性に優れる。ＦＦＳモードのＩＰＳモードとの相違点は、以下の点である。すなわち、ＩＰＳモードにおいては、セルギャップや電極幅よりも、液晶を駆動するための画素電極と共通電極間の距離が大きいのに対し、ＦＦＳモードにおいては、セルギャップや電極幅よりも、前記画素電極及び共通電極間の距離が小さい点において相違する。また、ＩＰＳモードは、画素電極と共通電極が平面視上、重ならないように配置されているのに対し、ＦＦＳモードでは画素電極の上方に絶縁層を介して共通電極が重畳するように配置されている点において相違する。
【０００７】
ＩＰＳモードにおいては、平面視上、画素電極と共通電極の間に位置する液晶分子は駆動されるのに対し、其々の電極の上方に位置する液晶分子はほとんど駆動されない。このため、其々の電極上は表示に寄与することができず、高開口率化の妨げとなっている。一方、ＦＦＳモードの場合、其々の電極間に位置する液晶分子は勿論のこと、各電極の上方に位置する液晶分子も駆動することができる。このため、各電極をインジウム錫酸化物（ＩＴＯ：Indium Tin Oxide）等の透明性導電膜により形成すれば、電極の部分も表示に寄与させることができる。従って、同様な画素サイズのＩＰＳモードの液晶表示パネルに比して、ＦＦＳモードの方が高開口率化を図ることができる。
【０００８】
特許文献４には、ボトムゲート型のＴＦＴを有するＦＦＳモードの液晶表示装置が開示されている。同文献に記載のＴＦＴアレイ基板は、ゲート電極、ゲート絶縁膜、島状の半導体層をこの順に形成した後に、板状の画素電極を形成することが提案されている。そして、さらに、画素電極の上層に絶縁層を形成し、その上層に柵状の共通電極層を形成することが提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−３５６７８６号公報
【特許文献２】特開２００７−１７８７３７号公報
【特許文献３】特開２００７−１７８９０７号公報
【特許文献４】特開２００１−８３５４０号公報 第１０段落〜第１３段落
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＦＦＳモードの液晶表示装置は、その構造ゆえ、絶縁層を介して２種類の透明性導電膜を２層形成する必要があり、従来のＴＮモードあるいはＩＰＳモードの液晶表示装置に比して、マスク工数が増える。従って、生産性の低下や、製造コストが増大してしまうという問題がある。
【００１１】
本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、液晶分子を駆動するための画素電極と共通電極が、平面視上、重畳領域を有するＴＦＴアレイ基板において、製造工程の短縮化を実現することである。
【課題を解決するための手段】
【００１２】
本発明に係るＴＦＴアレイ基板は、液晶表示装置に搭載されるＴＦＴアレイ基板であって、チャネル領域、前記チャネル領域を挟むソース領域及びドレイン領域、さらに前記ドレイン領域から延在される画素電極を備える島状の結晶性半導体層と、前記結晶性半導体層の上層に形成されるゲート絶縁膜と、前記ゲート絶縁膜上であって、前記チャネル領域と対向配置されるゲート電極と、前記ゲート電極より上層に配置され、絶縁層に形成されたコンタクトホールを介して前記ソース領域と電気的に接続されるソース電極と、前記絶縁層より上層に形成され、前記画素電極と、平面視上、重畳する領域を有する共通電極と
を備えるものである。
【発明の効果】
【００１３】
本発明によれば、液晶分子を駆動するための画素電極と共通電極が、平面視上、重畳領域を有するＴＦＴアレイ基板において、製造工程の短縮化を実現することができるという優れた効果を有する。
【図面の簡単な説明】
【００１４】
【図１】実施形態１に係るＴＦＴアレイ基板の構成を示す模式的な部分拡大平面図。
【図２】図１のＩＩ−ＩＩ切断部断面図。
【図３】実施形態１に係るＴＦＴアレイ基板の模式的平面図。
【図４】（ａ）〜（ｃ）実施形態１に係るＴＦＴアレイ基板の製造工程断面図。
【図５】（ｄ）〜（ｅ）実施形態１に係るＴＦＴアレイ基板の製造工程断面図。
【図６】実施形態２に係るＴＦＴアレイ基板の構成を示す模式的平面図。
【図７】図６のＶＩＩ−ＶＩＩ切断部断面図。
【図８】比較例に係るＴＦＴアレイ基板の構成を示す模式的平面図。
【図９】図８のＩＸ−ＩＸ切断部断面図。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した実施形態の一例について説明する。なお、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００１６】
［実施形態１］
本実施形態１に係る液晶表示装置には、スイッチング素子としてトップゲート型のＭＯＳ構造の薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型のＴＦＴアレイ基板が搭載されている。液晶表示装置は、ＦＦＳモードであり、ここでは透過型の液晶表示装置について説明する。
【００１７】
図１は、本実施形態１に係る液晶表示装置に搭載されるＴＦＴアレイ基板を部分拡大した模式的平面図であり、図２は、図１のＩＩ−ＩＩ切断部断面図である。なお、説明の便宜上、図１において、ゲート絶縁膜、絶縁層（第１層間絶縁膜、第２層間絶縁膜）、共通電極等の図示を省略する。その一方、図１において、共通電極のパターン開口部を明確にする観点から、同開口部の位置を図示する。以降の平面図においても同様とする。
【００１８】
本実施形態１に係るＴＦＴアレイ基板１００は、図１及び図２に示すように、絶縁性基板１、下地膜２、結晶性半導体層３、ソース領域１０Ｓ，チャネル領域１０Ｃ，ドレイン領域１０Ｄ、画素電極１１、ゲート電極１２、ソース電極１３、共通電極１４、ゲート絶縁膜２１、絶縁層として機能する第１層間絶縁膜２２、同じく絶縁層として機能する第２層間絶縁膜２３、コンタクトホールＣＨ等を備える。なお、第１層間絶縁膜２２、第２層間絶縁膜２３を総称して絶縁層２５とも云う。
【００１９】
絶縁性基板１は、ガラス基板や石英基板などの透過性を有する基板により構成することができる。下地膜２は、絶縁性基板１の一主面上に形成されている。下地膜２としては、例えば、透過性絶縁膜であるシリコン窒化膜（ＳｉＮ膜）やシリコン酸化膜（ＳｉＯ２膜）の積層構造を用いることができる。下地膜２は２層構造に限られず、単層構造又は３層以上の多層構造であってもよい。
【００２０】
結晶性半導体層３は、下地膜２の上層に島状に形成されている（図１参照）。なお、本明細書において「結晶性半導体層」とは、多結晶半導体層、及び単結晶半導体層等の結晶性構造を有する半導体層を総称するものとする。本実施形態１においては、結晶性半導体層３として、多結晶シリコン（ポリシリコン）膜を適用した。単結晶シリコン膜も好適に適用することができる。多結晶シリコン膜は、非晶質シリコン膜を成膜し、これにレーザ光を照射することにより得ることができる。
【００２１】
島状の結晶性半導体層３には、チャネル領域１０Ｃ、及びチャネル領域１０Ｃを挟むソース領域１０Ｓ及びドレイン領域１０Ｄ、並びにドレイン領域１０Ｄから延在された画素電極１１が形成されている。換言すると、結晶性半導体層３をＴＦＴ５０の能動素子として利用するのみならず、画素電極１１としても利用する。
【００２２】
ゲート絶縁膜２１は、結晶性半導体層３、下地膜２を被覆するように形成されている。ゲート絶縁膜２１は、単層構造としてもよいし、複数層からなる積層構造としてもよい。ゲート絶縁膜２１の被覆性を良好にするためには、図２に示すように、結晶性半導体層３の端部をテーパ形状とすることが好ましい。これにより、絶縁破壊等の不良を十分抑制して、ＴＦＴ５０の信頼性向上を図ることができる。
【００２３】
ゲート電極１２は、ゲート絶縁膜２１の上層に形成されている。ゲート電極１２の形成位置は、結晶性半導体層３のうちのチャネル領域１０Ｃと対向配置される位置である。ゲート電極１２と同一のレイヤには、ゲート配線（走査信号配線）１２Ｌが、ゲート電極１２と一体的に同一材料により形成されている。ゲート配線１２Ｌは、図１中のＹ方向に延在されており、図１中のＸ方向に複数、互いに平行に配設されている。ゲート電極１２は、ゲート配線１２Ｌから結晶性半導体層３の上部まで延設された領域であり、ゲート配線１２Ｌを介して、ゲート電極１２にゲート信号が入力されるように構成されている。
【００２４】
第１層間絶縁膜２２は、ゲート電極１２、及びゲート絶縁膜２１を被覆するように形成されている。ゲート絶縁膜２１及び第１層間絶縁膜２２には、第１層間絶縁膜２２の表面からソース領域１０Ｓの表面まで貫通するコンタクトホールＣＨが形成されている。
【００２５】
ソース電極１３は、第１層間絶縁膜２２上に形成されている。ソース電極１３の形成位置は、第１層間絶縁膜２２に形成されたコンタクトホールＣＨの上層であり、ソース電極１３は、このコンタクトホールＣＨを介してソース領域１０Ｓと電気的に接続されている。以上のような構成により、ＴＦＴ５０が形成されている。
【００２６】
ソース電極１３と同一レイヤには、ソース配線（表示信号配線）１３Ｌが、ソース電極１３と一体的に同一材料により形成されている。ソース配線１３Ｌは、図１中のＸ方向に延在され、図１中のＹ方向に複数、互いに平行に配設されている。すなわち、ソース配線１３Ｌは、第１層間絶縁膜２２を介して、ゲート配線１２Ｌと互いに直交する方向に配設されている。ゲート配線１２Ｌ及びソース配線１３Ｌで囲まれた領域には、ＴＦＴ５０と、画素領域５１が設けられている。なお、図１においては、ＴＦＴ５０の配置位置が、画素領域５１とは別の領域に設けられている例を説明しているが、画素領域内にＴＦＴが一部、又は全部設けられている構成でもよい。
【００２７】
画素領域５１の各々には、図１に示すように、画素電極１１が概ね全面に設けられている。画素電極１１は、スイッチング素子としてのＴＦＴ５０に接続されている。具体的には、結晶性半導体層３のドレイン領域１０Ｄと画素電極１１が一体的に形成されていることで、ＴＦＴ５０に画素電極１１が接続されている。これにより、ＴＦＴ５０がオンすると、ソース配線１３Ｌに供給される表示信号が画素電極１１に書き込まれることになる。
【００２８】
第２層間絶縁膜２３は、ソース電極１３、第１層間絶縁膜２２等を被覆するように形成されている。第２層間絶縁膜２３の材料としては、特に限定されるものではなく、例えば、シリコン窒化膜、有機系材料からなる有機系樹脂膜、若しくはこれらの積層膜などを用いることができる。
【００２９】
共通電極１４は、第２層間絶縁膜２３上に形成されている。共通電極１４の材料は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）等の透明な導電材で形成されている。共通電極１４のパターンは、図１及び図２に示すように、開口部ＯＰ１〜ＯＰ５を有するように形成されている。画素領域５１において、共通電極１４は、第１層間絶縁膜２２及び第２層間絶縁膜２３を介して画素電極１３と対向配置される。共通電極１４の開口部ＯＰ２〜ＯＰ５は、ソース配線１３Ｌと概ね平行な方向に延在される幅細の開口部からなる。言い換えると、開口部ＯＰ２〜ＯＰ５により、共通電極１４は、画素領域５１において、ソース配線１３Ｌと平行に延在された細幅の分岐部と、分岐部の両端部にて其々の分岐部が互いに接続される細幅の連結部を備える。連結部を設けることにより、断線の確率を低減することができる。一方、開口部ＯＰ１は、ＴＦＴ５０の上層に設けられている。
【００３０】
図３に、ＴＦＴアレイ基板１００の模式的平面図を示す。図３中の表示領域６０は、画素領域５１が形成されている領域である。表示領域６０の外側には額縁領域６１が形成されている。額縁領域６１には、ゲート配線１２Ｌと接続されるゲート駆動回路６２、ソース配線１３Ｌと接続されるソース駆動回路６３等が形成されている。ゲート駆動回路６２やソース駆動回路６３からは、配線（不図示）が端子（不図示）まで延設され、端子を介して配線基板６４に接続されている。
【００３１】
ゲート駆動回路６２やソース駆動回路６３に、上記ＴＦＴ５０の構成を適用することにより、以下の効果を得ることができる。まず、非晶質半導体層を結晶性半導体層とすることにより、膜中の欠陥準位を減らし、電界効果移動度（μ）を高めることができる。また、半導体層として非晶質半導体層のみからなるＴＦＴに比して、長時間動作時のＶｔｈシフト量を小さくすることができる。その結果、ＴＦＴ性能向上と信頼性向上を実現することができる。また、ゲート駆動回路６２やソース駆動回路６３を絶縁性基板１上に画素領域のＴＦＴと同時に形成することが可能となるので、ＩＣチップの部品点数を減らすことが可能となる。すなわち、軽量化、減量化、さらには小型化の実現が期待できる。
【００３２】
本実施形態１に係るＴＦＴアレイ基板１００は、上記のような構成を備えている。そして、本実施形態１に係る液晶表示装置においては、さらに、以下の部材を備える。すなわち、共通電極１４の上層に、パッシベーション膜（不図示）や、液晶分子の配向を制御するための配向膜（不図示）が形成される。また、絶縁性基板１の他の面上には、偏光板や光学補償フィルムなどからなる光学フィルムが配設されている。
【００３３】
上記のように構成されたＴＦＴアレイ基板１００は、液晶表示装置の液晶表示パネルにおいて、カラーフィルタ基板（不図示）と所定のギャップを持って対向配置されている。ＴＦＴアレイ基板１００とカラーフィルタ基板の間隙には、液晶層が挟持されている。カラーフィルタ基板は、透明な絶縁性基板の一面上に、遮光膜、カラーフィルタ膜等を備える。また、カラーフィルタ基板の他の面上には、偏光板や光学補償フィルム等の光学フィルムを備える。
【００３４】
上記のような構成の液晶表示装置は、ゲート配線１２Ｌに所定の電圧が供給されることによりＴＦＴ５０がオンし、ソース配線１３Ｌに供給された表示信号を画素電極１１に書き込む。そして、画素電極１１と共通電極１４との間に電位差が生じ、それによって電界が発生する。この電界は、液晶層を構成する液晶分子（不図示）に作用し、液晶分子を主として基板に水平な面内で回転させる。
【００３５】
次に、上記のように構成された薄膜トランジスタの製造方法について説明する。図４及び図５は、ＴＦＴアレイ基板１００の製造方法を説明するための製造工程図である。まず、絶縁性基板１上に下地膜２を形成する。本実施形態１においては、絶縁性基板１上にＣＶＤ（Chemical Vapor Deposition）法により、第１下地膜としてＳｉＮ膜を成膜し、その上に第２下地膜としてＳｉＯ２膜を成膜した。ＳｉＮ膜の膜厚は、例えば、４０〜６０ｎｍ、ＳｉＯ２膜の膜厚は例えば、１８０〜２２０ｎｍとする。なお、これらの下地膜は、主にガラス基板からのＮａなどの可動イオンが半導体層へ拡散することを防止する目的で設けたものであるので、上記膜構成、膜厚に限定されるものではない。また、下地膜を設けなくてもよい。
【００３６】
次に、下地膜２の上層に非晶質半導体層３ＡをプラズマＣＶＤ法により形成する。本実施形態１においては、非晶質半導体として非晶質シリコン膜（アモルファスシリコン膜）を用いた。非晶質シリコン膜は、例えば、その膜厚が５０〜７０ｎｍとなるように成膜する。これら下地膜２及び非晶質半導体層３Ａは、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するＢ（ホウ素）などの汚染物質が各膜の界面に取り込まれることを防止することができる。
【００３７】
なお、非晶質半導体層３Ａの成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体層３Ａの膜中に、多量に含有された水素を低減するためである。本実施形態１では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体層３Ａを成膜した基板を４５分間保持した。このような処理により、非晶質半導体層３Ａを結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。そして、非晶質半導体層３Ａ表面の荒れを抑制することが可能となる。以上の工程により、図４（ａ）に示す構成となる。
【００３８】
続いて、非晶質半導体層３Ａ表面に形成された自然酸化膜をフッ酸などでエッチング除去する。その後、非晶質半導体層３Ａに対して窒素などのガスを吹き付けながら、非晶質半導体層３Ａの上からレーザアニール等を行う。レーザ光は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体層３Ａに照射される。これにより、非晶質半導体層３Ａを溶融、冷却、固化し、多結晶半導体層３を得る。
【００３９】
本実施形態１では、レーザ光としてＹＡＧレーザの第２高調波（発振波長：５３２ｎｍ）を用いた。ＹＡＧレーザの第２高調波の代わりに、エキシマレーザを用いることもできる。非晶質半導体層３Ａに窒素を吹き付けながらレーザ光照射を行うことにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施形態１においては、結晶表面の平均粗さＲａを３ｎｍ以下にまで小さくしている。非晶質半導体層３Ａにレーザ光を照射することにより、非晶質シリコン膜を溶融、冷却、固化し、結晶性半導体層３が形成される。本実施形態１においては、非晶質シリコン膜を多結晶シリコン膜に変換する。なお、多結晶シリコン膜に代えて、単結晶シリコン膜であってもよい。
【００４０】
続いて、多結晶半導体層３を島状にパターン形成するために、感光性樹脂であるレジストをスピンコート等により塗布する。塗布したレジスト膜は、露光・現像等の一連の写真製版法により所望の形状にパターニングする（不図示）。その後、レジストパターンをマスクとして、ＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、結晶性半導体層３を島状に形成する。エッチングに用いられるガスにＯ２が混合されているため、写真製版法によって形成したレジストを後退させながらエッチングすることが可能となる。従って、結晶性半導体層３の端部をテーパ形状とすることができる。以上の工程により、図４（ｂ）に示す構成となる。
【００４１】
次に、洗浄処理を行い、結晶性半導体層３の上の基板表面全体を覆うようにゲート絶縁膜２１を成膜する。本実施形態１においては、バッファードフッ酸（ＢＨＦ：Buffered Hydrogen Fluoride）を用いて洗浄処理を行った。ゲート絶縁膜２１としては、ＳｉＮ膜、ＳｉＯ２膜等を用いることができる。本実施形態１では、ゲート絶縁膜２１として、ＳｉＯ２膜を用い、ＣＶＤ法によって７０〜１００ｎｍの膜厚に成膜した。本実施形態１によれば、結晶性半導体層３の端部をテーパ形状としているので、ゲート絶縁膜２１の被覆性が高く、初期故障を大幅に低減することが可能となる。以上の工程により、図４（ｃ）に示す構成となる。
【００４２】
次に、ゲート電極１２、ゲート配線１２Ｌ（図１参照）を形成するための第１メタル膜を成膜する。この第１メタル膜は、例えば、Ｍｏ、Ｃｒ、Ｗ、Ｔａやこれらを主成分とする合金膜を好適に用いることができる。本実施形態１では、膜厚２００〜４００ｎｍのＭｏ膜を、ＤＣマグネトロンを用いたスパッタリング法により形成した。そして、公知の写真製版法を用いて、所望の形状にパターニングし、ゲート電極１２、ゲート配線１２Ｌ等を形成する。ゲート電極１２等のエッチングには、燐酸と硝酸を混合した薬液を用いたウエットエッチング法により行った。以上の工程により、図５（ｄ）に示す構成となる。
【００４３】
次に、形成したゲート電極１２をマスクとして、結晶性半導体層３のソース領域１０Ｓ、ドレイン領域１０Ｄ、画素電極１１となるドレイン延在領域に不純物元素を導入する。導入する不純物元素としては、Ｐ（燐）、Ｂ（ホウ素）、Ａｓ（砒素）を用いることができる。ＰやＡｓを導入すればｎ型（ＮＭＯＳ：negative channel Metal Oxide Semiconductor）のＴＦＴを得ることができ、Ｂを導入すればｐ型（ＰＭＯＳ：positive channel Metal Oxide Semiconductor）のＴＦＴを得ることができる。また、ゲート電極１２の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けることができる。ＰやＢの不純物元素の導入は、イオンドーピング法を用いて行った。
【００４４】
以上の工程により、セルフアラインによりソース領域１０Ｓ、ドレイン領域１０Ｄ、画素電極１１が形成され、図５（ｅ）に示す構成となる。なお、ＴＦＴ５０の信頼性向上のために、ＬＤＤ(Lightly Doped Drain)構造としてもよい。また、イオンドーピング法に代えて、イオン注入法を用いてもよい。
【００４５】
次に、ゲート電極１２上に、基板表面全体を覆うように、第１層間絶縁膜２２を成膜する。本実施形態１では、第１層間絶縁膜２２として、膜厚５００〜１２００ｎｍのシリコン酸化（ＳｉＯ２）膜をプラズマＣＶＤ法によりを成膜した。シリコン酸化膜に代えてシリコン窒化膜を用いてもよい。成膜後、窒素雰囲気中で４００℃以上に加熱したアニール炉に１時間程度保持した。これにより、結晶性半導体層３のソース・ドレイン領域に導入した不純物元素がさらに活性化する。
【００４６】
次に、第１層間絶縁膜２２の表面からソース領域１０Ｓの表面まで貫通するコンタクトホールＣＨを形成する。本実施形態１では、コンタクトホールＣＨのエッチングは、ＣＨＦ３とＡｒの混合ガスを用いたドライエッチング法により行った。
【００４７】
次に、ソース電極１３、及びソース配線１３Ｌ（図１参照）等を形成するための第２メタル膜を成膜する。この第２メタル膜の材料としては、Ａｌや、Ａｌを主成分とする合金膜、若しくはＭｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜を好適に用いることができる。単層構造の他、これらを積層させた多層構造としてもよい。本実施形態１では、Ｍｏ／Ａｌ／Ｍｏの３層構造とした。Ａｌ膜の膜厚は、２００〜４００ｎｍ、Ｍｏ膜の膜厚は、５０〜２００ｎｍとし、ＤＣマグネトロンを用いたスパッタリング法により形成した。
【００４８】
次いで、第２メタル膜を公知の写真製版法を用いて所望の形状にパターニングして、ソース電極１３、ソース配線１３Ｌ等を形成する。本実施形態１では、これらを形成する手段として、ＳＦ６とＯ２の混合ガス及びＣｌ２とＡｒの混合ガスを用いたドライエッチング法を用いた。ドライエッチング法に代えてウエットエッチング法を用いてもよい。以上の工程により、ソース領域１０Ｓに接続されるソース電極１３が形成される。これにより、図５（ｆ）に示す構造となる。
【００４９】
その後、ソース電極１３上に、基板表面全体を覆うように、第２層間絶縁膜２３を成膜する。第２層間絶縁膜２３の材料としては、本実施形態１においては有機系樹脂膜を用いた。次に、第２層間絶縁膜２３の表面から第２メタル膜の表面まで貫通するコンタクトホール（不図示）を形成する。本実施形態１では、ドライエッチング法により行った。なお、有機系樹脂膜に感光性が付与されたものを適用してもよい。この場合には、有機系樹脂膜に露光、現像処理を行うことにより、エッチング工程やレジスト除去工程を経ずにパターン形成することができる。
【００５０】
コンタクトホール（不図示）を形成後、第２層間絶縁膜２３上に共通電極１４を形成するための透明性導電膜を成膜する。透明性導電膜としては、例えば、酸化インジウムを主成分とするＩＴＯやＩＺＯ等を適用することができる。本実施形態１では、ＤＣマグネトロンを用いたスパッタリング法によりＩＴＯ膜を形成した。膜厚は、例えば５０〜２００ｎｍ程度とすることができる。透明性導電膜は、コンタクトホールを覆うようにパターニングされる。以上の工程等を経て、図２に示すようなＴＦＴアレイ基板１００が製造される。
【００５１】
本実施形態１に係るＴＦＴアレイ基板１００は、液晶表示装置に搭載するので、上記工程にさらに追加で、パッシベーション膜（不図示）を成膜し、配向膜（不図示）を形成する。配向膜には、所望の方向にラビング処理を施す。また、ＴＦＴアレイ基板１００の他面上には、偏光板等の光学フィルムを配設する。
【００５２】
（比較例）
ここで、比較例について検討する。比較例に係るＴＦＴアレイ基板は、以下の点を除く基本的な構成、及び動作は、実施形態１と同様である。すなわち、実施形態１においては、画素電極１１を結晶性半導体層３により形成していたのに対し、比較例においては、画素電極を透明性導電膜により形成している点において相違する。また、実施形態１においては、画素電極１１とドレイン領域１０Ｄが一体的に形成されていたのに対し、比較例においては、画素電極は、ドレイン領域１０Ｄより上層のレイヤに形成され、かつドレイン領域１０Ｄと画素電極１１にドレイン電極を介して接続されている点において相違する。また、実施形態１においては、ゲート電極１２と共通電極１４の間に、第１層間絶縁膜２２及び第２層間絶縁膜２３の２層を配設していたのに対し、比較例においては、ゲート電極１２と共通電極１４の間に、第１層間絶縁膜〜第３層間絶縁膜と３層配設している点において相違する。以下、実施形態１との相違点を中心に説明する。
【００５３】
図８は、比較例に係る液晶表示装置に搭載されるＴＦＴアレイ基板２００を部分拡大した模式的平面図であり、図９は、図８のＩＸ−ＩＸ切断部断面図である。なお、説明の便宜上、図８において、説明の便宜上、ドレイン電極の位置を点線で図示する。
【００５４】
比較例に係るＴＦＴアレイ基板２００は、図８及び図９に示すように、絶縁性基板１０１、下地膜１０２、結晶性半導体層１０３、画素電極１１１、ゲート電極１１２、ソース電極１１３、共通電極１１４、ドレイン電極１１５、ゲート絶縁膜１２１、絶縁層として機能する第１層間絶縁膜１２２、第２層間絶縁膜１２３、第３層間絶縁膜１２４、コンタクトホールＣＨ等を備える。
【００５５】
比較例に係る結晶性半導体層１０３は、下地膜１０２の上層に島状に形成されている。ここで、島状の結晶性半導体層１０３は、チャネル領域１１０Ｃ、及びチャネル領域１０Ｃを挟むソース領域１１０Ｓ及びドレイン領域１１０Ｄからなる。結晶性半導体層１０３の上層には、ゲート絶縁膜１２１が形成されている。そして、ゲート絶縁膜１２１を介してチャネル領域１１０Ｃと対向配置されるように、ゲート絶縁膜１２１の上層にゲート電極１１２が形成されている。
【００５６】
第１層間絶縁膜１２２は、ゲート電極１１２及びゲート絶縁膜１２１を被覆するように形成される。そして、第１層間絶縁膜１２２の上層に形成されるソース電極１１３は、第１層間絶縁膜１２２の表面からソース領域１１０Ｓの表面まで貫通するコンタクトホールＣＨａを介して、ソース領域１１０Ｓと電気的に接続されている。同様にして、ソース電極１１３と同一レイヤに構成されるドレイン電極１１５は、第１層間絶縁膜１２２の表面からドレイン領域１１０Ｄの表面まで貫通するコンタクトホールＣＨｂを介して、ドレイン領域１１０Ｄと電気的に接続されている。
【００５７】
ソース電極１１３、ドレイン電極１１５の上層には、これらを被覆するように第２層間絶縁膜１２３が形成されている。第２層間絶縁膜１２３の上層には、透明性導電膜から構成される画素電極１１１が形成されている。画素電極１１１は、ドレイン電極１１５と第２層間絶縁膜１２３に形成されたコンタクトホールＣＨｃを介して接続されている。
【００５８】
画素電極１１１の上層には、これを被覆するように第３層間絶縁膜１２４が形成されている。そして、その上層には、共通電極１１４が形成されている。共通電極１１４には、開口部ＯＰ１０１〜ＯＰ１０５が設けられている。比較例に係るＴＦＴアレイ基板２００は、以上のような構成となっている。
【００５９】
比較例に係るＴＦＴアレイ基板２００によれば、層間絶縁膜を１層余分に積層するのみならず、画素電極１１１の層を新たに設ける必要がある。このため、製造プロセスが大幅に増えてしまい、生産性の低下、及び製造コストの増大を招来する。
【００６０】
上記特許文献４に開示されたボトムゲート型のＴＦＴアレイ基板においては、ゲート電極、ゲート絶縁膜、島状の半導体層をこの順に形成した後に、板状の画素電極を形成する。そして、さらに、画素電極の上層に絶縁層を形成し、その上層に柵状の共通電極層を形成する。画素電極と島状の半導体層は、ドレイン電極を介して接続する必要がある。
【００６１】
本実施形態１によれば、結晶性半導体層３をＴＦＴ５０の能動素子として利用するのみならず、画素電極１１としても利用している。しかも、画素電極１１をドレイン領域１０Ｄから延在する領域に設ける構成を採用した。これにより、ドレイン電極を介してドレイン領域１０Ｄと画素電極１１を接続する構成を採用する必要がなく、構成を簡便化することができる。その結果、製造プロセスを大幅に短縮することができる。そして、生産性に優れ、製造コストの削減を図ったＴＦＴアレイ基板を提供することができる。
【００６２】
しかも、能動素子として多結晶半導体層を適用することにより、電子移動度を高めることができる。多結晶半導体層を用いたＴＦＴを液晶表示装置周辺の回路形成にも使用することにより、ＩＣ及びＩＣ装着基板の使用を削減することができる。これにより、液晶表示装置の構成を簡略化して小型化を実現し、かつ信頼性を高めることが可能となる。
【００６３】
また、ＦＦＳモードを採用しているので、広視野角、高輝度、高開口率化を実現することができる。従って、広視野角、高輝度、及び高集積化を図りつつ、製造工程の短縮化が可能な液晶表示装置を提供することができる。
【００６４】
また、多結晶半導体層の端部をテーパ形状としているので、多結晶半導体層上に成膜するゲート絶縁膜が良好に被覆され、絶縁破壊などの不良を十分に抑制することができる。さらに、本実施形態１においては、結晶性シリコン膜をＹＡＧレーザによりレーザアニール処理を行っているので、ポリシリコンの透過率を向上させることができるという優れた効果を有する。
【００６５】
[実施形態２]
次に、上記実施形態とは異なる構造のＴＦＴアレイ基板の一例について説明する。なお、以降の説明において、上記実施形態１と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００６６】
本実施形態２に係るＴＦＴアレイ基板は、以下の点を除く基本的な構成、及び動作は、上記実施形態１と同様である。すなわち、上記実施形態１においては、画素領域５１において、画素電極１１と共通電極１４は、第１層間絶縁膜２２及び第２層間絶縁膜２３を介して対向配置されていたが、本実施形態２においては、画素領域において、画素電極と共通電極は、第１層間絶縁膜を介して対向配置されている点において相違する。
【００６７】
図６は、本実施形態２に係る液晶表示装置に搭載されるＴＦＴアレイ基板１０１ａを部分拡大した模式的平面図であり、図７は、図６のＶＩＩ−ＶＩＩ切断部断面図である。
【００６８】
本実施形態２に係るＴＦＴアレイ基板１００ａにおいては、画素領域５１に形成される共通電極１４ａは、図７に示すように、画素電極１１と第１層間絶縁膜２２のみを介して対向配置されている。言い換えると、第２層間絶縁膜２３ａは、画素領域５１に相当する位置に略同一形状の開口部ＯＰ６が設けられている（図６、６参照）。この開口部ＯＰ６は、第２層間絶縁膜２３ａにコンタクトホールを設ける際に同時に形成することができる。従って、新たな製造工程を追加する必要がない。また、第２層間絶縁膜２３ａに開口部ＯＰ６を設ける以外、上記実施形態１と同様の方法により製造することができる。
【００６９】
共通電極１４ａは、上記実施形態１と概ね同一位置に形成されている。言い換えると、共通電極１４ａは、画素領域５１においては、第１層間絶縁膜２２の直上層に形成されている。一方、ＴＦＴ５０の上層等においては、第２層間絶縁膜２３ａの直上層に形成されている。開口部ＯＰ６において、共通電極１４ａは、図７に示すように、第２層間絶縁膜２３ａの上層から側面を被覆し、さらに第１層間絶縁膜２２まで延在されるようにパターンを形成してもよい。
【００７０】
本実施形態２によれば、上記実施形態１と同様の効果を得ることができる。しかも、画素領域５１において、第２層間絶縁膜２３ａを除去して開口部ＯＰ６を形成しているので、両電極間の電界を高めることができる。その結果、ソース配線１３Ｌ（図１参照）から供給される電圧を低く抑えることが可能となる。従って、より表示性能の高い液晶表示装置を提供することができる。
【００７１】
なお、上記実施形態１及び２においては、透過型の液晶表示装置について述べたが、本発明を反射型や半透過型液晶表示装置にも適用してもよい。反射型や半透過型液晶表示装置においても、生産性を高め、製造コストを削減する効果を得ることができる。反射型、若しくは半透過型とする場合には、例えば、多結晶半導体層の画素電極１１の直上層に反射性導電膜を成膜すればよい。また、共通電極は、透明性導電膜に限定されるものではなく、反射型等においてはメタル膜等の反射性導電膜、若しくは反射性導電膜と透明性導電膜の積層構造等を好適に適用することができる。また、多結晶半導体層を得る方法として非晶質半導体層にレーザ光を照射する方法について述べたが、本発明の趣旨を逸脱しない範囲において、他の方法により多結晶半導体層を得てもよい。また、結晶性半導体層の半導体層として、シリコンを用いる例について説明したが、これに限定されるものではない。
【００７２】
また、額縁領域６１に形成されたゲート駆動回路６２、ソース駆動回路６３のＴＦＴを、表示領域６０のＴＦＴ５０と同一のもの同一の製造工程にて製造する例について述べたが、用途やニーズに応じて適宜変更することができる。また、共通電極１４の形状や画素電極１１の形状は、上記実施形態の形状に限定されるものではなく、ＦＦＳモードで駆動が可能な範囲において、適宜変更することが可能である。さらに、上記実施形態１に係るＴＦＴアレイ基板の製造方法は、一例であって、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。
【符号の説明】
【００７３】
１ 絶縁性基板
２ 下地膜
３ 結晶性半導体層
１０Ｓ ソース領域
１０Ｃ チャネル領域
１０Ｄ ドレイン領域
１１ 画素電極
１２ ゲート電極
１２Ｌ ゲート配線
１３ ソース電極
１３Ｌ ソース配線
１４ 共通電極
２１ ゲート絶縁膜
２２ 第１層間絶縁膜
２３ 第２層間絶縁膜
２５ 絶縁層
５０ ＴＦＴ
５１ 画素領域
ＯＰ 開口部
ＣＨ コンタクトホール
【特許請求の範囲】
【請求項１】
チャネル領域、前記チャネル領域を挟むソース領域及びドレイン領域、さらに前記ドレイン領域から延在される画素電極を備える島状の結晶性半導体層と、
前記結晶性半導体層の上層に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記チャネル領域と対向配置されるゲート電極と、
前記ゲート電極より上層に配置され、絶縁層に形成されたコンタクトホールを介して前記ソース領域と電気的に接続されるソース電極と、
前記絶縁層より上層に形成され、前記画素電極と、平面視上、重畳する領域を有する共通電極と
を備える薄膜トランジスタアレイ基板。
【請求項２】
前記結晶性半導体層は、多結晶シリコン膜、又は単結晶シリコン膜であることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記絶縁層は、第１層間絶縁膜と第２層間絶縁膜を備え、
前記第２層間絶縁膜は、有機系材料により構成されたものであることを特徴とする請求項１又は２に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記絶縁層は、第１層間絶縁膜と第２層間絶縁膜を備え、
前記画素電極と前記共通電極は、前記第１層間絶縁膜を介して対向配置されていることを特徴とする請求項１〜３に記載の薄膜トランジスタアレイ基板。
【請求項５】
請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ基板が搭載された液晶表示装置。
【請求項６】
基板上に、チャネル領域、当該チャネル領域を挟むソース領域、及びドレイン領域、さらに前記ドレイン領域から延在される画素電極を有する島状の結晶性半導体層を形成し、
前記結晶性半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極より上層に第１層間絶縁膜を形成し、
前記第１層間絶縁膜から、前記ソース領域が露出するようにコンタクトホールを形成し、
前記第１層間絶縁膜の上層に、前記コンタクトホールを介して前記ソース領域と電気的に接続されるソース電極を形成し、
前記ソース電極の上層に第２層間絶縁膜を形成した後に、前記画素電極と、平面視上、重畳する領域を有する共通電極を形成する薄膜トランジスタアレイ基板の製造方法。
【請求項７】
前記結晶性半導体層は、結晶性シリコン膜、又は単結晶シリコン膜であることを特徴とする請求項６に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項８】
前記結晶性半導体層は、非晶質半導体層を成膜後、ＹＡＧレーザによりアニールすることにより形成されたものであることを特徴とする請求項６又は７に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項９】
画素領域において、前記画素電極と前記共通電極が前記第１層間絶縁膜を介して対向配置されるように、当該領域の前記第２層間絶縁膜を除去することを特徴とする請求項６〜８のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１】
チャネル領域、前記チャネル領域を挟むソース領域及びドレイン領域、さらに前記ドレイン領域から延在される画素電極を備える島状の結晶性半導体層と、
前記結晶性半導体層の上層に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記チャネル領域と対向配置されるゲート電極と、
前記ゲート電極より上層に配置され、絶縁層に形成されたコンタクトホールを介して前記ソース領域と電気的に接続されるソース電極と、
前記絶縁層より上層に形成され、前記画素電極と、平面視上、重畳する領域を有する共通電極と
を備える薄膜トランジスタアレイ基板。
【請求項２】
前記結晶性半導体層は、多結晶シリコン膜、又は単結晶シリコン膜であることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記絶縁層は、第１層間絶縁膜と第２層間絶縁膜を備え、
前記第２層間絶縁膜は、有機系材料により構成されたものであることを特徴とする請求項１又は２に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記絶縁層は、第１層間絶縁膜と第２層間絶縁膜を備え、
前記画素電極と前記共通電極は、前記第１層間絶縁膜を介して対向配置されていることを特徴とする請求項１〜３に記載の薄膜トランジスタアレイ基板。
【請求項５】
請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ基板が搭載された液晶表示装置。
【請求項６】
基板上に、チャネル領域、当該チャネル領域を挟むソース領域、及びドレイン領域、さらに前記ドレイン領域から延在される画素電極を有する島状の結晶性半導体層を形成し、
前記結晶性半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極より上層に第１層間絶縁膜を形成し、
前記第１層間絶縁膜から、前記ソース領域が露出するようにコンタクトホールを形成し、
前記第１層間絶縁膜の上層に、前記コンタクトホールを介して前記ソース領域と電気的に接続されるソース電極を形成し、
前記ソース電極の上層に第２層間絶縁膜を形成した後に、前記画素電極と、平面視上、重畳する領域を有する共通電極を形成する薄膜トランジスタアレイ基板の製造方法。
【請求項７】
前記結晶性半導体層は、結晶性シリコン膜、又は単結晶シリコン膜であることを特徴とする請求項６に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項８】
前記結晶性半導体層は、非晶質半導体層を成膜後、ＹＡＧレーザによりアニールすることにより形成されたものであることを特徴とする請求項６又は７に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項９】
画素領域において、前記画素電極と前記共通電極が前記第１層間絶縁膜を介して対向配置されるように、当該領域の前記第２層間絶縁膜を除去することを特徴とする請求項６〜８のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２４３７４１（Ｐ２０１０−２４３７４１Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９１６６５（Ｐ２００９−９１６６５）
【出願日】平成２１年４月６日（２００９．４．６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月６日（２００９．４．６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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