半導体装置および半導体装置の製造方法
【課題】金属酸化膜または金属シリケート膜を含む薄膜ゲート絶縁膜を有する半導体装置の製造方法において、ＶＦＢを十分に制御し、Ｖｔｈを十分に制御すること。
【解決手段】基板１上に、第１の金属の酸化膜、または、第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜５を形成する第１工程と、第１高誘電率ゲート絶縁膜５上に、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜６を形成する第２工程と、第２高誘電率ゲート絶縁膜６上に、ゲート電極膜７を形成する第３工程と、を有し、前記第２工程では、第２の金属元素および炭化水素基からなる主原料と、溶媒材料と、を混合した混合材料を用いて、原子層蒸着法により第２高誘電率ゲート絶縁膜６を形成する半導体装置の製造方法を提供する。
【解決手段】基板１上に、第１の金属の酸化膜、または、第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜５を形成する第１工程と、第１高誘電率ゲート絶縁膜５上に、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜６を形成する第２工程と、第２高誘電率ゲート絶縁膜６上に、ゲート電極膜７を形成する第３工程と、を有し、前記第２工程では、第２の金属元素および炭化水素基からなる主原料と、溶媒材料と、を混合した混合材料を用いて、原子層蒸着法により第２高誘電率ゲート絶縁膜６を形成する半導体装置の製造方法を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模集積回路の微細化に伴い、ゲート絶縁膜の薄膜化が要求されている。従来用いられているシリコン酸化膜やシリコン酸窒化膜では、リーク電流増大のため薄膜化に限界があり、サブ０．１μｍ世代のＣＭＯＳでは、ＳｉＯ２換算膜厚で１．５ｎｍ以下の性能を要求することが困難となってきている。このため、シリコン酸化膜やシリコン酸窒化膜と比較して比誘電率の高い金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜をゲート酸化膜に用いて、物理的膜厚を厚くすることによりリーク電流を抑制するという提案がなされている。
【０００３】
しかしながら、これら金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜をゲート絶縁膜として用いた場合、電極材料に関係なくフラットバンド電圧（ＶＦＢ）を制御することが難しく、トランジスタ特性が不良になる可能性がある。
【０００４】
このような問題に対し、近年では、金属酸化膜あるいは金属シリケート膜上にアルミ酸化（Ａｌ２Ｏ３）膜を形成し、ＶＦＢを制御する技術が提案されている。非特許文献１では、Ｈｆ酸化膜上にＡｌ２Ｏ３膜を原子層蒸着法により薄く形成後、高温熱処理し、Ａｌ２Ｏ３をＨｆ酸化膜／シリコン窒化膜界面に拡散させることにより、ＶＦＢが抑制できることが記載されている。
【０００５】
また、非特許文献２には、ＨｆＳｉＯＮ膜上にＬａ２Ｏ３膜を形成した半導体装置において、Ｌａ２Ｏ３膜の膜厚を制御することで、ＶＦＢを制御できることが記載されている。なお、Ｌａ２Ｏ３膜を形成する手段としては、原子層蒸着法を利用することが記載されており、具体的には、（１）金属元素を含む化合物からなる主原料を気化させた後、気化後のガスをキャリアガスとともに基板上に供給し、（２）次いで酸化性ガスを供給して金属酸化膜を形成する工程が記載されている。そして、上記（１）および（２）の工程を含むセットを所定回数行うことで、Ｌａ２Ｏ３膜の膜厚を制御できることが記載されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】T. Morooka et al., Jpn. J. Appl. Phys., 48, 04C010, 2009
【非特許文献２】S. Kamiyama et al., Tech. Dig., IEDM, p.41, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１に記載された技術によりＨｉｇｈ−ｋゲート絶縁膜を形成した場合、ＶＦＢを抑制できるが、ＶＦＢの制御は不十分である。このため、トランジスタ特性において最も重要であるドレイン電流を十分に増加させることができない問題がある。これは、Ａｌ元素の電気陰性度が１．６１であるため、Ｈｆ元素（電気陰性度：１．３０）との電気陰性度差（△Ｅ）が０．３１と不十分であり、所望のＶＦＢが得られるまでには至らないためと考えられる。
【０００８】
また、非特許文献２に記載されたＬａ２Ｏ３膜の形成手段では、金属元素（Ｌａ）を含む主原料のみを気化させ、キャリアガスとともに基板上に供給しているが、かかる場合、１セット当りに形成される膜厚が十分に薄くできない。このため、上記セットを所定回数行うことで実現される金属酸化膜の膜厚制御には限界がある。よって、当該技術によっても、ＶＦＢを十分に制御できない。
【０００９】
上述のように、非特許文献１および非特許文献２に記載された技術ではＶＦＢを十分に制御することができないため、閾値電圧（Ｖｔｈ）を十分に制御することができない。
【課題を解決するための手段】
【００１０】
本発明によれば、基板上に、第１の金属の酸化膜、または、第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜を形成する第１工程と、前記第１高誘電率ゲート絶縁膜上に、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜を形成する第２工程と、前記第２高誘電率ゲート絶縁膜上に、ゲート電極膜を形成する第３工程と、を有し、前記第２工程では、第２の金属元素および炭化水素基からなる主原料と、溶媒材料と、を混合した混合材料を用いて、原子層蒸着法により前記第２高誘電率ゲート絶縁膜を形成する半導体装置の製造方法が提供される。
【００１１】
このような混合材料を用いて原子層蒸着法により第２の金属の酸化膜を形成する半導体装置の製造方法によれば、第２の金属の酸化膜の成膜速度を遅くすることができる。かかる場合、第１高誘電率ゲート絶縁膜上に形成される第２高誘電率ゲート絶縁膜の膜厚を幅広く制御することが可能となり、ＶＦＢを十分に制御することが可能となる。結果、Ｖｔｈを十分に制御することが可能となる。
【００１２】
また、本発明によれば、基板と、前記基板上に形成されたシリコン酸化膜、または、０atom％より多く、２０atoｍ％以下の濃度で窒素を含むシリコン酸窒化膜と、前記シリコン酸化膜または前記シリコン酸窒化膜上に形成された、第１の金属の酸化膜、または、第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜と、前記第１高誘電率ゲート絶縁膜上に形成された、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜と、前記第２高誘電率ゲート絶縁膜上に形成された、ゲート電極と、を有し、前記第１高誘電率ゲート絶縁膜の膜厚（Ｄ１）と、前記第２高誘電率ゲート絶縁膜の膜厚（Ｄ２）との膜厚比（Ｄ２／Ｄ１）が、１／５０以上１／３以下である半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、金属酸化膜または金属シリケート膜を含む薄膜ゲート絶縁膜を有する半導体装置および半導体装置の製造方法において、ＶＦＢを十分に制御することが可能となる。結果、閾値電圧（Ｖｔｈ）を十分に制御することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態の半導体装置の一例を示す断面模式図である。
【図２】本実施形態の半導体装置の製造方法により実現される作用効果を説明するための図である。
【図３】本実施形態の半導体装置の製造工程を説明するための断面模式図である。
【図４】本実施形態の半導体装置の製造方法により実現される作用効果を説明するための図である。
【図５】本実施形態の半導体装置の製造方法により実現される作用効果を説明するための図である。
【図６】本実施形態の半導体装置の製造方法により実現される作用効果を説明するための図である。
【図７】各種元素の電気陰性度を示した図である。
【図８】本実施形態の半導体装置の製造方法により実現される作用効果を説明するための図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態について、図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、特にことわりがない限り、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。また、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１は、本実施形態のＭＯＳトランジスタの一例を模式的に示した断面図である。ｐ型のシリコン基板１にｎウエル２が形成されており、浅い素子分離溝構造ＳＴＩ（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）３によってＭＯＳトランジスタ形成領域が区画形成されている。ＳＴＩ３は、シリコン基板１の表面側から形成した浅い溝内にシリコン酸化膜４を充填した構造である。
【００１７】
ＭＯＳトランジスタ形成領域では、シリコン基板１表面に、例えば膜厚０．５ｎｍ程度の、シリコン酸化膜（ＳｉＯ膜）あるいはシリコン酸窒化膜（ＳｉＯＮ膜）が形成されており（図示せず）、その上に、例えばＨｆ（ハフニウム）シリケート膜からなる第１高誘電率ゲート絶縁膜５が形成されている。第１高誘電率ゲート絶縁膜５の膜厚は、例えば３ｎｍ程度であってもよい。
【００１８】
さらに、この第１高誘電率ゲート絶縁膜５の上に、例えばテルル（Ｔｅ）の酸化膜からなる第２高誘電率ゲート絶縁膜６が形成され、その上にゲート電極７が形成されている。また、ゲート電極７の側面にはシリコン酸化膜やシリコン窒化膜などからなるサイドウォール１１が形成されている。
【００１９】
さらに、シリコン基板１のＭＯＳトランジスタ形成領域には、ｐ型不純物を低濃度に導入したＬＤＤ領域１４と、ｐ型不純物を高濃度に導入したソース・ドレイン領域１５とが形成され、ｐチャネルＭＯＳトランジスタが構成されている。さらに、層間絶縁膜１６、および、ソース・ドレイン領域１５に接続される埋込コンタクト１７が形成されている。
【００２０】
なお、ｎウエル２を形成する代わりにｐウエル２´を形成し（図示せず）、ｎ型不純物を低濃度に導入したＬＤＤ領域１４と、ｎ型不純物を高濃度に導入したソース・ドレイン領域１５とを形成して、ｎチャネルＭＯＳトランジスタを形成することもできる。
【００２１】
ここで、第１高誘電率ゲート絶縁膜５は、第１の金属の酸化膜、または、第１の金属のシリケート膜とすることができる。第１の金属は、Ｈｆ、ジルコニウム（Ｚｒ）、および、タンタル（Ｔａ）の中の１つ以上を含むものとすることができる。また、第２高誘電率ゲート絶縁膜６は、第２の金属の酸化膜とすることができる。第２の金属は、Ｔｅ、セレン（Ｓｅ）、アンチモン（Ｓｂ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、鉛（Ｐｂ）、モリブデン（Ｍｏ）、および、ビスマス（Ｂｉ）の中の１つ以上を含むものとすることができる。
【００２２】
上述のような第１高誘電率ゲート絶縁膜５および第２高誘電率ゲート絶縁膜６を有する本実施形態のＭＯＳトランジスタによれば、第１の金属元素の電気陰性度と第２の金属の電気陰性度との電気陰性度差を大きくすることができる。結果、閾値電圧（Ｖｔｈ）を十分に制御することが可能となる。
【００２３】
また、本実施形態においては、第１高誘電率ゲート絶縁膜５の膜厚（Ｄ１）と、第２高誘電率ゲート絶縁膜６の膜厚（Ｄ２）との膜厚比（Ｄ２／Ｄ１）が、１／５０以上１／３以下とすることができる。
【００２４】
また、本実施形態においては、第１高誘電率ゲート絶縁膜５は、（第１の金属）／（第１の金属＋シリコン）で表される組成比が０．６以上で形成されてもよい。
【００２５】
また、本実施形態においては、シリコン基板１および第１高誘電率ゲート絶縁膜５に挟まれて形成されるＳｉＯＮ膜（図示せず）は、０atom％より多く、２０atoｍ％以下の濃度で窒素を含んでいるのが好ましい。
【００２６】
以下、本実施形態の半導体装置の製造方法の一例について詳細に説明する。
【００２７】
図３（ａ）乃至図３（ｈ）は、図１に示すＭＯＳトランジスタの製造方法の一例を工程順に示す断面図である。
【００２８】
図３（ａ）において一導電型のシリコン基板１にウエル２を形成し、次いでシリコン基板１の素子分離領域に浅い溝を形成した後、この浅い溝内にシリコン酸化膜４を埋設し、ＳＴＩ３を形成する。シリコン酸化膜４の埋設方法としては、例えば、上記浅い溝を形成した後、シリコン基板１の表面に溝の深さ以上の厚さにシリコン酸化膜４を堆積し、次いでこれを化学機械研磨（ＣＭＰ）法などによりエッチングバックしてシリコン基板１の表面を露呈させることで、浅い溝内にエッチングされないシリコン酸化膜４を残す方法を利用することができる。
【００２９】
その後、シリコン基板１の表面を洗浄および希釈フッ酸（ＤＨＦ）により処理した後、シリコン基板１の表面上に、ＳｉＯ膜またはＳｉＯＮ膜（図示せず）を形成する。ＳｉＯ膜またはＳｉＯＮ膜の膜厚は、例えば、０．５ｎｍ程度とすることができる。なお、ＳｉＯＮ膜は、０atom％より多く、２０atoｍ％以下の濃度で窒素を含んでいるものとすることができる。ＳｉＯ膜またはＳｉＯＮ膜の形成方法は従来技術を適用することができる。例えば、ＳｉＯ膜（図示せず）の形成方法としては、ランプアニールによる急速加熱処理を用い、酸素ガスや水素ガスを適用することにより膜質の優れた１ｎｍ以下の極薄ＳｉＯ膜を形成することができる。
【００３０】
ＳｉＯ膜またはＳｉＯＮ膜を形成した後、その上に、第１の金属の酸化膜または第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜５を形成することで（第１工程）、図３（ｂ）に示す状態が得られる。
【００３１】
第１高誘電率ゲート絶縁膜５は、第１の金属の酸化膜、または、第１の金属のシリケート膜とすることができ、第１の金属は、Ｈｆ、Ｚｒ、および、Ｔａの中の１つ以上を含むものとすることができる。第１高誘電率ゲート絶縁膜５は、（第１の金属）／（第１の金属＋シリコン）で表される組成比が０．６以上で形成されてもよい。
【００３２】
なお、第１高誘電率ゲート絶縁膜５の膜厚は、例えば、３ｎｍ程度とすることができる。
【００３３】
このような第１高誘電率ゲート絶縁膜５の形成方法は従来技術を適用することができる。
【００３４】
次に、第１高誘電率ゲート絶縁膜５上に、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜６を形成することで（第２工程）、図３（ｃ）に示す状態が得られる。なお、第１高誘電率ゲート絶縁膜５をプラズマ処理により窒化し、１秒間以上１８００秒間以下、８００℃以上１１００℃以下のランプアニールによる急速加熱処理にて第１高誘電率ゲート絶縁膜５を緻密化した後に、この第１高誘電率ゲート絶縁膜５の上に第２高誘電率ゲート絶縁膜６を形成してもよい。
【００３５】
第２高誘電率ゲート絶縁膜６は、第２の金属の酸化膜とすることができ、第２の金属は、Ｔｅ、Ｓｅ、Ｓｂ、Ｒｅ、Ｏｓ、Ｐｂ、Ｍｏ、および、Ｂｉの中の１つ以上を含むものとすることができる。
【００３６】
なお、第２高誘電率ゲート絶縁膜６の膜厚は、第１高誘電率ゲート絶縁膜５と、第２高誘電率ゲート絶縁膜６との膜厚比が、１／５０以上、１／３以下となるように設計するのが望ましい。
【００３７】
ここで、このような第２高誘電率ゲート絶縁膜６を形成する手段について詳細に説明する。
【００３８】
第２高誘電率ゲート絶縁膜６は、第２の金属元素および炭化水素基からなる主原料と、溶媒材料と、を混合した混合材料を用いて、原子層蒸着法により形成される。
【００３９】
例えば、上記混合材料を気化した混合ガスを第１高誘電率ゲート絶縁膜５上に供給するガス供給処理、および、このガス供給処理の後に行われ、酸化性ガスを第１高誘電率ゲート絶縁膜５上に供給して第２の金属の酸化膜を形成する処理、これら２つの処理を含むセットを１セット以上行うことで所望の厚さの第２高誘電率ゲート絶縁膜６を形成してもよい（以下で出てくる「セット」は、特別な言及のない限り、上記２つの処理を含むセットのことを意味する）。
【００４０】
より具体的には、主原料（例：Ｔｅ（Ｃ２Ｈ５Ｃｐ）２）と、溶媒材料（例：オクタン）とを混合した混合材料を気化器に流し、キャリアＡｒガスと共に、チャンバー内へ導入し、シリコン基板１上に形成された第１高誘電率ゲート絶縁膜５（例：Ｈｆシリケート膜）上へそれぞれの原料を吸着させる。その後、チャンバー内へ酸化性ガス（例：オゾンガス）を導入することにより、第１高誘電率ゲート絶縁膜５上に第２の金属の酸化膜（例：ＴｅＯ２膜）を形成する。これらの処理を含むセットを１セット以上行うことで、第１高誘電率ゲート絶縁膜５上に第２の金属の酸化膜を積層していき、所望の厚さの第２高誘電率ゲート絶縁膜６を形成する。このような方法によれば、０．０１ｎｍ／セット以上、０．３０ｎｍ／セット以下の成膜速度で、第２の金属の酸化膜を形成することができる。なお、主原料と溶媒材料との重量混合比（主原料）／（溶媒材料はが、０より大きく０．２より小さい範囲に調整することができる。
【００４１】
なお、主原料と溶媒材料とを混合した混合材料を気化器にて気化させる温度としては室温以上３００℃以下、キャリアガスであるＡｒ流量としては２ｓｃｃｍ以上１００００ｓｃｃｍ以下、酸化性ガス（例：オゾンガス）の濃度としては２０ｇ／ｍ3以上５００ｇ／ｍ3以下とすることができる。
【００４２】
また、主原料は第２の金属元素および炭化水素基から構成されるものであればよく、上記例示したＴｅ（Ｃ２Ｈ５Ｃｐ）２の他、Ｔｅ（Ｃ２Ｈ５Ｃｐ）２のＣ２Ｈ５がＣ３Ｈ７、Ｃ４Ｈ９、または、Ｃ５Ｈ１１に置き換わったものであってもよいし、その他のものであってもよい。
【００４３】
さらに、溶媒材料は特段制限されず、オクタンの他、へキサン、ヘプタン、または、デカンであってもよいし、その他のものであってもよい。
【００４４】
ここで、図２に、主原料としてＴｅ（Ｃ２Ｈ５Ｃｐ）２を選択し、溶媒材料としてオクタンを選択した混合材料であって、主原料と溶媒材料との重量混合比（（主原料）／（溶媒材料）＝Ｒｅ／Ｓｏｌ.）が、０．０２、０．１、または、０．２である混合材料を用いて第２高誘電率ゲート絶縁膜６を形成した際の膜厚の変化について示す。図２に示す表における縦軸は第２高誘電率ゲート絶縁膜６の膜厚を示し、横軸はセット数を示す。
【００４５】
図２から、セット数の増加に伴い、第２高誘電率ゲート絶縁膜６の膜厚が線形的に増加していることが分かる。これは、本方法による成膜が原子層蒸着法になっていることを意味している。さらに、主原料と溶媒材料との重量混合比（Ｒｅ／Ｓｏｌ.）が小さくなるのに伴い、１セットで成膜される膜厚、すなわち成膜速度が減少していることが分かる。当該結果から、主原料と溶媒材料とを含む混合材料を用いて原子層蒸着法により金属酸化膜を形成した場合、主原料のみを用いて原子層蒸着法により金属酸化膜を形成した場合に比べて、成膜速度を減少できることが分かる。さらに、混合材料中における溶媒材料の割合を増やすことで、成膜速度をさらに減少できることが分かる。なお、主原料と溶媒材料との重量混合比に関係なく、膜厚均一性（Ｘ／２Ｔ＜５％）は良好であった。
【００４６】
ここで、図３（ｃ）に戻り、図３（ｃ）に示す状態が得られた後の流れについて説明する。
【００４７】
図３（ｃ）に示すように第１高誘電率ゲート絶縁膜５の上に第２高誘電率ゲート絶縁膜６を形成した後、高温熱処理を行う。例えば、窒素ガス雰囲気、または、窒素ガス中に酸素ガスを微量添加した雰囲気で、１秒間以上１８００秒間以下、８００℃以上１１００℃以下のランプアニールによる急速加熱処理を行う。この高温熱処理により、第２金属元素は第１高誘電率ゲート絶縁膜５を通して、シリコン基板１と第１高誘電率ゲート絶縁膜５との間に形成されたＳｉＯ膜またはＳｉＯＮ膜（図示せず）まで拡散する。
【００４８】
その後、図３（ｄ）に示すように、ゲート電極層７（例：ＴａＳｉＮ層およびタングステン（Ｗ）層）を形成する。次いで、リソグラフィとエッチングにより、ゲート電極層７、第２高誘電率ゲート絶縁膜６および第１高誘電率ゲート絶縁膜５を部分的に除去することで、図３（ｅ）に示す状態が得られる。
【００４９】
その後、ゲート電極７を利用した自己整合法により、低濃度のイオン注入９を行い、ゲート電極７の両側のシリコン基板１の主面にイオン注入層１０を形成する。イオン注入９において、ｎウエル領域２では例えばボロン（ＢＦ２）不純物をイオン注入する。なお、図示しないがｐウエル領域２´を形成した場合には、例えばヒ素（Ａｓ）不純物をイオン注入する。イオン注入として、例えばＢＦ２では注入エネルギー２ｋｅＶ、ドーズ量６Ｅ１４ｃｍ−２、Ａｓでは注入エネルギー３ｋｅＶ、ドーズ量６Ｅ１４ｃｍ−２とするのが望ましい。ここで、ゲート電極７としてＴａＳｉＮ電極およびＷ電極を用いたが、ＴａＳｉＮ電極の代わりにＴｉＮ電極あるいはＴｉＡｌＮ電極を用いてもよい。また、Ｗ電極の代わりにポリシリコン電極あるいはシリコンゲルマ（ＳｉＧｅｘ）電極を用いてもよい。さらに、ＴａＳｉＮ電極の代わりにＴｉＮ電極あるいはＴｉＡｌＮ電極を用い、かつ、Ｗ電極の代わりにポリシリコン電極あるいはシリコンゲルマ（ＳｉＧｅｘ）電極を用いてもよい。
【００５０】
次いで、全面に所要の厚さのシリコン窒化膜を形成し、且つこのシリコン窒化膜を異方性エッチング法によりエッチングバックすることで、図３（ｆ）に示すように、サイドウォール１１を形成する。
【００５１】
その後、図３（ｇ）に示すように、ゲート電極７およびサイドウォール１１を利用した自己整合法により、イオン注入１２を行い、サイドウォール１１の両側のシリコン基板１の主面にイオン注入層１３を形成する。イオン注入１２において、ｎウエル領域２では例えばボロン（Ｂ）不純物をイオン注入し、また、図示しないがｐウエル領域２´の場合には、例えばヒ素（Ａｓ）不純物をイオン注入する。イオン注入として、例えばＢでは注入エネルギー３ｋｅＶ、ドーズ量３Ｅ１５ｃｍ−２、Ａｓでは注入エネルギー３０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２とするのが望ましい。
【００５２】
その後、シリコン基板１に対してランプアニールを用いた急速加熱処理を行う。このランプアニールにより、低濃度イオン注入層１０、高濃度イオン注入層１３およびゲート電極７が活性化されて、低濃度ＬＤＤ領域１４と高濃度ソース・ドレイン領域１５が形成される。なお、この活性化処理により、ｎウエル領域２では低濃度ｐ型ＬＤＤ領域１４および高濃度ｐ型ソース・ドレイン領域１５が形成され、また図示しないがｐウエル領域２´では低濃度ｎ型ＬＤＤ領域１４´および高濃度ｎ型ソース・ドレイン領域１５が形成される。ここで、活性化熱処理温度は、第１高誘電率ゲート絶縁膜５および第２高誘電率ゲート絶縁膜６形成後の緻密化処理温度より、少なくとも１０℃以上は低くすることが望ましい。
【００５３】
以上の工程により、ｐチャネル型あるいはｎチャネル型ＭＯＳトランジスタが形成される。その後、このＭＯＳトランジスタを覆うようにシリコン基板１上へ層間絶縁膜１６を形成し、また、ソース領域およびドレイン領域に電気接続するための埋込コンタクト１７を形成する。これにより、図１に示したＭＯＳトランジスタ構造が形成される。
【００５４】
次に、本実施形態のＭＯＳトランジスタのゲート電圧−ゲート容量値（Ｃ−Ｖ）特性を図４（ａ）および図４（ｂ）に示す。ここで、図４（ａ）および図４（ｂ）は、主原料としてＴｅ（Ｃ２Ｈ５Ｃｐ）２を選択し、溶媒材料としてオクタンを選択した混合材料であって、主原料と溶媒材料との重量混合比（（主原料）／（溶媒材料）＝Ｒｅ／Ｓｏｌ．）が、０．２（図４（ａ））、または、０．１（図４（ｂ））である混合材料を用いた場合のＣ−Ｖ特性を示している。なお、第１高誘電率ゲート絶縁膜として、Ｈｆ／（Ｈｆ＋Ｓｉ）濃度が７４％のＨｆシリケート膜を用いた。
【００５５】
図４（ａ）および図４（ｂ）からセット数が増加するのに伴い、Ｃ−Ｖ特性はプラス側へシフトしているのがわかる。これは、Ｔｅ元素が、シリコン基板１と第１高誘電率ゲート絶縁膜５との間に形成されたＳｉＯ膜またはＳｉＯＮ膜まで拡散することにより、界面層にてＨｆ−Ｏと同方向を持つダイポールモーメントが形成されためであり、セット数の増加に伴いこれらモーメント力が大きくなり、シフト量が増加する結果を示している。さらに、図４（ａ）と図４（ｂ）とを比較すると、重量混合比（Ｒｅ／Ｓｏｌ.）が小さくなるのに伴い、ＶＦＢシフト量が小さくなっていることが分かる。これは、図２を用いて説明したように、重量混合比（Ｒｅ／Ｓｏｌ.）が異なれば、１セット当たりに成膜されるＴｅＯ２の膜厚が異なるためと考えられる。なお、成膜速度が小さくなれば、ＶＦＢシフト量も小さくなることが示されている。当該結果より、成膜速度を制御することで、ＶＦＢシフト量が制御できることが確認された。
【００５６】
図５（ａ）は、第１高誘電率ゲート絶縁膜（Ｈｆシリケート膜）上に形成した第２高誘電率ゲート絶縁膜６（ＴｅＯ２膜）のセット数によるＶＦＢ変化量を示した結果であり、図５（ｂ）はセット数によるＶｔｈ変化量を示した結果である。なお、第１高誘電率ゲート絶縁膜５として、Ｈｆ／（Ｈｆ＋Ｓｉ）濃度が７４％のＨｆシリケート膜を用いた。図５（ａ）および図５（ｂ）より、主原料と溶媒材料との重量混合比（Ｒｅ／Ｓｏｌ.）が小さいほど、１セットにおけるＶＦＢ変化量およびＶｔｈ変化量が小さいことが分かる。また、セット数が増えるほどＶＦＢ変化量およびＶｔｈ変化量が増えることが分かる。すなわち、主原料と溶媒材料との重量混合比（Ｒｅ／Ｓｏｌ.）およびセット数により、ＶＦＢシフト量およびＶｔｈ変化量を十分に制御できることが確認された。
【００５７】
図６（ａ）および図６（ｂ）は、第１高誘電率ゲート絶縁膜５（Ｈｆシリケート膜）上に形成した第２高誘電率ゲート絶縁膜６（ＴｅＯ２膜）のセット数の変化に伴うドレイン電流（Ｉｄ）の影響を示した結果である。ここで、図６（ａ）および図６（ｂ）は、主原料と溶媒材料との重量混合比（Ｒｅ／Ｓｏｌ.）が０．２（図６（ａ））および０．１（図６（ｂ））である場合の特性を示している。なお、第１高誘電率ゲート絶縁膜５として、Ｈｆ／（Ｈｆ＋Ｓｉ）濃度が７４％のＨｆシリケート膜を用いた。図６（ａ）および図６（ｂ）から、主原料と溶媒材料との重量混合比（Ｒｅ／Ｓｏｌ.）およびセット数より、閾値電圧（Ｖｔｈ）が幅広く制御できており、これらに伴いドレイン電流も増加していることが確認された。
【００５８】
図７は、複数の金属元素の電気陰性度、および、これらの金属元素とＨｆ元素との電気陰性度差（△Ｅ）を示した表である。図７より、Ａｌ元素とＨｆ元素との電気陰性度差は０．３１であるのに対し、Ｒｅ元素とＨｆ元素との電気陰性度差は０．６０、Ｓｅ元素とＨｆ元素との電気陰性度差は１．２５と、Ａｌ元素とＨｆ元素との電気陰性度差に比べて大きいことが分かる。当該表より、第１金属元素としてＨｆを選択し、第２金属元素として、Ｔｅ、Ｓｅ、Ｓｂ、Ｒｅ、Ｏｓ、Ｐｂ、Ｍｏ、および、Ｂｉの中の１つ以上を含むものとすることで、ｐＭＯＳ用閾値電圧を大幅に制御できることが分かる。
【００５９】
図８は、第１高誘電率ゲート絶縁膜５（Ｈｆシリケート膜）上に形成した第２高誘電率ゲート絶縁膜６（ＴｅＯ２膜）のセット数の変化に伴うＩｏｎ−Ｉｏｆｆ特性の影響を示した結果である。なお、第１高誘電率ゲート絶縁膜５として、Ｈｆ／（Ｈｆ＋Ｓｉ）濃度が７４％のＨｆシリケート膜を用いた。図８から、炭化水素基Ｒにより、Ｉｏｎ−Ｉｏｆｆ特性が異なり、閾値電圧（Ｖｔｈ）を良好に制御できた。主原料／溶媒材料の混合比を小さくした場合、ＴｅＯ２膜を適用していない特性と比較して、４０％以上改善されていることが確認された。
【００６０】
なお、図４乃至図８を用いて説明した上記作用効果は、第１高誘電率ゲート絶縁膜５としてＨｆシリケート膜を選択し、第２高誘電率ゲート絶縁膜６としてＴｅＯ２膜を選択した結果を示したものであるが、本発明者は、第１高誘電率ゲート絶縁膜５として、Ｈｆ、Ｚｒ、および、Ｔａの中の１つ以上を含む酸化膜、または、シリケート膜を選択し、また、第２高誘電率ゲート絶縁膜６として、Ｔｅ、Ｓｅ、Ｓｂ、Ｒｅ、Ｏｓ、Ｐｂ、Ｍｏ、および、Ｂｉの中の１つ以上を含む酸化膜を選択した場合において、上記と同様の結果が得られることを確認している。
【００６１】
また、図４乃至図８を用いて説明した上記作用効果は、ゲート電極７としてＴａＳｉＮ電極およびＷ電極を用いた結果を示したものであるが、ＴａＳｉＮ電極の代わりにＴｉＮ電極あるいはＴｉＡｌＮ電極を用いた場合、また、Ｗ電極の代わりにポリシリコン電極あるいはシリコンゲルマ（ＳｉＧｅｘ）電極を用いた場合、さらに、ＴａＳｉＮ電極の代わりにＴｉＮ電極あるいはＴｉＡｌＮ電極を用い、かつ、Ｗ電極の代わりにポリシリコン電極あるいはシリコンゲルマ（ＳｉＧｅｘ）電極を用いた場合においても、上記と同様の結果が得られることを本発明者は確認している。
【符号の説明】
【００６２】
１ シリコン基板
２ ｎウエル
２´ ｐウエル
３ ＳＴＩ
４ シリコン酸化膜
５ 第１高誘電率ゲート絶縁膜
６ 第２高誘電率ゲート絶縁膜
７ ゲート電極（層）
９ イオン注入
１０ イオン注入層
１１ サイドウォール
１２ イオン注入
１３ イオン注入層
１４ ＬＤＤ領域
１５ ソース・ドレイン領域
１６ 層間絶縁膜
１７ 埋込コンタクト
【技術分野】
【０００１】
本発明は、半導体装置および半半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模集積回路の微細化に伴い、ゲート絶縁膜の薄膜化が要求されている。従来用いられているシリコン酸化膜やシリコン酸窒化膜では、リーク電流増大のため薄膜化に限界があり、サブ０．１μｍ世代のＣＭＯＳでは、ＳｉＯ２換算膜厚で１．５ｎｍ以下の性能を要求することが困難となってきている。このため、シリコン酸化膜やシリコン酸窒化膜と比較して比誘電率の高い金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜をゲート酸化膜に用いて、物理的膜厚を厚くすることによりリーク電流を抑制するという提案がなされている。
【０００３】
しかしながら、これら金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜をゲート絶縁膜として用いた場合、電極材料に関係なくフラットバンド電圧（ＶＦＢ）を制御することが難しく、トランジスタ特性が不良になる可能性がある。
【０００４】
このような問題に対し、近年では、金属酸化膜あるいは金属シリケート膜上にアルミ酸化（Ａｌ２Ｏ３）膜を形成し、ＶＦＢを制御する技術が提案されている。非特許文献１では、Ｈｆ酸化膜上にＡｌ２Ｏ３膜を原子層蒸着法により薄く形成後、高温熱処理し、Ａｌ２Ｏ３をＨｆ酸化膜／シリコン窒化膜界面に拡散させることにより、ＶＦＢが抑制できることが記載されている。
【０００５】
また、非特許文献２には、ＨｆＳｉＯＮ膜上にＬａ２Ｏ３膜を形成した半導体装置において、Ｌａ２Ｏ３膜の膜厚を制御することで、ＶＦＢを制御できることが記載されている。なお、Ｌａ２Ｏ３膜を形成する手段としては、原子層蒸着法を利用することが記載されており、具体的には、（１）金属元素を含む化合物からなる主原料を気化させた後、気化後のガスをキャリアガスとともに基板上に供給し、（２）次いで酸化性ガスを供給して金属酸化膜を形成する工程が記載されている。そして、上記（１）および（２）の工程を含むセットを所定回数行うことで、Ｌａ２Ｏ３膜の膜厚を制御できることが記載されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】T. Morooka et al., Jpn. J. Appl. Phys., 48, 04C010, 2009
【非特許文献２】S. Kamiyama et al., Tech. Dig., IEDM, p.41, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１に記載された技術によりＨｉｇｈ−ｋゲート絶縁膜を形成した場合、ＶＦＢを抑制できるが、ＶＦＢの制御は不十分である。このため、トランジスタ特性において最も重要であるドレイン電流を十分に増加させることができない問題がある。これは、Ａｌ元素の電気陰性度が１．６１であるため、Ｈｆ元素（電気陰性度：１．３０）との電気陰性度差（△Ｅ）が０．３１と不十分であり、所望のＶＦＢが得られるまでには至らないためと考えられる。
【０００８】
また、非特許文献２に記載されたＬａ２Ｏ３膜の形成手段では、金属元素（Ｌａ）を含む主原料のみを気化させ、キャリアガスとともに基板上に供給しているが、かかる場合、１セット当りに形成される膜厚が十分に薄くできない。このため、上記セットを所定回数行うことで実現される金属酸化膜の膜厚制御には限界がある。よって、当該技術によっても、ＶＦＢを十分に制御できない。
【０００９】
上述のように、非特許文献１および非特許文献２に記載された技術ではＶＦＢを十分に制御することができないため、閾値電圧（Ｖｔｈ）を十分に制御することができない。
【課題を解決するための手段】
【００１０】
本発明によれば、基板上に、第１の金属の酸化膜、または、第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜を形成する第１工程と、前記第１高誘電率ゲート絶縁膜上に、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜を形成する第２工程と、前記第２高誘電率ゲート絶縁膜上に、ゲート電極膜を形成する第３工程と、を有し、前記第２工程では、第２の金属元素および炭化水素基からなる主原料と、溶媒材料と、を混合した混合材料を用いて、原子層蒸着法により前記第２高誘電率ゲート絶縁膜を形成する半導体装置の製造方法が提供される。
【００１１】
このような混合材料を用いて原子層蒸着法により第２の金属の酸化膜を形成する半導体装置の製造方法によれば、第２の金属の酸化膜の成膜速度を遅くすることができる。かかる場合、第１高誘電率ゲート絶縁膜上に形成される第２高誘電率ゲート絶縁膜の膜厚を幅広く制御することが可能となり、ＶＦＢを十分に制御することが可能となる。結果、Ｖｔｈを十分に制御することが可能となる。
【００１２】
また、本発明によれば、基板と、前記基板上に形成されたシリコン酸化膜、または、０atom％より多く、２０atoｍ％以下の濃度で窒素を含むシリコン酸窒化膜と、前記シリコン酸化膜または前記シリコン酸窒化膜上に形成された、第１の金属の酸化膜、または、第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜と、前記第１高誘電率ゲート絶縁膜上に形成された、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜と、前記第２高誘電率ゲート絶縁膜上に形成された、ゲート電極と、を有し、前記第１高誘電率ゲート絶縁膜の膜厚（Ｄ１）と、前記第２高誘電率ゲート絶縁膜の膜厚（Ｄ２）との膜厚比（Ｄ２／Ｄ１）が、１／５０以上１／３以下である半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、金属酸化膜または金属シリケート膜を含む薄膜ゲート絶縁膜を有する半導体装置および半導体装置の製造方法において、ＶＦＢを十分に制御することが可能となる。結果、閾値電圧（Ｖｔｈ）を十分に制御することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態の半導体装置の一例を示す断面模式図である。
【図２】本実施形態の半導体装置の製造方法により実現される作用効果を説明するための図である。
【図３】本実施形態の半導体装置の製造工程を説明するための断面模式図である。
【図４】本実施形態の半導体装置の製造方法により実現される作用効果を説明するための図である。
【図５】本実施形態の半導体装置の製造方法により実現される作用効果を説明するための図である。
【図６】本実施形態の半導体装置の製造方法により実現される作用効果を説明するための図である。
【図７】各種元素の電気陰性度を示した図である。
【図８】本実施形態の半導体装置の製造方法により実現される作用効果を説明するための図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態について、図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、特にことわりがない限り、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。また、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１は、本実施形態のＭＯＳトランジスタの一例を模式的に示した断面図である。ｐ型のシリコン基板１にｎウエル２が形成されており、浅い素子分離溝構造ＳＴＩ（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）３によってＭＯＳトランジスタ形成領域が区画形成されている。ＳＴＩ３は、シリコン基板１の表面側から形成した浅い溝内にシリコン酸化膜４を充填した構造である。
【００１７】
ＭＯＳトランジスタ形成領域では、シリコン基板１表面に、例えば膜厚０．５ｎｍ程度の、シリコン酸化膜（ＳｉＯ膜）あるいはシリコン酸窒化膜（ＳｉＯＮ膜）が形成されており（図示せず）、その上に、例えばＨｆ（ハフニウム）シリケート膜からなる第１高誘電率ゲート絶縁膜５が形成されている。第１高誘電率ゲート絶縁膜５の膜厚は、例えば３ｎｍ程度であってもよい。
【００１８】
さらに、この第１高誘電率ゲート絶縁膜５の上に、例えばテルル（Ｔｅ）の酸化膜からなる第２高誘電率ゲート絶縁膜６が形成され、その上にゲート電極７が形成されている。また、ゲート電極７の側面にはシリコン酸化膜やシリコン窒化膜などからなるサイドウォール１１が形成されている。
【００１９】
さらに、シリコン基板１のＭＯＳトランジスタ形成領域には、ｐ型不純物を低濃度に導入したＬＤＤ領域１４と、ｐ型不純物を高濃度に導入したソース・ドレイン領域１５とが形成され、ｐチャネルＭＯＳトランジスタが構成されている。さらに、層間絶縁膜１６、および、ソース・ドレイン領域１５に接続される埋込コンタクト１７が形成されている。
【００２０】
なお、ｎウエル２を形成する代わりにｐウエル２´を形成し（図示せず）、ｎ型不純物を低濃度に導入したＬＤＤ領域１４と、ｎ型不純物を高濃度に導入したソース・ドレイン領域１５とを形成して、ｎチャネルＭＯＳトランジスタを形成することもできる。
【００２１】
ここで、第１高誘電率ゲート絶縁膜５は、第１の金属の酸化膜、または、第１の金属のシリケート膜とすることができる。第１の金属は、Ｈｆ、ジルコニウム（Ｚｒ）、および、タンタル（Ｔａ）の中の１つ以上を含むものとすることができる。また、第２高誘電率ゲート絶縁膜６は、第２の金属の酸化膜とすることができる。第２の金属は、Ｔｅ、セレン（Ｓｅ）、アンチモン（Ｓｂ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、鉛（Ｐｂ）、モリブデン（Ｍｏ）、および、ビスマス（Ｂｉ）の中の１つ以上を含むものとすることができる。
【００２２】
上述のような第１高誘電率ゲート絶縁膜５および第２高誘電率ゲート絶縁膜６を有する本実施形態のＭＯＳトランジスタによれば、第１の金属元素の電気陰性度と第２の金属の電気陰性度との電気陰性度差を大きくすることができる。結果、閾値電圧（Ｖｔｈ）を十分に制御することが可能となる。
【００２３】
また、本実施形態においては、第１高誘電率ゲート絶縁膜５の膜厚（Ｄ１）と、第２高誘電率ゲート絶縁膜６の膜厚（Ｄ２）との膜厚比（Ｄ２／Ｄ１）が、１／５０以上１／３以下とすることができる。
【００２４】
また、本実施形態においては、第１高誘電率ゲート絶縁膜５は、（第１の金属）／（第１の金属＋シリコン）で表される組成比が０．６以上で形成されてもよい。
【００２５】
また、本実施形態においては、シリコン基板１および第１高誘電率ゲート絶縁膜５に挟まれて形成されるＳｉＯＮ膜（図示せず）は、０atom％より多く、２０atoｍ％以下の濃度で窒素を含んでいるのが好ましい。
【００２６】
以下、本実施形態の半導体装置の製造方法の一例について詳細に説明する。
【００２７】
図３（ａ）乃至図３（ｈ）は、図１に示すＭＯＳトランジスタの製造方法の一例を工程順に示す断面図である。
【００２８】
図３（ａ）において一導電型のシリコン基板１にウエル２を形成し、次いでシリコン基板１の素子分離領域に浅い溝を形成した後、この浅い溝内にシリコン酸化膜４を埋設し、ＳＴＩ３を形成する。シリコン酸化膜４の埋設方法としては、例えば、上記浅い溝を形成した後、シリコン基板１の表面に溝の深さ以上の厚さにシリコン酸化膜４を堆積し、次いでこれを化学機械研磨（ＣＭＰ）法などによりエッチングバックしてシリコン基板１の表面を露呈させることで、浅い溝内にエッチングされないシリコン酸化膜４を残す方法を利用することができる。
【００２９】
その後、シリコン基板１の表面を洗浄および希釈フッ酸（ＤＨＦ）により処理した後、シリコン基板１の表面上に、ＳｉＯ膜またはＳｉＯＮ膜（図示せず）を形成する。ＳｉＯ膜またはＳｉＯＮ膜の膜厚は、例えば、０．５ｎｍ程度とすることができる。なお、ＳｉＯＮ膜は、０atom％より多く、２０atoｍ％以下の濃度で窒素を含んでいるものとすることができる。ＳｉＯ膜またはＳｉＯＮ膜の形成方法は従来技術を適用することができる。例えば、ＳｉＯ膜（図示せず）の形成方法としては、ランプアニールによる急速加熱処理を用い、酸素ガスや水素ガスを適用することにより膜質の優れた１ｎｍ以下の極薄ＳｉＯ膜を形成することができる。
【００３０】
ＳｉＯ膜またはＳｉＯＮ膜を形成した後、その上に、第１の金属の酸化膜または第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜５を形成することで（第１工程）、図３（ｂ）に示す状態が得られる。
【００３１】
第１高誘電率ゲート絶縁膜５は、第１の金属の酸化膜、または、第１の金属のシリケート膜とすることができ、第１の金属は、Ｈｆ、Ｚｒ、および、Ｔａの中の１つ以上を含むものとすることができる。第１高誘電率ゲート絶縁膜５は、（第１の金属）／（第１の金属＋シリコン）で表される組成比が０．６以上で形成されてもよい。
【００３２】
なお、第１高誘電率ゲート絶縁膜５の膜厚は、例えば、３ｎｍ程度とすることができる。
【００３３】
このような第１高誘電率ゲート絶縁膜５の形成方法は従来技術を適用することができる。
【００３４】
次に、第１高誘電率ゲート絶縁膜５上に、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜６を形成することで（第２工程）、図３（ｃ）に示す状態が得られる。なお、第１高誘電率ゲート絶縁膜５をプラズマ処理により窒化し、１秒間以上１８００秒間以下、８００℃以上１１００℃以下のランプアニールによる急速加熱処理にて第１高誘電率ゲート絶縁膜５を緻密化した後に、この第１高誘電率ゲート絶縁膜５の上に第２高誘電率ゲート絶縁膜６を形成してもよい。
【００３５】
第２高誘電率ゲート絶縁膜６は、第２の金属の酸化膜とすることができ、第２の金属は、Ｔｅ、Ｓｅ、Ｓｂ、Ｒｅ、Ｏｓ、Ｐｂ、Ｍｏ、および、Ｂｉの中の１つ以上を含むものとすることができる。
【００３６】
なお、第２高誘電率ゲート絶縁膜６の膜厚は、第１高誘電率ゲート絶縁膜５と、第２高誘電率ゲート絶縁膜６との膜厚比が、１／５０以上、１／３以下となるように設計するのが望ましい。
【００３７】
ここで、このような第２高誘電率ゲート絶縁膜６を形成する手段について詳細に説明する。
【００３８】
第２高誘電率ゲート絶縁膜６は、第２の金属元素および炭化水素基からなる主原料と、溶媒材料と、を混合した混合材料を用いて、原子層蒸着法により形成される。
【００３９】
例えば、上記混合材料を気化した混合ガスを第１高誘電率ゲート絶縁膜５上に供給するガス供給処理、および、このガス供給処理の後に行われ、酸化性ガスを第１高誘電率ゲート絶縁膜５上に供給して第２の金属の酸化膜を形成する処理、これら２つの処理を含むセットを１セット以上行うことで所望の厚さの第２高誘電率ゲート絶縁膜６を形成してもよい（以下で出てくる「セット」は、特別な言及のない限り、上記２つの処理を含むセットのことを意味する）。
【００４０】
より具体的には、主原料（例：Ｔｅ（Ｃ２Ｈ５Ｃｐ）２）と、溶媒材料（例：オクタン）とを混合した混合材料を気化器に流し、キャリアＡｒガスと共に、チャンバー内へ導入し、シリコン基板１上に形成された第１高誘電率ゲート絶縁膜５（例：Ｈｆシリケート膜）上へそれぞれの原料を吸着させる。その後、チャンバー内へ酸化性ガス（例：オゾンガス）を導入することにより、第１高誘電率ゲート絶縁膜５上に第２の金属の酸化膜（例：ＴｅＯ２膜）を形成する。これらの処理を含むセットを１セット以上行うことで、第１高誘電率ゲート絶縁膜５上に第２の金属の酸化膜を積層していき、所望の厚さの第２高誘電率ゲート絶縁膜６を形成する。このような方法によれば、０．０１ｎｍ／セット以上、０．３０ｎｍ／セット以下の成膜速度で、第２の金属の酸化膜を形成することができる。なお、主原料と溶媒材料との重量混合比（主原料）／（溶媒材料はが、０より大きく０．２より小さい範囲に調整することができる。
【００４１】
なお、主原料と溶媒材料とを混合した混合材料を気化器にて気化させる温度としては室温以上３００℃以下、キャリアガスであるＡｒ流量としては２ｓｃｃｍ以上１００００ｓｃｃｍ以下、酸化性ガス（例：オゾンガス）の濃度としては２０ｇ／ｍ3以上５００ｇ／ｍ3以下とすることができる。
【００４２】
また、主原料は第２の金属元素および炭化水素基から構成されるものであればよく、上記例示したＴｅ（Ｃ２Ｈ５Ｃｐ）２の他、Ｔｅ（Ｃ２Ｈ５Ｃｐ）２のＣ２Ｈ５がＣ３Ｈ７、Ｃ４Ｈ９、または、Ｃ５Ｈ１１に置き換わったものであってもよいし、その他のものであってもよい。
【００４３】
さらに、溶媒材料は特段制限されず、オクタンの他、へキサン、ヘプタン、または、デカンであってもよいし、その他のものであってもよい。
【００４４】
ここで、図２に、主原料としてＴｅ（Ｃ２Ｈ５Ｃｐ）２を選択し、溶媒材料としてオクタンを選択した混合材料であって、主原料と溶媒材料との重量混合比（（主原料）／（溶媒材料）＝Ｒｅ／Ｓｏｌ.）が、０．０２、０．１、または、０．２である混合材料を用いて第２高誘電率ゲート絶縁膜６を形成した際の膜厚の変化について示す。図２に示す表における縦軸は第２高誘電率ゲート絶縁膜６の膜厚を示し、横軸はセット数を示す。
【００４５】
図２から、セット数の増加に伴い、第２高誘電率ゲート絶縁膜６の膜厚が線形的に増加していることが分かる。これは、本方法による成膜が原子層蒸着法になっていることを意味している。さらに、主原料と溶媒材料との重量混合比（Ｒｅ／Ｓｏｌ.）が小さくなるのに伴い、１セットで成膜される膜厚、すなわち成膜速度が減少していることが分かる。当該結果から、主原料と溶媒材料とを含む混合材料を用いて原子層蒸着法により金属酸化膜を形成した場合、主原料のみを用いて原子層蒸着法により金属酸化膜を形成した場合に比べて、成膜速度を減少できることが分かる。さらに、混合材料中における溶媒材料の割合を増やすことで、成膜速度をさらに減少できることが分かる。なお、主原料と溶媒材料との重量混合比に関係なく、膜厚均一性（Ｘ／２Ｔ＜５％）は良好であった。
【００４６】
ここで、図３（ｃ）に戻り、図３（ｃ）に示す状態が得られた後の流れについて説明する。
【００４７】
図３（ｃ）に示すように第１高誘電率ゲート絶縁膜５の上に第２高誘電率ゲート絶縁膜６を形成した後、高温熱処理を行う。例えば、窒素ガス雰囲気、または、窒素ガス中に酸素ガスを微量添加した雰囲気で、１秒間以上１８００秒間以下、８００℃以上１１００℃以下のランプアニールによる急速加熱処理を行う。この高温熱処理により、第２金属元素は第１高誘電率ゲート絶縁膜５を通して、シリコン基板１と第１高誘電率ゲート絶縁膜５との間に形成されたＳｉＯ膜またはＳｉＯＮ膜（図示せず）まで拡散する。
【００４８】
その後、図３（ｄ）に示すように、ゲート電極層７（例：ＴａＳｉＮ層およびタングステン（Ｗ）層）を形成する。次いで、リソグラフィとエッチングにより、ゲート電極層７、第２高誘電率ゲート絶縁膜６および第１高誘電率ゲート絶縁膜５を部分的に除去することで、図３（ｅ）に示す状態が得られる。
【００４９】
その後、ゲート電極７を利用した自己整合法により、低濃度のイオン注入９を行い、ゲート電極７の両側のシリコン基板１の主面にイオン注入層１０を形成する。イオン注入９において、ｎウエル領域２では例えばボロン（ＢＦ２）不純物をイオン注入する。なお、図示しないがｐウエル領域２´を形成した場合には、例えばヒ素（Ａｓ）不純物をイオン注入する。イオン注入として、例えばＢＦ２では注入エネルギー２ｋｅＶ、ドーズ量６Ｅ１４ｃｍ−２、Ａｓでは注入エネルギー３ｋｅＶ、ドーズ量６Ｅ１４ｃｍ−２とするのが望ましい。ここで、ゲート電極７としてＴａＳｉＮ電極およびＷ電極を用いたが、ＴａＳｉＮ電極の代わりにＴｉＮ電極あるいはＴｉＡｌＮ電極を用いてもよい。また、Ｗ電極の代わりにポリシリコン電極あるいはシリコンゲルマ（ＳｉＧｅｘ）電極を用いてもよい。さらに、ＴａＳｉＮ電極の代わりにＴｉＮ電極あるいはＴｉＡｌＮ電極を用い、かつ、Ｗ電極の代わりにポリシリコン電極あるいはシリコンゲルマ（ＳｉＧｅｘ）電極を用いてもよい。
【００５０】
次いで、全面に所要の厚さのシリコン窒化膜を形成し、且つこのシリコン窒化膜を異方性エッチング法によりエッチングバックすることで、図３（ｆ）に示すように、サイドウォール１１を形成する。
【００５１】
その後、図３（ｇ）に示すように、ゲート電極７およびサイドウォール１１を利用した自己整合法により、イオン注入１２を行い、サイドウォール１１の両側のシリコン基板１の主面にイオン注入層１３を形成する。イオン注入１２において、ｎウエル領域２では例えばボロン（Ｂ）不純物をイオン注入し、また、図示しないがｐウエル領域２´の場合には、例えばヒ素（Ａｓ）不純物をイオン注入する。イオン注入として、例えばＢでは注入エネルギー３ｋｅＶ、ドーズ量３Ｅ１５ｃｍ−２、Ａｓでは注入エネルギー３０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２とするのが望ましい。
【００５２】
その後、シリコン基板１に対してランプアニールを用いた急速加熱処理を行う。このランプアニールにより、低濃度イオン注入層１０、高濃度イオン注入層１３およびゲート電極７が活性化されて、低濃度ＬＤＤ領域１４と高濃度ソース・ドレイン領域１５が形成される。なお、この活性化処理により、ｎウエル領域２では低濃度ｐ型ＬＤＤ領域１４および高濃度ｐ型ソース・ドレイン領域１５が形成され、また図示しないがｐウエル領域２´では低濃度ｎ型ＬＤＤ領域１４´および高濃度ｎ型ソース・ドレイン領域１５が形成される。ここで、活性化熱処理温度は、第１高誘電率ゲート絶縁膜５および第２高誘電率ゲート絶縁膜６形成後の緻密化処理温度より、少なくとも１０℃以上は低くすることが望ましい。
【００５３】
以上の工程により、ｐチャネル型あるいはｎチャネル型ＭＯＳトランジスタが形成される。その後、このＭＯＳトランジスタを覆うようにシリコン基板１上へ層間絶縁膜１６を形成し、また、ソース領域およびドレイン領域に電気接続するための埋込コンタクト１７を形成する。これにより、図１に示したＭＯＳトランジスタ構造が形成される。
【００５４】
次に、本実施形態のＭＯＳトランジスタのゲート電圧−ゲート容量値（Ｃ−Ｖ）特性を図４（ａ）および図４（ｂ）に示す。ここで、図４（ａ）および図４（ｂ）は、主原料としてＴｅ（Ｃ２Ｈ５Ｃｐ）２を選択し、溶媒材料としてオクタンを選択した混合材料であって、主原料と溶媒材料との重量混合比（（主原料）／（溶媒材料）＝Ｒｅ／Ｓｏｌ．）が、０．２（図４（ａ））、または、０．１（図４（ｂ））である混合材料を用いた場合のＣ−Ｖ特性を示している。なお、第１高誘電率ゲート絶縁膜として、Ｈｆ／（Ｈｆ＋Ｓｉ）濃度が７４％のＨｆシリケート膜を用いた。
【００５５】
図４（ａ）および図４（ｂ）からセット数が増加するのに伴い、Ｃ−Ｖ特性はプラス側へシフトしているのがわかる。これは、Ｔｅ元素が、シリコン基板１と第１高誘電率ゲート絶縁膜５との間に形成されたＳｉＯ膜またはＳｉＯＮ膜まで拡散することにより、界面層にてＨｆ−Ｏと同方向を持つダイポールモーメントが形成されためであり、セット数の増加に伴いこれらモーメント力が大きくなり、シフト量が増加する結果を示している。さらに、図４（ａ）と図４（ｂ）とを比較すると、重量混合比（Ｒｅ／Ｓｏｌ.）が小さくなるのに伴い、ＶＦＢシフト量が小さくなっていることが分かる。これは、図２を用いて説明したように、重量混合比（Ｒｅ／Ｓｏｌ.）が異なれば、１セット当たりに成膜されるＴｅＯ２の膜厚が異なるためと考えられる。なお、成膜速度が小さくなれば、ＶＦＢシフト量も小さくなることが示されている。当該結果より、成膜速度を制御することで、ＶＦＢシフト量が制御できることが確認された。
【００５６】
図５（ａ）は、第１高誘電率ゲート絶縁膜（Ｈｆシリケート膜）上に形成した第２高誘電率ゲート絶縁膜６（ＴｅＯ２膜）のセット数によるＶＦＢ変化量を示した結果であり、図５（ｂ）はセット数によるＶｔｈ変化量を示した結果である。なお、第１高誘電率ゲート絶縁膜５として、Ｈｆ／（Ｈｆ＋Ｓｉ）濃度が７４％のＨｆシリケート膜を用いた。図５（ａ）および図５（ｂ）より、主原料と溶媒材料との重量混合比（Ｒｅ／Ｓｏｌ.）が小さいほど、１セットにおけるＶＦＢ変化量およびＶｔｈ変化量が小さいことが分かる。また、セット数が増えるほどＶＦＢ変化量およびＶｔｈ変化量が増えることが分かる。すなわち、主原料と溶媒材料との重量混合比（Ｒｅ／Ｓｏｌ.）およびセット数により、ＶＦＢシフト量およびＶｔｈ変化量を十分に制御できることが確認された。
【００５７】
図６（ａ）および図６（ｂ）は、第１高誘電率ゲート絶縁膜５（Ｈｆシリケート膜）上に形成した第２高誘電率ゲート絶縁膜６（ＴｅＯ２膜）のセット数の変化に伴うドレイン電流（Ｉｄ）の影響を示した結果である。ここで、図６（ａ）および図６（ｂ）は、主原料と溶媒材料との重量混合比（Ｒｅ／Ｓｏｌ.）が０．２（図６（ａ））および０．１（図６（ｂ））である場合の特性を示している。なお、第１高誘電率ゲート絶縁膜５として、Ｈｆ／（Ｈｆ＋Ｓｉ）濃度が７４％のＨｆシリケート膜を用いた。図６（ａ）および図６（ｂ）から、主原料と溶媒材料との重量混合比（Ｒｅ／Ｓｏｌ.）およびセット数より、閾値電圧（Ｖｔｈ）が幅広く制御できており、これらに伴いドレイン電流も増加していることが確認された。
【００５８】
図７は、複数の金属元素の電気陰性度、および、これらの金属元素とＨｆ元素との電気陰性度差（△Ｅ）を示した表である。図７より、Ａｌ元素とＨｆ元素との電気陰性度差は０．３１であるのに対し、Ｒｅ元素とＨｆ元素との電気陰性度差は０．６０、Ｓｅ元素とＨｆ元素との電気陰性度差は１．２５と、Ａｌ元素とＨｆ元素との電気陰性度差に比べて大きいことが分かる。当該表より、第１金属元素としてＨｆを選択し、第２金属元素として、Ｔｅ、Ｓｅ、Ｓｂ、Ｒｅ、Ｏｓ、Ｐｂ、Ｍｏ、および、Ｂｉの中の１つ以上を含むものとすることで、ｐＭＯＳ用閾値電圧を大幅に制御できることが分かる。
【００５９】
図８は、第１高誘電率ゲート絶縁膜５（Ｈｆシリケート膜）上に形成した第２高誘電率ゲート絶縁膜６（ＴｅＯ２膜）のセット数の変化に伴うＩｏｎ−Ｉｏｆｆ特性の影響を示した結果である。なお、第１高誘電率ゲート絶縁膜５として、Ｈｆ／（Ｈｆ＋Ｓｉ）濃度が７４％のＨｆシリケート膜を用いた。図８から、炭化水素基Ｒにより、Ｉｏｎ−Ｉｏｆｆ特性が異なり、閾値電圧（Ｖｔｈ）を良好に制御できた。主原料／溶媒材料の混合比を小さくした場合、ＴｅＯ２膜を適用していない特性と比較して、４０％以上改善されていることが確認された。
【００６０】
なお、図４乃至図８を用いて説明した上記作用効果は、第１高誘電率ゲート絶縁膜５としてＨｆシリケート膜を選択し、第２高誘電率ゲート絶縁膜６としてＴｅＯ２膜を選択した結果を示したものであるが、本発明者は、第１高誘電率ゲート絶縁膜５として、Ｈｆ、Ｚｒ、および、Ｔａの中の１つ以上を含む酸化膜、または、シリケート膜を選択し、また、第２高誘電率ゲート絶縁膜６として、Ｔｅ、Ｓｅ、Ｓｂ、Ｒｅ、Ｏｓ、Ｐｂ、Ｍｏ、および、Ｂｉの中の１つ以上を含む酸化膜を選択した場合において、上記と同様の結果が得られることを確認している。
【００６１】
また、図４乃至図８を用いて説明した上記作用効果は、ゲート電極７としてＴａＳｉＮ電極およびＷ電極を用いた結果を示したものであるが、ＴａＳｉＮ電極の代わりにＴｉＮ電極あるいはＴｉＡｌＮ電極を用いた場合、また、Ｗ電極の代わりにポリシリコン電極あるいはシリコンゲルマ（ＳｉＧｅｘ）電極を用いた場合、さらに、ＴａＳｉＮ電極の代わりにＴｉＮ電極あるいはＴｉＡｌＮ電極を用い、かつ、Ｗ電極の代わりにポリシリコン電極あるいはシリコンゲルマ（ＳｉＧｅｘ）電極を用いた場合においても、上記と同様の結果が得られることを本発明者は確認している。
【符号の説明】
【００６２】
１ シリコン基板
２ ｎウエル
２´ ｐウエル
３ ＳＴＩ
４ シリコン酸化膜
５ 第１高誘電率ゲート絶縁膜
６ 第２高誘電率ゲート絶縁膜
７ ゲート電極（層）
９ イオン注入
１０ イオン注入層
１１ サイドウォール
１２ イオン注入
１３ イオン注入層
１４ ＬＤＤ領域
１５ ソース・ドレイン領域
１６ 層間絶縁膜
１７ 埋込コンタクト
【特許請求の範囲】
【請求項１】
基板上に、第１の金属の酸化膜、または、第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜を形成する第１工程と、
前記第１高誘電率ゲート絶縁膜上に、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜を形成する第２工程と、
前記第２高誘電率ゲート絶縁膜上に、ゲート電極膜を形成する第３工程と、
を有し、
前記第２工程では、
第２の金属元素および炭化水素基からなる主原料と、溶媒材料と、を混合した混合材料を用いて、原子層蒸着法により前記第２高誘電率ゲート絶縁膜を形成する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２工程では、
前記混合材料を気化した混合ガスを前記第１高誘電率ゲート絶縁膜上に供給するガス供給処理、および、前記ガス供給処理の後に行われ、酸化性ガスを前記第１高誘電率ゲート絶縁膜上に供給して前記第２の金属の酸化膜を形成する処理、を含むセットを１セット以上行うことで前記第２高誘電率ゲート絶縁膜を形成する半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第２の工程では、０．０１ｎｍ／セット以上、０．３０ｎｍ／セット以下の成膜速度で、前記第２の金属の酸化膜を形成する半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の金属はハフニウム、ジルコニウム、および、タンタルの中の１つ以上を含み、
前記第２の金属は、セレン、モリブデン、アンチモン、テルル、レニウム、オスミウム、鉛およびビスマスの中の１つ以上を含む半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置の製造方法において、
前記第１高誘電率ゲート絶縁膜は、（第１の金属）／（第１の金属＋シリコン）で表される組成比が０．６以上で形成される半導体装置の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記第１高誘電率ゲート絶縁膜の膜厚（Ｄ１）と、前記第２高誘電率ゲート絶縁膜の膜厚（Ｄ２）との膜厚比（Ｄ２／Ｄ１）が、１／５０以上、１／３以下で形成される半導体装置の製造方法。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置の製造方法において、
前記第１工程の前に、基板上に、シリコン酸化膜、または、０atom％より多く、２０atoｍ％以下の濃度で窒素を含むシリコン酸窒化膜を形成する工程を含み、
前記第１工程では、前記シリコン酸化膜または前記シリコン酸窒化膜の上に、前記第１高誘電率ゲート絶縁膜を形成する半導体装置の製造方法。
【請求項８】
請求項１から７のいずれか１項に記載の半導体装置の製造方法において、
前記第２工程で用いられる前記混合材料は、
前記主原料と前記溶媒材料との重量混合比（主原料）／（溶媒材料）が、０より大きく０．２より小さい範囲で調整されたものである半導体装置の製造方法。
【請求項９】
基板と、
前記基板上に形成されたシリコン酸化膜、または、０atom％より多く、２０atoｍ％以下の濃度で窒素を含むシリコン酸窒化膜と、
前記シリコン酸化膜または前記シリコン酸窒化膜上に形成された、第１の金属の酸化膜、または、第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜と、
前記第１高誘電率ゲート絶縁膜上に形成された、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜と、
前記第２高誘電率ゲート絶縁膜上に形成された、ゲート電極と、
を有し、
前記第１高誘電率ゲート絶縁膜の膜厚（Ｄ１）と、前記第２高誘電率ゲート絶縁膜の膜厚（Ｄ２）との膜厚比（Ｄ２／Ｄ１）が、１／５０以上１／３以下である半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１の金属はハフニウム、ジルコニウム、および、タンタルの中の１つ以上を含み、
前記第２の金属は、セレン、モリブデン、アンチモン、テルル、レニウム、オスミウム、鉛およびビスマスの中の１つ以上を含む半導体装置。
【請求項１１】
請求項９または１０に記載の半導体装置において、
前記第１高誘電率ゲート絶縁膜は、（第１の金属）／（第１の金属＋シリコン）で表される組成比が０．６以上である半導体装置。
【請求項１】
基板上に、第１の金属の酸化膜、または、第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜を形成する第１工程と、
前記第１高誘電率ゲート絶縁膜上に、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜を形成する第２工程と、
前記第２高誘電率ゲート絶縁膜上に、ゲート電極膜を形成する第３工程と、
を有し、
前記第２工程では、
第２の金属元素および炭化水素基からなる主原料と、溶媒材料と、を混合した混合材料を用いて、原子層蒸着法により前記第２高誘電率ゲート絶縁膜を形成する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２工程では、
前記混合材料を気化した混合ガスを前記第１高誘電率ゲート絶縁膜上に供給するガス供給処理、および、前記ガス供給処理の後に行われ、酸化性ガスを前記第１高誘電率ゲート絶縁膜上に供給して前記第２の金属の酸化膜を形成する処理、を含むセットを１セット以上行うことで前記第２高誘電率ゲート絶縁膜を形成する半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第２の工程では、０．０１ｎｍ／セット以上、０．３０ｎｍ／セット以下の成膜速度で、前記第２の金属の酸化膜を形成する半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の金属はハフニウム、ジルコニウム、および、タンタルの中の１つ以上を含み、
前記第２の金属は、セレン、モリブデン、アンチモン、テルル、レニウム、オスミウム、鉛およびビスマスの中の１つ以上を含む半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置の製造方法において、
前記第１高誘電率ゲート絶縁膜は、（第１の金属）／（第１の金属＋シリコン）で表される組成比が０．６以上で形成される半導体装置の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記第１高誘電率ゲート絶縁膜の膜厚（Ｄ１）と、前記第２高誘電率ゲート絶縁膜の膜厚（Ｄ２）との膜厚比（Ｄ２／Ｄ１）が、１／５０以上、１／３以下で形成される半導体装置の製造方法。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置の製造方法において、
前記第１工程の前に、基板上に、シリコン酸化膜、または、０atom％より多く、２０atoｍ％以下の濃度で窒素を含むシリコン酸窒化膜を形成する工程を含み、
前記第１工程では、前記シリコン酸化膜または前記シリコン酸窒化膜の上に、前記第１高誘電率ゲート絶縁膜を形成する半導体装置の製造方法。
【請求項８】
請求項１から７のいずれか１項に記載の半導体装置の製造方法において、
前記第２工程で用いられる前記混合材料は、
前記主原料と前記溶媒材料との重量混合比（主原料）／（溶媒材料）が、０より大きく０．２より小さい範囲で調整されたものである半導体装置の製造方法。
【請求項９】
基板と、
前記基板上に形成されたシリコン酸化膜、または、０atom％より多く、２０atoｍ％以下の濃度で窒素を含むシリコン酸窒化膜と、
前記シリコン酸化膜または前記シリコン酸窒化膜上に形成された、第１の金属の酸化膜、または、第１の金属のシリケート膜からなる第１高誘電率ゲート絶縁膜と、
前記第１高誘電率ゲート絶縁膜上に形成された、第２の金属の酸化膜からなる第２高誘電率ゲート絶縁膜と、
前記第２高誘電率ゲート絶縁膜上に形成された、ゲート電極と、
を有し、
前記第１高誘電率ゲート絶縁膜の膜厚（Ｄ１）と、前記第２高誘電率ゲート絶縁膜の膜厚（Ｄ２）との膜厚比（Ｄ２／Ｄ１）が、１／５０以上１／３以下である半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１の金属はハフニウム、ジルコニウム、および、タンタルの中の１つ以上を含み、
前記第２の金属は、セレン、モリブデン、アンチモン、テルル、レニウム、オスミウム、鉛およびビスマスの中の１つ以上を含む半導体装置。
【請求項１１】
請求項９または１０に記載の半導体装置において、
前記第１高誘電率ゲート絶縁膜は、（第１の金属）／（第１の金属＋シリコン）で表される組成比が０．６以上である半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−３３６７７（Ｐ２０１２−３３６７７Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１７１４８６（Ｐ２０１０−１７１４８６）
【出願日】平成２２年７月３０日（２０１０．７．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年７月３０日（２０１０．７．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]