薄膜トランジスタ及び表示装置
【課題】半導体層をゲート電極によって遮光したボトムゲート型薄膜トランジスタのオフ電流を低減する。
【解決手段】ゲート電極層と、第１の半導体層と、前記第１の半導体層上に接して設けられた前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、前記ゲート電極層と前記第１の半導体層との間に接して設けられたゲート絶縁層と、前記第２の半導体層に接して設けられた不純物半導体層と、前記不純物半導体層及び前記第１及び第２の半導体層に一部が接して設けられたソース電極及びドレイン電極層と、を有し、前記第１の半導体層のゲート電極層側は全面が前記ゲート電極層によって覆われており、前記第１の半導体層と前記ソース電極及びドレイン電極層が接する部分のポテンシャル障壁は０．５ｅＶ以上である薄膜トランジスタを提供する。
【解決手段】ゲート電極層と、第１の半導体層と、前記第１の半導体層上に接して設けられた前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、前記ゲート電極層と前記第１の半導体層との間に接して設けられたゲート絶縁層と、前記第２の半導体層に接して設けられた不純物半導体層と、前記不純物半導体層及び前記第１及び第２の半導体層に一部が接して設けられたソース電極及びドレイン電極層と、を有し、前記第１の半導体層のゲート電極層側は全面が前記ゲート電極層によって覆われており、前記第１の半導体層と前記ソース電極及びドレイン電極層が接する部分のポテンシャル障壁は０．５ｅＶ以上である薄膜トランジスタを提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
薄膜トランジスタ及び表示装置に関する。
【背景技術】
【０００２】
近年、絶縁性表面を有する基板（例えば、ガラス基板）上の半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）によって構成された、薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置のような電子デバイスに広く応用されている。特に、液晶表示装置などに代表される、画像表示装置のスイッチング素子として開発が急がれている。液晶表示装置などの画像表示装置では、スイッチング素子として、主に非晶質半導体膜または多結晶半導体膜を用いた薄膜トランジスタが用いられている。更には、微結晶半導体膜を用いた薄膜トランジスタが知られている（例えば、特許文献１を参照）。
【０００３】
薄膜トランジスタの性能は、ゲート電圧を変化させた際にソースとドレインの間に流れる電流の変化量が大きいほど優れているといえる。ゲート電圧を変化させた際にソースとドレインの間に流れる電流の変化量を示すものとしてサブスレッショルド値が広く知られている。
【０００４】
また、薄膜トランジスタは光リーク電流の低減を要する。光リーク電流とは、薄膜トランジスタの半導体層に光が照射されることで半導体層に光起電力効果が生じ、ソースとドレインの間に電流が流れてしまうことで生じる電流をいう。そのため、薄膜トランジスタの半導体層を遮光するための技術開発が数多くなされてきた（例えば、特許文献２及び特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第４４０９１３４号明細書
【特許文献２】特開平１０−２０２９８号公報
【特許文献３】特開平７−１２２７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、表示装置に適用される薄膜トランジスタでは、半導体層に光が照射されることで光リーク電流を生じる。光リーク電流が生じると、例えば表示装置のコントラスト比が低下するなどして、表示品質が低下する。このような光リーク電流を抑制するためには半導体層を遮光すればよい。例えば、光が入射する側に、半導体層と重畳するようにゲート電極を設ければよい。
【０００７】
しかし、例えば、微結晶半導体層上に非晶質半導体層を積層した薄膜トランジスタにおいて、半導体層をゲート電極と重畳させると、オフ電流が増大する傾向がある。特に、Ｖｇｓ＜０のときにゲート電圧を低くするにつれてオフ電流が大きく増大する。すなわち、オフ電流の跳ね上がりが大きい。
【０００８】
そこで、上記の問題点に鑑み、ゲート電極により半導体層を遮光した場合であっても、オフ電流の跳ね上がりが小さい薄膜トランジスタを提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ボトムゲート型薄膜トランジスタであって、キャリア移動度の高い半導体層上にキャリア移動度の低い半導体層が積層された半導体層を有し、これらの半導体層の全面がゲート電極により遮光され、キャリア移動度の高い半導体層とドレイン電極が接する部分のポテンシャル障壁が大きい薄膜トランジスタである。具体的には、この接する部分のドレイン電極を仕事関数の低い材料で形成する。
【００１０】
本発明の一態様は、ゲート電極層と、第１の半導体層と、前記第１の半導体層上に接して設けられた前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、前記ゲート電極層と前記第１の半導体層との間に接して設けられたゲート絶縁層と、前記第２の半導体層に接して設けられた不純物半導体層と、前記不純物半導体層及び前記第１及び第２の半導体層に一部が接して設けられたソース電極及びドレイン電極層と、を有し、前記第１の半導体層のゲート電極層側は全面が前記ゲート電極層と重畳し、前記第１の半導体層と前記ソース電極及びドレイン電極層が接する部分のポテンシャル障壁は０．５ｅＶ以上であることを特徴とする薄膜トランジスタである。
【００１１】
本発明の一態様は、ゲート電極層と、第１の半導体層と、前記第１の半導体層上に接して設けられた前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、前記ゲート電極層と前記第１の半導体層との間に接して設けられたゲート絶縁層と、前記第２の半導体層に接して設けられた不純物半導体層と、前記不純物半導体層及び前記第１及び第２の半導体層に一部が接して設けられたソース電極及びドレイン電極層と、を有し、前記第１の半導体層のゲート電極層側は全面が前記ゲート電極層と重畳し、前記ソース電極及びドレイン電極層を形成する材料の仕事関数φと、前記第１の半導体層の電子親和力（真空準位と前記第１の半導体層の移動度端の底との差）χと、前記第１の半導体層の禁制帯幅Ｅｇについて、Ｅｇ＋χ−φが０．５ｅＶ以上であることを特徴とする薄膜トランジスタである。
【００１２】
上記構成の薄膜トランジスタにおいて、前記第１の半導体層は前記ゲート電極層により遮光されているとよい。従って、ゲート電極層は、遮光性材料により形成されていることが好ましい。
【００１３】
上記構成の薄膜トランジスタにおいて、前記第２の半導体層の禁制帯幅は、前記ソース電極及びドレイン電極層が接する前記第１の半導体層の禁制帯幅よりも大きいことが好ましい。第２の半導体層の禁制帯幅を第１の半導体層の禁制帯幅よりも大きくすると、少なくとも第１の半導体層のポテンシャル障壁のみを考慮すれば十分であるからである。
【００１４】
上記構成の薄膜トランジスタは、前記第１の半導体層が結晶性半導体を有し、前記第２の半導体層が非晶質半導体を有する構成とすることで得ることができる。
【発明の効果】
【００１５】
ボトムゲート型薄膜トランジスタにおいて、第１の半導体層上に第２の半導体層を設けると、オンしたときには電流は主に第１の半導体層側を流れ、オフしたときには電流は主に第２の半導体層側を流れる。そのため、第１の半導体層をキャリア移動度の高い半導体により形成し、第２の半導体層をキャリア移動度の低い半導体により形成することで、オン電流が大きく、オフ電流が小さい（すなわち、オンオフ比が高い）薄膜トランジスタを得ることができる。また、半導体層をゲート電極層と重畳させて遮光することができ、光リーク電流を低減することができる。すなわち、本発明の一態様である薄膜トランジスタの構成により、光リーク電流が小さく、且つオンオフ比が高い薄膜トランジスタを得ることができる。
【００１６】
光リーク電流が小さく、オンオフ比が高い薄膜トランジスタを表示装置に適用することで、コントラスト比が高く、消費電力が小さい表示装置を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】薄膜トランジスタの構造の一例を説明する図。
【図２】薄膜トランジスタの構造の一例を説明する図。
【図３】薄膜トランジスタの電気的特性を説明する図。
【図４】薄膜トランジスタの構造の一例を説明する図。
【図５】薄膜トランジスタのオフ電流の経路を説明する図。
【図６】バンド構造を説明する図。
【図７】薄膜トランジスタの電気的特性を説明する図。
【図８】薄膜トランジスタの電気的特性を説明する図。
【図９】薄膜トランジスタの電気的特性を説明する図。
【図１０】薄膜トランジスタの電気的特性を説明する図。
【図１１】薄膜トランジスタの電気的特性を説明する図。
【図１２】薄膜トランジスタの作製方法を説明する図。
【図１３】薄膜トランジスタの作製方法を説明する図。
【図１４】薄膜トランジスタの作製方法を説明する図。
【図１５】薄膜トランジスタの作製方法を説明する図。
【図１６】表示装置の構成を説明するブロック図。
【図１７】液晶表示パネルを説明する上面図及び断面図。
【図１８】発光表示パネルを説明する上面図及び断面図。
【図１９】表示装置を用いた電子機器を説明する図。
【図２０】薄膜トランジスタの構造の一例を説明する図。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁層は上面図には表さない場合がある。
【００１９】
（実施の形態１）
本実施の形態では、本発明の一態様である薄膜トランジスタについて図面を参照して説明する。
【００２０】
図１は、本実施の形態の薄膜トランジスタの一例を示す。
【００２１】
図１に示す薄膜トランジスタは、ゲート電極層１０２と、半導体層（第１の半導体層１０６及び第２の半導体層１０８）と、ゲート電極層１０２と半導体層との間に接して設けられたゲート絶縁層１０４と、半導体層に接して設けられた不純物半導体層１１０と、不純物半導体層１１０及び半導体層に一部が接して設けられたソース電極及びドレイン電極層１１２と、を有するものであって、半導体層の全面がゲート電極層１０２と重畳している。また、当該薄膜トランジスタは、保護層１１４によって覆われていることが好ましい。当該薄膜トランジスタを表示装置の画素トランジスタとして用いる場合には、図１に示すように保護層１１４に開口部１１６を設け、開口部１１６を介してソース電極及びドレイン電極層１１２に接続されるように画素電極層１１８を設ければよい。なお、第２の半導体層１０８は、第１の半導体層１０６に接して設けられており、第１の半導体層１０６よりもキャリア移動度が低い材料により設けるとよい。
【００２２】
図１に示すように、薄膜トランジスタの半導体層の全面がゲート電極層１０２と重畳することで、基板１００側からの光リーク電流を低減することができる。
【００２３】
また、図１に示す薄膜トランジスタでは、半導体層は、第１の半導体層１０６と第２の半導体層１０８が積層して形成されている。第２の半導体層１０８はオフ電流を低減するために設けられている。第２の半導体層１０８は、第１の半導体層１０６に接して設けられており、第１の半導体層１０６よりもキャリア移動度が低い材料により設けるとよい。例えば、第１の半導体層１０６として結晶性半導体層を形成し、第２の半導体層１０８として、後述する「非晶質半導体を含む層」（電界緩和可能な半導体層）を形成するとよい。薄膜トランジスタがオンすると第１の半導体層１０６に流れる電流が支配的になり、薄膜トランジスタがオフすると第２の半導体層１０８に流れる電流が支配的になる。また、第２の半導体層１０８を後述する「非晶質半導体を含む層」とすることで、第２の半導体層１０８を設けることによるオン電流の低下を防ぐこともできる。そのため、第１の半導体層１０６を結晶性半導体層とし、第２の半導体層１０８を後述する「非晶質半導体を含む層」とすることで、オンオフ比が高い薄膜トランジスタを得ることができる。ただし、第２の半導体層１０８はこれに限定されず、例えば非晶質半導体により形成してもよい。
【００２４】
ここで、薄膜トランジスタを構成する層のそれぞれについて説明する。
【００２５】
基板１００は、基板１００上に形成される薄膜（結晶性シリコンなど）の形成工程に耐えうる程度の耐熱性及び耐薬品性などを有していればよく、特定の材料の基板に限定されるものではない。具体的には、例えば、ガラス基板、石英基板、ステンレス基板及びシリコン基板が挙げられる。なお、図１に示す薄膜トランジスタを表示装置に適用する場合には、基板１００には透光性を有する基板を用いればよく、例えば、ガラス基板または石英基板を用いればよい。基板１００がマザーガラスの場合には、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のものを用いればよいが、これに限定されるものではない。
【００２６】
ゲート電極層１０２は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどの金属材料またはこれらを主成分とする合金材料により形成することができる。ゲート電極層１０２は、これらの材料により単層で形成してもよいし、これらを積層して形成してもよい。なお、ゲート電極層１０２は、ゲート配線も構成する。
【００２７】
ゲート絶縁層１０４は、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンによって形成することができる。また、ゲート絶縁層１０４は、単層で形成してもよいし、これらを積層して形成してもよい。第１の半導体層１０６が結晶性半導体層である場合には、少なくとも第１の半導体層１０６に接するゲート絶縁層１０４を酸化シリコン層とすることで第１の半導体層１０６の結晶性を向上させることができる。酸化シリコン層は、特に好ましくは、形成ガスに珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いて形成する。
【００２８】
第１の半導体層１０６は、上記説明したように結晶性半導体により形成するとよい。結晶性半導体には、多結晶半導体または微結晶半導体などを含むが、結晶化工程が不要な微結晶半導体により形成することが好ましい。
【００２９】
第２の半導体層１０８は、好ましくは、非晶質半導体と微小半導体結晶粒を有し、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体層である。すなわち、このような半導体層は、従来の非晶質半導体と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体層である。このような半導体層を「非晶質半導体を含む層」と記載することとする。
【００３０】
ただし、第２の半導体層１０８は、上記説明に限定されず、非晶質半導体により形成してもよい。第２の半導体層１０８は、少なくとも第１の半導体層１０６よりもキャリア移動度の低い材料により設ければよい。
【００３１】
ここで、第１の半導体層１０６と第２の半導体層１０８の好ましい一形態について説明する。
【００３２】
第１の半導体層１０６は、例えば微結晶半導体により形成されるとよい。ここで、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体をいう。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している半導体である。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
【００３３】
微結晶半導体の一である微結晶シリコンでは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側にシフトしている。すなわち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、特許文献１（米国特許４，４０９，１３４号明細書）で開示されている。
【００３４】
また、第１の半導体層１０６に含まれる酸素及び窒素の濃度（二次イオン質量分析法による測定値）を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすると、第１の半導体層１０６の結晶性を高めることができる。
【００３５】
第２の半導体層１０８は、「非晶質半導体を含む層」、ハロゲンを含有する「非晶質半導体を含む層」、または窒素を含有する「非晶質半導体を含む層」、最も好ましくはＮＨ基を含有する「非晶質半導体を含む層」で形成するとよい。ただし、これらに限定されない。
【００３６】
第１の半導体層１０６と第２の半導体層１０８の界面領域は、微結晶半導体領域、及び当該微結晶半導体領域の間に充填される非晶質半導体を有する。具体的には、第１の半導体層１０６から凸状に伸びた微結晶半導体領域と、第２の半導体層１０８と同様の「非晶質半導体を含む層」と、で形成される。
【００３７】
第２の半導体層１０８を、例えば、「非晶質半導体を含む層」、ハロゲンを含有する「非晶質半導体を含む層」、または窒素を含有する「非晶質半導体を含む層」、またはＮＨ基を含有する「非晶質半導体を含む層」により形成すると、薄膜トランジスタのオフ電流を低減することができる。また、上記の界面領域において、錐形状の微結晶半導体領域を有するため、縦方向（膜厚方向）の抵抗、すなわち、第２の半導体層１０８と、不純物半導体層１１０により構成されるソース領域またはドレイン領域と、の間の抵抗を低くすることができ、薄膜トランジスタのオン電流を高めることが可能である。
【００３８】
または、第２の半導体層１０８を有さない構成としてもよい。この場合には、上記した界面領域が第１の半導体層１０６と不純物半導体層１１０の間に設けられるとよい。この界面領域には、微結晶半導体領域と、当該微結晶半導体領域の間に充填された非晶質半導体領域と、を有する。微結晶半導体領域は、第１の半導体層１０６から伸びた微結晶半導体により形成される。このとき、該界面領域における非晶質半導体領域に対する微結晶半導体領域の割合は小さいことが好ましい。さらには、一対の不純物半導体層１１０の間（ソース領域とドレイン領域の間）、すなわち、キャリアが流れる領域においては、微結晶半導体領域の割合が小さいことが好ましい。薄膜トランジスタのオフ電流を低減することができるためである。また、上記の界面領域では縦方向（膜厚方向）の抵抗が低いため、薄膜トランジスタのオン電流を大きくすることが可能である。
【００３９】
なお、第１の半導体層１０６が薄くなるとオン電流が低下し、第１の半導体層１０６が厚くなると第１の半導体層１０６とソース電極及びドレイン電極層１１２の接触面積が増大し、ソース電極及びドレイン電極層１１２の仕事関数が高い場合には、後述するようにオフ電流が向上する。
【００４０】
上記の微結晶半導体領域は、ゲート絶縁層１０４から第２の半導体層１０８に向かって先端が狭くなる凸状の結晶粒により大部分が構成されているとよい。または、ゲート絶縁層１０４から第２の半導体層１０８に向かって幅が広がる凸状の結晶粒により大部分が構成されていてもよい。
【００４１】
上記の界面領域において、微結晶半導体領域が、ゲート絶縁層１０４から第２の半導体層１０８に向かって先端が狭くなる凸状の結晶粒の場合は、第１の半導体層１０６側のほうが、第２の半導体層１０８側と比較して、微結晶半導体領域の割合が高い。微結晶半導体領域は、第１の半導体層１０６の表面から膜厚方向に成長するが、原料ガスにおいてシランに対する水素の流量が小さく（すなわち、希釈率が低く）、または窒素を含む原料ガスの濃度が高いと、微結晶半導体領域における結晶成長が抑制され、結晶粒は錐状になり、堆積されて形成される半導体は、大部分が非晶質となる。
【００４２】
また、上記の界面領域は、窒素、特にＮＨ基を含有することが好ましい。これは、微結晶半導体領域に含まれる結晶の界面、微結晶半導体領域と非晶質半導体領域の界面において、窒素、特にＮＨ基がシリコン原子のダングリングボンドと結合すると、欠陥を低減させ、キャリアが流れやすくなるためである。このため、窒素、好ましくはＮＨ基を１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、シリコン原子のダングリングボンドを窒素、好ましくはＮＨ基で架橋しやすくなり、キャリアが流れやすくなる。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、上記の界面領域のキャリア移動度が上昇する。そのため、薄膜トランジスタの電界効果移動度が向上する。
【００４３】
また、上記の界面領域の酸素濃度を低減させることにより、微結晶半導体領域と非晶質半導体領域の界面または結晶粒間の界面における欠陥を低減させ、キャリアの移動を阻害する結合を低減させることができる。
【００４４】
ゲート絶縁層１０４の界面から第２の半導体層１０８の凸部の先端までの距離を３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることで、薄膜トランジスタのオフ電流を効果的に低減することができる。
【００４５】
不純物半導体層１１０は、半導体層とソース電極及びドレイン電極層１１２をオーミック接触させることを目的として設ける層であり、形成ガスに一導電型を付与する不純物元素を含ませることで形成することができる。導電型がｎ型の薄膜トランジスタを形成する場合には、不純物元素として代表的にはリンを添加すればよく、水素化シリコンにフォスフィン（化学式：ＰＨ３）などのｎ型の導電型を付与する不純物元素を含む気体を加えればよい。導電型がｐ型の薄膜トランジスタを形成する場合には、不純物元素として代表的にはボロンを添加すればよく、水素化シリコンにジボラン（化学式：Ｂ２Ｈ６）などのｐ型の導電型を付与する不純物元素を含む気体を加えればよい。また、不純物半導体層１１０の結晶性は特に限定されず、結晶性半導体であってもよいし、非晶質半導体であってもよいが、結晶性半導体により設けることが好ましい。不純物半導体層１１０を結晶性半導体により設けることで、オン電流が大きくなるからである。
【００４６】
ソース電極及びドレイン電極層１１２は、導電性材料により単層で形成してもよいし、複数の層を積層して形成してもよいが、後述するように少なくとも第１の半導体層１０６に接する部分の仕事関数が低い材料であることを要する。
【００４７】
保護層１１４は、ゲート絶縁層１０４と同様に形成することができるが、窒化シリコンにより形成することが特に好ましい。特に、大気中に浮遊する有機物や金属、水蒸気などの汚染源となりうる不純物の侵入を防ぐことができるよう、緻密な窒化シリコン層とすることが好ましい。緻密な窒化シリコン層は、例えば、周波数が１ＧＨｚ以上のプラズマを用いたプラズマＣＶＤ法により形成することができる。
【００４８】
画素電極層１１８は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体などが挙げられる。
【００４９】
または、画素電極層１１８は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと記載する。）、インジウム亜鉛酸化物または酸化シリコンを添加したインジウム錫酸化物などを用いて形成してもよい。
【００５０】
ここで、比較のために、半導体層の一部のみがゲート電極により遮光されている薄膜トランジスタについて、図２を参照して説明する。
【００５１】
図２に示す薄膜トランジスタは、ゲート電極層２０２と、半導体層（第１の半導体層２０６及び第２の半導体層２０８）と、ゲート電極層２０２と半導体層との間に接して設けられたゲート絶縁層２０４と、半導体層に接して設けられた不純物半導体層２１０と、不純物半導体層２１０及び半導体層に一部が接して設けられたソース電極及びドレイン電極層２１２と、を有するものであって、ゲート電極層は半導体層の一部のみと重畳している。また、図２に示す薄膜トランジスタは、図１に示すものと同様に保護層２１４によって覆われ、保護層２１４に設けた開口部２１６を介してソース電極及びドレイン電極層２１２に接続されるように画素電極層２１８が設けられている。第２の半導体層２０８は、第１の半導体層２０６に接して設けられており、第１の半導体層２０６よりもキャリア移動度が低い材料により設けるとよい。
【００５２】
図２に示すように、薄膜トランジスタの半導体層の一部のみがゲート電極層２０２と重畳すると、半導体層の一部は光（主に基板２００側から入射する光）に曝され、光リーク電流を低減することができない。
【００５３】
ところで、図３は、図４に示す薄膜トランジスタにおけるゲート電圧に対するドレイン電流の電流−電圧特性を示す曲線（以下、Ｉ−Ｖ曲線と記す。）を示す。図３（Ａ）は図４（Ａ）に示す薄膜トランジスタのＩ−Ｖ曲線を示し、図３（Ｂ）は、図４（Ｂ）に示す薄膜トランジスタのＩ−Ｖ曲線を示している。図３（Ａ）と図３（Ｂ）では、オフ電流に大きな差が見られないため、図４（Ａ）に示す薄膜トランジスタと図４（Ｂ）に示す薄膜トランジスタでは、オフ電流に大きな差がないことになる。図１に示す薄膜トランジスタと図４（Ａ）に示す薄膜トランジスタでは、好ましくは結晶性半導体により形成される第１の半導体層がソース電極及びドレイン電極層と接して形成されているか否かが異なる。これがオフ電流の違いに影響しているのではないかと考えられる。
【００５４】
ここで、図１に示す薄膜トランジスタと図２に示す薄膜トランジスタを、図５を参照して比較する。
【００５５】
図５（Ａ）は、図１に示す薄膜トランジスタの一部を拡大して示したものである。図５（Ｂ）は、図２に示す薄膜トランジスタの一部を拡大して示したものである。図５（Ａ）及び図５（Ｂ）中の矢印は、オフ電流の主な経路を示している。
【００５６】
なお、上記したように、第１の半導体層１０６が薄くなるとオン電流が低下し、第１の半導体層１０６が厚くなると第１の半導体層１０６とソース電極及びドレイン電極層１１２の接触面積が増大し、ソース電極及びドレイン電極層１１２の仕事関数が高い場合には、オフ電流が向上する。本発明の一態様である薄膜トランジスタにおいては、ソース電極及びドレイン電極層１１２に仕事関数の低い材料を用いるため、第１の半導体層１０６を薄膜トランジスタが十分なオン電流を得るために必要な厚さとすることができる。従って、従来よりもオン電流を大きくすることができる。
【００５７】
図５（Ａ）では、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２（ドレイン電極側）の一部が接している部分１３０が存在する。ここから正孔が注入され、第１の半導体層１０６中を電流が流れる。この電流は、ソース領域を形成している不純物半導体層１１０に向かって部分１３１を流れる電流と、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２の一部が接している部分１３２に向かう電流とに大別され、これらが支配的であると考えられる。なお、部分１３１では部分１３０から注入された正孔とソースから注入された電子が再結合していると考えられる。
【００５８】
図５（Ｂ）では、第２の半導体層２０８のドレイン近傍の領域である部分２３０にキャリアが生じ、これに起因するオフ電流が支配的であると考えられる。部分２３０では、正孔と電子を生じて空乏層を形成しつつ、電子はドレインに向かって流れ、正孔は第１の半導体層２０６に向かって流れることで電流が流れる。正孔は第１の半導体層２０６中を流れ、部分２３１でソースからの電子と再結合すると考えられる。
【００５９】
ここで、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２の一部が接している部分１３０におけるバンド構造について考察する。図６は、部分１３０におけるバンド構造の模式図を示す。
【００６０】
図６において、φは、ソース電極及びドレイン電極層１１２を形成する材料の仕事関数である。χは、第１の半導体層１０６の電子親和力（真空準位と第１の半導体層１０６の移動度端の底との差）である。Ｅｇは第１の半導体層１０６の禁制帯幅である。第１の半導体層１０６とソース電極及びドレイン電極層１１２との境界のポテンシャル障壁の大きさをＥとすると、これらの間には以下の式（１）の関係が成立する。
【００６１】
【数１】
【００６２】
境界のポテンシャル障壁の大きさＥが小さいほど第１の半導体層１０６に正孔が注入されやすく、電流が流れやすい。従って、第１の半導体層１０６の禁制帯幅Ｅｇが広く、第１の半導体層１０６の電子親和力χが大きく、ソース電極及びドレイン電極層１１２を形成する材料の仕事関数φが低い場合には、境界のポテンシャル障壁の大きさＥが大きくなり、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２の一部が接している部分１３０を介した導通は生じにくいことになる。
【００６３】
従って、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２の一部が接している部分１３０を介して流れる電流を小さくするためには、ソース電極及びドレイン電極層１１２を仕事関数φの低い材料により形成すればよい。そこで、これを裏付けるために、図５（Ａ）の構造においてソース電極及びドレイン電極層１１２を形成する材料の仕事関数φを３．９ｅＶ、４．２ｅＶ、４．５ｅＶとして計算を行った。もちろん、他のパラメータは一定とした。その結果について図７及び図８に示す。なお、ここで、チャネル長（一対の不純物半導体層１１０により形成されるソース領域とドレイン領域の間の長さ）Ｌを４μｍ、チャネル幅（不純物半導体層１１０の幅）Ｗを２０μｍとし、ドレイン電圧Ｖｄは１Ｖ、１０Ｖとした。
【００６４】
図７（Ａ）は、φ＝３．９ｅＶのときのＩ−Ｖ曲線を示す。図７（Ｂ）は、φ＝４．２ｅＶのときのＩ−Ｖ曲線を示す。図８は、φ＝４．５ｅＶのときのＩ−Ｖ曲線を示す。図７（Ａ）、図７（Ｂ）及び図８から明らかなように、仕事関数φが高いほどオフ電流が大きくなる傾向があることがわかる。
【００６５】
図９は、Ｅｇ＝１．１〜１．３ｅＶにおいて、ポテンシャル障壁（ショットキーバリアともいう。）Ｅ（横軸）に対するオフ電流Ｉｏｆｆ（縦軸）を示した図である。ここで、ドレイン電圧Ｖｄ＝１０Ｖとし、ゲート電圧Ｖｇ＝Ｖｔｈ−１０Ｖとした。図９（Ａ）は２７℃における図であり、図９（Ｂ）は８５℃における図である。図９（Ａ）及び図９（Ｂ）によると、温度に関わらず、ポテンシャル障壁Ｅが０．５ｅＶ以上であれば、オフ電流を低減するには十分であることがわかる。なお、ここで、チャネル長（一対の不純物半導体層１１０により形成されるソース領域とドレイン領域の間の長さ）Ｌを４μｍ、チャネル幅（不純物半導体層１１０の幅）Ｗを２０μｍとする。なお、図９において用いたＥｇ＝１．１〜１．３ｅＶは、微結晶半導体のエネルギーギャップと概ね一致するものである。
【００６６】
ここで、いくつかの材料の仕事関数を表１に例示する。ただし、これらに限定されるものではない。
【００６７】
【表１】
【００６８】
ソース電極及びドレイン電極層１１２の少なくとも一部に用いる材料として、上記の表１に例示したものでは、イットリウム、チタン、またはチタンの窒化物である窒化チタンが好ましい。または、これらの混合物を用いてもよい。特に、希土類元素をチタンに含ませたものが好ましい。最も好ましくは、イットリウム及びジルコニウムの一方または双方をチタンに０．２重量％以上２０重量％以下で含ませたものを用いる。イットリウムは、仕事関数が非常に低いからである。また、ジルコニウムは、仕事関数が低く、更には、チタンと物理的性質及び化学的性質が類似しているからである。イットリウム及びジルコニウムの一方または双方をチタンに混合させることで、イットリウム及びジルコニウムの一方または双方のみを用いる場合と比較して、コストを低く抑えることができる。
【００６９】
また、このような仕事関数の低い材料を用いることで薄膜トランジスタのオン電流を大きくすることも可能である。なお、これは図１に示す薄膜トランジスタに限定されず、図２及び図４に示す薄膜トランジスタにおいても、仕事関数の低い材料を用いることで薄膜トランジスタのオン電流を大きくすることができる。
【００７０】
ここで、ソース電極及びドレイン電極層をチタンまたはモリブデンにより形成した薄膜トランジスタについてのＩ−Ｖ曲線を図１０及び図１１に示す。すなわち、図１０（Ａ）は、図２に示す薄膜トランジスタについてのＩ−Ｖ曲線であって、ソース電極及びドレイン電極層２１２をモリブデンにより形成したものを示す。図１０（Ｂ）は、図１に示す薄膜トランジスタについてのＩ−Ｖ曲線であって、ソース電極及びドレイン電極層１１２をモリブデンにより形成したものを示す。図１１（Ａ）は、図２に示す薄膜トランジスタについてのＩ−Ｖ曲線であって、ソース電極及びドレイン電極層２１２をチタンにより形成したものを示す。図１１（Ｂ）は、図１に示す薄膜トランジスタについてのＩ−Ｖ曲線であって、ソース電極及びドレイン電極層１１２をチタンにより形成したものを示す。
【００７１】
図１０（Ａ）と図１０（Ｂ）の比較から、ソース電極及びドレイン電極層をモリブデンにより形成した場合には、図１に示す薄膜トランジスタのオフ電流は、図２に示す薄膜トランジスタのオフ電流よりも大きくなることがわかる。
【００７２】
図１１（Ａ）と図１１（Ｂ）の比較から、ソース電極及びドレイン電極層をチタンにより形成した場合には、図１に示す薄膜トランジスタのオフ電流と図２に示す薄膜トランジスタのオフ電流の間には大きな違いが見られない。従って、半導体層を遮光することができる図１に示す薄膜トランジスタであっても、オフ電流を低く抑えることができる。すなわち、光リーク電流が小さく、オフ電流が小さい薄膜トランジスタを得ることができる。
【００７３】
以上説明したように、ソース電極及びドレイン電極層１１２（具体的には、第１の半導体層１０６に接するソース電極及びドレイン電極層１１２の部分）を仕事関数の低い金属材料により形成することで、半導体層の全面がゲート電極層と重畳する場合に生じる、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２の一部が接している部分１３０を介したリーク電流の発生を防止することができる。更には、半導体層の全面がゲート電極層１０２と重畳することで光リーク電流を低減させることができるため、光リーク電流が小さく、且つオフ電流が小さい薄膜トランジスタを得ることができる。
【００７４】
次に、上記説明した第１の半導体層１０６及び第２の半導体層１０８の好ましい形態の作製方法について説明する。
【００７５】
第１の半導体層１０６となる半導体膜は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体（シラン（化学式：ＳｉＨ４）など）と水素を混合させ、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトンなどの希ガスと、を混合させ、グロー放電プラズマにより形成する。シリコンを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍に希釈して形成する。第１の半導体層１０６となる半導体膜は、１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下の厚さで形成する。
【００７６】
または、ゲルマン（化学式：ＧｅＨ４）若しくはジゲルマン（化学式：Ｇｅ２Ｈ６）などの堆積性気体を用いて、第１の半導体層１０６となる半導体膜をゲルマニウムにより形成してもよい。
【００７７】
なお、第１の半導体層１０６となる半導体膜を形成する前に、プラズマＣＶＤ装置の処理室内を排気しつつ、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去すると、形成される膜の界面における不純物元素を少なくすることが可能であり、薄膜トランジスタの電気的特性を向上させることができる。
【００７８】
第２の半導体層１０８となる半導体膜は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と水素を混合させ、グロー放電プラズマにより形成する。このとき、第１の半導体層１０６となる半導体膜の成膜条件よりも、シリコンを含む堆積性気体に対する水素の流量を減らして（すなわち、希釈率を低くして）成膜することで、結晶成長が抑制され、膜が堆積されるにつれ、微結晶半導体領域を含まない第２の半導体層１０８となる半導体膜が形成されていく。
【００７９】
なお、第２の半導体層１０８となる半導体膜の成膜初期には、第１の半導体層１０６となる半導体膜の成膜条件よりもシリコンを含む堆積性気体に対する水素の流量を減らす（すなわち、希釈率を低くする）ことで、第２の半導体層１０８となる半導体膜に微結晶半導体領域を残存させることができる。また、上記条件よりも、更に、シリコンを含む堆積性気体に対する水素の流量を減らしていく（すなわち、希釈率を低くしていく）と、第２の半導体層１０８となる半導体膜を、「非晶質半導体を含む層」となる半導体膜とすることができる。または、上記条件よりも、シリコンを含む堆積性気体に対する水素の流量を更に減らし（すなわち、希釈率を更に低くし）、且つ窒素を含むガスを混合させることで、第２の半導体層１０８の非晶質半導体領域を大きく形成することができる。なお、第２の半導体層１０８となる半導体膜もゲルマニウムを用いて形成してもよい。
【００８０】
また、第２の半導体層１０８となる半導体膜の成膜初期においては、第１の半導体層１０６となる半導体膜を種結晶として、全体に膜が堆積される。その後は部分的に結晶成長が抑制され、錐状の微結晶半導体領域が成長する（成膜中期）。さらに、錐状の微結晶半導体領域の結晶成長が抑制され、上層に微結晶半導体領域を含まない第２の半導体層１０８となる半導体膜が形成される（成膜後期）。
【００８１】
なお、第１の半導体層１０６は結晶性半導体層に限定されない。例えば、第２の半導体層１０８よりもキャリア移動度が高い半導体層であればよい。
【００８２】
なお、ゲート電極層１０２とソース電極及びドレイン電極層１１２の重畳部分の幅が大きいほどオフ電流が増加する傾向が見られる。
【００８３】
次に、図１に示す薄膜トランジスタの作製方法について図面を参照して説明する。
【００８４】
まず、基板１００上にゲート電極層１０２を形成する。基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノシリケートガラスなどの、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度以上の耐熱性を有するプラスチック基板などを用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を用いてもよい。すなわち、基板１００としては、絶縁性表面を有する基板を用いる。基板１００がマザーガラスの場合、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のどれを用いてもよい。
【００８５】
ゲート電極層１０２は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどの金属材料またはこれらを主成分とする合金材料を用いて形成することができる。これらは単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、アルミニウム層上にモリブデン層またはチタン層が積層された二層の積層構造とすることが好ましい。電気的抵抗が低い材料の層上にバリア層として機能する金属層が積層されることで、電気的抵抗を低くすることができ、且つ金属層から半導体層への金属元素の拡散を防止することができる。例えば、Ａｌ−Ｎｄ合金層上にモリブデン層を積層して形成すると、耐熱性に優れ、且つ電気的に抵抗が低い導電層を形成することができる。または、三層以上の積層構造としてもよい。
【００８６】
ゲート電極層１０２は、スパッタリング法または真空蒸着法により基板１００上に導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法などによりレジストマスクを形成し、該レジストマスクを用いて導電膜をエッチングすることで形成することができる（図１２（Ａ）を参照）。また、銀、金若しくは銅などの導電性ナノペーストをインクジェット法により基板上に吐出して焼成することで形成することもできる。なお、ゲート電極層１０２と基板１００の密着性を向上させ、ゲート電極層１０２を構成する材料の拡散を防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板１００とゲート電極層１０２の間に設けてもよい。ここでは、基板１００上に導電膜を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングすることでゲート電極層１０２を形成する。
【００８７】
なお、ゲート電極層１０２上には、後の工程で半導体層及びソース配線（信号線）を形成するので、段差の箇所における配線切れ防止のため側面がテーパーを有するように加工することが好ましい。また、この工程でゲート配線（走査線）も同時に形成することができる。更には、画素部が有する容量線も形成することができる。なお、走査線とは、画素を選択する配線をいう。
【００８８】
次に、ゲート電極層１０２を覆ってゲート絶縁層１０４を形成し、ゲート絶縁層１０４上に第１の半導体層１０６となる第１の半導体膜１５０、第２の半導体層１０８となる第２の半導体膜１５２、及び不純物半導体層１１０となる不純物半導体膜１５４を順に積層して形成する。なお、少なくとも、ゲート絶縁層１０４、第１の半導体膜１５０及び第２の半導体膜１５２を連続して成膜することが好ましい。更に好ましくは、不純物半導体膜１５４まで連続して成膜する。少なくとも、ゲート絶縁層１０４、第１の半導体膜１５０及び第２の半導体膜１５２を大気に触れさせることなく連続して成膜することで、大気成分や大気中に浮遊する不純物元素によりこれらの層が汚染されずに、積層膜の各層の界面を形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減させることができ、信頼性の高い薄膜トランジスタを歩留まりよく作製することができる。
【００８９】
ゲート絶縁層１０４は、ＣＶＤ法またはスパッタリング法などを用いて、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンで形成することができる。好ましくは酸化シリコンにより形成する。特に、形成ガスに珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いた酸化シリコン層により形成すると、ゲート絶縁層１０４に接して形成される半導体層が結晶性である場合に、その結晶性を高めることができる。また、ゲート絶縁層１０４は、単層で形成してもよいし、これらを積層して形成してもよい。例えば、ゲート絶縁層１０４は、５０ｎｍ以上、好ましくは５０ｎｍ以上４００ｎｍ以下、より好ましくは１５０ｎｍ以上３００ｎｍ以下となるように形成する。窒化酸化シリコン層を用いると、基板１００に含まれるアルカリ金属などが第１の半導体層１０６へ侵入することを防止することができる。また、酸化窒化シリコン層を用いることで、ゲート電極層１０２にアルミニウムを用いた場合に生じるヒロックの生成を防ぎ、更には、ゲート電極層１０２の酸化を防止することができる。また、ゲート絶縁層１０４の形成には、好ましくは、周波数が１ＧＨｚ以上のプラズマＣＶＤ装置を用いるとよい。
【００９０】
なお、ゲート絶縁層１０４の形成後、第１の半導体膜１５０の成膜前に、密着性を向上させ、または酸化を防止するための層をゲート絶縁層１０４上に形成してもよい。このような酸化防止などを目的として設けられる層として、例えば、酸化窒化シリコン層を窒化シリコン層により挟んだ積層構造の層が挙げられる。
【００９１】
第１の半導体層１０６は、薄膜トランジスタのチャネル形成領域として機能する。ここでは、第１の半導体層１０６は結晶性半導体層である。すなわち、ここでは、第１の半導体膜１５０は結晶性半導体膜である。結晶性半導体膜は、プラズマＣＶＤ法などを用いて微結晶シリコンにより形成することができる。
【００９２】
なお、本実施の形態の結晶性半導体層のキャリア移動度は、非晶質半導体層のキャリア移動度の約２倍以上２０倍以下である。そのため、結晶性半導体層により形成される薄膜トランジスタでは、非晶質半導体層を用いた薄膜トランジスタと比較して、Ｉ−Ｖ曲線における立ち上がり部分の傾きが急峻となる。ここで、ゲート電圧とは、ソース電極の電位を基準としたゲート電極の電位との電位差をいい、ドレイン電流とは、ソース電極とドレイン電極の間に流れる電流をいう。従って、結晶性半導体層をチャネル形成領域に用いた薄膜トランジスタは、スイッチング素子としての応答性に優れ、高速動作が可能である。表示装置のスイッチング素子として、結晶性半導体層をチャネル形成領域に用いた薄膜トランジスタを用いると、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することもできる。また、駆動回路の一部または全部を画素部と同じ基板上に一体形成し、システムオンパネルを形成することもできる。
【００９３】
また、結晶性半導体層は、価電子制御を目的とした不純物元素を添加せずとも弱いｎ型の電気伝導性を示すことが多い。そのため、薄膜トランジスタのチャネル形成領域として機能する結晶性半導体層には、ｐ型を付与する不純物元素（例えば、ボロン）を成膜と同時に、または成膜した後に添加して閾値電圧Ｖｔｈを制御してもよい。ｐ型を付与する不純物元素として代表的にはボロンがあり、ジボラン（化学式：Ｂ２Ｈ６）または３フッ化ボロン（化学式：ＢＦ３）などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに含ませることで形成するとよい。そして、結晶性半導体層中のボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とするとよい。
【００９４】
結晶性半導体層は、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成するとよい。また、結晶性半導体層の厚さは、例えば、結晶性半導体膜の成膜工程におけるシランの流量と成膜時間により制御することができる。具体的には、酸素または窒素に代表される結晶化を阻害する成分を低減させ、シランなどの堆積性ガスの流量に対する水素などの希釈ガスの流量を大きくすることで形成することができる。このとき、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。このように形成することで、所謂、微結晶半導体層が形成される。
【００９５】
第２の半導体層１０８は、オフ電流を低減させるバッファ層として機能する。ここでは、第２の半導体層１０８を「非晶質半導体を含む層」とする場合、すなわち、従来の非晶質半導体と比較して欠陥が少なく価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体により形成する場合について説明する。このような半導体膜は、上記した結晶性半導体膜の形成ガス中に、例えば第１の半導体膜１５０の成膜条件よりも堆積性気体に対する水素の流量比を小さくし（すなわち、希釈率を低くし）、プラズマＣＶＤ法を用いることで、結晶成長が抑制されて形成される。また、結晶性半導体膜の形成ガス中に窒素を含ませると形成しやすい。なお、第２の半導体膜１５２には窒素が、１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３で含まれることが好ましい。このとき、窒素は、ＮＨ基の状態で存在することが好ましい。半導体原子のダングリングボンドを窒素またはＮＨ基で架橋しやすくなり、キャリアが流れやすくなるためである。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、第２の半導体層１０８のキャリア移動度が向上し、薄膜トランジスタは十分に高い電界効果移動度とオン電流を得ることができる。なお、窒素はＮＨ基のみならず、ＮＨ２基の状態で存在していてもよい。このとき、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよく、好ましくは第１の半導体層１０６を形成するときよりも希釈ガスの流量比を小さくする。
【００９６】
なお、第２の半導体膜１５２の酸素濃度は低いことが好ましい。第２の半導体膜１５２の酸素濃度を低減させることにより、微結晶半導体領域と非晶質半導体領域との界面や、微結晶半導体領域間の界面における、キャリアの移動を阻害する結合を少なくすることができる。
【００９７】
不純物半導体層１１０は、不純物半導体膜１５４を形成し、これをエッチングして形成することができる。不純物半導体層１１０として導電型がｎ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてリンを添加すればよく、例えば水素化シリコンにフォスフィン（化学式：ＰＨ３）を含む気体を加えることで形成することができる。また、導電型がｐ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてボロンを添加すればよく、例えば水素化シリコンにジボラン（化学式：Ｂ２Ｈ６）を含む気体を加えることで形成することができる。不純物半導体膜１５４は、結晶性半導体または非晶質半導体のどちらで形成してもよいが、好ましくは結晶性半導体により形成する。不純物半導体層１１０となる不純物半導体膜１５４は、第２の半導体層１０８とソース電極及びドレイン電極層１１２がオーミック接触できる厚さとすればよく、概ね２ｎｍ以上６０ｎｍ以下の厚さで形成するとよい。不純物半導体膜１５４を可能な範囲で薄くすると、スループットを向上させることができる。なお、不純物半導体層１１０を結晶性半導体により形成する場合には、酸素または窒素に代表される結晶化を阻害する成分を低減させ、シランなどの堆積性ガスの流量に対する水素などの希釈ガスの流量を大きくすることで形成することができる。このとき、不純物半導体層１１０を非晶質半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１倍以上１０倍以下、好ましくは１倍以上５倍以下とすればよいが、結晶性半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。このように形成することで、所謂、微結晶半導体層が形成される。
【００９８】
なお、上述したように、ゲート絶縁層１０４から不純物半導体膜１５４までは連続して成膜することが好ましい（図１２（Ｂ）を参照）。複数の反応室を備えたマルチチャンバーのＣＶＤ装置を用いると、堆積する膜の種類毎に反応室を配することが可能であり、複数の異なる種類の膜を大気に触れさせることなく連続して成膜することができる。
【００９９】
図１３は、複数の反応室を備えたマルチ・チャンバー・プラズマＣＶＤ装置の一例の上断面を示す模式図である。この装置は、共通室２７２、ロード／アンロード室２７０、第１反応室２５０ａ、第２反応室２５０ｂ、第３反応室２５０ｃ及び第４反応室２５０ｄを備えている。ロード／アンロード室２７０のカセットに基板１００が装填されると、共通室２７２の搬送機構２７６によって各反応室に基板１００が搬出入される。共通室２７２と各反応室及びロード／アンロード室との間にはゲートバルブ２７４が備えられ、各反応室で行われる処理が互いに干渉しないように構成されている。各反応室は成膜する薄膜の種類に応じて使い分けることができる。例えば、第１反応室２５０ａでは絶縁膜を成膜し、第２反応室２５０ｂ及び第４反応室２５０ｄでは半導体膜を成膜し、第３反応室２５０ｃでは一導電型を付与する不純物元素が添加された半導体膜を成膜する。それぞれの薄膜は最適な成膜温度が異なるので、反応室を分けておくことで成膜温度の管理が容易となり、各薄膜を最適な温度で成膜することができる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残留不純物の影響を排除することができる。なお、一の反応室で一の膜を成膜する構成としてもよいし、結晶性半導体膜と非晶質半導体膜のように、組成の似た複数の膜を一の反応室で成膜する構成としてもよい。
【０１００】
各反応室には、排気手段としてターボ分子ポンプ２６４とドライポンプ２６６が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−５Ｐａから１０−１Ｐａの真空度まで排気できるものであれば他の真空ポンプを用いてもよい。ただし、第２反応室２５０ｂでは、反応室内の圧力を概略１０−５Ｐａ以下まで到達させることができるようにクライオポンプ２６８が接続されていることが好ましい。これらの排気手段と各反応室との間にはバタフライバルブ２６０及びコンダクタンスバルブ２６２の一方または双方が設けられている。バタフライバルブ２６０を用いることで排気手段と反応室を遮断することができる。そして、コンダクタンスバルブ２６２を用いることで排気速度を制御し、各反応室の圧力を調節することができる。
【０１０１】
なお、第２反応室２５０ｂに接続されているクライオポンプ２６８を用いることで、反応室内の圧力を１０−５Ｐａよりも低い圧力（例えば、超高真空）とすることも可能である。本実施の形態では、反応室２５０ｂ内を１０−５Ｐａよりも低い圧力にすることで、半導体膜中への酸素などの大気成分の混入を防止することができる。その結果、半導体膜に含まれる酸素濃度を１×１０１６ｃｍ−３以下とすることができる。
【０１０２】
ガス供給手段２５８は、原料ガスが充填されているシリンダ、ストップバルブ及びマスフローコントローラなどで構成されている。ガス供給手段２５８ａは第１反応室２５０ａに接続され、絶縁膜を成膜するためのガスを供給する。ガス供給手段２５８ｂは第２反応室２５０ｂに接続され、半導体膜を成膜するためのガスを供給する。ガス供給手段２５８ｃは第３反応室２５０ｃに接続され、例えばｎ型の導電型を付与する不純物元素が添加された半導体材料ガスを供給する。ガス供給手段２５８ｄは第４反応室２５０ｄに接続され、半導体膜を成膜するためのガスを供給する。ガス供給手段２５８ｅはアルゴンを供給する。ガス供給手段２５８ｆは反応室内のクリーニングに用いるエッチングガス（ここではＮＦ３ガス）を供給する。アルゴンガスとクリーニングに用いるエッチングガスはすべての反応室において用いられるため、ガス供給手段２５８ｅとガス供給手段２５８ｆはすべての反応室に接続されていることが好ましい。
【０１０３】
また、各反応室にはプラズマを生成するための高周波電力供給手段が連結されている。ここで、高周波電力供給手段には、高周波電源２５２と整合器２５４が含まれる。ただし、これに限定されず、マイクロ波発生部が接続されていてもよい。発生させるプラズマとしては、例えばＲＦ（１３．５６ＭＨｚ）プラズマ、ＶＨＦプラズマ（３０ＭＨｚ〜３００ＭＨｚ）、マイクロ波（２．４５ＧＨｚ）プラズマが挙げられる。なお、ＲＦプラズマとＶＨＦプラズマを同時に発生させる（２周波励起させる）ことで堆積率を向上させることができる。
【０１０４】
なお、ここで用いるプラズマはパルス変調プラズマであることが好ましい。パルス変調プラズマを用いることで、成膜時の堆積率が向上し、成膜時に発生するパーティクルの発生を抑制し、成膜される半導体膜の膜質及び厚さの均一性を向上させることができる。また、プラズマ発生時の紫外線の発生量を抑制し、成膜される半導体膜中の欠陥数を低減することができる。
【０１０５】
なお、同一の反応室内において、結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された不純物半導体膜を連続して成膜してもよい。具体的には、ゲート絶縁膜が形成された基板を反応室内に搬入し、該反応室で結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された半導体膜（不純物半導体膜）を連続して成膜する。同一の反応室内で結晶性半導体膜及び非晶質半導体膜を連続して成膜することで、結晶歪の少ない界面を形成することが可能である。そのため、界面に意図しない準位が形成されることを防ぐことができる。また、界面に混入しうる大気成分を低減することができる。
【０１０６】
なお、図示しないが、図１３に示すマルチ・チャンバー・プラズマＣＶＤ装置には予備室が連結されていてもよい。成膜前に予備室で基板を加熱しておくと、各反応室における成膜までの加熱時間を短縮することが可能であり、スループットを向上させることができる。
【０１０７】
なお、上記説明したように連続して成膜することで、汚染源となりうる不純物元素によって界面が汚染されることなく、複数の膜を積層して形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減することができる。
【０１０８】
上記に示すプラズマＣＶＤ装置を用いることで、各反応室で一種類の膜または組成の類似する複数種の膜を成膜することが可能であり、且つ大気に曝すことなく連続して成膜することができる。そのため、既に成膜した膜の残留物及び大気に浮遊する不純物元素によって界面が汚染されることなく、複数の膜を積層して形成することができる。
【０１０９】
プラズマＣＶＤ装置の反応室内は、フッ素ラジカルでクリーニングするとよい。また、成膜前に反応室内に保護膜を成膜することが好ましい。
【０１１０】
なお、用いることのできる装置は上記の図１３に示すものに限定されない。例えば、二の反応室が設けられたＣＶＤ装置を用いてもよい。このとき、一方の反応室（第１反応室）は、形成ガスに珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いた酸化シリコン膜の形成に用いる反応室とし、他方の反応室（第２の反応室）は、窒化シリコン膜、シリコン膜及び一導電型の不純物元素を含むシリコン膜の形成に用いる反応室とすればよい。または、一の反応室のみを有する装置を用いてもよい。
【０１１１】
次に、不純物半導体層１１０となる不純物半導体膜１５４上にレジストマスク１５６を形成する（図１２（Ｃ）を参照）。レジストマスク１５６は、フォトリソグラフィ法により形成することができる。または、インクジェット法などにより形成してもよい。または、コスト削減を目的として、印刷法により形成してもよいし、印刷法により形成した後にレーザー加工を行ってもよい。
【０１１２】
次に、レジストマスク１５６を用いて、第１の半導体膜１５０、第２の半導体膜１５２、及び不純物半導体膜１５４をエッチングする。この処理により、これらの膜を素子毎に分離して、第１の半導体層１０６、第２の半導体層１５８及び不純物半導体層１６０を形成する（図１４（Ａ）を参照）。その後、レジストマスク１５６を除去する。
【０１１３】
なお、このエッチング処理では、第１の半導体層１０６、第２の半導体層１５８及び不純物半導体層１６０が積層された積層体１６２の側面がテーパーを有するようにエッチングを行うことが好ましい。テーパー角は３０°以上９０°以下、好ましくは４０°以上８０°以下とする。積層体１６２の側面がテーパーを有する形状とすることで、後の工程でこれらの上に形成される膜（例えば、導電膜１６４）の被覆性を向上させることができ、配線切れなどを防止することができる。
【０１１４】
次に、積層体１６２上に導電膜１６４を形成する（図１４（Ｂ）を参照）。ここで形成される導電膜１６４は、ソース電極及びドレイン電極層１１２となるため、少なくとも第１の半導体層１０６に接する部分には仕事関数の低い金属材料を配する。すなわち、導電膜１６４が単層である場合には、導電膜１６４は仕事関数の低い金属材料により形成し、導電膜１６４が複数の層が積層されたものである場合には、導電膜１６４の少なくとも最下層は仕事関数の低い金属材料により形成する。
【０１１５】
導電膜１６４は、スパッタリング法または真空蒸着法などを用いて形成すればよい。また、導電膜１６４は、銀、金または銅などの導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法などを用いて吐出し、焼成することで形成してもよい。
【０１１６】
次に、導電膜１６４上にレジストマスク１６６を形成する（図１４（Ｃ）を参照）。レジストマスク１６６は、レジストマスク１５６と同様にフォトリソグラフィ法またはインクジェット法により形成することができる。または、コスト削減を目的として、印刷法により形成してもよいし、印刷法により形成した後にレーザー加工を行ってもよい。また、レジストマスクのサイズを調整するために酸素プラズマによるアッシングを行ってもよい。
【０１１７】
次に、レジストマスク１６６を用いて導電膜１６４をエッチングし、導電膜１６４をパターン形成してソース電極及びドレイン電極層１１２を形成する。ここで、エッチングは、例えばウエットエッチングにより行うことができる。ウエットエッチングにより、レジストマスク１６６から露出された部分の導電膜１６４が等方的にエッチングされる。その結果、導電層はレジストマスク１６６の端部よりも後退し、ソース電極及びドレイン電極層１１２が形成される。このソース電極及びドレイン電極層１１２は薄膜トランジスタのソース電極及びドレイン電極のみならず、信号線も構成する。ただし、これに限定されず、ドライエッチングを用いてもよい。
【０１１８】
次に、レジストマスク１６６が形成された状態で、第２の半導体層１５８及び不純物半導体層１６０をエッチングしてバックチャネル部を形成する。これにより、第２の半導体層１５８は一部を残してエッチングされ、第２の半導体層１０８及び不純物半導体層１１０が形成される。
【０１１９】
ここで、エッチングはドライエッチングにより行うとよく、特に、酸素を含んだガスによるドライエッチングを行うとよい。酸素を含んだガスにより、レジストを後退させつつ不純物半導体層１１０と第２の半導体層１０８をエッチングすることができ、不純物半導体層１１０の側面と、非晶質半導体層である第２の半導体層１０８の側面がテーパーを有する形状にすることができるからである。エッチングガスとしては、例えば、４フッ化メタン（化学式：ＣＦ４）に酸素を含ませたエッチングガスまたは塩素に酸素を含ませたエッチングガスを用いる。不純物半導体層１１０の側面と、非晶質半導体層である第２の半導体層１０８の側面がテーパーを有する形状にすることで電界の集中を防ぎ、オフ電流を低減させることができる。
【０１２０】
第２の半導体層１０８では、一部がエッチングされて凹部が設けられているが、凹部と重畳する第２の半導体層１０８の少なくとも一部が残存する厚さとすることが好ましい。不純物半導体層１１０と重畳する部分の第２の半導体層１０８は、ソース領域及びドレイン領域の形成プロセスにおいてエッチングされないが、この部分の厚さは概ね８０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下、更に好ましくは２００ｎｍ以上３００ｎｍ以下とするとよい。上記のように、第２の半導体層１０８を十分に厚くすることで、第１の半導体層１０６への不純物元素の混入などを防止することができる。このように、第２の半導体層１０８は、第１の半導体層１０６の保護層としても機能する。
【０１２１】
次に、レジストマスク１６６を除去する。
【０１２２】
なお、ここまでの工程により生じた、バックチャネル部に存在する残渣及びレジストマスク１６６の除去に用いた剥離液の成分などは電気的特性に影響を与えることが多い。そのため、これらを除去することを目的として、レジストマスク１６６を除去した後に、更なるエッチング、プラズマ処理及び洗浄のいずれか一または複数の工程を用いることで、電気的特性が良好な（例えば、オフ電流が小さい）薄膜トランジスタを作製することができる。
【０１２３】
または、ソース電極及びドレイン電極層１１２を形成した後に、レジストマスク１６６を除去し、ソース電極及びドレイン電極層１１２をマスクとして用いてエッチングを行うことで、第２の半導体層１０８と不純物半導体層１１０を形成してもよい。
【０１２４】
以上の工程により、図１に示すボトムゲート型の薄膜トランジスタを形成することができる（図１５（Ａ）を参照）。なお、図２に示すボトムゲート型の薄膜トランジスタについても作製工程は上記と同様である。
【０１２５】
次に、上記のように作製した薄膜トランジスタを覆って保護層１１４を形成する（図１５（Ｂ）を参照）。保護層１１４は、ゲート絶縁層１０４と同様に形成することができる。窒化シリコンにより形成することが特に好ましい。特に、大気中に浮遊する有機物や金属、水蒸気などの汚染源となりうる不純物元素の侵入を防ぐことができるよう、緻密な窒化シリコン層とすることが好ましい。
【０１２６】
なお、図１に示す薄膜トランジスタは画素トランジスタとして用いることができるため、ソース電極及びドレイン電極の一方が画素電極に接続されている。図１に示す薄膜トランジスタにおいては、ソース電極及びドレイン電極の一方が、保護層１１４に設けられた開口部１１６を介して画素電極層１１８に接続されている。
【０１２７】
画素電極層１１８は、スパッタリング法などを用いて、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物により形成することができる。ここでは、ＩＴＯをスパッタリング法により形成すればよい。
【０１２８】
画素電極層１１８は、ソース電極及びドレイン電極層１１２などと同様に、全面に形成した後にレジストマスクなどを用いてエッチングを行い、パターン形成すればよい（図１５（Ｃ）を参照）。
【０１２９】
なお、図示していないが、保護層１１４と画素電極層１１８との間に、画素電極層１１８の被形成面の平坦化を目的として、スピンコーティング法などにより有機樹脂層を形成してもよい。
【０１３０】
なお、上記した説明では、ゲート電極と走査線とが同一の工程で形成され、ソース電極及びドレイン電極と信号線とが同一の工程で形成される場合について説明したが、これに限定されず、電極と、該電極に接続される配線を別工程により形成してもよい。
【０１３１】
なお、本実施の形態では、半導体層が積層構造を有する場合について説明したがこれに限定されず、半導体層が結晶性半導体層の単層であってもよい。
【０１３２】
以上説明したように光リーク電流が小さく、且つオフ電流が小さい薄膜トランジスタを得ることができる。更には、光リーク電流が小さく、且つオンオフ比が大きい薄膜トランジスタを得ることができる。
【０１３３】
（実施の形態２）
本実施の形態では、本発明の一形態である、実施の形態１にて説明した薄膜トランジスタを搭載した表示装置または発光装置について、図面を参照して説明する。
【０１３４】
本実施の形態の表示装置または発光装置では、画素部に接続される信号線駆動回路と走査線駆動回路は別の基板（例えば、半導体基板またはＳＯＩ基板など）上に設けて接続してもよいし、画素回路と同一基板上に形成してもよい。
【０１３５】
なお、別途形成した場合の接続方法は特に限定されるものではなく、公知のＣＯＧ法、ワイヤボンディング法またはＴＡＢ法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、特に限定されない。また、コントローラ、ＣＰＵ及びメモリなどを別途形成し、画素回路に接続してもよい。
【０１３６】
図１６は、本実施の形態の表示装置のブロック図の一例を示す。図１６に示す表示装置は、表示素子を備えた画素を複数有する画素部４００と、画素部４００が有する各画素を選択する走査線駆動回路４０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路４０３と、を有する。
【０１３７】
なお、本実施の形態の表示装置は、図１６に示す形態に限定されない。すなわち、信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワなど、他の回路を有していてもよい。また、シフトレジスタ及びアナログスイッチは必ずしも設ける必要はなく、例えば、シフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を有していてもよいし、アナログスイッチの代わりにラッチなどを有していてもよい。
【０１３８】
図１６に示す信号線駆動回路４０３は、シフトレジスタ４０４とアナログスイッチ４０５を有する。シフトレジスタ４０４には、クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力される。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ４０４においてタイミング信号が生成され、アナログスイッチ４０５に入力される。
【０１３９】
アナログスイッチ４０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が供給される。アナログスイッチ４０５は、シフトレジスタ４０４から入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【０１４０】
図１６に示す走査線駆動回路４０２は、シフトレジスタ４０６及びバッファ４０７を有する。また、レベルシフタを有していてもよい。走査線駆動回路４０２において、シフトレジスタ４０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ４０７において緩衝増幅され、対応する走査線に供給される。一の走査線には、１ラインのすべての画素トランジスタのゲートが接続されている。そして、動作時には１ライン分の画素トランジスタを一斉にオンにしなくてはならないので、バッファ４０７は大きな電流を流すことが可能な構成とする。
【０１４１】
フルカラーの表示装置において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給する場合、シフトレジスタ４０４とアナログスイッチ４０５とを接続するための端子数は、アナログスイッチ４０５と画素部４００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ４０５を画素部４００と同一基板上に形成することで、アナログスイッチ４０５を画素部４００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生を抑えて歩留まりを高めることができる。
【０１４２】
なお、図１６の走査線駆動回路４０２は、シフトレジスタ４０６とバッファ４０７を有するが、これに限定されず、シフトレジスタ４０６のみで走査線駆動回路４０２を構成してもよい。
【０１４３】
なお、図１６に示す構成は、表示装置の一形態を示したものであり、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【０１４４】
次に、表示装置の一形態に相当する液晶表示装置及び発光装置の外観について、図１７及び図１８を参照して説明する。図１７（Ａ）は、第１の基板４１１上に形成された結晶性半導体層を有する薄膜トランジスタ４２０及び液晶素子４２３を、第２の基板４１６との間にシール材４１５によって封止した、表示装置の上面図を示す。図１７（Ｂ）は、図１７（Ａ）のＫ−Ｌにおける断面図に相当する。図１８は発光装置の場合を示す。なお、図１８は、図１７と異なる部分についてのみ符号を付している。
【０１４５】
図１７及び図１８では、第１の基板４１１上に設けられた画素部４１２と、走査線駆動回路４１４と、を囲んで、シール材４１５が設けられている。また、画素部４１２及び走査線駆動回路４１４の上に第２の基板４１６が設けられている。よって、画素部４１２及び走査線駆動回路４１４は、第１の基板４１１とシール材４１５と第２の基板４１６とによって、液晶層４１８（または、図１８では充填材４３１）と共に封止されている。また、第１の基板４１１上のシール材４１５によって囲まれている領域とは異なる領域に信号線駆動回路４１３が実装されている。なお、信号線駆動回路４１３は、別途用意された基板上に結晶性半導体層を有する薄膜トランジスタにより設けられたものであるが、これに限定されない。なお、本実施の形態では、結晶性半導体層を有する薄膜トランジスタを用いた信号線駆動回路４１３を、第１の基板４１１に貼り合わせる場合について説明するが、単結晶半導体を用いた薄膜トランジスタで信号線駆動回路を形成し、第１の基板４１１に貼り合わせることが好ましい。図１７（Ｂ）では、信号線駆動回路４１３に含まれる、結晶性半導体層で形成された薄膜トランジスタ４１９を例示する。
【０１４６】
第１の基板４１１上に設けられた画素部４１２は、複数の薄膜トランジスタを有しており、図１７（Ｂ）には、画素部４１２に含まれる薄膜トランジスタ４２０を例示している。また、信号線駆動回路４１３も複数の薄膜トランジスタを有しており、図１７（Ｂ）では、信号線駆動回路４１３に含まれる薄膜トランジスタ４１９を例示している。本実施の形態の発光装置においては、薄膜トランジスタ４２０は駆動用トランジスタであってもよいし、電流制御用トランジスタであってもよいし、消去用トランジスタであってもよい。薄膜トランジスタ４２０は実施の形態１で説明した結晶性半導体層を用いた薄膜トランジスタに相当する。
【０１４７】
また、液晶素子４２３が有する画素電極４２２は、薄膜トランジスタ４２０と配線４２８を介して電気的に接続されている。そして、液晶素子４２３の対向電極４２７は第２の基板４１６上に設けられている。画素電極４２２と対向電極４２７と液晶層４１８が重なっている部分が、液晶素子４２３に相当する。
【０１４８】
また、図１８において、発光素子４３０が有する画素電極は、薄膜トランジスタ４２０のソース電極またはドレイン電極と、配線を介して電気的に接続されている。そして本実施の形態では、発光素子４３０の共通電極と透光性を有する導電層が電気的に接続されている。なお、発光素子４３０の構成は、本実施の形態に示した構成に限定されない。発光素子４３０の構成は、発光素子４３０から取り出す光の方向や、薄膜トランジスタ４２０の極性などに応じて決定することができる。
【０１４９】
なお、第１の基板４１１及び第２の基板４１６の材料としては、ガラス、金属（代表的にはステンレス）、セラミックスまたはプラスチックなどを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムなどを用いることができる。また、アルミニウム箔をＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。
【０１５０】
また、スペーサ４２１はビーズスペーサであり、画素電極４２２と対向電極４２７との間の距離（セルギャップ）を制御するために設けられている。なお、絶縁層を選択的にエッチングすることで得られるスペーサ（ポストスペーサ）を用いていてもよい。
【０１５１】
また、別途形成された信号線駆動回路４１３と、走査線駆動回路４１４及び画素部４１２に与えられる各種の信号（電位）は、ＦＰＣ４１７（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）から引き回し配線４２４及び引き回し配線４２５を介して供給される。
【０１５２】
図１７では、接続端子４２６が、液晶素子４２３が有する画素電極４２２と同じ導電層によって形成されている。また、引き回し配線４２４及び引き回し配線４２５は、配線４２８と同じ導電層で形成されている。ただし、これに限定されない。
【０１５３】
接続端子４２６とＦＰＣ４１７が有する端子は、異方性導電層４２９を介して電気的に接続されている。
【０１５４】
なお、図示していないが、本実施の形態に示した液晶表示装置は、配向膜及び偏光板を有し、更にカラーフィルタや遮光層などを有していてもよい。
【０１５５】
図１８では、接続端子４２６が、発光素子４３０が有する画素電極と同じ導電層によって形成されている。また、引き回し配線４２５は、配線４２８と同じ導電層で形成されている。ただし、これに限定されない。
【０１５６】
なお、発光素子４３０からの光の取り出し方向に位置する基板である第２の基板は、透光性の基板を用いる。その場合には、ガラス板、プラスチック板またはポリエステルフィルム若しくはアクリルフィルムなどの透光性を有する材料からなる基板を用いる。発光素子４３０からの光の取り出し方向が第１の基板の方向である場合には、第１の基板として透光性基板を用いる。
【０１５７】
また、充填材４３１としては、窒素やアルゴンなどの不活性な気体、紫外線硬化樹脂または熱硬化樹脂などを用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラール）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。ここでは、例えば、窒素を用いるとよい。
【０１５８】
また、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）またはカラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止層を設けてもよい。
【０１５９】
以上説明したように、実施の形態１で説明した薄膜トランジスタを用いて表示装置を作製することができる。
【０１６０】
（実施の形態３）
本実施の形態では、実施の形態２にて説明した表示装置を搭載した電子機器について図面を参照して説明する。このような電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０１６１】
電子機器として、例えば電子ペーパーが挙げられる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカードなどの各種カードにおける情報の表示などに用いることができる。電子機器の一例を図１９（Ａ）に示す。
【０１６２】
図１９（Ａ）は、電子書籍の一例を示している。図１９（Ａ）に示す電子書籍は、筐体５００及び筐体５０１で構成されている。筐体５００及び筐体５０１は、蝶番５０４により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍と同様に扱うことができる。
【０１６３】
筐体５００には表示部５０２が組み込まれ、筐体５０１には表示部５０３が組み込まれている。表示部５０２及び表示部５０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１９（Ａ）では表示部５０２）に文章を表示し、左側の表示部（図１９（Ａ）では表示部５０３）に画像を表示することができる。表示部５０２及び表示部５０３には、実施の形態２に示した表示装置を適用することができる。
【０１６４】
また、図１９（Ａ）では、筐体５００に操作部などを備えた例を示している。例えば、筐体５００は、電源入力端子５０５、操作キー５０６、スピーカ５０７などを備えている。操作キー５０６は、例えば頁を送る機能を備えることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、図１９（Ａ）に示す電子書籍には、電子辞書としての機能を持たせてもよい。
【０１６５】
また、図１９（Ａ）に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよい。無線通信により、電子書籍サーバから所望の書籍データなどを購入し、ダウンロードする構成とすることもできる。
【０１６６】
図１９（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、図１９（Ｂ）に示すデジタルフォトフレームは、筐体５１１に表示部５１２が組み込まれている。表示部５１２は、各種画像を表示することが可能であり、例えば、デジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。表示部５１２は、実施の形態２に示した表示装置を適用することができる。
【０１６７】
なお、図１９（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子、記録媒体挿入部などを備える構成とするとよい。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部５１２に表示させることができる。
【０１６８】
また、図１９（Ｂ）に示すデジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０１６９】
図１９（Ｃ）は、テレビジョン装置の一例を示している。図１９（Ｃ）に示すテレビジョン装置は、筐体５２１に表示部５２２が組み込まれている。表示部５２２により、映像を表示することができる。また、ここでは、スタンド５２３により筐体５２１を支持した構成を示している。表示部５２２は、実施の形態２に示した表示装置を適用することができる。
【０１７０】
図１９（Ｃ）に示すテレビジョン装置の操作は、筐体５２１が備える操作スイッチや、リモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部５２２に表示される映像を操作することができる。また、リモコン操作機に、該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよく、該リモコン操作機が備える表示部に実施の形態２に示した表示装置を適用してもよい。
【０１７１】
なお、図１９（Ｃ）に示すテレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、片方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０１７２】
図１９（Ｄ）は、携帯電話機の一例を示している。図１９（Ｄ）に示す携帯電話機は、筐体５３１に組み込まれた表示部５３２の他、操作ボタン５３３、操作ボタン５３７、外部接続ポート５３４、スピーカ５３５、及びマイク５３６などを備えている。表示部５３２は、実施の形態２に示した表示装置を適用することができる。
【０１７３】
図１９（Ｄ）に示す携帯電話機は、表示部５３２がタッチパネルであってもよく、指などの接触により、表示部５３２の表示内容を操作することができる構成を有していてもよい。この場合、電話の発信或いはメールの作成などは、表示部５３２に指などを接触させることにより行うことができる。
【０１７４】
表示部５３２の画面は主として３つのモードがある。第１のモードは、画像の表示を主とする表示モードであり、第２のモードは、文字などの情報の入力を主とする入力モードである。第３のモードは表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０１７５】
例えば、電話の発信、或いはメールを作成する場合には、表示部５３２を、文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合には、表示部５３２の画面の大部分を使用してキーボードまたは番号ボタンを表示させることが好ましい。
【０１７６】
また、図１９（Ｄ）に示す携帯電話機の内部に、ジャイロ、加速度センサなどの傾きを検出するセンサを備えた検出装置を設けることで、携帯電話機の向き（縦または横）を判別して、表示部５３２の表示情報を自動的に切り替える構成とすることもできる。
【０１７７】
また、画面モードの切り替えは、表示部５３２への接触、または筐体５３１の操作ボタン５３７の操作により行われる構成とすればよい。また、表示部５３２に表示される画像の種類によって切り替える構成としてもよい。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える構成にすればよい。
【０１７８】
また、入力モードにおいて、表示部５３２の光センサで検出される信号を検知し、表示部５３２のタッチ操作による入力が一定期間行われない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０１７９】
表示部５３２は、イメージセンサとして機能させることもできる。例えば、表示部５３２を掌や指で触れ、掌紋及び指紋などをイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【実施例１】
【０１８０】
本実施例では、実施の形態１で説明したように作製した薄膜トランジスタの電気的特性の測定結果などについて説明する。
【０１８１】
図１０は、図１及び図２に示す薄膜トランジスタにおけるゲート電圧に対するドレイン電流の電流−電圧特性を示す曲線（以下、Ｉ−Ｖ曲線と記す。）を示す。なお、上記の実施の形態にて説明したように、ここでは、ソース電極及びドレイン電極層は仕事関数の高い材料であるモリブデンにより形成されている。図１０（Ａ）は、図２に示す薄膜トランジスタのＩ−Ｖ曲線を示し、図１０（Ｂ）は、図１に示す薄膜トランジスタのＩ−Ｖ曲線を示す。なお、ここで、薄膜トランジスタのサイズは図２０に示す通りである。
【０１８２】
上記の実施の形態にて説明したように、図１０（Ａ）と図１０（Ｂ）を比較すると、ソース電極及びドレイン電極層をモリブデンにより形成した場合には、図１に示す薄膜トランジスタのオフ電流は図２に示す薄膜トランジスタのオフ電流と比較して非常に大きい。これではスイッチング素子として正常に動作させることは困難である。図１１（Ａ）と図１１（Ｂ）を比較すると、図１に示す薄膜トランジスタのオフ電流は、図２に示す薄膜トランジスタのオフ電流との間に大きな違いが見られない。従って、図１に示す薄膜トランジスタの場合に、ソース電極及びドレイン電極層を仕事関数の低い材料により形成することが特に有効である。
【０１８３】
図３は、図４に示す薄膜トランジスタのＩ−Ｖ曲線を示す。図４（Ａ）は、第１の半導体層１０６を有さず、他の構成は図１に示す薄膜トランジスタと同様である。ただし、第２の半導体層１０８は非晶質半導体により形成したものである。図４（Ｂ）は、第１の半導体層２０６を有さず、他の構成は図２に示す薄膜トランジスタと同様である。ただし、第２の半導体層２０８は非晶質半導体により形成したものである。すなわち、図４（Ａ）及び図４（Ｂ）に示す薄膜トランジスタは、チャネル形成領域が非晶質半導体層により構成されている薄膜トランジスタである。なお、ソース電極及びドレイン電極層は図１０と同様に、モリブデンにより形成されている。ここで、薄膜トランジスタのサイズは図２０と同様である。
【０１８４】
図３によると、チャネル形成領域が非晶質半導体層により構成されている薄膜トランジスタでは、ゲート電極層が半導体層の全面と重畳する構造（図４（Ａ）に示す構造）と、ゲート電極層が半導体層の一部のみと重畳した構造（図４（Ｂ）に示す構造）では、Ｉ−Ｖ曲線に大きな違いが見られないことがわかる。従って、第１の半導体層が結晶性半導体層である場合に、ソース電極及びドレイン電極層を仕事関数の低い材料により形成することが特に有効である。
【符号の説明】
【０１８５】
１００ 基板
１０２ ゲート電極層
１０４ ゲート絶縁層
１０６ 第１の半導体層
１０８ 第２の半導体層
１１０ 不純物半導体層
１１２ ソース電極及びドレイン電極層
１１４ 保護層
１１６ 開口部
１１８ 画素電極層
１３０ 部分
１３１ 部分
１３２ 部分
１５０ 第１の半導体膜
１５２ 第２の半導体膜
１５４ 不純物半導体膜
１５６ レジストマスク
１５８ 第２の半導体層
１６０ 不純物半導体層
１６２ 積層体
１６４ 導電膜
１６６ レジストマスク
２００ 基板
２０２ ゲート電極層
２０４ ゲート絶縁層
２０６ 第１の半導体層
２０８ 第２の半導体層
２１０ 不純物半導体層
２１２ ソース電極及びドレイン電極層
２１４ 保護層
２１６ 開口部
２１８ 画素電極層
２３０ 部分
２３１ 部分
２５０ａ 反応室
２５０ｂ 反応室
２５０ｃ 反応室
２５０ｄ 反応室
２５２ 高周波電源
２５４ 整合器
２５８ ガス供給手段
２５８ａ ガス供給手段
２５８ｂ ガス供給手段
２５８ｃ ガス供給手段
２５８ｄ ガス供給手段
２５８ｅ ガス供給手段
２５８ｆ ガス供給手段
２６０ バタフライバルブ
２６２ コンダクタンスバルブ
２６４ ターボ分子ポンプ
２６６ ドライポンプ
２６８ クライオポンプ
２７０ ロード／アンロード室
２７２ 共通室
２７４ ゲートバルブ
２７６ 搬送機構
４００ 画素部
４０２ 走査線駆動回路
４０３ 信号線駆動回路
４０４ シフトレジスタ
４０５ アナログスイッチ
４０６ シフトレジスタ
４０７ バッファ
４１１ 基板
４１２ 画素部
４１３ 信号線駆動回路
４１４ 走査線駆動回路
４１５ シール材
４１６ 基板
４１７ ＦＰＣ
４１８ 液晶層
４１９ 薄膜トランジスタ
４２０ 薄膜トランジスタ
４２１ スペーサ
４２２ 画素電極
４２３ 液晶素子
４２４ 配線
４２５ 配線
４２６ 接続端子
４２７ 対向電極
４２８ 配線
４２９ 異方性導電層
４３０ 発光素子
４３１ 充填材
５００ 筐体
５０１ 筐体
５０２ 表示部
５０３ 表示部
５０４ 蝶番
５０５ 電源入力端子
５０６ 操作キー
５０７ スピーカ
５１１ 筐体
５１２ 表示部
５２１ 筐体
５２２ 表示部
５２３ スタンド
５３１ 筐体
５３２ 表示部
５３３ 操作ボタン
５３４ 外部接続ポート
５３５ スピーカ
５３６ マイク
５３７ 操作ボタン
【技術分野】
【０００１】
薄膜トランジスタ及び表示装置に関する。
【背景技術】
【０００２】
近年、絶縁性表面を有する基板（例えば、ガラス基板）上の半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）によって構成された、薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置のような電子デバイスに広く応用されている。特に、液晶表示装置などに代表される、画像表示装置のスイッチング素子として開発が急がれている。液晶表示装置などの画像表示装置では、スイッチング素子として、主に非晶質半導体膜または多結晶半導体膜を用いた薄膜トランジスタが用いられている。更には、微結晶半導体膜を用いた薄膜トランジスタが知られている（例えば、特許文献１を参照）。
【０００３】
薄膜トランジスタの性能は、ゲート電圧を変化させた際にソースとドレインの間に流れる電流の変化量が大きいほど優れているといえる。ゲート電圧を変化させた際にソースとドレインの間に流れる電流の変化量を示すものとしてサブスレッショルド値が広く知られている。
【０００４】
また、薄膜トランジスタは光リーク電流の低減を要する。光リーク電流とは、薄膜トランジスタの半導体層に光が照射されることで半導体層に光起電力効果が生じ、ソースとドレインの間に電流が流れてしまうことで生じる電流をいう。そのため、薄膜トランジスタの半導体層を遮光するための技術開発が数多くなされてきた（例えば、特許文献２及び特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第４４０９１３４号明細書
【特許文献２】特開平１０−２０２９８号公報
【特許文献３】特開平７−１２２７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、表示装置に適用される薄膜トランジスタでは、半導体層に光が照射されることで光リーク電流を生じる。光リーク電流が生じると、例えば表示装置のコントラスト比が低下するなどして、表示品質が低下する。このような光リーク電流を抑制するためには半導体層を遮光すればよい。例えば、光が入射する側に、半導体層と重畳するようにゲート電極を設ければよい。
【０００７】
しかし、例えば、微結晶半導体層上に非晶質半導体層を積層した薄膜トランジスタにおいて、半導体層をゲート電極と重畳させると、オフ電流が増大する傾向がある。特に、Ｖｇｓ＜０のときにゲート電圧を低くするにつれてオフ電流が大きく増大する。すなわち、オフ電流の跳ね上がりが大きい。
【０００８】
そこで、上記の問題点に鑑み、ゲート電極により半導体層を遮光した場合であっても、オフ電流の跳ね上がりが小さい薄膜トランジスタを提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ボトムゲート型薄膜トランジスタであって、キャリア移動度の高い半導体層上にキャリア移動度の低い半導体層が積層された半導体層を有し、これらの半導体層の全面がゲート電極により遮光され、キャリア移動度の高い半導体層とドレイン電極が接する部分のポテンシャル障壁が大きい薄膜トランジスタである。具体的には、この接する部分のドレイン電極を仕事関数の低い材料で形成する。
【００１０】
本発明の一態様は、ゲート電極層と、第１の半導体層と、前記第１の半導体層上に接して設けられた前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、前記ゲート電極層と前記第１の半導体層との間に接して設けられたゲート絶縁層と、前記第２の半導体層に接して設けられた不純物半導体層と、前記不純物半導体層及び前記第１及び第２の半導体層に一部が接して設けられたソース電極及びドレイン電極層と、を有し、前記第１の半導体層のゲート電極層側は全面が前記ゲート電極層と重畳し、前記第１の半導体層と前記ソース電極及びドレイン電極層が接する部分のポテンシャル障壁は０．５ｅＶ以上であることを特徴とする薄膜トランジスタである。
【００１１】
本発明の一態様は、ゲート電極層と、第１の半導体層と、前記第１の半導体層上に接して設けられた前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、前記ゲート電極層と前記第１の半導体層との間に接して設けられたゲート絶縁層と、前記第２の半導体層に接して設けられた不純物半導体層と、前記不純物半導体層及び前記第１及び第２の半導体層に一部が接して設けられたソース電極及びドレイン電極層と、を有し、前記第１の半導体層のゲート電極層側は全面が前記ゲート電極層と重畳し、前記ソース電極及びドレイン電極層を形成する材料の仕事関数φと、前記第１の半導体層の電子親和力（真空準位と前記第１の半導体層の移動度端の底との差）χと、前記第１の半導体層の禁制帯幅Ｅｇについて、Ｅｇ＋χ−φが０．５ｅＶ以上であることを特徴とする薄膜トランジスタである。
【００１２】
上記構成の薄膜トランジスタにおいて、前記第１の半導体層は前記ゲート電極層により遮光されているとよい。従って、ゲート電極層は、遮光性材料により形成されていることが好ましい。
【００１３】
上記構成の薄膜トランジスタにおいて、前記第２の半導体層の禁制帯幅は、前記ソース電極及びドレイン電極層が接する前記第１の半導体層の禁制帯幅よりも大きいことが好ましい。第２の半導体層の禁制帯幅を第１の半導体層の禁制帯幅よりも大きくすると、少なくとも第１の半導体層のポテンシャル障壁のみを考慮すれば十分であるからである。
【００１４】
上記構成の薄膜トランジスタは、前記第１の半導体層が結晶性半導体を有し、前記第２の半導体層が非晶質半導体を有する構成とすることで得ることができる。
【発明の効果】
【００１５】
ボトムゲート型薄膜トランジスタにおいて、第１の半導体層上に第２の半導体層を設けると、オンしたときには電流は主に第１の半導体層側を流れ、オフしたときには電流は主に第２の半導体層側を流れる。そのため、第１の半導体層をキャリア移動度の高い半導体により形成し、第２の半導体層をキャリア移動度の低い半導体により形成することで、オン電流が大きく、オフ電流が小さい（すなわち、オンオフ比が高い）薄膜トランジスタを得ることができる。また、半導体層をゲート電極層と重畳させて遮光することができ、光リーク電流を低減することができる。すなわち、本発明の一態様である薄膜トランジスタの構成により、光リーク電流が小さく、且つオンオフ比が高い薄膜トランジスタを得ることができる。
【００１６】
光リーク電流が小さく、オンオフ比が高い薄膜トランジスタを表示装置に適用することで、コントラスト比が高く、消費電力が小さい表示装置を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】薄膜トランジスタの構造の一例を説明する図。
【図２】薄膜トランジスタの構造の一例を説明する図。
【図３】薄膜トランジスタの電気的特性を説明する図。
【図４】薄膜トランジスタの構造の一例を説明する図。
【図５】薄膜トランジスタのオフ電流の経路を説明する図。
【図６】バンド構造を説明する図。
【図７】薄膜トランジスタの電気的特性を説明する図。
【図８】薄膜トランジスタの電気的特性を説明する図。
【図９】薄膜トランジスタの電気的特性を説明する図。
【図１０】薄膜トランジスタの電気的特性を説明する図。
【図１１】薄膜トランジスタの電気的特性を説明する図。
【図１２】薄膜トランジスタの作製方法を説明する図。
【図１３】薄膜トランジスタの作製方法を説明する図。
【図１４】薄膜トランジスタの作製方法を説明する図。
【図１５】薄膜トランジスタの作製方法を説明する図。
【図１６】表示装置の構成を説明するブロック図。
【図１７】液晶表示パネルを説明する上面図及び断面図。
【図１８】発光表示パネルを説明する上面図及び断面図。
【図１９】表示装置を用いた電子機器を説明する図。
【図２０】薄膜トランジスタの構造の一例を説明する図。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁層は上面図には表さない場合がある。
【００１９】
（実施の形態１）
本実施の形態では、本発明の一態様である薄膜トランジスタについて図面を参照して説明する。
【００２０】
図１は、本実施の形態の薄膜トランジスタの一例を示す。
【００２１】
図１に示す薄膜トランジスタは、ゲート電極層１０２と、半導体層（第１の半導体層１０６及び第２の半導体層１０８）と、ゲート電極層１０２と半導体層との間に接して設けられたゲート絶縁層１０４と、半導体層に接して設けられた不純物半導体層１１０と、不純物半導体層１１０及び半導体層に一部が接して設けられたソース電極及びドレイン電極層１１２と、を有するものであって、半導体層の全面がゲート電極層１０２と重畳している。また、当該薄膜トランジスタは、保護層１１４によって覆われていることが好ましい。当該薄膜トランジスタを表示装置の画素トランジスタとして用いる場合には、図１に示すように保護層１１４に開口部１１６を設け、開口部１１６を介してソース電極及びドレイン電極層１１２に接続されるように画素電極層１１８を設ければよい。なお、第２の半導体層１０８は、第１の半導体層１０６に接して設けられており、第１の半導体層１０６よりもキャリア移動度が低い材料により設けるとよい。
【００２２】
図１に示すように、薄膜トランジスタの半導体層の全面がゲート電極層１０２と重畳することで、基板１００側からの光リーク電流を低減することができる。
【００２３】
また、図１に示す薄膜トランジスタでは、半導体層は、第１の半導体層１０６と第２の半導体層１０８が積層して形成されている。第２の半導体層１０８はオフ電流を低減するために設けられている。第２の半導体層１０８は、第１の半導体層１０６に接して設けられており、第１の半導体層１０６よりもキャリア移動度が低い材料により設けるとよい。例えば、第１の半導体層１０６として結晶性半導体層を形成し、第２の半導体層１０８として、後述する「非晶質半導体を含む層」（電界緩和可能な半導体層）を形成するとよい。薄膜トランジスタがオンすると第１の半導体層１０６に流れる電流が支配的になり、薄膜トランジスタがオフすると第２の半導体層１０８に流れる電流が支配的になる。また、第２の半導体層１０８を後述する「非晶質半導体を含む層」とすることで、第２の半導体層１０８を設けることによるオン電流の低下を防ぐこともできる。そのため、第１の半導体層１０６を結晶性半導体層とし、第２の半導体層１０８を後述する「非晶質半導体を含む層」とすることで、オンオフ比が高い薄膜トランジスタを得ることができる。ただし、第２の半導体層１０８はこれに限定されず、例えば非晶質半導体により形成してもよい。
【００２４】
ここで、薄膜トランジスタを構成する層のそれぞれについて説明する。
【００２５】
基板１００は、基板１００上に形成される薄膜（結晶性シリコンなど）の形成工程に耐えうる程度の耐熱性及び耐薬品性などを有していればよく、特定の材料の基板に限定されるものではない。具体的には、例えば、ガラス基板、石英基板、ステンレス基板及びシリコン基板が挙げられる。なお、図１に示す薄膜トランジスタを表示装置に適用する場合には、基板１００には透光性を有する基板を用いればよく、例えば、ガラス基板または石英基板を用いればよい。基板１００がマザーガラスの場合には、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のものを用いればよいが、これに限定されるものではない。
【００２６】
ゲート電極層１０２は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどの金属材料またはこれらを主成分とする合金材料により形成することができる。ゲート電極層１０２は、これらの材料により単層で形成してもよいし、これらを積層して形成してもよい。なお、ゲート電極層１０２は、ゲート配線も構成する。
【００２７】
ゲート絶縁層１０４は、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンによって形成することができる。また、ゲート絶縁層１０４は、単層で形成してもよいし、これらを積層して形成してもよい。第１の半導体層１０６が結晶性半導体層である場合には、少なくとも第１の半導体層１０６に接するゲート絶縁層１０４を酸化シリコン層とすることで第１の半導体層１０６の結晶性を向上させることができる。酸化シリコン層は、特に好ましくは、形成ガスに珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いて形成する。
【００２８】
第１の半導体層１０６は、上記説明したように結晶性半導体により形成するとよい。結晶性半導体には、多結晶半導体または微結晶半導体などを含むが、結晶化工程が不要な微結晶半導体により形成することが好ましい。
【００２９】
第２の半導体層１０８は、好ましくは、非晶質半導体と微小半導体結晶粒を有し、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体層である。すなわち、このような半導体層は、従来の非晶質半導体と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体層である。このような半導体層を「非晶質半導体を含む層」と記載することとする。
【００３０】
ただし、第２の半導体層１０８は、上記説明に限定されず、非晶質半導体により形成してもよい。第２の半導体層１０８は、少なくとも第１の半導体層１０６よりもキャリア移動度の低い材料により設ければよい。
【００３１】
ここで、第１の半導体層１０６と第２の半導体層１０８の好ましい一形態について説明する。
【００３２】
第１の半導体層１０６は、例えば微結晶半導体により形成されるとよい。ここで、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体をいう。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している半導体である。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
【００３３】
微結晶半導体の一である微結晶シリコンでは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側にシフトしている。すなわち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、特許文献１（米国特許４，４０９，１３４号明細書）で開示されている。
【００３４】
また、第１の半導体層１０６に含まれる酸素及び窒素の濃度（二次イオン質量分析法による測定値）を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすると、第１の半導体層１０６の結晶性を高めることができる。
【００３５】
第２の半導体層１０８は、「非晶質半導体を含む層」、ハロゲンを含有する「非晶質半導体を含む層」、または窒素を含有する「非晶質半導体を含む層」、最も好ましくはＮＨ基を含有する「非晶質半導体を含む層」で形成するとよい。ただし、これらに限定されない。
【００３６】
第１の半導体層１０６と第２の半導体層１０８の界面領域は、微結晶半導体領域、及び当該微結晶半導体領域の間に充填される非晶質半導体を有する。具体的には、第１の半導体層１０６から凸状に伸びた微結晶半導体領域と、第２の半導体層１０８と同様の「非晶質半導体を含む層」と、で形成される。
【００３７】
第２の半導体層１０８を、例えば、「非晶質半導体を含む層」、ハロゲンを含有する「非晶質半導体を含む層」、または窒素を含有する「非晶質半導体を含む層」、またはＮＨ基を含有する「非晶質半導体を含む層」により形成すると、薄膜トランジスタのオフ電流を低減することができる。また、上記の界面領域において、錐形状の微結晶半導体領域を有するため、縦方向（膜厚方向）の抵抗、すなわち、第２の半導体層１０８と、不純物半導体層１１０により構成されるソース領域またはドレイン領域と、の間の抵抗を低くすることができ、薄膜トランジスタのオン電流を高めることが可能である。
【００３８】
または、第２の半導体層１０８を有さない構成としてもよい。この場合には、上記した界面領域が第１の半導体層１０６と不純物半導体層１１０の間に設けられるとよい。この界面領域には、微結晶半導体領域と、当該微結晶半導体領域の間に充填された非晶質半導体領域と、を有する。微結晶半導体領域は、第１の半導体層１０６から伸びた微結晶半導体により形成される。このとき、該界面領域における非晶質半導体領域に対する微結晶半導体領域の割合は小さいことが好ましい。さらには、一対の不純物半導体層１１０の間（ソース領域とドレイン領域の間）、すなわち、キャリアが流れる領域においては、微結晶半導体領域の割合が小さいことが好ましい。薄膜トランジスタのオフ電流を低減することができるためである。また、上記の界面領域では縦方向（膜厚方向）の抵抗が低いため、薄膜トランジスタのオン電流を大きくすることが可能である。
【００３９】
なお、第１の半導体層１０６が薄くなるとオン電流が低下し、第１の半導体層１０６が厚くなると第１の半導体層１０６とソース電極及びドレイン電極層１１２の接触面積が増大し、ソース電極及びドレイン電極層１１２の仕事関数が高い場合には、後述するようにオフ電流が向上する。
【００４０】
上記の微結晶半導体領域は、ゲート絶縁層１０４から第２の半導体層１０８に向かって先端が狭くなる凸状の結晶粒により大部分が構成されているとよい。または、ゲート絶縁層１０４から第２の半導体層１０８に向かって幅が広がる凸状の結晶粒により大部分が構成されていてもよい。
【００４１】
上記の界面領域において、微結晶半導体領域が、ゲート絶縁層１０４から第２の半導体層１０８に向かって先端が狭くなる凸状の結晶粒の場合は、第１の半導体層１０６側のほうが、第２の半導体層１０８側と比較して、微結晶半導体領域の割合が高い。微結晶半導体領域は、第１の半導体層１０６の表面から膜厚方向に成長するが、原料ガスにおいてシランに対する水素の流量が小さく（すなわち、希釈率が低く）、または窒素を含む原料ガスの濃度が高いと、微結晶半導体領域における結晶成長が抑制され、結晶粒は錐状になり、堆積されて形成される半導体は、大部分が非晶質となる。
【００４２】
また、上記の界面領域は、窒素、特にＮＨ基を含有することが好ましい。これは、微結晶半導体領域に含まれる結晶の界面、微結晶半導体領域と非晶質半導体領域の界面において、窒素、特にＮＨ基がシリコン原子のダングリングボンドと結合すると、欠陥を低減させ、キャリアが流れやすくなるためである。このため、窒素、好ましくはＮＨ基を１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、シリコン原子のダングリングボンドを窒素、好ましくはＮＨ基で架橋しやすくなり、キャリアが流れやすくなる。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、上記の界面領域のキャリア移動度が上昇する。そのため、薄膜トランジスタの電界効果移動度が向上する。
【００４３】
また、上記の界面領域の酸素濃度を低減させることにより、微結晶半導体領域と非晶質半導体領域の界面または結晶粒間の界面における欠陥を低減させ、キャリアの移動を阻害する結合を低減させることができる。
【００４４】
ゲート絶縁層１０４の界面から第２の半導体層１０８の凸部の先端までの距離を３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることで、薄膜トランジスタのオフ電流を効果的に低減することができる。
【００４５】
不純物半導体層１１０は、半導体層とソース電極及びドレイン電極層１１２をオーミック接触させることを目的として設ける層であり、形成ガスに一導電型を付与する不純物元素を含ませることで形成することができる。導電型がｎ型の薄膜トランジスタを形成する場合には、不純物元素として代表的にはリンを添加すればよく、水素化シリコンにフォスフィン（化学式：ＰＨ３）などのｎ型の導電型を付与する不純物元素を含む気体を加えればよい。導電型がｐ型の薄膜トランジスタを形成する場合には、不純物元素として代表的にはボロンを添加すればよく、水素化シリコンにジボラン（化学式：Ｂ２Ｈ６）などのｐ型の導電型を付与する不純物元素を含む気体を加えればよい。また、不純物半導体層１１０の結晶性は特に限定されず、結晶性半導体であってもよいし、非晶質半導体であってもよいが、結晶性半導体により設けることが好ましい。不純物半導体層１１０を結晶性半導体により設けることで、オン電流が大きくなるからである。
【００４６】
ソース電極及びドレイン電極層１１２は、導電性材料により単層で形成してもよいし、複数の層を積層して形成してもよいが、後述するように少なくとも第１の半導体層１０６に接する部分の仕事関数が低い材料であることを要する。
【００４７】
保護層１１４は、ゲート絶縁層１０４と同様に形成することができるが、窒化シリコンにより形成することが特に好ましい。特に、大気中に浮遊する有機物や金属、水蒸気などの汚染源となりうる不純物の侵入を防ぐことができるよう、緻密な窒化シリコン層とすることが好ましい。緻密な窒化シリコン層は、例えば、周波数が１ＧＨｚ以上のプラズマを用いたプラズマＣＶＤ法により形成することができる。
【００４８】
画素電極層１１８は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体などが挙げられる。
【００４９】
または、画素電極層１１８は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと記載する。）、インジウム亜鉛酸化物または酸化シリコンを添加したインジウム錫酸化物などを用いて形成してもよい。
【００５０】
ここで、比較のために、半導体層の一部のみがゲート電極により遮光されている薄膜トランジスタについて、図２を参照して説明する。
【００５１】
図２に示す薄膜トランジスタは、ゲート電極層２０２と、半導体層（第１の半導体層２０６及び第２の半導体層２０８）と、ゲート電極層２０２と半導体層との間に接して設けられたゲート絶縁層２０４と、半導体層に接して設けられた不純物半導体層２１０と、不純物半導体層２１０及び半導体層に一部が接して設けられたソース電極及びドレイン電極層２１２と、を有するものであって、ゲート電極層は半導体層の一部のみと重畳している。また、図２に示す薄膜トランジスタは、図１に示すものと同様に保護層２１４によって覆われ、保護層２１４に設けた開口部２１６を介してソース電極及びドレイン電極層２１２に接続されるように画素電極層２１８が設けられている。第２の半導体層２０８は、第１の半導体層２０６に接して設けられており、第１の半導体層２０６よりもキャリア移動度が低い材料により設けるとよい。
【００５２】
図２に示すように、薄膜トランジスタの半導体層の一部のみがゲート電極層２０２と重畳すると、半導体層の一部は光（主に基板２００側から入射する光）に曝され、光リーク電流を低減することができない。
【００５３】
ところで、図３は、図４に示す薄膜トランジスタにおけるゲート電圧に対するドレイン電流の電流−電圧特性を示す曲線（以下、Ｉ−Ｖ曲線と記す。）を示す。図３（Ａ）は図４（Ａ）に示す薄膜トランジスタのＩ−Ｖ曲線を示し、図３（Ｂ）は、図４（Ｂ）に示す薄膜トランジスタのＩ−Ｖ曲線を示している。図３（Ａ）と図３（Ｂ）では、オフ電流に大きな差が見られないため、図４（Ａ）に示す薄膜トランジスタと図４（Ｂ）に示す薄膜トランジスタでは、オフ電流に大きな差がないことになる。図１に示す薄膜トランジスタと図４（Ａ）に示す薄膜トランジスタでは、好ましくは結晶性半導体により形成される第１の半導体層がソース電極及びドレイン電極層と接して形成されているか否かが異なる。これがオフ電流の違いに影響しているのではないかと考えられる。
【００５４】
ここで、図１に示す薄膜トランジスタと図２に示す薄膜トランジスタを、図５を参照して比較する。
【００５５】
図５（Ａ）は、図１に示す薄膜トランジスタの一部を拡大して示したものである。図５（Ｂ）は、図２に示す薄膜トランジスタの一部を拡大して示したものである。図５（Ａ）及び図５（Ｂ）中の矢印は、オフ電流の主な経路を示している。
【００５６】
なお、上記したように、第１の半導体層１０６が薄くなるとオン電流が低下し、第１の半導体層１０６が厚くなると第１の半導体層１０６とソース電極及びドレイン電極層１１２の接触面積が増大し、ソース電極及びドレイン電極層１１２の仕事関数が高い場合には、オフ電流が向上する。本発明の一態様である薄膜トランジスタにおいては、ソース電極及びドレイン電極層１１２に仕事関数の低い材料を用いるため、第１の半導体層１０６を薄膜トランジスタが十分なオン電流を得るために必要な厚さとすることができる。従って、従来よりもオン電流を大きくすることができる。
【００５７】
図５（Ａ）では、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２（ドレイン電極側）の一部が接している部分１３０が存在する。ここから正孔が注入され、第１の半導体層１０６中を電流が流れる。この電流は、ソース領域を形成している不純物半導体層１１０に向かって部分１３１を流れる電流と、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２の一部が接している部分１３２に向かう電流とに大別され、これらが支配的であると考えられる。なお、部分１３１では部分１３０から注入された正孔とソースから注入された電子が再結合していると考えられる。
【００５８】
図５（Ｂ）では、第２の半導体層２０８のドレイン近傍の領域である部分２３０にキャリアが生じ、これに起因するオフ電流が支配的であると考えられる。部分２３０では、正孔と電子を生じて空乏層を形成しつつ、電子はドレインに向かって流れ、正孔は第１の半導体層２０６に向かって流れることで電流が流れる。正孔は第１の半導体層２０６中を流れ、部分２３１でソースからの電子と再結合すると考えられる。
【００５９】
ここで、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２の一部が接している部分１３０におけるバンド構造について考察する。図６は、部分１３０におけるバンド構造の模式図を示す。
【００６０】
図６において、φは、ソース電極及びドレイン電極層１１２を形成する材料の仕事関数である。χは、第１の半導体層１０６の電子親和力（真空準位と第１の半導体層１０６の移動度端の底との差）である。Ｅｇは第１の半導体層１０６の禁制帯幅である。第１の半導体層１０６とソース電極及びドレイン電極層１１２との境界のポテンシャル障壁の大きさをＥとすると、これらの間には以下の式（１）の関係が成立する。
【００６１】
【数１】
【００６２】
境界のポテンシャル障壁の大きさＥが小さいほど第１の半導体層１０６に正孔が注入されやすく、電流が流れやすい。従って、第１の半導体層１０６の禁制帯幅Ｅｇが広く、第１の半導体層１０６の電子親和力χが大きく、ソース電極及びドレイン電極層１１２を形成する材料の仕事関数φが低い場合には、境界のポテンシャル障壁の大きさＥが大きくなり、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２の一部が接している部分１３０を介した導通は生じにくいことになる。
【００６３】
従って、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２の一部が接している部分１３０を介して流れる電流を小さくするためには、ソース電極及びドレイン電極層１１２を仕事関数φの低い材料により形成すればよい。そこで、これを裏付けるために、図５（Ａ）の構造においてソース電極及びドレイン電極層１１２を形成する材料の仕事関数φを３．９ｅＶ、４．２ｅＶ、４．５ｅＶとして計算を行った。もちろん、他のパラメータは一定とした。その結果について図７及び図８に示す。なお、ここで、チャネル長（一対の不純物半導体層１１０により形成されるソース領域とドレイン領域の間の長さ）Ｌを４μｍ、チャネル幅（不純物半導体層１１０の幅）Ｗを２０μｍとし、ドレイン電圧Ｖｄは１Ｖ、１０Ｖとした。
【００６４】
図７（Ａ）は、φ＝３．９ｅＶのときのＩ−Ｖ曲線を示す。図７（Ｂ）は、φ＝４．２ｅＶのときのＩ−Ｖ曲線を示す。図８は、φ＝４．５ｅＶのときのＩ−Ｖ曲線を示す。図７（Ａ）、図７（Ｂ）及び図８から明らかなように、仕事関数φが高いほどオフ電流が大きくなる傾向があることがわかる。
【００６５】
図９は、Ｅｇ＝１．１〜１．３ｅＶにおいて、ポテンシャル障壁（ショットキーバリアともいう。）Ｅ（横軸）に対するオフ電流Ｉｏｆｆ（縦軸）を示した図である。ここで、ドレイン電圧Ｖｄ＝１０Ｖとし、ゲート電圧Ｖｇ＝Ｖｔｈ−１０Ｖとした。図９（Ａ）は２７℃における図であり、図９（Ｂ）は８５℃における図である。図９（Ａ）及び図９（Ｂ）によると、温度に関わらず、ポテンシャル障壁Ｅが０．５ｅＶ以上であれば、オフ電流を低減するには十分であることがわかる。なお、ここで、チャネル長（一対の不純物半導体層１１０により形成されるソース領域とドレイン領域の間の長さ）Ｌを４μｍ、チャネル幅（不純物半導体層１１０の幅）Ｗを２０μｍとする。なお、図９において用いたＥｇ＝１．１〜１．３ｅＶは、微結晶半導体のエネルギーギャップと概ね一致するものである。
【００６６】
ここで、いくつかの材料の仕事関数を表１に例示する。ただし、これらに限定されるものではない。
【００６７】
【表１】
【００６８】
ソース電極及びドレイン電極層１１２の少なくとも一部に用いる材料として、上記の表１に例示したものでは、イットリウム、チタン、またはチタンの窒化物である窒化チタンが好ましい。または、これらの混合物を用いてもよい。特に、希土類元素をチタンに含ませたものが好ましい。最も好ましくは、イットリウム及びジルコニウムの一方または双方をチタンに０．２重量％以上２０重量％以下で含ませたものを用いる。イットリウムは、仕事関数が非常に低いからである。また、ジルコニウムは、仕事関数が低く、更には、チタンと物理的性質及び化学的性質が類似しているからである。イットリウム及びジルコニウムの一方または双方をチタンに混合させることで、イットリウム及びジルコニウムの一方または双方のみを用いる場合と比較して、コストを低く抑えることができる。
【００６９】
また、このような仕事関数の低い材料を用いることで薄膜トランジスタのオン電流を大きくすることも可能である。なお、これは図１に示す薄膜トランジスタに限定されず、図２及び図４に示す薄膜トランジスタにおいても、仕事関数の低い材料を用いることで薄膜トランジスタのオン電流を大きくすることができる。
【００７０】
ここで、ソース電極及びドレイン電極層をチタンまたはモリブデンにより形成した薄膜トランジスタについてのＩ−Ｖ曲線を図１０及び図１１に示す。すなわち、図１０（Ａ）は、図２に示す薄膜トランジスタについてのＩ−Ｖ曲線であって、ソース電極及びドレイン電極層２１２をモリブデンにより形成したものを示す。図１０（Ｂ）は、図１に示す薄膜トランジスタについてのＩ−Ｖ曲線であって、ソース電極及びドレイン電極層１１２をモリブデンにより形成したものを示す。図１１（Ａ）は、図２に示す薄膜トランジスタについてのＩ−Ｖ曲線であって、ソース電極及びドレイン電極層２１２をチタンにより形成したものを示す。図１１（Ｂ）は、図１に示す薄膜トランジスタについてのＩ−Ｖ曲線であって、ソース電極及びドレイン電極層１１２をチタンにより形成したものを示す。
【００７１】
図１０（Ａ）と図１０（Ｂ）の比較から、ソース電極及びドレイン電極層をモリブデンにより形成した場合には、図１に示す薄膜トランジスタのオフ電流は、図２に示す薄膜トランジスタのオフ電流よりも大きくなることがわかる。
【００７２】
図１１（Ａ）と図１１（Ｂ）の比較から、ソース電極及びドレイン電極層をチタンにより形成した場合には、図１に示す薄膜トランジスタのオフ電流と図２に示す薄膜トランジスタのオフ電流の間には大きな違いが見られない。従って、半導体層を遮光することができる図１に示す薄膜トランジスタであっても、オフ電流を低く抑えることができる。すなわち、光リーク電流が小さく、オフ電流が小さい薄膜トランジスタを得ることができる。
【００７３】
以上説明したように、ソース電極及びドレイン電極層１１２（具体的には、第１の半導体層１０６に接するソース電極及びドレイン電極層１１２の部分）を仕事関数の低い金属材料により形成することで、半導体層の全面がゲート電極層と重畳する場合に生じる、第１の半導体層１０６の一部とソース電極及びドレイン電極層１１２の一部が接している部分１３０を介したリーク電流の発生を防止することができる。更には、半導体層の全面がゲート電極層１０２と重畳することで光リーク電流を低減させることができるため、光リーク電流が小さく、且つオフ電流が小さい薄膜トランジスタを得ることができる。
【００７４】
次に、上記説明した第１の半導体層１０６及び第２の半導体層１０８の好ましい形態の作製方法について説明する。
【００７５】
第１の半導体層１０６となる半導体膜は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体（シラン（化学式：ＳｉＨ４）など）と水素を混合させ、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトンなどの希ガスと、を混合させ、グロー放電プラズマにより形成する。シリコンを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍に希釈して形成する。第１の半導体層１０６となる半導体膜は、１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下の厚さで形成する。
【００７６】
または、ゲルマン（化学式：ＧｅＨ４）若しくはジゲルマン（化学式：Ｇｅ２Ｈ６）などの堆積性気体を用いて、第１の半導体層１０６となる半導体膜をゲルマニウムにより形成してもよい。
【００７７】
なお、第１の半導体層１０６となる半導体膜を形成する前に、プラズマＣＶＤ装置の処理室内を排気しつつ、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去すると、形成される膜の界面における不純物元素を少なくすることが可能であり、薄膜トランジスタの電気的特性を向上させることができる。
【００７８】
第２の半導体層１０８となる半導体膜は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と水素を混合させ、グロー放電プラズマにより形成する。このとき、第１の半導体層１０６となる半導体膜の成膜条件よりも、シリコンを含む堆積性気体に対する水素の流量を減らして（すなわち、希釈率を低くして）成膜することで、結晶成長が抑制され、膜が堆積されるにつれ、微結晶半導体領域を含まない第２の半導体層１０８となる半導体膜が形成されていく。
【００７９】
なお、第２の半導体層１０８となる半導体膜の成膜初期には、第１の半導体層１０６となる半導体膜の成膜条件よりもシリコンを含む堆積性気体に対する水素の流量を減らす（すなわち、希釈率を低くする）ことで、第２の半導体層１０８となる半導体膜に微結晶半導体領域を残存させることができる。また、上記条件よりも、更に、シリコンを含む堆積性気体に対する水素の流量を減らしていく（すなわち、希釈率を低くしていく）と、第２の半導体層１０８となる半導体膜を、「非晶質半導体を含む層」となる半導体膜とすることができる。または、上記条件よりも、シリコンを含む堆積性気体に対する水素の流量を更に減らし（すなわち、希釈率を更に低くし）、且つ窒素を含むガスを混合させることで、第２の半導体層１０８の非晶質半導体領域を大きく形成することができる。なお、第２の半導体層１０８となる半導体膜もゲルマニウムを用いて形成してもよい。
【００８０】
また、第２の半導体層１０８となる半導体膜の成膜初期においては、第１の半導体層１０６となる半導体膜を種結晶として、全体に膜が堆積される。その後は部分的に結晶成長が抑制され、錐状の微結晶半導体領域が成長する（成膜中期）。さらに、錐状の微結晶半導体領域の結晶成長が抑制され、上層に微結晶半導体領域を含まない第２の半導体層１０８となる半導体膜が形成される（成膜後期）。
【００８１】
なお、第１の半導体層１０６は結晶性半導体層に限定されない。例えば、第２の半導体層１０８よりもキャリア移動度が高い半導体層であればよい。
【００８２】
なお、ゲート電極層１０２とソース電極及びドレイン電極層１１２の重畳部分の幅が大きいほどオフ電流が増加する傾向が見られる。
【００８３】
次に、図１に示す薄膜トランジスタの作製方法について図面を参照して説明する。
【００８４】
まず、基板１００上にゲート電極層１０２を形成する。基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノシリケートガラスなどの、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度以上の耐熱性を有するプラスチック基板などを用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を用いてもよい。すなわち、基板１００としては、絶縁性表面を有する基板を用いる。基板１００がマザーガラスの場合、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のどれを用いてもよい。
【００８５】
ゲート電極層１０２は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどの金属材料またはこれらを主成分とする合金材料を用いて形成することができる。これらは単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、アルミニウム層上にモリブデン層またはチタン層が積層された二層の積層構造とすることが好ましい。電気的抵抗が低い材料の層上にバリア層として機能する金属層が積層されることで、電気的抵抗を低くすることができ、且つ金属層から半導体層への金属元素の拡散を防止することができる。例えば、Ａｌ−Ｎｄ合金層上にモリブデン層を積層して形成すると、耐熱性に優れ、且つ電気的に抵抗が低い導電層を形成することができる。または、三層以上の積層構造としてもよい。
【００８６】
ゲート電極層１０２は、スパッタリング法または真空蒸着法により基板１００上に導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法などによりレジストマスクを形成し、該レジストマスクを用いて導電膜をエッチングすることで形成することができる（図１２（Ａ）を参照）。また、銀、金若しくは銅などの導電性ナノペーストをインクジェット法により基板上に吐出して焼成することで形成することもできる。なお、ゲート電極層１０２と基板１００の密着性を向上させ、ゲート電極層１０２を構成する材料の拡散を防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板１００とゲート電極層１０２の間に設けてもよい。ここでは、基板１００上に導電膜を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングすることでゲート電極層１０２を形成する。
【００８７】
なお、ゲート電極層１０２上には、後の工程で半導体層及びソース配線（信号線）を形成するので、段差の箇所における配線切れ防止のため側面がテーパーを有するように加工することが好ましい。また、この工程でゲート配線（走査線）も同時に形成することができる。更には、画素部が有する容量線も形成することができる。なお、走査線とは、画素を選択する配線をいう。
【００８８】
次に、ゲート電極層１０２を覆ってゲート絶縁層１０４を形成し、ゲート絶縁層１０４上に第１の半導体層１０６となる第１の半導体膜１５０、第２の半導体層１０８となる第２の半導体膜１５２、及び不純物半導体層１１０となる不純物半導体膜１５４を順に積層して形成する。なお、少なくとも、ゲート絶縁層１０４、第１の半導体膜１５０及び第２の半導体膜１５２を連続して成膜することが好ましい。更に好ましくは、不純物半導体膜１５４まで連続して成膜する。少なくとも、ゲート絶縁層１０４、第１の半導体膜１５０及び第２の半導体膜１５２を大気に触れさせることなく連続して成膜することで、大気成分や大気中に浮遊する不純物元素によりこれらの層が汚染されずに、積層膜の各層の界面を形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減させることができ、信頼性の高い薄膜トランジスタを歩留まりよく作製することができる。
【００８９】
ゲート絶縁層１０４は、ＣＶＤ法またはスパッタリング法などを用いて、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンで形成することができる。好ましくは酸化シリコンにより形成する。特に、形成ガスに珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いた酸化シリコン層により形成すると、ゲート絶縁層１０４に接して形成される半導体層が結晶性である場合に、その結晶性を高めることができる。また、ゲート絶縁層１０４は、単層で形成してもよいし、これらを積層して形成してもよい。例えば、ゲート絶縁層１０４は、５０ｎｍ以上、好ましくは５０ｎｍ以上４００ｎｍ以下、より好ましくは１５０ｎｍ以上３００ｎｍ以下となるように形成する。窒化酸化シリコン層を用いると、基板１００に含まれるアルカリ金属などが第１の半導体層１０６へ侵入することを防止することができる。また、酸化窒化シリコン層を用いることで、ゲート電極層１０２にアルミニウムを用いた場合に生じるヒロックの生成を防ぎ、更には、ゲート電極層１０２の酸化を防止することができる。また、ゲート絶縁層１０４の形成には、好ましくは、周波数が１ＧＨｚ以上のプラズマＣＶＤ装置を用いるとよい。
【００９０】
なお、ゲート絶縁層１０４の形成後、第１の半導体膜１５０の成膜前に、密着性を向上させ、または酸化を防止するための層をゲート絶縁層１０４上に形成してもよい。このような酸化防止などを目的として設けられる層として、例えば、酸化窒化シリコン層を窒化シリコン層により挟んだ積層構造の層が挙げられる。
【００９１】
第１の半導体層１０６は、薄膜トランジスタのチャネル形成領域として機能する。ここでは、第１の半導体層１０６は結晶性半導体層である。すなわち、ここでは、第１の半導体膜１５０は結晶性半導体膜である。結晶性半導体膜は、プラズマＣＶＤ法などを用いて微結晶シリコンにより形成することができる。
【００９２】
なお、本実施の形態の結晶性半導体層のキャリア移動度は、非晶質半導体層のキャリア移動度の約２倍以上２０倍以下である。そのため、結晶性半導体層により形成される薄膜トランジスタでは、非晶質半導体層を用いた薄膜トランジスタと比較して、Ｉ−Ｖ曲線における立ち上がり部分の傾きが急峻となる。ここで、ゲート電圧とは、ソース電極の電位を基準としたゲート電極の電位との電位差をいい、ドレイン電流とは、ソース電極とドレイン電極の間に流れる電流をいう。従って、結晶性半導体層をチャネル形成領域に用いた薄膜トランジスタは、スイッチング素子としての応答性に優れ、高速動作が可能である。表示装置のスイッチング素子として、結晶性半導体層をチャネル形成領域に用いた薄膜トランジスタを用いると、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することもできる。また、駆動回路の一部または全部を画素部と同じ基板上に一体形成し、システムオンパネルを形成することもできる。
【００９３】
また、結晶性半導体層は、価電子制御を目的とした不純物元素を添加せずとも弱いｎ型の電気伝導性を示すことが多い。そのため、薄膜トランジスタのチャネル形成領域として機能する結晶性半導体層には、ｐ型を付与する不純物元素（例えば、ボロン）を成膜と同時に、または成膜した後に添加して閾値電圧Ｖｔｈを制御してもよい。ｐ型を付与する不純物元素として代表的にはボロンがあり、ジボラン（化学式：Ｂ２Ｈ６）または３フッ化ボロン（化学式：ＢＦ３）などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに含ませることで形成するとよい。そして、結晶性半導体層中のボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とするとよい。
【００９４】
結晶性半導体層は、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成するとよい。また、結晶性半導体層の厚さは、例えば、結晶性半導体膜の成膜工程におけるシランの流量と成膜時間により制御することができる。具体的には、酸素または窒素に代表される結晶化を阻害する成分を低減させ、シランなどの堆積性ガスの流量に対する水素などの希釈ガスの流量を大きくすることで形成することができる。このとき、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。このように形成することで、所謂、微結晶半導体層が形成される。
【００９５】
第２の半導体層１０８は、オフ電流を低減させるバッファ層として機能する。ここでは、第２の半導体層１０８を「非晶質半導体を含む層」とする場合、すなわち、従来の非晶質半導体と比較して欠陥が少なく価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体により形成する場合について説明する。このような半導体膜は、上記した結晶性半導体膜の形成ガス中に、例えば第１の半導体膜１５０の成膜条件よりも堆積性気体に対する水素の流量比を小さくし（すなわち、希釈率を低くし）、プラズマＣＶＤ法を用いることで、結晶成長が抑制されて形成される。また、結晶性半導体膜の形成ガス中に窒素を含ませると形成しやすい。なお、第２の半導体膜１５２には窒素が、１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３で含まれることが好ましい。このとき、窒素は、ＮＨ基の状態で存在することが好ましい。半導体原子のダングリングボンドを窒素またはＮＨ基で架橋しやすくなり、キャリアが流れやすくなるためである。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、第２の半導体層１０８のキャリア移動度が向上し、薄膜トランジスタは十分に高い電界効果移動度とオン電流を得ることができる。なお、窒素はＮＨ基のみならず、ＮＨ２基の状態で存在していてもよい。このとき、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよく、好ましくは第１の半導体層１０６を形成するときよりも希釈ガスの流量比を小さくする。
【００９６】
なお、第２の半導体膜１５２の酸素濃度は低いことが好ましい。第２の半導体膜１５２の酸素濃度を低減させることにより、微結晶半導体領域と非晶質半導体領域との界面や、微結晶半導体領域間の界面における、キャリアの移動を阻害する結合を少なくすることができる。
【００９７】
不純物半導体層１１０は、不純物半導体膜１５４を形成し、これをエッチングして形成することができる。不純物半導体層１１０として導電型がｎ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてリンを添加すればよく、例えば水素化シリコンにフォスフィン（化学式：ＰＨ３）を含む気体を加えることで形成することができる。また、導電型がｐ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてボロンを添加すればよく、例えば水素化シリコンにジボラン（化学式：Ｂ２Ｈ６）を含む気体を加えることで形成することができる。不純物半導体膜１５４は、結晶性半導体または非晶質半導体のどちらで形成してもよいが、好ましくは結晶性半導体により形成する。不純物半導体層１１０となる不純物半導体膜１５４は、第２の半導体層１０８とソース電極及びドレイン電極層１１２がオーミック接触できる厚さとすればよく、概ね２ｎｍ以上６０ｎｍ以下の厚さで形成するとよい。不純物半導体膜１５４を可能な範囲で薄くすると、スループットを向上させることができる。なお、不純物半導体層１１０を結晶性半導体により形成する場合には、酸素または窒素に代表される結晶化を阻害する成分を低減させ、シランなどの堆積性ガスの流量に対する水素などの希釈ガスの流量を大きくすることで形成することができる。このとき、不純物半導体層１１０を非晶質半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１倍以上１０倍以下、好ましくは１倍以上５倍以下とすればよいが、結晶性半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。このように形成することで、所謂、微結晶半導体層が形成される。
【００９８】
なお、上述したように、ゲート絶縁層１０４から不純物半導体膜１５４までは連続して成膜することが好ましい（図１２（Ｂ）を参照）。複数の反応室を備えたマルチチャンバーのＣＶＤ装置を用いると、堆積する膜の種類毎に反応室を配することが可能であり、複数の異なる種類の膜を大気に触れさせることなく連続して成膜することができる。
【００９９】
図１３は、複数の反応室を備えたマルチ・チャンバー・プラズマＣＶＤ装置の一例の上断面を示す模式図である。この装置は、共通室２７２、ロード／アンロード室２７０、第１反応室２５０ａ、第２反応室２５０ｂ、第３反応室２５０ｃ及び第４反応室２５０ｄを備えている。ロード／アンロード室２７０のカセットに基板１００が装填されると、共通室２７２の搬送機構２７６によって各反応室に基板１００が搬出入される。共通室２７２と各反応室及びロード／アンロード室との間にはゲートバルブ２７４が備えられ、各反応室で行われる処理が互いに干渉しないように構成されている。各反応室は成膜する薄膜の種類に応じて使い分けることができる。例えば、第１反応室２５０ａでは絶縁膜を成膜し、第２反応室２５０ｂ及び第４反応室２５０ｄでは半導体膜を成膜し、第３反応室２５０ｃでは一導電型を付与する不純物元素が添加された半導体膜を成膜する。それぞれの薄膜は最適な成膜温度が異なるので、反応室を分けておくことで成膜温度の管理が容易となり、各薄膜を最適な温度で成膜することができる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残留不純物の影響を排除することができる。なお、一の反応室で一の膜を成膜する構成としてもよいし、結晶性半導体膜と非晶質半導体膜のように、組成の似た複数の膜を一の反応室で成膜する構成としてもよい。
【０１００】
各反応室には、排気手段としてターボ分子ポンプ２６４とドライポンプ２６６が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−５Ｐａから１０−１Ｐａの真空度まで排気できるものであれば他の真空ポンプを用いてもよい。ただし、第２反応室２５０ｂでは、反応室内の圧力を概略１０−５Ｐａ以下まで到達させることができるようにクライオポンプ２６８が接続されていることが好ましい。これらの排気手段と各反応室との間にはバタフライバルブ２６０及びコンダクタンスバルブ２６２の一方または双方が設けられている。バタフライバルブ２６０を用いることで排気手段と反応室を遮断することができる。そして、コンダクタンスバルブ２６２を用いることで排気速度を制御し、各反応室の圧力を調節することができる。
【０１０１】
なお、第２反応室２５０ｂに接続されているクライオポンプ２６８を用いることで、反応室内の圧力を１０−５Ｐａよりも低い圧力（例えば、超高真空）とすることも可能である。本実施の形態では、反応室２５０ｂ内を１０−５Ｐａよりも低い圧力にすることで、半導体膜中への酸素などの大気成分の混入を防止することができる。その結果、半導体膜に含まれる酸素濃度を１×１０１６ｃｍ−３以下とすることができる。
【０１０２】
ガス供給手段２５８は、原料ガスが充填されているシリンダ、ストップバルブ及びマスフローコントローラなどで構成されている。ガス供給手段２５８ａは第１反応室２５０ａに接続され、絶縁膜を成膜するためのガスを供給する。ガス供給手段２５８ｂは第２反応室２５０ｂに接続され、半導体膜を成膜するためのガスを供給する。ガス供給手段２５８ｃは第３反応室２５０ｃに接続され、例えばｎ型の導電型を付与する不純物元素が添加された半導体材料ガスを供給する。ガス供給手段２５８ｄは第４反応室２５０ｄに接続され、半導体膜を成膜するためのガスを供給する。ガス供給手段２５８ｅはアルゴンを供給する。ガス供給手段２５８ｆは反応室内のクリーニングに用いるエッチングガス（ここではＮＦ３ガス）を供給する。アルゴンガスとクリーニングに用いるエッチングガスはすべての反応室において用いられるため、ガス供給手段２５８ｅとガス供給手段２５８ｆはすべての反応室に接続されていることが好ましい。
【０１０３】
また、各反応室にはプラズマを生成するための高周波電力供給手段が連結されている。ここで、高周波電力供給手段には、高周波電源２５２と整合器２５４が含まれる。ただし、これに限定されず、マイクロ波発生部が接続されていてもよい。発生させるプラズマとしては、例えばＲＦ（１３．５６ＭＨｚ）プラズマ、ＶＨＦプラズマ（３０ＭＨｚ〜３００ＭＨｚ）、マイクロ波（２．４５ＧＨｚ）プラズマが挙げられる。なお、ＲＦプラズマとＶＨＦプラズマを同時に発生させる（２周波励起させる）ことで堆積率を向上させることができる。
【０１０４】
なお、ここで用いるプラズマはパルス変調プラズマであることが好ましい。パルス変調プラズマを用いることで、成膜時の堆積率が向上し、成膜時に発生するパーティクルの発生を抑制し、成膜される半導体膜の膜質及び厚さの均一性を向上させることができる。また、プラズマ発生時の紫外線の発生量を抑制し、成膜される半導体膜中の欠陥数を低減することができる。
【０１０５】
なお、同一の反応室内において、結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された不純物半導体膜を連続して成膜してもよい。具体的には、ゲート絶縁膜が形成された基板を反応室内に搬入し、該反応室で結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された半導体膜（不純物半導体膜）を連続して成膜する。同一の反応室内で結晶性半導体膜及び非晶質半導体膜を連続して成膜することで、結晶歪の少ない界面を形成することが可能である。そのため、界面に意図しない準位が形成されることを防ぐことができる。また、界面に混入しうる大気成分を低減することができる。
【０１０６】
なお、図示しないが、図１３に示すマルチ・チャンバー・プラズマＣＶＤ装置には予備室が連結されていてもよい。成膜前に予備室で基板を加熱しておくと、各反応室における成膜までの加熱時間を短縮することが可能であり、スループットを向上させることができる。
【０１０７】
なお、上記説明したように連続して成膜することで、汚染源となりうる不純物元素によって界面が汚染されることなく、複数の膜を積層して形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減することができる。
【０１０８】
上記に示すプラズマＣＶＤ装置を用いることで、各反応室で一種類の膜または組成の類似する複数種の膜を成膜することが可能であり、且つ大気に曝すことなく連続して成膜することができる。そのため、既に成膜した膜の残留物及び大気に浮遊する不純物元素によって界面が汚染されることなく、複数の膜を積層して形成することができる。
【０１０９】
プラズマＣＶＤ装置の反応室内は、フッ素ラジカルでクリーニングするとよい。また、成膜前に反応室内に保護膜を成膜することが好ましい。
【０１１０】
なお、用いることのできる装置は上記の図１３に示すものに限定されない。例えば、二の反応室が設けられたＣＶＤ装置を用いてもよい。このとき、一方の反応室（第１反応室）は、形成ガスに珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いた酸化シリコン膜の形成に用いる反応室とし、他方の反応室（第２の反応室）は、窒化シリコン膜、シリコン膜及び一導電型の不純物元素を含むシリコン膜の形成に用いる反応室とすればよい。または、一の反応室のみを有する装置を用いてもよい。
【０１１１】
次に、不純物半導体層１１０となる不純物半導体膜１５４上にレジストマスク１５６を形成する（図１２（Ｃ）を参照）。レジストマスク１５６は、フォトリソグラフィ法により形成することができる。または、インクジェット法などにより形成してもよい。または、コスト削減を目的として、印刷法により形成してもよいし、印刷法により形成した後にレーザー加工を行ってもよい。
【０１１２】
次に、レジストマスク１５６を用いて、第１の半導体膜１５０、第２の半導体膜１５２、及び不純物半導体膜１５４をエッチングする。この処理により、これらの膜を素子毎に分離して、第１の半導体層１０６、第２の半導体層１５８及び不純物半導体層１６０を形成する（図１４（Ａ）を参照）。その後、レジストマスク１５６を除去する。
【０１１３】
なお、このエッチング処理では、第１の半導体層１０６、第２の半導体層１５８及び不純物半導体層１６０が積層された積層体１６２の側面がテーパーを有するようにエッチングを行うことが好ましい。テーパー角は３０°以上９０°以下、好ましくは４０°以上８０°以下とする。積層体１６２の側面がテーパーを有する形状とすることで、後の工程でこれらの上に形成される膜（例えば、導電膜１６４）の被覆性を向上させることができ、配線切れなどを防止することができる。
【０１１４】
次に、積層体１６２上に導電膜１６４を形成する（図１４（Ｂ）を参照）。ここで形成される導電膜１６４は、ソース電極及びドレイン電極層１１２となるため、少なくとも第１の半導体層１０６に接する部分には仕事関数の低い金属材料を配する。すなわち、導電膜１６４が単層である場合には、導電膜１６４は仕事関数の低い金属材料により形成し、導電膜１６４が複数の層が積層されたものである場合には、導電膜１６４の少なくとも最下層は仕事関数の低い金属材料により形成する。
【０１１５】
導電膜１６４は、スパッタリング法または真空蒸着法などを用いて形成すればよい。また、導電膜１６４は、銀、金または銅などの導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法などを用いて吐出し、焼成することで形成してもよい。
【０１１６】
次に、導電膜１６４上にレジストマスク１６６を形成する（図１４（Ｃ）を参照）。レジストマスク１６６は、レジストマスク１５６と同様にフォトリソグラフィ法またはインクジェット法により形成することができる。または、コスト削減を目的として、印刷法により形成してもよいし、印刷法により形成した後にレーザー加工を行ってもよい。また、レジストマスクのサイズを調整するために酸素プラズマによるアッシングを行ってもよい。
【０１１７】
次に、レジストマスク１６６を用いて導電膜１６４をエッチングし、導電膜１６４をパターン形成してソース電極及びドレイン電極層１１２を形成する。ここで、エッチングは、例えばウエットエッチングにより行うことができる。ウエットエッチングにより、レジストマスク１６６から露出された部分の導電膜１６４が等方的にエッチングされる。その結果、導電層はレジストマスク１６６の端部よりも後退し、ソース電極及びドレイン電極層１１２が形成される。このソース電極及びドレイン電極層１１２は薄膜トランジスタのソース電極及びドレイン電極のみならず、信号線も構成する。ただし、これに限定されず、ドライエッチングを用いてもよい。
【０１１８】
次に、レジストマスク１６６が形成された状態で、第２の半導体層１５８及び不純物半導体層１６０をエッチングしてバックチャネル部を形成する。これにより、第２の半導体層１５８は一部を残してエッチングされ、第２の半導体層１０８及び不純物半導体層１１０が形成される。
【０１１９】
ここで、エッチングはドライエッチングにより行うとよく、特に、酸素を含んだガスによるドライエッチングを行うとよい。酸素を含んだガスにより、レジストを後退させつつ不純物半導体層１１０と第２の半導体層１０８をエッチングすることができ、不純物半導体層１１０の側面と、非晶質半導体層である第２の半導体層１０８の側面がテーパーを有する形状にすることができるからである。エッチングガスとしては、例えば、４フッ化メタン（化学式：ＣＦ４）に酸素を含ませたエッチングガスまたは塩素に酸素を含ませたエッチングガスを用いる。不純物半導体層１１０の側面と、非晶質半導体層である第２の半導体層１０８の側面がテーパーを有する形状にすることで電界の集中を防ぎ、オフ電流を低減させることができる。
【０１２０】
第２の半導体層１０８では、一部がエッチングされて凹部が設けられているが、凹部と重畳する第２の半導体層１０８の少なくとも一部が残存する厚さとすることが好ましい。不純物半導体層１１０と重畳する部分の第２の半導体層１０８は、ソース領域及びドレイン領域の形成プロセスにおいてエッチングされないが、この部分の厚さは概ね８０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下、更に好ましくは２００ｎｍ以上３００ｎｍ以下とするとよい。上記のように、第２の半導体層１０８を十分に厚くすることで、第１の半導体層１０６への不純物元素の混入などを防止することができる。このように、第２の半導体層１０８は、第１の半導体層１０６の保護層としても機能する。
【０１２１】
次に、レジストマスク１６６を除去する。
【０１２２】
なお、ここまでの工程により生じた、バックチャネル部に存在する残渣及びレジストマスク１６６の除去に用いた剥離液の成分などは電気的特性に影響を与えることが多い。そのため、これらを除去することを目的として、レジストマスク１６６を除去した後に、更なるエッチング、プラズマ処理及び洗浄のいずれか一または複数の工程を用いることで、電気的特性が良好な（例えば、オフ電流が小さい）薄膜トランジスタを作製することができる。
【０１２３】
または、ソース電極及びドレイン電極層１１２を形成した後に、レジストマスク１６６を除去し、ソース電極及びドレイン電極層１１２をマスクとして用いてエッチングを行うことで、第２の半導体層１０８と不純物半導体層１１０を形成してもよい。
【０１２４】
以上の工程により、図１に示すボトムゲート型の薄膜トランジスタを形成することができる（図１５（Ａ）を参照）。なお、図２に示すボトムゲート型の薄膜トランジスタについても作製工程は上記と同様である。
【０１２５】
次に、上記のように作製した薄膜トランジスタを覆って保護層１１４を形成する（図１５（Ｂ）を参照）。保護層１１４は、ゲート絶縁層１０４と同様に形成することができる。窒化シリコンにより形成することが特に好ましい。特に、大気中に浮遊する有機物や金属、水蒸気などの汚染源となりうる不純物元素の侵入を防ぐことができるよう、緻密な窒化シリコン層とすることが好ましい。
【０１２６】
なお、図１に示す薄膜トランジスタは画素トランジスタとして用いることができるため、ソース電極及びドレイン電極の一方が画素電極に接続されている。図１に示す薄膜トランジスタにおいては、ソース電極及びドレイン電極の一方が、保護層１１４に設けられた開口部１１６を介して画素電極層１１８に接続されている。
【０１２７】
画素電極層１１８は、スパッタリング法などを用いて、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物により形成することができる。ここでは、ＩＴＯをスパッタリング法により形成すればよい。
【０１２８】
画素電極層１１８は、ソース電極及びドレイン電極層１１２などと同様に、全面に形成した後にレジストマスクなどを用いてエッチングを行い、パターン形成すればよい（図１５（Ｃ）を参照）。
【０１２９】
なお、図示していないが、保護層１１４と画素電極層１１８との間に、画素電極層１１８の被形成面の平坦化を目的として、スピンコーティング法などにより有機樹脂層を形成してもよい。
【０１３０】
なお、上記した説明では、ゲート電極と走査線とが同一の工程で形成され、ソース電極及びドレイン電極と信号線とが同一の工程で形成される場合について説明したが、これに限定されず、電極と、該電極に接続される配線を別工程により形成してもよい。
【０１３１】
なお、本実施の形態では、半導体層が積層構造を有する場合について説明したがこれに限定されず、半導体層が結晶性半導体層の単層であってもよい。
【０１３２】
以上説明したように光リーク電流が小さく、且つオフ電流が小さい薄膜トランジスタを得ることができる。更には、光リーク電流が小さく、且つオンオフ比が大きい薄膜トランジスタを得ることができる。
【０１３３】
（実施の形態２）
本実施の形態では、本発明の一形態である、実施の形態１にて説明した薄膜トランジスタを搭載した表示装置または発光装置について、図面を参照して説明する。
【０１３４】
本実施の形態の表示装置または発光装置では、画素部に接続される信号線駆動回路と走査線駆動回路は別の基板（例えば、半導体基板またはＳＯＩ基板など）上に設けて接続してもよいし、画素回路と同一基板上に形成してもよい。
【０１３５】
なお、別途形成した場合の接続方法は特に限定されるものではなく、公知のＣＯＧ法、ワイヤボンディング法またはＴＡＢ法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、特に限定されない。また、コントローラ、ＣＰＵ及びメモリなどを別途形成し、画素回路に接続してもよい。
【０１３６】
図１６は、本実施の形態の表示装置のブロック図の一例を示す。図１６に示す表示装置は、表示素子を備えた画素を複数有する画素部４００と、画素部４００が有する各画素を選択する走査線駆動回路４０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路４０３と、を有する。
【０１３７】
なお、本実施の形態の表示装置は、図１６に示す形態に限定されない。すなわち、信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワなど、他の回路を有していてもよい。また、シフトレジスタ及びアナログスイッチは必ずしも設ける必要はなく、例えば、シフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を有していてもよいし、アナログスイッチの代わりにラッチなどを有していてもよい。
【０１３８】
図１６に示す信号線駆動回路４０３は、シフトレジスタ４０４とアナログスイッチ４０５を有する。シフトレジスタ４０４には、クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力される。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ４０４においてタイミング信号が生成され、アナログスイッチ４０５に入力される。
【０１３９】
アナログスイッチ４０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が供給される。アナログスイッチ４０５は、シフトレジスタ４０４から入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【０１４０】
図１６に示す走査線駆動回路４０２は、シフトレジスタ４０６及びバッファ４０７を有する。また、レベルシフタを有していてもよい。走査線駆動回路４０２において、シフトレジスタ４０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ４０７において緩衝増幅され、対応する走査線に供給される。一の走査線には、１ラインのすべての画素トランジスタのゲートが接続されている。そして、動作時には１ライン分の画素トランジスタを一斉にオンにしなくてはならないので、バッファ４０７は大きな電流を流すことが可能な構成とする。
【０１４１】
フルカラーの表示装置において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給する場合、シフトレジスタ４０４とアナログスイッチ４０５とを接続するための端子数は、アナログスイッチ４０５と画素部４００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ４０５を画素部４００と同一基板上に形成することで、アナログスイッチ４０５を画素部４００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生を抑えて歩留まりを高めることができる。
【０１４２】
なお、図１６の走査線駆動回路４０２は、シフトレジスタ４０６とバッファ４０７を有するが、これに限定されず、シフトレジスタ４０６のみで走査線駆動回路４０２を構成してもよい。
【０１４３】
なお、図１６に示す構成は、表示装置の一形態を示したものであり、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【０１４４】
次に、表示装置の一形態に相当する液晶表示装置及び発光装置の外観について、図１７及び図１８を参照して説明する。図１７（Ａ）は、第１の基板４１１上に形成された結晶性半導体層を有する薄膜トランジスタ４２０及び液晶素子４２３を、第２の基板４１６との間にシール材４１５によって封止した、表示装置の上面図を示す。図１７（Ｂ）は、図１７（Ａ）のＫ−Ｌにおける断面図に相当する。図１８は発光装置の場合を示す。なお、図１８は、図１７と異なる部分についてのみ符号を付している。
【０１４５】
図１７及び図１８では、第１の基板４１１上に設けられた画素部４１２と、走査線駆動回路４１４と、を囲んで、シール材４１５が設けられている。また、画素部４１２及び走査線駆動回路４１４の上に第２の基板４１６が設けられている。よって、画素部４１２及び走査線駆動回路４１４は、第１の基板４１１とシール材４１５と第２の基板４１６とによって、液晶層４１８（または、図１８では充填材４３１）と共に封止されている。また、第１の基板４１１上のシール材４１５によって囲まれている領域とは異なる領域に信号線駆動回路４１３が実装されている。なお、信号線駆動回路４１３は、別途用意された基板上に結晶性半導体層を有する薄膜トランジスタにより設けられたものであるが、これに限定されない。なお、本実施の形態では、結晶性半導体層を有する薄膜トランジスタを用いた信号線駆動回路４１３を、第１の基板４１１に貼り合わせる場合について説明するが、単結晶半導体を用いた薄膜トランジスタで信号線駆動回路を形成し、第１の基板４１１に貼り合わせることが好ましい。図１７（Ｂ）では、信号線駆動回路４１３に含まれる、結晶性半導体層で形成された薄膜トランジスタ４１９を例示する。
【０１４６】
第１の基板４１１上に設けられた画素部４１２は、複数の薄膜トランジスタを有しており、図１７（Ｂ）には、画素部４１２に含まれる薄膜トランジスタ４２０を例示している。また、信号線駆動回路４１３も複数の薄膜トランジスタを有しており、図１７（Ｂ）では、信号線駆動回路４１３に含まれる薄膜トランジスタ４１９を例示している。本実施の形態の発光装置においては、薄膜トランジスタ４２０は駆動用トランジスタであってもよいし、電流制御用トランジスタであってもよいし、消去用トランジスタであってもよい。薄膜トランジスタ４２０は実施の形態１で説明した結晶性半導体層を用いた薄膜トランジスタに相当する。
【０１４７】
また、液晶素子４２３が有する画素電極４２２は、薄膜トランジスタ４２０と配線４２８を介して電気的に接続されている。そして、液晶素子４２３の対向電極４２７は第２の基板４１６上に設けられている。画素電極４２２と対向電極４２７と液晶層４１８が重なっている部分が、液晶素子４２３に相当する。
【０１４８】
また、図１８において、発光素子４３０が有する画素電極は、薄膜トランジスタ４２０のソース電極またはドレイン電極と、配線を介して電気的に接続されている。そして本実施の形態では、発光素子４３０の共通電極と透光性を有する導電層が電気的に接続されている。なお、発光素子４３０の構成は、本実施の形態に示した構成に限定されない。発光素子４３０の構成は、発光素子４３０から取り出す光の方向や、薄膜トランジスタ４２０の極性などに応じて決定することができる。
【０１４９】
なお、第１の基板４１１及び第２の基板４１６の材料としては、ガラス、金属（代表的にはステンレス）、セラミックスまたはプラスチックなどを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムなどを用いることができる。また、アルミニウム箔をＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。
【０１５０】
また、スペーサ４２１はビーズスペーサであり、画素電極４２２と対向電極４２７との間の距離（セルギャップ）を制御するために設けられている。なお、絶縁層を選択的にエッチングすることで得られるスペーサ（ポストスペーサ）を用いていてもよい。
【０１５１】
また、別途形成された信号線駆動回路４１３と、走査線駆動回路４１４及び画素部４１２に与えられる各種の信号（電位）は、ＦＰＣ４１７（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）から引き回し配線４２４及び引き回し配線４２５を介して供給される。
【０１５２】
図１７では、接続端子４２６が、液晶素子４２３が有する画素電極４２２と同じ導電層によって形成されている。また、引き回し配線４２４及び引き回し配線４２５は、配線４２８と同じ導電層で形成されている。ただし、これに限定されない。
【０１５３】
接続端子４２６とＦＰＣ４１７が有する端子は、異方性導電層４２９を介して電気的に接続されている。
【０１５４】
なお、図示していないが、本実施の形態に示した液晶表示装置は、配向膜及び偏光板を有し、更にカラーフィルタや遮光層などを有していてもよい。
【０１５５】
図１８では、接続端子４２６が、発光素子４３０が有する画素電極と同じ導電層によって形成されている。また、引き回し配線４２５は、配線４２８と同じ導電層で形成されている。ただし、これに限定されない。
【０１５６】
なお、発光素子４３０からの光の取り出し方向に位置する基板である第２の基板は、透光性の基板を用いる。その場合には、ガラス板、プラスチック板またはポリエステルフィルム若しくはアクリルフィルムなどの透光性を有する材料からなる基板を用いる。発光素子４３０からの光の取り出し方向が第１の基板の方向である場合には、第１の基板として透光性基板を用いる。
【０１５７】
また、充填材４３１としては、窒素やアルゴンなどの不活性な気体、紫外線硬化樹脂または熱硬化樹脂などを用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラール）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。ここでは、例えば、窒素を用いるとよい。
【０１５８】
また、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）またはカラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止層を設けてもよい。
【０１５９】
以上説明したように、実施の形態１で説明した薄膜トランジスタを用いて表示装置を作製することができる。
【０１６０】
（実施の形態３）
本実施の形態では、実施の形態２にて説明した表示装置を搭載した電子機器について図面を参照して説明する。このような電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０１６１】
電子機器として、例えば電子ペーパーが挙げられる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカードなどの各種カードにおける情報の表示などに用いることができる。電子機器の一例を図１９（Ａ）に示す。
【０１６２】
図１９（Ａ）は、電子書籍の一例を示している。図１９（Ａ）に示す電子書籍は、筐体５００及び筐体５０１で構成されている。筐体５００及び筐体５０１は、蝶番５０４により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍と同様に扱うことができる。
【０１６３】
筐体５００には表示部５０２が組み込まれ、筐体５０１には表示部５０３が組み込まれている。表示部５０２及び表示部５０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１９（Ａ）では表示部５０２）に文章を表示し、左側の表示部（図１９（Ａ）では表示部５０３）に画像を表示することができる。表示部５０２及び表示部５０３には、実施の形態２に示した表示装置を適用することができる。
【０１６４】
また、図１９（Ａ）では、筐体５００に操作部などを備えた例を示している。例えば、筐体５００は、電源入力端子５０５、操作キー５０６、スピーカ５０７などを備えている。操作キー５０６は、例えば頁を送る機能を備えることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、図１９（Ａ）に示す電子書籍には、電子辞書としての機能を持たせてもよい。
【０１６５】
また、図１９（Ａ）に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよい。無線通信により、電子書籍サーバから所望の書籍データなどを購入し、ダウンロードする構成とすることもできる。
【０１６６】
図１９（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、図１９（Ｂ）に示すデジタルフォトフレームは、筐体５１１に表示部５１２が組み込まれている。表示部５１２は、各種画像を表示することが可能であり、例えば、デジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。表示部５１２は、実施の形態２に示した表示装置を適用することができる。
【０１６７】
なお、図１９（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子、記録媒体挿入部などを備える構成とするとよい。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部５１２に表示させることができる。
【０１６８】
また、図１９（Ｂ）に示すデジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０１６９】
図１９（Ｃ）は、テレビジョン装置の一例を示している。図１９（Ｃ）に示すテレビジョン装置は、筐体５２１に表示部５２２が組み込まれている。表示部５２２により、映像を表示することができる。また、ここでは、スタンド５２３により筐体５２１を支持した構成を示している。表示部５２２は、実施の形態２に示した表示装置を適用することができる。
【０１７０】
図１９（Ｃ）に示すテレビジョン装置の操作は、筐体５２１が備える操作スイッチや、リモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部５２２に表示される映像を操作することができる。また、リモコン操作機に、該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよく、該リモコン操作機が備える表示部に実施の形態２に示した表示装置を適用してもよい。
【０１７１】
なお、図１９（Ｃ）に示すテレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、片方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０１７２】
図１９（Ｄ）は、携帯電話機の一例を示している。図１９（Ｄ）に示す携帯電話機は、筐体５３１に組み込まれた表示部５３２の他、操作ボタン５３３、操作ボタン５３７、外部接続ポート５３４、スピーカ５３５、及びマイク５３６などを備えている。表示部５３２は、実施の形態２に示した表示装置を適用することができる。
【０１７３】
図１９（Ｄ）に示す携帯電話機は、表示部５３２がタッチパネルであってもよく、指などの接触により、表示部５３２の表示内容を操作することができる構成を有していてもよい。この場合、電話の発信或いはメールの作成などは、表示部５３２に指などを接触させることにより行うことができる。
【０１７４】
表示部５３２の画面は主として３つのモードがある。第１のモードは、画像の表示を主とする表示モードであり、第２のモードは、文字などの情報の入力を主とする入力モードである。第３のモードは表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０１７５】
例えば、電話の発信、或いはメールを作成する場合には、表示部５３２を、文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合には、表示部５３２の画面の大部分を使用してキーボードまたは番号ボタンを表示させることが好ましい。
【０１７６】
また、図１９（Ｄ）に示す携帯電話機の内部に、ジャイロ、加速度センサなどの傾きを検出するセンサを備えた検出装置を設けることで、携帯電話機の向き（縦または横）を判別して、表示部５３２の表示情報を自動的に切り替える構成とすることもできる。
【０１７７】
また、画面モードの切り替えは、表示部５３２への接触、または筐体５３１の操作ボタン５３７の操作により行われる構成とすればよい。また、表示部５３２に表示される画像の種類によって切り替える構成としてもよい。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える構成にすればよい。
【０１７８】
また、入力モードにおいて、表示部５３２の光センサで検出される信号を検知し、表示部５３２のタッチ操作による入力が一定期間行われない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０１７９】
表示部５３２は、イメージセンサとして機能させることもできる。例えば、表示部５３２を掌や指で触れ、掌紋及び指紋などをイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【実施例１】
【０１８０】
本実施例では、実施の形態１で説明したように作製した薄膜トランジスタの電気的特性の測定結果などについて説明する。
【０１８１】
図１０は、図１及び図２に示す薄膜トランジスタにおけるゲート電圧に対するドレイン電流の電流−電圧特性を示す曲線（以下、Ｉ−Ｖ曲線と記す。）を示す。なお、上記の実施の形態にて説明したように、ここでは、ソース電極及びドレイン電極層は仕事関数の高い材料であるモリブデンにより形成されている。図１０（Ａ）は、図２に示す薄膜トランジスタのＩ−Ｖ曲線を示し、図１０（Ｂ）は、図１に示す薄膜トランジスタのＩ−Ｖ曲線を示す。なお、ここで、薄膜トランジスタのサイズは図２０に示す通りである。
【０１８２】
上記の実施の形態にて説明したように、図１０（Ａ）と図１０（Ｂ）を比較すると、ソース電極及びドレイン電極層をモリブデンにより形成した場合には、図１に示す薄膜トランジスタのオフ電流は図２に示す薄膜トランジスタのオフ電流と比較して非常に大きい。これではスイッチング素子として正常に動作させることは困難である。図１１（Ａ）と図１１（Ｂ）を比較すると、図１に示す薄膜トランジスタのオフ電流は、図２に示す薄膜トランジスタのオフ電流との間に大きな違いが見られない。従って、図１に示す薄膜トランジスタの場合に、ソース電極及びドレイン電極層を仕事関数の低い材料により形成することが特に有効である。
【０１８３】
図３は、図４に示す薄膜トランジスタのＩ−Ｖ曲線を示す。図４（Ａ）は、第１の半導体層１０６を有さず、他の構成は図１に示す薄膜トランジスタと同様である。ただし、第２の半導体層１０８は非晶質半導体により形成したものである。図４（Ｂ）は、第１の半導体層２０６を有さず、他の構成は図２に示す薄膜トランジスタと同様である。ただし、第２の半導体層２０８は非晶質半導体により形成したものである。すなわち、図４（Ａ）及び図４（Ｂ）に示す薄膜トランジスタは、チャネル形成領域が非晶質半導体層により構成されている薄膜トランジスタである。なお、ソース電極及びドレイン電極層は図１０と同様に、モリブデンにより形成されている。ここで、薄膜トランジスタのサイズは図２０と同様である。
【０１８４】
図３によると、チャネル形成領域が非晶質半導体層により構成されている薄膜トランジスタでは、ゲート電極層が半導体層の全面と重畳する構造（図４（Ａ）に示す構造）と、ゲート電極層が半導体層の一部のみと重畳した構造（図４（Ｂ）に示す構造）では、Ｉ−Ｖ曲線に大きな違いが見られないことがわかる。従って、第１の半導体層が結晶性半導体層である場合に、ソース電極及びドレイン電極層を仕事関数の低い材料により形成することが特に有効である。
【符号の説明】
【０１８５】
１００ 基板
１０２ ゲート電極層
１０４ ゲート絶縁層
１０６ 第１の半導体層
１０８ 第２の半導体層
１１０ 不純物半導体層
１１２ ソース電極及びドレイン電極層
１１４ 保護層
１１６ 開口部
１１８ 画素電極層
１３０ 部分
１３１ 部分
１３２ 部分
１５０ 第１の半導体膜
１５２ 第２の半導体膜
１５４ 不純物半導体膜
１５６ レジストマスク
１５８ 第２の半導体層
１６０ 不純物半導体層
１６２ 積層体
１６４ 導電膜
１６６ レジストマスク
２００ 基板
２０２ ゲート電極層
２０４ ゲート絶縁層
２０６ 第１の半導体層
２０８ 第２の半導体層
２１０ 不純物半導体層
２１２ ソース電極及びドレイン電極層
２１４ 保護層
２１６ 開口部
２１８ 画素電極層
２３０ 部分
２３１ 部分
２５０ａ 反応室
２５０ｂ 反応室
２５０ｃ 反応室
２５０ｄ 反応室
２５２ 高周波電源
２５４ 整合器
２５８ ガス供給手段
２５８ａ ガス供給手段
２５８ｂ ガス供給手段
２５８ｃ ガス供給手段
２５８ｄ ガス供給手段
２５８ｅ ガス供給手段
２５８ｆ ガス供給手段
２６０ バタフライバルブ
２６２ コンダクタンスバルブ
２６４ ターボ分子ポンプ
２６６ ドライポンプ
２６８ クライオポンプ
２７０ ロード／アンロード室
２７２ 共通室
２７４ ゲートバルブ
２７６ 搬送機構
４００ 画素部
４０２ 走査線駆動回路
４０３ 信号線駆動回路
４０４ シフトレジスタ
４０５ アナログスイッチ
４０６ シフトレジスタ
４０７ バッファ
４１１ 基板
４１２ 画素部
４１３ 信号線駆動回路
４１４ 走査線駆動回路
４１５ シール材
４１６ 基板
４１７ ＦＰＣ
４１８ 液晶層
４１９ 薄膜トランジスタ
４２０ 薄膜トランジスタ
４２１ スペーサ
４２２ 画素電極
４２３ 液晶素子
４２４ 配線
４２５ 配線
４２６ 接続端子
４２７ 対向電極
４２８ 配線
４２９ 異方性導電層
４３０ 発光素子
４３１ 充填材
５００ 筐体
５０１ 筐体
５０２ 表示部
５０３ 表示部
５０４ 蝶番
５０５ 電源入力端子
５０６ 操作キー
５０７ スピーカ
５１１ 筐体
５１２ 表示部
５２１ 筐体
５２２ 表示部
５２３ スタンド
５３１ 筐体
５３２ 表示部
５３３ 操作ボタン
５３４ 外部接続ポート
５３５ スピーカ
５３６ マイク
５３７ 操作ボタン
【特許請求の範囲】
【請求項１】
ゲート電極層と、
第１の半導体層と、
前記第１の半導体層上に接して設けられた前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、
前記ゲート電極層と前記第１の半導体層との間に接して設けられたゲート絶縁層と、
前記第２の半導体層に接して設けられた不純物半導体層と、
前記不純物半導体層及び前記第１及び第２の半導体層に一部が接して設けられたソース電極及びドレイン電極層と、を有し、
前記第１の半導体層のゲート電極層側は全面が前記ゲート電極層と重畳し、
前記第１の半導体層と前記ソース電極及びドレイン電極層が接する部分のポテンシャル障壁は０．５ｅＶ以上であることを特徴とする薄膜トランジスタ。
【請求項２】
ゲート電極層と、
第１の半導体層と、
前記第１の半導体層上に接して設けられた前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、
前記ゲート電極層と前記第１の半導体層との間に接して設けられたゲート絶縁層と、
前記第２の半導体層に接して設けられた不純物半導体層と、
前記不純物半導体層及び前記第１及び第２の半導体層に一部が接して設けられたソース電極及びドレイン電極層と、を有し、
前記第１の半導体層のゲート電極層側は全面が前記ゲート電極層と重畳し、
前記ソース電極及びドレイン電極層を形成する材料の仕事関数φと、真空準位と前記第１の半導体層の移動度端の底との差χと、前記第１の半導体層の禁制帯幅Ｅｇについて、
Ｅｇ＋χ−φが０．５ｅＶ以上であることを特徴とする薄膜トランジスタ。
【請求項３】
請求項１または請求項２において、
前記第２の半導体層の禁制帯幅は、前記ソース電極及びドレイン電極層が接する前記第１の半導体層の禁制帯幅よりも大きいことを特徴とする薄膜トランジスタ。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１の半導体層は結晶性半導体を有し、
前記第２の半導体層は非晶質半導体を有することを特徴とする薄膜トランジスタ。
【請求項１】
ゲート電極層と、
第１の半導体層と、
前記第１の半導体層上に接して設けられた前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、
前記ゲート電極層と前記第１の半導体層との間に接して設けられたゲート絶縁層と、
前記第２の半導体層に接して設けられた不純物半導体層と、
前記不純物半導体層及び前記第１及び第２の半導体層に一部が接して設けられたソース電極及びドレイン電極層と、を有し、
前記第１の半導体層のゲート電極層側は全面が前記ゲート電極層と重畳し、
前記第１の半導体層と前記ソース電極及びドレイン電極層が接する部分のポテンシャル障壁は０．５ｅＶ以上であることを特徴とする薄膜トランジスタ。
【請求項２】
ゲート電極層と、
第１の半導体層と、
前記第１の半導体層上に接して設けられた前記第１の半導体層よりもキャリア移動度が低い第２の半導体層と、
前記ゲート電極層と前記第１の半導体層との間に接して設けられたゲート絶縁層と、
前記第２の半導体層に接して設けられた不純物半導体層と、
前記不純物半導体層及び前記第１及び第２の半導体層に一部が接して設けられたソース電極及びドレイン電極層と、を有し、
前記第１の半導体層のゲート電極層側は全面が前記ゲート電極層と重畳し、
前記ソース電極及びドレイン電極層を形成する材料の仕事関数φと、真空準位と前記第１の半導体層の移動度端の底との差χと、前記第１の半導体層の禁制帯幅Ｅｇについて、
Ｅｇ＋χ−φが０．５ｅＶ以上であることを特徴とする薄膜トランジスタ。
【請求項３】
請求項１または請求項２において、
前記第２の半導体層の禁制帯幅は、前記ソース電極及びドレイン電極層が接する前記第１の半導体層の禁制帯幅よりも大きいことを特徴とする薄膜トランジスタ。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１の半導体層は結晶性半導体を有し、
前記第２の半導体層は非晶質半導体を有することを特徴とする薄膜トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−９６８９（Ｐ２０１１−９６８９Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−２８０１４４（Ｐ２００９−２８０１４４）
【出願日】平成２１年１２月１０日（２００９．１２．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年１２月１０日（２００９．１２．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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