半導体装置の製造方法
【課題】 従来では、埋込拡散層が、他の熱処理工程で必要以上に這い上がり、所望の耐圧特性が得られないという問題があった。
【解決手段】 本発明では、N型の埋込拡散層2を形成した後、素子間分離等に用いる溝部8のコーナー部9を丸めるため、ドライエッチングを行う。更に、溝部8を、例えば、CVD法によるNSG膜10で埋設し、分離領域を構成するトレンチ12は、例えば、CVD法によるHTO膜13及び多結晶シリコン膜14で埋設する。この製造方法により、N型の埋込拡散層2の必要以上の這い上がりを抑制し、所望の耐圧特性が得られる半導体装置を実現できる。
【解決手段】 本発明では、N型の埋込拡散層2を形成した後、素子間分離等に用いる溝部8のコーナー部9を丸めるため、ドライエッチングを行う。更に、溝部8を、例えば、CVD法によるNSG膜10で埋設し、分離領域を構成するトレンチ12は、例えば、CVD法によるHTO膜13及び多結晶シリコン膜14で埋設する。この製造方法により、N型の埋込拡散層2の必要以上の這い上がりを抑制し、所望の耐圧特性が得られる半導体装置を実現できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、熱酸化法による熱処理工程を低減し、埋込拡散層の拡散広がりを抑え、高周波特性を向上させる技術に関する。
【背景技術】
【0002】
従来の半導体装置の製造方法では、P型の半導体基板上に1層のN型のエピタキシャル層を形成する。このとき、基板とエピタキシャル層には、N型の埋込拡散層を形成する。そして、エピタキシャル層の所望の領域に、1000度程度のスチーム酸化により、LOCOS(Local Oxidation of Silicon)酸化膜を形成する。LOCOS酸化膜にトレンチを掘り下げ、該トレンチを熱酸化膜及びポリシリコンで埋設し、分離領域として用いる製法がある(例えば、特許文献1参照。)。
【0003】
従来の半導体装置の製造方法では、LOCOS法に替えて、STI(Shallow Trench Isolation)法を用い、半導体層表面の平坦性及び微細化を実現する製法がある。そして、該STI法では、ドライエッチングにより形成した溝を絶縁膜で埋設し、該絶縁膜上面からトレンチを形成する。その後、トレンチ内壁に熱酸化膜を形成し、CVD(Chemical Vapor Deposition)法により、CVD酸化膜を埋設するものがある(例えば、特許文献2参照。)。
【特許文献1】特開平10−303209号公報(第5−6頁、第2−8図)
【特許文献2】特開平9−8119号公報(第7−9頁、第2−8図)
【発明の開示】
【発明が解決しようとする課題】
【0004】
上述したように、従来の半導体装置の製造方法では、エピタキシャル層にLOCOS酸化膜を形成する際に、先ず、エピタキシャル層表面に、LOCOS酸化膜が形成される領域に開口部が設けられたシリコン窒化膜を選択的に形成する。そして、例えば、1000度程度のスチーム酸化を行うことで、LOCOS酸化膜を形成する。つまり、LOCOS酸化膜の形成時には、基板自体が、1000度程度の熱環境下におかれるため、既にエピタキシャル層に形成された埋込拡散層が、必要以上に、拡散されてしまう。
【0005】
特に、コレクタ領域での抵抗値の低減を目的とし、形成された埋込拡散層が、該熱環境下により必要以上に、這い上がり、あるいは、這い下がる。該埋込拡散層の這い上がりにより、ベース領域の底面からコレクタ領域の上面までの幅が狭くなる。そして、所望の耐圧特性が得られないという問題が発生する。また、埋込拡散層の這い上がりに対して、所望の耐圧を確保するために、エピタキシャル層を厚くし、埋込拡散層を深部に形成することで対処できる。しかしながら、エピタキシャル層を必要以上に厚く形成することとなり、工程負荷が大きくなるという問題が発生する。更に、エピタキシャル層を厚く形成することで、コレクタ領域での抵抗値も増大し、高周波特性が劣化するという問題が発生する。
【0006】
また、エピタキシャル層表面から溝及びトレンチを形成した後、溝及びトレンチのエッチングダメージ等を除去する。また、溝の上端部及び下端部を除去する。この際に、熱酸化法を用いて溝及びトレンチに熱酸化膜を形成した後に、該熱酸化膜を除去する。更に、トレンチ内壁を被覆する酸化膜を熱酸化法により形成する。つまり、熱酸化法を用いることで、基板自体が熱環境下におかれ、上述したように、埋込拡散層の這い上がり、あるいは、這い下がりにより、同様な問題が発生する。また、溝及びトレンチを形成する際に、熱酸化法を用いることで、溝の上端部からバーズビークが発生し、活性領域サイズが変わるという問題が発生する。
【0007】
また、上述したように、コレクタ領域の埋込拡散層が、必要以上に拡散することによる隣接素子間のショートを防止するため、分離領域を構成するトレンチを深く形成することが必要となる。そして、トレンチ形成による工程負荷、製造コストの増加を招くという問題が発生する。また、半導体素子としての、所望の耐圧特性を維持するために、エピタキシャル層を厚く形成することが必要となる。そして、トレンチ形成による工程負荷、製造コストの増加等を招くという問題が発生する。
【課題を解決するための手段】
【0008】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、コレクタ埋込拡散層が形成された半導体層に溝を形成し、少なくとも前記溝の上端部に位置する前記半導体層をエッチングにより除去する工程と、気相成長法により前記溝を第1の絶縁膜で埋設した後、前記第1の絶縁膜表面からトレンチを形成し、気相成長法により前記トレンチを第2の絶縁膜で埋設し、前記第1の絶縁膜及び前記第2の絶縁膜を研磨する工程と、前記半導体層表面からコレクタ拡散層、ベース拡散層及びエミッタ拡散層を形成する工程とを有することを特徴とする。従って、本発明では、コレクタ埋込拡散層を形成した後に、熱酸化法を用いる工程を大幅に低減することができる。そして、コレクタ埋込拡散層の必要以上の這い上がり、あるいは、這い下がりを抑制できる。また、溝の上端部に位置する半導体層をエッチングにより除去することで、該上端部の半導体層への熱応力及び電界の集中を緩和する。そして、該下端部の半導体層から結晶欠陥が発生することを低減することができる。
【0009】
また、本発明の半導体装置の製造方法では、前記研磨工程の後、前記半導体層表面に気相成長法により第3の絶縁膜を形成し、前記第3の絶縁膜が、少なくとも前記溝を埋設する前記第1の絶縁膜と前記半導体層との境界領域上面を覆うように、選択的に前記第3の絶縁膜を除去した後、前記半導体層上面にシリコン膜を形成する工程を有することを特徴とする。従って、本発明では、溝が形成される半導体層表面の端部とベース取り出し電極とが、直接、当接しないように、半導体層表面に第3の絶縁膜を形成する。そして、半導体層への熱応力及び電界の集中を緩和し、半導体層に結晶欠陥が発生することを低減する。また、半導体層に結晶欠陥が発生した場合でも、ベース電流の通過経路から結晶欠陥を離間させ、コレクタ−ベース間の接合リーク電流を低減できる。
【0010】
また、本発明の半導体装置の製造方法では、前記シリコン膜を選択的に除去し、ベース取り出し電極を形成し、気相成長法により前記半導体層上面に第4の絶縁膜を形成した後、前記第4の絶縁膜に開口部を形成し、前記開口部から露出する前記シリコン膜にコバルトシリサイド膜を形成する工程を有することを特徴とする。従って、本発明では、ベース取り出し電極表面にコバルトシリサイド膜を形成することで、接続抵抗及びベース取り出し電極での寄生抵抗を低減することができる。
【0011】
また、本発明の半導体装置の製造方法では、前記シリコン膜上面に形成された第5の絶縁膜に、前記コバルトシリサイド膜をストッパー膜としてコンタクトホールを形成する工程とを有することを特徴とする。従って、本発明では、ベース取り出し電極上面にコンタクトホールを形成する際に、コバルトシリサイド膜をエッチングストッパー膜として用いることができる。
【発明の効果】
【0012】
本発明では、半導体層表面から溝を形成した後、少なくとも溝の上端部の半導体層をエッチングし、除去する工程を有する。この工程により、溝を形成した後、絶縁膜を堆積する等の熱処理工程においても、半導体層に結晶欠陥が発生し難い構造を実現できる。そして、当該工程を熱酸化法に替えてエッチングにより行うことで、コレクタ埋込拡散層の這い上がり、あるいは、這い下がりを抑制できる。
【0013】
また、本発明では、溝をCVD法により堆積した絶縁膜で埋設する。また、分離領域を構成するトレンチをCVD法により堆積した絶縁膜で埋設する。これらの工程により、コレクタ埋込拡散層の這い上がり、あるいは、這い下がりを抑制できる。
【0014】
また、本発明では、ベース取り出し電極の表面にコバルトシリサイド膜を形成する。ベース取り出し電極では、コバルトシリサイド膜を介してコンタクトホールを埋設する金属層と接続する。そのことで、ベース取り出し電極での接続抵抗を低減し、ベース取り出し電極での寄生抵抗を低減できる。
【0015】
また、本発明では、ベース取り出し電極上に堆積された絶縁膜の開口部から露出する、ベース取り出し電極表面にコバルトシリサイド膜を形成する。そして、ベース取り出し電極上面にコンタクトホールを形成する際には、コバルトシリサイド膜をエッチングストッパー膜として用いることができる。
【発明を実施するための最良の形態】
【0016】
以下に、本発明の一実施の形態である半導体装置の製造方法について、図1〜図12を参照し、詳細に説明する。
【0017】
図1から図12は本実施の形態の半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、1つの素子形成領域に、例えば、NPN型のトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Nチャネル型のMOSトランジスタ、Pチャネル型のMOSトランジスタ、縦型PNPトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【0018】
先ず、図1に示す如く、P型の単結晶シリコン基板1を準備する。基板1の表面から、公知のフォトリソグラフィ技術により、N型の埋込拡散層2を形成する。その後、基板1をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板1に、例えば、1200℃程度の高温を与えると共に反応管内にSiHCl3ガスとH2ガスを導入する。そのことにより、基板1上に、例えば、比抵抗0.1〜2.0Ω・cm、厚さ0.5〜1.5μm程度のエピタキシャル層3を成長させる。その後、エピタキシャル層3の表面にシリコン酸化膜を形成する。尚、本実施の形態でのN型の埋込拡散層2が本発明の「コレクタ埋込拡散層」に対応する。
【0019】
公知のフォトリソグラフィ技術により、N型の拡散領域4を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、N型不純物、例えば、リン(P)を加速電圧80〜120keV、導入量1.0×1014〜1.0×1016/cm2でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。
【0020】
尚、本実施の形態での基板1及びエピタキシャル層3が本発明の「半導体層」に対応する。そして、本実施の形態では、基板1上に1層のエピタキシャル層3が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、N型の単結晶シリコン基板、化合物半導体基板でも良い。
【0021】
次に、図2に示す如く、エピタキシャル層3表面にシリコン酸化膜5を形成し、シリコン酸化膜5の上面にシリコン窒化膜6を形成する。そして、公知のフォトリソグラフィ技術により、溝部8を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、シリコン酸化膜5及びシリコン窒化膜6を除去した後、ドライエッチングによりエピタキシャル層3を5000Å程度除去する。エピタキシャル層3には、その表面から溝部8が形成される。尚、本実施の形態での溝部8が本発明の「溝」に対応し、本発明の「溝」は、エピタキシャル層3表面に対して窪んだ構造であれば良く、任意の製造方法により形成されても良い。
【0022】
次に、図3に示す如く、フォトレジストを除去した後、溝部8の上端部7が露出するように、シリコン酸化膜5及びシリコン窒化膜6の一部を除去する。そして、シリコン窒化膜6をエッチングマスクとして用い、例えば、等方性のドライエッチングを行う。このエッチング工程により、溝部8の上端部7及び下端部9に位置するエピタキシャル層3が除去される。そして、溝部8の上端部7及び下端部9の形状は、エッチング前の形状よりも鈍角な形状となる。実際には、溝部8の上端部7及び下端部9の形状は、丸め形状となる。
【0023】
つまり、本実施の形態では、溝部8の上端部7及び下端部9に位置するエピタキシャル層3を除去する際に、熱酸化法に替えてエッチングにより行うことで、N型の埋込拡散層2が必要以上に這い上がり、あるいは、這い下がることを抑制することができる。尚、N型の埋込拡散層2の這い上がりによる耐圧特性に影響を与えない範囲であれば、熱酸化法を用いる場合でも良い。また、このエッチング工程により、溝部8形成時のエッチングダメージも除去できる。
【0024】
次に、図4に示す如く、エピタキシャル層3上面に、高密度プラズマCVD(HDP(High Density Plasma CVD)法により、NSG(Non−Doped−Silicate Glass)膜10を堆積する。このとき、溝部8を埋設するように、NSG膜10を、例えば、6000Å程度堆積する。
【0025】
NSG膜10の上面に、減圧CVD法により、約800℃の温度条件下で、HTO(High Temparature Oxide)膜11を堆積する。このとき、HTO膜11を、例えば、3000Å〜5000Åの範囲内で堆積する。そして、HTO膜11は、NSG膜10よりも段差被覆性に優れた膜である。一方、NSG膜10は、HTO膜11よりも埋め込み特性に優れており、上述したように、溝部8の埋設に用いられる。
【0026】
尚、本実施の形態でのNSG膜10及びHTO膜11が本発明の「第1の絶縁膜」に対応するが、本発明の「第1の絶縁膜」は溝部8を埋め込む膜であれば良い。また、本発明の「第1の絶縁膜」としては、少なくともNSG膜10のみでも良い。
【0027】
次に、図5に示す如く、公知のフォトリソグラフィ技術により、HTO膜11上面からドライエッチングにより、トレンチ12を形成する。そして、トレンチ12は、例えば、6μm程度の深さとなるように形成される。尚、トレンチ12を形成する工程時に、HTO膜11もその表面から除去され、トレンチ12形成後には、HTO膜11の膜厚も薄くなる。ここで、HTO膜11の膜厚を上述した範囲内で堆積するのは、HTO膜11の膜厚が3000Åよりも薄い場合には、エッチング不良の問題が発生することもあるからである。一方、HTO膜11の膜厚が5000Åよりも厚い場合には、NSG膜10及びHTO膜11をパターニングするのが困難となることもあるからである。
【0028】
その後、トレンチ12内及びHTO膜11の上面に、減圧CVD法により、約800℃の温度条件下で、HTO膜13を堆積する。HTO膜13は3000Å程度堆積され、トレンチ12の内壁からトレンチ12の一部が埋設される。その後、HTO膜13上面に、CVD法により、多結晶シリコン膜14を堆積する。多結晶シリコン膜14は8000Å程度堆積され、トレンチ12内は多結晶シリコン膜14により完全に埋設される。本実施の形態では、トレンチ12に対し、HTO膜13を埋設した後に、多結晶シリコン膜14を埋設する。この製造方法により、エピタキシャル層3上面への多結晶シリコン膜14の堆積量を低減できる。そして、後工程のCMP法では、多結晶シリコン膜14の研磨量を低減でき、高価なCMP法を用いた工程時間を短縮することができる。尚、本実施の形態でのHTO膜13及び多結晶シリコン膜14が本発明の「第2の絶縁膜」に対応するが、本発明の「第2の絶縁膜」はトレンチ12を埋め込み、分離領域としての役割を果たす膜であれば良い。
【0029】
次に、図6に示す如く、シリコン窒化膜6をストッパー膜として用い、CMP法により、NSG膜10、HTO膜11、13及び多結晶シリコン膜14を研磨し、少なくともそれらの一部を除去する。この工程により、溝部8はNSG膜10で埋設され、トレンチ12はHTO膜13及び多結晶シリコン膜14で埋設された構造が得られる。その後、シリコン窒化膜6を約160℃のリン酸により除去した後、シリコン酸化膜5をバッファードフッ酸(BHF)により除去する。
【0030】
そして、エピタキシャル層3の表面にCVD法によりシリコン酸化膜15を堆積した後、その上面を被覆するように、CVD法によりTEOS(Tetra−Ethyl−Orso−Silicate)膜16を堆積する。このとき、図示はしていないが、同一基板1に分離領域により複数の素子形成領域が形成され、その1つの素子形成領域にはMOSトランジスタが形成されている。そして、シリコン酸化膜15は、MOSトランジスタのゲート電極の保護膜として形成されるシリコン酸化膜と共用される。上述したように、シリコン酸化膜15及びTEOS膜16は、CVD法により堆積される。そのことで、N型の埋込拡散層2が、CVD法による熱環境下において、必要以上に這い上がり、あるいは、這い下がることを抑止することができる。
【0031】
尚、シリコン酸化膜15は、必ずしもCVD法により堆積される場合に限定するものではない。N型の埋込拡散層2の這い上がりによる耐圧特性に影響を与えない範囲であれば、熱酸化法により形成される場合でも良い。
【0032】
次に、NPN型のトランジスタの外部ベース領域19(図7参照)及び活性ベース領域20(図7参照)の形成領域に開口部17を形成するように、シリコン酸化膜15及びTEOS膜16を選択的に除去する。図示したように、開口部17は、溝部8の上端部18から一定の離間距離t1を有するように形成される。ここで、上端部18は、図2で上述したように、溝部の上端部7をエッチングにより除去することで、新たに形成される上端部のことをいう。そして、上端部18は、シリコン酸化膜15と当接しているエピタキシャル層3の境界領域のことをいう。この構造により、TEOS膜16上面に形成されるベース取り出し電極21(図7参照)と溝部8の上端部18とが当接することを防ぐことができる。そして、溝部8の上端部18からエピタキシャル層3に結晶欠陥が発生した場合でも、該結晶欠陥を介してコレクタ−ベース間のリーク電流の発生を低減することができる。尚、本実施の形態でのシリコン酸化膜15及びTEOS膜16が本発明の「第3の絶縁膜」に対応するが、本発明の「第3の絶縁膜」はベース取り出し電極21(図7参照)と溝部8の上端部18とが、直接、当接することを防ぐ絶縁膜であれば良い。
【0033】
次に、図7に示す如く、エピタキシャル層3の上面にアモルファスシリコン(a−Si)膜を2000Å程度堆積する。そして、その略全面に、P型不純物、例えば、フッ化ボロン(BF2)をイオン注入する。ここで、予め、a−Si形成ガス(H2とシリコンより成るガス、例えばシラン)に不純物を入れても良いし、不純物をデポジションしても良い。尚、本実施の形態では、a−Si膜を拡散源として使用すると共に、ベース取り出し電極21として活用する。そのため、抵抗値の制御や外部ベース領域19の濃度制御を正確に行うことができるイオン注入が好ましい。
【0034】
その後、a−Si膜を被覆するように、プラズマCVD法により、TEOS膜22を2000Å程度堆積する。ここで、TEOS膜22は、a−Si膜がPoly−Siに変換されないように、低温で堆積され、a−Si膜は、次工程のエッチング工程終了までa−Si状態で維持される。尚、本実施の形態でのTEOS膜22が本発明の「第4の絶縁膜」に対応するが、本発明の「第4の絶縁膜」はベース取り出し電極21とエミッタ取り出し電極27(図8参照)とを絶縁する膜であれば良い。
【0035】
次に、公知のフォトリソグラフィ技術により、活性ベース領域20の形成領域に開口部23を形成するように、a−Si膜及びTEOS膜22をエッチングにより、選択的に除去する。そして、パターニングされたa−Si膜は、ベース取り出し電極21として利用される。
【0036】
ここで、本実施の形態では、a−Si膜をPoly−Siに変換させないでパターニングするため、ベース取り出し電極21及び活性ベース領域20表面は、なだらかな表面に成る。つまり、活性ベース領域20が形成される表面に凸凹が形成されていないため、活性ベース領域20の拡散深さは何処をとってもほぼ均一となる。また、ベース取り出し電極21の側壁に凸凹がないことで、後工程において、成長させるシリコン酸化膜24やスペーサ26(図8参照)の形状に影響を与えることもない。
【0037】
次に、ベース取り出し電極21の側壁やエピタキシャル層3表面に100〜200Å程度のシリコン酸化膜24を形成する。そして、ベース取り出し電極21中の不純物がエピタキシャル層3に拡散され、外部ベース領域19が形成される。また、公知のフォトリソグラフィ技術により、活性ベース領域20を形成する部分に開口部が設けられたフォトレジスト25を選択マスクとして形成する。そして、シリコン酸化膜24を介して、P型不純物、例えば、フッ化ボロン(BF2)を加速電圧10〜30keV、導入量1.0×1012〜1.0×1014/cm2でイオン注入する。その後、フォトレジスト25を除去し、イオン注入した不純物を拡散する。ここで、エピタキシャル層3表面の接続領域は凸凹に成らず、平坦性を維持しているので、コンタクト抵抗を低減することができる。
【0038】
次に、図8に示す如く、活性ベース領域20に対応する、ベース取り出し電極21及びTEOS膜22の側壁にスペーサ26を形成する。このとき、スペーサ26は、a−Si膜またはPoly−Si膜で形成され、異方性エッチングにより形成される。その後、活性ベース領域20表面のシリコン酸化膜24を、例えば、ウェットエッチングにより除去する。
【0039】
露出した活性ベース領域20上面を含め、Poly−Siまたはa−Siから成るシリコン膜を堆積する。そして、シリコン膜には、エミッタ取り出し電極の抵抗値、エミッタ領域の不純物濃度が考慮され、N型不純物、例えば、ヒ素(As)を加速電圧80〜120keV、導入量1.0×1014〜1.0×1016/cm2でイオン注入する。その後、公知のフォトリソグラフィ技術により、シリコン膜をエッチングにより、選択的に除去し、エミッタ取り出し電極27を形成する。ここで、ベース取り出し電極21とエミッタ取り出し電極27とは、TEOS膜22及びシリコン酸化膜24により絶縁されている。
【0040】
次に、図9に示す如く、エピタキシャル層3表面に、例えば、減圧CVD法により、TEOS膜28を堆積する。そして、公知のフォトリソグラフィ技術により、N型の拡散領域4が露出するように、シリコン酸化膜15及びTEOS膜16、28をドライエッチングで選択的に除去する。このとき、N型の拡散領域4のみが露出するように、エッチング条件を設定できる。そのため、エピタキシャル層3の表面がオーバーエッチングされることを大幅に低減することができる。
【0041】
次に、図10に示す如く、公知のフォトリソグラフィ技術により、ベース取り出し電極21の一部が露出するように、TEOS膜16、28をドライエッチングで選択的に除去する。このとき、ベース取り出し電極21上面に堆積されたTEOS膜16、28の膜厚のみを考慮して、エッチングの条件を設定できる。そのため、ベース取り出し電極21の表面がオーバーエッチングされることを大幅に低減することができる。
【0042】
その後、エミッタ取り出し電極21上面及び側面のTEOS膜28を除去する。そして、露出しているN型の拡散領域4上面、ベース取り出し電極21上面及びエミッタ取り出し電極27上面に、選択的にコバルト層を形成し、アニール処理した後に、コバルト層を除去する。この処理時の加熱環境下において、露出しているN型の拡散領域4表面、ベース取り出し電極21表面及びエミッタ取り出し電極27表面には、コバルトシリサイド(CoSi2)膜29が形成される。
【0043】
尚、コバルト層を堆積し、アニール処理時の加熱環境下において、エミッタ取り出し電極27内に注入し、拡散された不純物が、エミッタ取り出し電極27から固相拡散する。そして、活性ベース領域20の表面にN型のエミッタ領域30を形成する。
【0044】
次に、図11に示す如く、エピタキシャル層3上面に、CVD法により、シリコン窒化膜(図示せず)を堆積する。その後、シリコン窒化膜上面に液体SOG(Spin On Glass)を塗布し、SOG膜31を形成する。そして、SOG膜31上面に、減圧CVD法により、TEOS膜32を堆積する。
【0045】
TEOS膜32表面の平坦性を確保するために、CMP法により、基板1の表面側からエッチバックする。そして、公知のフォトリソグラフィ技術により、例えば、CHF3+O2系のガスを用いたドライエッチングで、SOG膜31、TEOS膜32等にコンタクトホール33、34、35を形成する。
【0046】
このとき、図示の如く、コレクタ電極用のコンタクトホール33の深さが最も深く、コンタクトホール33を形成するエッチング条件で、コンタクトホール33、34、35を同時に形成する。上述したように、N型の拡散領域4表面、ベース取り出し電極21表面及びエミッタ取り出し電極27表面には、コバルトシリサイド膜29が形成されている。そして、コバルトシリサイド膜29をドライエッチングの際のエッチングストッパー膜として利用する。その結果、同一工程でコンタクトホール33、34、35を形成しても、特に、ベース取り出し電極21表面及びエミッタ取り出し電極27表面がオーバーエッチングされることを防ぐことができる。その後、露出したコバルトシリサイド膜29表面、コンタクトホール33、34、35側壁及びTEOS膜32表面に、バリアメタル膜36を形成する。
【0047】
尚、本実施の形態でのシリコン窒化膜(図示せず)、SOG膜31及びTEOS膜32が本発明の「第5の絶縁膜」に対応するが、本発明の「第5の絶縁膜」はベース取り出し電極21上面に形成された絶縁膜であれば良い。
【0048】
最後に、図12に示す如く、コンタクトホール33、34、35内をタングステン(W)膜37で埋設する。そして、W膜37及びバリアメタル膜36上面に、CVD法により、アルミ銅(AlCu)膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術により、AlCu膜及びバリアメタル膜を選択的に除去し、コレクタ電極38、エミッタ電極39、ベース電極40を形成する。
【0049】
上述したように、本実施の形態では、N型の埋込拡散層2を形成した後に、例えば、熱酸化法等の高温処理工程を低減する。そして、N型の埋込拡散層2が、後工程の熱処理により必要以上に這い上がり、あるいは、這い下がることを防止する。この製造方法により、エピタキシャル層3の厚みを薄くできるので、工程負荷を低減できる。また、エピタキシャル層3の厚みを薄くすることで、分離領域を構成するトレンチ12の深さを浅くでき、工程負荷を低減できる。
【0050】
また、N型の拡散領域4表面、ベース取り出し電極21表面及びエミッタ取り出し電極27表面に形成されたコバルトシリサイド膜29は、コンタクトホール33、34、35を形成する際のエッチングストッパー膜として用いられる。そして、コバルトシリサイド膜29は、マスクずれが考慮され、コンタクトホール領域よりも広い領域に形成される。特に、ベース取り出し電極21では、電流は基板1と水平方向にも流れるので、コバルトシリサイド膜29により低抵抗化を実現できる。
【0051】
また、上述した製造方法により形成された半導体装置では、エピタキシャル層3の厚みを薄くしても、ベース領域の底面からコレクタ領域の上面までの幅を確保でき、所望の耐圧特性を得ることができる。更に、エピタキシャル層3の厚みが薄くなることで、コレクタ領域での抵抗値が下がり、高周波特性も向上させることができる。一方、N型の埋込拡散層2の這い下がりを低減することで、半導体基板とコレクタ領域との間の寄生容量が低減し、高周波特性を維持することができる。
【0052】
尚、本実施の形態では、気相成長法として、例えば、CVD法を用いる場合について説明したが、CVD法に限定するものではない。その他にも、蒸着等の物理的気相成長法を用いる場合でも良い。つまり、熱酸化法のように、半導体基板に高温の熱処理を加える工程を大幅に低減できる製法であれば良い。また、シリサイドとして、コバルトシリサイド膜を用いる場合について説明したが、この場合に限定するものではない。例えば、コバルトシリサイド膜に替えて、モリブデンシリサイド(MoSi2)膜、タングステンシリサイド(WSi2)膜、チタンシリサイド(TiSi2)膜、ニッケルシリサイド(NiSi2)膜、プラチナシリサイド(PtSi2)膜等を用いても、上述した効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【0053】
【図1】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図2】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図3】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図4】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図5】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図6】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図7】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図8】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図9】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図10】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図11】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図12】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【0054】
2 N型の埋込拡散層
3 エピタキシャル層
4 N型の拡散領域
8 溝部
10 NSG膜
11 HTO膜
12 トレンチ
13 HTO膜
14 多結晶シリコン膜
15 シリコン酸化膜
16 TEOS膜
18 上端部
21 ベース取り出し電極
22 TEOS膜
27 エミッタ取り出し電極
28 TEOS膜
29 コバルトシリサイド膜
35 コンタクトホール
【技術分野】
【0001】
本発明は、熱酸化法による熱処理工程を低減し、埋込拡散層の拡散広がりを抑え、高周波特性を向上させる技術に関する。
【背景技術】
【0002】
従来の半導体装置の製造方法では、P型の半導体基板上に1層のN型のエピタキシャル層を形成する。このとき、基板とエピタキシャル層には、N型の埋込拡散層を形成する。そして、エピタキシャル層の所望の領域に、1000度程度のスチーム酸化により、LOCOS(Local Oxidation of Silicon)酸化膜を形成する。LOCOS酸化膜にトレンチを掘り下げ、該トレンチを熱酸化膜及びポリシリコンで埋設し、分離領域として用いる製法がある(例えば、特許文献1参照。)。
【0003】
従来の半導体装置の製造方法では、LOCOS法に替えて、STI(Shallow Trench Isolation)法を用い、半導体層表面の平坦性及び微細化を実現する製法がある。そして、該STI法では、ドライエッチングにより形成した溝を絶縁膜で埋設し、該絶縁膜上面からトレンチを形成する。その後、トレンチ内壁に熱酸化膜を形成し、CVD(Chemical Vapor Deposition)法により、CVD酸化膜を埋設するものがある(例えば、特許文献2参照。)。
【特許文献1】特開平10−303209号公報(第5−6頁、第2−8図)
【特許文献2】特開平9−8119号公報(第7−9頁、第2−8図)
【発明の開示】
【発明が解決しようとする課題】
【0004】
上述したように、従来の半導体装置の製造方法では、エピタキシャル層にLOCOS酸化膜を形成する際に、先ず、エピタキシャル層表面に、LOCOS酸化膜が形成される領域に開口部が設けられたシリコン窒化膜を選択的に形成する。そして、例えば、1000度程度のスチーム酸化を行うことで、LOCOS酸化膜を形成する。つまり、LOCOS酸化膜の形成時には、基板自体が、1000度程度の熱環境下におかれるため、既にエピタキシャル層に形成された埋込拡散層が、必要以上に、拡散されてしまう。
【0005】
特に、コレクタ領域での抵抗値の低減を目的とし、形成された埋込拡散層が、該熱環境下により必要以上に、這い上がり、あるいは、這い下がる。該埋込拡散層の這い上がりにより、ベース領域の底面からコレクタ領域の上面までの幅が狭くなる。そして、所望の耐圧特性が得られないという問題が発生する。また、埋込拡散層の這い上がりに対して、所望の耐圧を確保するために、エピタキシャル層を厚くし、埋込拡散層を深部に形成することで対処できる。しかしながら、エピタキシャル層を必要以上に厚く形成することとなり、工程負荷が大きくなるという問題が発生する。更に、エピタキシャル層を厚く形成することで、コレクタ領域での抵抗値も増大し、高周波特性が劣化するという問題が発生する。
【0006】
また、エピタキシャル層表面から溝及びトレンチを形成した後、溝及びトレンチのエッチングダメージ等を除去する。また、溝の上端部及び下端部を除去する。この際に、熱酸化法を用いて溝及びトレンチに熱酸化膜を形成した後に、該熱酸化膜を除去する。更に、トレンチ内壁を被覆する酸化膜を熱酸化法により形成する。つまり、熱酸化法を用いることで、基板自体が熱環境下におかれ、上述したように、埋込拡散層の這い上がり、あるいは、這い下がりにより、同様な問題が発生する。また、溝及びトレンチを形成する際に、熱酸化法を用いることで、溝の上端部からバーズビークが発生し、活性領域サイズが変わるという問題が発生する。
【0007】
また、上述したように、コレクタ領域の埋込拡散層が、必要以上に拡散することによる隣接素子間のショートを防止するため、分離領域を構成するトレンチを深く形成することが必要となる。そして、トレンチ形成による工程負荷、製造コストの増加を招くという問題が発生する。また、半導体素子としての、所望の耐圧特性を維持するために、エピタキシャル層を厚く形成することが必要となる。そして、トレンチ形成による工程負荷、製造コストの増加等を招くという問題が発生する。
【課題を解決するための手段】
【0008】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、コレクタ埋込拡散層が形成された半導体層に溝を形成し、少なくとも前記溝の上端部に位置する前記半導体層をエッチングにより除去する工程と、気相成長法により前記溝を第1の絶縁膜で埋設した後、前記第1の絶縁膜表面からトレンチを形成し、気相成長法により前記トレンチを第2の絶縁膜で埋設し、前記第1の絶縁膜及び前記第2の絶縁膜を研磨する工程と、前記半導体層表面からコレクタ拡散層、ベース拡散層及びエミッタ拡散層を形成する工程とを有することを特徴とする。従って、本発明では、コレクタ埋込拡散層を形成した後に、熱酸化法を用いる工程を大幅に低減することができる。そして、コレクタ埋込拡散層の必要以上の這い上がり、あるいは、這い下がりを抑制できる。また、溝の上端部に位置する半導体層をエッチングにより除去することで、該上端部の半導体層への熱応力及び電界の集中を緩和する。そして、該下端部の半導体層から結晶欠陥が発生することを低減することができる。
【0009】
また、本発明の半導体装置の製造方法では、前記研磨工程の後、前記半導体層表面に気相成長法により第3の絶縁膜を形成し、前記第3の絶縁膜が、少なくとも前記溝を埋設する前記第1の絶縁膜と前記半導体層との境界領域上面を覆うように、選択的に前記第3の絶縁膜を除去した後、前記半導体層上面にシリコン膜を形成する工程を有することを特徴とする。従って、本発明では、溝が形成される半導体層表面の端部とベース取り出し電極とが、直接、当接しないように、半導体層表面に第3の絶縁膜を形成する。そして、半導体層への熱応力及び電界の集中を緩和し、半導体層に結晶欠陥が発生することを低減する。また、半導体層に結晶欠陥が発生した場合でも、ベース電流の通過経路から結晶欠陥を離間させ、コレクタ−ベース間の接合リーク電流を低減できる。
【0010】
また、本発明の半導体装置の製造方法では、前記シリコン膜を選択的に除去し、ベース取り出し電極を形成し、気相成長法により前記半導体層上面に第4の絶縁膜を形成した後、前記第4の絶縁膜に開口部を形成し、前記開口部から露出する前記シリコン膜にコバルトシリサイド膜を形成する工程を有することを特徴とする。従って、本発明では、ベース取り出し電極表面にコバルトシリサイド膜を形成することで、接続抵抗及びベース取り出し電極での寄生抵抗を低減することができる。
【0011】
また、本発明の半導体装置の製造方法では、前記シリコン膜上面に形成された第5の絶縁膜に、前記コバルトシリサイド膜をストッパー膜としてコンタクトホールを形成する工程とを有することを特徴とする。従って、本発明では、ベース取り出し電極上面にコンタクトホールを形成する際に、コバルトシリサイド膜をエッチングストッパー膜として用いることができる。
【発明の効果】
【0012】
本発明では、半導体層表面から溝を形成した後、少なくとも溝の上端部の半導体層をエッチングし、除去する工程を有する。この工程により、溝を形成した後、絶縁膜を堆積する等の熱処理工程においても、半導体層に結晶欠陥が発生し難い構造を実現できる。そして、当該工程を熱酸化法に替えてエッチングにより行うことで、コレクタ埋込拡散層の這い上がり、あるいは、這い下がりを抑制できる。
【0013】
また、本発明では、溝をCVD法により堆積した絶縁膜で埋設する。また、分離領域を構成するトレンチをCVD法により堆積した絶縁膜で埋設する。これらの工程により、コレクタ埋込拡散層の這い上がり、あるいは、這い下がりを抑制できる。
【0014】
また、本発明では、ベース取り出し電極の表面にコバルトシリサイド膜を形成する。ベース取り出し電極では、コバルトシリサイド膜を介してコンタクトホールを埋設する金属層と接続する。そのことで、ベース取り出し電極での接続抵抗を低減し、ベース取り出し電極での寄生抵抗を低減できる。
【0015】
また、本発明では、ベース取り出し電極上に堆積された絶縁膜の開口部から露出する、ベース取り出し電極表面にコバルトシリサイド膜を形成する。そして、ベース取り出し電極上面にコンタクトホールを形成する際には、コバルトシリサイド膜をエッチングストッパー膜として用いることができる。
【発明を実施するための最良の形態】
【0016】
以下に、本発明の一実施の形態である半導体装置の製造方法について、図1〜図12を参照し、詳細に説明する。
【0017】
図1から図12は本実施の形態の半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、1つの素子形成領域に、例えば、NPN型のトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Nチャネル型のMOSトランジスタ、Pチャネル型のMOSトランジスタ、縦型PNPトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【0018】
先ず、図1に示す如く、P型の単結晶シリコン基板1を準備する。基板1の表面から、公知のフォトリソグラフィ技術により、N型の埋込拡散層2を形成する。その後、基板1をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板1に、例えば、1200℃程度の高温を与えると共に反応管内にSiHCl3ガスとH2ガスを導入する。そのことにより、基板1上に、例えば、比抵抗0.1〜2.0Ω・cm、厚さ0.5〜1.5μm程度のエピタキシャル層3を成長させる。その後、エピタキシャル層3の表面にシリコン酸化膜を形成する。尚、本実施の形態でのN型の埋込拡散層2が本発明の「コレクタ埋込拡散層」に対応する。
【0019】
公知のフォトリソグラフィ技術により、N型の拡散領域4を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、N型不純物、例えば、リン(P)を加速電圧80〜120keV、導入量1.0×1014〜1.0×1016/cm2でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。
【0020】
尚、本実施の形態での基板1及びエピタキシャル層3が本発明の「半導体層」に対応する。そして、本実施の形態では、基板1上に1層のエピタキシャル層3が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、N型の単結晶シリコン基板、化合物半導体基板でも良い。
【0021】
次に、図2に示す如く、エピタキシャル層3表面にシリコン酸化膜5を形成し、シリコン酸化膜5の上面にシリコン窒化膜6を形成する。そして、公知のフォトリソグラフィ技術により、溝部8を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、シリコン酸化膜5及びシリコン窒化膜6を除去した後、ドライエッチングによりエピタキシャル層3を5000Å程度除去する。エピタキシャル層3には、その表面から溝部8が形成される。尚、本実施の形態での溝部8が本発明の「溝」に対応し、本発明の「溝」は、エピタキシャル層3表面に対して窪んだ構造であれば良く、任意の製造方法により形成されても良い。
【0022】
次に、図3に示す如く、フォトレジストを除去した後、溝部8の上端部7が露出するように、シリコン酸化膜5及びシリコン窒化膜6の一部を除去する。そして、シリコン窒化膜6をエッチングマスクとして用い、例えば、等方性のドライエッチングを行う。このエッチング工程により、溝部8の上端部7及び下端部9に位置するエピタキシャル層3が除去される。そして、溝部8の上端部7及び下端部9の形状は、エッチング前の形状よりも鈍角な形状となる。実際には、溝部8の上端部7及び下端部9の形状は、丸め形状となる。
【0023】
つまり、本実施の形態では、溝部8の上端部7及び下端部9に位置するエピタキシャル層3を除去する際に、熱酸化法に替えてエッチングにより行うことで、N型の埋込拡散層2が必要以上に這い上がり、あるいは、這い下がることを抑制することができる。尚、N型の埋込拡散層2の這い上がりによる耐圧特性に影響を与えない範囲であれば、熱酸化法を用いる場合でも良い。また、このエッチング工程により、溝部8形成時のエッチングダメージも除去できる。
【0024】
次に、図4に示す如く、エピタキシャル層3上面に、高密度プラズマCVD(HDP(High Density Plasma CVD)法により、NSG(Non−Doped−Silicate Glass)膜10を堆積する。このとき、溝部8を埋設するように、NSG膜10を、例えば、6000Å程度堆積する。
【0025】
NSG膜10の上面に、減圧CVD法により、約800℃の温度条件下で、HTO(High Temparature Oxide)膜11を堆積する。このとき、HTO膜11を、例えば、3000Å〜5000Åの範囲内で堆積する。そして、HTO膜11は、NSG膜10よりも段差被覆性に優れた膜である。一方、NSG膜10は、HTO膜11よりも埋め込み特性に優れており、上述したように、溝部8の埋設に用いられる。
【0026】
尚、本実施の形態でのNSG膜10及びHTO膜11が本発明の「第1の絶縁膜」に対応するが、本発明の「第1の絶縁膜」は溝部8を埋め込む膜であれば良い。また、本発明の「第1の絶縁膜」としては、少なくともNSG膜10のみでも良い。
【0027】
次に、図5に示す如く、公知のフォトリソグラフィ技術により、HTO膜11上面からドライエッチングにより、トレンチ12を形成する。そして、トレンチ12は、例えば、6μm程度の深さとなるように形成される。尚、トレンチ12を形成する工程時に、HTO膜11もその表面から除去され、トレンチ12形成後には、HTO膜11の膜厚も薄くなる。ここで、HTO膜11の膜厚を上述した範囲内で堆積するのは、HTO膜11の膜厚が3000Åよりも薄い場合には、エッチング不良の問題が発生することもあるからである。一方、HTO膜11の膜厚が5000Åよりも厚い場合には、NSG膜10及びHTO膜11をパターニングするのが困難となることもあるからである。
【0028】
その後、トレンチ12内及びHTO膜11の上面に、減圧CVD法により、約800℃の温度条件下で、HTO膜13を堆積する。HTO膜13は3000Å程度堆積され、トレンチ12の内壁からトレンチ12の一部が埋設される。その後、HTO膜13上面に、CVD法により、多結晶シリコン膜14を堆積する。多結晶シリコン膜14は8000Å程度堆積され、トレンチ12内は多結晶シリコン膜14により完全に埋設される。本実施の形態では、トレンチ12に対し、HTO膜13を埋設した後に、多結晶シリコン膜14を埋設する。この製造方法により、エピタキシャル層3上面への多結晶シリコン膜14の堆積量を低減できる。そして、後工程のCMP法では、多結晶シリコン膜14の研磨量を低減でき、高価なCMP法を用いた工程時間を短縮することができる。尚、本実施の形態でのHTO膜13及び多結晶シリコン膜14が本発明の「第2の絶縁膜」に対応するが、本発明の「第2の絶縁膜」はトレンチ12を埋め込み、分離領域としての役割を果たす膜であれば良い。
【0029】
次に、図6に示す如く、シリコン窒化膜6をストッパー膜として用い、CMP法により、NSG膜10、HTO膜11、13及び多結晶シリコン膜14を研磨し、少なくともそれらの一部を除去する。この工程により、溝部8はNSG膜10で埋設され、トレンチ12はHTO膜13及び多結晶シリコン膜14で埋設された構造が得られる。その後、シリコン窒化膜6を約160℃のリン酸により除去した後、シリコン酸化膜5をバッファードフッ酸(BHF)により除去する。
【0030】
そして、エピタキシャル層3の表面にCVD法によりシリコン酸化膜15を堆積した後、その上面を被覆するように、CVD法によりTEOS(Tetra−Ethyl−Orso−Silicate)膜16を堆積する。このとき、図示はしていないが、同一基板1に分離領域により複数の素子形成領域が形成され、その1つの素子形成領域にはMOSトランジスタが形成されている。そして、シリコン酸化膜15は、MOSトランジスタのゲート電極の保護膜として形成されるシリコン酸化膜と共用される。上述したように、シリコン酸化膜15及びTEOS膜16は、CVD法により堆積される。そのことで、N型の埋込拡散層2が、CVD法による熱環境下において、必要以上に這い上がり、あるいは、這い下がることを抑止することができる。
【0031】
尚、シリコン酸化膜15は、必ずしもCVD法により堆積される場合に限定するものではない。N型の埋込拡散層2の這い上がりによる耐圧特性に影響を与えない範囲であれば、熱酸化法により形成される場合でも良い。
【0032】
次に、NPN型のトランジスタの外部ベース領域19(図7参照)及び活性ベース領域20(図7参照)の形成領域に開口部17を形成するように、シリコン酸化膜15及びTEOS膜16を選択的に除去する。図示したように、開口部17は、溝部8の上端部18から一定の離間距離t1を有するように形成される。ここで、上端部18は、図2で上述したように、溝部の上端部7をエッチングにより除去することで、新たに形成される上端部のことをいう。そして、上端部18は、シリコン酸化膜15と当接しているエピタキシャル層3の境界領域のことをいう。この構造により、TEOS膜16上面に形成されるベース取り出し電極21(図7参照)と溝部8の上端部18とが当接することを防ぐことができる。そして、溝部8の上端部18からエピタキシャル層3に結晶欠陥が発生した場合でも、該結晶欠陥を介してコレクタ−ベース間のリーク電流の発生を低減することができる。尚、本実施の形態でのシリコン酸化膜15及びTEOS膜16が本発明の「第3の絶縁膜」に対応するが、本発明の「第3の絶縁膜」はベース取り出し電極21(図7参照)と溝部8の上端部18とが、直接、当接することを防ぐ絶縁膜であれば良い。
【0033】
次に、図7に示す如く、エピタキシャル層3の上面にアモルファスシリコン(a−Si)膜を2000Å程度堆積する。そして、その略全面に、P型不純物、例えば、フッ化ボロン(BF2)をイオン注入する。ここで、予め、a−Si形成ガス(H2とシリコンより成るガス、例えばシラン)に不純物を入れても良いし、不純物をデポジションしても良い。尚、本実施の形態では、a−Si膜を拡散源として使用すると共に、ベース取り出し電極21として活用する。そのため、抵抗値の制御や外部ベース領域19の濃度制御を正確に行うことができるイオン注入が好ましい。
【0034】
その後、a−Si膜を被覆するように、プラズマCVD法により、TEOS膜22を2000Å程度堆積する。ここで、TEOS膜22は、a−Si膜がPoly−Siに変換されないように、低温で堆積され、a−Si膜は、次工程のエッチング工程終了までa−Si状態で維持される。尚、本実施の形態でのTEOS膜22が本発明の「第4の絶縁膜」に対応するが、本発明の「第4の絶縁膜」はベース取り出し電極21とエミッタ取り出し電極27(図8参照)とを絶縁する膜であれば良い。
【0035】
次に、公知のフォトリソグラフィ技術により、活性ベース領域20の形成領域に開口部23を形成するように、a−Si膜及びTEOS膜22をエッチングにより、選択的に除去する。そして、パターニングされたa−Si膜は、ベース取り出し電極21として利用される。
【0036】
ここで、本実施の形態では、a−Si膜をPoly−Siに変換させないでパターニングするため、ベース取り出し電極21及び活性ベース領域20表面は、なだらかな表面に成る。つまり、活性ベース領域20が形成される表面に凸凹が形成されていないため、活性ベース領域20の拡散深さは何処をとってもほぼ均一となる。また、ベース取り出し電極21の側壁に凸凹がないことで、後工程において、成長させるシリコン酸化膜24やスペーサ26(図8参照)の形状に影響を与えることもない。
【0037】
次に、ベース取り出し電極21の側壁やエピタキシャル層3表面に100〜200Å程度のシリコン酸化膜24を形成する。そして、ベース取り出し電極21中の不純物がエピタキシャル層3に拡散され、外部ベース領域19が形成される。また、公知のフォトリソグラフィ技術により、活性ベース領域20を形成する部分に開口部が設けられたフォトレジスト25を選択マスクとして形成する。そして、シリコン酸化膜24を介して、P型不純物、例えば、フッ化ボロン(BF2)を加速電圧10〜30keV、導入量1.0×1012〜1.0×1014/cm2でイオン注入する。その後、フォトレジスト25を除去し、イオン注入した不純物を拡散する。ここで、エピタキシャル層3表面の接続領域は凸凹に成らず、平坦性を維持しているので、コンタクト抵抗を低減することができる。
【0038】
次に、図8に示す如く、活性ベース領域20に対応する、ベース取り出し電極21及びTEOS膜22の側壁にスペーサ26を形成する。このとき、スペーサ26は、a−Si膜またはPoly−Si膜で形成され、異方性エッチングにより形成される。その後、活性ベース領域20表面のシリコン酸化膜24を、例えば、ウェットエッチングにより除去する。
【0039】
露出した活性ベース領域20上面を含め、Poly−Siまたはa−Siから成るシリコン膜を堆積する。そして、シリコン膜には、エミッタ取り出し電極の抵抗値、エミッタ領域の不純物濃度が考慮され、N型不純物、例えば、ヒ素(As)を加速電圧80〜120keV、導入量1.0×1014〜1.0×1016/cm2でイオン注入する。その後、公知のフォトリソグラフィ技術により、シリコン膜をエッチングにより、選択的に除去し、エミッタ取り出し電極27を形成する。ここで、ベース取り出し電極21とエミッタ取り出し電極27とは、TEOS膜22及びシリコン酸化膜24により絶縁されている。
【0040】
次に、図9に示す如く、エピタキシャル層3表面に、例えば、減圧CVD法により、TEOS膜28を堆積する。そして、公知のフォトリソグラフィ技術により、N型の拡散領域4が露出するように、シリコン酸化膜15及びTEOS膜16、28をドライエッチングで選択的に除去する。このとき、N型の拡散領域4のみが露出するように、エッチング条件を設定できる。そのため、エピタキシャル層3の表面がオーバーエッチングされることを大幅に低減することができる。
【0041】
次に、図10に示す如く、公知のフォトリソグラフィ技術により、ベース取り出し電極21の一部が露出するように、TEOS膜16、28をドライエッチングで選択的に除去する。このとき、ベース取り出し電極21上面に堆積されたTEOS膜16、28の膜厚のみを考慮して、エッチングの条件を設定できる。そのため、ベース取り出し電極21の表面がオーバーエッチングされることを大幅に低減することができる。
【0042】
その後、エミッタ取り出し電極21上面及び側面のTEOS膜28を除去する。そして、露出しているN型の拡散領域4上面、ベース取り出し電極21上面及びエミッタ取り出し電極27上面に、選択的にコバルト層を形成し、アニール処理した後に、コバルト層を除去する。この処理時の加熱環境下において、露出しているN型の拡散領域4表面、ベース取り出し電極21表面及びエミッタ取り出し電極27表面には、コバルトシリサイド(CoSi2)膜29が形成される。
【0043】
尚、コバルト層を堆積し、アニール処理時の加熱環境下において、エミッタ取り出し電極27内に注入し、拡散された不純物が、エミッタ取り出し電極27から固相拡散する。そして、活性ベース領域20の表面にN型のエミッタ領域30を形成する。
【0044】
次に、図11に示す如く、エピタキシャル層3上面に、CVD法により、シリコン窒化膜(図示せず)を堆積する。その後、シリコン窒化膜上面に液体SOG(Spin On Glass)を塗布し、SOG膜31を形成する。そして、SOG膜31上面に、減圧CVD法により、TEOS膜32を堆積する。
【0045】
TEOS膜32表面の平坦性を確保するために、CMP法により、基板1の表面側からエッチバックする。そして、公知のフォトリソグラフィ技術により、例えば、CHF3+O2系のガスを用いたドライエッチングで、SOG膜31、TEOS膜32等にコンタクトホール33、34、35を形成する。
【0046】
このとき、図示の如く、コレクタ電極用のコンタクトホール33の深さが最も深く、コンタクトホール33を形成するエッチング条件で、コンタクトホール33、34、35を同時に形成する。上述したように、N型の拡散領域4表面、ベース取り出し電極21表面及びエミッタ取り出し電極27表面には、コバルトシリサイド膜29が形成されている。そして、コバルトシリサイド膜29をドライエッチングの際のエッチングストッパー膜として利用する。その結果、同一工程でコンタクトホール33、34、35を形成しても、特に、ベース取り出し電極21表面及びエミッタ取り出し電極27表面がオーバーエッチングされることを防ぐことができる。その後、露出したコバルトシリサイド膜29表面、コンタクトホール33、34、35側壁及びTEOS膜32表面に、バリアメタル膜36を形成する。
【0047】
尚、本実施の形態でのシリコン窒化膜(図示せず)、SOG膜31及びTEOS膜32が本発明の「第5の絶縁膜」に対応するが、本発明の「第5の絶縁膜」はベース取り出し電極21上面に形成された絶縁膜であれば良い。
【0048】
最後に、図12に示す如く、コンタクトホール33、34、35内をタングステン(W)膜37で埋設する。そして、W膜37及びバリアメタル膜36上面に、CVD法により、アルミ銅(AlCu)膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術により、AlCu膜及びバリアメタル膜を選択的に除去し、コレクタ電極38、エミッタ電極39、ベース電極40を形成する。
【0049】
上述したように、本実施の形態では、N型の埋込拡散層2を形成した後に、例えば、熱酸化法等の高温処理工程を低減する。そして、N型の埋込拡散層2が、後工程の熱処理により必要以上に這い上がり、あるいは、這い下がることを防止する。この製造方法により、エピタキシャル層3の厚みを薄くできるので、工程負荷を低減できる。また、エピタキシャル層3の厚みを薄くすることで、分離領域を構成するトレンチ12の深さを浅くでき、工程負荷を低減できる。
【0050】
また、N型の拡散領域4表面、ベース取り出し電極21表面及びエミッタ取り出し電極27表面に形成されたコバルトシリサイド膜29は、コンタクトホール33、34、35を形成する際のエッチングストッパー膜として用いられる。そして、コバルトシリサイド膜29は、マスクずれが考慮され、コンタクトホール領域よりも広い領域に形成される。特に、ベース取り出し電極21では、電流は基板1と水平方向にも流れるので、コバルトシリサイド膜29により低抵抗化を実現できる。
【0051】
また、上述した製造方法により形成された半導体装置では、エピタキシャル層3の厚みを薄くしても、ベース領域の底面からコレクタ領域の上面までの幅を確保でき、所望の耐圧特性を得ることができる。更に、エピタキシャル層3の厚みが薄くなることで、コレクタ領域での抵抗値が下がり、高周波特性も向上させることができる。一方、N型の埋込拡散層2の這い下がりを低減することで、半導体基板とコレクタ領域との間の寄生容量が低減し、高周波特性を維持することができる。
【0052】
尚、本実施の形態では、気相成長法として、例えば、CVD法を用いる場合について説明したが、CVD法に限定するものではない。その他にも、蒸着等の物理的気相成長法を用いる場合でも良い。つまり、熱酸化法のように、半導体基板に高温の熱処理を加える工程を大幅に低減できる製法であれば良い。また、シリサイドとして、コバルトシリサイド膜を用いる場合について説明したが、この場合に限定するものではない。例えば、コバルトシリサイド膜に替えて、モリブデンシリサイド(MoSi2)膜、タングステンシリサイド(WSi2)膜、チタンシリサイド(TiSi2)膜、ニッケルシリサイド(NiSi2)膜、プラチナシリサイド(PtSi2)膜等を用いても、上述した効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【0053】
【図1】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図2】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図3】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図4】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図5】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図6】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図7】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図8】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図9】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図10】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図11】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図12】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【0054】
2 N型の埋込拡散層
3 エピタキシャル層
4 N型の拡散領域
8 溝部
10 NSG膜
11 HTO膜
12 トレンチ
13 HTO膜
14 多結晶シリコン膜
15 シリコン酸化膜
16 TEOS膜
18 上端部
21 ベース取り出し電極
22 TEOS膜
27 エミッタ取り出し電極
28 TEOS膜
29 コバルトシリサイド膜
35 コンタクトホール
【特許請求の範囲】
【請求項1】
コレクタ埋込拡散層が形成された半導体層に溝を形成し、少なくとも前記溝の上端部に位置する前記半導体層をエッチングにより除去する工程と、
気相成長法により前記溝を第1の絶縁膜で埋設した後、前記第1の絶縁膜表面からトレンチを形成し、気相成長法により前記トレンチを第2の絶縁膜で埋設し、前記第1の絶縁膜及び前記第2の絶縁膜を研磨する工程と、
前記半導体層表面からコレクタ拡散層、ベース拡散層及びエミッタ拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項2】
前記研磨工程の後、前記半導体層表面に気相成長法により第3の絶縁膜を形成し、前記第3の絶縁膜が、少なくとも前記溝を埋設する前記第1の絶縁膜と前記半導体層との境界領域上面を覆うように、選択的に前記第3の絶縁膜を除去した後、前記半導体層上面にシリコン膜を形成する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記シリコン膜を選択的に除去し、ベース取り出し電極を形成し、気相成長法により前記半導体層上面に第4の絶縁膜を形成した後、前記第4の絶縁膜に開口部を形成し、前記開口部から露出する前記シリコン膜にコバルトシリサイド膜を形成する工程を有することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記シリコン膜上面に形成された第5の絶縁膜に、前記コバルトシリサイド膜をストッパー膜としてコンタクトホールを形成する工程とを有することを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項1】
コレクタ埋込拡散層が形成された半導体層に溝を形成し、少なくとも前記溝の上端部に位置する前記半導体層をエッチングにより除去する工程と、
気相成長法により前記溝を第1の絶縁膜で埋設した後、前記第1の絶縁膜表面からトレンチを形成し、気相成長法により前記トレンチを第2の絶縁膜で埋設し、前記第1の絶縁膜及び前記第2の絶縁膜を研磨する工程と、
前記半導体層表面からコレクタ拡散層、ベース拡散層及びエミッタ拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項2】
前記研磨工程の後、前記半導体層表面に気相成長法により第3の絶縁膜を形成し、前記第3の絶縁膜が、少なくとも前記溝を埋設する前記第1の絶縁膜と前記半導体層との境界領域上面を覆うように、選択的に前記第3の絶縁膜を除去した後、前記半導体層上面にシリコン膜を形成する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記シリコン膜を選択的に除去し、ベース取り出し電極を形成し、気相成長法により前記半導体層上面に第4の絶縁膜を形成した後、前記第4の絶縁膜に開口部を形成し、前記開口部から露出する前記シリコン膜にコバルトシリサイド膜を形成する工程を有することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記シリコン膜上面に形成された第5の絶縁膜に、前記コバルトシリサイド膜をストッパー膜としてコンタクトホールを形成する工程とを有することを特徴とする請求項3に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2006−49663(P2006−49663A)
【公開日】平成18年2月16日(2006.2.16)
【国際特許分類】
【出願番号】特願2004−230171(P2004−230171)
【出願日】平成16年8月6日(2004.8.6)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(301079202)岐阜三洋電子株式会社 (1)
【Fターム(参考)】
【公開日】平成18年2月16日(2006.2.16)
【国際特許分類】
【出願日】平成16年8月6日(2004.8.6)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(301079202)岐阜三洋電子株式会社 (1)
【Fターム(参考)】
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