半導体装置の製造方法
【課題】強誘電体キャパシタを備えた半導体装置の歩留まりを向上させることが可能な半導体装置の製造方法を提供すること。
【解決手段】第1層間絶縁膜11の上に第1導電膜23を形成する工程と、第1導電膜23の上に、結晶化した第1強誘電体膜24bを形成する工程と、第1強誘電体膜24bの上に、非晶質の第2強誘電体膜24cを形成する工程と、第2強誘電体膜24cに付着している不純物を除去する工程と、不純物を除去した後、第2強誘電体膜24cの上に第2導電膜25を形成する工程と、第2導電膜25を形成した後、第2強誘電体膜24cを結晶化させる工程と、第1、第2導電膜23、25及び第1、第2強誘電体膜24b、24cをパターニングすることにより、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aを備えたキャパシタQを形成する工程とを有する半導体装置の製造方法による。
【解決手段】第1層間絶縁膜11の上に第1導電膜23を形成する工程と、第1導電膜23の上に、結晶化した第1強誘電体膜24bを形成する工程と、第1強誘電体膜24bの上に、非晶質の第2強誘電体膜24cを形成する工程と、第2強誘電体膜24cに付着している不純物を除去する工程と、不純物を除去した後、第2強誘電体膜24cの上に第2導電膜25を形成する工程と、第2導電膜25を形成した後、第2強誘電体膜24cを結晶化させる工程と、第1、第2導電膜23、25及び第1、第2強誘電体膜24b、24cをパターニングすることにより、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aを備えたキャパシタQを形成する工程とを有する半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存したり読み出したりすることが可能な不揮発性メモリの開発が進められている。
【0003】
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
【0004】
このうち、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶し、フラッシュメモリよりも低電圧動作が可能であるという利点を有する。
【0005】
その強誘電体メモリの回路方式には1T1C方式と2T2C方式とがあるが、キャパシタ面積を縮小して高集積化を図るという点では1T1C方式の方が優れている。
【0006】
このようにキャパシタ面積を縮小する場合であっても、強誘電体キャパシタの動作電圧を更に低くするためには、キャパシタ誘電体膜を薄膜化し、強誘電体キャパシタの分極反転電圧を低くする必要がある。
【0007】
但し、単にキャパシタ誘電体膜を薄膜化し、現状と同じ電圧をキャパシタに印加したのでは、キャパシタ誘電体膜にかかる電界が現状よりも大きくなり、キャパシタ誘電体膜におけるリーク電流が増大するおそれがある。
【0008】
キャパシタ誘電体膜で発生するリーク電流の原因は、主に、キャパシタ誘電体膜中の結晶粒界に存在する空隙であると考えられる。
【0009】
通常、強誘電体膜を備えた強誘電体キャパシタの形成方法では、強誘電体膜を結晶化させるための結晶化アニールが行われる。結晶化アニールが施された強誘電体膜は、膜中の結晶粒界に空隙を有する。そして、上部電極を形成する際に、この空隙に上部電極が埋め込まれることにより、強誘電体膜の実効膜厚が薄くなり、リーク電流の増大が生じると考えられる。
【0010】
従って、この空隙を減らすことでリーク電流が低減され、薄膜化しても実使用に耐え得る程度にリーク電流が低減された強誘電体膜を得ることができる。
【0011】
この点に鑑み、特許文献1では、結晶化した第1強誘電体膜と非晶質の第2強誘電体膜との積層膜をキャパシタ誘電体膜としている。そして、第2強誘電体膜の上に上部電極用の導電膜を形成した後、非晶質の第2強誘電体膜に対して結晶化アニールを行うことにより、該第2強誘電体膜を結晶化している。
【0012】
これによれば、第1強誘電体膜中の空隙が非晶質の第2強誘電体膜によって埋め込まれるため、第1強誘電体膜の空隙が原因で発生するリーク電流を低減できる。
【0013】
しかしながら、非晶質の第2強誘電体膜は、大気中の物質を吸収し易く、またアニールによる収縮率も大きい。そのため、第2強誘電体膜の表層の汚染や、結晶化アニールの際に第2強誘電体膜から発生する脱ガス、更には結晶化アニール時に第2強誘電体膜に発生するストレス等によって、第2強誘電体膜と上部電極との密着性が低下し、上部電極の剥がれや浮きが生じてしまう。これにより、キャパシタの形状不良やパターン飛び等の不良が発生し、ひいては半導体装置の歩留まりが低下してしまう。
【0014】
そのような問題を回避するため、上部電極を形成する前に第2強誘電体膜を結晶化しておくことも考えられる。
【0015】
しかし、これでは、結晶化した第2強誘電体膜の結晶粒界に空隙が形成され、その空隙に上部電極の材料が埋め込まれてリークパスが形成されるので、キャパシタ誘電体膜を二層構造にしてリーク電流を防止するという元々の目的が達成できなくなってしまう。
【0016】
この他に、本願に関連する技術が下記の特許文献2、3にも開示されている。
【0017】
そのうち、特許文献2では、大気から遮断された雰囲気中で下部電極膜、強誘電体膜、及び上部電極膜を形成することにより、大気によって強誘電体膜が汚染されるのを防いでいる(段落番号0026)。
【0018】
また、特許文献3では、上部電極の上に保護膜が形成された状態でアニールを行うことにより、上部電極にヒロックが形成されるのを防止しつつ、プロセス中に強誘電体膜が受けたダメージを回復している(段落番号0034)。
【特許文献1】特開2006−318941号公報
【特許文献2】特開平11−54721号公報
【特許文献3】特開2006−222227号公報
【発明の開示】
【発明が解決しようとする課題】
【0019】
本発明の目的は、強誘電体キャパシタを備えた半導体装置の歩留まりを向上させることが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0020】
本発明の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第1導電膜を形成する工程と、前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、前記第2強誘電体膜の結晶化温度よりも低い基板温度で前記第2強誘電体膜をアニールする工程と、前記第2強誘電体膜の上に第2導電膜を形成する工程と、前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程とを有する半導体装置の製造方法が提供される。
【0021】
このように第2強誘電体膜をアニールすることにより、第2強誘電体膜に吸着した大気中の不純物が除去されたり、不純物が第2強誘電体膜に吸着し難くなったりするので、不純物が原因で発生する下部電極とキャパシタ誘電体膜との密着力の低下が防止され、プロセス中に下部電極が剥離するのを抑制することが可能となる。
【0022】
そのアニールは、例えば、水素が排除された非プラズマ雰囲気やプラズマ雰囲気で行うのが好ましい。
【0023】
この場合、アニール時の基板温度が第2強誘電体膜の結晶化温度以上だと、下部電極の形成前に第2強誘電体膜が結晶化し、下部電極を形成する際に該下部電極の材料が第2強誘電体膜の結晶粒界に入り込んでリークパスが形成されてしまう。よって、アニール時の基板温度は第2強誘電体膜の結晶化温度よりも低い温度に設定する必要がある。
【0024】
また、本発明の別の観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第1導電膜を形成する工程と、前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、前記第2強誘電体膜の表面を水洗する工程と、前記水洗の後、前記第2強誘電体膜の上に第2導電膜を形成する工程と、前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程とを有する半導体装置の製造方法が提供される。
【0025】
このように第2強誘電体膜を水洗することで、第2強誘電体膜に吸着した大気中の不純物が除去されるので、その不純物が原因でプロセス中に下部電極が剥離するのを抑制することが可能となる。
【発明の効果】
【0026】
本発明によれば、第2強誘電体膜に対してアニールや水洗を行うので、第2強誘電体膜の不純物が原因でキャパシタ誘電体膜と上部電極との密着性が低下するのを防止でき、上部電極の剥離に伴う歩留まりの低下を抑制することが可能となる。
【発明を実施するための最良の形態】
【0027】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【0028】
(1)第1実施形態
図1〜図7は、本発明の第1実施形態に係る半導体装置の製造途中の断面図である。
【0029】
この半導体装置は、プレーナ型のFeRAMであって、以下のようにして作製される。
【0030】
最初に、図1(a)に示す断面構造を得るまでの工程について説明する。
【0031】
まず、n型又はp型のシリコン(半導体)基板1の表面を熱酸化することにより素子分離絶縁膜2を形成し、この素子分離絶縁膜2でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【0032】
次いで、シリコン基板1の活性領域にp型不純物、例えばボロンを導入してpウェル3を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜4となる熱酸化膜を約6〜7nmの厚さに形成する。
【0033】
続いて、シリコン基板1の上側全面に、厚さ約50nmの非晶質シリコン膜と厚さ約150nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板1上にゲート電極5を形成する。
【0034】
そのゲート絶縁膜5は、pウェル3上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
【0035】
更に、ゲート電極5をマスクにするイオン注入により、ゲート電極5の横のシリコン基板1にn型不純物としてリンを導入し、第1、第2ソース/ドレインエクステンション6a、6bを形成する。
【0036】
その後に、シリコン基板1の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極5の横に絶縁性サイドウォール7として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
【0037】
続いて、この絶縁性サイドウォール7とゲート電極5をマスクにしながら、シリコン基板1に砒素等のn型不純物を再びイオン注入することにより、ゲート電極5の側方のシリコン基板1に第1、第2ソース/ドレイン領域8a、8bを形成する。
【0038】
更に、シリコン基板1の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第1、第2ソース/ドレイン領域8a、8bにおけるシリコン基板1上にコバルトシリサイド層等の高融点金属シリサイド層9を形成し、各ソース/ドレイン領域8a、8bを低抵抗化する。
【0039】
その後に、素子分離絶縁膜2の上等で未反応となっている高融点金属膜をウエットエッチングして除去する。
【0040】
ここまでの工程により、シリコン基板1の活性領域には、ゲート絶縁膜4、ゲート電極5、及び第1、第2ソース/ドレイン領域8a、8b等によって構成される第1、第2MOSトランジスタTR1、TR2が形成されたことになる。
【0041】
次に、図1(b)に示すように、シリコン基板1の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約200nmに形成し、それを酸化防止絶縁膜10とする。
【0042】
更に、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、この酸化防止絶縁膜10の上に第1層間絶縁膜11として酸化シリコン(SiO2)膜を厚さ約600nmに形成する。
【0043】
その後、CMP(Chemical Mechanical Polishing)法で第1層間絶縁膜11を研磨してその上面を平坦化する。このCMPにより、シリコン基板1の表面から第1層間絶縁膜11の表面まで、約785nmの膜厚となる。
【0044】
次いで、窒素雰囲気中で基板温度を650℃とするアニールを第1層間絶縁膜11に対して30分間行うことにより第1層間絶縁膜11の脱ガスを行う。
【0045】
更に、第1層間絶縁膜11の上に、下部電極密着膜12としてスパッタ法によりアルミナ(Al2O3)膜を20nm程度の厚さに形成する。
【0046】
次に、図1(c)に示すように、下部電極密着膜12の上に、スパッタ法により第1導電膜23としてプラチナ膜を厚さ約150nmに形成する。なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム(RuO2)膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜で第1導電膜23を構成してもよい。
【0047】
また、第1導電膜23を形成する前に下部電極密着膜12を形成したので、第1導電膜23と第1層間絶縁膜11との密着力が高められる。
【0048】
次に、図2(a)に示すように、PZTターゲットを用いるRF(Radio Frequency)スパッタ法により、第1導電膜23の上に第1強誘電体膜24bとしてPZT(Pb(Zrx, Ti1-x)O3(0≦x≦1))膜を厚さ約90nmに形成する。
【0049】
第1強誘電体膜24bはPZTに限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料で第1強誘電体膜24bを構成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物で第1強誘電体膜24bを構成してもよい。
【0050】
また、第1強誘電体膜24bの成膜方法もスパッタ法に限定されず、ゾル・ゲル法やMOCVD(Metal Organic CVD)法で第1強誘電体膜24bを形成するようにしてもよい。
【0051】
ところで、このようにスパッタ法で形成された第1強誘電体膜24bは、成膜直後では結晶化しておらず非晶質の状態となっており、強誘電体特性に乏しい。
【0052】
そこで、第1強誘電体膜24bを結晶化させるため、図2(b)に示すように、第1強誘電体膜24bに対して結晶化アニールを施す。その結晶化アニールは、酸素含有雰囲気、例えば酸素濃度が1.25%となるように調整された酸素とアルゴンよりなる雰囲気においてRTA(Rapid Thermal Anneal)により行われ、基板温度は600℃、処理時間は90秒とされる。
【0053】
これにより、第1強誘電体膜24bは結晶化し、その膜中にPZT結晶粒が多数形成される。
【0054】
なお、MOCVD法により第1強誘電体膜24bを形成する場合は、第1強誘電体膜24bは成膜の時点で結晶化しているので、上記の結晶化アニールは不要である。
【0055】
次に、図3(a)に示すように、第1強誘電体膜24bの上に、RFスパッタ法により第2強誘電体膜24cとして非晶質のPZT膜を厚さ約30nmに形成する。
【0056】
第2強誘電体膜24cはPZT膜に限定されず、PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料で第1強誘電体膜24bを構成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物で第1強誘電体膜24bを構成してもよい。
【0057】
これらの材料のうち、第1強誘電体膜24bと同じ材料で第2強誘電体膜24cを構成するのが好ましい。
【0058】
このように第2強誘電体膜24cを形成した後は、その上に上部電極用の第2導電膜を形成する工程に移る。
【0059】
なお、この例では、第2強誘電体膜24cを形成するためのスパッタチャンバと、その第2導電膜を形成するためのスパッタチャンバとが、クリーンルーム内においてそれぞれ別々の半導体製造装置に設けられていることを前提としている。
【0060】
そのため、第2強誘電体膜24cを形成した後、シリコン基板1は、第2導電膜用のスパッタチャンバに搬送するために一旦大気に曝されることになる。
【0061】
しかしながら、このようにシリコン基板1が大気に曝されると、大気中の有機物等の不純物が非晶質の第2強誘電体膜24cに吸着し、第2強誘電体膜24cと上記の第2導電膜との密着性が低下する恐れがある。
【0062】
そこで、本実施形態では、図3(b)に示すように、大気搬送時に第2強誘電体膜24cに付着した不純物を除去するために、非プラズマ雰囲気中において第2強誘電体膜24cをアニールする。
【0063】
そのアニールは、圧力が約5.0×10-6Paの減圧雰囲気において、基板温度を100〜350℃、例えば150℃とし、60秒間行われる。
【0064】
このアニール雰囲気は特に限定されない。但し、雰囲気中に水素等の還元性物質が存在すると、これらの物質によって第1、第2強誘電体膜24b、24cが還元されてその強誘電体特性が劣化してしまう。従って、水素が排除された雰囲気内で上記のアニールを行うのが好ましい。そのような雰囲気としては、例えば、Ar、N2、及びO2のいずれかの雰囲気がある。これらのうち、O2雰囲気中でアニールを行うと、第1、第2強誘電体膜24b、24cの酸素欠損が補われるという利点も得られる。
【0065】
また、雰囲気の圧力は大気圧でもよいが、上記のように減圧下でアニールを行う方が、第2強誘電体膜24cに付着している有機物等の不純物を除去し易い。
【0066】
ここで、このアニール時の基板温度をPZTの結晶化温度以上とすると、アニールによって第2強誘電体膜24cが結晶化してしまう。こうなると、第2強誘電体膜24c上に後述の第2導電膜を形成する際、第2強誘電体膜24cの結晶粒界に入り込んだ第2導電膜の材料によってリークパスが形成されてしまう。
【0067】
従って、第2強誘電体膜24cにおけるリーク電流を低減するため、このアニールの基板温度は、第2強誘電体膜24cの結晶化温度よりも低い温度にする必要がある。本実施形態のように第2強誘電体膜24cをPZTで形成する場合は、PZTの結晶化温度である450℃よりも低い温度でアニールをする必要がある。
【0068】
更に、このアニールの方法も特に限定されない。例えば、加熱用チャンバ、又はスパッタチャンバのステージを流用してアニールを行ってもよいし、RTAチャンバや炉を用いてアニールを行ってもよい。
【0069】
続いて、このアニールを終了した後、図4(a)に示すように、第2強誘電体膜24cの上に第2導電膜25としてスパッタ法により酸化イリジウム膜を厚さ約50nmに形成する。
【0070】
本実施形態では、図3(b)の工程において第2強誘電体膜24cが吸収した大気中の不純物をアニールにより予め除去しておいたので、該不純物によって第2強誘電体膜24cと第2導電膜25との密着性が低下するのを防止できる。
【0071】
その後に、酸素含有雰囲気中において第2強誘電体膜24cに対する結晶化アニールを行うことにより、非晶質の第2強誘電体膜24cを結晶化させると共に、その下の第1強誘電体膜24bの結晶性を更に高める。
【0072】
このアニールの条件は特に限定されないが、本実施形態では基板温度を708℃、処理時間を20秒とする。更に、アニールが行われる酸素含有雰囲気として、酸素濃度が1%に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。
【0073】
このように第2導電膜25が形成された状態で第2強誘電体膜24cを結晶化することにより、第2導電膜25を構成する酸化イリジウムが第2強誘電体膜24cの結晶粒界に入り込むのを防止でき、酸化イリジウムによって第2強誘電体膜24cにリークパスが形成されるのを抑制することができる。
【0074】
また、このアニールにより、第2導電膜25を通じて酸素が第2強誘電体膜24cに供給され、第2強誘電体膜24cの酸素欠損が補われるという利点も得られる。
【0075】
このような利点を得るために、第2導電膜25の厚さは酸素が透過しやすいように薄く、例えば10〜100nmとするのが好ましい。
【0076】
但し、このように薄い第2導電膜25が第2強誘電体膜24c上に形成されただけでは、後のエッチング工程等におけるダメージが第2導電膜25だけで吸収しきれず、第1、2強誘電体膜24b、24cが劣化する恐れがある。
【0077】
そこで、次の工程では、図4(b)に示すように、第1、第2強誘電体膜24b、24cを保護するための導電性保護膜26として、第2導電膜25の上にスパッタ法で酸化イリジウム膜を厚さ約200nmに形成する。
【0078】
次に、図5(a)に示すように、第1導電膜23、第1、第2強誘電体膜24b、24c、及び第2導電膜25を別々にパターニングする。
【0079】
これにより、シリコン基板1のセル領域には、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aをこの順に積層してなるキャパシタQが形成される。
【0080】
なお、下部電極23aは、キャパシタ誘電体膜24aからはみ出したコンタクト領域CRを有し、このコンタクト領域CRにおいて、後述の金属配線と下部電極23aとが電気的に接続されることになる。
【0081】
また、このパターニングでは下部電極密着膜12もエッチングされ、下部電極23aの下にのみ下部電極密着12が残される。
【0082】
続いて、図5(b)に示すように、水素等の還元性物質からキャパシタQを保護するためのキャパシタ保護絶縁膜32として、シリコン基板1の上側全面にスパッタ法によりアルミナ膜を厚さ約50nmに形成する。
【0083】
なお、キャパシタ保護絶縁膜32を形成した後に、プロセス中にキャパシタ誘電体24aが受けたダメージを回復させるために、酸素含有雰囲気中においてキャパシタ誘電体膜24aにアニールを施してもよい。このようなアニールは回復アニールとも呼ばれる。
【0084】
次に、図6(a)に示すように、シラン(SiH4)ガスを使用するHDPCVD(High Density Plasma CVD)法により、キャパシタ保護絶縁膜32上に酸化シリコン膜を厚さ約1500nmに形成し、その酸化シリコン膜を第2層間絶縁膜41とする。更に、第2層間絶縁膜41の上面をCMP法で研磨して平坦化する。
【0085】
その後に、第2層間絶縁膜41に対してN2Oプラズマ処理を行うことにより、第2層間絶縁膜41を脱水すると共に、第2層間絶縁膜41の上面を僅かに窒化して水分の再吸着を防止する。
【0086】
次に、図6(b)に示す断面構造を得るまでの工程について説明する。
【0087】
まず、フォトリソグラフィとドライエッチングにより、各膜10、11、32、41をパターニングして、第1、第2ソース/ドレイン領域8a、8bの上のこれらの膜に第1、第2ホール41a、41bを形成する。
【0088】
その後、第1、第2コンタクトホール41a、41bのそれぞれの内面と第2層間絶縁膜41の上面に、スパッタ法によりチタン膜と窒化チタン膜をそれぞれ厚さ20nm、50nmに形成し、これらの膜をグルー膜(密着膜)とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第1、第2コンタクトホール41a、41bを完全に埋め込む。
【0089】
その後に、第2層間絶縁膜41上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第1、第2コンタクトホール41a、41b内のみに第1、第2導電性プラグ61a、61bとして残す。各導電性プラグ61a、61bは、それぞれ第1、第2ソース/ドレイン領域8a、8bと電気的に接続される。
【0090】
ここで、第1、第2導電性プラグ61a、61bは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【0091】
そこで、次の工程では、図7(a)に示すように、シリコン基板1の上側全面に酸化防止絶縁膜55としてCVD法により酸窒化シリコン膜を厚さ約100nmに形成し、この酸化防止絶縁膜55により第1、第2導電性プラグ61a、61bの酸化を防止する。
【0092】
その後、フォトリソグラフィとドライエッチングにより、酸化防止絶縁膜55からキャパシタ保護絶縁膜32までをパターニングする。これにより、下部電極23aのコンタクト領域CR上のこれらの絶縁膜に第3ホール41cが形成されると共に、上部電極25aの上に第4ホール41dが形成される。
【0093】
その後に、ここまでの工程でキャパシタ誘電体膜24aが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板1を入れ、基板温度500℃、処理時間60分の条件で、キャパシタ誘電体膜24aに対して回復アニールを施す。
【0094】
次に、図7(b)に示す断面構造を得るまでの工程について説明する。
【0095】
まず、第2層間絶縁膜41と第1、第2導電性プラグ61a、61bのそれぞれの上面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約150nmの厚さの窒化チタン膜、約550nmの厚さの銅含有アルミニウム膜、約5nmの厚さのチタン膜、及び約150nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第3、第4ホール41c、41d内にも形成される。
【0096】
そして、フォトリソグラフィとドライエッチングでこの金属積層膜をパターニングすることにより、キャパシタQや導電性プラグ61a、61bに電気的に接続された金属配線62を形成する。
【0097】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度350℃、N2流量20リットル/分、及び処理時間30分の条件で第2層間絶縁膜41をアニールして脱水する。
【0098】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【0099】
図8は、この半導体装置の製造方法のフローチャートである。但し、同図では、様々な工程のうち主要工程S1〜S5のみを示してある。
【0100】
図8に示されるように、本実施形態では、工程S3において、非晶質の第2強誘電体膜24cに対して非プラズマ雰囲気中でアニールを行うことにより、第2強誘電体膜23cに付着した大気中の有機物等の不純物を除去するようにした。
【0101】
これにより、第2強誘電体膜24cが清浄化されると共に、第2強誘電体膜24cに対する結晶化アニール(工程S5)の際に、第2強誘電体膜24cから発生する脱ガスが低減される。その結果、第2導電膜25と第2強誘電体膜24cとの密着性が向上し、上部電極25aの膜剥がれや浮きといった不良を防止することができ、ひいては半導体装置の歩留まりを向上することができる。
【0102】
本願発明者は、このようなアニールによって実際に不良がどの程度減少するかを調査した。その調査で得られたウエハマップを示すと図9(a)、(b)のようになる。
【0103】
このうち、図9(a)は比較例に係るウエハマップであり、図9(b)は本実施形態に係るウエハマップである。
【0104】
図9(a)に示される比較例では、非晶質の第2強誘電体膜24cを形成後、工程S3のアニールを省き、大気中に第2強誘電体膜24cを三日間放置し、その後に第2導電膜25を形成した。
【0105】
図示のように、この場合は、黒丸で示される欠陥がシリコン基板1に極めて多数形成されてしまっている。これらの欠陥の殆どは、既述のような上部電極25aの膜剥がれに起因したものである。
【0106】
一方、図9(b)に示される本実施形態では、欠陥の数が上記した比較例よりもかなり少なくなっている。なお、同図に示される欠陥は、上部電極25aの膜剥がれとは別の要因によるものである。
【0107】
これらの結果から、第2導電膜25の形成前に第2強誘電体膜24cの不純物を除去することで、半導体装置の歩留まりが向上することが実際に確かめられた。
【0108】
なお、大気中には様々な不純物が含まれているが、本願発明者の調査では、第2導電膜25の剥離が発生する場合には第2強誘電体膜24cの表面に炭酸塩等が存在している可能性があることが明らかとなった。このことから、第2導電膜25が剥離する原因の一つは、大気中の有機物が強誘電体膜中の金属と反応して炭酸塩が生成されることであると考えられる。従って、二酸化炭素等の炭素源が排除された雰囲気内で上記のアニールを行うことで、第2強誘電体膜24cに付着している有機物等の不純物を効果的に除去することができ、第2導電膜25の剥離防止の効果が大きくなると期待できる。これについては、後述の第1、第2変形例及び第2実施形態でも同様である。
【0109】
次に、本発実施形態の変形例について説明する。
【0110】
(a)第1変形例
図10は、本変形例に係る半導体装置の製造方法について示すフローチャートである。なお、図10において、図8と同じ工程には図8と同じ工程番号を付してある。
【0111】
本変形例では、工程S3と工程S4とを、シリコン基板1を大気に曝すことなしに、連続して行う。このような処理は、例えば、工程S3で使用したアニールチャンバと同じ半導体製造装置に設けられたスパッタチャンバにおいて、工程S4で引き続き第2導電膜25を形成することで行うことができる。
【0112】
これにより、工程S3でアニールをした後の第2強誘電体膜24cに大気中の不純物等が再付着するのが防がれ、第2強誘電体膜24cと第2導電膜25との密着性を更に良好にすることが可能となる。
【0113】
なお、このように工程S3と工程S4とを連続して行う場合は、工程S3のアニールにおける基板温度を上記よりも若干低くしても、上部電極25aの剥がれ防止の効果が見られる。本願発明者の経験では、そのような効果が見られる基板温度は100〜250℃である。
【0114】
(b)第2変形例
図11は、本変形例に係る半導体装置の製造方法について示すフローチャートである。なお、図11において、図8と同じ工程には図8と同じ工程番号を付してある。
【0115】
本変形例では、工程S3において、第2強誘電体膜24cをプラズマ雰囲気中においてアニールすることにより、第2強誘電体膜24cが吸着した大気中の不純物を除去する。
【0116】
そのようなプラズマ雰囲気としては、例えば、O2プラズマ雰囲気又はN2Oプラズマ雰囲気がある。
【0117】
このうち、O2プラズマ雰囲気によるアニールは、例えばレジストを灰化して除去するためのアッシングチャンバを用いて行うことができる。また、アニールの条件は特に限定されないが、例えば基板温度150℃、圧力133Pa、処理時間30秒を採用し得る。
【0118】
なお、水素による第1、第2強誘電体膜24b、24cの還元防止のため、水素が排除されたプラズマ雰囲気でこのアニールを行うのが好ましく、H2プラズマやNH3プラズマを用いるのは好ましくない。
【0119】
(c)第3変形例
図12は、本変形例に係る半導体装置の製造方法について示すフローチャートである。なお、図12において、図8と同じ工程には図8と同じ工程番号を付してある。
【0120】
本変形例では、工程S3において、第2強誘電体膜24cの表面を水洗することにより、第2強誘電体膜24cが吸着した大気中の不純物を除去する。
【0121】
水洗の方法は特に限定されず、純水が溜められた液槽内に複数のシリコン基板1を一括して浸すバッチ式の洗浄装置を用いてもよいし、スピンナー上で回転しているシリコン基板1に純水を滴下して洗浄する枚葉式の洗浄装置を用いてもよい。
【0122】
また、このようにして水洗を行った後は、例えば、IPA(isopropyl alcohol)を含有する雰囲気内で第2強誘電体膜24cを乾燥させるIPA乾燥を行った後に、工程S4に移行し、第2強誘電体膜24cの上に第2導電膜25を形成する。
【0123】
なお、洗浄後の第2強誘電体膜24cの乾燥方法としては、上記のIPA乾燥のほかに、大気中における自然乾燥や、大気中でシリコン基板1を150℃程度に加熱する加熱乾燥もある。
【0124】
(2)第2実施形態
上記した第1実施形態とその変形例では、第2強誘電体膜24cが吸収した大気中の不純物をアニール等によって除去するという思想に基づいている。
【0125】
これに対し、本実施形態は、大気に曝されても不純物を吸収し難くなるような処理を第2強誘電体膜24cに対して行うという点で、第1実施形態と相違する。これ以外は第1実施形態と同様であり、FeRAMの基本構造も図1〜図7で説明した工程に従って形成され得る。
【0126】
図13は、本実施形態に係る半導体装置の製造方法の主要工程のみを抽出したフローチャートであって、第1実施形態で説明したのと同じ工程には第1実施形態と同じ工程番号を付してある。
【0127】
これに示されるように、本実施形態では、工程S2において非晶質の第2強誘電体膜24cを形成した後、該第2強誘電体膜24cを大気に曝すことなしに、その第2強誘電体膜24cをアニールする。
【0128】
このような第2強誘電体膜24cの形成とアニールとの連続処理は、例えば、スパッタチャンバにおいて第2強誘電体膜24cを形成した後、そのスパッタチャンバを引き続き使用し、該スパッタチャンバ内においてアニールすることで行うことができる。この場合、アニールの際にスパッタチャンバ内のPZTターゲットとステージとの間には電圧を印加しない。そして、ステージ温度を例えば350℃にし、チャンバ内の圧力を5.0×10-6Pa程度の圧力にまで減圧し、この状態を60秒間保持することにより、第2強誘電体膜24cに対するアニールを非プラズマ雰囲気中で行うことができる。
【0129】
但し、このアニールの際の基板温度を第2強誘電体膜24cの結晶化温度以上とすると、第1実施形態で説明したように、このアニールによって第2導電膜25の形成前に第2強誘電体膜24cが結晶化するので、第2強誘電体膜24cの結晶粒界に入り込んだ第2導電膜25によってリークパスが形成されてしまう。そのため、このアニールにおける基板温度は、第2強誘電体膜24cの結晶化温度よりも低い温度に設定する必要がある。例えば、第2強誘電体膜24cをPZTで構成する場合は、PZTの結晶化温度(450℃)よりも低い基板温度でこのアニールを行う必要がある。
【0130】
また、アニール雰囲気中に水素が含まれていると、水素によって第1、第2強誘電体膜24b、24cが還元されてその強誘電体特性が劣化してしまうので、水素が排除された雰囲気中でこのアニールを行うのが好ましい。
【0131】
このようにしてアニールを行うと、非晶質の第2強誘電体膜24cは、大気中の炭素等の不純物を吸収し難くなる。
【0132】
そのため、このアニールをしてから工程S4で第2導電膜25を形成するまでの間に第2強誘電体膜24cが大気に曝されても、大気中の不純物が原因で第2強誘電体膜24cと第2導電膜25との密着性が低下するのを防止できる。
【0133】
なお、第1実施形態において非プラズマ雰囲気で第2強誘電体膜24cをアニールする場合は、アニール時の基板温度を100〜350℃とすることで、第2強誘電体膜24cに吸着している大気中の不純物を除去することができた。
【0134】
これに対し、本実施形態のような不純物の吸着防止の効果は、工程S3におけるアニール時の基板温度を、上記よりも高い200〜400℃とすることで得られ易くなる。
【0135】
また、本実施形態において、上記のように非晶質の第2強誘電体膜24cをアニールする際、アニール雰囲気中に炭素が含まれていると、その炭素によって第2強誘電体膜24cの表面がかえって汚染されてしまい、第2強誘電体膜24cと第2導電膜25との密着力が低下する恐れがある。よって、第1実施形態と同様に、本実施形態でも、二酸化炭素等の炭素源が排除された雰囲気内でアニールを行うのが好ましい。
【0136】
以下に、本発明の特徴を付記する。
【0137】
(付記1) 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の結晶化温度よりも低い基板温度で前記第2強誘電体膜をアニールする工程と、
前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【0138】
(付記2) 前記第2強誘電体膜を結晶化させる工程の後、前記第1、第2導電膜及び前記第1、第2強誘電体膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする付記1に記載の半導体装置の製造方法。
【0139】
(付記3) 前記アニールは、水素が排除された非プラズマ雰囲気中又はプラズマ雰囲気中で行われることを特徴とする付記1又は2に記載の半導体装置の製造方法。
【0140】
(付記4) 前記非プラズマ雰囲気は、Ar、N2、及びO2のいずれかの雰囲気、若しくは減圧雰囲気であることを特徴とする付記3に記載の半導体装置の製造方法。
【0141】
(付記5) 前記プラズマ雰囲気は、O2プラズマ雰囲気又はN2Oプラズマ雰囲気であることを特徴とする付記3に記載の半導体装置の製造方法。
【0142】
(付記6) 前記第2強誘電体膜を形成する工程と、前記アニールをする工程との間に、前記第2強誘電体膜が大気に曝されることを特徴とする付記1〜5のいずれかに記載の半導体装置の製造方法。
【0143】
(付記7) 前記アニールにおける前記基板温度を100℃〜350℃の範囲に設定することを特徴とする付記6に記載の半導体装置の製造方法。
【0144】
(付記8) 前記アニールをした後、前記第2強誘電体膜を大気に曝すことなしに、前記第2導電膜を形成する工程に移ることを特徴とする付記1〜7に記載の半導体装置の製造方法。
【0145】
(付記9) 前記アニールにおける前記基板温度を100〜250℃の範囲に設定することを特徴とする付記8に記載の半導体装置の製造方法。
【0146】
(付記10) 前記第2強誘電体膜を形成した後、該第2強誘電体膜を大気に曝すことなしに、前記アニールする工程を実行することを特徴とする付記1〜5に記載の半導体装置の製造方法。
【0147】
(付記11) 前記第2強誘電体膜をアニールする工程と、前記第2導電膜を形成する工程との間に、前記第2強誘電体膜が大気に曝されることを特徴とする付記10に記載の半導体装置の製造方法。
【0148】
(付記12) 前記第2強誘電体膜をアニールする工程は、水素が排除された減圧雰囲気中で行われることを特徴とする付記11に記載の半導体装置の製造方法。
【0149】
(付記13) 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の表面を水洗する工程と、
前記水洗の後、前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【0150】
【図1】図1(a)〜(c)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図2】図2(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図3】図3(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図4】図4(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図5】図5(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図6】図6(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図7】図7(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その7)である。
【図8】図8は、本発明の第1実施形態に係る半導体装置の製造方法のフローチャートである。
【図9】図9(a)、(b)は、本発明の第1実施形態において、不良がどの程度減少するかを調査して得られたウエハマップである。
【図10】図10は、本発明の第1実施形態の第1変形例に係る半導体装置の製造方法について示すフローチャートである。
【図11】図11は、本発明の第1実施形態の第2変形例に係る半導体装置の製造方法について示すフローチャートである。
【図12】図12は、本発明の第1実施形態の第3変形例に係る半導体装置の製造方法について示すフローチャートである。
【図13】図13は、本発明の第2実施形態に係る半導体装置の製造方法のフローチャートである。
【符号の説明】
【0151】
1…シリコン基板、2…素子分離絶縁膜、3…pウェル、4…ゲート絶縁膜、5…ゲート電極、6a、6b…第1、第2ソース/ドレインエクステンション、7…絶縁性サイドウォール、8a、8b…第1、第2ソース/ドレイン領域、10…酸化防止絶縁膜、11…第1層間絶縁膜、12…下部電極密着膜、23…第1導電膜、23a…下部電極、24a…キャパシタ誘電体膜、24b…第1強誘電体膜、24c…第2強誘電体膜、25…第2導電膜、25a…上部電極、26…導電性保護膜、32…キャパシタ保護絶縁膜、41…第2層間絶縁膜、41a〜41c…第1〜第4ホール、55…酸化防止絶縁膜、61a、61b…第1、第2導電性プラグ、62…金属配線、Q…キャパシタ、TR1、TR2…第1、第2MOSトランジスタ。
【技術分野】
【0001】
本発明は半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存したり読み出したりすることが可能な不揮発性メモリの開発が進められている。
【0003】
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
【0004】
このうち、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶し、フラッシュメモリよりも低電圧動作が可能であるという利点を有する。
【0005】
その強誘電体メモリの回路方式には1T1C方式と2T2C方式とがあるが、キャパシタ面積を縮小して高集積化を図るという点では1T1C方式の方が優れている。
【0006】
このようにキャパシタ面積を縮小する場合であっても、強誘電体キャパシタの動作電圧を更に低くするためには、キャパシタ誘電体膜を薄膜化し、強誘電体キャパシタの分極反転電圧を低くする必要がある。
【0007】
但し、単にキャパシタ誘電体膜を薄膜化し、現状と同じ電圧をキャパシタに印加したのでは、キャパシタ誘電体膜にかかる電界が現状よりも大きくなり、キャパシタ誘電体膜におけるリーク電流が増大するおそれがある。
【0008】
キャパシタ誘電体膜で発生するリーク電流の原因は、主に、キャパシタ誘電体膜中の結晶粒界に存在する空隙であると考えられる。
【0009】
通常、強誘電体膜を備えた強誘電体キャパシタの形成方法では、強誘電体膜を結晶化させるための結晶化アニールが行われる。結晶化アニールが施された強誘電体膜は、膜中の結晶粒界に空隙を有する。そして、上部電極を形成する際に、この空隙に上部電極が埋め込まれることにより、強誘電体膜の実効膜厚が薄くなり、リーク電流の増大が生じると考えられる。
【0010】
従って、この空隙を減らすことでリーク電流が低減され、薄膜化しても実使用に耐え得る程度にリーク電流が低減された強誘電体膜を得ることができる。
【0011】
この点に鑑み、特許文献1では、結晶化した第1強誘電体膜と非晶質の第2強誘電体膜との積層膜をキャパシタ誘電体膜としている。そして、第2強誘電体膜の上に上部電極用の導電膜を形成した後、非晶質の第2強誘電体膜に対して結晶化アニールを行うことにより、該第2強誘電体膜を結晶化している。
【0012】
これによれば、第1強誘電体膜中の空隙が非晶質の第2強誘電体膜によって埋め込まれるため、第1強誘電体膜の空隙が原因で発生するリーク電流を低減できる。
【0013】
しかしながら、非晶質の第2強誘電体膜は、大気中の物質を吸収し易く、またアニールによる収縮率も大きい。そのため、第2強誘電体膜の表層の汚染や、結晶化アニールの際に第2強誘電体膜から発生する脱ガス、更には結晶化アニール時に第2強誘電体膜に発生するストレス等によって、第2強誘電体膜と上部電極との密着性が低下し、上部電極の剥がれや浮きが生じてしまう。これにより、キャパシタの形状不良やパターン飛び等の不良が発生し、ひいては半導体装置の歩留まりが低下してしまう。
【0014】
そのような問題を回避するため、上部電極を形成する前に第2強誘電体膜を結晶化しておくことも考えられる。
【0015】
しかし、これでは、結晶化した第2強誘電体膜の結晶粒界に空隙が形成され、その空隙に上部電極の材料が埋め込まれてリークパスが形成されるので、キャパシタ誘電体膜を二層構造にしてリーク電流を防止するという元々の目的が達成できなくなってしまう。
【0016】
この他に、本願に関連する技術が下記の特許文献2、3にも開示されている。
【0017】
そのうち、特許文献2では、大気から遮断された雰囲気中で下部電極膜、強誘電体膜、及び上部電極膜を形成することにより、大気によって強誘電体膜が汚染されるのを防いでいる(段落番号0026)。
【0018】
また、特許文献3では、上部電極の上に保護膜が形成された状態でアニールを行うことにより、上部電極にヒロックが形成されるのを防止しつつ、プロセス中に強誘電体膜が受けたダメージを回復している(段落番号0034)。
【特許文献1】特開2006−318941号公報
【特許文献2】特開平11−54721号公報
【特許文献3】特開2006−222227号公報
【発明の開示】
【発明が解決しようとする課題】
【0019】
本発明の目的は、強誘電体キャパシタを備えた半導体装置の歩留まりを向上させることが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0020】
本発明の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第1導電膜を形成する工程と、前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、前記第2強誘電体膜の結晶化温度よりも低い基板温度で前記第2強誘電体膜をアニールする工程と、前記第2強誘電体膜の上に第2導電膜を形成する工程と、前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程とを有する半導体装置の製造方法が提供される。
【0021】
このように第2強誘電体膜をアニールすることにより、第2強誘電体膜に吸着した大気中の不純物が除去されたり、不純物が第2強誘電体膜に吸着し難くなったりするので、不純物が原因で発生する下部電極とキャパシタ誘電体膜との密着力の低下が防止され、プロセス中に下部電極が剥離するのを抑制することが可能となる。
【0022】
そのアニールは、例えば、水素が排除された非プラズマ雰囲気やプラズマ雰囲気で行うのが好ましい。
【0023】
この場合、アニール時の基板温度が第2強誘電体膜の結晶化温度以上だと、下部電極の形成前に第2強誘電体膜が結晶化し、下部電極を形成する際に該下部電極の材料が第2強誘電体膜の結晶粒界に入り込んでリークパスが形成されてしまう。よって、アニール時の基板温度は第2強誘電体膜の結晶化温度よりも低い温度に設定する必要がある。
【0024】
また、本発明の別の観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第1導電膜を形成する工程と、前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、前記第2強誘電体膜の表面を水洗する工程と、前記水洗の後、前記第2強誘電体膜の上に第2導電膜を形成する工程と、前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程とを有する半導体装置の製造方法が提供される。
【0025】
このように第2強誘電体膜を水洗することで、第2強誘電体膜に吸着した大気中の不純物が除去されるので、その不純物が原因でプロセス中に下部電極が剥離するのを抑制することが可能となる。
【発明の効果】
【0026】
本発明によれば、第2強誘電体膜に対してアニールや水洗を行うので、第2強誘電体膜の不純物が原因でキャパシタ誘電体膜と上部電極との密着性が低下するのを防止でき、上部電極の剥離に伴う歩留まりの低下を抑制することが可能となる。
【発明を実施するための最良の形態】
【0027】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【0028】
(1)第1実施形態
図1〜図7は、本発明の第1実施形態に係る半導体装置の製造途中の断面図である。
【0029】
この半導体装置は、プレーナ型のFeRAMであって、以下のようにして作製される。
【0030】
最初に、図1(a)に示す断面構造を得るまでの工程について説明する。
【0031】
まず、n型又はp型のシリコン(半導体)基板1の表面を熱酸化することにより素子分離絶縁膜2を形成し、この素子分離絶縁膜2でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【0032】
次いで、シリコン基板1の活性領域にp型不純物、例えばボロンを導入してpウェル3を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜4となる熱酸化膜を約6〜7nmの厚さに形成する。
【0033】
続いて、シリコン基板1の上側全面に、厚さ約50nmの非晶質シリコン膜と厚さ約150nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板1上にゲート電極5を形成する。
【0034】
そのゲート絶縁膜5は、pウェル3上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
【0035】
更に、ゲート電極5をマスクにするイオン注入により、ゲート電極5の横のシリコン基板1にn型不純物としてリンを導入し、第1、第2ソース/ドレインエクステンション6a、6bを形成する。
【0036】
その後に、シリコン基板1の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極5の横に絶縁性サイドウォール7として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
【0037】
続いて、この絶縁性サイドウォール7とゲート電極5をマスクにしながら、シリコン基板1に砒素等のn型不純物を再びイオン注入することにより、ゲート電極5の側方のシリコン基板1に第1、第2ソース/ドレイン領域8a、8bを形成する。
【0038】
更に、シリコン基板1の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第1、第2ソース/ドレイン領域8a、8bにおけるシリコン基板1上にコバルトシリサイド層等の高融点金属シリサイド層9を形成し、各ソース/ドレイン領域8a、8bを低抵抗化する。
【0039】
その後に、素子分離絶縁膜2の上等で未反応となっている高融点金属膜をウエットエッチングして除去する。
【0040】
ここまでの工程により、シリコン基板1の活性領域には、ゲート絶縁膜4、ゲート電極5、及び第1、第2ソース/ドレイン領域8a、8b等によって構成される第1、第2MOSトランジスタTR1、TR2が形成されたことになる。
【0041】
次に、図1(b)に示すように、シリコン基板1の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約200nmに形成し、それを酸化防止絶縁膜10とする。
【0042】
更に、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、この酸化防止絶縁膜10の上に第1層間絶縁膜11として酸化シリコン(SiO2)膜を厚さ約600nmに形成する。
【0043】
その後、CMP(Chemical Mechanical Polishing)法で第1層間絶縁膜11を研磨してその上面を平坦化する。このCMPにより、シリコン基板1の表面から第1層間絶縁膜11の表面まで、約785nmの膜厚となる。
【0044】
次いで、窒素雰囲気中で基板温度を650℃とするアニールを第1層間絶縁膜11に対して30分間行うことにより第1層間絶縁膜11の脱ガスを行う。
【0045】
更に、第1層間絶縁膜11の上に、下部電極密着膜12としてスパッタ法によりアルミナ(Al2O3)膜を20nm程度の厚さに形成する。
【0046】
次に、図1(c)に示すように、下部電極密着膜12の上に、スパッタ法により第1導電膜23としてプラチナ膜を厚さ約150nmに形成する。なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム(RuO2)膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜で第1導電膜23を構成してもよい。
【0047】
また、第1導電膜23を形成する前に下部電極密着膜12を形成したので、第1導電膜23と第1層間絶縁膜11との密着力が高められる。
【0048】
次に、図2(a)に示すように、PZTターゲットを用いるRF(Radio Frequency)スパッタ法により、第1導電膜23の上に第1強誘電体膜24bとしてPZT(Pb(Zrx, Ti1-x)O3(0≦x≦1))膜を厚さ約90nmに形成する。
【0049】
第1強誘電体膜24bはPZTに限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料で第1強誘電体膜24bを構成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物で第1強誘電体膜24bを構成してもよい。
【0050】
また、第1強誘電体膜24bの成膜方法もスパッタ法に限定されず、ゾル・ゲル法やMOCVD(Metal Organic CVD)法で第1強誘電体膜24bを形成するようにしてもよい。
【0051】
ところで、このようにスパッタ法で形成された第1強誘電体膜24bは、成膜直後では結晶化しておらず非晶質の状態となっており、強誘電体特性に乏しい。
【0052】
そこで、第1強誘電体膜24bを結晶化させるため、図2(b)に示すように、第1強誘電体膜24bに対して結晶化アニールを施す。その結晶化アニールは、酸素含有雰囲気、例えば酸素濃度が1.25%となるように調整された酸素とアルゴンよりなる雰囲気においてRTA(Rapid Thermal Anneal)により行われ、基板温度は600℃、処理時間は90秒とされる。
【0053】
これにより、第1強誘電体膜24bは結晶化し、その膜中にPZT結晶粒が多数形成される。
【0054】
なお、MOCVD法により第1強誘電体膜24bを形成する場合は、第1強誘電体膜24bは成膜の時点で結晶化しているので、上記の結晶化アニールは不要である。
【0055】
次に、図3(a)に示すように、第1強誘電体膜24bの上に、RFスパッタ法により第2強誘電体膜24cとして非晶質のPZT膜を厚さ約30nmに形成する。
【0056】
第2強誘電体膜24cはPZT膜に限定されず、PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料で第1強誘電体膜24bを構成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物で第1強誘電体膜24bを構成してもよい。
【0057】
これらの材料のうち、第1強誘電体膜24bと同じ材料で第2強誘電体膜24cを構成するのが好ましい。
【0058】
このように第2強誘電体膜24cを形成した後は、その上に上部電極用の第2導電膜を形成する工程に移る。
【0059】
なお、この例では、第2強誘電体膜24cを形成するためのスパッタチャンバと、その第2導電膜を形成するためのスパッタチャンバとが、クリーンルーム内においてそれぞれ別々の半導体製造装置に設けられていることを前提としている。
【0060】
そのため、第2強誘電体膜24cを形成した後、シリコン基板1は、第2導電膜用のスパッタチャンバに搬送するために一旦大気に曝されることになる。
【0061】
しかしながら、このようにシリコン基板1が大気に曝されると、大気中の有機物等の不純物が非晶質の第2強誘電体膜24cに吸着し、第2強誘電体膜24cと上記の第2導電膜との密着性が低下する恐れがある。
【0062】
そこで、本実施形態では、図3(b)に示すように、大気搬送時に第2強誘電体膜24cに付着した不純物を除去するために、非プラズマ雰囲気中において第2強誘電体膜24cをアニールする。
【0063】
そのアニールは、圧力が約5.0×10-6Paの減圧雰囲気において、基板温度を100〜350℃、例えば150℃とし、60秒間行われる。
【0064】
このアニール雰囲気は特に限定されない。但し、雰囲気中に水素等の還元性物質が存在すると、これらの物質によって第1、第2強誘電体膜24b、24cが還元されてその強誘電体特性が劣化してしまう。従って、水素が排除された雰囲気内で上記のアニールを行うのが好ましい。そのような雰囲気としては、例えば、Ar、N2、及びO2のいずれかの雰囲気がある。これらのうち、O2雰囲気中でアニールを行うと、第1、第2強誘電体膜24b、24cの酸素欠損が補われるという利点も得られる。
【0065】
また、雰囲気の圧力は大気圧でもよいが、上記のように減圧下でアニールを行う方が、第2強誘電体膜24cに付着している有機物等の不純物を除去し易い。
【0066】
ここで、このアニール時の基板温度をPZTの結晶化温度以上とすると、アニールによって第2強誘電体膜24cが結晶化してしまう。こうなると、第2強誘電体膜24c上に後述の第2導電膜を形成する際、第2強誘電体膜24cの結晶粒界に入り込んだ第2導電膜の材料によってリークパスが形成されてしまう。
【0067】
従って、第2強誘電体膜24cにおけるリーク電流を低減するため、このアニールの基板温度は、第2強誘電体膜24cの結晶化温度よりも低い温度にする必要がある。本実施形態のように第2強誘電体膜24cをPZTで形成する場合は、PZTの結晶化温度である450℃よりも低い温度でアニールをする必要がある。
【0068】
更に、このアニールの方法も特に限定されない。例えば、加熱用チャンバ、又はスパッタチャンバのステージを流用してアニールを行ってもよいし、RTAチャンバや炉を用いてアニールを行ってもよい。
【0069】
続いて、このアニールを終了した後、図4(a)に示すように、第2強誘電体膜24cの上に第2導電膜25としてスパッタ法により酸化イリジウム膜を厚さ約50nmに形成する。
【0070】
本実施形態では、図3(b)の工程において第2強誘電体膜24cが吸収した大気中の不純物をアニールにより予め除去しておいたので、該不純物によって第2強誘電体膜24cと第2導電膜25との密着性が低下するのを防止できる。
【0071】
その後に、酸素含有雰囲気中において第2強誘電体膜24cに対する結晶化アニールを行うことにより、非晶質の第2強誘電体膜24cを結晶化させると共に、その下の第1強誘電体膜24bの結晶性を更に高める。
【0072】
このアニールの条件は特に限定されないが、本実施形態では基板温度を708℃、処理時間を20秒とする。更に、アニールが行われる酸素含有雰囲気として、酸素濃度が1%に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。
【0073】
このように第2導電膜25が形成された状態で第2強誘電体膜24cを結晶化することにより、第2導電膜25を構成する酸化イリジウムが第2強誘電体膜24cの結晶粒界に入り込むのを防止でき、酸化イリジウムによって第2強誘電体膜24cにリークパスが形成されるのを抑制することができる。
【0074】
また、このアニールにより、第2導電膜25を通じて酸素が第2強誘電体膜24cに供給され、第2強誘電体膜24cの酸素欠損が補われるという利点も得られる。
【0075】
このような利点を得るために、第2導電膜25の厚さは酸素が透過しやすいように薄く、例えば10〜100nmとするのが好ましい。
【0076】
但し、このように薄い第2導電膜25が第2強誘電体膜24c上に形成されただけでは、後のエッチング工程等におけるダメージが第2導電膜25だけで吸収しきれず、第1、2強誘電体膜24b、24cが劣化する恐れがある。
【0077】
そこで、次の工程では、図4(b)に示すように、第1、第2強誘電体膜24b、24cを保護するための導電性保護膜26として、第2導電膜25の上にスパッタ法で酸化イリジウム膜を厚さ約200nmに形成する。
【0078】
次に、図5(a)に示すように、第1導電膜23、第1、第2強誘電体膜24b、24c、及び第2導電膜25を別々にパターニングする。
【0079】
これにより、シリコン基板1のセル領域には、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aをこの順に積層してなるキャパシタQが形成される。
【0080】
なお、下部電極23aは、キャパシタ誘電体膜24aからはみ出したコンタクト領域CRを有し、このコンタクト領域CRにおいて、後述の金属配線と下部電極23aとが電気的に接続されることになる。
【0081】
また、このパターニングでは下部電極密着膜12もエッチングされ、下部電極23aの下にのみ下部電極密着12が残される。
【0082】
続いて、図5(b)に示すように、水素等の還元性物質からキャパシタQを保護するためのキャパシタ保護絶縁膜32として、シリコン基板1の上側全面にスパッタ法によりアルミナ膜を厚さ約50nmに形成する。
【0083】
なお、キャパシタ保護絶縁膜32を形成した後に、プロセス中にキャパシタ誘電体24aが受けたダメージを回復させるために、酸素含有雰囲気中においてキャパシタ誘電体膜24aにアニールを施してもよい。このようなアニールは回復アニールとも呼ばれる。
【0084】
次に、図6(a)に示すように、シラン(SiH4)ガスを使用するHDPCVD(High Density Plasma CVD)法により、キャパシタ保護絶縁膜32上に酸化シリコン膜を厚さ約1500nmに形成し、その酸化シリコン膜を第2層間絶縁膜41とする。更に、第2層間絶縁膜41の上面をCMP法で研磨して平坦化する。
【0085】
その後に、第2層間絶縁膜41に対してN2Oプラズマ処理を行うことにより、第2層間絶縁膜41を脱水すると共に、第2層間絶縁膜41の上面を僅かに窒化して水分の再吸着を防止する。
【0086】
次に、図6(b)に示す断面構造を得るまでの工程について説明する。
【0087】
まず、フォトリソグラフィとドライエッチングにより、各膜10、11、32、41をパターニングして、第1、第2ソース/ドレイン領域8a、8bの上のこれらの膜に第1、第2ホール41a、41bを形成する。
【0088】
その後、第1、第2コンタクトホール41a、41bのそれぞれの内面と第2層間絶縁膜41の上面に、スパッタ法によりチタン膜と窒化チタン膜をそれぞれ厚さ20nm、50nmに形成し、これらの膜をグルー膜(密着膜)とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第1、第2コンタクトホール41a、41bを完全に埋め込む。
【0089】
その後に、第2層間絶縁膜41上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第1、第2コンタクトホール41a、41b内のみに第1、第2導電性プラグ61a、61bとして残す。各導電性プラグ61a、61bは、それぞれ第1、第2ソース/ドレイン領域8a、8bと電気的に接続される。
【0090】
ここで、第1、第2導電性プラグ61a、61bは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【0091】
そこで、次の工程では、図7(a)に示すように、シリコン基板1の上側全面に酸化防止絶縁膜55としてCVD法により酸窒化シリコン膜を厚さ約100nmに形成し、この酸化防止絶縁膜55により第1、第2導電性プラグ61a、61bの酸化を防止する。
【0092】
その後、フォトリソグラフィとドライエッチングにより、酸化防止絶縁膜55からキャパシタ保護絶縁膜32までをパターニングする。これにより、下部電極23aのコンタクト領域CR上のこれらの絶縁膜に第3ホール41cが形成されると共に、上部電極25aの上に第4ホール41dが形成される。
【0093】
その後に、ここまでの工程でキャパシタ誘電体膜24aが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板1を入れ、基板温度500℃、処理時間60分の条件で、キャパシタ誘電体膜24aに対して回復アニールを施す。
【0094】
次に、図7(b)に示す断面構造を得るまでの工程について説明する。
【0095】
まず、第2層間絶縁膜41と第1、第2導電性プラグ61a、61bのそれぞれの上面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約150nmの厚さの窒化チタン膜、約550nmの厚さの銅含有アルミニウム膜、約5nmの厚さのチタン膜、及び約150nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第3、第4ホール41c、41d内にも形成される。
【0096】
そして、フォトリソグラフィとドライエッチングでこの金属積層膜をパターニングすることにより、キャパシタQや導電性プラグ61a、61bに電気的に接続された金属配線62を形成する。
【0097】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度350℃、N2流量20リットル/分、及び処理時間30分の条件で第2層間絶縁膜41をアニールして脱水する。
【0098】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【0099】
図8は、この半導体装置の製造方法のフローチャートである。但し、同図では、様々な工程のうち主要工程S1〜S5のみを示してある。
【0100】
図8に示されるように、本実施形態では、工程S3において、非晶質の第2強誘電体膜24cに対して非プラズマ雰囲気中でアニールを行うことにより、第2強誘電体膜23cに付着した大気中の有機物等の不純物を除去するようにした。
【0101】
これにより、第2強誘電体膜24cが清浄化されると共に、第2強誘電体膜24cに対する結晶化アニール(工程S5)の際に、第2強誘電体膜24cから発生する脱ガスが低減される。その結果、第2導電膜25と第2強誘電体膜24cとの密着性が向上し、上部電極25aの膜剥がれや浮きといった不良を防止することができ、ひいては半導体装置の歩留まりを向上することができる。
【0102】
本願発明者は、このようなアニールによって実際に不良がどの程度減少するかを調査した。その調査で得られたウエハマップを示すと図9(a)、(b)のようになる。
【0103】
このうち、図9(a)は比較例に係るウエハマップであり、図9(b)は本実施形態に係るウエハマップである。
【0104】
図9(a)に示される比較例では、非晶質の第2強誘電体膜24cを形成後、工程S3のアニールを省き、大気中に第2強誘電体膜24cを三日間放置し、その後に第2導電膜25を形成した。
【0105】
図示のように、この場合は、黒丸で示される欠陥がシリコン基板1に極めて多数形成されてしまっている。これらの欠陥の殆どは、既述のような上部電極25aの膜剥がれに起因したものである。
【0106】
一方、図9(b)に示される本実施形態では、欠陥の数が上記した比較例よりもかなり少なくなっている。なお、同図に示される欠陥は、上部電極25aの膜剥がれとは別の要因によるものである。
【0107】
これらの結果から、第2導電膜25の形成前に第2強誘電体膜24cの不純物を除去することで、半導体装置の歩留まりが向上することが実際に確かめられた。
【0108】
なお、大気中には様々な不純物が含まれているが、本願発明者の調査では、第2導電膜25の剥離が発生する場合には第2強誘電体膜24cの表面に炭酸塩等が存在している可能性があることが明らかとなった。このことから、第2導電膜25が剥離する原因の一つは、大気中の有機物が強誘電体膜中の金属と反応して炭酸塩が生成されることであると考えられる。従って、二酸化炭素等の炭素源が排除された雰囲気内で上記のアニールを行うことで、第2強誘電体膜24cに付着している有機物等の不純物を効果的に除去することができ、第2導電膜25の剥離防止の効果が大きくなると期待できる。これについては、後述の第1、第2変形例及び第2実施形態でも同様である。
【0109】
次に、本発実施形態の変形例について説明する。
【0110】
(a)第1変形例
図10は、本変形例に係る半導体装置の製造方法について示すフローチャートである。なお、図10において、図8と同じ工程には図8と同じ工程番号を付してある。
【0111】
本変形例では、工程S3と工程S4とを、シリコン基板1を大気に曝すことなしに、連続して行う。このような処理は、例えば、工程S3で使用したアニールチャンバと同じ半導体製造装置に設けられたスパッタチャンバにおいて、工程S4で引き続き第2導電膜25を形成することで行うことができる。
【0112】
これにより、工程S3でアニールをした後の第2強誘電体膜24cに大気中の不純物等が再付着するのが防がれ、第2強誘電体膜24cと第2導電膜25との密着性を更に良好にすることが可能となる。
【0113】
なお、このように工程S3と工程S4とを連続して行う場合は、工程S3のアニールにおける基板温度を上記よりも若干低くしても、上部電極25aの剥がれ防止の効果が見られる。本願発明者の経験では、そのような効果が見られる基板温度は100〜250℃である。
【0114】
(b)第2変形例
図11は、本変形例に係る半導体装置の製造方法について示すフローチャートである。なお、図11において、図8と同じ工程には図8と同じ工程番号を付してある。
【0115】
本変形例では、工程S3において、第2強誘電体膜24cをプラズマ雰囲気中においてアニールすることにより、第2強誘電体膜24cが吸着した大気中の不純物を除去する。
【0116】
そのようなプラズマ雰囲気としては、例えば、O2プラズマ雰囲気又はN2Oプラズマ雰囲気がある。
【0117】
このうち、O2プラズマ雰囲気によるアニールは、例えばレジストを灰化して除去するためのアッシングチャンバを用いて行うことができる。また、アニールの条件は特に限定されないが、例えば基板温度150℃、圧力133Pa、処理時間30秒を採用し得る。
【0118】
なお、水素による第1、第2強誘電体膜24b、24cの還元防止のため、水素が排除されたプラズマ雰囲気でこのアニールを行うのが好ましく、H2プラズマやNH3プラズマを用いるのは好ましくない。
【0119】
(c)第3変形例
図12は、本変形例に係る半導体装置の製造方法について示すフローチャートである。なお、図12において、図8と同じ工程には図8と同じ工程番号を付してある。
【0120】
本変形例では、工程S3において、第2強誘電体膜24cの表面を水洗することにより、第2強誘電体膜24cが吸着した大気中の不純物を除去する。
【0121】
水洗の方法は特に限定されず、純水が溜められた液槽内に複数のシリコン基板1を一括して浸すバッチ式の洗浄装置を用いてもよいし、スピンナー上で回転しているシリコン基板1に純水を滴下して洗浄する枚葉式の洗浄装置を用いてもよい。
【0122】
また、このようにして水洗を行った後は、例えば、IPA(isopropyl alcohol)を含有する雰囲気内で第2強誘電体膜24cを乾燥させるIPA乾燥を行った後に、工程S4に移行し、第2強誘電体膜24cの上に第2導電膜25を形成する。
【0123】
なお、洗浄後の第2強誘電体膜24cの乾燥方法としては、上記のIPA乾燥のほかに、大気中における自然乾燥や、大気中でシリコン基板1を150℃程度に加熱する加熱乾燥もある。
【0124】
(2)第2実施形態
上記した第1実施形態とその変形例では、第2強誘電体膜24cが吸収した大気中の不純物をアニール等によって除去するという思想に基づいている。
【0125】
これに対し、本実施形態は、大気に曝されても不純物を吸収し難くなるような処理を第2強誘電体膜24cに対して行うという点で、第1実施形態と相違する。これ以外は第1実施形態と同様であり、FeRAMの基本構造も図1〜図7で説明した工程に従って形成され得る。
【0126】
図13は、本実施形態に係る半導体装置の製造方法の主要工程のみを抽出したフローチャートであって、第1実施形態で説明したのと同じ工程には第1実施形態と同じ工程番号を付してある。
【0127】
これに示されるように、本実施形態では、工程S2において非晶質の第2強誘電体膜24cを形成した後、該第2強誘電体膜24cを大気に曝すことなしに、その第2強誘電体膜24cをアニールする。
【0128】
このような第2強誘電体膜24cの形成とアニールとの連続処理は、例えば、スパッタチャンバにおいて第2強誘電体膜24cを形成した後、そのスパッタチャンバを引き続き使用し、該スパッタチャンバ内においてアニールすることで行うことができる。この場合、アニールの際にスパッタチャンバ内のPZTターゲットとステージとの間には電圧を印加しない。そして、ステージ温度を例えば350℃にし、チャンバ内の圧力を5.0×10-6Pa程度の圧力にまで減圧し、この状態を60秒間保持することにより、第2強誘電体膜24cに対するアニールを非プラズマ雰囲気中で行うことができる。
【0129】
但し、このアニールの際の基板温度を第2強誘電体膜24cの結晶化温度以上とすると、第1実施形態で説明したように、このアニールによって第2導電膜25の形成前に第2強誘電体膜24cが結晶化するので、第2強誘電体膜24cの結晶粒界に入り込んだ第2導電膜25によってリークパスが形成されてしまう。そのため、このアニールにおける基板温度は、第2強誘電体膜24cの結晶化温度よりも低い温度に設定する必要がある。例えば、第2強誘電体膜24cをPZTで構成する場合は、PZTの結晶化温度(450℃)よりも低い基板温度でこのアニールを行う必要がある。
【0130】
また、アニール雰囲気中に水素が含まれていると、水素によって第1、第2強誘電体膜24b、24cが還元されてその強誘電体特性が劣化してしまうので、水素が排除された雰囲気中でこのアニールを行うのが好ましい。
【0131】
このようにしてアニールを行うと、非晶質の第2強誘電体膜24cは、大気中の炭素等の不純物を吸収し難くなる。
【0132】
そのため、このアニールをしてから工程S4で第2導電膜25を形成するまでの間に第2強誘電体膜24cが大気に曝されても、大気中の不純物が原因で第2強誘電体膜24cと第2導電膜25との密着性が低下するのを防止できる。
【0133】
なお、第1実施形態において非プラズマ雰囲気で第2強誘電体膜24cをアニールする場合は、アニール時の基板温度を100〜350℃とすることで、第2強誘電体膜24cに吸着している大気中の不純物を除去することができた。
【0134】
これに対し、本実施形態のような不純物の吸着防止の効果は、工程S3におけるアニール時の基板温度を、上記よりも高い200〜400℃とすることで得られ易くなる。
【0135】
また、本実施形態において、上記のように非晶質の第2強誘電体膜24cをアニールする際、アニール雰囲気中に炭素が含まれていると、その炭素によって第2強誘電体膜24cの表面がかえって汚染されてしまい、第2強誘電体膜24cと第2導電膜25との密着力が低下する恐れがある。よって、第1実施形態と同様に、本実施形態でも、二酸化炭素等の炭素源が排除された雰囲気内でアニールを行うのが好ましい。
【0136】
以下に、本発明の特徴を付記する。
【0137】
(付記1) 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の結晶化温度よりも低い基板温度で前記第2強誘電体膜をアニールする工程と、
前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【0138】
(付記2) 前記第2強誘電体膜を結晶化させる工程の後、前記第1、第2導電膜及び前記第1、第2強誘電体膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする付記1に記載の半導体装置の製造方法。
【0139】
(付記3) 前記アニールは、水素が排除された非プラズマ雰囲気中又はプラズマ雰囲気中で行われることを特徴とする付記1又は2に記載の半導体装置の製造方法。
【0140】
(付記4) 前記非プラズマ雰囲気は、Ar、N2、及びO2のいずれかの雰囲気、若しくは減圧雰囲気であることを特徴とする付記3に記載の半導体装置の製造方法。
【0141】
(付記5) 前記プラズマ雰囲気は、O2プラズマ雰囲気又はN2Oプラズマ雰囲気であることを特徴とする付記3に記載の半導体装置の製造方法。
【0142】
(付記6) 前記第2強誘電体膜を形成する工程と、前記アニールをする工程との間に、前記第2強誘電体膜が大気に曝されることを特徴とする付記1〜5のいずれかに記載の半導体装置の製造方法。
【0143】
(付記7) 前記アニールにおける前記基板温度を100℃〜350℃の範囲に設定することを特徴とする付記6に記載の半導体装置の製造方法。
【0144】
(付記8) 前記アニールをした後、前記第2強誘電体膜を大気に曝すことなしに、前記第2導電膜を形成する工程に移ることを特徴とする付記1〜7に記載の半導体装置の製造方法。
【0145】
(付記9) 前記アニールにおける前記基板温度を100〜250℃の範囲に設定することを特徴とする付記8に記載の半導体装置の製造方法。
【0146】
(付記10) 前記第2強誘電体膜を形成した後、該第2強誘電体膜を大気に曝すことなしに、前記アニールする工程を実行することを特徴とする付記1〜5に記載の半導体装置の製造方法。
【0147】
(付記11) 前記第2強誘電体膜をアニールする工程と、前記第2導電膜を形成する工程との間に、前記第2強誘電体膜が大気に曝されることを特徴とする付記10に記載の半導体装置の製造方法。
【0148】
(付記12) 前記第2強誘電体膜をアニールする工程は、水素が排除された減圧雰囲気中で行われることを特徴とする付記11に記載の半導体装置の製造方法。
【0149】
(付記13) 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の表面を水洗する工程と、
前記水洗の後、前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【0150】
【図1】図1(a)〜(c)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図2】図2(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図3】図3(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図4】図4(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図5】図5(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図6】図6(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図7】図7(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その7)である。
【図8】図8は、本発明の第1実施形態に係る半導体装置の製造方法のフローチャートである。
【図9】図9(a)、(b)は、本発明の第1実施形態において、不良がどの程度減少するかを調査して得られたウエハマップである。
【図10】図10は、本発明の第1実施形態の第1変形例に係る半導体装置の製造方法について示すフローチャートである。
【図11】図11は、本発明の第1実施形態の第2変形例に係る半導体装置の製造方法について示すフローチャートである。
【図12】図12は、本発明の第1実施形態の第3変形例に係る半導体装置の製造方法について示すフローチャートである。
【図13】図13は、本発明の第2実施形態に係る半導体装置の製造方法のフローチャートである。
【符号の説明】
【0151】
1…シリコン基板、2…素子分離絶縁膜、3…pウェル、4…ゲート絶縁膜、5…ゲート電極、6a、6b…第1、第2ソース/ドレインエクステンション、7…絶縁性サイドウォール、8a、8b…第1、第2ソース/ドレイン領域、10…酸化防止絶縁膜、11…第1層間絶縁膜、12…下部電極密着膜、23…第1導電膜、23a…下部電極、24a…キャパシタ誘電体膜、24b…第1強誘電体膜、24c…第2強誘電体膜、25…第2導電膜、25a…上部電極、26…導電性保護膜、32…キャパシタ保護絶縁膜、41…第2層間絶縁膜、41a〜41c…第1〜第4ホール、55…酸化防止絶縁膜、61a、61b…第1、第2導電性プラグ、62…金属配線、Q…キャパシタ、TR1、TR2…第1、第2MOSトランジスタ。
【特許請求の範囲】
【請求項1】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の結晶化温度よりも低い基板温度で前記第2強誘電体膜をアニールする工程と、
前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記アニールは、水素が排除された非プラズマ雰囲気中又はプラズマ雰囲気中で行われることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記非プラズマ雰囲気は、Ar、N2、及びO2のいずれかの雰囲気、若しくは減圧雰囲気であることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記アニールをした後、前記第2強誘電体膜を大気に曝すことなしに、前記第2導電膜を形成する工程に移ることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
【請求項5】
前記第2強誘電体膜を形成した後、該第2強誘電体膜を大気に曝すことなしに、前記アニールする工程を実行することを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
【請求項6】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の表面を水洗する工程と、
前記水洗の後、前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項1】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の結晶化温度よりも低い基板温度で前記第2強誘電体膜をアニールする工程と、
前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記アニールは、水素が排除された非プラズマ雰囲気中又はプラズマ雰囲気中で行われることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記非プラズマ雰囲気は、Ar、N2、及びO2のいずれかの雰囲気、若しくは減圧雰囲気であることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記アニールをした後、前記第2強誘電体膜を大気に曝すことなしに、前記第2導電膜を形成する工程に移ることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
【請求項5】
前記第2強誘電体膜を形成した後、該第2強誘電体膜を大気に曝すことなしに、前記アニールする工程を実行することを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
【請求項6】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、結晶化した第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、非晶質の第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の表面を水洗する工程と、
前記水洗の後、前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜を形成した後、前記第2強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2008−277659(P2008−277659A)
【公開日】平成20年11月13日(2008.11.13)
【国際特許分類】
【出願番号】特願2007−121776(P2007−121776)
【出願日】平成19年5月2日(2007.5.2)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
【公開日】平成20年11月13日(2008.11.13)
【国際特許分類】
【出願日】平成19年5月2日(2007.5.2)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
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