半導体装置及び半導体装置の製造方法
【課題】絶縁耐圧が高く、オン抵抗を増加させることなく、ノーマリーオフとなる半導体装置を提供する。
【解決手段】基板１１の上に形成された第１の半導体層１３と、前記第１の半導体層の上に形成された第２の半導体層１４と、前記第２の半導体層の上に形成された第３の半導体層１５と、前記第３の半導体層の上に形成されたゲート電極２１と、前記第２の半導体層に接して形成されたソース電極２２及びドレイン電極２３と、を有し、前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、前記第３の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする半導体装置。
【解決手段】基板１１の上に形成された第１の半導体層１３と、前記第１の半導体層の上に形成された第２の半導体層１４と、前記第２の半導体層の上に形成された第３の半導体層１５と、前記第３の半導体層の上に形成されたゲート電極２１と、前記第２の半導体層に接して形成されたソース電極２２及びドレイン電極２３と、を有し、前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、前記第３の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
例えば、窒化物半導体の一種であるＧａＮは、ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）やＧａＡｓのバンドギャップ（１．４ｅＶ）よりも広く、高い破壊電界強度を有している。ＧａＮを用いたＨＥＭＴにおいては、ＡｌＧａＮ／ＧａＮヘテロ構造が形成されており、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層としたものである。このＡｌＧａＮ／ＧａＮヘテロ構造により、ＡｌＧａＮとＧａＮとの格子定数の違いによる格子歪みによりピエゾ分極が誘起されるため、ＧａＮ層における界面近傍には高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このようなＧａＮを用いたＨＥＭＴとしては、特に、高効率のスイッチング素子、電気自動車用等における高耐圧電力素子としての用途が検討されている。
【０００４】
ところで、このような高耐圧電力素子においては、回路設計上の観点等からノーマリーオフが強く望まれている。しかしながら、ＡｌＧａＮ／ＧａＮのヘテロ構造を有するＨＥＭＴにおいては、分極差により高濃度の２ＤＥＧが発生するため、ノーマリーオフにすることが困難であった。
【０００５】
よって、オン抵抗を増大させることなく、ノーマリーオフにする方法としては、ＡｌＧａＮ／ＧａＮのヘテロ構造を有するＨＥＭＴにおいて、ゲート電極直下にｐ−ＧａＮ層を積層した構造が開示されている（例えば、特許文献２）。この構造においては、ゲート電極直下におけるｐ−ＧａＮ層よりホールが注入されるため、電子走行層における２ＤＥＧにおける電子の濃度を減少させることができる。これにより、閾値電圧を正側にシフトさせることができ、オン抵抗を増加させることなく、ノーマリーオフにすることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００８−９８４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
具体的に、図１に基づき、従来からあるｐ−ＧａＮ層を有するＨＥＭＴの一例について説明する。この構造のＨＥＭＴは、Ｓｉ等の基板９１１上に、バッファ層９１２、電子走行層９１３、電子供給層９１４が形成され、電子供給層９１４の上においてゲート電極９２１が形成される領域には、ｐ−ＧａＮ層９１５が形成されている。ゲート電極９２１は、ｐ−ＧａＮ層９１５の上に形成されており、ソース電極９２２及びドレイン電極９２３は、電子供給層９１４の上に形成されている。この構造のＨＥＭＴでは、電子走行層９１３において、電子走行層９１３を形成しているｉ−ＧａＮと、電子供給層９１４を形成しているｉ−ＡｌＧａＮとの界面近傍には、２ＤＥＧ９１３ａが発生する。しかしながら、ｐ−ＧａＮ層９１５を形成することにより、ゲート電極直下における２ＤＥＧ９１３ａの電子を消失させることができるため、ノーマリーオフにすることができる。尚、通常、このような構造のＨＥＭＴにおいては、ゲート電極９２１の直下の２ＤＥＧ９１３ａにおける電子を消失させることが求められているため、ｐ−ＧａＮ層９１５は、ゲート電極９２１と略同じ形状で形成されている。
【０００８】
ところで、図１（ａ）に示すようなｐ−ＧａＮ層９１５が形成されたＨＥＭＴに、ソース・ドレイン間に電圧を印加した場合、図１（ｂ）に示されるような電界分布が生じる。具体的には、ソース・ドレイン間に印加された電圧により、ゲート電極９２１のドレイン電極９２３側において電界が高くなり、この部分に電界が集中した状態となる。このように電界が集中すると、ＨＥＭＴにおける全体の耐圧が低下するため、ＨＥＭＴの信頼性が低下し、ソース・ドレイン間に印加された電圧により、ＨＥＭＴが破壊されてしまう場合がある。
【０００９】
このため、半導体材料としてＧａＮ等の窒化物半導体を用いた半導体装置において、オン抵抗を増加させることなく、ノーマリーオフにすることのできる信頼性の高い半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【００１０】
本実施の形態の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された第３の半導体層と、前記第３の半導体層の上に形成されたゲート電極と、前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、を有し、前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、前記第３の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする。
【００１１】
また、本実施の形態の他の一観点によれば、基板の上に、第１の半導体層及び第２の半導体層を順次成膜する工程と、第２の半導体層の上の所定の領域にｐ型の不純物元素が含まれている第３の半導体層を形成する工程と、前記第２の半導体層に接しソース電極及びドレイン電極を形成する工程と、前記第３の半導体層の上にゲート電極を形成する工程と、を有し、前記第３の半導体層における前記ドレイン電極側の端部は、前記ゲート電極における前記ドレイン電極側の端部よりも、前記ドレイン電極の近くに形成されていることを特徴とする。
【発明の効果】
【００１２】
開示の半導体装置及び半導体装置の製造方法によれば、半導体材料としてＧａＮ等の窒化物半導体を用いた半導体装置において、信頼性が高く、オン抵抗を増加させることなく、ノーマリーオフにすることができる。
【図面の簡単な説明】
【００１３】
【図１】従来のＧａＮを用いたＨＥＭＴの構造図
【図２】第１の実施の形態における半導体装置の説明図
【図３】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図４】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図５】第１の実施の形態における半導体装置のドレイン電圧とドレイン電流の特性図
【図６】第２の実施の形態における半導体装置の構造図
【図７】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図８】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図９】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１０】第２の実施の形態における半導体装置の張出領域の厚さとドレイン電圧の特性図
【図１１】第３の実施の形態における半導体装置の構造図
【図１２】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１３】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１４】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図１５】第４の実施の形態における半導体装置の構造図
【図１６】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図１７】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図１８】第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図１９】第５の実施の形態における電源装置の回路図
【図２０】第５の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１４】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１５】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について図２に基づき説明する。図２（ａ）に示されるように、本実施の形態における半導体装置は、基板１１上に、バッファ層１２、第１の半導体層である電子走行層１３、第２の半導体層である電子供給層１４が順次形成されている。電子供給層１４上の所定の領域には、第３の半導体層であるｐ−ＧａＮ層１５が形成されており、ｐ−ＧａＮ層１５の上には、ゲート電極２１が形成されており、電子供給層１４の上には、ソース電極２２及びドレイン電極２３が形成されている。尚、本実施の形態では、ｐ−ＧａＮ層１５には、ｐ型となる不純物元素としてＭｇがドープされたＧａＮが用いられている。よって、本実施の形態においては、ｐ−ＧａＮ層１５はｐ型となる不純物がドープされた層と記載する場合がある。また、第３の半導体層は、ｐ型となる窒化物半導体により形成されているものであればよい。
【００１６】
本実施の形態においては、ｐ−ＧａＮ層１５とゲート電極２１は、ドレイン電極２３の側におけるｐ−ＧａＮ層１５の端部１５ａがゲート電極２１の端部２１ａよりも、ドレイン電極２３に近い位置となるように形成されている。尚、本実施の形態における説明では、ソース電極２２側において、ｐ−ＧａＮ層１５の端部１５ｂの位置とゲート電極２１の端部２１ｂの位置とが一致している場合について説明するが、端部１５ｂと端部２１ｂとの位置は、必ずしも一致していなくともよい。
【００１７】
このため、ｐ−ＧａＮ層１５におけるソース電極２２からドレイン電極２３に向かう方向における幅１５Ｗは、ゲート電極２１におけるソース電極２２からドレイン電極２３に向かう方向における幅２１Ｗよりも長くなるように形成されている。このように、ｐ−ＧａＮ層１５においては、ゲート電極２１よりもドレイン電極２３の側に張出している張出領域１６が形成される。この張出領域１６において、ドレイン電極２３に向かう方向における幅Ｗ１は、ｐ−ＧａＮ層１５の端部１５ｂの位置とゲート電極２１の端部２１ｂの位置とは一致している場合には、１５Ｗ−２１Ｗとなる。
【００１８】
本実施の形態における半導体装置においては、このような構造とすることにより、図２（ｂ）における線２Ａに示されるような電位分布が生じる。尚、破線１Ａは、図１（ｂ）に示されるものであり、図１（ａ）に示す構造のものである。本実施の形態における半導体装置では、実線２Ａに示されるように、電界が集中する部分が、ゲート電極２１の端部２１ａの近傍と、ｐ−ＧａＮ層１５の端部１５ａの近傍の２ヶ所となるため、電界が集中する部分における電界強度のピークを低くすることができる。このように、電界が集中する部分が２ヶ所となるのは、後述するようにゲート電極２１の直下の領域もｐ−ＧａＮ層１５の直下の領域においても２ＤＥＧ１３ａにおける電子が減少するため、電界分布が分散されるものと推察される。よって、ドレイン側２３におけるｐ−ＧａＮ層１５の端部１５ａをゲート電極２１の端部２１ａよりも、ドレイン電極２３に近い位置となるように形成することにより、電界強度のピークを低くすることができ、半導体素子における全体の耐圧を高くすることができる。
【００１９】
従って、本実施の形態においては、電子走行層１３には、電子走行層１３と電子供給層１４との界面近傍に、ｐ−ＧａＮ層１５の直下の領域において電子が消失している２ＤＥＧ１３ａが形成される。
【００２０】
尚、ｐ−ＧａＮ層１５の端部１５ａは、ゲート電極２１の端部２１ａに対し、あまりドレイン電極２３側に形成した場合、２ＤＥＧ１３ａにおいて電子が消失する領域が増えてしまい、オン抵抗が増加するため好ましくはない。よって、ゲート電極２１とドレイン電極２３との間隔をＤとした場合、張出領域１６における幅Ｗ１は、Ｗ１≦０．８×Ｄ、更には、Ｗ１≦０．５×Ｄであることが好ましい。
【００２１】
また、０＜Ｗ１であれば、本実施の形態における効果を得ることができるが、ｐ−ＧａＮ層１５の端部１５ａとゲート電極２１の端部２１ａとがあまりに近いと、電界集中が緩和されない。よって、張出領域１６における幅Ｗ１は、１００ｎｍ≦Ｗ１、更には、２００ｎｍ≦Ｗ１であることが好ましい。
【００２２】
（半導体装置の製造方法）
次に、第１の実施の形態における半導体装置の製造方法について、図３〜図４に基づき説明する。
【００２３】
最初に、図３（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びｐ−ＧａＮ層１５を形成するためのｐ−ＧａＮ膜１５Ａの窒化物半導体層をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２は、例えば、最初に膜厚が約１６０ｎｍのＡｌＮバッファ層を形成し、ＡｌＮバッファ層の上に、膜厚が約５００ｎｍのＡｌＧａＮバッファ層を形成したものにより形成されている。また、第１の半導体層である電子走行層１３は膜厚が約１μｍのＧａＮにより形成されており、第２の半導体層である電子供給層１４は膜厚が約２０ｎｍのＡｌＧａＮにより形成されている。第３の半導体層であるｐ−ＧａＮ層１５を形成するためのｐ−ＧａＮ膜１５Ａは膜厚が約１００ｎｍとなるように形成されており、不純物元素としてＭｇがドープされている。尚、ｐ−ＧａＮ膜１５Ａは、更に、ＩｎやＡｌ等を含むものであってもよい。
【００２４】
これら窒化物半導体層をＭＯＶＰＥにより成膜する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。また、Ｍｇの原料ガスにはＣｐ２Ｍｇ（シクロペンタジエニルマグネシウム）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
【００２５】
また、窒化物半導体層を形成する際に供給されるアンモニアガスは、１００ｓｃｃｍ〜１００００ｓｃｃｍの流量で供給され、窒化物半導体層を形成する際の成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒであり、成長温度は１０００℃〜１２００℃である。尚、上述した半導体層は、ＭＯＶＰＥに代えて、ＭＢＥ（Molecular Beam Epitaxy）により成膜してもよい。
【００２６】
基板１１は、例えば、サファイア基板、Ｓｉ基板、ＳｉＣ基板を用いることができる。本実施の形態においては、基板１１として、Ｓｉ（１１１）基板が用いられている。
【００２７】
バッファ層１２におけるＡｌＧａＮバッファは、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が、０．２＜Ｘ＜０．８となるように形成されている。
【００２８】
電子供給層１４は、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。尚、本実施の形態では、Ｘの値が０．２、即ち、Ａｌ０．２Ｇａ０．８Ｎとなるように形成されている。また、電子供給層１４は、ｉ−ＡｌＧａＮであっても、ｎ−ＡｌＧａＮであってもよい。ｎ−ＡｌＧａＮを形成する場合には、不純物元素としてＳｉがドープされており、Ｓｉの濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、１×１０１９ｃｍ−３となるようにＳｉがドープされている。この際、Ｓｉの原料ガスとしては、例えば、ＳｉＨ４等が用いられる。
【００２９】
ｐ−ＧａＮ層１５を形成するためのｐ−ＧａＮ膜１５Ａは、不純物濃度が、５×１０１８ｃｍ−３〜５×１０２０ｃｍ−３となるように不純物元素としてＭｇがドープされたＧａＮにより形成されている。本実施の形態においては、ｐ−ＧａＮ膜１５Ａには、不純物濃度が、１×１０１９ｃｍ−３となるようにＭｇがドープされている。尚、成膜直後におけるｐ−ＧａＮ膜１５Ａは、膜中に水素を含んでおり、この水素とＭｇとが結合しているため、Ｍｇは活性化されてはおらず、高抵抗になっている。よって、成膜後に窒素雰囲気中において熱処理等を行なうことにより、ｐ−ＧａＮ膜１５Ａの膜中より水素を脱離させてｐ型にする。本実施の形態における半導体装置では、ｐ−ＧａＮ膜１５Ａは、膜厚が１０ｎｍ〜１５０ｎｍの範囲で形成されている。
【００３０】
次に、図３（ｂ）に示すように、ｐ−ＧａＮ膜１５Ａの上に、レジストパターン３１を形成する。具体的には、ｐ−ＧａＮ膜１５Ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ−ＧａＮ層１５が形成される領域上にレジストパターン３１を形成する。
【００３１】
次に、図３（ｃ）に示すように、ＲＩＥ（Reactive Ion Etching）等によるドライエッチングを行ない、レジストパターン３１が形成されていない領域の露出しているｐ−ＧａＮ膜１５Ａを除去することにより、ｐ−ＧａＮ層１５を形成する。このようにして、電子供給層１４の上の所定の領域にｐ−ＧａＮ層１５を形成することができる。尚、ＲＩＥ等のドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いて行なう。この後、レジストパターン３１は有機溶剤等により除去する。
【００３２】
次に、図４（ａ）に示すように、電子供給層１４の上にソース電極２２及びドレイン電極２３を形成する。具体的には、電子供給層１４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌによるソース電極２２及びドレイン電極２３を形成する。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの膜厚が約３０ｎｍ、Ａｌの膜厚が約３００ｎｍである。この後、約６００℃の温度でラピッドサーマルアニール（ＲＴＡ：Rapid thermal anneal）を行なうことにより、オーミックコンタクトされる。
【００３３】
次に、図４（ｂ）に示すように、ｐ−ＧａＮ層１５の上にゲート電極２１を形成する。ゲート電極２１は、ｐ−ＧａＮ層１５において所定の張出領域１６が形成されるように形成する。具体的には、ｐ−ＧａＮ層１５の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。尚、Ｎｉ／Ａｕによる積層金属膜は、Ｎｉの膜厚が約１００ｎｍ、Ａｕの膜厚が約３００ｎｍである。このように形成された本実施の形態による半導体装置においては、ｐ−ＧａＮ層１５における張出領域１６の幅Ｗ１は、約２μｍである。
【００３４】
本実施の形態における半導体装置のドレイン電圧とドレイン電流との関係を実施例１として図５に示す。尚、比較例１は、図１に示す構造の半導体装置であり、ｐ−ＧａＮ層９１５において張出領域が形成されていないことを除き、実施例１と略同一の条件で作製したものである。図５に示されるように、比較例１における半導体装置の耐圧が約４０Ｖであるのに対し、本実施の形態である実施例１における半導体装置の耐圧は約９０Ｖ以上であり、絶縁耐圧を向上させることができる。このように、実施例１における半導体装置において、絶縁耐圧が向上しているのは、ｐ−ＧａＮ層１５において張出領域１６を設けることにより、電界集中が緩和されていることによるものである。
【００３５】
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。図６に示されるように、本実施の形態における半導体装置は、基板１１上に、バッファ層１２、第１の半導体層となる電子走行層１３、第２の半導体層となる電子供給層１４が順次形成されている。電子供給層１４上の所定の領域には、第３の半導体層となるｐ−ＧａＮ層１１５が形成されており、ｐ−ＧａＮ層１１５の上には、ゲート電極２１が形成されており、電子供給層１４の上には、ソース電極２２及びドレイン電極２３が形成されている。尚、本実施の形態では、ｐ−ＧａＮ層１１５には、ｐ型となる不純物元素としてＭｇがドープされたＧａＮが用いられている。
【００３６】
ｐ−ＧａＮ層１１５には、ドレイン電極２３の側において、ｐ−ＧａＮ層１１５の端部１１５ａがゲート電極２１の端部２１ａよりも、ドレイン電極２３の側に張出しており、張出領域１１６が形成されている。この張出領域１１６は、ドレイン電極２３側におけるゲート電極２１の端部２１ａと一致しているｐ−ＧａＮ層１１５の部分１１５ｃから端部１１５ａの間に形成されている。尚、この張出領域１１６において、ドレイン電極２３に向かう方向における幅、即ち、ｐ−ＧａＮ層１１５において部分１１５ｃから端部１１５ａにおける幅をＷ２とする。また、ｐ−ＧａＮ層１１５における張出領域１１６の厚さ、即ち、ｐ−ＧａＮ層１１５における部分１１５ｃから端部１１５ａまでの領域の厚さＨ２は、ゲート電極２１直下におけるｐ−ＧａＮ層１１５における厚さＨ１よりも薄く形成されている。また、ソース電極２２側において、ｐ−ＧａＮ層１１５の端部１１５ｂの位置とゲート電極２１の端部２１ｂの位置とは一致している。
【００３７】
本実施の形態における半導体装置では、張出領域１１６の厚さを薄くすることにより、張出領域１１６の直下における２ＤＥＧ１３ａには、ｐ−ＧａＮ層１１５が形成されていない領域の直下よりも電子の密度は低いものの、電子を存在させることができる。これにより、電界集中を緩和させつつ、より一層、オン抵抗の増加を防ぐことができる。
【００３８】
尚、ｐ−ＧａＮ層１１５の端部１１５ａは、ゲート電極２１の端部２１ａに対し、あまりドレイン電極２３側に形成した場合、２ＤＥＧ１３ａにおいて電子が減少している領域が増えてしまい、オン抵抗が増加するため好ましくはない。従って、ゲート電極２１とドレイン電極２３との間隔をＤとした場合、張出領域１１６における幅Ｗ２は、Ｗ２≦０．８×Ｄ、更には、Ｗ２≦０．５×Ｄであることが好ましい。
【００３９】
また、０＜Ｗ２であれば、本実施の形態における効果を得ることができるが、ｐ−ＧａＮ層１１５の端部１１５ａとゲート電極２１の端部２１ａとがあまりに近いと、電界集中が緩和されない。従って、張出領域１１６における幅Ｗ２は、１００ｎｍ≦Ｗ２、更には、２００ｎｍ≦Ｗ２であることが好ましい。
【００４０】
（半導体装置の製造方法）
次に、第２の実施の形態における半導体装置の製造方法について、図７〜図９に基づき説明する。
【００４１】
最初に、図７（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びｐ−ＧａＮ層１１５を形成するためのｐ−ＧａＮ膜１１５Ａの窒化物半導体層をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２は、例えば、最初に膜厚が約１６０ｎｍのＡｌＮバッファ層を形成し、ＡｌＮバッファ層の上に、膜厚が約５００ｎｍのＡｌＧａＮバッファ層を形成したものにより形成されている。また、第１の半導体層である電子走行層１３は膜厚が約１μｍのＧａＮにより形成されており、第２の半導体層である電子供給層１４は膜厚が約２０ｎｍのＡｌＧａＮにより形成されている。第３の半導体層であるｐ−ＧａＮ層１１５を形成するためのｐ−ＧａＮ膜１１５Ａは膜厚が約１００ｎｍとなるように形成されており、不純物元素としてＭｇがドープされている。尚、ｐ−ＧａＮ膜１１５Ａは、更に、ＩｎやＡｌ等を含むものであってもよい。
【００４２】
次に、図７（ｂ）に示すように、ｐ−ＧａＮ膜１１５Ａの上に、レジストパターン３１を形成する。具体的には、ｐ−ＧａＮ膜１１５Ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ−ＧａＮ層１１５が形成される領域上にレジストパターン３１を形成する。
【００４３】
次に、図７（ｃ）に示すように、ＲＩＥ等によるドライエッチングを行ない、レジストパターン３１が形成されていない領域において露出しているｐ−ＧａＮ膜１１５Ａを除去することにより、ｐ−ＧａＮ層１１５を形成する。尚、ＲＩＥ等のドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いて行なう。この後、レジストパターン３１は有機溶剤等により除去する。
【００４４】
次に、図８（ａ）に示すように、ｐ−ＧａＮ層１１５において、張出領域１１６が形成される領域に開口を有するレジストパターン１３２を形成する。具体的には、ｐ−ＧａＮ層１１５の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、張出領域１１６が形成される領域に開口を有するレジストパターン１３２を形成する。
【００４５】
次に、図８（ｂ）に示すように、ＲＩＥ等によるドライエッチングを行なうことにより、レジストパターン１３２が形成されていない領域において露出しているｐ−ＧａＮ層１１５の一部を除去し薄くすることにより、張出領域１１６を形成する。この後、レジストパターン１３２は有機溶剤等により除去する。これにより、電子供給層１４の上の所定の領域に、張出領域１１６を有するｐ−ＧａＮ層１１５を形成することができる。
【００４６】
次に、図８（ｃ）に示すように、電子供給層１４の上にソース電極２２及びドレイン電極２３を形成する。具体的には、電子供給層１４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌによるソース電極２２及びドレイン電極２３を形成する。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの膜厚が約３０ｎｍ、Ａｌの膜厚が約３００ｎｍである。この後、約６００℃の温度でラピッドサーマルアニールを行なうことにより、オーミックコンタクトさせる。
【００４７】
次に、図９に示すように、ｐ−ＧａＮ層１１５の上において、張出領域１１６が形成されている領域を除いた領域に、ゲート電極２１を形成する。具体的には、ｐ−ＧａＮ層１１５の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。尚、Ｎｉ／Ａｕによる積層金属膜は、Ｎｉの膜厚が約１００ｎｍ、Ａｕの膜厚が約３００ｎｍである。
【００４８】
このように形成された本実施の形態による半導体装置では、ｐ−ＧａＮ層１１５において、ゲート電極２１の端部よりもドレイン電極２３側に張り出している領域、即ち、ｐ−ＧａＮ層１１５における張出領域１１６の幅Ｗ２は、約２μｍである。
【００４９】
本実施の形態における半導体装置において、ｐ−ＧａＮ層１１５における張出領域１１６の厚さＨ２と、耐圧となるドレイン電圧Ｖｓｄとの関係を図１０に示す。図１０に示されるように、張出領域１１６は厚さＨ２が１０ｎｍ以上となるように形成することにより、約１００Ｖ以上のドレイン電圧を得ることができる。
【００５０】
本実施の形態においては、ｐ−ＧａＮ層１１５における張出領域１１６を階段状に形成してもよい。具体的には、図８（ａ）において所望のレジストパターンを形成する工程と、図８（ｂ）においてドライエッチングを行なう工程とを繰り返し行なうことにより、張出領域１１６を階段状に形成することができる。
【００５１】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００５２】
〔第３の実施の形態〕
次に、第３の実施の形態における半導体装置について説明する。図１１に示されるように、本実施の形態における半導体装置は、基板１１上に、バッファ層１２、第１の半導体層である電子走行層１３、第２の半導体層である電子供給層１４が順次形成されている。電子供給層１４上の所定の領域には、第３の半導体層となるｐ−ＧａＮ層２１５が形成されており、ｐ−ＧａＮ層２１５の上には、ゲート電極２１が形成されており、電子供給層１４の上には、ソース電極２２及びドレイン電極２３が形成されている。尚、本実施の形態では、ｐ−ＧａＮ層２１５には、ｐ型となる不純物元素としてＭｇがドープされたＧａＮが用いられている。
【００５３】
ｐ−ＧａＮ層２１５には、ドレイン電極２３の側において、ｐ−ＧａＮ層２１５の端部２１５ａがゲート電極２１の端部２１ａよりも、ドレイン電極２３の側に張出しており、張出領域２１６が形成されている。この張出領域２１６は、ドレイン電極２３側におけるゲート電極２１の端部２１ａと一致しているｐ−ＧａＮ層２１５の部分２１５ｃから端部２１５ａの間に形成されている。尚、ソース電極２２側において、ｐ−ＧａＮ層２１５の端部２１５ｂの位置とゲート電極２１の端部２１ｂの位置とは一致している。また、この張出領域２１６は、部分２１５ｃから端部２１５ａに向かって、即ち、ゲート電極２１側よりドレイン電極２３が設けられている方向に向かって、徐々に膜厚が薄くなるように形成されている。
【００５４】
このように、張出領域２１６の膜厚を徐々に薄くなるように形成することにより、張出領域２１６の直下における２ＤＥＧ１３ａの電子の分布を端部２１５ａの直下から部分２１５ｃの直下に向けて徐々に減少するように形成することができる。これにより、より一層電界集中を緩和させつつ、オン抵抗が増加することを防ぐことができる。尚、この張出領域２１６において、ドレイン電極２３に向かう方向における幅、即ち、ｐ−ＧａＮ層２１５において部分２１５ｃから端部２１５ａにおける幅をＷ３とする。
【００５５】
尚、ｐ−ＧａＮ層２１５の端部２１５ａは、ゲート電極２１の端部２１ａに対し、あまりドレイン電極２３側に形成した場合、２ＤＥＧ１３ａにおいて電子が消失する領域が増えてしまい、オン抵抗が増加するため好ましくはない。従って、ゲート電極２１とドレイン電極２３との間隔をＤとした場合、張出領域２１６における幅Ｗ３は、Ｗ３≦０．８×Ｄ、更には、Ｗ３≦０．５×Ｄであることが好ましい。
【００５６】
また、０＜Ｗ３であれば、本実施の形態における効果は得ることができるが、ｐ−ＧａＮ層２１５の端部２１５ａとゲート電極２１の端部２１ａとがあまりに近いと、電界集中が緩和されない。従って、張出領域２１６における幅Ｗ３は、１００ｎｍ≦Ｗ３、更には、２００ｎｍ≦Ｗ３であることが好ましい。
【００５７】
（半導体装置の製造方法）
次に、第３の実施の形態における半導体装置の製造方法について、図１２〜図１４に基づき説明する。
【００５８】
最初に、図１２（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びｐ−ＧａＮ層２１５を形成するためのｐ−ＧａＮ膜２１５Ａの窒化物半導体層をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２は、例えば、最初に膜厚が約１６０ｎｍのＡｌＮバッファ層を形成し、ＡｌＮバッファ層の上に、膜厚が約５００ｎｍのＡｌＧａＮバッファ層を形成したものにより形成されている。また、第１の半導体層である電子走行層１３は膜厚が約１μｍのＧａＮにより形成されており、第２の半導体層である電子供給層１４は膜厚が約２０ｎｍのＡｌＧａＮにより形成されている。第３の半導体層であるｐ−ＧａＮ層２１５を形成するためのｐ−ＧａＮ膜２１５Ａは膜厚が約１００ｎｍとなるように形成されており、不純物元素としてＭｇがドープされている。尚、ｐ−ＧａＮ膜２１５Ａは、更に、ＩｎやＡｌ等を含むものであってもよい。
【００５９】
次に、図１２（ｂ）に示すように、ｐ−ＧａＮ膜２１５Ａの上に、レジストパターン３１を形成する。具体的には、ｐ−ＧａＮ膜２１５Ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ−ＧａＮ層２１５が形成される領域上にレジストパターン３１を形成する。
【００６０】
次に、図１２（ｃ）に示すように、ＲＩＥ等によるドライエッチングを行ない、レジストパターン３１が形成されていない領域において露出しているｐ−ＧａＮ膜２１５Ａを除去することにより、ｐ−ＧａＮ層２１５を形成する。尚、ＲＩＥ等のドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いて行なう。この後、レジストパターン３１は有機溶剤等により除去する。
【００６１】
次に、図１３（ａ）に示すように、ｐ−ＧａＮ層２１５において、張出領域２１６が形成される領域に開口を有するレジストパターン２３２を形成する。具体的には、ｐ−ＧａＮ層２１５の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、張出領域２１６が形成される領域に開口を有するレジストパターン２３２を形成する。
【００６２】
次に、図１３（ｂ）に示すように、ＲＩＥ等によるドライエッチングを行なうことにより、レジストパターン２３２が形成されていない領域において露出しているｐ−ＧａＮ層２１５の一部を傾斜状に除去し、張出領域２１６を形成する。具体的には、基板１１面に対し、斜め方向よりイオンを入射させてドライエッチングを行なうことにより傾斜形状を有する張出領域２１６を形成する。この後、レジストパターン２３２は有機溶剤等により除去する。これにより、電子供給層１４の上の所定の領域に、張出領域２１６を有するｐ−ＧａＮ層２１５を形成することができる。
【００６３】
次に、図１３（ｃ）に示すように、電子供給層１４の上にソース電極２２及びドレイン電極２３を形成する。具体的には、電子供給層１４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌによるソース電極２２及びドレイン電極２３を形成する。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの膜厚が約３０ｎｍ、Ａｌの膜厚が約３００ｎｍである。この後、約６００℃の温度でラピッドサーマルアニールを行なうことにより、オーミックコンタクトさせる。
【００６４】
次に、図１４に示すように、ｐ−ＧａＮ層２１５の上において、張出領域２１６が形成されている領域を除いた領域に、ゲート電極２１を形成する。具体的には、ｐ−ＧａＮ層２１５の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。尚、Ｎｉ／Ａｕによる積層金属膜は、Ｎｉの膜厚が約１００ｎｍ、Ａｕの膜厚が約３００ｎｍである。
【００６５】
このように形成された本実施の形態による半導体装置では、ｐ−ＧａＮ層２１５において、ゲート電極２１の端部よりもドレイン電極２３側に張り出している領域、即ち、ｐ−ＧａＮ層２１５における張出領域２１６の幅Ｗ３は、約２μｍである。
【００６６】
尚、上記以外の内容については、第２の実施の形態と同様である。
【００６７】
〔第４の実施の形態〕
（半導体装置）
第４の実施の形態における半導体装置について図１５に基づき説明する。図１５に示されるように、本実施の形態における半導体装置は、基板１１上に、バッファ層１２、第１の半導体層である電子走行層１３、第２の半導体層である電子供給層１４が順次形成されている。電子供給層１４上の所定の領域には、第３の半導体層となるｐ−ＧａＮ層１５が形成されており、ｐ−ＧａＮ層１５の上には、ゲート絶縁膜となる絶縁膜３５０が形成されており、絶縁膜３５０を介したｐ−ＧａＮ層１５の上には、ゲート電極２１が形成されている。また、電子供給層１４の上には、ソース電極２２及びドレイン電極２３が形成されている。尚、本実施の形態では、ｐ−ＧａＮ層１５には、ｐ型となる不純物元素としてＭｇがドープされたＧａＮが用いられている。
【００６８】
本実施の形態においては、ｐ−ＧａＮ層１５及びゲート電極２１は、ドレイン電極２３の側におけるｐ−ＧａＮ層１５の端部１５ａがゲート電極２１の端部２１ａよりも、ドレイン電極２３に近い位置となるように形成されている。尚、本実施の形態における説明では、ソース電極２２側において、ｐ−ＧａＮ層１５の端部１５ｂの位置とゲート電極２１の端部２１ｂの位置とは一致している場合について説明するが、端部１５ｂの位置と端部２１ｂの位置は、必ずしも一致していなくともよい。
【００６９】
このように、ｐ−ＧａＮ層１５には、ゲート電極２１よりもドレイン電極２３の側に張出している張出領域１６が形成されている。尚、この張出領域１６において、ドレイン電極２３に向かう方向における幅、即ち、ｐ−ＧａＮ層１５において、ゲート電極２１の端部２１ａからｐ−ＧａＮ層１５の端部１５ａにおける幅はＷ１である。
【００７０】
本実施の形態における半導体装置では、ゲート絶縁膜となる絶縁膜３５０が形成されているため、更に、ゲートリーク電流を減らすことができる。
【００７１】
従って、本実施の形態においては、第１の実施の形態と同様に、電子走行層１３には、電子走行層１３と電子供給層１４との界面近傍には、ｐ−ＧａＮ層１５の直下の領域において電子が消失している２ＤＥＧ１３ａが形成される。
【００７２】
（半導体装置の製造方法）
次に、第４の実施の形態における半導体装置の製造方法について、図１６〜図１８に基づき説明する。
【００７３】
最初に、図１６（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びｐ−ＧａＮ層１５を形成するためのｐ−ＧａＮ膜１５Ａの窒化物半導体層をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２は、例えば、最初に膜厚が約１６０ｎｍのＡｌＮバッファ層を形成し、ＡｌＮバッファ層の上に、膜厚が約５００ｎｍのＡｌＧａＮバッファ層を形成したものにより形成されている。また、第１の半導体層である電子走行層１３は膜厚が約１μｍのＧａＮにより形成されており、第２の半導体層である電子供給層１４は膜厚が約２０ｎｍのＡｌＧａＮにより形成されている。第３の半導体層であるｐ−ＧａＮ層１５を形成するためのｐ−ＧａＮ膜１５Ａは膜厚が約１００ｎｍとなるように形成されており、不純物元素としてＭｇがドープされている。尚、ｐ−ＧａＮ層１５には、更に、ＩｎやＡｌ等を含むものであってもよい。
【００７４】
次に、図１６（ｂ）に示すように、ｐ−ＧａＮ膜１５Ａの上に、レジストパターン３１を形成する。具体的には、ｐ−ＧａＮ膜１５Ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ−ＧａＮ層１５が形成される領域上にレジストパターン３１を形成する。
【００７５】
次に、図１６（ｃ）に示すように、ＲＩＥ等によるドライエッチングを行なうことにより、レジストパターン３１が形成されていない領域の露出しているｐ−ＧａＮ膜１５Ａを除去することにより、ｐ−ＧａＮ層１５を形成する。このようにして、電子供給層１４の上の所定の領域にｐ−ＧａＮ層１５を形成することができる。尚、ＲＩＥ等のドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いて行なう。この後、レジストパターン３１は有機溶剤等により除去する。
【００７６】
次に、図１７（ａ）に示すように、電子供給層１４の上にソース電極２２及びドレイン電極２３を形成する。具体的には、電子供給層１４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌによるソース電極２２及びドレイン電極２３を形成する。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの膜厚が約３０ｎｍ、Ａｌの膜厚が約３００ｎｍである。この後、約６００℃の温度でラピッドサーマルアニールを行なうことによりオーミックコンタクトさせる。
【００７７】
次に、図１７（ｂ）に示すように、ｐ−ＧａＮ層１５上にゲート絶縁膜となる絶縁膜３５０を形成する。具体的には、ＡＬＤ（Atomic Layer Deposition）により、酸化アルミニウム膜を膜厚が約１０ｎｍとなるように成膜することにより形成する。
【００７８】
次に、図１７（ｃ）に示すように、絶縁膜３５０を介したｐ−ＧａＮ層１５の上にゲート電極２１を形成する。ゲート電極２１は、ｐ−ＧａＮ層１５において所定の張出領域１６が形成されるように形成する。具体的には、絶縁膜３５０の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。尚、Ｎｉ／Ａｕによる積層金属膜は、Ｎｉの膜厚が約１００ｎｍ、Ａｕの膜厚が約３００ｎｍである。このように形成された本実施の形態による半導体装置では、ｐ−ＧａＮ層１５における張出領域１６の幅Ｗ１は、約２μｍである。
【００７９】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００８０】
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００８１】
本実施の形態における半導体デバイスは、第１から第４の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１８に基づき説明する。尚、図１８は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
【００８２】
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態における半導体装置に相当するものである。
【００８３】
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第４の実施の形態における半導体装置のゲート電極２１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第４の実施の形態における半導体装置のソース電極２２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第４の実施の形態における半導体装置のドレイン電極２３と接続されている。
【００８４】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００８５】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
【００８６】
最初に、図１９に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１９に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１９に示す例では３つ）４６８を備えている。図１９に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００８７】
次に、図２０に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２０に示す例では、パワーアンプ４７３は、第１から第４の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２０に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００８８】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００８９】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、
前記第３の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする半導体装置。
（付記２）
前記張出領域において、前記ドレイン電極に向かう方向における幅は、１００ｎｍ以上であって、
前記ゲート電極と前記ドレイン電極との間隔をＤとした場合、０．８×Ｄ以下であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第３の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている領域下における厚さよりも薄いことを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記張出領域における厚さは、１０ｎｍ以上であることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第３の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている端部から、前記ドレイン電極が設けられている方向に向かって、徐々に膜厚が薄くなっていることを特徴とする付記１または２に記載の半導体装置。
（付記６）
前記第３の半導体層と前記ゲート電極との間には、絶縁膜が設けられていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記絶縁膜は酸化アルミニウムにより形成されていることを特徴とする付記６に記載の半導体装置。
（付記８）
前記ｐ型の不純物元素は、Ｍｇであることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、窒化物半導体により形成されているものであることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第３の半導体層における半導体材料は、ＧａＮを含む材料であることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１３）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１４）
付記１から１３のいずれかに記載の半導体装置を有することを特徴とする増幅器。
（付記１５）
基板の上に、第１の半導体層及び第２の半導体層を順次成膜する工程と、
第２の半導体層の上の所定の領域にｐ型の不純物元素が含まれている第３の半導体層を形成する工程と、
前記第２の半導体層に接しソース電極及びドレイン電極を形成する工程と、
前記第３の半導体層の上にゲート電極を形成する工程と、
を有し、
前記第３の半導体層における前記ドレイン電極側の端部は、前記ゲート電極における前記ドレイン電極側の端部よりも、前記ドレイン電極の近くに形成されていることを特徴とする半導体装置の製造方法。
（付記１６）
前記第３の半導体層を形成する工程は、前記第２の半導体層の上にｐ型の不純物元素が含まれている膜を成膜した後、前記所定の領域における前記ｐ型の不純物元素が含まれている膜を除去することにより形成されるものであることを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第３の半導体層の上において、前記ドレイン電極側における前記ゲート電極が形成されていない領域は、張出領域であって、
前記第３の半導体層を形成する工程の後、前記張出領域における第３の半導体層を前記ゲート電極の直下における第３の半導体層の厚さよりも薄くする工程を有していることを特徴とする付記１５または１６に記載の半導体装置の製造方法。
（付記１８）
前記第３の半導体層の上において、前記ゲート電極が形成されていない領域であって、前記ドレイン電極側における領域は張出領域であって、
前記第３の半導体層を形成する工程の後、前記基板に対し斜め方向よりイオンを入射させるドライエッチングにより、前記ゲート電極の設けられている側から前記ドレイン電極が設けられている側に向かって、徐々に膜厚が薄くなるように、前記第３の半導体層の一部が除去することを特徴とする付記１５または１６に記載の半導体装置の製造方法。
（付記１９）
前記第３の半導体層の上に、絶縁膜を形成する工程を有し、
前記ゲート電極は、前記絶縁膜を介した前記第３の半導体層上に形成されるものであることを特徴とする付記１５から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記ｐ型の不純物元素は、Ｍｇであることを特徴とする付記１５から１９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００９０】
１１ 基板
１２ バッファ層
１３ 電子走行層（第１の半導体層）
１３ａ ２ＤＥＧ
１４ 電子供給層（第２の半導体層）
１５ ｐ−ＧａＮ層（第３の半導体層）
１５ａ ｐ−ＧａＮ層のドレイン側の端部
１５ｂ ｐ−ＧａＮ層のソース側の端部
１６ 張出領域（ｐ−ＧａＮ層における）
２１ ゲート電極
２１ａ ゲート電極のドレイン側の端部
２１ｂ ゲート電極のソース側の端部
２２ ソース電極
２３ ドレイン電極
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
例えば、窒化物半導体の一種であるＧａＮは、ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）やＧａＡｓのバンドギャップ（１．４ｅＶ）よりも広く、高い破壊電界強度を有している。ＧａＮを用いたＨＥＭＴにおいては、ＡｌＧａＮ／ＧａＮヘテロ構造が形成されており、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層としたものである。このＡｌＧａＮ／ＧａＮヘテロ構造により、ＡｌＧａＮとＧａＮとの格子定数の違いによる格子歪みによりピエゾ分極が誘起されるため、ＧａＮ層における界面近傍には高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このようなＧａＮを用いたＨＥＭＴとしては、特に、高効率のスイッチング素子、電気自動車用等における高耐圧電力素子としての用途が検討されている。
【０００４】
ところで、このような高耐圧電力素子においては、回路設計上の観点等からノーマリーオフが強く望まれている。しかしながら、ＡｌＧａＮ／ＧａＮのヘテロ構造を有するＨＥＭＴにおいては、分極差により高濃度の２ＤＥＧが発生するため、ノーマリーオフにすることが困難であった。
【０００５】
よって、オン抵抗を増大させることなく、ノーマリーオフにする方法としては、ＡｌＧａＮ／ＧａＮのヘテロ構造を有するＨＥＭＴにおいて、ゲート電極直下にｐ−ＧａＮ層を積層した構造が開示されている（例えば、特許文献２）。この構造においては、ゲート電極直下におけるｐ−ＧａＮ層よりホールが注入されるため、電子走行層における２ＤＥＧにおける電子の濃度を減少させることができる。これにより、閾値電圧を正側にシフトさせることができ、オン抵抗を増加させることなく、ノーマリーオフにすることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００８−９８４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
具体的に、図１に基づき、従来からあるｐ−ＧａＮ層を有するＨＥＭＴの一例について説明する。この構造のＨＥＭＴは、Ｓｉ等の基板９１１上に、バッファ層９１２、電子走行層９１３、電子供給層９１４が形成され、電子供給層９１４の上においてゲート電極９２１が形成される領域には、ｐ−ＧａＮ層９１５が形成されている。ゲート電極９２１は、ｐ−ＧａＮ層９１５の上に形成されており、ソース電極９２２及びドレイン電極９２３は、電子供給層９１４の上に形成されている。この構造のＨＥＭＴでは、電子走行層９１３において、電子走行層９１３を形成しているｉ−ＧａＮと、電子供給層９１４を形成しているｉ−ＡｌＧａＮとの界面近傍には、２ＤＥＧ９１３ａが発生する。しかしながら、ｐ−ＧａＮ層９１５を形成することにより、ゲート電極直下における２ＤＥＧ９１３ａの電子を消失させることができるため、ノーマリーオフにすることができる。尚、通常、このような構造のＨＥＭＴにおいては、ゲート電極９２１の直下の２ＤＥＧ９１３ａにおける電子を消失させることが求められているため、ｐ−ＧａＮ層９１５は、ゲート電極９２１と略同じ形状で形成されている。
【０００８】
ところで、図１（ａ）に示すようなｐ−ＧａＮ層９１５が形成されたＨＥＭＴに、ソース・ドレイン間に電圧を印加した場合、図１（ｂ）に示されるような電界分布が生じる。具体的には、ソース・ドレイン間に印加された電圧により、ゲート電極９２１のドレイン電極９２３側において電界が高くなり、この部分に電界が集中した状態となる。このように電界が集中すると、ＨＥＭＴにおける全体の耐圧が低下するため、ＨＥＭＴの信頼性が低下し、ソース・ドレイン間に印加された電圧により、ＨＥＭＴが破壊されてしまう場合がある。
【０００９】
このため、半導体材料としてＧａＮ等の窒化物半導体を用いた半導体装置において、オン抵抗を増加させることなく、ノーマリーオフにすることのできる信頼性の高い半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【００１０】
本実施の形態の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された第３の半導体層と、前記第３の半導体層の上に形成されたゲート電極と、前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、を有し、前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、前記第３の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする。
【００１１】
また、本実施の形態の他の一観点によれば、基板の上に、第１の半導体層及び第２の半導体層を順次成膜する工程と、第２の半導体層の上の所定の領域にｐ型の不純物元素が含まれている第３の半導体層を形成する工程と、前記第２の半導体層に接しソース電極及びドレイン電極を形成する工程と、前記第３の半導体層の上にゲート電極を形成する工程と、を有し、前記第３の半導体層における前記ドレイン電極側の端部は、前記ゲート電極における前記ドレイン電極側の端部よりも、前記ドレイン電極の近くに形成されていることを特徴とする。
【発明の効果】
【００１２】
開示の半導体装置及び半導体装置の製造方法によれば、半導体材料としてＧａＮ等の窒化物半導体を用いた半導体装置において、信頼性が高く、オン抵抗を増加させることなく、ノーマリーオフにすることができる。
【図面の簡単な説明】
【００１３】
【図１】従来のＧａＮを用いたＨＥＭＴの構造図
【図２】第１の実施の形態における半導体装置の説明図
【図３】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図４】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図５】第１の実施の形態における半導体装置のドレイン電圧とドレイン電流の特性図
【図６】第２の実施の形態における半導体装置の構造図
【図７】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図８】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図９】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１０】第２の実施の形態における半導体装置の張出領域の厚さとドレイン電圧の特性図
【図１１】第３の実施の形態における半導体装置の構造図
【図１２】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１３】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１４】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図１５】第４の実施の形態における半導体装置の構造図
【図１６】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図１７】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図１８】第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図１９】第５の実施の形態における電源装置の回路図
【図２０】第５の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１４】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１５】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について図２に基づき説明する。図２（ａ）に示されるように、本実施の形態における半導体装置は、基板１１上に、バッファ層１２、第１の半導体層である電子走行層１３、第２の半導体層である電子供給層１４が順次形成されている。電子供給層１４上の所定の領域には、第３の半導体層であるｐ−ＧａＮ層１５が形成されており、ｐ−ＧａＮ層１５の上には、ゲート電極２１が形成されており、電子供給層１４の上には、ソース電極２２及びドレイン電極２３が形成されている。尚、本実施の形態では、ｐ−ＧａＮ層１５には、ｐ型となる不純物元素としてＭｇがドープされたＧａＮが用いられている。よって、本実施の形態においては、ｐ−ＧａＮ層１５はｐ型となる不純物がドープされた層と記載する場合がある。また、第３の半導体層は、ｐ型となる窒化物半導体により形成されているものであればよい。
【００１６】
本実施の形態においては、ｐ−ＧａＮ層１５とゲート電極２１は、ドレイン電極２３の側におけるｐ−ＧａＮ層１５の端部１５ａがゲート電極２１の端部２１ａよりも、ドレイン電極２３に近い位置となるように形成されている。尚、本実施の形態における説明では、ソース電極２２側において、ｐ−ＧａＮ層１５の端部１５ｂの位置とゲート電極２１の端部２１ｂの位置とが一致している場合について説明するが、端部１５ｂと端部２１ｂとの位置は、必ずしも一致していなくともよい。
【００１７】
このため、ｐ−ＧａＮ層１５におけるソース電極２２からドレイン電極２３に向かう方向における幅１５Ｗは、ゲート電極２１におけるソース電極２２からドレイン電極２３に向かう方向における幅２１Ｗよりも長くなるように形成されている。このように、ｐ−ＧａＮ層１５においては、ゲート電極２１よりもドレイン電極２３の側に張出している張出領域１６が形成される。この張出領域１６において、ドレイン電極２３に向かう方向における幅Ｗ１は、ｐ−ＧａＮ層１５の端部１５ｂの位置とゲート電極２１の端部２１ｂの位置とは一致している場合には、１５Ｗ−２１Ｗとなる。
【００１８】
本実施の形態における半導体装置においては、このような構造とすることにより、図２（ｂ）における線２Ａに示されるような電位分布が生じる。尚、破線１Ａは、図１（ｂ）に示されるものであり、図１（ａ）に示す構造のものである。本実施の形態における半導体装置では、実線２Ａに示されるように、電界が集中する部分が、ゲート電極２１の端部２１ａの近傍と、ｐ−ＧａＮ層１５の端部１５ａの近傍の２ヶ所となるため、電界が集中する部分における電界強度のピークを低くすることができる。このように、電界が集中する部分が２ヶ所となるのは、後述するようにゲート電極２１の直下の領域もｐ−ＧａＮ層１５の直下の領域においても２ＤＥＧ１３ａにおける電子が減少するため、電界分布が分散されるものと推察される。よって、ドレイン側２３におけるｐ−ＧａＮ層１５の端部１５ａをゲート電極２１の端部２１ａよりも、ドレイン電極２３に近い位置となるように形成することにより、電界強度のピークを低くすることができ、半導体素子における全体の耐圧を高くすることができる。
【００１９】
従って、本実施の形態においては、電子走行層１３には、電子走行層１３と電子供給層１４との界面近傍に、ｐ−ＧａＮ層１５の直下の領域において電子が消失している２ＤＥＧ１３ａが形成される。
【００２０】
尚、ｐ−ＧａＮ層１５の端部１５ａは、ゲート電極２１の端部２１ａに対し、あまりドレイン電極２３側に形成した場合、２ＤＥＧ１３ａにおいて電子が消失する領域が増えてしまい、オン抵抗が増加するため好ましくはない。よって、ゲート電極２１とドレイン電極２３との間隔をＤとした場合、張出領域１６における幅Ｗ１は、Ｗ１≦０．８×Ｄ、更には、Ｗ１≦０．５×Ｄであることが好ましい。
【００２１】
また、０＜Ｗ１であれば、本実施の形態における効果を得ることができるが、ｐ−ＧａＮ層１５の端部１５ａとゲート電極２１の端部２１ａとがあまりに近いと、電界集中が緩和されない。よって、張出領域１６における幅Ｗ１は、１００ｎｍ≦Ｗ１、更には、２００ｎｍ≦Ｗ１であることが好ましい。
【００２２】
（半導体装置の製造方法）
次に、第１の実施の形態における半導体装置の製造方法について、図３〜図４に基づき説明する。
【００２３】
最初に、図３（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びｐ−ＧａＮ層１５を形成するためのｐ−ＧａＮ膜１５Ａの窒化物半導体層をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２は、例えば、最初に膜厚が約１６０ｎｍのＡｌＮバッファ層を形成し、ＡｌＮバッファ層の上に、膜厚が約５００ｎｍのＡｌＧａＮバッファ層を形成したものにより形成されている。また、第１の半導体層である電子走行層１３は膜厚が約１μｍのＧａＮにより形成されており、第２の半導体層である電子供給層１４は膜厚が約２０ｎｍのＡｌＧａＮにより形成されている。第３の半導体層であるｐ−ＧａＮ層１５を形成するためのｐ−ＧａＮ膜１５Ａは膜厚が約１００ｎｍとなるように形成されており、不純物元素としてＭｇがドープされている。尚、ｐ−ＧａＮ膜１５Ａは、更に、ＩｎやＡｌ等を含むものであってもよい。
【００２４】
これら窒化物半導体層をＭＯＶＰＥにより成膜する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。また、Ｍｇの原料ガスにはＣｐ２Ｍｇ（シクロペンタジエニルマグネシウム）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
【００２５】
また、窒化物半導体層を形成する際に供給されるアンモニアガスは、１００ｓｃｃｍ〜１００００ｓｃｃｍの流量で供給され、窒化物半導体層を形成する際の成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒであり、成長温度は１０００℃〜１２００℃である。尚、上述した半導体層は、ＭＯＶＰＥに代えて、ＭＢＥ（Molecular Beam Epitaxy）により成膜してもよい。
【００２６】
基板１１は、例えば、サファイア基板、Ｓｉ基板、ＳｉＣ基板を用いることができる。本実施の形態においては、基板１１として、Ｓｉ（１１１）基板が用いられている。
【００２７】
バッファ層１２におけるＡｌＧａＮバッファは、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が、０．２＜Ｘ＜０．８となるように形成されている。
【００２８】
電子供給層１４は、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。尚、本実施の形態では、Ｘの値が０．２、即ち、Ａｌ０．２Ｇａ０．８Ｎとなるように形成されている。また、電子供給層１４は、ｉ−ＡｌＧａＮであっても、ｎ−ＡｌＧａＮであってもよい。ｎ−ＡｌＧａＮを形成する場合には、不純物元素としてＳｉがドープされており、Ｓｉの濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、１×１０１９ｃｍ−３となるようにＳｉがドープされている。この際、Ｓｉの原料ガスとしては、例えば、ＳｉＨ４等が用いられる。
【００２９】
ｐ−ＧａＮ層１５を形成するためのｐ−ＧａＮ膜１５Ａは、不純物濃度が、５×１０１８ｃｍ−３〜５×１０２０ｃｍ−３となるように不純物元素としてＭｇがドープされたＧａＮにより形成されている。本実施の形態においては、ｐ−ＧａＮ膜１５Ａには、不純物濃度が、１×１０１９ｃｍ−３となるようにＭｇがドープされている。尚、成膜直後におけるｐ−ＧａＮ膜１５Ａは、膜中に水素を含んでおり、この水素とＭｇとが結合しているため、Ｍｇは活性化されてはおらず、高抵抗になっている。よって、成膜後に窒素雰囲気中において熱処理等を行なうことにより、ｐ−ＧａＮ膜１５Ａの膜中より水素を脱離させてｐ型にする。本実施の形態における半導体装置では、ｐ−ＧａＮ膜１５Ａは、膜厚が１０ｎｍ〜１５０ｎｍの範囲で形成されている。
【００３０】
次に、図３（ｂ）に示すように、ｐ−ＧａＮ膜１５Ａの上に、レジストパターン３１を形成する。具体的には、ｐ−ＧａＮ膜１５Ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ−ＧａＮ層１５が形成される領域上にレジストパターン３１を形成する。
【００３１】
次に、図３（ｃ）に示すように、ＲＩＥ（Reactive Ion Etching）等によるドライエッチングを行ない、レジストパターン３１が形成されていない領域の露出しているｐ−ＧａＮ膜１５Ａを除去することにより、ｐ−ＧａＮ層１５を形成する。このようにして、電子供給層１４の上の所定の領域にｐ−ＧａＮ層１５を形成することができる。尚、ＲＩＥ等のドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いて行なう。この後、レジストパターン３１は有機溶剤等により除去する。
【００３２】
次に、図４（ａ）に示すように、電子供給層１４の上にソース電極２２及びドレイン電極２３を形成する。具体的には、電子供給層１４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌによるソース電極２２及びドレイン電極２３を形成する。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの膜厚が約３０ｎｍ、Ａｌの膜厚が約３００ｎｍである。この後、約６００℃の温度でラピッドサーマルアニール（ＲＴＡ：Rapid thermal anneal）を行なうことにより、オーミックコンタクトされる。
【００３３】
次に、図４（ｂ）に示すように、ｐ−ＧａＮ層１５の上にゲート電極２１を形成する。ゲート電極２１は、ｐ−ＧａＮ層１５において所定の張出領域１６が形成されるように形成する。具体的には、ｐ−ＧａＮ層１５の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。尚、Ｎｉ／Ａｕによる積層金属膜は、Ｎｉの膜厚が約１００ｎｍ、Ａｕの膜厚が約３００ｎｍである。このように形成された本実施の形態による半導体装置においては、ｐ−ＧａＮ層１５における張出領域１６の幅Ｗ１は、約２μｍである。
【００３４】
本実施の形態における半導体装置のドレイン電圧とドレイン電流との関係を実施例１として図５に示す。尚、比較例１は、図１に示す構造の半導体装置であり、ｐ−ＧａＮ層９１５において張出領域が形成されていないことを除き、実施例１と略同一の条件で作製したものである。図５に示されるように、比較例１における半導体装置の耐圧が約４０Ｖであるのに対し、本実施の形態である実施例１における半導体装置の耐圧は約９０Ｖ以上であり、絶縁耐圧を向上させることができる。このように、実施例１における半導体装置において、絶縁耐圧が向上しているのは、ｐ−ＧａＮ層１５において張出領域１６を設けることにより、電界集中が緩和されていることによるものである。
【００３５】
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。図６に示されるように、本実施の形態における半導体装置は、基板１１上に、バッファ層１２、第１の半導体層となる電子走行層１３、第２の半導体層となる電子供給層１４が順次形成されている。電子供給層１４上の所定の領域には、第３の半導体層となるｐ−ＧａＮ層１１５が形成されており、ｐ−ＧａＮ層１１５の上には、ゲート電極２１が形成されており、電子供給層１４の上には、ソース電極２２及びドレイン電極２３が形成されている。尚、本実施の形態では、ｐ−ＧａＮ層１１５には、ｐ型となる不純物元素としてＭｇがドープされたＧａＮが用いられている。
【００３６】
ｐ−ＧａＮ層１１５には、ドレイン電極２３の側において、ｐ−ＧａＮ層１１５の端部１１５ａがゲート電極２１の端部２１ａよりも、ドレイン電極２３の側に張出しており、張出領域１１６が形成されている。この張出領域１１６は、ドレイン電極２３側におけるゲート電極２１の端部２１ａと一致しているｐ−ＧａＮ層１１５の部分１１５ｃから端部１１５ａの間に形成されている。尚、この張出領域１１６において、ドレイン電極２３に向かう方向における幅、即ち、ｐ−ＧａＮ層１１５において部分１１５ｃから端部１１５ａにおける幅をＷ２とする。また、ｐ−ＧａＮ層１１５における張出領域１１６の厚さ、即ち、ｐ−ＧａＮ層１１５における部分１１５ｃから端部１１５ａまでの領域の厚さＨ２は、ゲート電極２１直下におけるｐ−ＧａＮ層１１５における厚さＨ１よりも薄く形成されている。また、ソース電極２２側において、ｐ−ＧａＮ層１１５の端部１１５ｂの位置とゲート電極２１の端部２１ｂの位置とは一致している。
【００３７】
本実施の形態における半導体装置では、張出領域１１６の厚さを薄くすることにより、張出領域１１６の直下における２ＤＥＧ１３ａには、ｐ−ＧａＮ層１１５が形成されていない領域の直下よりも電子の密度は低いものの、電子を存在させることができる。これにより、電界集中を緩和させつつ、より一層、オン抵抗の増加を防ぐことができる。
【００３８】
尚、ｐ−ＧａＮ層１１５の端部１１５ａは、ゲート電極２１の端部２１ａに対し、あまりドレイン電極２３側に形成した場合、２ＤＥＧ１３ａにおいて電子が減少している領域が増えてしまい、オン抵抗が増加するため好ましくはない。従って、ゲート電極２１とドレイン電極２３との間隔をＤとした場合、張出領域１１６における幅Ｗ２は、Ｗ２≦０．８×Ｄ、更には、Ｗ２≦０．５×Ｄであることが好ましい。
【００３９】
また、０＜Ｗ２であれば、本実施の形態における効果を得ることができるが、ｐ−ＧａＮ層１１５の端部１１５ａとゲート電極２１の端部２１ａとがあまりに近いと、電界集中が緩和されない。従って、張出領域１１６における幅Ｗ２は、１００ｎｍ≦Ｗ２、更には、２００ｎｍ≦Ｗ２であることが好ましい。
【００４０】
（半導体装置の製造方法）
次に、第２の実施の形態における半導体装置の製造方法について、図７〜図９に基づき説明する。
【００４１】
最初に、図７（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びｐ−ＧａＮ層１１５を形成するためのｐ−ＧａＮ膜１１５Ａの窒化物半導体層をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２は、例えば、最初に膜厚が約１６０ｎｍのＡｌＮバッファ層を形成し、ＡｌＮバッファ層の上に、膜厚が約５００ｎｍのＡｌＧａＮバッファ層を形成したものにより形成されている。また、第１の半導体層である電子走行層１３は膜厚が約１μｍのＧａＮにより形成されており、第２の半導体層である電子供給層１４は膜厚が約２０ｎｍのＡｌＧａＮにより形成されている。第３の半導体層であるｐ−ＧａＮ層１１５を形成するためのｐ−ＧａＮ膜１１５Ａは膜厚が約１００ｎｍとなるように形成されており、不純物元素としてＭｇがドープされている。尚、ｐ−ＧａＮ膜１１５Ａは、更に、ＩｎやＡｌ等を含むものであってもよい。
【００４２】
次に、図７（ｂ）に示すように、ｐ−ＧａＮ膜１１５Ａの上に、レジストパターン３１を形成する。具体的には、ｐ−ＧａＮ膜１１５Ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ−ＧａＮ層１１５が形成される領域上にレジストパターン３１を形成する。
【００４３】
次に、図７（ｃ）に示すように、ＲＩＥ等によるドライエッチングを行ない、レジストパターン３１が形成されていない領域において露出しているｐ−ＧａＮ膜１１５Ａを除去することにより、ｐ−ＧａＮ層１１５を形成する。尚、ＲＩＥ等のドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いて行なう。この後、レジストパターン３１は有機溶剤等により除去する。
【００４４】
次に、図８（ａ）に示すように、ｐ−ＧａＮ層１１５において、張出領域１１６が形成される領域に開口を有するレジストパターン１３２を形成する。具体的には、ｐ−ＧａＮ層１１５の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、張出領域１１６が形成される領域に開口を有するレジストパターン１３２を形成する。
【００４５】
次に、図８（ｂ）に示すように、ＲＩＥ等によるドライエッチングを行なうことにより、レジストパターン１３２が形成されていない領域において露出しているｐ−ＧａＮ層１１５の一部を除去し薄くすることにより、張出領域１１６を形成する。この後、レジストパターン１３２は有機溶剤等により除去する。これにより、電子供給層１４の上の所定の領域に、張出領域１１６を有するｐ−ＧａＮ層１１５を形成することができる。
【００４６】
次に、図８（ｃ）に示すように、電子供給層１４の上にソース電極２２及びドレイン電極２３を形成する。具体的には、電子供給層１４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌによるソース電極２２及びドレイン電極２３を形成する。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの膜厚が約３０ｎｍ、Ａｌの膜厚が約３００ｎｍである。この後、約６００℃の温度でラピッドサーマルアニールを行なうことにより、オーミックコンタクトさせる。
【００４７】
次に、図９に示すように、ｐ−ＧａＮ層１１５の上において、張出領域１１６が形成されている領域を除いた領域に、ゲート電極２１を形成する。具体的には、ｐ−ＧａＮ層１１５の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。尚、Ｎｉ／Ａｕによる積層金属膜は、Ｎｉの膜厚が約１００ｎｍ、Ａｕの膜厚が約３００ｎｍである。
【００４８】
このように形成された本実施の形態による半導体装置では、ｐ−ＧａＮ層１１５において、ゲート電極２１の端部よりもドレイン電極２３側に張り出している領域、即ち、ｐ−ＧａＮ層１１５における張出領域１１６の幅Ｗ２は、約２μｍである。
【００４９】
本実施の形態における半導体装置において、ｐ−ＧａＮ層１１５における張出領域１１６の厚さＨ２と、耐圧となるドレイン電圧Ｖｓｄとの関係を図１０に示す。図１０に示されるように、張出領域１１６は厚さＨ２が１０ｎｍ以上となるように形成することにより、約１００Ｖ以上のドレイン電圧を得ることができる。
【００５０】
本実施の形態においては、ｐ−ＧａＮ層１１５における張出領域１１６を階段状に形成してもよい。具体的には、図８（ａ）において所望のレジストパターンを形成する工程と、図８（ｂ）においてドライエッチングを行なう工程とを繰り返し行なうことにより、張出領域１１６を階段状に形成することができる。
【００５１】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００５２】
〔第３の実施の形態〕
次に、第３の実施の形態における半導体装置について説明する。図１１に示されるように、本実施の形態における半導体装置は、基板１１上に、バッファ層１２、第１の半導体層である電子走行層１３、第２の半導体層である電子供給層１４が順次形成されている。電子供給層１４上の所定の領域には、第３の半導体層となるｐ−ＧａＮ層２１５が形成されており、ｐ−ＧａＮ層２１５の上には、ゲート電極２１が形成されており、電子供給層１４の上には、ソース電極２２及びドレイン電極２３が形成されている。尚、本実施の形態では、ｐ−ＧａＮ層２１５には、ｐ型となる不純物元素としてＭｇがドープされたＧａＮが用いられている。
【００５３】
ｐ−ＧａＮ層２１５には、ドレイン電極２３の側において、ｐ−ＧａＮ層２１５の端部２１５ａがゲート電極２１の端部２１ａよりも、ドレイン電極２３の側に張出しており、張出領域２１６が形成されている。この張出領域２１６は、ドレイン電極２３側におけるゲート電極２１の端部２１ａと一致しているｐ−ＧａＮ層２１５の部分２１５ｃから端部２１５ａの間に形成されている。尚、ソース電極２２側において、ｐ−ＧａＮ層２１５の端部２１５ｂの位置とゲート電極２１の端部２１ｂの位置とは一致している。また、この張出領域２１６は、部分２１５ｃから端部２１５ａに向かって、即ち、ゲート電極２１側よりドレイン電極２３が設けられている方向に向かって、徐々に膜厚が薄くなるように形成されている。
【００５４】
このように、張出領域２１６の膜厚を徐々に薄くなるように形成することにより、張出領域２１６の直下における２ＤＥＧ１３ａの電子の分布を端部２１５ａの直下から部分２１５ｃの直下に向けて徐々に減少するように形成することができる。これにより、より一層電界集中を緩和させつつ、オン抵抗が増加することを防ぐことができる。尚、この張出領域２１６において、ドレイン電極２３に向かう方向における幅、即ち、ｐ−ＧａＮ層２１５において部分２１５ｃから端部２１５ａにおける幅をＷ３とする。
【００５５】
尚、ｐ−ＧａＮ層２１５の端部２１５ａは、ゲート電極２１の端部２１ａに対し、あまりドレイン電極２３側に形成した場合、２ＤＥＧ１３ａにおいて電子が消失する領域が増えてしまい、オン抵抗が増加するため好ましくはない。従って、ゲート電極２１とドレイン電極２３との間隔をＤとした場合、張出領域２１６における幅Ｗ３は、Ｗ３≦０．８×Ｄ、更には、Ｗ３≦０．５×Ｄであることが好ましい。
【００５６】
また、０＜Ｗ３であれば、本実施の形態における効果は得ることができるが、ｐ−ＧａＮ層２１５の端部２１５ａとゲート電極２１の端部２１ａとがあまりに近いと、電界集中が緩和されない。従って、張出領域２１６における幅Ｗ３は、１００ｎｍ≦Ｗ３、更には、２００ｎｍ≦Ｗ３であることが好ましい。
【００５７】
（半導体装置の製造方法）
次に、第３の実施の形態における半導体装置の製造方法について、図１２〜図１４に基づき説明する。
【００５８】
最初に、図１２（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びｐ−ＧａＮ層２１５を形成するためのｐ−ＧａＮ膜２１５Ａの窒化物半導体層をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２は、例えば、最初に膜厚が約１６０ｎｍのＡｌＮバッファ層を形成し、ＡｌＮバッファ層の上に、膜厚が約５００ｎｍのＡｌＧａＮバッファ層を形成したものにより形成されている。また、第１の半導体層である電子走行層１３は膜厚が約１μｍのＧａＮにより形成されており、第２の半導体層である電子供給層１４は膜厚が約２０ｎｍのＡｌＧａＮにより形成されている。第３の半導体層であるｐ−ＧａＮ層２１５を形成するためのｐ−ＧａＮ膜２１５Ａは膜厚が約１００ｎｍとなるように形成されており、不純物元素としてＭｇがドープされている。尚、ｐ−ＧａＮ膜２１５Ａは、更に、ＩｎやＡｌ等を含むものであってもよい。
【００５９】
次に、図１２（ｂ）に示すように、ｐ−ＧａＮ膜２１５Ａの上に、レジストパターン３１を形成する。具体的には、ｐ−ＧａＮ膜２１５Ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ−ＧａＮ層２１５が形成される領域上にレジストパターン３１を形成する。
【００６０】
次に、図１２（ｃ）に示すように、ＲＩＥ等によるドライエッチングを行ない、レジストパターン３１が形成されていない領域において露出しているｐ−ＧａＮ膜２１５Ａを除去することにより、ｐ−ＧａＮ層２１５を形成する。尚、ＲＩＥ等のドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いて行なう。この後、レジストパターン３１は有機溶剤等により除去する。
【００６１】
次に、図１３（ａ）に示すように、ｐ−ＧａＮ層２１５において、張出領域２１６が形成される領域に開口を有するレジストパターン２３２を形成する。具体的には、ｐ−ＧａＮ層２１５の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、張出領域２１６が形成される領域に開口を有するレジストパターン２３２を形成する。
【００６２】
次に、図１３（ｂ）に示すように、ＲＩＥ等によるドライエッチングを行なうことにより、レジストパターン２３２が形成されていない領域において露出しているｐ−ＧａＮ層２１５の一部を傾斜状に除去し、張出領域２１６を形成する。具体的には、基板１１面に対し、斜め方向よりイオンを入射させてドライエッチングを行なうことにより傾斜形状を有する張出領域２１６を形成する。この後、レジストパターン２３２は有機溶剤等により除去する。これにより、電子供給層１４の上の所定の領域に、張出領域２１６を有するｐ−ＧａＮ層２１５を形成することができる。
【００６３】
次に、図１３（ｃ）に示すように、電子供給層１４の上にソース電極２２及びドレイン電極２３を形成する。具体的には、電子供給層１４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌによるソース電極２２及びドレイン電極２３を形成する。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの膜厚が約３０ｎｍ、Ａｌの膜厚が約３００ｎｍである。この後、約６００℃の温度でラピッドサーマルアニールを行なうことにより、オーミックコンタクトさせる。
【００６４】
次に、図１４に示すように、ｐ−ＧａＮ層２１５の上において、張出領域２１６が形成されている領域を除いた領域に、ゲート電極２１を形成する。具体的には、ｐ−ＧａＮ層２１５の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。尚、Ｎｉ／Ａｕによる積層金属膜は、Ｎｉの膜厚が約１００ｎｍ、Ａｕの膜厚が約３００ｎｍである。
【００６５】
このように形成された本実施の形態による半導体装置では、ｐ−ＧａＮ層２１５において、ゲート電極２１の端部よりもドレイン電極２３側に張り出している領域、即ち、ｐ−ＧａＮ層２１５における張出領域２１６の幅Ｗ３は、約２μｍである。
【００６６】
尚、上記以外の内容については、第２の実施の形態と同様である。
【００６７】
〔第４の実施の形態〕
（半導体装置）
第４の実施の形態における半導体装置について図１５に基づき説明する。図１５に示されるように、本実施の形態における半導体装置は、基板１１上に、バッファ層１２、第１の半導体層である電子走行層１３、第２の半導体層である電子供給層１４が順次形成されている。電子供給層１４上の所定の領域には、第３の半導体層となるｐ−ＧａＮ層１５が形成されており、ｐ−ＧａＮ層１５の上には、ゲート絶縁膜となる絶縁膜３５０が形成されており、絶縁膜３５０を介したｐ−ＧａＮ層１５の上には、ゲート電極２１が形成されている。また、電子供給層１４の上には、ソース電極２２及びドレイン電極２３が形成されている。尚、本実施の形態では、ｐ−ＧａＮ層１５には、ｐ型となる不純物元素としてＭｇがドープされたＧａＮが用いられている。
【００６８】
本実施の形態においては、ｐ−ＧａＮ層１５及びゲート電極２１は、ドレイン電極２３の側におけるｐ−ＧａＮ層１５の端部１５ａがゲート電極２１の端部２１ａよりも、ドレイン電極２３に近い位置となるように形成されている。尚、本実施の形態における説明では、ソース電極２２側において、ｐ−ＧａＮ層１５の端部１５ｂの位置とゲート電極２１の端部２１ｂの位置とは一致している場合について説明するが、端部１５ｂの位置と端部２１ｂの位置は、必ずしも一致していなくともよい。
【００６９】
このように、ｐ−ＧａＮ層１５には、ゲート電極２１よりもドレイン電極２３の側に張出している張出領域１６が形成されている。尚、この張出領域１６において、ドレイン電極２３に向かう方向における幅、即ち、ｐ−ＧａＮ層１５において、ゲート電極２１の端部２１ａからｐ−ＧａＮ層１５の端部１５ａにおける幅はＷ１である。
【００７０】
本実施の形態における半導体装置では、ゲート絶縁膜となる絶縁膜３５０が形成されているため、更に、ゲートリーク電流を減らすことができる。
【００７１】
従って、本実施の形態においては、第１の実施の形態と同様に、電子走行層１３には、電子走行層１３と電子供給層１４との界面近傍には、ｐ−ＧａＮ層１５の直下の領域において電子が消失している２ＤＥＧ１３ａが形成される。
【００７２】
（半導体装置の製造方法）
次に、第４の実施の形態における半導体装置の製造方法について、図１６〜図１８に基づき説明する。
【００７３】
最初に、図１６（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びｐ−ＧａＮ層１５を形成するためのｐ−ＧａＮ膜１５Ａの窒化物半導体層をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２は、例えば、最初に膜厚が約１６０ｎｍのＡｌＮバッファ層を形成し、ＡｌＮバッファ層の上に、膜厚が約５００ｎｍのＡｌＧａＮバッファ層を形成したものにより形成されている。また、第１の半導体層である電子走行層１３は膜厚が約１μｍのＧａＮにより形成されており、第２の半導体層である電子供給層１４は膜厚が約２０ｎｍのＡｌＧａＮにより形成されている。第３の半導体層であるｐ−ＧａＮ層１５を形成するためのｐ−ＧａＮ膜１５Ａは膜厚が約１００ｎｍとなるように形成されており、不純物元素としてＭｇがドープされている。尚、ｐ−ＧａＮ層１５には、更に、ＩｎやＡｌ等を含むものであってもよい。
【００７４】
次に、図１６（ｂ）に示すように、ｐ−ＧａＮ膜１５Ａの上に、レジストパターン３１を形成する。具体的には、ｐ−ＧａＮ膜１５Ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ−ＧａＮ層１５が形成される領域上にレジストパターン３１を形成する。
【００７５】
次に、図１６（ｃ）に示すように、ＲＩＥ等によるドライエッチングを行なうことにより、レジストパターン３１が形成されていない領域の露出しているｐ−ＧａＮ膜１５Ａを除去することにより、ｐ−ＧａＮ層１５を形成する。このようにして、電子供給層１４の上の所定の領域にｐ−ＧａＮ層１５を形成することができる。尚、ＲＩＥ等のドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いて行なう。この後、レジストパターン３１は有機溶剤等により除去する。
【００７６】
次に、図１７（ａ）に示すように、電子供給層１４の上にソース電極２２及びドレイン電極２３を形成する。具体的には、電子供給層１４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌによるソース電極２２及びドレイン電極２３を形成する。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの膜厚が約３０ｎｍ、Ａｌの膜厚が約３００ｎｍである。この後、約６００℃の温度でラピッドサーマルアニールを行なうことによりオーミックコンタクトさせる。
【００７７】
次に、図１７（ｂ）に示すように、ｐ−ＧａＮ層１５上にゲート絶縁膜となる絶縁膜３５０を形成する。具体的には、ＡＬＤ（Atomic Layer Deposition）により、酸化アルミニウム膜を膜厚が約１０ｎｍとなるように成膜することにより形成する。
【００７８】
次に、図１７（ｃ）に示すように、絶縁膜３５０を介したｐ−ＧａＮ層１５の上にゲート電極２１を形成する。ゲート電極２１は、ｐ−ＧａＮ層１５において所定の張出領域１６が形成されるように形成する。具体的には、絶縁膜３５０の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。尚、Ｎｉ／Ａｕによる積層金属膜は、Ｎｉの膜厚が約１００ｎｍ、Ａｕの膜厚が約３００ｎｍである。このように形成された本実施の形態による半導体装置では、ｐ−ＧａＮ層１５における張出領域１６の幅Ｗ１は、約２μｍである。
【００７９】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００８０】
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００８１】
本実施の形態における半導体デバイスは、第１から第４の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１８に基づき説明する。尚、図１８は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
【００８２】
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態における半導体装置に相当するものである。
【００８３】
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第４の実施の形態における半導体装置のゲート電極２１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第４の実施の形態における半導体装置のソース電極２２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第４の実施の形態における半導体装置のドレイン電極２３と接続されている。
【００８４】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００８５】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
【００８６】
最初に、図１９に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１９に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１９に示す例では３つ）４６８を備えている。図１９に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００８７】
次に、図２０に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２０に示す例では、パワーアンプ４７３は、第１から第４の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２０に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００８８】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００８９】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、
前記第３の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする半導体装置。
（付記２）
前記張出領域において、前記ドレイン電極に向かう方向における幅は、１００ｎｍ以上であって、
前記ゲート電極と前記ドレイン電極との間隔をＤとした場合、０．８×Ｄ以下であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第３の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている領域下における厚さよりも薄いことを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記張出領域における厚さは、１０ｎｍ以上であることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第３の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている端部から、前記ドレイン電極が設けられている方向に向かって、徐々に膜厚が薄くなっていることを特徴とする付記１または２に記載の半導体装置。
（付記６）
前記第３の半導体層と前記ゲート電極との間には、絶縁膜が設けられていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記絶縁膜は酸化アルミニウムにより形成されていることを特徴とする付記６に記載の半導体装置。
（付記８）
前記ｐ型の不純物元素は、Ｍｇであることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、窒化物半導体により形成されているものであることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第３の半導体層における半導体材料は、ＧａＮを含む材料であることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１３）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１４）
付記１から１３のいずれかに記載の半導体装置を有することを特徴とする増幅器。
（付記１５）
基板の上に、第１の半導体層及び第２の半導体層を順次成膜する工程と、
第２の半導体層の上の所定の領域にｐ型の不純物元素が含まれている第３の半導体層を形成する工程と、
前記第２の半導体層に接しソース電極及びドレイン電極を形成する工程と、
前記第３の半導体層の上にゲート電極を形成する工程と、
を有し、
前記第３の半導体層における前記ドレイン電極側の端部は、前記ゲート電極における前記ドレイン電極側の端部よりも、前記ドレイン電極の近くに形成されていることを特徴とする半導体装置の製造方法。
（付記１６）
前記第３の半導体層を形成する工程は、前記第２の半導体層の上にｐ型の不純物元素が含まれている膜を成膜した後、前記所定の領域における前記ｐ型の不純物元素が含まれている膜を除去することにより形成されるものであることを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第３の半導体層の上において、前記ドレイン電極側における前記ゲート電極が形成されていない領域は、張出領域であって、
前記第３の半導体層を形成する工程の後、前記張出領域における第３の半導体層を前記ゲート電極の直下における第３の半導体層の厚さよりも薄くする工程を有していることを特徴とする付記１５または１６に記載の半導体装置の製造方法。
（付記１８）
前記第３の半導体層の上において、前記ゲート電極が形成されていない領域であって、前記ドレイン電極側における領域は張出領域であって、
前記第３の半導体層を形成する工程の後、前記基板に対し斜め方向よりイオンを入射させるドライエッチングにより、前記ゲート電極の設けられている側から前記ドレイン電極が設けられている側に向かって、徐々に膜厚が薄くなるように、前記第３の半導体層の一部が除去することを特徴とする付記１５または１６に記載の半導体装置の製造方法。
（付記１９）
前記第３の半導体層の上に、絶縁膜を形成する工程を有し、
前記ゲート電極は、前記絶縁膜を介した前記第３の半導体層上に形成されるものであることを特徴とする付記１５から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記ｐ型の不純物元素は、Ｍｇであることを特徴とする付記１５から１９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００９０】
１１ 基板
１２ バッファ層
１３ 電子走行層（第１の半導体層）
１３ａ ２ＤＥＧ
１４ 電子供給層（第２の半導体層）
１５ ｐ−ＧａＮ層（第３の半導体層）
１５ａ ｐ−ＧａＮ層のドレイン側の端部
１５ｂ ｐ−ＧａＮ層のソース側の端部
１６ 張出領域（ｐ−ＧａＮ層における）
２１ ゲート電極
２１ａ ゲート電極のドレイン側の端部
２１ｂ ゲート電極のソース側の端部
２２ ソース電極
２３ ドレイン電極
【特許請求の範囲】
【請求項１】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、
前記第３の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする半導体装置。
【請求項２】
前記第３の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている領域下における厚さよりも薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている端部から、前記ドレイン電極が設けられている方向に向かって、徐々に膜厚が薄くなっていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３の半導体層と前記ゲート電極との間には、絶縁膜が設けられていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ｐ型の不純物元素は、Ｍｇであることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、窒化物半導体により形成されているものであることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
基板の上に、第１の半導体層及び第２の半導体層を順次成膜する工程と、
第２の半導体層の上の所定の領域にｐ型の不純物元素が含まれている第３の半導体層を形成する工程と、
前記第２の半導体層に接しソース電極及びドレイン電極を形成する工程と、
前記第３の半導体層の上にゲート電極を形成する工程と、
を有し、
前記第３の半導体層における前記ドレイン電極側の端部は、前記ゲート電極における前記ドレイン電極側の端部よりも、前記ドレイン電極の近くに形成されていることを特徴とする半導体装置の製造方法。
【請求項８】
前記第３の半導体層の上において、前記ドレイン電極側における前記ゲート電極が形成されていない領域は、張出領域であって、
前記第３の半導体層を形成する工程の後、前記張出領域における第３の半導体層を前記ゲート電極の直下における第３の半導体層の厚さよりも薄くする工程を有していることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第３の半導体層の上において、前記ゲート電極が形成されていない領域であって、前記ドレイン電極側における領域は張出領域であって、
前記第３の半導体層を形成する工程の後、前記基板に対し斜め方向よりイオンを入射させるドライエッチングにより、前記ゲート電極の設けられている側から前記ドレイン電極が設けられている側に向かって、徐々に膜厚が薄くなるように、前記第３の半導体層の一部が除去することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第３の半導体層の上に、絶縁膜を形成する工程を有し、
前記ゲート電極は、前記絶縁膜を介した前記第３の半導体層上に形成されるものであることを特徴とする請求項７から９のいずれかに記載の半導体装置の製造方法。
【請求項１】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、
前記第３の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする半導体装置。
【請求項２】
前記第３の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている領域下における厚さよりも薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている端部から、前記ドレイン電極が設けられている方向に向かって、徐々に膜厚が薄くなっていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３の半導体層と前記ゲート電極との間には、絶縁膜が設けられていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ｐ型の不純物元素は、Ｍｇであることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、窒化物半導体により形成されているものであることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
基板の上に、第１の半導体層及び第２の半導体層を順次成膜する工程と、
第２の半導体層の上の所定の領域にｐ型の不純物元素が含まれている第３の半導体層を形成する工程と、
前記第２の半導体層に接しソース電極及びドレイン電極を形成する工程と、
前記第３の半導体層の上にゲート電極を形成する工程と、
を有し、
前記第３の半導体層における前記ドレイン電極側の端部は、前記ゲート電極における前記ドレイン電極側の端部よりも、前記ドレイン電極の近くに形成されていることを特徴とする半導体装置の製造方法。
【請求項８】
前記第３の半導体層の上において、前記ドレイン電極側における前記ゲート電極が形成されていない領域は、張出領域であって、
前記第３の半導体層を形成する工程の後、前記張出領域における第３の半導体層を前記ゲート電極の直下における第３の半導体層の厚さよりも薄くする工程を有していることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第３の半導体層の上において、前記ゲート電極が形成されていない領域であって、前記ドレイン電極側における領域は張出領域であって、
前記第３の半導体層を形成する工程の後、前記基板に対し斜め方向よりイオンを入射させるドライエッチングにより、前記ゲート電極の設けられている側から前記ドレイン電極が設けられている側に向かって、徐々に膜厚が薄くなるように、前記第３の半導体層の一部が除去することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第３の半導体層の上に、絶縁膜を形成する工程を有し、
前記ゲート電極は、前記絶縁膜を介した前記第３の半導体層上に形成されるものであることを特徴とする請求項７から９のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１３−７４０７０（Ｐ２０１３−７４０７０Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１１５６２（Ｐ２０１１−２１１５６２）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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