【課題】画素部や信号線駆動回路が形成された基板と、ドライバＩＣとの接続配線数を低減させる。
【解決手段】信号線駆動回路は第１乃至第３のトランジスタを有し、第１乃至第３のトランジスタは第１乃至第３の信号線と電気的に接続している。第１乃至第３の信号線は画素部へ延びている。第１乃至第３のトランジスタは共通して、ドライバＩＣの第１端子と電気的に接続している。このような構成により、接続配線数を１／３に低減することができる。

【特許請求の範囲】
【請求項１】
基板上に設けられた画素部と、前記基板上に設けられた第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを有する信号線駆動回路と、ドライバＩＣとを含む半導体装置であって、
前記第１乃至第３のトランジスタはＮチャネル型を有し、
前記第１のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、第１の信号線と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、第２の信号線と電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第３の信号線と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
基板上に設けられた画素部と、前記基板上に設けられた第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、及び第６のトランジスタを有する信号線駆動回路と、ドライバＩＣとを含む半導体装置であって、
前記第１乃至第６のトランジスタはＮチャネル型を有し、
前記第１のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第２の端子と電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第２の端子と電気的に接続され、
前記第６のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第２の端子と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、第１の信号線と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、第２の信号線と電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第３の信号線と電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は、第４の信号線と電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方は、第５の信号線と電気的に接続され、
前記第６のトランジスタのソース及びドレインの他方は、第６の信号線と電気的に接続され、
前記第１のトランジスタのゲート、及び前記第４のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第２のトランジスタのゲート、及び前記第５のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第３のトランジスタのゲート、及び前記第６のトランジスタのゲートは、第３の配線と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
基板上に設けられた画素部と、前記基板上に設けられた第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを有する信号線駆動回路と、ドライバＩＣとを含む半導体装置であって、
前記第１乃至第３のトランジスタはＮチャネル型を有し、
前記第１のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と、ＦＰＣを介して電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と、前記ＦＰＣを介して電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と、前記ＦＰＣを介して電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、第１の信号線と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、第２の信号線と電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第３の信号線と電気的に接続されていることを特徴とする半導体装置。
【請求項４】
基板上に設けられた画素部と、前記基板上に設けられた第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、及び第６のトランジスタを有する信号線駆動回路と、ドライバＩＣとを含む半導体装置であって、
前記第１乃至第６のトランジスタはＮチャネル型を有し、
前記第１のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と、ＦＰＣを介して電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と、前記ＦＰＣを介して電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第１の端子と、前記ＦＰＣを介して電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第２の端子と、前記ＦＰＣを介して電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第２の端子と、前記ＦＰＣを介して電気的に接続され、
前記第６のトランジスタのソース及びドレインの一方は、前記ドライバＩＣの第２の端子と、前記ＦＰＣを介して電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、第１の信号線と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、第２の信号線と電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第３の信号線と電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は、第４の信号線と電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方は、第５の信号線と電気的に接続され、
前記第６のトランジスタのソース及びドレインの他方は、第６の信号線と電気的に接続され、
前記第１のトランジスタのゲート、及び前記第４のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第２のトランジスタのゲート、及び前記第５のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第３のトランジスタのゲート、及び前記第６のトランジスタのゲートは、第３の配線と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１又は請求項３において、
前記第１のトランジスタ乃至前記第４のトランジスタは、それぞれ化合物半導体を含むチャネル形成領域を有することを特徴とする半導体装置。
【請求項６】
請求項２又は請求項４において、
前記第１のトランジスタ乃至前記第６のトランジスタは、それぞれ化合物半導体を含むチャネル形成領域を有することを特徴とする半導体装置。
【請求項７】
請求項５又は請求項６において、
前記化合物半導体は、インジウム、ガリウム、及び亜鉛を含むことを特徴とする半導体装置。
【請求項８】
請求項５又は請求項６において、
前記化合物半導体は、ａ−ＩｎＧａＺｎＯを含むことを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記半導体装置は走査線駆動回路を有し、
前記走査線駆動回路はシフトレジスタを有し、
前記シフトレジスタは、フリップフロップを有し、
前記フリップフロップは、第７のトランジスタ、第８のトランジスタ、第９のトランジスタ、及び第１０のトランジスタを有し、
前記フリップフロップと電気的に接続された第４乃至第９の配線を有し、
前記第７のトランジスタは、ソース又はドレインの一方が、前記第４の配線と電気的に接続され、ソース又はドレインの他方が、前記第８のトランジスタのゲートと電気的に接続され、ゲートが、前記第８の配線と電気的に接続され、
前記第８のトランジスタは、ソース又はドレインの一方が、前記第６の配線と電気的に接続され、ソース又はドレインの他方は、前記第９の配線と電気的に接続され、
前記第９のトランジスタは、ソース又はドレインの一方が、前記第５の配線と電気的に接続され、ソース又はドレインの他方は、前記第８のトランジスタのゲートと電気的に接続され、ゲートが、前記第７の配線と電気的に接続され、
前記第１０のトランジスタは、ソース又はドレインの一方が、前記第５の配線と電気的に接続され、ソース又はドレインの他方が、前記第９の配線と電気的に接続され、ゲートが前記第７の配線と電気的に接続され、
前記第８の配線及び前記第９の配線を介して、前記走査線駆動回路と、前記画素部とが電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記第７乃至前記第１０のトランジスタは、それぞれ化合物半導体を含むチャネル形成領域を有することを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記化合物半導体は、インジウム、ガリウム、及び亜鉛を含むことを特徴とする半導体装置。
【請求項１２】
請求項１０において、
前記化合物半導体は、ａ−ＩｎＧａＺｎＯを含むことを特徴とする半導体装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【図５４】

【図５５】

【図５６】

【図５７】

【図５８】

【図５９】

【図６０】

【図６１】

【図６２】

【図６３】

【図６４】

【図６５】

【図６６】

【図６７】

【図６８】

【図６９】

【図７０】

【図７１】

【図７２】

【図７３】

【図７４】

【図７５】

【図７６】

【図７７】

【図７８】

【図７９】

【図８０】

【図８１】

【図８２】

【図８３】

【図８４】

【図８５】

【図８６】

【図８７】

【図８８】

【図８９】

【図９０】

【図９１】

【図９２】

【図９３】

【図９４】

【図９５】

【図９６】

【図９７】

【図９８】

【図９９】

【図１００】

【図１０１】

【図１０２】

【図１０３】

【図１０４】

【図１０５】

【公開番号】特開２０１２−８３７７０（Ｐ２０１２−８３７７０Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１１−２５４５６７（Ｐ２０１１−２５４５６７）
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【分割の表示】特願２００７−２２０６２３（Ｐ２００７−２２０６２３）の分割
【原出願日】平成１９年８月２８日（２００７．８．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】