積層半導体および積層半導体の製造方法
【課題】
バッファ層に導電性を持たせつつもバッファ層上に形成されるデバイス層において良好な結晶性を得ることができる積層半導体およびその製造方法を提供する。
【解決手段】
前記ＧａＮ系窒化物半導体膜とは異種の材料からなる基板上に第１のバッファ層および第２のバッファ層を交互に３回以上繰り返し積層した中間層を形成する。前記中間層の上にＧａＮ系窒化物半導体膜を成長させてデバイス層を形成する。前記第１のバッファ層は、単結晶成長温度よりも低い温度でシリコンをドープしつつＧａＮ系窒化物半導体膜を成長させることにより形成される。前記第２のバッファ層は、単結晶成長温度でシリコンをドープしつつ互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し成長させることにより形成される。前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされる。
バッファ層に導電性を持たせつつもバッファ層上に形成されるデバイス層において良好な結晶性を得ることができる積層半導体およびその製造方法を提供する。
【解決手段】
前記ＧａＮ系窒化物半導体膜とは異種の材料からなる基板上に第１のバッファ層および第２のバッファ層を交互に３回以上繰り返し積層した中間層を形成する。前記中間層の上にＧａＮ系窒化物半導体膜を成長させてデバイス層を形成する。前記第１のバッファ層は、単結晶成長温度よりも低い温度でシリコンをドープしつつＧａＮ系窒化物半導体膜を成長させることにより形成される。前記第２のバッファ層は、単結晶成長温度でシリコンをドープしつつ互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し成長させることにより形成される。前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層半導体および積層半導体の製造方法に関し、特に結晶成長を行うための成長用基板と半導体膜との格子不整合を緩和する半導体膜の積層構造に関する。
【従来技術】
【０００２】
ＧａＮ系窒化物半導体は、可視光から紫外線に亘る波長領域の光を放射するＬＥＤやレーザダイオード等の発光デバイスに応用され、その高機能化が進んでいる。ＧａＮ系窒化物半導体デバイスの作製においては、主にサファイア基板が結晶成長用基板として用いられている。しかしながら、サファイア基板とＧａＮ系窒化物半導体とでは格子定数が大きく異なるため、サファイア基板上に直接ＧａＮ系窒化物半導体膜を形成すると欠陥密度が大きくなり、良質な半導体膜を得ることができない。かかる格子不整合に起因する格子歪みを緩和するべく、サファイア基板とＧａＮ系窒化物半導体層（デバイス層）との間にアモルファス状態または多結晶状態を呈するバッファ層を挿入することが行われている。
【０００３】
特許文献１および特許文献２には、成長用基板上に単結晶成長温度よりも低い温度で形成された多層膜からなる第１バッファ層と、単結晶成長温度で形成され、第１バッファ層に接する層がＧａおよびＩｎを含まない窒化物からなる多層膜からなる第２バッファ層とを有する半導体素子が開示されている。
【０００４】
特許文献３には、成長用基板上に単結晶成長温度よりも低い温度で形成されたAlx1Gay1In1-x1-y1N(0≦X1≦1、0≦y1≦1、0≦x1+y1≦1)からなるバッファ層と、単結晶成長温度で形成されたAlx2Gay2In1-x2-y2N(0≦X2≦1、0≦y2≦1、0≦x2+y2≦1、x1=x2、y1=y2)からなる層を交互に３層以上積層させたIII族窒化物半導体が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３５０５４０５号公報
【特許文献２】特許第３９７６７２３号公報
【特許文献３】特許第３７１２７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バッファ層を有する半導体装置における技術的な課題として以下の２点が挙げられる。第１にバッファ層を成長用基板とデバイス層との間に挿入したとしても、格子歪や貫通転位を完全に防ぐことは困難であり、結晶性の更なる改善が要求されている。
【０００７】
第２にバッファ層において導電性を得ようとすると、バッファ層の上に形成されるデバイスの結晶性が著しく悪くなることである。一般的に、ｎ型の導電型を有する窒化物半導体膜を形成する場合、シリコン（Ｓｉ）をドープしながら結晶成長を行う。しかしながら、窒化物半導体にＳｉをドープすると原子配列に乱れが生じ、結晶性が劣化する。一般的にバッファ層は比較的低温で形成され、アモルファス状態または多結晶状態を呈するが、その後高温に曝されることにより、最表面は単結晶ライクなアモルファス状態となる。バッファ層にＳｉをドープした場合、この単結晶ライクな表層の結晶性が劣化するため、その上に形成されるデバイス層の結晶性に悪影響を及ぼす。Ｓｉドープによる結晶性の劣化は、ドープ濃度が増大するにつれて顕著となる。
【０００８】
従来においては、Ｓｉドープによる結晶性の劣化を避けるためバッファ層に導電性を付与しないか、あるいは結晶性を犠牲にすることとで対応していた。例えば、成長用基板を除去することにより作製されるいわゆるシンフィルムＬＥＤを製造する場合、バッファ層が導電性を有していない場合には、バッファ層を研磨するなどしてｎ型半導体層（デバイス層）を露出させる必要がある。しかしながら、研磨工程を追加することは、歩留りの低下やコストアップを招く。一方、ＳｉＣ基板等の導電性を有する成長用基板を用いるタイプの半導体装置においては、電流経路を確保するために結晶性を犠牲にしてバッファ層に導電性を持たせる必要がある。
【０００９】
上記した各特許文献は、貫通転位や格子歪みを低減し、結晶性が良好な半導体膜を得るための技術に関するものであるが、バッファ層に導電性を持たせた場合の悪影響への対処についてはいずれも言及していない。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、バッファ層に導電性を持たせつつもバッファ層上に形成されるデバイス層において良好な結晶性を確保することができる積層半導体およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の積層半導体の製造方法は、ＧａＮ系窒化物半導体膜を含む積層半導体の製造方法であって、前記ＧａＮ系窒化物半導体膜とは異種の材料からなる基板上に第１のバッファ層および第２のバッファ層を交互に３回以上繰り返し積層した中間層を形成する工程と、前記中間層の上にＧａＮ系窒化物半導体膜を成長させてデバイス層を形成する工程と、を含み、前記第１のバッファ層は、単結晶成長温度よりも低い温度でシリコンをドープしつつＧａＮ系窒化物半導体膜を成長させることにより形成され、前記第２のバッファ層は、単結晶成長温度でシリコンをドープしつつ互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し成長させることにより形成され、前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされることを特徴としている。
【００１２】
また、本発明の積層半導体は、ＧａＮ系窒化物半導体膜を含む積層半導体であって、前記ＧａＮ系窒化物半導体膜とは異種の材料からなる基板と、前記基板上に設けられ、第１のバッファ層と第２のバッファ層とを交互に３回以上繰り返し積層して形成される中間層と、前記中間層の上に設けられたＧａＮ系窒化物半導体からなるデバイス層と、を含み、前記第１のバッファ層は、単結晶成長温度よりも低い成長温度で形成され且つシリコンドープされたＧａＮ系窒化物半導体からなり、前記第２のバッファ層は、単結晶成長温度で形成され且つシリコンドープされた互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し積層して形成され、前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされていることを特徴としている。
【発明の効果】
【００１３】
本発明の積層半導体およびその製造方法によれば、バッファ層に導電性を持たせつつもバッファ層上に形成されるデバイス層において良好な結晶性を得ることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例である積層半導体の構成を示す断面図である。
【図２】本発明の実施例である積層半導体の製造方法を示す断面図である。
【図３】本発明の実施例である積層半導体の製造方法を示す断面図である。
【図４】本発明の実施例である積層半導体の製造方法を示す断面図である。
【図５】本発明の実施例である第１および第２バッファ層におけるＳｉの濃度プロファイルを示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素および部分には同一の参照符を付している。
【００１６】
図１は本発明の実施例に係る積層半導体１の構成を示す断面図である。積層半導体１は、成長用基板１０とＧａＮ系窒化物半導体からなるデバイス層３０との間にＧａＮ系窒化物半導体からなる第１のバッファ層２１および第２のバッファ層２２が交互に３層ずつ積層されて構成される。
【００１７】
成長用基板１０は、ＧａＮ系窒化物半導体膜の結晶成長を行うための基板であり、例えばＧａＮ系窒化物半導体とは異種の材料からなるＣ面サファイア基板である。サファイアとＧａＮとの格子定数の差は１６％と大きく、サファイア基板上に直接デバイス層を成長した場合、基板とＧａＮとの間の格子定数のミスマッチを吸収するために貫通転位等の欠陥が多数生じ結晶性が悪くなる。このため、本実施例では成長用基板１０とデバイス層３０との間に第１のバッファ層２１および第２のバッファ２２を交互に積層した中間層２０を挿入することで格子不整合に起因する格子歪みおよび貫通転位の発生を抑制している。
【００１８】
成長用基板１０上には、厚さ約３０ｎｍの第１のバッファ層２１が形成される。第１のバッファ層は、ＧａＮ系窒化物半導体からなる例えばInｘGa1-ｘN(0≦ｘ≦1)で表されるアモルファス層（無定形層）または多結晶層である。第１のバッファ層２１は、単結晶成長温度よりも低い成長温度で形成されることにより、アモルファス状態または多結晶状態を呈する。尚、単結晶成長温度とは略単結晶状態の半導体膜が形成される範囲の温度をいう。略単結晶状態とは半導体膜全体が単結晶の状態であるもの又は半導体膜の一部がアモルファス状態若しくは多結晶状態であるものの殆どの部分が単結晶状態であるものを含む。第１のバッファ層２１は、比較的高濃度（例えば５×１０１９ａｔｏｍ／ｃｍ３）のＳｉをドープしながら結晶成長を行うことにより形成され、導電性を有している。
【００１９】
第１のバッファ層２１の上には、第２のバッファ層２２が形成される。第２のバッファ層は、InｘGa1-ｘN(0＜ｘ≦1)からなる厚さ５ｎｍ程度の歪み緩和層２２ａとＧａＮからなる厚さ５ｎｍ程度のＧａＮ層２２ｂとを繰り返し積層した多層構造を有する。本実施例では歪み緩和層２２ａとＧａＮ層２２ｂをこの順で交互に４回繰り返して積層している。すなわち、第２のバッファ層２２は８つの層により構成されている。緩和層２２ａは、ＧａＮ層２２ｂと異なる組成を有し、且つデバイス層３０を構成するＧａＮ系窒化物半導体の格子定数と成長用基板の格子定数の中間の格子定数を有するＧａＮ系窒化物半導体により構成することができる。このような歪み緩和層２２ａがＧａＮ層２２ｂと交互に積層されることにより、成長用基板１０とデバイス層３０との間の格子不整合に起因する格子歪みが緩和され、デバイス層３０の結晶性を改善することができる。
【００２０】
尚、第２のバッファ層２２の最下層は、歪み緩和層２２ａ又はＧａＮ層２２ｂのいずれであってもよい。第２のバッファ層２２に隣接するデバイス層３０の最下層の組成がＧａＮである場合、第２のバッファ層２２の最上層はＧａＮ層２２ｂであることが好ましい。これは、第２バッファ層２２とデバイス層３０において互いに隣接する層の組成を一致させることにより、デバイス層３０において欠陥の少ない良質な半導体膜を得ることができるからである。
【００２１】
第２のバッファ層２２を構成する歪み緩和層２２ａおよびＧａＮ層２２ｂは、いずれも単結晶成長温度で形成されることにより、単結晶状態を呈する。歪み緩和層２２ａおよびＧａＮ層２２ｂは、それぞれ、比較的低濃度（例えば１×１０１６ａｔｏｍ／ｃｍ３）のＳｉをドープしながら結晶成長を行うことにより形成され、導電性を有している。
【００２２】
第１のバッファ層２１および第２のバッファ層２２は、交互に繰り返し積層され、これにより中間層２０が構成される。中間層２０は例えば第１のバッファ層２１および第２のバッファ層２２を交互に繰り返し３回ずつ積層することにより形成される。
【００２３】
デバイス層３０は、単結晶状態を呈する最上層に位置する第２のバッファ層２２の上に形成される。積層半導体１が例えば半導体発光装置である場合、デバイス層３０はＧａＮ系窒化物半導体からなるｎ型半導体層、活性層、ｐ型半導体層により構成される。より詳細な構成を例示すると、第２のバッファ層２２の上には、厚さ４μｍ程度のＧａＮからなるｎ型コンタクト層が形成される。ｎ型コンタクト層の上には、活性層が形成される。活性層はＩｎＧａＮ井戸層／ＧａＮ障壁層を交互に繰り返し積層した多重量子井戸構造を有していてもよい。活性層の上には、厚さ４０ｎｍ程度のＡｌＧａＮからなるｐ型クラッドが形成され、ｐ型クラッド層の上には厚さ１５０ｎｍ程度のｐ型コンタクト層が形成される。
【００２４】
上記した構造を有する積層半導体１の製造方法について以下に説明する。尚、以下においては、積層半導体１が半導体発光装置を構成している場合を例に説明する。
【００２５】
図２〜図４は、積層半導体１の製造工程におけるプロセスステップ毎の断面図である。はじめに、成長用基板１０を用意する。本実施例では、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によりＧａＮ系窒化物半導体層を形成することができるＣ面サファイア基板を成長用基板として用いた。成長用基板１０をＭＯＣＶＤ装置に投入し、約１０００℃の水素雰囲気中で１０分程度の加熱を行った（サーマルクリーニング）。
【００２６】
（第１のバッファ層の形成工程）
基板温度（成長温度）を単結晶成長温度よりも低い温度（低成長温度）である約５００℃とし、トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３ ）およびドーパントとしてシラン（ＳｉＨ４）を供給して濃度５×１０１９ａｔｏｍ／ｃｍ３のＳｉを含むＧａＮからなる厚さ３０ｎｍ程度の第１のバッファ層２１を形成した。第１のバッファ層２１は、上記成長温度で成膜されることにより、アモルファス状態または多結晶状態を呈する。尚、成長温度は、アモルファス状態の膜を形成し得る温度、すなわち３５０〜８００℃の範囲に設定することができる。Ｓｉ濃度は、第１および第２のバッファ層において目標とする導電率が得られるように設定され、例えば１×１０１９ａｔｏｍ／ｃｍ３以上１×１０２１ａｔｏｍ／ｃｍ３以下の範囲に設定することができる。第１バッファ層２１の厚さは例えば２０〜４０ｎｍの範囲に設定することができる（図２（ａ））。
【００２７】
（第２のバッファ層の形成工程）
基板温度（成長温度）を単結晶成長温度（高成長温度）である１０００℃に設定し、トリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）、アンモニア（ＮＨ３）およびドーパントとしてシラン（ＳｉＨ４）を供給して、第１のバッファ層２１上に濃度１×１０１６ａｔｏｍ／ｃｍ３のＳｉを含むＩｎＧａＮからなる厚さ５ｎｍ程度の歪み緩和層２２ａを形成した。続いてトリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）およびドーパントとしてシラン（ＳｉＨ４）を供給して、歪み緩和層２２ａ上に濃度１×１０１６ａｔｏｍ／ｃｍ３のＳｉを含む厚さ５ｎｍ程度のＧａＮ層２２ｂを形成した。上記の処理を交互に４回ずつ繰り返すことにより歪み緩和層２２ａとＧａＮ層２２ｂとが交互に積層された８層からなる第２のバッファ層２２を形成した。歪み緩和層２２ａおよびＧａＮ層２２ｂは、上記成長温度で成膜されることにより、いずれも単結晶状態を呈する。第２のバッファ層２２におけるＳｉ濃度が、第１バッファ層２１におけるＳｉ濃度よりも低くなるようにＳｉドープを行った。
【００２８】
尚、第２バッファ層２２の成長温度は、単結晶の半導体膜を形成し得る温度、すなわち９０００〜１２００℃の範囲に設定することができる。Ｓｉ濃度は、第１のバッファ層におけるＳｉ濃度よりも低く且つ第１および第２のバッファ層において目標とする導電率が得られるように設定され、例えば１×１０１５ａｔｏｍ／ｃｍ３以上１×１０１８ａｔｏｍ／ｃｍ３以下の範囲に設定することができる。歪み緩和層２２ａおよびＧａＮ層２２ｂの厚さは例えば４〜１０ｎｍの範囲に設定することができる。第２のバッファ２２の最下層は、ＩｎＧａＮからなる歪み緩和層２２ａまたはＧａＮ層２２ｂのいずれであってもよいが、最上層はＧａＮ層２２ｂであることが望ましい（図２（ｂ））。
【００２９】
（第１バッファ層と第２バッファ層の積層工程）
上記した第１のバッファ層２１の形成工程と第２のバッファ層の形成工程を交互に繰り返し実施した。これにより、成長用基板１０上に第１のバッファ層２１と第２のバッファ層２２が交互に３層ずつ積層して構成される中間層２０が形成された。尚、第１および第２のバッファ層の層数がそれぞれ４層以上であってもよい。第１のバッファ層２１および第２のバッファ層２２を積層する工程において、積層された各層は高温に曝され続ける。これにより、比較的高濃度でＳｉドープされた第１のバッファ層２１から比較的低濃度でＳｉドープされた第２のバッファ層２２に向けてＳｉ原子が拡散し、第１のバッファ層２１と第２のバッファ層２２との間のＳｉ濃度の差が縮小し、第１および第２のバッファ層からなる中間層２０全体が略一定の導電率を有することとなる（図２（ｃ））。
【００３０】
図５に第１および第２のバッファ層におけるＳｉ濃度プロファイルを示す。図中の破線は、各層の成膜直後におけるＳｉ濃度プロファイルを示している。最終的に各層において１×１０１９ａｔｏｍ／ｃｍ３以上のＳｉ濃度が確保され、十分な導電性を得ることができた。
【００３１】
（デバイス層の形成工程）
最上層に位置する第２のバッファ層２２の表面に、ｎ型コンタクト層３１、活性層３２、ｐ型クラッド層３３、ｐ型コンタクト層３４により構成されるデバイス層３０を形成した。
【００３２】
基板温度（成長温度）１０００℃にてトリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）、シラン（ＳｉＨ４）を供給し、厚さ４μｍ程度のＧａＮからなるｎ型コンタクト層３１を形成した。
【００３３】
活性層３２にはＩｎＧａＮ／ＧａＮからなる多重量子井戸構造を適用した。ＩｎＧａＮ井戸層／ＧａＮ障壁層を１周期として５周期成長を行った。基板温度約７００℃でトリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）、アンモニア（ＮＨ３ ）を供給し、厚さ２．２ｎｍ程度のＩｎＧａＮ井戸層を形成し、続いてトリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）を供給し、厚さ１５ｎｍ程度のＧａＮ障壁層を形成した。かかる処理を５周期分繰り返すことにより活性層３２を形成した。
【００３４】
次に、基板温度を８７０℃まで上げ、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ３）、ＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給し、厚さ４０ｎｍ程度のＡｌＧａＮからなるｐ型クラッド３３を形成した。引き続きトリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）、ＣＰ２Ｍｇを供給しＧａＮからなる厚さ１５０ｎｍ程度のｐ型コンタクト層３４を形成した（図３（ａ））。
【００３５】
（金属支持体形成工程）
デバイス層３０の最表面に設けられたｐ型コンタクト層３４上に支持体４０を形成した。本実施例では、熱伝導性（放熱性）、電気伝導性、製造容易性（歩留まり）の観点から支持体４０をＣｕめっき膜により構成した。
【００３６】
はじめに、電子ビーム蒸着法などによりｐ型コンタクト層３４上にＰｔ／Ａｇ／Ｔｉ／Ｐｔ／Ａｕを順次堆積させ、金属下地層を形成した。次に、ウエハを希硫酸溶液に浸し、めっき開始面となる金属下地層のＡｕ面を酸活性した。続いて、硫酸ニッケルと塩化ニッケルの混合浴にウエハを浸漬して金属下地層上に厚さ２μｍのニッケルめっき膜を形成した。続いてウエハを硫酸銅めっき浴に浸漬し、ニッケルめっき膜上に支持体４０を構成するＣｕめっき膜を形成した（図３（ｂ））。
【００３７】
尚、支持体４０は、他の材料、例えばドープされたＳｉウエハ若しくはＧｅウエハ、Ｃｕ、ＣｕＷ等の金属基板を用いることができる。更に、支持体４０には、絶縁基板の表面に導電性を形成したものか、導電性を有する基板の表面に絶縁層を介して導電層を形成したものを用いてもよい。また、支持体４０の形成方法としては、めっき法に限らず、支持体を構成するウエハや金属基板とデバイス層３０とを熱圧着により貼り合わせてもよい。
【００３８】
（成長用基板除去工程）
レーザリフトオフ法（ＬＬＯ法）により結晶成長に使用した成長用基板１０であるサファイア基板を除去した。ＬＬＯ法においては、成長用基板１０の裏面側からレーザを照射し、成長用基板１０との界面近傍におけるＧａＮ系窒化物半導体膜を金属ＧａとＮ２ガスに分解する。成長用基板１０を除去することにより、第１のバッファ層２１又は第２のバッファ層２２が表出する（図４（ａ））。
【００３９】
（電極形成工程）
表出した第１のバッファ層２１又は第２のバッファ層２２の表面に付着した金属Ｇａを塩酸等による洗浄によって除去した後、フォトリソグラフィおよび電子ビーム加熱蒸着法などにより、成長用基板１０を剥離することによって表出した第１のバッファ層２１又は第２のバッファ層２２の表面にＴｉ（１ｎｍ）／Ｐｔ（１００ｎｍ）／Ａｕ（１５００ｎｍ）を順次堆積させｎ側電極５０を形成した（図４（ｂ））。第１および第２のバッファ層は、導電性を有しているため、これらの層を除去することなくｎ側電極５０を形成することができる。
【００４０】
以上の各工程を経ることにより、積層半導体が完成する。上記した本発明の実施例に係る積層半導体およびその製造方法によれば、以下に示す効果を得ることができる。
【００４１】
第１に単結晶構造を有する第２のバッファ層２２は、比較的低濃度でＳｉドープされるので、第２のバッファ層２２の結晶性を比較的良好に保つことができる。従って、その上に形成されるデバイス層３０の結晶性も比較的良好となる。
【００４２】
また、第１のバッファ層２１と第２のバッファ層２２を繰り返し積層する過程において、積層された各層は高温に曝され続けるため、比較的高濃度でＳｉドープされた第１のバッファ層２１から比較的低濃度でＳｉドープされた第２のバッファ層２２に向けてＳｉ原子が拡散し、第１および第２のバッファ層においてＳｉ濃度が略均一となり、これらの各層において一定の導電性を得ることが可能となる。このように、熱拡散によってＳｉドープを行う方が、結晶成長時にドーパントガスを供給してＳｉドープを行う場合と比較して結晶性に与える影響を少なくすることができる。すなわち、第２バッファ層２２において結晶性を損なうことなく十分な導電性を持たせることが可能となる。
【００４３】
例えば、導電性を有する成長用基板を使用するタイプの積層半導体においては、成長用基板の裏面から電流を流すためバッファ層に導電性を持たせることが必須となるが、本実施例に係る積層半導体およびその製造方法によれば、結晶性を犠牲にすることなくバッファ層に導電性を持たせることが可能となる。また、第１および第２バッファ層が導電性を有することにより、いわゆるシンフィルムＬＥＤの製造が容易となる。すなわち、成長用基板１０を剥離することにより表出した第１および第２バッファ層を除去することなく、表出したバッファ層上に直接電極を形成することができる。
【００４４】
第２にアモルファス構造の第１のバッファ層２１と単結晶構造の第２のバッファ層２２が繰り返し積層されることにより、貫通転位の発生を抑制することが可能となる。すなわち、単結晶構造の第２のバッファ層２２において発生した転位は、その上に形成されるアモルファス構造の第１のバッファ層２１を貫通し難くなる。つまり、アモルファス構造の第１のバッファ層２１を単結晶構造の第２のバッファ層２２の間に挟んで積層することにより、エピタキシャル成長が途切れるので、デバイス層３０と隣接する最上部に位置する第２のバッファ層２２において欠陥密度を小さくすることができ、これにより、デバイス層３０における欠陥密度を小さくすることが可能となる。また、単結晶構造を有する第２のバッファ層２２の上にデバイス層３０が形成されるので、アモルファス構造を有するバッファ層上にデバイス層を形成する従来の構造と比較して、デバイス層３０の結晶性を改善することが可能となる。
【００４５】
第３に、第２のバッファ層２２は、デバイス層３０を構成する窒化物半導体の格子定数と成長用基板の格子定数の中間の格子定数を有する歪み緩和層２２ａと、ＧａＮ層２２ｂとを交互に繰り返し積層した多層構造を有するので、成長用基板１０とデバイス層３０との格子不整合に起因する格子歪みが段階的に緩和され、デバイス層３０の結晶性が更に改善される。例えば、第２バッファ層２２が、弾性を有するＩｎＧａＮからなる歪み緩和層２２ａとＧａＮ層２２ｂとを交互に積層した積層構造を有することにより、ＧａＮ系窒化物半導体層からなるデバイス層３０とサファイア基板との間の格子不整合に起因する格子歪みを緩和することが可能となる。
【符号の説明】
【００４６】
１０ 成長用基板
２０ 中間層
２１ 第１のバッファ層
２２ 第２のバッファ層
２２ａ 歪み緩和層
２２ｂ ＧａＮ層
３０ デバイス層
【技術分野】
【０００１】
本発明は、積層半導体および積層半導体の製造方法に関し、特に結晶成長を行うための成長用基板と半導体膜との格子不整合を緩和する半導体膜の積層構造に関する。
【従来技術】
【０００２】
ＧａＮ系窒化物半導体は、可視光から紫外線に亘る波長領域の光を放射するＬＥＤやレーザダイオード等の発光デバイスに応用され、その高機能化が進んでいる。ＧａＮ系窒化物半導体デバイスの作製においては、主にサファイア基板が結晶成長用基板として用いられている。しかしながら、サファイア基板とＧａＮ系窒化物半導体とでは格子定数が大きく異なるため、サファイア基板上に直接ＧａＮ系窒化物半導体膜を形成すると欠陥密度が大きくなり、良質な半導体膜を得ることができない。かかる格子不整合に起因する格子歪みを緩和するべく、サファイア基板とＧａＮ系窒化物半導体層（デバイス層）との間にアモルファス状態または多結晶状態を呈するバッファ層を挿入することが行われている。
【０００３】
特許文献１および特許文献２には、成長用基板上に単結晶成長温度よりも低い温度で形成された多層膜からなる第１バッファ層と、単結晶成長温度で形成され、第１バッファ層に接する層がＧａおよびＩｎを含まない窒化物からなる多層膜からなる第２バッファ層とを有する半導体素子が開示されている。
【０００４】
特許文献３には、成長用基板上に単結晶成長温度よりも低い温度で形成されたAlx1Gay1In1-x1-y1N(0≦X1≦1、0≦y1≦1、0≦x1+y1≦1)からなるバッファ層と、単結晶成長温度で形成されたAlx2Gay2In1-x2-y2N(0≦X2≦1、0≦y2≦1、0≦x2+y2≦1、x1=x2、y1=y2)からなる層を交互に３層以上積層させたIII族窒化物半導体が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３５０５４０５号公報
【特許文献２】特許第３９７６７２３号公報
【特許文献３】特許第３７１２７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バッファ層を有する半導体装置における技術的な課題として以下の２点が挙げられる。第１にバッファ層を成長用基板とデバイス層との間に挿入したとしても、格子歪や貫通転位を完全に防ぐことは困難であり、結晶性の更なる改善が要求されている。
【０００７】
第２にバッファ層において導電性を得ようとすると、バッファ層の上に形成されるデバイスの結晶性が著しく悪くなることである。一般的に、ｎ型の導電型を有する窒化物半導体膜を形成する場合、シリコン（Ｓｉ）をドープしながら結晶成長を行う。しかしながら、窒化物半導体にＳｉをドープすると原子配列に乱れが生じ、結晶性が劣化する。一般的にバッファ層は比較的低温で形成され、アモルファス状態または多結晶状態を呈するが、その後高温に曝されることにより、最表面は単結晶ライクなアモルファス状態となる。バッファ層にＳｉをドープした場合、この単結晶ライクな表層の結晶性が劣化するため、その上に形成されるデバイス層の結晶性に悪影響を及ぼす。Ｓｉドープによる結晶性の劣化は、ドープ濃度が増大するにつれて顕著となる。
【０００８】
従来においては、Ｓｉドープによる結晶性の劣化を避けるためバッファ層に導電性を付与しないか、あるいは結晶性を犠牲にすることとで対応していた。例えば、成長用基板を除去することにより作製されるいわゆるシンフィルムＬＥＤを製造する場合、バッファ層が導電性を有していない場合には、バッファ層を研磨するなどしてｎ型半導体層（デバイス層）を露出させる必要がある。しかしながら、研磨工程を追加することは、歩留りの低下やコストアップを招く。一方、ＳｉＣ基板等の導電性を有する成長用基板を用いるタイプの半導体装置においては、電流経路を確保するために結晶性を犠牲にしてバッファ層に導電性を持たせる必要がある。
【０００９】
上記した各特許文献は、貫通転位や格子歪みを低減し、結晶性が良好な半導体膜を得るための技術に関するものであるが、バッファ層に導電性を持たせた場合の悪影響への対処についてはいずれも言及していない。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、バッファ層に導電性を持たせつつもバッファ層上に形成されるデバイス層において良好な結晶性を確保することができる積層半導体およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の積層半導体の製造方法は、ＧａＮ系窒化物半導体膜を含む積層半導体の製造方法であって、前記ＧａＮ系窒化物半導体膜とは異種の材料からなる基板上に第１のバッファ層および第２のバッファ層を交互に３回以上繰り返し積層した中間層を形成する工程と、前記中間層の上にＧａＮ系窒化物半導体膜を成長させてデバイス層を形成する工程と、を含み、前記第１のバッファ層は、単結晶成長温度よりも低い温度でシリコンをドープしつつＧａＮ系窒化物半導体膜を成長させることにより形成され、前記第２のバッファ層は、単結晶成長温度でシリコンをドープしつつ互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し成長させることにより形成され、前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされることを特徴としている。
【００１２】
また、本発明の積層半導体は、ＧａＮ系窒化物半導体膜を含む積層半導体であって、前記ＧａＮ系窒化物半導体膜とは異種の材料からなる基板と、前記基板上に設けられ、第１のバッファ層と第２のバッファ層とを交互に３回以上繰り返し積層して形成される中間層と、前記中間層の上に設けられたＧａＮ系窒化物半導体からなるデバイス層と、を含み、前記第１のバッファ層は、単結晶成長温度よりも低い成長温度で形成され且つシリコンドープされたＧａＮ系窒化物半導体からなり、前記第２のバッファ層は、単結晶成長温度で形成され且つシリコンドープされた互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し積層して形成され、前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされていることを特徴としている。
【発明の効果】
【００１３】
本発明の積層半導体およびその製造方法によれば、バッファ層に導電性を持たせつつもバッファ層上に形成されるデバイス層において良好な結晶性を得ることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例である積層半導体の構成を示す断面図である。
【図２】本発明の実施例である積層半導体の製造方法を示す断面図である。
【図３】本発明の実施例である積層半導体の製造方法を示す断面図である。
【図４】本発明の実施例である積層半導体の製造方法を示す断面図である。
【図５】本発明の実施例である第１および第２バッファ層におけるＳｉの濃度プロファイルを示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素および部分には同一の参照符を付している。
【００１６】
図１は本発明の実施例に係る積層半導体１の構成を示す断面図である。積層半導体１は、成長用基板１０とＧａＮ系窒化物半導体からなるデバイス層３０との間にＧａＮ系窒化物半導体からなる第１のバッファ層２１および第２のバッファ層２２が交互に３層ずつ積層されて構成される。
【００１７】
成長用基板１０は、ＧａＮ系窒化物半導体膜の結晶成長を行うための基板であり、例えばＧａＮ系窒化物半導体とは異種の材料からなるＣ面サファイア基板である。サファイアとＧａＮとの格子定数の差は１６％と大きく、サファイア基板上に直接デバイス層を成長した場合、基板とＧａＮとの間の格子定数のミスマッチを吸収するために貫通転位等の欠陥が多数生じ結晶性が悪くなる。このため、本実施例では成長用基板１０とデバイス層３０との間に第１のバッファ層２１および第２のバッファ２２を交互に積層した中間層２０を挿入することで格子不整合に起因する格子歪みおよび貫通転位の発生を抑制している。
【００１８】
成長用基板１０上には、厚さ約３０ｎｍの第１のバッファ層２１が形成される。第１のバッファ層は、ＧａＮ系窒化物半導体からなる例えばInｘGa1-ｘN(0≦ｘ≦1)で表されるアモルファス層（無定形層）または多結晶層である。第１のバッファ層２１は、単結晶成長温度よりも低い成長温度で形成されることにより、アモルファス状態または多結晶状態を呈する。尚、単結晶成長温度とは略単結晶状態の半導体膜が形成される範囲の温度をいう。略単結晶状態とは半導体膜全体が単結晶の状態であるもの又は半導体膜の一部がアモルファス状態若しくは多結晶状態であるものの殆どの部分が単結晶状態であるものを含む。第１のバッファ層２１は、比較的高濃度（例えば５×１０１９ａｔｏｍ／ｃｍ３）のＳｉをドープしながら結晶成長を行うことにより形成され、導電性を有している。
【００１９】
第１のバッファ層２１の上には、第２のバッファ層２２が形成される。第２のバッファ層は、InｘGa1-ｘN(0＜ｘ≦1)からなる厚さ５ｎｍ程度の歪み緩和層２２ａとＧａＮからなる厚さ５ｎｍ程度のＧａＮ層２２ｂとを繰り返し積層した多層構造を有する。本実施例では歪み緩和層２２ａとＧａＮ層２２ｂをこの順で交互に４回繰り返して積層している。すなわち、第２のバッファ層２２は８つの層により構成されている。緩和層２２ａは、ＧａＮ層２２ｂと異なる組成を有し、且つデバイス層３０を構成するＧａＮ系窒化物半導体の格子定数と成長用基板の格子定数の中間の格子定数を有するＧａＮ系窒化物半導体により構成することができる。このような歪み緩和層２２ａがＧａＮ層２２ｂと交互に積層されることにより、成長用基板１０とデバイス層３０との間の格子不整合に起因する格子歪みが緩和され、デバイス層３０の結晶性を改善することができる。
【００２０】
尚、第２のバッファ層２２の最下層は、歪み緩和層２２ａ又はＧａＮ層２２ｂのいずれであってもよい。第２のバッファ層２２に隣接するデバイス層３０の最下層の組成がＧａＮである場合、第２のバッファ層２２の最上層はＧａＮ層２２ｂであることが好ましい。これは、第２バッファ層２２とデバイス層３０において互いに隣接する層の組成を一致させることにより、デバイス層３０において欠陥の少ない良質な半導体膜を得ることができるからである。
【００２１】
第２のバッファ層２２を構成する歪み緩和層２２ａおよびＧａＮ層２２ｂは、いずれも単結晶成長温度で形成されることにより、単結晶状態を呈する。歪み緩和層２２ａおよびＧａＮ層２２ｂは、それぞれ、比較的低濃度（例えば１×１０１６ａｔｏｍ／ｃｍ３）のＳｉをドープしながら結晶成長を行うことにより形成され、導電性を有している。
【００２２】
第１のバッファ層２１および第２のバッファ層２２は、交互に繰り返し積層され、これにより中間層２０が構成される。中間層２０は例えば第１のバッファ層２１および第２のバッファ層２２を交互に繰り返し３回ずつ積層することにより形成される。
【００２３】
デバイス層３０は、単結晶状態を呈する最上層に位置する第２のバッファ層２２の上に形成される。積層半導体１が例えば半導体発光装置である場合、デバイス層３０はＧａＮ系窒化物半導体からなるｎ型半導体層、活性層、ｐ型半導体層により構成される。より詳細な構成を例示すると、第２のバッファ層２２の上には、厚さ４μｍ程度のＧａＮからなるｎ型コンタクト層が形成される。ｎ型コンタクト層の上には、活性層が形成される。活性層はＩｎＧａＮ井戸層／ＧａＮ障壁層を交互に繰り返し積層した多重量子井戸構造を有していてもよい。活性層の上には、厚さ４０ｎｍ程度のＡｌＧａＮからなるｐ型クラッドが形成され、ｐ型クラッド層の上には厚さ１５０ｎｍ程度のｐ型コンタクト層が形成される。
【００２４】
上記した構造を有する積層半導体１の製造方法について以下に説明する。尚、以下においては、積層半導体１が半導体発光装置を構成している場合を例に説明する。
【００２５】
図２〜図４は、積層半導体１の製造工程におけるプロセスステップ毎の断面図である。はじめに、成長用基板１０を用意する。本実施例では、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によりＧａＮ系窒化物半導体層を形成することができるＣ面サファイア基板を成長用基板として用いた。成長用基板１０をＭＯＣＶＤ装置に投入し、約１０００℃の水素雰囲気中で１０分程度の加熱を行った（サーマルクリーニング）。
【００２６】
（第１のバッファ層の形成工程）
基板温度（成長温度）を単結晶成長温度よりも低い温度（低成長温度）である約５００℃とし、トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３ ）およびドーパントとしてシラン（ＳｉＨ４）を供給して濃度５×１０１９ａｔｏｍ／ｃｍ３のＳｉを含むＧａＮからなる厚さ３０ｎｍ程度の第１のバッファ層２１を形成した。第１のバッファ層２１は、上記成長温度で成膜されることにより、アモルファス状態または多結晶状態を呈する。尚、成長温度は、アモルファス状態の膜を形成し得る温度、すなわち３５０〜８００℃の範囲に設定することができる。Ｓｉ濃度は、第１および第２のバッファ層において目標とする導電率が得られるように設定され、例えば１×１０１９ａｔｏｍ／ｃｍ３以上１×１０２１ａｔｏｍ／ｃｍ３以下の範囲に設定することができる。第１バッファ層２１の厚さは例えば２０〜４０ｎｍの範囲に設定することができる（図２（ａ））。
【００２７】
（第２のバッファ層の形成工程）
基板温度（成長温度）を単結晶成長温度（高成長温度）である１０００℃に設定し、トリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）、アンモニア（ＮＨ３）およびドーパントとしてシラン（ＳｉＨ４）を供給して、第１のバッファ層２１上に濃度１×１０１６ａｔｏｍ／ｃｍ３のＳｉを含むＩｎＧａＮからなる厚さ５ｎｍ程度の歪み緩和層２２ａを形成した。続いてトリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）およびドーパントとしてシラン（ＳｉＨ４）を供給して、歪み緩和層２２ａ上に濃度１×１０１６ａｔｏｍ／ｃｍ３のＳｉを含む厚さ５ｎｍ程度のＧａＮ層２２ｂを形成した。上記の処理を交互に４回ずつ繰り返すことにより歪み緩和層２２ａとＧａＮ層２２ｂとが交互に積層された８層からなる第２のバッファ層２２を形成した。歪み緩和層２２ａおよびＧａＮ層２２ｂは、上記成長温度で成膜されることにより、いずれも単結晶状態を呈する。第２のバッファ層２２におけるＳｉ濃度が、第１バッファ層２１におけるＳｉ濃度よりも低くなるようにＳｉドープを行った。
【００２８】
尚、第２バッファ層２２の成長温度は、単結晶の半導体膜を形成し得る温度、すなわち９０００〜１２００℃の範囲に設定することができる。Ｓｉ濃度は、第１のバッファ層におけるＳｉ濃度よりも低く且つ第１および第２のバッファ層において目標とする導電率が得られるように設定され、例えば１×１０１５ａｔｏｍ／ｃｍ３以上１×１０１８ａｔｏｍ／ｃｍ３以下の範囲に設定することができる。歪み緩和層２２ａおよびＧａＮ層２２ｂの厚さは例えば４〜１０ｎｍの範囲に設定することができる。第２のバッファ２２の最下層は、ＩｎＧａＮからなる歪み緩和層２２ａまたはＧａＮ層２２ｂのいずれであってもよいが、最上層はＧａＮ層２２ｂであることが望ましい（図２（ｂ））。
【００２９】
（第１バッファ層と第２バッファ層の積層工程）
上記した第１のバッファ層２１の形成工程と第２のバッファ層の形成工程を交互に繰り返し実施した。これにより、成長用基板１０上に第１のバッファ層２１と第２のバッファ層２２が交互に３層ずつ積層して構成される中間層２０が形成された。尚、第１および第２のバッファ層の層数がそれぞれ４層以上であってもよい。第１のバッファ層２１および第２のバッファ層２２を積層する工程において、積層された各層は高温に曝され続ける。これにより、比較的高濃度でＳｉドープされた第１のバッファ層２１から比較的低濃度でＳｉドープされた第２のバッファ層２２に向けてＳｉ原子が拡散し、第１のバッファ層２１と第２のバッファ層２２との間のＳｉ濃度の差が縮小し、第１および第２のバッファ層からなる中間層２０全体が略一定の導電率を有することとなる（図２（ｃ））。
【００３０】
図５に第１および第２のバッファ層におけるＳｉ濃度プロファイルを示す。図中の破線は、各層の成膜直後におけるＳｉ濃度プロファイルを示している。最終的に各層において１×１０１９ａｔｏｍ／ｃｍ３以上のＳｉ濃度が確保され、十分な導電性を得ることができた。
【００３１】
（デバイス層の形成工程）
最上層に位置する第２のバッファ層２２の表面に、ｎ型コンタクト層３１、活性層３２、ｐ型クラッド層３３、ｐ型コンタクト層３４により構成されるデバイス層３０を形成した。
【００３２】
基板温度（成長温度）１０００℃にてトリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）、シラン（ＳｉＨ４）を供給し、厚さ４μｍ程度のＧａＮからなるｎ型コンタクト層３１を形成した。
【００３３】
活性層３２にはＩｎＧａＮ／ＧａＮからなる多重量子井戸構造を適用した。ＩｎＧａＮ井戸層／ＧａＮ障壁層を１周期として５周期成長を行った。基板温度約７００℃でトリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）、アンモニア（ＮＨ３ ）を供給し、厚さ２．２ｎｍ程度のＩｎＧａＮ井戸層を形成し、続いてトリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）を供給し、厚さ１５ｎｍ程度のＧａＮ障壁層を形成した。かかる処理を５周期分繰り返すことにより活性層３２を形成した。
【００３４】
次に、基板温度を８７０℃まで上げ、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ３）、ＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給し、厚さ４０ｎｍ程度のＡｌＧａＮからなるｐ型クラッド３３を形成した。引き続きトリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）、ＣＰ２Ｍｇを供給しＧａＮからなる厚さ１５０ｎｍ程度のｐ型コンタクト層３４を形成した（図３（ａ））。
【００３５】
（金属支持体形成工程）
デバイス層３０の最表面に設けられたｐ型コンタクト層３４上に支持体４０を形成した。本実施例では、熱伝導性（放熱性）、電気伝導性、製造容易性（歩留まり）の観点から支持体４０をＣｕめっき膜により構成した。
【００３６】
はじめに、電子ビーム蒸着法などによりｐ型コンタクト層３４上にＰｔ／Ａｇ／Ｔｉ／Ｐｔ／Ａｕを順次堆積させ、金属下地層を形成した。次に、ウエハを希硫酸溶液に浸し、めっき開始面となる金属下地層のＡｕ面を酸活性した。続いて、硫酸ニッケルと塩化ニッケルの混合浴にウエハを浸漬して金属下地層上に厚さ２μｍのニッケルめっき膜を形成した。続いてウエハを硫酸銅めっき浴に浸漬し、ニッケルめっき膜上に支持体４０を構成するＣｕめっき膜を形成した（図３（ｂ））。
【００３７】
尚、支持体４０は、他の材料、例えばドープされたＳｉウエハ若しくはＧｅウエハ、Ｃｕ、ＣｕＷ等の金属基板を用いることができる。更に、支持体４０には、絶縁基板の表面に導電性を形成したものか、導電性を有する基板の表面に絶縁層を介して導電層を形成したものを用いてもよい。また、支持体４０の形成方法としては、めっき法に限らず、支持体を構成するウエハや金属基板とデバイス層３０とを熱圧着により貼り合わせてもよい。
【００３８】
（成長用基板除去工程）
レーザリフトオフ法（ＬＬＯ法）により結晶成長に使用した成長用基板１０であるサファイア基板を除去した。ＬＬＯ法においては、成長用基板１０の裏面側からレーザを照射し、成長用基板１０との界面近傍におけるＧａＮ系窒化物半導体膜を金属ＧａとＮ２ガスに分解する。成長用基板１０を除去することにより、第１のバッファ層２１又は第２のバッファ層２２が表出する（図４（ａ））。
【００３９】
（電極形成工程）
表出した第１のバッファ層２１又は第２のバッファ層２２の表面に付着した金属Ｇａを塩酸等による洗浄によって除去した後、フォトリソグラフィおよび電子ビーム加熱蒸着法などにより、成長用基板１０を剥離することによって表出した第１のバッファ層２１又は第２のバッファ層２２の表面にＴｉ（１ｎｍ）／Ｐｔ（１００ｎｍ）／Ａｕ（１５００ｎｍ）を順次堆積させｎ側電極５０を形成した（図４（ｂ））。第１および第２のバッファ層は、導電性を有しているため、これらの層を除去することなくｎ側電極５０を形成することができる。
【００４０】
以上の各工程を経ることにより、積層半導体が完成する。上記した本発明の実施例に係る積層半導体およびその製造方法によれば、以下に示す効果を得ることができる。
【００４１】
第１に単結晶構造を有する第２のバッファ層２２は、比較的低濃度でＳｉドープされるので、第２のバッファ層２２の結晶性を比較的良好に保つことができる。従って、その上に形成されるデバイス層３０の結晶性も比較的良好となる。
【００４２】
また、第１のバッファ層２１と第２のバッファ層２２を繰り返し積層する過程において、積層された各層は高温に曝され続けるため、比較的高濃度でＳｉドープされた第１のバッファ層２１から比較的低濃度でＳｉドープされた第２のバッファ層２２に向けてＳｉ原子が拡散し、第１および第２のバッファ層においてＳｉ濃度が略均一となり、これらの各層において一定の導電性を得ることが可能となる。このように、熱拡散によってＳｉドープを行う方が、結晶成長時にドーパントガスを供給してＳｉドープを行う場合と比較して結晶性に与える影響を少なくすることができる。すなわち、第２バッファ層２２において結晶性を損なうことなく十分な導電性を持たせることが可能となる。
【００４３】
例えば、導電性を有する成長用基板を使用するタイプの積層半導体においては、成長用基板の裏面から電流を流すためバッファ層に導電性を持たせることが必須となるが、本実施例に係る積層半導体およびその製造方法によれば、結晶性を犠牲にすることなくバッファ層に導電性を持たせることが可能となる。また、第１および第２バッファ層が導電性を有することにより、いわゆるシンフィルムＬＥＤの製造が容易となる。すなわち、成長用基板１０を剥離することにより表出した第１および第２バッファ層を除去することなく、表出したバッファ層上に直接電極を形成することができる。
【００４４】
第２にアモルファス構造の第１のバッファ層２１と単結晶構造の第２のバッファ層２２が繰り返し積層されることにより、貫通転位の発生を抑制することが可能となる。すなわち、単結晶構造の第２のバッファ層２２において発生した転位は、その上に形成されるアモルファス構造の第１のバッファ層２１を貫通し難くなる。つまり、アモルファス構造の第１のバッファ層２１を単結晶構造の第２のバッファ層２２の間に挟んで積層することにより、エピタキシャル成長が途切れるので、デバイス層３０と隣接する最上部に位置する第２のバッファ層２２において欠陥密度を小さくすることができ、これにより、デバイス層３０における欠陥密度を小さくすることが可能となる。また、単結晶構造を有する第２のバッファ層２２の上にデバイス層３０が形成されるので、アモルファス構造を有するバッファ層上にデバイス層を形成する従来の構造と比較して、デバイス層３０の結晶性を改善することが可能となる。
【００４５】
第３に、第２のバッファ層２２は、デバイス層３０を構成する窒化物半導体の格子定数と成長用基板の格子定数の中間の格子定数を有する歪み緩和層２２ａと、ＧａＮ層２２ｂとを交互に繰り返し積層した多層構造を有するので、成長用基板１０とデバイス層３０との格子不整合に起因する格子歪みが段階的に緩和され、デバイス層３０の結晶性が更に改善される。例えば、第２バッファ層２２が、弾性を有するＩｎＧａＮからなる歪み緩和層２２ａとＧａＮ層２２ｂとを交互に積層した積層構造を有することにより、ＧａＮ系窒化物半導体層からなるデバイス層３０とサファイア基板との間の格子不整合に起因する格子歪みを緩和することが可能となる。
【符号の説明】
【００４６】
１０ 成長用基板
２０ 中間層
２１ 第１のバッファ層
２２ 第２のバッファ層
２２ａ 歪み緩和層
２２ｂ ＧａＮ層
３０ デバイス層
【特許請求の範囲】
【請求項１】
ＧａＮ系窒化物半導体膜を含む積層半導体の製造方法であって、
前記ＧａＮ系窒化物半導体膜とは異種の材料からなる基板上に第１のバッファ層および第２のバッファ層を交互に３回以上繰り返し積層した中間層を形成する工程と、
前記中間層の上にＧａＮ系窒化物半導体膜を成長させてデバイス層を形成する工程と、を含み、
前記第１のバッファ層は、単結晶成長温度よりも低い温度でシリコンをドープしつつＧａＮ系窒化物半導体膜を成長させることにより形成され、
前記第２のバッファ層は、単結晶成長温度でシリコンをドープしつつ互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し成長させることにより形成され、
前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされることを特徴とする製造方法。
【請求項２】
前記第２のバッファ層は、前記デバイス層を構成するＧａＮ系窒化物半導体膜の格子定数と前記基板の格子定数の中間の格子定数を有する歪み緩和層と、ＧａＮ層とを交互に繰り返し積層して形成されることを特徴とする請求項１に記載の製造方法。
【請求項３】
前記歪み緩和層は、ＩｎｘＧａ1-ｘＮ（０＜ｘ≦１）からなることを特徴とする請求項２に記載の製造方法。
【請求項４】
前記第１のバッファ層は、ＩｎｘＧａ1-ｘＮ（０≦ｘ≦１）からなることを特徴とする請求項１乃至３のいずれか１つに記載の製造方法。
【請求項５】
前記第１のバッファ層は１×１０１９ａｔｏｍ／ｃｍ３以上１×１０２１ａｔｏｍ／ｃｍ３以下の濃度でシリコンドープされ、前記第２のバッファ層は１×１０１６ａｔｏｍ／ｃｍ３以上１×１０１９ａｔｏｍ／ｃｍ３以下の濃度でシリコンドープされることを特徴とする請求項１乃至４のいずれか１つに記載の製造方法。
【請求項６】
前記デバイス層は、前記第２のバッファ層に隣接して設けられることを特徴とする請求項１乃至５のいずれか１つに記載の製造方法。
【請求項７】
前記デバイス層の上に支持基板を形成する工程と、
前記成長用基板を除去して前記第１のバッファ層又は前記第２のバッファ層を露出させる工程と、を更に含むことを特徴とする請求項１乃至６のいずれか１つに記載の製造方法。
【請求項８】
ＧａＮ系窒化物半導体膜を含む積層半導体であって、
前記ＧａＮ系窒化物半導体膜とは異種の材料からなる基板と、
前記基板上に設けられ、第１のバッファ層と第２のバッファ層とを交互に３回以上繰り返し積層して形成される中間層と、
前記中間層の上に設けられたＧａＮ系窒化物半導体からなるデバイス層と、を含み、
前記第１のバッファ層は、単結晶成長温度よりも低い成長温度で形成され且つシリコンドープされたＧａＮ系窒化物半導体からなり、
前記第２のバッファ層は、単結晶成長温度で形成され且つシリコンドープされた互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し積層して形成され、
前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされていることを特徴とする積層半導体。
【請求項９】
前記第２のバッファ層は、前記デバイス層を構成するＧａＮ系窒化物半導体膜の格子定数と前記基板の格子定数の中間の格子定数を有する歪み緩和層と、ＧａＮ層とを交互に繰り返し積層して形成されることを特徴とする請求項８に記載の積層半導体。
【請求項１０】
前記歪み緩和層は、ＩｎｘＧａ1-ｘＮ（０＜ｘ≦１）からなることを特徴とする請求項９に記載の積層半導体。
【請求項１１】
前記第１のバッファ層は、ＩｎｘＧａ1-ｘＮ（０≦ｘ≦１）からなることを特徴とする請求項８乃至１０のいずれか１つに記載の積層半導体。
【請求項１２】
前記デバイス層は、前記第２のバッファ層に隣接して設けられることを特徴とする請求項８乃至１１のいずれか１つに記載の製造方法。
【請求項１３】
前記基板は導電性を有することを特徴とする請求項８乃至１２のいずれか１つに記載の積層半導体。
【請求項１４】
ＧａＮ系窒化物半導体膜を含む積層半導体であって、
第１のバッファ層と第２のバッファ層とを交互に３回以上繰り返し積層して形成される中間層と、
前記中間層の下に設けられた電極と、
前記中間層の上に設けられたＧａＮ系窒化物半導体からなるデバイス層と、
前記デバイス層の上に設けられた導電性支持体と、を含み、
前記第１のバッファ層は、アモルファス又は多結晶であって、且つシリコンドープされたＧａＮ系窒化物半導体からなり、
前記第２のバッファ層は、単結晶であって、且つシリコンドープされた互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し積層して形成され、
前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされていることを特徴とする積層半導体。
【請求項１】
ＧａＮ系窒化物半導体膜を含む積層半導体の製造方法であって、
前記ＧａＮ系窒化物半導体膜とは異種の材料からなる基板上に第１のバッファ層および第２のバッファ層を交互に３回以上繰り返し積層した中間層を形成する工程と、
前記中間層の上にＧａＮ系窒化物半導体膜を成長させてデバイス層を形成する工程と、を含み、
前記第１のバッファ層は、単結晶成長温度よりも低い温度でシリコンをドープしつつＧａＮ系窒化物半導体膜を成長させることにより形成され、
前記第２のバッファ層は、単結晶成長温度でシリコンをドープしつつ互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し成長させることにより形成され、
前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされることを特徴とする製造方法。
【請求項２】
前記第２のバッファ層は、前記デバイス層を構成するＧａＮ系窒化物半導体膜の格子定数と前記基板の格子定数の中間の格子定数を有する歪み緩和層と、ＧａＮ層とを交互に繰り返し積層して形成されることを特徴とする請求項１に記載の製造方法。
【請求項３】
前記歪み緩和層は、ＩｎｘＧａ1-ｘＮ（０＜ｘ≦１）からなることを特徴とする請求項２に記載の製造方法。
【請求項４】
前記第１のバッファ層は、ＩｎｘＧａ1-ｘＮ（０≦ｘ≦１）からなることを特徴とする請求項１乃至３のいずれか１つに記載の製造方法。
【請求項５】
前記第１のバッファ層は１×１０１９ａｔｏｍ／ｃｍ３以上１×１０２１ａｔｏｍ／ｃｍ３以下の濃度でシリコンドープされ、前記第２のバッファ層は１×１０１６ａｔｏｍ／ｃｍ３以上１×１０１９ａｔｏｍ／ｃｍ３以下の濃度でシリコンドープされることを特徴とする請求項１乃至４のいずれか１つに記載の製造方法。
【請求項６】
前記デバイス層は、前記第２のバッファ層に隣接して設けられることを特徴とする請求項１乃至５のいずれか１つに記載の製造方法。
【請求項７】
前記デバイス層の上に支持基板を形成する工程と、
前記成長用基板を除去して前記第１のバッファ層又は前記第２のバッファ層を露出させる工程と、を更に含むことを特徴とする請求項１乃至６のいずれか１つに記載の製造方法。
【請求項８】
ＧａＮ系窒化物半導体膜を含む積層半導体であって、
前記ＧａＮ系窒化物半導体膜とは異種の材料からなる基板と、
前記基板上に設けられ、第１のバッファ層と第２のバッファ層とを交互に３回以上繰り返し積層して形成される中間層と、
前記中間層の上に設けられたＧａＮ系窒化物半導体からなるデバイス層と、を含み、
前記第１のバッファ層は、単結晶成長温度よりも低い成長温度で形成され且つシリコンドープされたＧａＮ系窒化物半導体からなり、
前記第２のバッファ層は、単結晶成長温度で形成され且つシリコンドープされた互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し積層して形成され、
前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされていることを特徴とする積層半導体。
【請求項９】
前記第２のバッファ層は、前記デバイス層を構成するＧａＮ系窒化物半導体膜の格子定数と前記基板の格子定数の中間の格子定数を有する歪み緩和層と、ＧａＮ層とを交互に繰り返し積層して形成されることを特徴とする請求項８に記載の積層半導体。
【請求項１０】
前記歪み緩和層は、ＩｎｘＧａ1-ｘＮ（０＜ｘ≦１）からなることを特徴とする請求項９に記載の積層半導体。
【請求項１１】
前記第１のバッファ層は、ＩｎｘＧａ1-ｘＮ（０≦ｘ≦１）からなることを特徴とする請求項８乃至１０のいずれか１つに記載の積層半導体。
【請求項１２】
前記デバイス層は、前記第２のバッファ層に隣接して設けられることを特徴とする請求項８乃至１１のいずれか１つに記載の製造方法。
【請求項１３】
前記基板は導電性を有することを特徴とする請求項８乃至１２のいずれか１つに記載の積層半導体。
【請求項１４】
ＧａＮ系窒化物半導体膜を含む積層半導体であって、
第１のバッファ層と第２のバッファ層とを交互に３回以上繰り返し積層して形成される中間層と、
前記中間層の下に設けられた電極と、
前記中間層の上に設けられたＧａＮ系窒化物半導体からなるデバイス層と、
前記デバイス層の上に設けられた導電性支持体と、を含み、
前記第１のバッファ層は、アモルファス又は多結晶であって、且つシリコンドープされたＧａＮ系窒化物半導体からなり、
前記第２のバッファ層は、単結晶であって、且つシリコンドープされた互いに組成の異なる２種類のＧａＮ系窒化物半導体膜を交互に繰り返し積層して形成され、
前記第１のバッファ層は、前記第２のバッファ層よりも高濃度でシリコンドープされていることを特徴とする積層半導体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−７９８２４（Ｐ２０１２−７９８２４Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２１９４９（Ｐ２０１０−２２１９４９）
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（０００００２３０３）スタンレー電気株式会社 (2,684)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（０００００２３０３）スタンレー電気株式会社 (2,684)
【Ｆターム（参考）】
[ Back to top ]